CN1216417C - 非易失存储器 - Google Patents

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Abstract

一种可高度按比例缩小的非易失存储器单元(10)，它包括制作在三重阱(28)中的存储器单元。选择晶体管(14)可以具有也用作横向双极晶体管(62)的发射极的源(56)。横向双极晶体管(62)用作电荷注入器。电荷注入器提供电子，用来在浮栅(22)上进行电子的衬底热电子注入，以便编程。借助于在所述读出晶体管的源(13)与沟道(25a)之间的衬底上制作电容器(50)作为控制栅(27)的延伸部分，单元的耗尽/反转区可以被延伸。

Description

非易失存储器
发明背景
本发明一般涉及到非易失存储器，确切地说是涉及到电可擦非易失存储器。
非易失存储器单元由于即使在存储器电源被关断时也保持其记录的信息而具有优点。有几种不同的非易失存储器，包括可擦可编程只读存储器(EPROM)、电可擦可编程只读存储器(EEPROM)、以及快速EEPROM存储器。通过曝光，EPROM可被擦除，但借助于在浮栅上进行沟道热电子注入而可电编程。常规的EEPROM具有相同的编程功能，但代替光可擦除，还能够借助于电子隧穿而被擦除和编程。于是，可以在这些存储器中存储信息，在电源被关断时保持信息，且若有需要，则可以用适当的技术进行擦除以便重新编程。快速EEPROM可以被成块地擦除，通常使其读出存取时间优于常规的EEPROM。
目前，快速存储器得到了广泛的普及。例如，快速存储器常常被用来提供希望储存需要快速更新的编码的微控制器、调制解调器、和SMART电缆等的单片存储器。
虽然快速存储器与EEPROM关系密切，但在许多情况下，快速存储器由于其单元尺寸更小意味着能够更经济地制造而被优选。然而，快速存储器与EEPROM常常具有非常相似的单元特征。
非易失存储器单元在某些方面不同于在称为逻辑器件的例如以存储器单元工作的微控制器之类的电子元件中大量使用的晶体管。逻辑器件由采用单个栅电极的晶体管组成。非易失存储器通常包括二个栅电极，即通常所知的彼此叠层的控制栅电极和浮置栅电极。由于这一结构差别，故可以用不同的工艺来制作非易失存储器和逻辑器件。这可能明显地增加工艺复杂性和制造成本。
特别是对于EEPROM，单元的电编程通常要求对单元施加明显的电位。这些电位引起电子从N+区隧穿到浮栅上。额外的复杂性可能来自于需要对存储器单元提供比正常晶体管工作所需明显更高的电压。
虽然工业界已经逐渐接受逻辑和非易失存储器对分立工艺技术的要求，而且工业界人士也已经逐渐承认为了对快速EEPROM进行编程而需要大电流，但对电可擦除又可编程而无需特别工艺技术或相对较高的编程电压和较高的电流的非易失存储器，可能存在明显的需求。
而且，采用常规的快速EEPROM，单元的电编程通常要求对单元施加大电流。这一电子流的很小部分从漏耗尽区被注入到浮栅上。这意味着这种器件的注入效率低(例如1×10-9)。对大电流的要求，由于工作于低电压下的大电流源的设计而增加了额外的复杂性。
发明概述
根据一个实施例，制作存储器单元的方法包括制作彼此分隔开的第一栅和第二栅。第一和第二栅被用作注入剂掩模，以便在栅之间形成注入区。
附图简述
图1是一个实施例的阵列结构的示意图；
图2是高倍放大的顶部平面图，示出了图1所示实施例的一个单元的半导体装置的布局；
图3是沿图2中3-3线的剖面图；
图4是制造器件过程中沿图2中3-3线的剖面图；而
图5是本发明另一个实施例中的沿图2中3-3线的剖面图。
优选实施例的描述
参照附图，其中相似的参考号被用于几个图中的相似的零件，图1所示的存储器单元10包括读出晶体管12和选择晶体管14。这一结构被有利地制作在电隔离的浮栅22位于其上的半导体层上。
对于各个单元10a-10d，选择晶体管14的源13被源节点56控制。选择晶体管11的栅被节点51控制。读出晶体管12的控制栅27被控制节点57控制。读出晶体管12的漏16被连接到漏节点55。
图2所示的用来实现单元10的布局，包括控制栅27。控制栅27延伸跨越被读出晶体管12的漏16和选择晶体管14的源13包围的有源区18。选择栅11还平行于控制栅27延伸于其下，将控制栅27和区域15a的边沿包围起来。控制栅27可以不自对准于选择栅11和读出栅12。浮栅22还位于有源区18上方的控制栅27下方的隔离区中。
图2示出了漏16可以包括连接到漏扩散区16的接触55。源节点56也可以由接触形成。
图3示出了读出晶体管12和选择晶体管14的关系。浮栅22组成具有漏16和源13的晶体管部分。同样，选择栅11组成源13和漏16之间的晶体管的其它部分。读出晶体管12包括沟道25a，而选择晶体管14包括沟道24。控制栅组成其沟道为15a的电容器的平板。选择栅14、浮栅22、和控制栅27，构成具有源13和漏16的晶体管的栅。
在所示的实施例中，沟道25a和24是P型半导体材料，并且是部分P阱28。P阱28又被制作在N阱29中。最后，N阱29被制作在P型衬底38中。如70所示，P阱28可以被偏置，如72所示，N阱29也可以被偏置。
制作电容器50，其中控制栅27覆盖选择栅11与浮栅22之间的衬底区15a。它控制着区域15a的耗尽/反转，以便产生读出晶体管12形成的耗尽/反转区25的扩展。它在编程和读出操作过程中起作用。在读出操作中，电容器50借助于形成反转区而桥接读出晶体管沟道和选择晶体管沟道。当在区域15a下方形成反转区时，读出晶体管12和选择晶体管14被连接。
浮栅22借助于其与沟道25a的相互作用而构成隧穿电容器33。隧穿氧化物30将浮栅22分隔于沟道25a。同样，作为耦合电容器32一部分的极间介电氧化物40，将浮栅22分隔于控制栅27。最后，控制栅27被氧化物51分隔于区域15a。同样，选择晶体管14包括厚度可以与隧道氧化物30相同的栅氧化物52。
控制栅27重叠在选择栅11上，是为了工艺方便。同样，控制栅27被示为覆盖着漏16，但这也仅仅是为了工艺方便。控制栅27不必自对准于读出晶体管或选择晶体管。
单元10可以被描述为采用编程用的高效率衬底热电子注入和擦除用的Fowler-Nordheim隧穿的快速EEPROM。在T.H.Ning、C.M.Osburn和H.W.Yu发表在J.Appl.Phys.，vol.48，p.286，(1977)上的题为“从硅到二氧化硅的热电子发射几率”的论文；Boaz Eitan、James L.McCreary、Daniel Amrany、Joseph Shappir发表在IEEETransactions on Electron Devices，Vol.ED-31，No.1，p.934(July1984)上的题为“衬底热电子注入EPROM”的论文；I.C.Chen、C.Kaya和J.Paterson发表在IEDM(1989)，p.263上的题为“带间隧穿引起的衬底热电子(BBISHE)注入：非易失存储器器件的一种新的编程机制”的论文；以及C.Y.Hu、D.L.Kenche、S.K.Benerjee发表在IEDM(1995)，p.283上的题为“衬底电流引起的热电子(SCIHE)注入：一种快速存储器的新的逐次近似方案”的论文中，充分描述了衬底热电子注入的过程。这些文章在此处都被列为参考。
利用高效率衬底热电子注入，达到了编程目的。如图3所示，箭头60所示的衬底电子，由被选择晶体管的沟道24和电容器50下方的区域15a分隔于读出晶体管12的沟道25a的正向偏置的源13产生。有些衬底电子60通过沟道24下方的区域扩散到读出晶体管12下方的沟道区25a。
对于需要编程的单元，沟道区25a被偏置成形成耗尽区25。如15所示，耗尽区25还由于电容器50的作用而延伸到电容器50下方。当电子到达耗尽区25时，电子被电场Vcs加速。此电场Vcs是沟道25a的电位(表面反型区的电位)与P阱28的电位之间的电位差。这些电子中的某些电子获得了足够的能量，超过了有效氧化物势垒高度的电位，被注入到浮栅22上。
对应不需要编程的单元，沟道到P阱的电位小于有效氧化物势垒高度。此时，电子得不到足以克服势垒高度的能量，因而不被注入到浮栅22上。
N+掺杂区13、选择晶体管14和读出晶体管沟道25a下方的P区24、以及电容器50下方的耗尽区15，构成一个横向双极晶体管62。此双极晶体管62的发射极(源13)起电荷注入器的作用，将衬底电子从源扩散区注入到浮栅22下方的被偏置的耗尽区。利用作为发射极的扩散区13和作为基极的沟道24，收集极是被偏置的耗尽区25(包括区域15)。由于沟道区25a在读出过程中用作读出晶体管的沟道，且读出晶体管12下方的被偏置的耗尽区25在编程过程中用作双极晶体管62的收集极，故获得了紧凑的单元布局。
衬底热电子注入的效率是大量特性的函数。考虑耗尽区25，电子与晶格声子发生散射，以一定的电子平均自由程散射通过耗尽区25。这些电子中的一些散射不大，获得了足以克服有效势垒高度的能量，被注入到浮栅22上。有些电子得到的能量小于有效势垒高度，从而不被注入到浮栅22上。注入效率强烈地依赖于掺杂浓度和沟道到P阱的电位Vcs。
由于单元10位于埋置在N型阱29中的P型阱28中，故在编程过程中，浮栅22通过耦合电容器32，借助于提升控制栅27到Vpp，而被电容性耦合到可能为7-14V的更高的电压。低漏偏压下浮栅22得到的这一电压，大致是控制栅27和P型阱28以及漏16处于地电位时的浮栅电压加上耦合比乘以控制栅27的电压的函数。一阶耦合比大致等于电容器32的电容值除以耦合电容器32与隧穿电容器33的电容值之和。
当选择晶体管14被关断时，读出晶体管的漏16的电位能够被强迫接近电源电位Vcc或更高。由于选择晶体管14处于关断状态，故节点51的电位仿照沟道25a的电位。作为沟道区25a的表面反型区的电位的沟道25a的电位，被设定如下。当浮栅22的电位(Vfg)是一个读出晶体管12的高于漏16电位的阈值电压时，沟道电位与漏电位相同。另一方面，当浮栅22的电位低于漏16电位加上读出晶体管12的阈值电压时，沟道电位是浮栅22的电压与读出晶体管12的阈值电压之间的电压差。
P型阱的电位是施加到P型阱28的电压70。由于P型阱28被埋置在N型阱29中，且N型阱被设定在大约为Vss或更高的电压72，故P型阱的电位Vp可忽略，通常是-1到-2V。而且，此电位通常低于有效氧化物势垒高度，从而避免了任何电位干扰问题。
沟道区25a与P型阱28的电位(Vp)70之间的电位差，是跨越耗尽区25的电压。对于要编程的单元，漏16的电压被升高到通常接近Vcc或更高。由于等于沟道电位减去P型阱电位70的电压降，而在读出晶体管12和电容器50下方的沟道25a和24中形成耗尽区25。
对于不需要编程的那些单元，漏16的电压74被设定为0V(Vss)。耗尽区25上的电压降于是等于Vp的绝对值，通常小于有效氧化物势垒高度。
单元10的擦除借助于电子从浮栅22到沟道区25a和漏扩散区16的Fowler-Nordheim隧穿而达到。在擦除过程中，控制栅27被强迫到例如-7至-14V的负电压。至于漏扩散区16、P型阱28、和N型阱29，它们被偏置到接近Vcc或更高的正电位。Vcc由采用的具体技术来确定。例如，利用本技术，可以是5.0-2.5V。这降低了N+扩散区16与P型阱28之间的结上的电场。这一降低了的电场防止了捕获在浮栅22下方的栅氧化物中的热空穴被加速。
漏16最好不被偏置到比P型阱28的电压高得使栅感应的漏电流(GIDL)成为问题的程度。利用目前的技术，这意味着漏16的偏压不能比P型阱28高大约1V。此外，若漏16的偏压明显地超过P型阱28的偏压，则由于横结电场加速而可以在选择栅氧化物52中发生热空穴捕获。
由于P型阱28被埋置在N型阱29中，故得到将正电压施加到P型阱的可能。P型阱的电压最好等于或小于N型阱的电位，以避免P型阱/N型阱的正向偏置。于是，施加Vcc或高于P型阱、N型阱和漏16的正电压，能够消除GIDL引起的热空穴捕获，同时使漏16的电压能够被提升到Vcc或更高。
跨越电容器33的电压，是浮栅22的电位与扩散区16和P型阱28的电位之间的电位差。当此电位差超过8-10V时，就产生足够的隧穿电流，浮栅22从而能够在几毫秒到几秒的时间内被擦除到负电位，依赖于隧穿氧化物30的厚度。
电子隧穿到漏区16(漏擦除)。隧穿电流依赖于从浮栅22到漏16的电压。
可以如下完成对单元10的编程状态的读出。借助于强迫控制栅27到例如2.5-5V的正电位，浮栅22被电容性耦合到更高的电位。浮栅22被耦合到电位Vfg，此Vfg能够被计算为等于控制栅27保持在地电位时的浮栅电位加上控制栅27上的电位乘以耦合比。
漏16的电位在读出过程中被限制为小于2V的电压。这是为了避免任何读出干扰。
对于被选定读出的单元，选择栅11被强迫到Vcc，而源被强迫接地。未被选择的选择栅11也被强迫接地。
当这些电位被施加到被选定的单元10时，电流流过读出晶体管12。此电流然后被馈送到电流读出放大器(未示出)。若浮栅22上的电压大于读出晶体管12上的阈值电压，则或许大于20微安的更高的电流，被探测为导电状态。当浮栅的电位小于阈值电压时，则更小的电流，例如小于1微安的电流流动，从而探测到不导电状态。
探测到的导电状态可以称为1状态。不导电状态可以称为0状态。
处于编程、读出、和擦除状态中的单元的工作的例子，被总结在下表中：
                                      Cell Operation
                               Erase                                Program                              Read(Selected) (Unselected)               (Selected) (Unselected)           (Selected) (Unselected)
  Drain(55)Source(56)Select(51)Control(57)N-well(29)P-well(28) ≥Vcc    *0or≥VccFloat     FloatVss       Vss-7to-14V  Vss≥Vcc     ≥Vcc≥Vcc     ≥Vcc ≥Vcc     *0or≥VccVs         FloatVss to Vs  Vss to VsVpp        VssVcc to Vss Vcc to VssVbias      Vbias  ～1.5v  *0or～1.5VVss      VssVcc      Vss2 to 5V  VssVcc      VccVss      Vss
*0 is for unselected column.Vpp≈7 to 14 volts.
Vs是由注入电流水平设定的节点电压，从几十毫微安到几十微安，依赖于编程的速度要求。通常可能从几十毫秒到几十微秒。Vbias是P型阱28上的偏压，可以是Vss或可以被强迫到-1至-2V，以提高注入效率。
在此处列为参考的Addison-Wesley于1985年12月出版的L.A.Glasser和D.W.Dobberpuhl所著《The Design and Analysis ofVLSI Circuits》第301-329页，可找到用来产生二种负偏置电位的合适的单片电路，其中一个电位用来偏置控制栅57，而另一个负偏置P型阱28。Vss是外部接地电位。
虽然单元10可以被用作单个元件，但也可以被连接成图1所示的阵列。在此阵列中，示出了多个单元10、10a、10b、10c、10d。借助于将相同行中的所有单元的源节点连接成单一的一个节点56，而形成源节点13。借助于将相同行中的各个单元的所有控制节点一起连接成单一的一个节点57，而形成控制节点17。借助于将相同行上的所有单元的选择栅节点一起连接成单一的一个节点51，而形成选择栅节点11。同样，借助于将相同列中的各个单元的所有漏节点一起连接成单一的一个节点55，而形成漏节点16。此节点引向读出放大器(未示出)。
可以用诸如双多晶硅、单金属CMOS工艺的常规工艺来制作阵列中的各个单元。此处提出的示例性参数预期着一种Vcc电位为1.8V的0.25μm或更小的特征尺寸。由于此技术允许降低电压从而特征尺寸更小，故此处的参数有可能相应缩小。
衬底的原材料通常是P型(100)硅，其电阻率例如为10-20欧姆厘米。P型阱28在所谓三重阱工艺中被埋置在N型阱29中。P型阱28的深度通常为例如4-8μm。掺杂浓度可以为每立方厘米4×1015-1×1016个原子。利用P型阱28对N型阱29进行反掺杂而形成三重阱。
三重阱中元件的制作如下。例如，用典型剂量为每平方厘米1-1.5×1013个原子而能量为160-100Kev的磷31，完成N型阱注入。用通常可以是1125-1150℃下6-12小时的高温步骤来驱动N型阱注入剂。然后用P型阱注入剂对N型阱进行反掺杂。P型阱注入剂的典型剂量可以是每平方厘米1.5-2.5×1013个原子而能量为30-180Kev的硼之类的物质11。然后驱动N型阱29和P型阱28，通常是在1125-1150℃下进行6-12小时。这样就将阱设定为所需的掺杂浓度和深度。
在制作阱之后，进行标准的逻辑场氧化物制作和沟道停止层制作步骤。对场氧化物的厚度和注入剂剂量进行调整，以便得到7-14V的场阈值，这决定于编程与擦除的Vpp电平和逻辑过程的容量。在这一制作之后，可以执行存储器单元注入。例如，可以通过牺牲氧化物，以每平方厘米1.5-3×1013个原子的剂量在30-50Kev下完成B11注入。于是形成栅氧化物52和隧道氧化物30。例如可以在晶片上生长85-100干氧化物。干氧化物在例如900℃下的氧分压中生长，随之以975-1050℃退火。
然后可以制作由多晶硅、硅化物、或金属组成的浮栅22。若采用多晶硅，则厚度可以是1600，并在870-1000℃下进行POCl3掺杂。极间介质由氧化物-氮化物-氧化物叠层(ONO)组成，其下部氧化物厚度为60-80，氮化物层的上部为90-180，而上部氧化物厚度为30-40。可以生长125-200的栅氧化物作为电容器50下方的氧化物。
在确定浮栅和选择栅之后，N+注入剂被注入到选择晶体管14的源和读出晶体管12的漏中。注入剂被阻挡在二个栅之间，使其不进入电容器50的平板下方的区域，N+注入剂可以是例如60Kev的磷注入剂，剂量为每平方厘米1-3×1014个原子，可以随之以60Kev的砷，剂量为每平方厘米2.5-4.5×1015个原子。还可以用轻掺杂漏(LDD)技术制作源和漏。
然后，若有需要，可以淀积控制栅的多晶硅(poly 2)并对其进行硅化。用标准技术对栅进行图形化和确定。控制栅不自对准于读出栅和选择栅。
完成这些电容器和晶体管结构之后，所有的后续接触和互连层工艺都遵循标准的逻辑后部工艺。
现参照图4，在淀积形成控制栅27的材料之前，可以形成注入区76。图4中示为“I”的注入，采用选择栅11和浮栅22作为注入掩模，用例如可以由光抗蚀剂组成的掩模78进行补充。以这种方式，注入剂形成其浓度可以剪裁的注入区76。注入剂可以采用例如锑，由于锑在后续高温处理中不明显地移动。作为变通，也可以采用砷。
参照图5，在与源13和漏16一起制作控制栅27之后，注入剂76被激活以成为区域80。区域80改变了控制栅27的阈值电压。于是，借助于改变例如注入剂的剂量和能量从而改变区域80的浓度，可以如愿调节阈值电压。这使阈值电压能够改变。
如果不用区域80，则由于阈值电压是选择栅11和浮栅22的氧化物厚度的函数而难以剪裁阈值电压。因为控制栅与衬底之间的氧化物51的厚度，故控制栅的阈值电压可以比较高，不存在注入剂76。低电流驱动和高阈值电压可以来自于控制栅与衬底之间的比较厚的氧化物。在希望低电源和/或高单元电流的某些应用中，低电流驱动使器件更不可取。而且，在某些情况下，可能希望改变单元电流以满足不同的速度要求。
区域80的电阻率可以改变，例如从大约100000欧姆改变到100欧姆。借助于考虑选择栅晶体管和浮栅晶体管的沟道电阻，此电阻率范围能够容易地转换成擦除状态中单元电流范围的至少一个数量级。于是，此单元能够被调整到该电流范围内的任何电流。例如，根据本发明的一个实施例，电流的高端可以是高速应用的目标，而单元电流的低端可以适合于较低速度的应用。
借助于改变注入剂I的剂量来降低阈值电压，可能对衬底热电子注入效率有不利的影响。于是，在本发明的某些实施例中，希望借助于提高注入剂I的剂量来降低阈值电压而不对注入效率有明显的不利影响。利用能量为30-35Kev、剂量为每平方厘米小于2×1012个原子的砷作为注入剂，可以做到这一点。这些参数可以得到0.5V范围内的阈值电压，其注入效率良好。
若剂量超过每平方厘米2×1012个原子，则阈值电压下降。在某些实施例中，阈值电压可以低达0V，形成耗尽晶体管。然而，在2×1012以上的剂量下，电子注入可能不适当。但在这种情况下，可以用图3中箭头80所示的垂直注入来补充衬底热电子效率。借助于将P型阱28相对于N型阱29正向偏置，可以产生垂直注入。从P型阱底部注入的电子，被浮栅或漏收集。
虽然在上述描述中提供了大量的参数，但本技术领域熟练人员将承认这些参数仅仅是为了说明的目的。例如，借助于将掺杂的结的导电类型和偏压极性反转过来，可以实现采用衬底热空穴注入的单元结构。所附权利要求被用来覆盖本发明构思与范围内的所有修正和改变。

Claims (19)

1.一种制作存储器单元的方法，它包含：
制作彼此分隔开的第一栅和第二栅；
用所述第一和第二栅作为注入掩模；以及
在所述栅之间形成注入区而不明显地降低衬底热电子效率，其中采用小于每平方厘米2×1012个原子的注入剂量，并且采用约为30Kev的注入能量。
2.权利要求1的方法，还包括采用砷作为注入剂物质。
3.权利要求1的方法，包括剪裁所述注入剂，以便得到约为0.5V的阈值电压。
4.权利要求1的方法，包括将衬底热电子馈送到所述读出晶体管，用来对所述单元进行编程。
5.权利要求4的方法，包括使所述衬底电子注入到所述第二栅上。
6.权利要求5的方法，包括使所述衬底电子从所述第一栅下方的第一层移动，以便注入到所述第二栅上。
7.权利要求6的方法，包括产生所述第二栅下方的耗尽区。
8.权利要求1的方法，还包括提供电子源，用来垂直注入到所述单元中。
9.一种存储器单元，它包含：
具有栅的选择晶体管；
具有浮栅的读出晶体管；以及
用所述浮栅和所述选择晶体管栅作为掩模制作在所述晶体管之间的注入区，其中所述区域用剂量小于每平方厘米2×1012个原子的物质注入。
10.权利要求9的单元，其中所述读出晶体管是快速存储器。
11.权利要求10的单元，其中所述快速存储器可以用衬底热载流子注入方法编程。
12.权利要求9的单元，其中所述注入区由砷组成。
13.权利要求9的单元，其中所述注入区是阈值电压约为0.5V的晶体管的沟道。
14.权利要求13的单元，包括与所述读出晶体管横向分隔开的衬底电子源。
15.权利要求9的单元，包括用来供应电子，以便利用电子在所述浮栅上的衬底热电子注入而对所述浮栅进行编程的双极晶体管，所述双极晶体管排列成其收集极也是所述读出晶体管沟道下方的被偏置的耗尽区。
16.权利要求14的单元，其中所述选择晶体管包括源，且此源使所述选择晶体管成为所述双极晶体管的发射极。
17.权利要求9的单元，其中所述读出晶体管包括延伸在所述选择晶体管上的所述栅以及所述读出晶体管的浮栅上的控制栅。
18.权利要求15的单元，其中所述控制栅构成邻近于所述读出晶体管的电容器。
19.权利要求9的单元，其中用载流子的垂直注入来对所述读出晶体管的栅进行编程。
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