JPS60246677A - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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- JPS60246677A JPS60246677A JP59102820A JP10282084A JPS60246677A JP S60246677 A JPS60246677 A JP S60246677A JP 59102820 A JP59102820 A JP 59102820A JP 10282084 A JP10282084 A JP 10282084A JP S60246677 A JPS60246677 A JP S60246677A
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- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ＭＯ８構造を南するび）！ＩＬゲート型不捕
発性半専体メモリＶＣ関する。ざらに畦利ｊには、ゲー
ト電極から半導体基板ｒ′）ンネル１！元を流し、その
一部を半専体基板表可釦設けた浮遊ゲー）＆τ注入させ
る方法により、低電圧書込みと高注入効率を可能とする
不’ｆ４発性半ｚ！１体メモＩＪ Ｋ関する。
発性半専体メモリＶＣ関する。ざらに畦利ｊには、ゲー
ト電極から半導体基板ｒ′）ンネル１！元を流し、その
一部を半専体基板表可釦設けた浮遊ゲー）＆τ注入させ
る方法により、低電圧書込みと高注入効率を可能とする
不’ｆ４発性半ｚ！１体メモＩＪ Ｋ関する。
従来の不揮発性半導体メモリの狽込み電圧は、アバラン
シェ注入方式でＩＯＶ以上、チャネル注入方式でも６ｖ
以上必要であった。また、チャネルＮｉｌ流からホント
キャリアを生成する割合は低く、曹込み時のチャネル１
ｆｆ１度を低くすることは難しかった。この誓込み電圧
を電流智度が高いことＦｉ、微細化や絢辺回絡の設計に
おいて障害となフ萬集積化しにくいという欠点があった
。
シェ注入方式でＩＯＶ以上、チャネル注入方式でも６ｖ
以上必要であった。また、チャネルＮｉｌ流からホント
キャリアを生成する割合は低く、曹込み時のチャネル１
ｆｆ１度を低くすることは難しかった。この誓込み電圧
を電流智度が高いことＦｉ、微細化や絢辺回絡の設計に
おいて障害となフ萬集積化しにくいという欠点があった
。
本発明はＭｉＪ記の欠点を克服するためＫなされたもの
である、第１図に本発明の不揮発性半埒体メモリの断面
図を示す。基本的にはＰ型半導体基板１上のｎ型ソース
領域２とｎ型ドレイン領域３の間にトンネル注入ＭＯ８
と浮遊ゲー）ＭＯＳが直列に配置されている。トンネル
注入ＭＯ８＃−ｔ３Ｑ〜５０Ａのトンネル酸化膜９と多
結晶シリコンの注入ゲート６から成る。浮遊ゲー）ＭＯ
Ｓは激い酸化膜１０と多結晶シリコンの浮遊ゲート８お
よび前Ｓピ浮遊ゲートを絶縁分離している層間絶縁Ｈシ
１１から成る。また、浮遊ゲート８の電位は層ｍ］絶縁
Ｎ１１Ｔｈ介して容量結合している制御ゲート７により
制御される。注入ゲート６と浮遊ゲート８の間の基板表
面には浅いｎ型領域１２が形成されている。
である、第１図に本発明の不揮発性半埒体メモリの断面
図を示す。基本的にはＰ型半導体基板１上のｎ型ソース
領域２とｎ型ドレイン領域３の間にトンネル注入ＭＯ８
と浮遊ゲー）ＭＯＳが直列に配置されている。トンネル
注入ＭＯ８＃−ｔ３Ｑ〜５０Ａのトンネル酸化膜９と多
結晶シリコンの注入ゲート６から成る。浮遊ゲー）ＭＯ
Ｓは激い酸化膜１０と多結晶シリコンの浮遊ゲート８お
よび前Ｓピ浮遊ゲートを絶縁分離している層間絶縁Ｈシ
１１から成る。また、浮遊ゲート８の電位は層ｍ］絶縁
Ｎ１１Ｔｈ介して容量結合している制御ゲート７により
制御される。注入ゲート６と浮遊ゲート８の間の基板表
面には浅いｎ型領域１２が形成されている。
曹込み動作（浮遊ゲートに電荷を注入する）Ｋついて第
２図および第３図（α） 、 （ｂ）を用いて説明する
。第２図Ｌ％第１図の浮遊ゲート型不揮発性メモリをシ
ンボル化して表わし、書込み動作時の接続図である。注
入ゲート６１とソース４１はグランドに接続され、ドレ
イン５’にはドレイン電圧１８が印加されている。この
状態から制御ゲート７に、ドレイン電圧１３より高い電
圧を印加し、浮遊ゲート８の電位を上ける。浮遊ゲート
８の電位が上った時、基板表面が十分反転されるので、
ドレイン３の電位は注入ゲートの下の浅いｎ型領域１２
壕で伝えられる。この状態でのポテンシャルを注入ゲー
ト端Ａ −Ａ’の浮遊ゲート端Ｂ−Ｂｌについて示した
ものが第３図（ｃｔ）と（ｂ）である。第３図（α）Ｖ
Ｃおいて、トンネル醸化Ｉｔｓ！ ９ Ｋドレイン電圧
１８がかかることにより注入ゲート６から基板Ｉ Ｋ向
ってトンネル電流が流れる。
２図および第３図（α） 、 （ｂ）を用いて説明する
。第２図Ｌ％第１図の浮遊ゲート型不揮発性メモリをシ
ンボル化して表わし、書込み動作時の接続図である。注
入ゲート６１とソース４１はグランドに接続され、ドレ
イン５’にはドレイン電圧１８が印加されている。この
状態から制御ゲート７に、ドレイン電圧１３より高い電
圧を印加し、浮遊ゲート８の電位を上ける。浮遊ゲート
８の電位が上った時、基板表面が十分反転されるので、
ドレイン３の電位は注入ゲートの下の浅いｎ型領域１２
壕で伝えられる。この状態でのポテンシャルを注入ゲー
ト端Ａ −Ａ’の浮遊ゲート端Ｂ−Ｂｌについて示した
ものが第３図（ｃｔ）と（ｂ）である。第３図（α）Ｖ
Ｃおいて、トンネル醸化Ｉｔｓ！ ９ Ｋドレイン電圧
１８がかかることにより注入ゲート６から基板Ｉ Ｋ向
ってトンネル電流が流れる。
電子はＡＩからドレインに向けて基板表面を移動し１１
＋、Ｊで到達する。この点での電界は、浮遊ゲートから
基板に向っているため第８図（ｂ）のポテンシャルにな
る。従って、浮遊ゲート８の下の基板表面で、エネルギ
ーを失わず高いエネルギーを持った電子は薄い酸化膜１
０を飛び越えて浮遊ゲート８に入りこむ。
＋、Ｊで到達する。この点での電界は、浮遊ゲートから
基板に向っているため第８図（ｂ）のポテンシャルにな
る。従って、浮遊ゲート８の下の基板表面で、エネルギ
ーを失わず高いエネルギーを持った電子は薄い酸化膜１
０を飛び越えて浮遊ゲート８に入りこむ。
層間絶脈膜１１を助くすることによ、０（約２０ＯＡ厚
）、トンネル注入さり、た電子のエネルギーを失なう割
合を低くでき、高い注入割合を実現できる。
）、トンネル注入さり、た電子のエネルギーを失なう割
合を低くでき、高い注入割合を実現できる。
読出しは、第４図に示すように注入ゲート６１に正の電
圧１５を印加し、ソース領域２と浅いｎ型領域１２間の
チャネルをＯＮ状態にする。制御ゲート電圧１６を変化
させて、浮遊ゲート８１Ｌｖシきい値電圧を検出する。
圧１５を印加し、ソース領域２と浅いｎ型領域１２間の
チャネルをＯＮ状態にする。制御ゲート電圧１６を変化
させて、浮遊ゲート８１Ｌｖシきい値電圧を検出する。
この浮遊ゲート８１のしきい値の変化をメモリの１１１
、 ｌｏｌ Ｋ対応させる。
、 ｌｏｌ Ｋ対応させる。
注入ゲート電圧１５はトンネル電流が流れない電圧とす
れば、脱出し時の誤誓込みは無い。
れば、脱出し時の誤誓込みは無い。
消去は、制御ゲート７、注入ゲート６、ソース２を全て
グランドに落し、ドレイン２に高電圧を印加して浮遊ゲ
ート８の電荷をトンネル消去する。
グランドに落し、ドレイン２に高電圧を印加して浮遊ゲ
ート８の電荷をトンネル消去する。
以上説明したように、本発明によれば、エネルギーの高
いトンネル電流利用するので、注入効率が高い。まｆｃ
ｓ トンネル酸化膜９を薄くすることＫより、低電圧（
４Ｖ以下）で書き込むことができる。
いトンネル電流利用するので、注入効率が高い。まｆｃ
ｓ トンネル酸化膜９を薄くすることＫより、低電圧（
４Ｖ以下）で書き込むことができる。
第１図の基本構造から、さらに注入効率を篩めた実施例
を第５図に示す。注入ＭＯ８と浮遊ゲー）ＭＯＳに段差
をつけることにより、増血を移送する電子の方向と注入
方向の角度差を小さくしていＺ、。このことにより＋Ｚ
送距頗１を失カ〈でき、１些了−のエネルギー損失を低
くかさえ注入効率を高めることができる。
を第５図に示す。注入ＭＯ８と浮遊ゲー）ＭＯＳに段差
をつけることにより、増血を移送する電子の方向と注入
方向の角度差を小さくしていＺ、。このことにより＋Ｚ
送距頗１を失カ〈でき、１些了−のエネルギー損失を低
くかさえ注入効率を高めることができる。
図面のｔｉｈＪ単な勝明
第１図は本発明の不神発性半害体メモリの断ｔｋｔ図、
第２図は名込み時の外部′￥Ｉβ源接続し１、第３Ｖ（
ａ） 、 （ｂ）は旧込み時のＡ−Ａ’間、Ｂ −Ｂ’
間のポテンシャル図である。第４し１は飢出し時の外部
Ｉ」〜源接続図である。第５図は注入効率を高めた実施
例の断面図である。
第２図は名込み時の外部′￥Ｉβ源接続し１、第３Ｖ（
ａ） 、 （ｂ）は旧込み時のＡ−Ａ’間、Ｂ −Ｂ’
間のポテンシャル図である。第４し１は飢出し時の外部
Ｉ」〜源接続図である。第５図は注入効率を高めた実施
例の断面図である。
１、Ｉ＋・・・Ｐ型シリコン基板
２・拳・・・ｎソース領域
３＠・・・＠ｎドレイン領域
４．４＋・・・ソース霜４極
５ 、５’−・・ドレイン電極
６ 、６’、 ６’・・注入ゲート電極７．７１・・・
制御ゲート電椅 ８ 、８’、 ８”・・浮遊ゲート重積９．９１・・・
・トンネル絶ｌ吸股 ＩＴＩ 、 Ｉ（１’・・ψ・ゲート絶縁膜１１ 、１
１′・・・・層間絶り級 １２・・・・・・浅いｎ型領域 １３〜１６・・・・「」−流電源 以 上 出願人 セイコー電子工朶株式会社 代理人 弁理士 最 上 務
制御ゲート電椅 ８ 、８’、 ８”・・浮遊ゲート重積９．９１・・・
・トンネル絶ｌ吸股 ＩＴＩ 、 Ｉ（１’・・ψ・ゲート絶縁膜１１ 、１
１′・・・・層間絶り級 １２・・・・・・浅いｎ型領域 １３〜１６・・・・「」−流電源 以 上 出願人 セイコー電子工朶株式会社 代理人 弁理士 最 上 務
Claims (2)
- （１）鯖ｌ導電型の半導体基板表面部分に互いに間隔を
置いて設けられた８ｇ１導電型と異なる第２導電型のソ
ース・ドレイン領域と、前記ソース・ドレイン領域間に
作られる前記ソース領域と接する第１のチャネル領域と
、前記第１のチャネル領域と前記ドレイン領域間に作ら
れる第２のチャネル領域と、前記１１ｇ１のチャネル領
域上に作られる非常圧薄い第１のゲート絶縁＆と、前記
第１のゲート絶縁膜上に設けられたトンネル注入ゲート
と、前記第２のチャネル領域上に作られた非常ＫＭい第
２のゲート絶縁膜と、第２のゲート絶縁膜上で薄い層間
絶縁膜により絶縁分離された浮遊ゲート七％前記浮遊ゲ
ートと各号結合している制御ゲートとから成る不揮発性
半導体メモリ。 - （２） 前記浮遊ゲートの下の前記半導体基板に。 前記第２導を型の浅い不純物領域を設けたことを特徴と
する特許請求のｆｋ＋・回外１項記載の不揮発性半導体
メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59102820A JPS60246677A (ja) | 1984-05-22 | 1984-05-22 | 不揮発性半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59102820A JPS60246677A (ja) | 1984-05-22 | 1984-05-22 | 不揮発性半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60246677A true JPS60246677A (ja) | 1985-12-06 |
Family
ID=14337658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59102820A Pending JPS60246677A (ja) | 1984-05-22 | 1984-05-22 | 不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60246677A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5066992A (en) * | 1989-06-23 | 1991-11-19 | Atmel Corporation | Programmable and erasable MOS memory device |
| WO2000031795A1 (en) * | 1998-11-25 | 2000-06-02 | Programmable Silicon Solutions | Nonvolatile memory |
| WO2000059032A1 (en) * | 1999-03-26 | 2000-10-05 | Programmable Silicon Solutions | Nonvolatile memory |
| EP2126977A1 (en) * | 2007-03-13 | 2009-12-02 | Freescale Semiconductor, Inc. | Electronic device including channel regions lying at different elevations and processes of forming the same |
-
1984
- 1984-05-22 JP JP59102820A patent/JPS60246677A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5066992A (en) * | 1989-06-23 | 1991-11-19 | Atmel Corporation | Programmable and erasable MOS memory device |
| WO2000031795A1 (en) * | 1998-11-25 | 2000-06-02 | Programmable Silicon Solutions | Nonvolatile memory |
| WO2000059032A1 (en) * | 1999-03-26 | 2000-10-05 | Programmable Silicon Solutions | Nonvolatile memory |
| EP2126977A1 (en) * | 2007-03-13 | 2009-12-02 | Freescale Semiconductor, Inc. | Electronic device including channel regions lying at different elevations and processes of forming the same |
| EP2126977A4 (en) * | 2007-03-13 | 2010-09-29 | Freescale Semiconductor Inc | ELECTRONIC DEVICE WITH CHANNEL REGIONS HAVING DIFFERENT ELEMENTS AND METHOD FOR THE PRODUCTION THEREOF |
| US8803217B2 (en) | 2007-03-13 | 2014-08-12 | Freescale Semiconductor, Inc. | Process of forming an electronic device including a control gate electrode, a semiconductor layer, and a select gate electrode |
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