JPS5857750A - 不揮発性半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は低電圧、低ＷＬｆＬで書自込み可能な不揮発半
導体メモリに関する。

従来のチャンネル注入型不揮発性牛導体メモリミーＪ　
＃き込み効率が悪く、その為、書き込みに大電流、大電
圧を必要とし念。その理由を第１１ｙｌｌに示した従来
のチャンネル注入型の不揮発性半導体メモリの構成図を
用いて説明する。

第１図において、５はＰ型の半導体基板でろの。

その表面近傍Ｋｎ＋型のソース領域５及びドレイン領域
４が形、成され、これらの間のチャンネル上にシリコン
の酸化膜あるいけ窒化Ｗｌｓの絶縁物層７、その上に情
報としての電荷を蓄える浮遊ゲート電極２、この浮遊ゲ
ート電極上に作られたもう一つの絶縁物７、さらには制
御ゲート電極１を積み上げた構成となっている。このｎ
チャンネル型不揮発性半導体メモリにシいて、制御ゲー
ト領域１を基板５に対し正の電極ＶＣＧ　　’（ｉ−印
加して基板５の物面を反転ぜしめ、ドレイン領域に正の
電圧を加えると第１＠の矢印で示したように電子ｅ−が
ドレイン領域４の近傍で２ＥＩＪされて絶縁物７の電位
障壁を越えるに十分なエネルギーレベルると浮遊ゲート
電極２への電子の注入が可能となる０ｗ。

子θ−の流れはドレイン近傍に近づく程、半導体内部を
流れるようＫなる。浮遊ゲート電極２へ注入される電子
は、このドレイン近傍のドレイン電圧ＶＤによってのび
た空乏層電界で加速された電子が、シリコン結晶内部で
シリコン原子と衝突し、その衝突によって生じた嶋エネ
ルギー電子の一部でるる、この衝突により生ずる高エネ
ルギー電子のうち、浮遊ゲート電極方向に散乱した電子
しか浮遊ゲート電極２に入ることができない、池の高エ
ネルギー電子は、電子に対してエネルギーレベルの低い
ドレイン領域４に流れ込む、つまり、ソース領域５から
流出したチャンネルｗｋａのうち極ぐわずかの電子しか
浮遊ゲート１１極２に入ることができない、一般にこの
割合ａ、ｔｏ１０〜１０−ａ程度でのる。使って、第１
図に示したような匠来の構造のメモリの場合、低い江入
効′４をおぎなうために、 （１）　　チャンネル電流を大きくして、注入電子を大
きくする。

（２）　　ドレイン電圧を大きくして、ドレイン近傍の
空乏層電界を大きくして、電離衝突を多くする。

（３）　　注入時間を長くして、必壺な注入量を浮遊ゲ
ート電極２へ入れる。

などの方法により、メ舌りとして動作するに必安な電子
を浮遊ゲート電極２へ注入していた。

しかし、前記（１）〜（３）の方法より明らかなよう罠
。

従来のメモリは大電流、大電圧、長時間をメモリへの情
報書込みに必要とするために、メモリの集積度の向上、
高速書込みが困難でめつ友。

本発明は、このような上記の欠点を克服するためになさ
れたものであり、浮遊ゲート電極への注入効率を上げる
ことにより、メモリの高集積化、高速書込みに適した半
導体不揮発性メモリを提供するものである。

本発明による浮遊ゲート型下揮発ミー導体メモＩＪ　Ｋ
ついて、構造、記憶書込み方法、読み出し方法、消去方
法について、図を用いて祥細に説明する。

第２図（ａ）は、本発明の不揮発性半導体メモリの断面
図の一実施例でるる、Ｐ型半導体基板５の表面近傍にｎ
＋型のソース領域５及びドレイン領域４を形成し、ソー
ス・ドレイン領域間のチャンネル領域上圧、２種類の厚
み（単位面積当りの各音が異なっている）のゲート絶縁
ａｔ形成する。

第２崗（ａ）の実施例においてに、ドレイン領域４と接
したチャンネル領域上に薄い絶縁膜１０７、ドレイン領
域４と接していないチャネル領域上により厚い絶縁膜７
１を形成してろる。ドレイン領域４と接するチャネル領
域上のゲート絶縁膜１０７の本位面積当りの容ｊ１に、
もう一方のチャネル領域上に設は次ゲート絶縁１ｉｌＩ
７１の単位面積当りのｄ量に比べ大きく形成する。第２
図（ａ）の実施例の如＜、＋ａ＋−膜質（例えば、二酸
化シリコン膜）ノと酢はゲート絶縁ｌ１Ｉ１１０７の膜
厚會、ゲート絶縁膜７１の膜厚に比べ薄くしてもいい。

ま几図には示してないが、誘Ｗ率の異なるゲート絶縁膜
を用いてもよい。向えば、ゲート絶ｍ膜１０７）ｉ窒化
膜、ゲート絶縁膜７１を二酸化シリコン膜で形成しても
よい。次に、ゲート絶縁膜ゐｔ゛とｔ、　９スに浮遊ゲ
ーＩ−、ト：電＠２１．（、γ般には、多結晶シリコン
が用いられている）ｔ−形成し、さらに、その上にゲー
ト絶縁膜６１１に介して制御ゲート電極１１を成する。

第２図（ａ）に示し次ゲート絶縁膜７１と１０７の交わ
る部分け、少なくともドレイン領域４からみて、基板５
とドレイン領域の下側の訂との間に生ずる空乏層の幅よ
りはなれ九所に形成される。

第２図（ａ）の本発明の一実施例のメモリにおいて、浮
遊ゲート電極２１に電子を注入する方法をｔＲ２図（ｂ
）を用いて説明すδ。

第２図（１））は、基板５の不純物濃度が５Ｘ１０−１
・ａｔ、０ｍ８　ｏｓ”、ゲート絶縁Ｗｋ７１，１０７
膜厚がそれぞれ８００Ａ、６ＯＡの二酸化シリコン膜の
構造において、浮遊ゲート電極２１及びドレイン領域４
の電位が６ｖの場合の電子に対するポテンシャル分布図
である。第２１／（１））から明らかなように、ゲート
絶縁膜７１と１０７との交わる半導体表面において１．
＠激なポテンシャル勾配が生ずる。即ち、ゲート絶縁ｗ
ｋ７１の下のチャンネル領域の表面ポテンシャルφ６８
　がゲート絶縁ＭＸ、１０７の下のチャネル領域の表面
ポテンシャルφＢＤへの接する部分１０８で角に変化し
ているためでめる。

ソース領域３から流出し良電子は、ドレイン領域４の近
傍まで走る間に、ソース・ドレイン間の表面ポテンシャ
ル差△φＳ（−φ８Ｄ−φＳＳ）の電界により加速され
る。この表面ポテンシャル差△φＢが、シリコン基板５
とゲート絶縁膜１０７の仕事関数差φＣより大きい場合
、ソース領域から流出ｔ、ｆｃｔ子の一部は領域１０８
から浮遊ゲート電極２１へ入ることができる。ゲート絶
縁膜１０７が二酸化シリコンの場合、φ〇　−五２ｖで
ある。従って、Δφｓ＞ｉ２Ｖになるような、ドレイン
電圧ＶＤ及び制御ゲート電圧ＶＯＧ　　を印加すること
により、チャネルを流の一部を浮遊ゲート電極２１へ注
入することができる。また、ゲート絶縁膜７１の下のチ
ャネル領域の表面ボンシャルと、ゲート絶縁膜１０７の
下のチャネル領域の表面ポテンシャルとの差ΔφＢ　に
よる電子加速電界に、シリコン基板５から浮遊ゲニト！
！！極２１に向う成分を含むので、ドレインへ向う電子
の一部は浮遊ゲートへ注入される方向に加速される。−
＋：れ故、チャネル電流に対する注入効率は、１ｏ”ｔ
〜１ｏ−４と高くナル、−！た、電子に対して、エネル
ギーレベルの低いドレイン領域４が径大領域１０８から
はなれた所にあるため電子は浮遊ゲート電極にさらに入
りやすぐなる。

以上説明し念ように１本発明の注入方法は、浮遊ゲート
電極の電圧、ゲート絶縁膜の膜厚、ゲート絶縁膜の種類
を適当に選ぶことにより、ドレイン領域４からめる距離
（少なくともシリコン基板５とドレイン領域４の下側の
空乏層の幅以上）はなれた領域で、そのソース側、ドレ
イン側の表面ポテンシャルの差の電界により電子を加速
し、浮遊ゲー）［極２１ヘチャネル電流の一部全効率良
く注入することから、 （１）低［流書込み、 （２）低電圧書込み、 （３）短時間書込み、 が可能になる。

第２図（ａ）の断面図は、浮遊ゲート電極２１の電位を
制御ゲート電極１１が制御する場合の本発明の一実施例
であるが、ドレイン領域４が制御ゲート電極１１の働き
を兼ねることも可能である。

第５図は、ドレイン領域４２が制御ゲート電極１１と同
様に浮遊ゲート電極２１の電位を制御する働きをもたせ
六本発明の一実施例の断面図でおる。即ち、ドレイン電
圧；Ｄによって浮遊ゲート電極の電位Ｖνが制御される
。更に、極端にＦｉ。

ドレイン領域４２が、完全に制御ゲート電極１１を兼ね
ることもできる。即ち、第５図は、その実施例でドレイ
ン領域４が制御ゲート電極を兼ねている。納５図の本発
明の実施例の断面図に示すように、ドレイン領域４と浮
遊ゲート電標２３とのオーバーラングを大きく形成し、
ドレイン領域４と浮遊ゲート電極２３との容量結合を強
（することＶＣより、ドレイン電圧ＶＤ　により、浮遊
ゲート電圧Ｖ？を制御するものでるる。

次ンこ、浮遊ゲート電極から電子を抜き取る（消去）方
法について説明する。

浮遊ゲート電極から電子を抜きとる方法としては、大き
く分けて二通りの方法がめる。一つは、紫外線照射によ
り、浮遊ゲート電極中の電子を励起し、浮遊ゲート電極
中の電子をシリコン基板へ流出する方法である。も−う
一つの方法に％Ｗ、気的に消去する方法である。

本発明の半導体不揮発性メモリハ、紫外線消去と電気的
消去との二つの消去方法が可能である。

紫外線消去に関しては、従来と全く同様な方法で可能で
るる、そこで、電気的消去を可能にする構造及び方法に
ついて、図を用いて詳細に説明する。

第２図Ｃａ）に示した構造のメモリは、浮遊ゲート電極
中の電子をドレイン領ｔｈｊ！４へ抜きとる構造の一実
施例でるる、制御ゲート電圧ＶＣａとして、ソース・ド
レイン領域間のチャネルが反転しないような電圧を印加
し、さらに、ドレイン電圧に消去電圧としてＶｌ　ｆ印
加すると、浮遊ゲート電極２１とドレイン領域４との間
の薄いゲート絶縁膜１０７に消去電圧ＶＺ　による強電
界が加わる。薄いゲート絶縁膜１０７に強電界が加わる
と、トンネル電流が流れる。即ち、浮遊ゲート電極２１
の中の電子がドレイン領域４へ流出して消去が可能とな
る。

電子がドレイン領域４へ流出し、浮遊ゲート電極２１の
電位が高くなるとトンネル電ｆＬｉｌｔ減少する。

この場合、制御ゲート電極１１と浮遊ゲート電極２１と
の容量結合は強（、ドレイン領域４と浮遊ゲート電極２
１とのＷｔ結合は弱く形成すれば、消去電圧は低くする
ことができる。薄いゲート絶縁ｔｉｌｔ　Ｏ７の薄膜が
８０久でｂれば、Ｖｌ−：８　Ｖで消去可能でめる。

第４図に示した本発明の構造のメモリは、浮遊ゲート電
極中の電子音ソース領域５へ抜きとる構造の一実施例で
ある。制御ゲート電圧ＶＣＧ及びドレイン電圧ＶＤ　と
して、ソース・ドレイン領域間のチャネルが反転しない
ような電圧をそれぞれ印加し、さらに、ソース領置５ｔ
ｌＣ消去電圧としてＶＫ　′ｔ−印加すると、浮遊ゲー
ト電極２５とソース領域５の間の薄い絶縁膜７５に消去
電圧ｖｍによる強電界が加わる。ＷＩい絶縁膜７５に強
電界が加わると、トンネル電流が流れ、浮遊ゲート電極
２５中の電子がソース領域３へ流出して消去が可能とな
る。この場合、浮遊ゲート電極２５は制御ゲート電極１
１゛ま九はドレイン領域４２と強く容量結合し、ソース
領域３とは弱く各緻結合している。

薄い絶縁膜７５がａｏＸの二醒化ンリコン膜の場合Ｖｘ
−８Ｖで消去ができる。ソース領域５に電子を抜きとる
第４図のような構造のメモリの場合メモリ読み出し時に
ソース領域３に電圧を印加しないようにすれば、薄い絶
縁膜７３に弱い電界しか印加されないために記憶保持時
間が長くなる。

次に、本発明の半辱体不揮発性メモリの紀ｔ［み出し方
法について説明する。

第２図（、）に示した構造のメモリの場合、ソース領域
５に対して、制御ゲート電極１１に読み出し電圧として
ｖｘ　ｆ：印加すると、浮遊ケー）ＩＩ極２１の中の電
子の量に対して、ソース・ドレイン領域間のチャネルが
反転もしくは非反転の状態になる。

浮遊ゲート電極２１の中に電子が多い場合は、チャネル
が反転しにくくなり、逆に、浮遊ゲート電極２１の中に
電子が少ない場合はチャネルが反転しやすくなる。従っ
て、ソース領域５に対して、ドレイン領域４［正の電圧
を印加すれば、浮遊ゲート電極２１の中の電子量に対応
してチャネル電流が流れる。即ち、チャンネル電流の大
きさによって記憶の読み出しができる。

第５図に示した構造（ドレイン領域４が制御ゲート電極
を兼ねている構造）の場合、ドレイン電圧に読み出し電
圧としてＶＲを印加すれば、浮遊ゲート絶縁膜２３の中
の電子の量に対応してチャネルＩＩＩ流が流れる。即ち
、記憶の読み出しができる。

本発明の半導体不揮発性メモリの場合、酸化膜７１の部
分の靜Ｗ１容量が小ざいのでソース領域側のチャネル（
ゲート絶縁＠７１の下のチャネル７０反転亀圧（閾値を
圧）が高くなる。従って、メモリの読み出し電圧ＶＲが
高くなり、メモリ使用上らまり好′ましくない。

第６図（ａ）〜（ｂ）ｒｉ′、読み出し電圧ＶＲｆ小す
（シた本発明の一実施例である。第６図（Ｉ！Ｌ）Ｆｉ
、第６図（ｂ）（半面因）−〇Ｂ　−Ｂ’線に沿った断
面図、第６図（ｃ）　ｈ　、第６．図（ｂ）のＣ−Ｃ’
線に沿った断面図、第６図（ｄ）は、第６図（ｂ）のＡ
　−Ａ’線に沿った断面図でろる。第６図の本発明の半
導体不揮発性メモリには。

注入部と読み出し部が有孔する。即ち、閾値電圧の低い
（ゲート絶縁膜の重信面積当りのｄ量が大きい）読み出
し部を有する読み出しトランジスタの浮遊ゲートを延長
して作られる。従って、読み出し用ドレイン電極８が祈
念に設けられている。

また、ソース領域３と読み出し用ドレイン電極８との間
のチャネル領域上のゲート絶縁膜１０７は、一方のゲー
ト絶縁膜７１に比べ薄く形成されている。ソース領域５
゛と読み出し用ドレイン電極８との間のチャネルの浮遊
ゲート［極２４に対する閾値電圧は、一方のチャネル領
域（ゲート絶縁膜７１の下チャネル）Ｋ比べ低い、即ち
、低い読み出し電圧ＶＲで、浮遊ゲート電極２４中の電
子のａｔ検出（読み出し）ができる、浮遊ケーＩｆ極２
４への電子の注入は、他の本発明の実施例同様に、制御
ゲートを兼ねたドレイン領域４〃・らろる距離だけはな
れたゲート絶縁膜７１とゲート絶縁膜１０７との交わる
領域１０８で行なわれる。

第６＠の本発明の実施例は、ドレイン領域４が制御ゲー
ト電極を兼ねた構造罠なっているが、別に、制御ゲート
電極を設けてもよい、第６図の本発明の実施例は、読み
出しトランジスタの閾値電圧を下げる斥め（、ゲート絶
縁膜１０７として、薄い絶縁膜を用いたが、高誘電率物
質でろればさらに良い。また、読み出しトランジスタの
基板濃Ｍｔ低く（チャネル・イオン注入してもよい）す
ることにより、読み出しトランジスタの閾値電圧を小さ
くすることが可能でるる。

以上、本発明によれば、浮遊ゲート電極への電子注入領
域が、従来の半導体不揮発性メモリに比ベトレイン領域
から離れていること、東に、電子加速電界方向が電子注
入方向成分をも有していることから、従来のメモリに比
べ注入効率が約１０００倍高い、従って、従来の半導体
不揮発性メモリに比べ （１）低電圧書込み、 （２）　　低ＹＩＩＲ書込み。

（３）　　高速書込み。

が可熊長なった。

今までの本発明の鰭明は、Ｎ型のメモリについて述べて
きたがＰ型のメモリについても同様にして実施できる。

また、シリコン基板は、絶縁上に設けられた半導体でも
かまわない。

【図面の簡単な説明】

第１図は捉来の半導体不揮発性メモリの一実施例の断面
図、 第２図（ａ）、ｓＡ図９Ｍ４図、第５図はそれぞれ本発
明の半導体不揮発性メモリの実施例でるる。 第２図（ｂ）は、第２図（ａ）の半導体不揮発性メモリ
の書込み原理を説明するためのチャネル表面の二次原ポ
テンシャル分布図である。 第６図（ｂ）は１本発明の油の半導体不揮発性メモリの
平面図であり、第６図（ａ）Ｆｉ、第６図（ｂ）のＢ−
Ｂ′線に沿つ喪断面図、第６図（０）は第６図（ｂ）の
Ｃ−Ｃ′線に沿った断Ｗｊ線であり、第６図（ｄ）は第
６図（ｂ）のＡ　−Ａ’線に沿った断面図でるる。 １・・・・・・制御ゲート電極、 ２・・・・・・浮遊ゲート１極、 ５・・・・・・ソース領域。 ４・・・・・・ドレイン領域。 ５・・・・・・シリコン基板、 ６．７，７１，１０７・・・・・・絶縁膜、１０Ｂ・・
・・・・亀子注入領域。 ８・・・・・・読み出し用ドレイン領域、以　　　上 出り人　株式会社　第二精工舎 代理人　弁理士　最　上　　　務 第　２　図（ρ） −一一丁一→ｒ １３図 第４図 第５図 第６図（ｂン 第６図（ｃ）

Claims (8)

【特許請求の範囲】
1. （１）第１導電型の半導体基板の一生表面近傍に互いに
   間隔を置いて設けられた＾１ノ記手導体基板と異なる第
   二導ｗＬ型のソース・ドレイン領域と、前記ソース・ド
   レイン領域の間のチャネル領域の上にゲート絶縁膜を介
   して設けられた浮遊ゲート電極とから少なくとも構成さ
   れており、前記チャネル領域から前記浮遊ケート電極へ
   の電荷の注入が前記ドレイン領域と半導体基体の間に生
   ずる酌紀ドレイン領域の下の空乏層幅より前記ドレイン
   領域から離れた表面部分で行なわれることｔ％徴とする
   不揮発性半導体メモリ。
2. （２）前記チャネル領域が前記ドレイン領域と接してな
   る第１のチャネル領域と、前記Ｍ１のチャネル領域以外
   の第２のチャネル領域とから成り。 前記第１と第２のチャネル領域上にそれぞれ掘１と第２
   のゲート絶縁膜が形成され、更に１前記第１のゲート絶
   縁膜の単位面積当りの靜ｔ８ｉｔが前８ピ第２のゲート
   絶Ｉｉ１膜の靜ｔＷ量に比べ大きく形成するとともに、
   前記第１のチャネル領域と前記第２のチャネル領域との
   接する領域から前記浮遊ゲート電極へ電子を注入する％
   杵請求の範囲第１項紀戟の不揮発性半導体メモリ。
3. （３）　　前記浮遊ゲート電極上ＶＣ第３のゲート絶縁
   膜全弁して制御ゲート電極を設け、前記ドレイン領域に
   前記半導体基板に対し逆方向電圧である第１の電圧全印
   加するとともに、前記制御ゲート電極に前記第１の電圧
   と同じ極性の第２の電圧を印加することにより、前記第
   １と第２のチャネル領域を弱反転もしくは反転せしめ、
   前記ソース領域から流出したキャリアを電気的に力ａ速
   し、前記浮遊ゲ、−ト電極へ前記キャリアの一部を注入
   することを可削にならしめたことを特徴とする特軒請求
   の範囲第１又は第２項記載の不揮発性半導体メモリ。
4. （４）　　前記制御ゲート電極に前記第２の電圧より小
   さい、あるいけ逆の極性の電圧を与えるとともに、前記
   ドレイン領域に前記第１の電圧と同じ極性の電圧を与え
   ることにより、前記浮遊ゲート電極中に記憶されている
   電荷の抜き取りを可能としたことを特徴とする特許請求
   の範囲第１項から第５項までいずれか記載の不揮発性半
   導体メモリ。
5. （５）　　前記浮遊ゲートが前記ドレイン領域上ＫＭ１
   の絶縁膜を介して延長して設けられていることを特徴と
   する特許請求の範囲第１項から詔５項までいずれか記載
   の不揮発性半導体メモリ。
6. （６）前記ソース領域上に設けられた前記館１のゲート
   絶縁膜より薄い第４の絶縁膜を介して前記浮遊ゲート電
   極を設け、前記制御ゲート電極に前記第２の電圧より小
   さいるるいは逆の極性の電圧金与えるとともに、前記ソ
   ースに前記第１の電圧と同じ極性の電圧を与えることに
   より、前記浮遊ゲート電極中に記憶されている電荷の抜
   き増りｔ可能とし次ことを特徴とする特許請求の範囲第
   １ｙ４から第５項までのいずれか又は第５項記載の不揮
   発性半導体メモリ。
7. （７）　　前記ドレイン領域をた九一つの？１ｉｌｌ　
   ｍゲートとして動かせることを特徴とする特許請求の範
   囲第１項から第６項までいずれが記載の不揮発性半導体
   メモリ。
8. （８）前記チャネル領域に沿って更に池のチャネル領域
   と、前記ドレイン領域とけ別のドレイン領域とをそれぞ
   れ設けると共に、前記他のチャネル領域上に薄い絶縁膜
   を介して前記浮遊ゲートと連続して一体となる浮遊ゲー
   ト′ｆｌＬ極を設けたことを特徴とする特許請求の範囲
   第１項から第５項までいずれか記載の不揮発性半導体メ
   モリ。