KR19980079362A - 비휘발성 반도체 기억 장치 - Google Patents
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Abstract
터널 산화막을 박막화해서 저전압화 및 저소비 전력화를 도모하는 것이 가능한 비휘발성 반도체 기억 장치를 제공한다.
플로우팅 게이트(floating gate) 전극(5)으로서 P형 다결정 실리콘을 사용한다. 또한 터널 산화막(제 1 절연막)(4)의 두께를 10nm 미만으로 설정한다.
Description
본 발명은 비휘발성 반도체 기억 장치에 관한 것으로 보다 특정적으로는 플로우팅 게이트 전극을 갖는 비휘발성 반도체 기억 장치에 관한 것이다.
[종래의 기술]
근래 비휘발성 반도체 기억 장치의 1종인 플래쉬 메모리가 알려져 있다. 이 플래쉬 메모리는 다이너믹 랜덤 액세스 메모리(DRAM)보다 염가로 제조되기 때문에 다음 세대를 담당하는 메모리 디바이스로서 기대되고 있다.
도 17은 이와 같은 종래의 플래쉬 메모리의 메모리 셀을 도시한 단면도이다. 도 17을 참조하면, 종래의 플래쉬 메모리에서는 실리콘 기판(Si 기판)(미도시)의 표면에 형성된 P웰(101)의 주표면에 채널 영역을 끼우듯이 소정의 간격을 통해 n형의 드레인 확산층(102) 및 소스 확산층(103)이 형성되어 있다. 채널 영역 위에는 터널 산화막(104)을 거쳐서 n형의 다결정 실리콘막(이하,「폴리실리콘막」이라 함)으로 형성되는 플로우팅 게이트 전극(105)이 형성되어 있다. 플로우팅 게이트 전극(105) 위에는 ONO막으로 형성되는 층간 절연막(106)이 형성되어져 있다. 그것의 층간 절연막(106) 위에는 n형 폴리실리콘으로 형성되는 제어 게이트 전극(107)이 형성되어 있다. 플로우팅 게이트 전극(105) 및 제어 게이트 전극(107)의 양쪽 표면에는 싸이드월(side wall) 산화막(108)이 형성되어 있다.
소스(103)에는 대응하는 소스선(도시하지 아니함)이 접속되고, 드레인 확산층(102)에는 대응하는 비트선(도시하지 아니함)이 접속된다. 플로우팅 게이트 전극(105)은 정보를 축적하기 위한 것이고 제어 게이트 전극(107)은 대응하는 워드선(도시아니함)에 접속된다.
동작으로서는 터널 산화막(104)의 FN 터널 현상 또는 채널 핫(hot) 엘렉트론 현상 등을 사용해서 플로우팅 게이트 전극(105)에 전자를 주입하거나 또는 플로우팅 게이트 전극(105)에 축적된 전자를 뽑으므로서 소거 또는 기입이 된다. 이에 따라 플로우팅 게이트 전극(105)에 있어서 전자의 상태에 따라 역치의 2치 상태를 만들어내고 그 상태에 따라「0」이나「1」이 독출되게 된다.
이와 같이 플래쉬 메모리 또는 EEPROM에서는 플로우팅 게이트 전극(105)내의 전자의 축적량에 의해 트랜지스터로서의 역치의 2치 상태를 만들고 이에 따라 메모리 기능을 실현하고 있다. 다시 그 플로우팅 게이트 전극(105)을 절연막(터널 산화막(104) 및 층간 절연막(106))으로 감싸듯이 구성하므로서 플로우팅 게이트 전극(105)내에 축적된 전자를 10년 이상 장기간 동안 보존할 수가 있고 이에 따라 비휘발성 메모리를 실현하고 있다. 구체적으로는 넓은 밴드 갭을 갖는 절연막(104, 106)과 플로우팅 게이트 전극(105) 사이에 형성되는 높은 밴드 장벽에 의해 플로우팅 게이트 전극(105)의 주위를 감싸므로서 플로우팅 게이트 전극(105)내의 전자가 밖으로 도망가지 아니하도록 하고 있다. 즉 우물형 포텐셜에 전자를 끼워넣는 메카니즘이다.
플로우팅 게이트 전극(105)을 감싸는 절연막(104, 106)으로서는 통상 SiO2막 및 ONO막이 사용된다. ONO막은 제어 게이트 전극(107)과 플로우팅 게이트 전극(105) 사이의 층간 절연막(106)으로서 사용된다.
또한 플로우팅 게이트 전극(105)으로서는 전자를 축적할 수 있음과 동시에 전극으로서 충분히 저저항인 성능을 실현할 수 있는 n형 폴리실리콘이 통상 사용된다. 폴리실리콘은 SiO2막과의 접합 계면에 있어서 상성이 좋은 것 등의 많은 이유에 의해 현재의 ULSI 프로세스에 있어서 가장 일반적으로 사용되고 있는 전극 재료이다. n형 불순물을 다량으로 포함하는 폴리실리콘인 n형 폴리실리콘은 n형이므로 막중의 자유전자를 많이 갖고 그 결과 저저항인 금속적 성질을 갖는다. 플로우팅 게이트형 비휘발성 반도체 메모리에서는 플로우팅 게이트 전극(105)에 전자의 주입 및 추출로서 플로우팅 게이트 전극(105)내의 전자의 축적량을 제어하여 데이타의 기억을 실현한다. 이 때문에 플로우팅 게이트 전극(105)으로서는 자유 전자를 다량으로 갖는 저저항 전극인 n형 폴리실리콘이 통상 사용되고 있다. 즉, 종래의 플래쉬 메모리에서는 플로우팅 게이트 전극(105)으로서 n형 폴리실리콘막을 사용하고 있기 때문에 도 18에 도시하는 바와 같이 플로우팅 게이트 전극(105)내의 도전대 전자를 FN 터널 전류를 사용해서 터널 산화막(104)을 거쳐서 실리콘 기판(101)으로 향해서 뽑는다.
이 플로우팅 게이트형 비휘발성 반도체 메모리의 미세화를 생각한 경우 다른 ULSI 디바이스의 경우와 같이 생각하면 터널 산화막(104)이나 층간 절연막(106)이란 절연막의 박막화를 행하면서 동작 전압의 축소화를 행하는 것이 고려된다. 이와 같은 생각은 MOS형 트랜지스터의 스케일링(scaling)측으로서 ULSI 디바이스 개발에 있어서 일반적이다.
그러나 터널 산화막(104) 및 층간 절연막(106)을 매우 엷게 형성하면 플로우팅 게이트 전극(105)에 축적된 전자의 일부가 FN 터널 현상, 직접 터널 현상, 또는 절연막 중의 트랩을 거친 터널 현상 등에 의해 터널 산화막(104) 또는 층간 절연막(106)을 통과해서 실리콘 기판이나 제어 게이트 전극(107)으로 누설되는 현상이 일어나는 경우가 있다. 도 19는 종래의 기입(또는 소거) 상태의 데이타 보존시(인가 전압이 없는 상태)에서의 리크 전류의 메카니즘을 설명하기 위한 밴드도이다. 도 19를 참조해서 종래에는 터널 산화막(104)이 엷은 경우 플로우팅 게이트 전극(105)내의 도전대 전자가 터널 현상에 의해 리크되어 그 때문에 데이터 보존 특성을 예화시킨다. 또한 도 19에 있어서는 간단화를 위해 층간 절연막(106)을 ONO막으로 하지 아니하고 SiO2막으로 하고 있다.
여기에서 EEPROM 등의 플로우팅 게이트형 비휘발성 반도체 메모리에 있어서는 엷은 터널 산화막(104)을 사용한 경우 기입 및 소거 동작의 반복에 의한 터널 산화막(104)으로의 스트레스에 의해 터널 산화막(104)의 인가 전계가 저전계인 때에 리크 전류가 발생하는 것이 알려져 있다. 이들은 예를 들자면 K. Naruke er. al., IEDM Tech. Dig., p424, 1988(문헌 1)에 개시되어 있다.
이와 같이 스트레스에 의해 유발되는 저전계 리크 전류는 스트레스 유기 리크 전류라 칭하고 있다. 플로우팅 게이트형 비휘발성 반도체 메모리에 있어서 이 스트레스 유기 전류가 발생한 경우 기억 데이타를 보존하고 있을 때에 터널 산화막(104)에 인가되는 작은 전계에 의해 플로우팅 게이트 전극(105)내에 축적되어 있는 전자가 서서히 손실되어 버린다. 따라서 이와 같은 스트레스 유기 리크 전류가 크게 발생하는 것과 같은 박터널 산화막(104)은 플로우팅 게이트형 비휘발성 반도체 메모리에 사용할 수는 없다고 생각된다. 즉 스트레스 유기 리크 전류의 특성은 플로우팅 게이트형 비휘발성 반도체 메모리의 터널 산화막(104)의 박막화의 한계를 결정하는 것이다.
다시 상기 문헌 1 및 R. Moazzami et. al., IEDM Tech. Dig., p139, 1992(문헌 2)에서는 이 스트레스 유기 전류는 터널 산화막(104)이 10nm보다 엷게 되면 현저하게 나타나는 것을 보고하고 있다.
이와 같이 플로우팅 게이트형 비휘발성 반도체 메모리에 있어서 터널 산화막(104)의 박막화가 행해지지 아니할 경우에는 동작 전압의 경감을 행할 수가 없고 이 때문에 저소비 전력화도 곤란하게 된다. 휴대기기용으로서 큰 시장을 갖는 플래쉬 메모리에 대표되는 플로우팅 게이트형 비휘발성 반도체 메모리에 있어서 저소비 전력화는 매우 중요한 요소이다. 이와 같이 동작 전압의 경감이 매우 갈망되고 있는 것만으로 플로우팅 게이트형 비휘발성 반도체 메모리에 있어서 다른 ULSI 디바이스와 같은 정도의 적극적인 절연막(터널 산화막(104))의 박막화의 실현이 요망되고 있다.
상기한 바와 같이 종래에는 터널 산화막(104)의 막 두께의 10nm보다도 적게 하면 스트레스 유기 전류가 커지는 불합리함이 있고 이 때문에 종래에는 터널 산화막(104)의 박막화를 행하는 것이 곤란했다. 그 결과 종래에는 동작 전압의 경감을 행할 수가 없고 그 때문에 저소비 전력화도 곤란했다.
본 발명은 상기한 바와 같은 과제를 해결하기 위해 행해진 것이고, 본 발명의 제 1 목적은 터널 산화막을 박막화하였다 하더라도 스트레스 유기 리크 전류를 경감시킬 수가 있는 플로우팅 게이트형의 비휘발성 반도체 기억 장치를 제공하는 것이다.
본 발명의 또 하나의 목적은 비휘발성 반도체 기억 장치에 있어서 터널 산화막의 박막화를 가능하게 하므로서 저전압화 및 저소비 전력화를 실현하는 것이다.
[과제를 해결하기 위한 수단]
상기한 바와 같은 과제를 해결하기 위해 청구항 제 1 항에 있어서의 발명에서는 n형의 소스 영역 및 드레인 영역과, 제 1 절연막과, 플로우팅 게이트 전극과, 제 2 절연막과, 제어 게이트 전극을 구비하고 있다. 소스 영역 및 드레인 영역은 반도체 영역의 주표면에 채널 영역을 끼우도록 간격을 두고 형성되어 있다. 제 1 절연막은 채널 영역 위에 10nm 미만의 두께를 갖도록 형성되어 있다. 플로우팅 게이트 전극은 제 1 절연막 위에 형성되어 있고 P형의 다결정 실리콘(폴리실리콘)을 포함하고 있다. 제 2 절연막은 플로우팅 게이트 전극 위에 형성되어 있고 제어 게이트 전극은 제 2 절연막 위에 형성되어 있다. 또한 제 1 절연막에 10MV/cm 이상의 전계를 인가하므로써 터널 현상을 사용해서 플로우팅 게이트 전극내의 전자를 반도체 영역의 주표면 방향으로 뽑는다. 이에 따라 플로우팅 게이트 전극내의 정전하의 대전량을 증가시켜서 기입 또는 소거 동작을 행한다.
이와 같이 청구항 제 1 항에 기재된 비휘발성 반도체 메모리에서는 플로우팅 게이트 전극을 P형 다결정 실리콘을 포함하도록 구성한다. 이에 따라 플로우팅 게이트 전극으로서 n형 다결정 실리콘을 사용한 경우에 비해서 포텐셜의 장벽 높이를 3.1eV에서 4.4eV로 증대시킬 수가 있고 그 결과 리크 전류를 감소시킬 수가 있다. 이와 같이 리크 전류를 경감시킬 수가 있으므로 본 발명에 있어서는 터널 산화막(제 1 절연막)의 막 두께를 10nm 미만으로 할 수 있게 된다. 또한 제 1 절연막을 10nm 미만의 막 두께로 박막화할 수 있게 되므로 기입/소거시의 동작 전압을 경감할 수가 있고 그 결과 비휘발성 반도체 기억 장치의 소비 전력의 경감 및 동작 특성을 향상시킬 수 있다.
청구항 제 2 항에 있어서 비휘발성 반도체 기억 장치는 n형 소스 영역 및 드레인 영역과, 제 1 절연막과, 플로우팅 게이트 전극과, 제 2 절연막과, 제어 게이트 전극을 구비하고 있다. 소스 영역 및 드레인 영역은 P형의 반도체 영역의 주표면에 채널 영역을 끼우도록 간격을 두고 형성되어 있다. 제 1 절연막은 채널 영역 위에 형성되어 있고 10nm 미만의 두께를 갖는다. 플로우팅 게이트 전극은 제 1 절연막 위에 형성되어 있고 P형 다결정 실리콘을 포함하고 있다. 제 2 절연막은 플로우팅 게이트 전극 위에 형성되어 있고 제어 게이트 전극은 제 2 절연막 위에 형성되어 있다. 반도체 영역의 주표면의 방향에서 플로우팅 게이트 전극으로의 핫홀(hot hall) 주입 현상을 사용해서 플로우팅 게이트 전극내의 정전하의 대전량을 증가시키므로써 기입 및 소거의 어떤 동작을 행한다.
이 청구항 제 2 항에 있어서도 청구항 제 1 항과 같이 플로우팅 게이트 전극을 P형 다결정 실리콘을 포함하도록 구성하므로서 n형 다결정 실리콘에 의해 플로우팅 게이트 전극을 형성하는 경우에 비해서 포텐셜의 장벽 높이를 3.1eV에서 4.4eV로 증대시킬 수가 있고 그에 따라 리크 전류를 대폭으로 경감할 수가 있다. 이와 같이 리크 전류를 경감할 수가 있기 때문에 터널 산화막을 구성하는 제 1 절연막은 10nm 미만의 막 두께로 할 수가 있게 되고 이에 따라 동작 전압의 경감을 도모할 수도 있게 된다. 또한 플로우팅 게이트 전극을 P형 다결정 실리콘을 포함하도록 구성하므로서 원리적으로 스트레스 유기 전류를 경감할 수가 있고 그에 따라 비휘발성 반도체 기억 장치의 보존 특성을 크게 개선할 수가 있다. 이 때문에 핫홀 주입을 기입 또는 소거 동작으로 하여 사용할 수가 있게 된다.
청구항 제 3 항에 있어서 비휘발성 반도체 기억 장치는 P형의 소스 영역 및 드레인 영역과, 제 1 절연막과, 플로우팅 게이트 전극과, 제 2 절연막과, 제어 게이트 전극을 구비하고 있다. p형의 소스 영역 및 드레인 영역은 n형의 반도체 영역의 주표면에 채널 영역을 끼우도록 간격을 두고 형성되어 있다. 제 1 절연막은 채널 영역 위에 형성되어 있고 10nm 미만의 두께를 갖는다. 플로우팅 게이트 전극은 제 1 절연막 위에 형성되어 있고 P형 다결정 실리콘을 포함한다. 제 2 절연막은 플로우팅 게이트 전극 위에 형성되어 있고 제어 게이트 전극은 제 2 절연막 위에 형성되어 있다. 또한 제 1 절연막에 10MV/cm 이상의 전계를 인가해서 터널 현상을 사용해서 플로우팅 게이트 전극내의 전자를 반도체 영역의 주표면 방향으로 뽑는다. 이에 따라 플로우팅 게이트 전극내의 정전하의 대전량을 증가시켜서 기입 및 소거의 어떤 동작을 한다.
청구항 제 3 항에 기재된 비휘발성 반도체 기억 장치에서는 플로우팅 게이트 전극을, P형 다결정 실리콘을 포함하도록 구성하므로서 청구항 제 1 항 및 제 2 항과 같이 우물형 포텐셜의 장벽 높이를 증대시킬 수가 있고 이에 따라 리크 전류를 대폭으로 경감할 수가 있다. 또한 소스 및 드레인 영역도 P형으로 형성하므로서 소스 및 드레인 영역에 도전대 전자가 존재하지 아니하게 된다. 이에 따라 소스 영역 및 드레인 영역에서 플로우팅 게이트 전극으로의 전자의 누설도 NMOS형에 비해서 경감할 수가 있게 된다. 이에 따라 데이타 보존시에 터널 산화막에 인가되는 전계가 소스 영역 및 드레인 영역에서 플로우팅 게이트 전극으로 전자가 누설되는 방향으로 되도록 디바이스 동작 조건을 설정하였다 하더라도 NMOS형에 비해서 데이타 보존 특성을 개선할 수가 있다.
청구항 제 4 항에 있어서 비휘발성 반도체 기억 장치는 P형의 소스 영역 및 드레인 영역과 제 1 절연막과 플로우팅 게이트 전극과 제 2 절연막과 제어 게이트 전극을 구비하고 있다. P형의 소스 영역 및 드레인 영역은 n형의 반도체 영역의 주표면에 채널 영역을 끼우도록 간격을 두고 형성되어 있다. 제 1 절연막은 채널 영역 위에 형성되어 있고 10nm 미만의 두께를 갖는다. 플로우팅 게이트 전극은 제 1 절연막 위에 형성되어 있고 P형 다결정 실리콘을 포함하고 있다. 제 2 절연막은 플로우팅 게이트 전극 위에 형성되어 있고 제어 게이트 전극은 제 2 절연막 위에 형성되어 있다. 또한 반도체 영역의 주표면 방향에서 플로우팅 게이트 전극으로의 핫 홀 주입 현상을 사용해서 플로우팅 게이트 전극내의 정전하의 대전량을 증가시키므로서 기입 및 소거의 어떤 것의 동작을 한다.
청구항 제 4 항에 기재된 비휘발성 반도체 기억 장치에서는 상기한 청구항 제 3 항과 같이 플로우팅 게이트 전극을 P형 다결정 실리콘을 포함하도록 구성함과 함께 소스 영역 및 드레인 영역을 P형으로 하고 있다. 이에 따라 데이타 보존시의 플로우팅 게이트 전극으로부터의 전자의 누설 전류를 경감할 수가 있고 또한 소스 및 드레인 영역에서 플로우팅 게이트 전극으로의 전자의 누설도 NMOS형에 비해서 경감할 수가 있다. 따라서 데이타 보존시에 터널 산화막(제 1 절연막)에 인가되는 전계가 소스 영역 및 드레인 영역에서 플로우팅 게이트 전극으로 전자가 누설되는 편으로 설정되었더라도 NMOS형에 비해서 데이타 보존성을 개선할 수가 있다. 또한 P형 다결정 실리콘을 플로우팅 게이트 전극에 사용하므로서 원리적으로 스트레스 리크 전류를 경감할 수가 있어 이에 따라 비휘발성 반도체 기억 장치의 보존 특성을 크게 개선할 수가 있다. 그 결과 핫홀 주입을 기입 또는 소거 동작으로서 사용할 수 있도록 된다.
도 1은 본 발명의 실시 형태 1에 의한 플로우팅 게이트형 비휘발성 반도체 메모리의 메모리 셀을 도시한 단면도.
도 2는 도 1에 도시한 비휘발성 반도체 메모리의 동작을 설명하기 위한 밴드도.
도 3은 데이타 보존시의 터널(tunnel) 산화막에 관한 전계가 플로우팅 게이트 전극에서 Si 기판에 전자가 흐르는 방향으로 되는 경우의 밴드도.
도 4는 데이타 보존시의 터널 산화막에 걸리는 전계가 Si 기판에서 플로우팅 게이트 전극에 전자가 흐르는 방향으로 되는 경우의 밴드도.
도 5는 본 발명의 실시 형태 2에 의한 플로우팅 게이트형 비휘발성 반도체 메모리의 기입 또는 소거 동작을 설명하기 위한 단면도.
도 6은 본 발명의 실시 형태 3에 의한 플로우팅 게이트형 비휘발성 반도체 메모리의 메모리 셀을 도시한 단면도.
도 7은 도 6에 도시한 실시 형태 3에 의한 PMOS형의 메모리 셀에 있어서 플로우팅 게이트 전극으로부터의 리크(leak) 전류를 설명하기 위한 밴드도.
도 8은 도 6에 도시한 실시 형태 3에 의한 PMOS형의 메모리 셀의 소스/드레인 확산층에서 플로우팅 게이트 전극으로의 리크 전류를 설명하기 위한 밴드도.
도 9는 본 발명의 실시 형태 4에 의한 플로우팅 게이트형 비휘발성 반도체 메모리의 기입 또는 소거 동작을 설명하기 위한 단면도.
도 10은 본 발명의 실시 형태 4의 변형예에 의한 기입 또는 소거 동작을 설명하기 위한 단면도.
도 11은 본 발명의 실시 형태 5에 의한 플로우팅 게이트형 비휘발성 반도체 메모리의 메모리 셀을 도시한 단면도.
도 12는 P형 폴리실리콘으로 형성되는 플로우팅 게이트 전극과 n형 폴리실리콘으로 형성되는 제어 게이트 전극을 사용한 경우의 플로우팅 게이트 전극에서 제어 게이트 전극으로의 리크 전류를 설명하기 위한 밴드 도면.
도 13의 P형 폴리실리콘으로 형성되는 플로우팅 게이트 전극과 n형 폴리실리콘으로 형성되는 제어 게이트 전극을 사용한 경우의 제어 게이트 전극에서 플로우팅 게이트 전극으로의 리크 전류를 설명하기 위한 밴드 도면.
도 14는 P형 폴리실리콘으로 형성되는 플로우팅 게이트 전극과 P형 폴리실리콘으로 형성되는 제어 게이트 전극을 사용한 경우의 플로우팅 게이트 전극에서 제어 게이트 전극으로의 리크 전류를 설명하기 위한 밴드 도면.
도 15는 P형 폴리실리콘으로 형성되는 플로우팅 게이트 전극과 P형 폴리실리콘으로 형성되는 제어 게이트 전극을 사용한 경우의 제어 게이트 전극에서 플로우팅 게이트 전극으로의 리크 전류를 설명하기 위한 밴드 도면.
도 16은 본 발명의 실시 형태 6에 의한 기입 또는 소거 동작을 설명하기 위한 밴드도.
도 17은 종래의 플로우팅 게이트형 비휘발성 반도체 메모리의 메모리 셀을 도시한 단면도.
도 18은 도 17에 도시한 비휘발성 반도체 메모리의 기입 또는 소거동작을 설명하기 위한 밴드도.
도 19는 종래의 n형 폴리실리콘으로 형성되는 플로우팅 게이트 전극을 사용한 경우의 기입 또는 소거 동작을 설명하기 위한 밴드도.
*도면의 주요 부분에 대한 부호의 설명*
1 : P웰2 : n형 드레인 확산층
3 : n형 소스 확산층4 : 터널 산화막
5 : 플로우팅 게이트 전극6 : 층간 절연막(ONO막)
7 : 제어 게이트 전극8 : 싸이드월 산화막
11 : N웰12 : P형 드레인 확산층
13 : P형 소스 확산층17 : 제어 게이트 전극
21 : P기판(P웰)
다음에 본 발명 실시 형태를 도면에 의거해서 설명을 한다.
[실시 형태 1]
도 1은 본 발명의 실시 형태 1에 의한 플로우팅형 비휘발성 반도체 메모리의 메모리 셀을 도시한 단면도이다. 도 1을 참조하여 이 실시 형태 1에 의한 메모리 셀에서는 실리콘 기판(Si 기판)(도시아니함)의 표면에 형성된 P웰(1)의 표면에 채널 영역을 끼우도록 소정의 간격을 두고 n형의 드레인 확산층(2) 및 n형의 소스 확산층(3)이 형성되어 있다. 채널 영역 위에는 10nm 미만의 두께를 갖는 터널 산화막(제 1 절연막)(4)이 형성되어 있다. 그 터널 산화막(4) 위에는 P형 폴리실리콘으로 형성되는 플로우팅 게이트 전극(5)이 형성되어 있다. 플로우팅 게이트 전극(5) 위에 ONO막으로 형성되는 층간 절연막(제 2 절연막)(6)을 거쳐서 n형 폴리실리콘막으로 형성되는 제어 게이트 전극(7)이 형성되어 있다. 플로우팅 게이트 전극(5) 및 제어 게이트 전극(7)의 양측면에는 싸이드 월 산화막(8)이 형성되어 있다.
여기에서 이 실시 형태 1에서는 도 18에 도시한 종래의 구조와 다르고 플로우팅 게이트 전극(5)으로서 P형 폴리실리콘막을 사용한다. 이와 같이 플로우팅 게이트 전극(5)으로서 P형 실리콘 막을 사용하므로서 우물형 포텐셜의 장벽 높이가 약 4.4eV로 커진다. 이 장벽 높이(약 4.4eV)는 n형 폴리실리콘의 우물형 포텐셜의 장벽 높이(3.1eV)보다 커져 있다. 또한 Si(실리콘)의 금제 대폭은 1.1eV, p형 폴리실리콘의 페르미준위는 Si의 가전자대 최상한 준위보다도 0.1eV 낮게 했다.
이와 같이 플로우팅 게이트 전극(5)의 재료로서 P형 폴리실리콘을 사용하므로서 우물형 포텐셜의 장벽 높이가 3.1eV에서 4.4eV로 증대하므로 리크 전류를 유효하게 방지할 수가 있다. 이에 따라 터널 산화막(4)을 10nm 미만의 막 두께로 박막화할 수가 있어 그 결과 동작 전압을 경감할 수도 있게 된다. 이에 따라 비휘발성 반도체 기억 장치의 소비 전력의 경감 및 동작 특성의 향상을 달성할 수가 있다. 또한 우물형 포텐셜의 장벽 높이가 3.1eV에서 4.4eV로 증대한 때의 리크 전류의 개선 효과에 대해서는 후술한다.
다음에 도 1에 도시한 실시 형태 1에 의한 메모리 셀의 동작에 대해서 설명한다. p형 폴리실리콘을 플로우팅 게이트 전극(5)으로서 사용한 경우 p형 폴리실리콘내에 존재하는 자유 캐리어는 정공(정전하)이다. 이 때문에 본 실시 형태의 플로우팅 게이트형 비휘발성 반도체 메모리에서는 플로우팅 게이트 전극(5)내의 정공의 축적량을 변화시키므로서 메모리 셀의 역치를 변화시켜서 데이타의 기억을 행한다. 이와 같이 정공의 축적량을 제어하는 것이나 기입.소거의 동작에는 종래대로 p웰(1)로부터의 전자의 주입 및 플로우팅 게이트 전극(5)으로부터의 전자의 뽑기를 사용할 수가 있다. 이것은 아래의 이유에 의한다.
p웰(1)로부터의 전자의 주입을 행하면 주입된 전자는 플로우팅 게이트 전극(5)내의 자유 캐리어인 정공과 곧바로 재결합하고 결과로서 플로우팅 게이트 전극(5)내에 축적되는 정공의 량을 감소시킬 수가 있게 된다. 또한 도 2에 도시하는 바와 같이 플로우팅 게이트 전극(5)으로부터 뽑을 때에는 p형 폴리실리콘의 도전대에는 전자는 존재하지 아니하기 때문에 터널 현상을 사용한 가전자대로부터의 전자의 뽑기를 사용한다. 이 경우 가전자대에 있어서 뽑히는 전자에 마주하고 있던 정공만이 플로우팅 게이트 전극내에 남겨지기 때문에 결과로서 플로우팅 게이트 전극(5)내에 축적되는 정공의 량을 증가시키는 것이 가능해진다.
또한 이 p형 폴리실리콘을 사용한 플로우팅 게이트형 비휘발성 반도체 메모리에서는 데이타의 보존 특성에 관한 보존시의 리크 전류도 역시 전자에 기인한 것으로 된다. 즉 정공에 대한 p형 폴리실리콘과 절연막(SiO2)와의 포텐셜 장벽은 4eV 이상으로 크고 다시 정공의 유효 질량이 전자보다는 무겁다. 이들의 이유에 의해 보존시에 플로우팅 게이트 전극(5)에 흘러드는 전류 및 플로우팅 게이트 전극(5)에서 누설되는 전류에 대해서는 전자에 기인하는 성분을 생각하면 된다고 말할 수 있다.
도 17에 도시한 종래의 메모리 셀과 같이 n형 폴리실리콘을 플로우팅 게이트 전극(105)으로서 사용한 경우에는 n형 폴리실리콘과 그것을 감싸는 절연막(SiO2)에 의해 형성되는 우물형 포텐셜의 장벽 높이는 약 3.1eV로 된다. 여기에서 Si의 도전대 최하한 준위와 SiO2의 도전대 최하한 준위와의 포텐셜차는 3.2eV로 하고 n형 다결정의 페르미 준위는 Si의 도전대 최하한 준위보다도 0.1eV 높게 하였다. 이에 대해서 실시 형태 1과 같이 플로우팅 게이트 전극(5)으로서 p형 폴리실리콘을 사용하면 우물형 포텐셜의 장벽 높이는 약 4.4eV로 커진다. 이 경우 Si의 금제 대폭은 1.1eV, p형 폴리실리콘의 페르미 준위는 Si의 가전자대 최상한 준위보다는 0.1eV 낮게 하였다. 이와 같이 우물형 포텐셜의 장벽 높이가 3.1eV에서 4.4eV로 증대한 때의 SiO2막을 거쳐서 리크 전류의 개선 효과에 대해서 아래에 간단히 생각해 본다.
도 1 및 도 2를 참조해서 실시 형태 1에 의한 동작시의 인가 전압으로서는 제어 게이트 전극(7)에 부전압, 기판에는 정전위 또는 접지 전위를 각각 인가한다. 또한 소스 확산층(3) 또는 드레인 확산층(2)은 기판과 같은 전위를 인가하거나 또는 해방한다. 이에 따라 도 2에 도시하는 바와 같이 플로우팅 게이트 전극(5)의 가전자대 전자를 FN 터널 전류를 사용해서 뽑는다. 이 경우 터널 산화막(4)에는 10MV/cm 이상의 전계가 인가된다. 이에 따라 기입 또는 소거 동작이 행해진다.
또한 도 3 및 도 4는 실시 형태 1의 기입 또는 소거 상태의 데이타 보존시(인가 전압이 없는 상태)의 에너지 밴드도이다. 이 도 3 및 도 4에 있어서는 단순화를 위해 층간 절연막(6)을 ONO막으로 하지 아니하고 SiO2막으로 하고 있다. 도 3을 참조해서 플로우팅 게이트 전극(5)내에 도전대 전자가 존재하지 아니하기 때문에 플로우팅 게이트 전극(5)내의 도전대 전자의 터널 현상에 기인한 리크 전류는 일어나지 아니한다. 가전자대에 존재하는 전자는 산화막에 대한 포텐셜 장벽이 높기 때문에 가전자대 전자의 터널 현상에 기인한 리크 전류는 매우 작다. 도 4를 참조해서 이 경우의 리크 전류는 도 17에 도시한 종래의 구조의 리크 전류와 같다.
터널 현상에 기인한 여러가지 메카니즘을 SiO2막을 개재한 리크 전류로서 생각하면 터널 현상의 대표적인 것으로서 FN 터널 전류 및 직접 터널링 전류가 들 수 있다. 먼저 FN 터널 전류가 포텐셜의 장벽 높이의 차이에 의해 어느정도 변화하는 가를 계산하였다. FN 터널 전류의 식은 다음 식(1)에 의해 나타내어지는 것이 알려져 있다.
[수학식 1]
JFN: FN 터널 전류 밀도
Φb : 포텐셜 장벽 높이
Eox: SiO2전계 강도
m*: 유효 질량
q : 전자의 전하량
h : 프랭크 정수
위 식(1)에 있어서 다음의 exp항이 지배적인 것은 자명하다.
[수학식 2]
상기한 exp항에 있어서 Φb= 3.1eV에서 Φb= 4.4eV로 변화한 경우 동일한 JFN를 원하면 EOX1= (4.4)3/2/ (3.1)3/2EOX를 만족시키는 전계 EOX1를 사용하면 되는 것이 알 수 있다. 따라서 EOX1= 1.69EOX로 된다.
다시 기입 상태의 역치 전압과 소거 상태의 역치 전압과의 전압차를 일정하게 하면 1.69배의 보존시 산화막 전계가 허용된다. 이같은 사실은 산화막의 막두께tOX를tOX1 =tOX/1.69 = 0.59tOX와 같이 0.59배로 박막화할 수 있는 것을 의미한다.
다시 직접 터널링 전류가 포텐셜의 장벽 높이의 차이에 의해 어느 정도 변화하는가를 계산하였다. 직접 터널링 전류의 식은 다음식(2)과 같이 근사되는 것이 알려져 있다.
[수학식 3]
JDT: 직접 터널 전류 밀도
VOX: 산화막에 걸리는 전위차
A : 정수
Φb: 포텐셜 장벽 높이
EOX: SiO2전계 강도
m*: 유효 질량
q : 전자의 전하량
상기한 식(2)을 참조하면 VOXΦb인 때만이 직접 터널링이 일어난다. 여기에서 VOXΦb이면 식(2)을 지배하는 exp항은 FN 터널의 exp항과 동일해진다. 따라서 FN 터널과 같은 경향이 직접 터널링 전류에도 있음을 알 수 있다. 이들은 예를 들면 K.F.Schuegraf et. al., Electron Devices, vol. 41, no5, 1994(문헌 3)에 개시되어 있다.
상기한 바와 같이 터널 현상의 대표적인 것으로서 FN 터널 전류 및 직접 터널 전류를 생각해 보면 포텐셜의 장벽 높이를 3.1eV에서 4.4eV로 증대시키므로서 대폭적인 리크 전류의 개선을 초래하는 것이 예상된다. 그에 따라 절연막의 막 두께를 현상태의 막 두께 0.59배까지 박막화하는 것이 예상된다.
실제의 리크 전류는 FN 터널 전류나 직접 터널 전류의 메카니즘은 아닌 것으로 예상된다. 그러나 이와 같이 일반적으로 터널 현상에 기인한 각가지 메카니즘의 리크 전류는 포텐셜의 장벽 높이의 증대에 의해 크게 감소할 수 있는 것이 용이하게 상상된다. 구체적으로는 터널 현상에 기인한 각가지 메카니즘의 리크 전류는 기본적으로 WKB(Wentzel-Kramers-Brillouin) 근사로서 계산할 수가 있다. 즉 포텐셜 장벽을 X방향으로 X1→ X2으로 투과하는 전자의 터널 확률 P은 아래식(3)에 의해 나타내어진다.
[수학식 4]
k(x) : 포텐셜 장벽내에서의 전자의 감쇄 정수
위 식(3)의 기본식에 있어서 포텐셜 장벽의 형을 규정하고 푼 것이 각각 FN 터널의 식(1) 및 직접 터널의 식(2)이다. 이같은 사실로서 포텐셜 장벽 높이를 증대시키므로서 터널 현상에 기인한 각가지 메카니즘의 리크 전류를 경감할 수가 있는 것을 알 수 있다. 그 결과 비휘발성 반도체 기억 장치의 데이타 보존 특성을 개선할 수가 있다.
상술한 이유에서 플로우팅 게이트 전극(5)으로서 종래의 n형 폴리실리콘에 대신해서 p형 실리콘을 사용하므로서 터널 현상에 기인하는 메카니즘에 의한 절연막의 리크 전류를 경감할 수가 있고 그 결과 데이타의 보존 특성을 크게 향상시킬 수가 있다.
또한 상술한 터널 산화막의 박막화의 한계를 결정한다고 생각되는 스트레스 유기 리크 전류에 대해서는 그것의 메카니즘은 아직 완전하게는 해명되지 아니했다. 그러나 최근의 연구에 의하면 스트레스에 의해 생성된 산화막중의 트랩을 개재한 터널 현상으로 스트레스 유기 전류를 설명할 수 있다록 되어 있다. 이같은 사실은 예를 들자면 K.Sakakibara et. al., Proc, Int, Rel, Phys, Symp., p100, 1996(문헌 4)에 개시되어 있다.
따라서 플로우팅 게이트 전극(5)으로서 P형 폴리실리콘을 사용하므로서 포텐셜 장벽의 증대에 의해 스트레스 유기 전류도 경감할 수가 있다고 생각된다. 이 스트레스 유기 전류는 상술한 바와 같이 10nm 미만의 엷은 산화막을 사용하면 현저해져 메모리의 보존 특성을 예화시키는 요인으로 된다. 본 실시 형태의 구조에 의해 스트레스 유기 전류를 경감할 수가 있으므로 본 실시 형태에 있어서는 터널 산화막(4)으로서 10nm 미만의 엷은 막 두께의 것도 사용할 수 있게 된다.
또한 동일한 리크 전류량을 규정하는 경우 전자에 대한 포텐셜 장벽의 높이가 증대한 몫 보존시에 절연막에 인가되는 전계 EOX를 증가시킬 수 있게 된다. 따라서 플로우팅 게이트 전극(5)의 전하의 축적량을 갖게 하는 경우에는 절연막을 박막화해서 보존시에 절연막에 인가되는 전계 EOX를 증대시킬 수가 있다. 이와 같이 본 실시 형태에 있어서는 터널 산화막(4)을 10nm 미만의 막 두께로 박막화할 수가 있어 이에 따라 기입/소거시의 동작 전압을 경감할 수 있게 된다. 그 결과 비휘발성 반도체 기억 장치의 소비 전력의 경감 및 동작 특성의 향상을 도모할 수가 있다.
[실시 형태 2]
도 5는 본 발명의 실시 형태(2)에 의한 비휘발성 반도체 기억 장치의 메모리 셀을 도시한 단면도이다. 도 5를 참조해서 이 실시 형태 2에 의한 비휘발성 반도체 기억 장치에서는 NMOS형 메모리 셀에 있어서 밴드간 터널 잔류 유기 핫 홀 주입에 의한 기입 또는 소거 동작을 사용한다.
핫 홀 주입은 터널 산화막(4)의 예화를 유발시킨다고 일반적으로 생각되고 있다. 또한 상기 한 문헌(4)에 의하면 터널 산화막(4)내에 주입되는 홀의 총 전하량이 증대하면 스트레스 유기 전류가 증대하는 것이 표시되어 있다. 즉 스트레스 유기 전류는 홀의 주입량과 강한 상관 관계가 있음이 표시되어 있다. 따라서 스트레스 유기 리크 전류를 증대시키는 핫 홀 주입은 플로우팅 게이트형 비휘발성 반도체 메모리의 보존성을 예화시킬 우려가 있고 그 때문에 핫홀 주입은 기입 또는 소거 동작으로서는 종래에 사용되지 아니했다.
그러나 본 발명과 같이 p형 폴리실리콘을 플로우팅 게이트 전극(5)에 사용한 경우는 원리적으로 스트레스 유기 리크 전류를 경감할 수가 있으므로 비휘발성 반도체 기억 장치의 보존 특성을 크게 개선할 수가 있다. 이 때문에 핫 홀 주입을 기입/소거 동작으로서 사용할 수 있게 된다. 거기에서 이 실시 형태 2에서는 NMOS형 메모리 셀에 있어서 기입 또는 소거 동작의 어느 한 수법으로서 밴드간 터널 전류 유기 핫홀 주입에 의해 실리콘의 주표면에서 플로우팅 게이트 전극(5)으로 홀을 주입하는 수법을 사용한다.
구체적으로는 도 5에 도시하는 바와 같이 NMOS형 메모리 셀에 있어서 제어 게이트 전극(7)에 부전위 또는 접지 전위, 소스 확산층(3), 또는 드레인 확산층(2)에 정전위를 각각 인가한다. 이에 따라 소스 확산층(3) 또는 드레인 확산층(2)의 영역에 있어서 밴드간 터널 현상에 의해 전자·정공 마주하게 된다. 그 전자·정공 마주함중 정공은 가로방향 전계에 의해 채널 방향으로 가속되어서 고에너지를 얻으므로서 핫홀로 된다. 이 핫홀을 터널 산화막(4)을 개재해서 플로우팅 게이트 전극(5)에 주입하므로서 기입 또는 소거의 어떤 동작으로 한다.
[실시 형태 3]
도 6은 본 발명의 실시 형태 3에 의한 비휘발성 반도체 기억 장치의 메모리 셀을 도시한 단면도이다. 도 6을 참조해서 이 실시 형태 3에서는 상술한 실시 형태 1 및 2와 달리 N웰(11)의 표면에 p형의 소스 확산층(13) 및 드레인 확산층(12)을 갖춘 PMOS형 메모리 셀을 사용한다. 그 밖의 구조는 도 1에 도시한 실시 형태 1과 같다. 이와 같이 PMOS형 메모리 셀에 있어서도 실시 형태 1 및 2의 NMOS형 메모리 셀과 같이 p형 폴리실리콘으로 형성되는 플로우팅 게이트 전극(5)에 의해 데이타의 보존시의 플로우팅 게이트 전극(5)으로부터의 전자의 누설 전류를 유효하게 경감할 수가 있다.
또한 동작으로서는 터널 산화막(4)에 10MV/cm 이상의 전계를 인가하므로서 플로우팅 게이트 전극(5)의 가전자대 전자를 FN 터널 전류를 사용해서 뽑아낸다. 이에 따라 기입 또는 소거 동작을 행한다.
더욱 이 실시 형태 3에서는 소스 확산층(13) 및 드레인 확산층(12)도 고농도의 p형 확산층이기 때문에 소스 확산층(13) 및 드레인 확산층(12)에는 도전 대전자는 존재하지 아니한다. 이 때문에 도 8에 도시하는 바와 같이 소스 확산층(13) 및 드레인 확산층(12)에서 플로우팅 게이트 전극(5)으로의 전자의 누설을 도 4에 도시한 실시 형태 1의 NMOS형의 경우에 비해서 경감할 수가 있다. 따라서 이 실시 형태 3에서는 데이타 보존시에 터널 산화막(4)에 인가되는 전계를 소스 확산층(13) 및 드레인 확산층(12)에서 플로우팅 게이트 전극(5)으로 전자가 누설되는 방향으로 되도록 동작 조건에 설정하였다고 하더라도 NMOS형의 경우에 비해서 데이타의 보존 특성을 향상시킬 수가 있다. 또한 소스 확산층(13) 및 드레인 확산층(12)에서 플로우팅 게이트 전극(5)으로 전자가 누설되는 방향의 전계는 플로우팅 게이트 전극(5)이 소스 확산층(13) 및 드레인 확산층(12)에 비해서 정전위로 되는 경우에 생긴다. 또한 도 7은 플로우팅 게이트 전극(5)으로부터의 전자의 누설 전류를 설명하기 위한 밴드도이다.
[실시 형태 4]
이 실시 형태 4에서는 도 9에 도시하는 바와 같이 PMOS형 메모리 셀에 있어서 기판 핫홀 주입을 써서 기입 또는 소거 동작을 행한다. 또한 상기한 바와 같이 스트레스 유기 리크 전류를 증대시키는 핫 홀 주입은 종래는 사용되고 있지 아니하였으나 플로우팅 게이트 전극(5)으로서 P형 폴리실리콘을 사용하므로서 핫홀 주입을 기입·소거 동작으로서 사용할 수 있게 되었다.
이 실시 형태 4에서는 도 9에 도시하는 바와 같이 PMOS형 메모리 셀에 있어서 제어 게이트 전극(7)에 부전위, N웰(11)에 정전위(Vnwell), p기판(또는 p웰)(21)에 정전위(Vpsub)를 인가한다. 여기에서 Vnwell Vpsub이다. 이와 같이 전압을 인가하므로서 p기판(21)에서 N웰(11)에 정공이 주입된다. 그 주입된 정공은 세로방향 전계에 의해 채널 방향으로 가속되어서 고에너지를 얻고 그 결과 핫홀로 된다. 이 핫홀이 터널 산화막(4)을 거쳐서 플로우팅 게이트 전극(5)으로 주입되므로서 기입 또는 소거의 동작이 행해진다.
또한 실시 형태 4의 변형예로서 도 10에 도시하는 바와 같이 홀 주입의 방법을 사용할 수도 있다. 도 10을 참조해서 이 변형예에 있어서는 p형의 드레인 확산층(12) 및 제어 게이트 전극(7)에 부전위, p형의 소스 확산층(13)에 접지 전위를 인가한다. 이에 따라 채널 영역에 홀의 채널 반전층을 형성해서 소스/드레인 간에 채널 전류를 통한다. 이 홀로 형성되는 채널 전류에 있어서 가로방향의 전계에 의한 가속에 의해 홀의 일부가 핫홀로 된다. 이 핫홀이 터널 산화막(4)을 개재해서 플로우팅 게이트 전극(5)으로 주입되므로서 기입 또는 소거의 어느 동작이 행해진다. 이와 같은 주입을 채널 전류 유기 핫홀 주입이라 한다.
[실시 형태 5]
도 11은 본 발명의 실시 형태 5에 의한 비휘발성 반도체 기억 장치의 메모리 셀을 도시한 단면도이다. 도 11을 참조해서 이 실시 형태 5에서는 NMOS형 메모리 셀에 있어서 플로우팅 게이트 전극(5)뿐만 아니라 제어 게이트 전극(17)을 p형 폴리실리콘에 의해 형성된다. 이에 따라 상기한 실시 형태 1 ~ 4와 같이 p형 폴리실리콘으로 형성되는 플로우팅 게이트 전극(5)에 의해 도 12 및 도 14에 도시하는 바와 같이 플로우팅 게이트 전극(5)에서 제어 게이트 전극(7 또는 17)으로 향하는 리크 전류를 경감할 수가 있다.
또한 제어 게이트 전극(17)을 p형 폴리실리콘에 의해 형성하므로서 제어 게이트 전극(17)과 절연막(이 경우는 SiO2)(6)과의 전자에 대한 포텐셜 장벽이 증대한다. 이에 따라 도 15에 도시하는 바와 같이 제어 게이트 전극(17)에서 플로우팅 게이트 전극(5)으로 향하는 전자의 누설 전류를 경감할 수가 있다. 이 도 15에 도시한 제어 게이트 전극(17)으로부터의 리크 전류는 도 13에 도시한 n형 폴리실리콘으로 형성되는 제어 게이트 전극(7)을 사용한 경우에 비해서 보다 경감된다.
이와 같이 제어 게이트 전극(17)으로부터의 리크 전류를 경감할 수가 있으므로 층간 절연막(6)을 박막화할 수 있게 된다. 이 층간 절연막(6)의 박막화에 의해 커플링(coupling)비를 증대시킬 수가 있다. 이에 따라 제어 게이트 전극(17)으로의 인가 전압이 효율적으로 플로우팅 게이트 전극(5)에 전달할 수 있도록 되고 그 결과 동작 전압의 저전압화 및 저소비 전력화를 실현할 수가 있다.
또한 도 12 ~ 도 15에 도시한 에너지 밴드도에서는 층간 절연막(6)을 구성하는 ONO막을 간단화하기 위한 SiO2막으로 하고 있다.
또한 제어 게이트 전극(17)으로서 p형 폴리실리콘을 사용하므로서 상기한 바와 같이 데이타 보존 특성을 향상시킬 수가 있으므로 아래와 같은 효과를 얻을 수가 있다. 즉 데이타 보존시에 층간 절연막(6)에 인가되는 전계를 제어 게이트 전극(17)에서 플로우팅 게이트 전극(5)으로 전자가 누설되는 방향으로 되도록 디바이스 조건에 설정되었다 하더라도 층간 절연막(6)을 개재하여 리크 전류를 유효하게 경감할 수가 있고 이에 따라 데이타 보존 특성을 개선할 수가 있다.
[실시 형태 6]
이 실시 형태 6에서는 p형 폴리실리콘으로 형성되는 플로우팅 게이트 전극(5)내의 공빈층에 있어서 밴드간 터널 전류 현상에 의해 발생한 전자에 대한 FN 터널 현상을 사용해서 기입 또는 소거 동작을 행한다. p형 폴리실리콘을 플로우팅 게이트 전극(5)으로서 사용하는 경우 p형 폴리실리콘의 도전대에는 전자는 존재하지 아니한다. 이 때문에 실시 형태 1에서는 도 2에 도시한 바와 같이 가전자대로부터의 전자에 의한 FN 터널 현상을 사용해서 기입 또는 소거 동작을 행하도록 구성하였다. 이 실시 형태 6에서는 플로우팅 게이트 전극(5)을 구성하는 p형 폴리실리콘의 p형 불순물농도를 플로우팅 게이트 전극(5)내의 전체 또는 플로우팅 게이트 전극(5)과 터널 산화막(4)과의 계면 근처만이 약간 낮아진다. 이에 따라 터널 산화막(4)에 10MV/cm 이상의 전계를 인가한 전자를 뽑을 때에 플로우팅 게이트 전극(5)과 터널 산화막(4)과의 계면 근처에 공빈층이 형성된다.
다시 그 공빈층의 밴드 포텐셜은 도 16에 도시하는 바와 같이 전체로서 1.1V ~ 1.5V 정도 구부러진다. 이 경우 이 공핍층의 밴드는 실리콘의 금제 대폭 보다 구부러져 있기 때문에 가전자 대에서 도전대로의 전자의 밴드간 터널 현상이 발생한다. 이 밴드간 터널 현상에 의해 발생한 플로우팅 게이트 전극(5)내의 도전대 전자는 FN 터널 현상에 의해 Si기판(1)으로 투과한다.
이와 같은 공핍화 현상은 인가 전압의 효율적인 사용을 방해하는 것이기 때문에 종래에서는 기본적으로 공핍화가 일어나지 아니하도록 작성되어 있었다. 그러나 이 실시 형태 6에서는 약간의 공핍화만을 의도적으로 일으킨다. 이에 따라 그것의 공핍화 현상에 의해 일어나는 밴드간 터널에 의한 대전대 전자의 발생을 이용해서 FN 터널 현상의 발생 효율을 높일 수가 있다. 또한 가전자대 전자의 산화막에 대한 포텐셜 장벽은 상술한 바와 같이 4.4eV로 큰데 대해서 도전 대 전자의 포텐셜 장벽은 3.2eV로 작다.
이 실시 형태 6에서는 도전대 전자에 의한 FN 터널 현상을 사용하므로서 FN 터널 현상의 발생 효율을 크게 증대시킬 수가 있다. 그 한편 보존시는 터널 산화막(4)에는 작은 전계 밖에 인가되지 아니하기 때문에 플로우팅 게이트 전극(5)내의 공핍층에 1.1V 이상의 전압이 인가되는 일은 없다. 이 때문에 밴드간 터널 현상은 전혀 발생하지 아니하고 그 결과 보존 특성의 예화를 유발시키는 일도 없다.
또한 금번회에 개시된 실시 형태는 모든 점에서 예로서 제한적인 것이 아니다. 본 발명의 범위는 상기한 실시 형태의 설명은 아니고 특허청구의 범위에 의해 표시되고 다시 특허청구의 범위와 균등한 의미 및 범위내에서의 모든 변경이 포함한다. 예를 들자면 상술한 실시예는 실리콘 기판 위에 플로우팅 게이트형 비휘발성 반도체 메모리를 형성하는 경우에 대해서 상술하였으나 SOI 구조의 박막 반도체 층을 이용한 플로우팅 게이트형 비휘발성 반도체 메모리에 대해서도 같이 적용할 수 있다.
이상과 같이 청구항 1 ~ 4항에 기재된 발명에 의하면 터널 산화막을 박막화할 수가 있어 이 박막화에 의해 기입/소거시의 동작 전압을 경감할 수가 있다. 이에 따라 비휘발성 반도체 기억 장치의 소비 전력의 경감 및 동작 특성의 향상을 도모할 수가 있다.
Claims (4)
- p형 반도체 영역의 주표면에 채널 영역을 끼우도록 간격을 거쳐서 형성된 n형의 소스 영역 및 드레인 영역과,상기 채널 영역 위에 형성되고 10nm 미만의 두께를 갖는 제 1 절연막과,상기 제 1 절연막 위에 형성된 p형 다결정 실리콘을 포함하는 플로우팅 게이트 전극과,플로우팅 게이트 전극 위에 형성된 제 2 절연막과,상기 제 2 절연막 위에 형성된 제어 게이트 전극을 구비하고,상기 제 1 절연막에 10MV/cm 이상의 전계를 인가하므로서 터널 현상을 사용해서 상기 플로우팅 게이트 전극내의 전자를 상기 반도체 영역의 주표면 방향으로 뽑아서 이에 의해 상기 플로우팅 게이트 전극내의 정전하의 대전량을 증가시켜서 기입 및 소거의 어느 한 동작을 행하는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
- p형의 반도체 영역의 주표면에 채널 영역을 끼우도록 간격을 두고서 형성된 n형의 소스 영역 및 드레인 영역과,상기 채널 영역 위에 형성되고 10nm 미만의 두께를 갖는 제 1 절연막과,상기 제 1 절연막 위에 형성된 p형 다결정 실리콘을 포함하는 플로우팅 게이트 전극과,상기 플로우팅 게이트 전극 위에 형성된 제 2 절연막과,상기 제 2 절연막 위에 형성된 제어 게이트 전극을 구비하고,상기 반도체 영역의 주표면 방향에서 상기 플로우팅 게이트 전극으로의 핫홀 주입 현상을 사용해서 상기 플로우팅 게이트 전극내의 정전하의 대전량을 증가시키므로서 기입 및 소거의 어느 한 동작을 행하는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
- n형의 반도체 영역의 주표면에 채널 영역을 끼우도록 간격을 두고 형성된 p형의 소스 영역 및 드레인 영역과,상기 채널 영역 위에 형성되고 10nm 미만의 두께를 갖는 제 1 절연막과,상기 제 1 절연막 위에 형성되고 p형 다결정 실리콘을 포함하는 플로우팅 게이트 전극과,상기 플로우팅 게이트 전극 위에 형성된 제 2 절연막과,상기 제 2 절연막 위에 형성된 제어 게이트 전극을 구비하고,상기 제 1 절연막에 10MV/cm 이상의 전계를 인가하므로서 터널 현상을 사용해서 상기 플로우팅 게이트 전극내의 전자를 반도체 영역의 주표면 방향으로 뽑고 이에 의해 상기 플로우팅 게이트 전극내의 정전하의 대전량을 증가시켜서 기입 및 소거의 어느 한 동작을 행하는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
- n형의 반도체 영역의 주표면에 채널 영역을 끼우도록 간격을 두고 형성된 p형의 소스 영역 및 드레인 영역과,상기 채널 영역 위에 형성되고 10nm 미만의 두께를 갖는 제 1 절연막과,상기 제 1 절연막 위에 형성된 p형 다결정 실리콘을 포함하는 플로우팅 게이트 전극과,상기 플로우팅 게이트 전극 위에 형성된 제 2 절연막과,상기 제 2 절연막 위에 형성된 제어 게이트 전극을 구비하고,상기 반도체 영역의 주표면 방향에서 플로우팅 게이트 전극으로의 핫홀 주입 현상을 사용해서 상기 플로우팅 게이트 전극내의 정전하의 대전량을 증가시키므로서 기입 및 소거의 어느 한 동작을 행하는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
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| A201 | Request for examination | ||
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