JPH07169861A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH07169861A JPH07169861A JP5313091A JP31309193A JPH07169861A JP H07169861 A JPH07169861 A JP H07169861A JP 5313091 A JP5313091 A JP 5313091A JP 31309193 A JP31309193 A JP 31309193A JP H07169861 A JPH07169861 A JP H07169861A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
Abstract
(57)【要約】
【目的】 浮遊ゲート型不揮発性メモリにおいて、浮遊
ゲートに蓄積された電荷を半導体基板に引き抜く際に、
トンネル絶縁膜に加わる電気的ストレスを低減し、書き
込み／消去の繰返しに伴う閾値変動を抑制する。 【構成】 Ｐ型半導体基板１上にＮ型のソース６とドレ
イン７を形成し、このソースとドレインの間のチャネル
領域上に第１の絶縁膜２、浮遊ゲート３、第２の絶縁膜
４、制御ゲート５を積層して形成する。浮遊ゲートに蓄
積された電荷を基板に引き抜くため制御ゲートに負電圧
パルスを印加すると、浮遊ゲート内で空乏層が伸長し印
加した電圧は殆んど空乏層にかかり、トンネル絶縁膜に
かかる電気的ストレスが抑制される。電荷の引き抜きは
空乏層内の雪崩増幅により生じた電荷を介して効率的に
行なわれる。
ゲートに蓄積された電荷を半導体基板に引き抜く際に、
トンネル絶縁膜に加わる電気的ストレスを低減し、書き
込み／消去の繰返しに伴う閾値変動を抑制する。 【構成】 Ｐ型半導体基板１上にＮ型のソース６とドレ
イン７を形成し、このソースとドレインの間のチャネル
領域上に第１の絶縁膜２、浮遊ゲート３、第２の絶縁膜
４、制御ゲート５を積層して形成する。浮遊ゲートに蓄
積された電荷を基板に引き抜くため制御ゲートに負電圧
パルスを印加すると、浮遊ゲート内で空乏層が伸長し印
加した電圧は殆んど空乏層にかかり、トンネル絶縁膜に
かかる電気的ストレスが抑制される。電荷の引き抜きは
空乏層内の雪崩増幅により生じた電荷を介して効率的に
行なわれる。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体記憶装
置、特に、浮遊ゲート型不揮発性メモリに関する。
置、特に、浮遊ゲート型不揮発性メモリに関する。
【０００２】
【従来の技術】書き込み・消去が可能な不揮発性記憶素
子として、半導体基板表面上のソースとドレインとの間
に形成されるチャネル上に、第１のゲート絶縁膜を設
け、更にその上に第２のゲート絶縁膜を介して浮遊ゲー
トと容量接合する制御ゲートを形成した電界効果型トラ
ンジスタ（ＥＰＲＯＭ、フラッシュメモリ）が知られて
いる。この記憶素子では、浮遊ゲートの電荷蓄積状態の
相違による閾値電圧の相違をデータの”０”，”１”と
して記憶する。
子として、半導体基板表面上のソースとドレインとの間
に形成されるチャネル上に、第１のゲート絶縁膜を設
け、更にその上に第２のゲート絶縁膜を介して浮遊ゲー
トと容量接合する制御ゲートを形成した電界効果型トラ
ンジスタ（ＥＰＲＯＭ、フラッシュメモリ）が知られて
いる。この記憶素子では、浮遊ゲートの電荷蓄積状態の
相違による閾値電圧の相違をデータの”０”，”１”と
して記憶する。
【０００３】従来の浮遊ゲート型電界効果トランジスタ
として、例えばＴｅｃｈｎｉｃａｌｄｉｇｅｓｔ ｏｆ
ＩＥＤＭ １９８５ ｐ．６１６−６１９に報告がな
されている。一例を図８に示す。Ｐ型の半導体基板１の
表面にＮ型のドレイン領域とソース領域６が形成され、
ソース・ドレイン領域６の間に形成されたチャネル領域
の上に順次第１の絶縁膜２、浮遊ゲート３、第２の絶縁
膜４、制御ゲート５が形成されている。素子はフィール
ド酸化膜８によって隣接する素子と電気的に絶縁されて
いる。フィールド酸化膜８の下部には半導体基板１に導
入されたＰ型不純物よりも高濃度のＰ型不純物領域９が
チャネルストッパとして設けられている。浮遊ゲート３
は通常リンを導入した多結晶シリコンが使用される。
として、例えばＴｅｃｈｎｉｃａｌｄｉｇｅｓｔ ｏｆ
ＩＥＤＭ １９８５ ｐ．６１６−６１９に報告がな
されている。一例を図８に示す。Ｐ型の半導体基板１の
表面にＮ型のドレイン領域とソース領域６が形成され、
ソース・ドレイン領域６の間に形成されたチャネル領域
の上に順次第１の絶縁膜２、浮遊ゲート３、第２の絶縁
膜４、制御ゲート５が形成されている。素子はフィール
ド酸化膜８によって隣接する素子と電気的に絶縁されて
いる。フィールド酸化膜８の下部には半導体基板１に導
入されたＰ型不純物よりも高濃度のＰ型不純物領域９が
チャネルストッパとして設けられている。浮遊ゲート３
は通常リンを導入した多結晶シリコンが使用される。
【０００４】通常、半導体基板から電子を注入し、浮遊
ゲートに電子を蓄積した状態を書き込み状態、浮遊ゲー
トの電子を半導体基板に引き抜いた状態を消去状態と呼
ぶ。ただしメモリ回路の動作上、電子を蓄積した状態を
消去状態、引き抜いた状態を書き込み状態と呼ぶ場合も
ある。本発明は浮遊ゲートに蓄積された電荷を基板側に
引き抜く動作に関するものであるが、それが書き込み動
作であっても、消去動作であってもかまわない。
ゲートに電子を蓄積した状態を書き込み状態、浮遊ゲー
トの電子を半導体基板に引き抜いた状態を消去状態と呼
ぶ。ただしメモリ回路の動作上、電子を蓄積した状態を
消去状態、引き抜いた状態を書き込み状態と呼ぶ場合も
ある。本発明は浮遊ゲートに蓄積された電荷を基板側に
引き抜く動作に関するものであるが、それが書き込み動
作であっても、消去動作であってもかまわない。
【０００５】従来のフラッシュメモリにおいて浮遊ゲー
トに蓄積された電子を浮遊ゲート外に引き抜く動作で
は、制御ゲートと基板の間に大きな負電圧を印加し、第
１の絶縁膜に高電界を印加することにより、ファウラー
−ノルドハイムトンネリング電流（以後ＦＮ電流と称す
る）機構による電流を流し、電子を基板に引き抜く。こ
の時、電荷を引き抜く動作を効率的に行うために、最大
で１５ＭＶ／ｃｍ程度の非常に高い電界が第１の絶縁膜
に印加される。図９に従来のフラッシュメモリの消去信
号を示す。制御ゲートに印加される電圧は通常単パルス
で、基板に引き抜かれる電荷量はパルスの高さ及び幅に
よって制御される。また、浮遊ゲートとソースの間に高
電圧を印加して、浮遊ゲートに蓄積された電子を浮遊ゲ
ートソースから引き抜く方式もある。
トに蓄積された電子を浮遊ゲート外に引き抜く動作で
は、制御ゲートと基板の間に大きな負電圧を印加し、第
１の絶縁膜に高電界を印加することにより、ファウラー
−ノルドハイムトンネリング電流（以後ＦＮ電流と称す
る）機構による電流を流し、電子を基板に引き抜く。こ
の時、電荷を引き抜く動作を効率的に行うために、最大
で１５ＭＶ／ｃｍ程度の非常に高い電界が第１の絶縁膜
に印加される。図９に従来のフラッシュメモリの消去信
号を示す。制御ゲートに印加される電圧は通常単パルス
で、基板に引き抜かれる電荷量はパルスの高さ及び幅に
よって制御される。また、浮遊ゲートとソースの間に高
電圧を印加して、浮遊ゲートに蓄積された電子を浮遊ゲ
ートソースから引き抜く方式もある。
【０００６】
【発明が解決しようとする課題】従来の技術では浮遊ゲ
ートに蓄積された電荷を消去する場合、制御ゲートと基
板の間に高電圧を印加する。これによって容量で結合さ
れた浮遊ゲートの電位が高くなるため、第１の絶縁膜に
は高電界が加わる。この高電界により、第１の絶縁膜に
は電気的ストレスが加わり、膜中に電荷捕獲中心が発生
する。電荷捕獲中心は、書き込み／消去動作時に第１の
絶縁膜を流れる電荷を捕獲するため、書き込み／消去動
作を繰り返す内に第１の絶縁膜は帯電し、閾値電圧が変
動する。閾値電圧の変動幅がデバイスの許容量を超える
とデバイスは動作不能となる。
ートに蓄積された電荷を消去する場合、制御ゲートと基
板の間に高電圧を印加する。これによって容量で結合さ
れた浮遊ゲートの電位が高くなるため、第１の絶縁膜に
は高電界が加わる。この高電界により、第１の絶縁膜に
は電気的ストレスが加わり、膜中に電荷捕獲中心が発生
する。電荷捕獲中心は、書き込み／消去動作時に第１の
絶縁膜を流れる電荷を捕獲するため、書き込み／消去動
作を繰り返す内に第１の絶縁膜は帯電し、閾値電圧が変
動する。閾値電圧の変動幅がデバイスの許容量を超える
とデバイスは動作不能となる。
【０００７】書き込み／消去動作時に第１の絶縁膜に加
わる電気的ストレスを低減する構造として、図１０及び
図１１に示す構造が提案されている（特開昭６３−９３
１５８号公報）。図１１は図１０のＩ−II線に沿う断面
図である。３１は浮遊ゲートのＮ型部、３２は制御ゲー
ト、３３は基板、３４は浮遊ゲートのＰ型部、３５は第
２の制御ゲート、３６はソース層、３７はドレイン層、
３８は絶縁膜である。
わる電気的ストレスを低減する構造として、図１０及び
図１１に示す構造が提案されている（特開昭６３−９３
１５８号公報）。図１１は図１０のＩ−II線に沿う断面
図である。３１は浮遊ゲートのＮ型部、３２は制御ゲー
ト、３３は基板、３４は浮遊ゲートのＰ型部、３５は第
２の制御ゲート、３６はソース層、３７はドレイン層、
３８は絶縁膜である。
【０００８】この構造では浮遊ゲート内にｐ−ｎ接合が
形成され、アバランシェブレークダウンにより生じたホ
ットキャリアを浮遊ゲート外に引き抜く。このような構
造は、図８に示す従来例に較べて、構造が複雑化し、製
造工程が増大するという欠点がある。
形成され、アバランシェブレークダウンにより生じたホ
ットキャリアを浮遊ゲート外に引き抜く。このような構
造は、図８に示す従来例に較べて、構造が複雑化し、製
造工程が増大するという欠点がある。
【０００９】本発明の目的は、浮遊ゲート中に蓄積され
た電荷を基板側へ引き抜く際に第１の絶縁膜に加わる電
界を抑制し、電気的特性変動を低減し、デバイスの寿命
を向上させることにある。
た電荷を基板側へ引き抜く際に第１の絶縁膜に加わる電
界を抑制し、電気的特性変動を低減し、デバイスの寿命
を向上させることにある。
【００１０】
【課題を解決するための手段】本発明の半導体記憶装置
では浮遊ゲートにＰ型不純物を導入した半導体を用い
る。基板から浮遊ゲートに電子を注入した場合は、多数
キャリアである正孔が減少し、少数キャリアである電子
が増加することで浮遊ゲートは負電位になる。浮遊ゲー
ト内の電子を基板に引き抜く場合は、従来の技術と同様
に、制御ゲートに負電圧を印加する。負電圧印加後、数
百ミリ秒の間、浮遊ゲートの第１の絶縁膜界面近傍では
空乏層が伸びて、制御ゲートと半導体基板の間に印加さ
れた電圧の大部分は空乏層領域に加わり、第１の絶縁膜
には殆ど電気的ストレスが印加されない。これにより絶
縁膜内での電荷捕獲中心の発生を抑制することができ
る。浮遊ゲート内では少数キャリアである電子がドリフ
トにより第１の絶縁膜方向に移動し、空乏層内の大きな
電界で加速されて運動エネルギーを得る。加速された電
子はシリコン結晶との衝突により電子−正孔対を生成す
る。発生した電子も電界で加速され新たに電子−正孔対
を発生させる。このように雪崩現象的に電子と正孔が生
じる現象はアバランシェ増幅と呼ばれる。多数発生した
電子の内、ある確率で第１の絶縁膜のエネルギー障壁を
超えるだけのエネルギーを電子が生じ、半導体基板へ引
き抜かれる。半導体基板へ引き抜かれたのと同数の正孔
が浮遊ゲートに残り浮遊ゲートの電位は中性に向かう。
では浮遊ゲートにＰ型不純物を導入した半導体を用い
る。基板から浮遊ゲートに電子を注入した場合は、多数
キャリアである正孔が減少し、少数キャリアである電子
が増加することで浮遊ゲートは負電位になる。浮遊ゲー
ト内の電子を基板に引き抜く場合は、従来の技術と同様
に、制御ゲートに負電圧を印加する。負電圧印加後、数
百ミリ秒の間、浮遊ゲートの第１の絶縁膜界面近傍では
空乏層が伸びて、制御ゲートと半導体基板の間に印加さ
れた電圧の大部分は空乏層領域に加わり、第１の絶縁膜
には殆ど電気的ストレスが印加されない。これにより絶
縁膜内での電荷捕獲中心の発生を抑制することができ
る。浮遊ゲート内では少数キャリアである電子がドリフ
トにより第１の絶縁膜方向に移動し、空乏層内の大きな
電界で加速されて運動エネルギーを得る。加速された電
子はシリコン結晶との衝突により電子−正孔対を生成す
る。発生した電子も電界で加速され新たに電子−正孔対
を発生させる。このように雪崩現象的に電子と正孔が生
じる現象はアバランシェ増幅と呼ばれる。多数発生した
電子の内、ある確率で第１の絶縁膜のエネルギー障壁を
超えるだけのエネルギーを電子が生じ、半導体基板へ引
き抜かれる。半導体基板へ引き抜かれたのと同数の正孔
が浮遊ゲートに残り浮遊ゲートの電位は中性に向かう。
【００１１】ゲートに負電圧を印加してこの状態を数百
ミリ秒間保持すると、浮遊ゲートの第１の絶縁膜側表面
に少数キャリアである電子が発生する反転状態が実現さ
れ、これに伴い浮遊ゲート内の空乏層は小さくなり、ア
バランシェ増幅は起きなくなり、十分な数の電子が半導
体基板側へ引き抜かれなくなる。更に印加した電圧の大
部分が第１の絶縁膜に加わり、絶縁膜に電気的ストレス
が加わる。これを防ぐため、電圧印加後、反転状態が実
現する前に電圧印加を中断し、再び負電圧を印加するこ
とを繰り返せば継続的に電子を引き抜くことが可能であ
る。即ち、負方向のパルスを印加すればよい。パルスの
幅を反転状態が形成される時定数より十分に短く設定す
れば、効率的に電子を引き抜くことができる。反転状態
が生じる時定数は、多結晶シリコン中の不純物濃度等の
物理的数値から決まる値である。消去信号を繰り返しパ
ルスにすることは、半導体装置内部の回路を大幅に変更
することなく、容易に実現することが可能である。
ミリ秒間保持すると、浮遊ゲートの第１の絶縁膜側表面
に少数キャリアである電子が発生する反転状態が実現さ
れ、これに伴い浮遊ゲート内の空乏層は小さくなり、ア
バランシェ増幅は起きなくなり、十分な数の電子が半導
体基板側へ引き抜かれなくなる。更に印加した電圧の大
部分が第１の絶縁膜に加わり、絶縁膜に電気的ストレス
が加わる。これを防ぐため、電圧印加後、反転状態が実
現する前に電圧印加を中断し、再び負電圧を印加するこ
とを繰り返せば継続的に電子を引き抜くことが可能であ
る。即ち、負方向のパルスを印加すればよい。パルスの
幅を反転状態が形成される時定数より十分に短く設定す
れば、効率的に電子を引き抜くことができる。反転状態
が生じる時定数は、多結晶シリコン中の不純物濃度等の
物理的数値から決まる値である。消去信号を繰り返しパ
ルスにすることは、半導体装置内部の回路を大幅に変更
することなく、容易に実現することが可能である。
【００１２】装置の電源電圧を下げるために、浮遊ゲー
ト内の電子を引き抜く際、制御ゲートに印加する電圧を
下げるには、アバランシェ増幅を効率的に起こせばよ
い。そのためには、浮遊ゲート内の不純物濃度を高くす
ることが有効で、制御ゲートに印加する電圧を２０Ｖ以
下にするためには、不純物濃度を５×１０16ｃｍ-3以上
にする必要がある。
ト内の電子を引き抜く際、制御ゲートに印加する電圧を
下げるには、アバランシェ増幅を効率的に起こせばよ
い。そのためには、浮遊ゲート内の不純物濃度を高くす
ることが有効で、制御ゲートに印加する電圧を２０Ｖ以
下にするためには、不純物濃度を５×１０16ｃｍ-3以上
にする必要がある。
【００１３】このように浮遊ゲートにＰ型不純物を導入
した多結晶シリコンを用いると、第１の絶縁膜に電気的
ストレスを加えることなくゲート内の電子を半導体基板
側に引き抜くことができる。また浮遊ゲート内にｐｎ接
合のような複雑な構造を形成する必要もなく、従来の構
造と比較して浮遊ゲート内の不純物を変更するだけで、
容易に実現することが可能である。
した多結晶シリコンを用いると、第１の絶縁膜に電気的
ストレスを加えることなくゲート内の電子を半導体基板
側に引き抜くことができる。また浮遊ゲート内にｐｎ接
合のような複雑な構造を形成する必要もなく、従来の構
造と比較して浮遊ゲート内の不純物を変更するだけで、
容易に実現することが可能である。
【００１４】
【実施例】以下に本発明の実施例について、図面を参照
して説明する。
して説明する。
【００１５】第１の実施例 図１は本発明の第１の実施例の縦断面図である。Ｐ型の
半導体基板１の表面にＮ+ 層のソース領域６とドレイン
領域７が形成され、ソース領域６とドレイン領域７の間
に形成されたチャネル領域の上に順次第１の絶縁膜２、
浮遊ゲート３、第２の絶縁膜４、制御ゲート５が形成さ
れている。素子はフィールド酸化膜８によって隣接する
素子と電気的に絶縁されている。フィールド酸化膜７の
下部には半導体基板１に導入されたＰ型不純物よりも高
濃度のＰ型不純物領域９がチャネルストッパとして設け
られている。
半導体基板１の表面にＮ+ 層のソース領域６とドレイン
領域７が形成され、ソース領域６とドレイン領域７の間
に形成されたチャネル領域の上に順次第１の絶縁膜２、
浮遊ゲート３、第２の絶縁膜４、制御ゲート５が形成さ
れている。素子はフィールド酸化膜８によって隣接する
素子と電気的に絶縁されている。フィールド酸化膜７の
下部には半導体基板１に導入されたＰ型不純物よりも高
濃度のＰ型不純物領域９がチャネルストッパとして設け
られている。
【００１６】図２は本発明の第１の実施例の消去信号で
ある。信号は複数のパルスの繰り返しで構成され、各パ
ルスの幅はパルス印加後半導体基板の表面が反転を起こ
さない様な時間、例えば１０μ秒に設定されている。パ
ルスは浮遊ゲートに蓄積された電荷が半導体基板に引き
抜かれるまで繰り返し印加される。
ある。信号は複数のパルスの繰り返しで構成され、各パ
ルスの幅はパルス印加後半導体基板の表面が反転を起こ
さない様な時間、例えば１０μ秒に設定されている。パ
ルスは浮遊ゲートに蓄積された電荷が半導体基板に引き
抜かれるまで繰り返し印加される。
【００１７】図３は本発明の効果を示す、上記実施例の
フラッシュメモリの書き込み／消去特性の試験データ図
である。書き込み／消去を繰り返すと、浮遊ゲートに電
子を蓄積した状態での閾値は減少し、浮遊ゲートの電子
を引き抜いた状態での閾値は増加する。本発明のフラッ
シュメモリは、従来のフラッシュメモリと比較して閾値
の変動量が少ない。このように本発明のフラッシュメモ
リの閾値変動が少なく、信頼性が高いことが分かる。
フラッシュメモリの書き込み／消去特性の試験データ図
である。書き込み／消去を繰り返すと、浮遊ゲートに電
子を蓄積した状態での閾値は減少し、浮遊ゲートの電子
を引き抜いた状態での閾値は増加する。本発明のフラッ
シュメモリは、従来のフラッシュメモリと比較して閾値
の変動量が少ない。このように本発明のフラッシュメモ
リの閾値変動が少なく、信頼性が高いことが分かる。
【００１８】次に本発明の半導体装置の製造方法を、図
を用いて簡単に説明する。図４〜図６は図１の構造の製
造方法を示す行程手順図である。
を用いて簡単に説明する。図４〜図６は図１の構造の製
造方法を示す行程手順図である。
【００１９】まず図４に示すように公知の技術を用い
て、Ｐ型シリコン基板１上に素子分離のためのフィール
ド酸化膜８と、ストッパ領域としてのＰ+ 領域９を形成
し、続いて素子領域内のＰ型基板１上に熱酸化法により
第１の絶縁膜２を例えば１０ｎｍ形成した後、図５に示
すように素子全面に既知の化学気相成長法により多結晶
シリコン１１を例えば６００ｎｍ成長する。続いて、例
えばイオン注入法を用いて多結晶シリコンにボロン等の
Ｐ型不純物を導入する。ボロンの導入量は、メモリ装置
が全ての製造プロセスを完了した時点で多結晶シリコン
膜中のボロンの濃度が５×１０16ｃｍ-3以上であるよう
に決定される。続いて図６に示すように、化学気相成長
法を用いて素子全面にシリコン酸化膜１２を例えば２０
ｎｍ形成する。続いて化学気相法を用いて素子全面に多
結晶シリコン膜１３を例えば４００ｎｍ形成し、更に例
えばオキシ塩化リン（ＰＯＣ１３）雰囲気中で加熱する
ことにより、多結晶シリコンにＮ型不純物であるリンを
導入して電気抵抗を低減する。この実施例では、このオ
キシ塩化リン雰囲気中の加熱により多結晶シリコン膜１
１に導入されたボロンを電気的に活性化することができ
る。
て、Ｐ型シリコン基板１上に素子分離のためのフィール
ド酸化膜８と、ストッパ領域としてのＰ+ 領域９を形成
し、続いて素子領域内のＰ型基板１上に熱酸化法により
第１の絶縁膜２を例えば１０ｎｍ形成した後、図５に示
すように素子全面に既知の化学気相成長法により多結晶
シリコン１１を例えば６００ｎｍ成長する。続いて、例
えばイオン注入法を用いて多結晶シリコンにボロン等の
Ｐ型不純物を導入する。ボロンの導入量は、メモリ装置
が全ての製造プロセスを完了した時点で多結晶シリコン
膜中のボロンの濃度が５×１０16ｃｍ-3以上であるよう
に決定される。続いて図６に示すように、化学気相成長
法を用いて素子全面にシリコン酸化膜１２を例えば２０
ｎｍ形成する。続いて化学気相法を用いて素子全面に多
結晶シリコン膜１３を例えば４００ｎｍ形成し、更に例
えばオキシ塩化リン（ＰＯＣ１３）雰囲気中で加熱する
ことにより、多結晶シリコンにＮ型不純物であるリンを
導入して電気抵抗を低減する。この実施例では、このオ
キシ塩化リン雰囲気中の加熱により多結晶シリコン膜１
１に導入されたボロンを電気的に活性化することができ
る。
【００２０】続いて、図６に示すようにマスク２１を形
成し、図７に示すように、既知のエッチング技術を用い
て、チャネル領域外の多結晶シリコン膜１１、シリコン
酸化膜１２、多結晶シリコン膜１３を除去して、浮遊ゲ
ート３、第２の絶縁膜４、制御ゲート５を形成する。
成し、図７に示すように、既知のエッチング技術を用い
て、チャネル領域外の多結晶シリコン膜１１、シリコン
酸化膜１２、多結晶シリコン膜１３を除去して、浮遊ゲ
ート３、第２の絶縁膜４、制御ゲート５を形成する。
【００２１】次に制御ゲート５、第２の絶縁膜４、浮遊
ゲート３をマスクとして、自己整合的に高濃度のヒ素あ
るいはリン等のｎ型不純物のイオンを注入を行い、更に
高温の窒素雰囲気中で加熱することにより、イオン注入
層を活性化して、ソース領域６とドレイン領域７を形成
すれば、図１に示す構造を得る。
ゲート３をマスクとして、自己整合的に高濃度のヒ素あ
るいはリン等のｎ型不純物のイオンを注入を行い、更に
高温の窒素雰囲気中で加熱することにより、イオン注入
層を活性化して、ソース領域６とドレイン領域７を形成
すれば、図１に示す構造を得る。
【００２２】第２の実施例 第２の実施例では、本発明の第１の実施例と同じ構造を
用いているが、第１の絶縁膜として窒化酸化膜を用いて
いる。浮遊ゲートにホウ素を導入した多結晶シリコンを
用いた場合、浮遊ゲート中のホウ素が第１の絶縁膜を通
過して半導体基板表面のチャンネル領域に拡散し、不揮
発性半導体記憶装置の閾値を変動させ、閾値を制御不能
にする恐れがある。第１の絶縁膜として窒化酸化膜を用
いると、窒化酸化膜中の窒素が豊富な領域がホウ素の拡
散を阻止するため、閾値制御が不可能になることを回避
できる。窒化酸化膜は、既知の熱酸化法を用いて例えば
８ｎｍの熱酸化膜を形成し、続いてランプ加熱装置を用
いてアンモニア雰囲気中で例えば１０００℃で加熱、窒
化し更にランプ加熱装置を用いて、例えば乾燥酸素雰囲
気中で１０５０℃で再酸化することにより形成する。
用いているが、第１の絶縁膜として窒化酸化膜を用いて
いる。浮遊ゲートにホウ素を導入した多結晶シリコンを
用いた場合、浮遊ゲート中のホウ素が第１の絶縁膜を通
過して半導体基板表面のチャンネル領域に拡散し、不揮
発性半導体記憶装置の閾値を変動させ、閾値を制御不能
にする恐れがある。第１の絶縁膜として窒化酸化膜を用
いると、窒化酸化膜中の窒素が豊富な領域がホウ素の拡
散を阻止するため、閾値制御が不可能になることを回避
できる。窒化酸化膜は、既知の熱酸化法を用いて例えば
８ｎｍの熱酸化膜を形成し、続いてランプ加熱装置を用
いてアンモニア雰囲気中で例えば１０００℃で加熱、窒
化し更にランプ加熱装置を用いて、例えば乾燥酸素雰囲
気中で１０５０℃で再酸化することにより形成する。
【００２３】第３の実施例 図７は本発明の第３の実施例の縦断面図である。Ｐ型の
半導体基板１の表面にＮ+ 層であるソース領域６とドレ
イン領域７が形成され、ソース・ドレイン領域６の間に
形成されたチャネル領域の上に順次第１の絶縁膜２、浮
遊ゲート３、第２の絶縁膜４、制御ゲート５が形成され
ている。素子はフィールド酸化膜８によって隣接する素
子と電気的に絶縁されている。フィールド酸化膜８の下
部には半導体基板１に導入されたＰ型不純物よりも高濃
度のＰ型不純物領域９がチャネルストッパとして設けら
れている。トランジスタのソース領域６と浮遊ゲート３
がオーバーラップしており、消去時は制御ゲートとソー
スであるＮ+ 層６の間に消去電圧を印加し、浮遊ゲート
３の内部に蓄積されていた電荷をソース６へ引き抜く。
このとき印加する消去信号は第１の実施例と同じく、図
２に示す信号である。
半導体基板１の表面にＮ+ 層であるソース領域６とドレ
イン領域７が形成され、ソース・ドレイン領域６の間に
形成されたチャネル領域の上に順次第１の絶縁膜２、浮
遊ゲート３、第２の絶縁膜４、制御ゲート５が形成され
ている。素子はフィールド酸化膜８によって隣接する素
子と電気的に絶縁されている。フィールド酸化膜８の下
部には半導体基板１に導入されたＰ型不純物よりも高濃
度のＰ型不純物領域９がチャネルストッパとして設けら
れている。トランジスタのソース領域６と浮遊ゲート３
がオーバーラップしており、消去時は制御ゲートとソー
スであるＮ+ 層６の間に消去電圧を印加し、浮遊ゲート
３の内部に蓄積されていた電荷をソース６へ引き抜く。
このとき印加する消去信号は第１の実施例と同じく、図
２に示す信号である。
【００２４】
【発明の効果】以上説明したように本発明によれば、浮
遊ゲートの少なくとも第１の絶縁膜に接する面にＰ型不
純物を導入した半導体を用いることにより、浮遊ゲート
から電子を引き抜く際に制御ゲートと半導体基板の間に
かけた電圧の殆どが浮遊ゲート内に生じた空乏層に加わ
るため、第１の絶縁膜に加わる電気的ストレスを低減で
きるので、第１の絶縁膜の電気的特性変動を抑制でき、
メモリの寿命を伸ばすことが出来る。
遊ゲートの少なくとも第１の絶縁膜に接する面にＰ型不
純物を導入した半導体を用いることにより、浮遊ゲート
から電子を引き抜く際に制御ゲートと半導体基板の間に
かけた電圧の殆どが浮遊ゲート内に生じた空乏層に加わ
るため、第１の絶縁膜に加わる電気的ストレスを低減で
きるので、第１の絶縁膜の電気的特性変動を抑制でき、
メモリの寿命を伸ばすことが出来る。
【図１】本発明の第１の実施例の縦断面図である。
【図２】本発明の第１の実施例の消去信号である。
【図３】本発明の効果を説明する図１に示した半導体記
憶素子の書き込み／消去特性である。
憶素子の書き込み／消去特性である。
【図４】第１の実施例の製造方法を示す工程断面図であ
る。
る。
【図５】第１の実施例の製造方法を示す工程断面図であ
る。
る。
【図６】第１の実施例の製造方法を示す工程断面図であ
る。
る。
【図７】第３の実施例の縦断面図である。
【図８】従来の浮遊ゲート型半導体記憶装置の縦断面図
である。
である。
【図９】従来の浮遊ゲート型半導体記憶装置の消去信号
である。
である。
【図１０】他の従来例の縦断面図である。
【図１１】図１０のＩ−II線断面図である。
１ Ｐ型半導体基板 ２ 第１の絶縁膜 ３ 浮遊ゲート ４ 第２の絶縁膜 ５ 制御ゲート ６ ソース領域 ７ ドレイン領域 ８ フィールド酸化膜 ９ Ｐ+ 領域 １１ 多結晶シリコン膜 １２ シリコン酸化膜 １３ 多結晶シリコン膜 ２１ マスク
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115
Claims (3)
- 【請求項１】Ｐ型の主表面を有する半導体基板と、この
主表面に形成されたＮ型のドレイン領域・ソース領域
と、このドレイン領域・ソース領域との間に形成された
チャネル領域と、このチャネル領域上に順次された第１
の絶縁膜、浮遊ゲート、第２の絶縁膜、制御ゲートを有
する不揮発性半導体記憶装置において、前記浮遊ゲート
がＰ型不純物を導入した半導体であり、前記制御ゲート
に繰り返しパルスを印加することで、前記浮遊ゲート内
に蓄積された電荷を前記浮遊ゲートの外部に引き抜くこ
とを特徴とする不揮発性半導体記憶装置。 - 【請求項２】前記浮遊ゲートは、Ｐ型不純物が導入され
た多結晶シリコンであり、前記Ｐ型不純物の濃度が５×
１０16ｃｍ-3以上であることを特徴とする請求項１記載
の不揮発性半導体記憶装置。 - 【請求項３】前記制御ゲートに印加する繰り返しパルス
の幅が、１００ミリ秒以下であることを特徴とする請求
項１記載の不揮発性半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5313091A JPH07169861A (ja) | 1993-12-14 | 1993-12-14 | 不揮発性半導体記憶装置 |
| US08/650,049 US5650649A (en) | 1993-12-14 | 1996-05-16 | Floating gate type field effect transistor having control gate applied with pulses for evacuating carriers from p-type semiconductor floating gate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5313091A JPH07169861A (ja) | 1993-12-14 | 1993-12-14 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07169861A true JPH07169861A (ja) | 1995-07-04 |
Family
ID=18037067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5313091A Pending JPH07169861A (ja) | 1993-12-14 | 1993-12-14 | 不揮発性半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5650649A (ja) |
| JP (1) | JPH07169861A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5901084A (en) * | 1997-03-10 | 1999-05-04 | Mitsubishi Denki Kabushiki Kaisha | Nonvolatile semiconductor memory device having floating gate electrode |
| KR100527576B1 (ko) * | 1997-05-08 | 2006-02-20 | 가부시끼가이샤 히다치 세이사꾸쇼 | N채널절연게이트형 박막트랜지스터 및 그것을 사용한 액정표시장치 |
| JP2010087099A (ja) * | 2008-09-30 | 2010-04-15 | Toshiba Corp | 不揮発性半導体記憶装置及びその駆動方法 |
| US9590078B2 (en) | 2012-04-05 | 2017-03-07 | Kabushiki Kaisha Toshiba | Semiconductor device fabrication method and semiconductor device |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6060360A (en) * | 1997-04-14 | 2000-05-09 | Taiwan Semiconductor Manufacturing Company | Method of manufacture of P-channel EEprom and flash EEprom devices |
| US6204130B1 (en) | 1997-08-29 | 2001-03-20 | Advanced Micro Devices, Inc. | Semiconductor device having reduced polysilicon gate electrode width and method of manufacture thereof |
| US6087238A (en) * | 1997-12-17 | 2000-07-11 | Advanced Micro Devices, Inc. | Semiconductor device having reduced-width polysilicon gate and non-oxidizing barrier layer and method of manufacture thereof |
| US5981339A (en) * | 1998-03-20 | 1999-11-09 | Advanced Micro Devices, Inc. | Narrower erase distribution for flash memory by smaller poly grain size |
| US6034395A (en) * | 1998-06-05 | 2000-03-07 | Advanced Micro Devices, Inc. | Semiconductor device having a reduced height floating gate |
| US6380029B1 (en) | 1998-12-04 | 2002-04-30 | Advanced Micro Devices, Inc. | Method of forming ono stacked films and DCS tungsten silicide gate to improve polycide gate performance for flash memory devices |
| US6355522B1 (en) | 1998-12-04 | 2002-03-12 | Advanced Micro Devices, Inc. | Effect of doped amorphous Si thickness on better poly 1 contact resistance performance for nand type flash memory devices |
| US6184084B1 (en) | 1999-03-05 | 2001-02-06 | Advanced Micro Devices, Inc. | Method to elimate silicide cracking for nand type flash memory devices by implanting a polish rate improver into the second polysilicon layer and polishing it |
| US6180454B1 (en) | 1999-10-29 | 2001-01-30 | Advanced Micro Devices, Inc. | Method for forming flash memory devices |
| US6518618B1 (en) | 1999-12-03 | 2003-02-11 | Intel Corporation | Integrated memory cell and method of fabrication |
| US6479862B1 (en) * | 2000-06-22 | 2002-11-12 | Progressant Technologies, Inc. | Charge trapping device and method for implementing a transistor having a negative differential resistance mode |
| US6936527B1 (en) * | 2000-12-19 | 2005-08-30 | Xilinx, Inc. | Low voltage non-volatile memory cell |
| TW478154B (en) * | 2001-02-20 | 2002-03-01 | Ememory Technology Inc | Flash memory cell structure without contact channel write/erase and the manufacturing method thereof |
| US6717208B2 (en) * | 2002-06-11 | 2004-04-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Disabling flash memory to protect memory contents |
| US6930920B1 (en) * | 2002-10-29 | 2005-08-16 | Xilinx, Inc. | Low voltage non-volatile memory cell |
| US11339430B2 (en) | 2007-07-10 | 2022-05-24 | Life Technologies Corporation | Methods and apparatus for measuring analytes using large scale FET arrays |
| US8349167B2 (en) | 2006-12-14 | 2013-01-08 | Life Technologies Corporation | Methods and apparatus for detecting molecular interactions using FET arrays |
| EP2653861B1 (en) | 2006-12-14 | 2014-08-13 | Life Technologies Corporation | Method for sequencing a nucleic acid using large-scale FET arrays |
| US8262900B2 (en) * | 2006-12-14 | 2012-09-11 | Life Technologies Corporation | Methods and apparatus for measuring analytes using large scale FET arrays |
| US20100301398A1 (en) | 2009-05-29 | 2010-12-02 | Ion Torrent Systems Incorporated | Methods and apparatus for measuring analytes |
| US20100137143A1 (en) | 2008-10-22 | 2010-06-03 | Ion Torrent Systems Incorporated | Methods and apparatus for measuring analytes |
| CN103154718B (zh) | 2010-06-30 | 2015-09-23 | 生命科技公司 | 感测离子的电荷堆积电路和方法 |
| US8432149B2 (en) | 2010-06-30 | 2013-04-30 | Life Technologies Corporation | Array column integrator |
| US11307166B2 (en) | 2010-07-01 | 2022-04-19 | Life Technologies Corporation | Column ADC |
| US8963216B2 (en) | 2013-03-13 | 2015-02-24 | Life Technologies Corporation | Chemical sensor with sidewall spacer sensor surface |
| US20140264472A1 (en) | 2013-03-15 | 2014-09-18 | Life Technologies Corporation | Chemical sensor with consistent sensor surface areas |
| JP2015035547A (ja) | 2013-08-09 | 2015-02-19 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6184868A (ja) * | 1984-10-02 | 1986-04-30 | Nec Corp | 不揮発性半導体記憶装置 |
| JPS6437878A (en) * | 1987-08-03 | 1989-02-08 | Nec Corp | Nonvolatile semiconductor storage device |
| JPH02122570A (ja) * | 1988-10-31 | 1990-05-10 | Sony Corp | 不揮発性メモリ及びその製造方法 |
| JPH02193398A (ja) * | 1989-01-20 | 1990-07-31 | Toshiba Corp | 不揮発性半導体メモリ |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5456701A (en) * | 1977-10-14 | 1979-05-08 | Sanyo Electric Co Ltd | Preset receiving device |
| US4608585A (en) * | 1982-07-30 | 1986-08-26 | Signetics Corporation | Electrically erasable PROM cell |
| JPS6393158A (ja) * | 1986-10-07 | 1988-04-23 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US5168465A (en) * | 1988-06-08 | 1992-12-01 | Eliyahou Harari | Highly compact EPROM and flash EEPROM devices |
| DK0740854T3 (da) * | 1991-08-29 | 2003-08-18 | Hyundai Electronics Ind | Automatisk justeret dual-bit split gate (DSG) flash EEPROM celle |
| US5260593A (en) * | 1991-12-10 | 1993-11-09 | Micron Technology, Inc. | Semiconductor floating gate device having improved channel-floating gate interaction |
| US5301150A (en) * | 1992-06-22 | 1994-04-05 | Intel Corporation | Flash erasable single poly EPROM device |
-
1993
- 1993-12-14 JP JP5313091A patent/JPH07169861A/ja active Pending
-
1996
- 1996-05-16 US US08/650,049 patent/US5650649A/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6184868A (ja) * | 1984-10-02 | 1986-04-30 | Nec Corp | 不揮発性半導体記憶装置 |
| JPS6437878A (en) * | 1987-08-03 | 1989-02-08 | Nec Corp | Nonvolatile semiconductor storage device |
| JPH02122570A (ja) * | 1988-10-31 | 1990-05-10 | Sony Corp | 不揮発性メモリ及びその製造方法 |
| JPH02193398A (ja) * | 1989-01-20 | 1990-07-31 | Toshiba Corp | 不揮発性半導体メモリ |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5901084A (en) * | 1997-03-10 | 1999-05-04 | Mitsubishi Denki Kabushiki Kaisha | Nonvolatile semiconductor memory device having floating gate electrode |
| KR100527576B1 (ko) * | 1997-05-08 | 2006-02-20 | 가부시끼가이샤 히다치 세이사꾸쇼 | N채널절연게이트형 박막트랜지스터 및 그것을 사용한 액정표시장치 |
| JP2010087099A (ja) * | 2008-09-30 | 2010-04-15 | Toshiba Corp | 不揮発性半導体記憶装置及びその駆動方法 |
| US9590078B2 (en) | 2012-04-05 | 2017-03-07 | Kabushiki Kaisha Toshiba | Semiconductor device fabrication method and semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5650649A (en) | 1997-07-22 |
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