KR20010008442A - 반도체소자의 트랜지스터 형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 35
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 60
- 229920005591 polysilicon Polymers 0.000 claims abstract description 60
- 229910052796 boron Inorganic materials 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 239000000126 substance Substances 0.000 claims abstract description 7
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims abstract description 6
- 229910021342 tungsten silicide Inorganic materials 0.000 claims abstract description 6
- 238000005530 etching Methods 0.000 claims abstract description 4
- 229910052698 phosphorus Inorganic materials 0.000 claims abstract description 3
- 239000011574 phosphorus Substances 0.000 claims abstract description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 20
- 238000010030 laminating Methods 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 5
- 229920002120 photoresistant polymer Polymers 0.000 claims description 4
- 238000011065 in-situ storage Methods 0.000 claims description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims 2
- 238000003475 lamination Methods 0.000 claims 1
- -1 boron ions Chemical class 0.000 abstract description 10
- 239000010410 layer Substances 0.000 description 38
- 230000000903 blocking effect Effects 0.000 description 3
- 230000000149 penetrating effect Effects 0.000 description 3
- 241000252506 Characiformes Species 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011066 ex-situ storage Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors with potential-jump barrier or surface barrier
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/32051—Deposition of metallic or metal-silicide layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
Abstract
본 발명은 텅스텐폴리사이드 게이트를 사용하는 PMOS트랜지스터에서 보론을 차단하는 방법에 관한 것으로서, 반도체기판에 게이트산화막을 형성한 후 그 위에 제1폴리실리콘층을 적층하는 단계와; 상기 단계 후에 제1폴리실리콘층 상에 보론의 이동을 억제하도록 하는 중간산화막을 적층하도록 하는 단계와; 상기 단계 후에 중간산화막 상에 비정질 상태인 제2폴리실리콘층을 적층하도록 하는 단계와; 상기 단계 후에 제1,제2폴리실리콘층에 보론을 주입한 후 상기 보론이 주입된 제2폴리실리콘층 상에 텅스텐실리사이드층 및 반사방지막을 적층하는 단계와; 상기 반사방지막 상에 감광막을 적층하여 식각으로 게이트전극을 형성한 후 상부에서 보론을 주입하여 소오스/드레인영역을 형성하는 단계를 포함한 반도체소자의 트랜지스터 형성방법인 바, 쇼트 이펙트 채널(Short Channel Effect)등에 따른 쓰레쇼올드 볼티지 (Threshold Voltage)의 시프트(Shift) 및 펀치쓰루 전압(Punch-Through)감소 및 서브쓰레쇼올드 리키지(Subthreshold Leakage) 증가로 인한 트랜지스터 특성의 저하를 방지하므로 소자의 채널의 길이(Channel Length)를 줄이도록 할 뿐만아니라 PMOS 트랜지스터에도 썰피스 채널타입(Surface-Channel Type)을 적용하도록 하는 매우 유용하고 효과적인 발명이다.
Description
본 발명은 텅스텐폴리사이드 게이트를 사용하는 SC-PMOS트랜지스터의 게이트전극에 관한 것으로, 특히, 반도체기판의 게이트산화막 상에 제1폴리실리콘층/중간산화막/제2폴리실리콘층을 적층하고, 채널역할을 하도록 상부로부터 보론이온을 주입하는 과정 혹은 후속 열공정등에서 보론이온이 게이트산화막으로 침투하는 것을 중간산화막이 차단하므로 소자의 전기적인 특성이 약화되는 것을 방지하도록 하는 반도체소자의 트랜지스터 형성방법에 관한 것이다.
일반적으로, MOS형 트랜지스터는 전기를 도전시키기 위한 채널(Channel)이 반도체기판의 바닥면에 몰입되어 있는 베리드 채널타입(Buried-Channel Type)과, 전기를 도전시키기 위한 채널이 게이트전극의 폴리실리콘층에 보론등을 주입하여 표면에 채널을 만들어 주는 썰피스 채널타입(Surface-Channel Type)이 있다.
그리고, MOS형 트랜지스터에는 사용되는 전공의 전자가수에 따라 PMOS와, NMOS로 대별되어진다. 이 중에서 PMOS타입 트랜지스터 공정에서 베리드 채널타입 트랜지스터의 제조에서 가장 문제점으로 작용하는 것은 디자인 사이즈(Deign Size)가 작아 짐에 따라 쇼트 채널 이펙트(Short Channel Effect)등에 따른 쓰레쇼올드 볼티지(Threshold Voltage)의 시프트(Shift) 및 펀치쓰루 전압(Punch-Through)감소 및 서브쓰레쇼울드 리키지(Subthreshold Leakage) 증가 등으로 인하여 트랜지스터의 특성이 저하되므로 채널의 길이(Channel Length)를 줄이는 데 한계로 작용하였다.
따라서, 반도체장치의 채널이 작아짐으로 인하여 최근에 NMOS방식에서 도입하여 사용하는 써얼피스 채널타입(Surface Channel Type)을 PMOS에도 사용하는 것을 고려하고 있다.
그런데, 상기한 바와 같이, SC타입 PMOS의 경우 게이트전극의 폴리실리콘층에 보론(Boron)을 주입하는 데 있어, 주입된 보론이 게이트산화막을 통하여 반도체기판의 채널로 침투하여 소자의 성능을 저하하게 되는 문제점을 해소하지 못하여 메모리 분야에서 아직까지 적용하지 못하고 있다.
이에 대하여, 베리드타입으로 반도체소자의 채널 축소를 충분하게 커버할 수 없는 한계점에 이르렀으므로 보론의 침투를 차단하는 공정을 도입하여 썰피스 채널타입을 갖는 PMOS를 제작하는 것이 필요하게 되었다.
본 발명은 이러한 점을 감안하여 안출한 것으로서, 반도체기판의 게이트산화막 상에 제1폴리실리콘층/중간산화막/제2폴리실리콘층을 적층하고, 채널역할을 하도록 상부로부터 보론이온을 주입하는 과정 혹은 후속 열공정등에서 보론이온이 게이트산화막으로 침투하는 것을 중간산화막이 차단하므로 소자의 전기적인 특성이 약화되는 것을 방지하도록 하는 것이 목적이다.
도 1 내지 도 5는 본 발명에 따른 트랜지스터에서 게이트전극을 형성하는 방법을 순차적으로 도시한 도면이다.
-도면의 주요부분에 대한 부호의 설명-
10 : 반도체기판 20 : 게이트산화막
30 : 제1폴리실리콘층 40 : 중간산화막
50 : 제2폴리실리콘층 60 : 텅스텐실리사이드층
70 : 반사방지막 80 : 감광막
90 : 소오스/드레인영역 A : 게이트전극
이러한 목적은 반도체기판에 게이트산화막을 형성한 후 그 위에 제1폴리실리콘층을 적층하는 단계와; 상기 단계 후에 제1폴리실리콘층 상에 보론의 이동을 억제하도록 하는 중간산화막을 적층하도록 하는 단계와; 상기 단계 후에 중간산화막 상에 비정질 상태인 제2폴리실리콘층을 적층하도록 하는 단계와; 상기 단계 후에 제1,제2폴리실리콘층에 보론을 주입한 후 상기 보론이 주입된 제2폴리실리콘층 상에 텅스텐실리사이드층 및 반사방지막을 적층하는 단계와; 상기 반사방지막 상에 감광막을 적층하여 식각으로 게이트전극을 형성한 후 상부에서 보론을 주입하여 소오스/드레인영역을 형성하는 단계를 포함한 반도체소자의 트랜지스터 형성방법을 제공함으로써 달성된다.
그리고, 상기 제1폴리실리콘층은 비정질(Amorphorous) 폴리실리콘 혹은 스몰 그레인(Small Grain) 폴리실리콘을 이용하고, 상기 중간산화막은 씬 옥사이드(Thin Oxide) 혹은 케미컬 옥사이드(Chemical Oxide)를 이용하도록 한다.
그리고, 상기 제1폴리실리콘층/중간산화막/제3폴리실리콘층은 두께가 각각 200∼400Å/20∼30Å/400∼600Å이고, 인-시튜(In-Situ)공정으로 동시에 진행하고, 상기 중간산화막으로 씬 옥사이드를 증착할 때, 500∼540℃의 온도범위에서 N2가스 15slm, 저(Low) O2가스 0.3slm의 유량으로 5분 홀딩(Holding)하는 조건으로 진행하도록 한다.
그리고, 상기 제1폴리실리콘층으로 비정질 폴리실리콘을 적층하는 경우 Si2H6를 사용하여 500 ∼ 550℃의 압력으로, 0.1 ∼ 1.0 Torr의 압력으로 진행하고, 상기 제1폴리실리콘층으로 스몰 그레인 폴리실리콘을 증착하는 경우 620℃에서 0.2Torr로 진행하도록 한다.
그리고, 상기 중간산화막으로 케미컬 옥사이드를 사용하는 경우 엑스-시튜(EX-Situ)공정으로 피란하(Piranha)(H2O2: H2SO4= 4:1)를 사용하여 진행한다.
상기 보론을 주입할 때 사용되는 에너지는 4 ∼ 5Kev이고, 도스 량은 1.0∼6.0E15으로 진행하도록 한다.
이하, 첨부한 도면에 의거하여 본 발명에 바람직한 일실시예에 대하여 상세히 설명한다.
도 1은 반도체기판(10)에 게이트산화막(20)을 적층한 상태를 도시하고 있다.
도 2는 상기 게이트산화막(20) 상에 제1폴리실리콘층(30)을 적층하고, 그 위에 보론(Boron)의 이동을 억제하도록 하는 중간산화막(40) 및 그 위에 비정질 상태인 제2폴리실리콘층(50)을 적층하는 상태를 도시하고 있다.
상기 제1폴리실리콘층(30)은 비정질 폴리실리콘 혹은 스몰 그레인 폴리실리콘을 이용하고, 상기 중간산화막(40)은 씬 옥사이드 혹은 케미컬 옥사이드를 이용한다.
그리고, 상기 제1폴리실리콘층(30)/중간산화막(40)/제3폴리실리콘층(50)은 두께가 각각 200∼400Å/20∼30Å/400∼600Å이고, 인-시튜(In-Situ)공정으로 동시에 진행하도록 한다.
상기 중간산화막(30)으로 씬 옥사이드(Thin Oxide)를 증착할 때, 500∼540℃의 온도에서 N2가스 15slm, Low O2가스 0.3slm의 유량으로 5분 홀딩(Holding)하는 조건으로 진행한다.
그리고, 상기 제1폴리실리콘층(30)으로 비정질 폴리실리콘을 적층하는 경우 Si2H6를 사용하여 500 ∼ 550℃의 온도에서, 0.1 ∼ 1.0 Torr의 압력으로 진행한다.
또한, 상기 제1폴리실리콘층(30)으로 스몰 그레인 폴리실리콘을 증착하는 경우 620℃에서 0.2Torr로 진행하도록 한다.
한편, 상기 중간산화막(40)으로 케미컬 옥사이드를 사용하는 경우 엑스-시튜공정으로 피란하(H2O2: H2SO4= 4:1)를 사용하여 진행하도록 한다.
도 3은 상기 단계 후에 제1,제2폴리실리콘층(30)(50)에 보론을 주입하여 반도체기판(10)의 표면에 채널을 만드는 상태를 도시하고 있다.
이때, 상기 보론을 주입할 때 사용되는 에너지는 4 ∼ 5Kev이고, 도스량은 1.0∼6.0E15로 진행한다.
도 4는 상기 보론이 주입된 제2폴리실리콘층(50) 상에 1000 ∼ 1500Å의 두께를 갖는 텅스텐실리사이드층(60) 및 반사방지막(70)을 적층한 후 상기 반사방지막(70) 상에 감광막(80)을 적층한 상태를 도시하고 있다.
도 5는 상기 감광막(80)으로 마스킹 상태로 식각하여 게이트전극(A)을 형성한 후 상부에서 인을 주입하여 소오스/드레인(90)영역을 채널로 형성하는 상태를 도시하고 있다.
따라서, 상기한 바와 같이 본 발명에 따른 트랜지스터 형성방법을 이용하게 되면, 반도체기판의 게이트산화막 상에 제1폴리실리콘층/중간산화막/제2폴리실리콘층을 적층하고, 채널의 역할을 하도록 상부로부터 보론이온을 주입하는 과정 혹은 후속 열공정등에서 보론 이온이 게이트산화막으로 침투하는 것을 중간산화막이 차단하므로 소자의 전기적인 특성이 약화되는 것을 방지하도록 하는 매우 유용하고 효과적인 발명인 것이다.
즉, 보론을 주입할 때 중간산화막의 차단작용에 의하여 제1폴리실리콘층에 비하여 제2폴리실리콘층에 많은 량의 보론이 존재하여 있으므로 보론이 후속공정에서 게이트산화막으로 내려오는 것을 방지할 뿐만 아니라 텅스텐실리사이드층에 존재하는 F(플로라인) 역시 중간차단막에 의하여 게이트산화막을 이동하는 것을 차단하므로 쇼트 채널 이펙트(Short Channel Effect)등에 따른 쓰레쇼올드 볼티지(Threshold Voltage)의 시프트(Shift) 및 펀치쓰루 전압(Punch-Through)감소와, 서브쓰레쇼울드 리키지(Subthreshold Leakage) 증가 등으로 인하여 트랜지스터 특성의 저하를 방지하므로 소자의 채널의 길이(Channel Length)를 줄이도록 할 뿐만아니라 PMOS 트랜지스터에도 썰피스 채널타입(Surface-Channel Type)을 적용하도록 하는 장점을 지닌다.
Claims (9)
- 반도체기판에 게이트산화막을 형성한 후 그 위에 제1폴리실리콘층을 적층하는 단계와;상기 단계 후에 제1폴리실리콘층 상에 보론의 이동을 억제하도록 하는 중간산화막을 적층하도록 하는 단계와;상기 단계 후에 중간산화막 상에 비정질 상태인 제2폴리실리콘층을 적층하도록 하는 단계와;상기 단계 후에 제2폴리실리콘층에 보론을 주입한 후 상기 보론이 주입된 제2폴리실리콘층 상에 텅스텐실리사이드층 및 반사방지막을 적층하는 단계와;상기 반사방지막 상에 감광막을 적층하여 식각으로 게이트전극을 형성한 후 상부에서 인을 주입하여 소오스/드레인영역을 형성하는 단계를 포함한 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
- 제 1 항에 있어서, 상기 제1폴리실리콘층은 비정질 폴리실리콘 혹은 스몰 그레인 폴리실리콘을 이용하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
- 제 1 항에 있어서, 상기 중간산화막은 씬 옥사이드 혹은 케미컬 옥사이드를 이용하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 제1폴리실리콘층/중간산화막/제3폴리실리콘층은 두께가 각각 200∼400Å/20∼30Å/400∼600Å이고, 인-시튜공정으로 동시에 진행하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
- 제 1 항 또는 제 3 항에 있어서, 상기 중간산화막으로 씬 옥사이드를 증착시, 500∼540℃의 온도범위에서, N2가스 15slm, Low O2가스 0.3slm의 유량으로 5분 홀딩하는 조건으로 진행하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
- 제 2 항에 있어서, 상기 제1폴리실리콘층으로 비정질 폴리실리콘을 적층하는 경우 Si2H6를 사용하여 500 ∼ 550℃의 온도에서, 0.1 ∼ 1.0 Torr의 압력으로 진행하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
- 제 3 항에 있어서, 상기 제1폴리실리콘층으로 스몰 그레인 폴리실리콘을 적층하는 경우 620℃에서 0.2Torr로 진행하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
- 제 3 항에 있어서, 상기 중간산화막으로 케미컬 옥사이드를 사용하는 경우, 엑스-시튜공정으로 피란하(H2O2: H2SO4= 4:1)를 사용하여 진행하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
- 제 1 항에 있어서, 상기 보론을 주입할 때, 사용되는 에너지는 4 ∼ 5Kev이고, 도스량은 1.0∼6.0E15으로 진행하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980063667A KR20010008442A (ko) | 1998-12-31 | 1998-12-31 | 반도체소자의 트랜지스터 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980063667A KR20010008442A (ko) | 1998-12-31 | 1998-12-31 | 반도체소자의 트랜지스터 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010008442A true KR20010008442A (ko) | 2001-02-05 |
Family
ID=19570229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980063667A KR20010008442A (ko) | 1998-12-31 | 1998-12-31 | 반도체소자의 트랜지스터 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010008442A (ko) |
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