JP2000150680A - 半導体記憶装置 - Google Patents
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- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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- H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
Abstract
(57)【要約】
【課題】 大容量化、低電圧化を図ることが可能な半導
体記憶装置を提供する。 【解決手段】 チャネル領域の両側にソース／ドレイン
領域が形成されている。チャネル領域上に、キャリアが
トンネルできる厚さのトンネル絶縁膜が形成されてい
る。トンネル絶縁膜の上にフローティングゲート電極が
形成されている。基板法線方向から見たとき、フローテ
ィングゲート電極はソース／ドレイン領域に重ならな
い。フローティングゲート電極を覆うようにゲート絶縁
膜が形成されている。ゲート絶縁膜の上にコントロール
ゲート電極が形成されている。コントロール電極は、基
板法線方向から見たとき、ソース／ドレイン領域に接す
るかまたは部分的に重なる。チャネル領域とコントロー
ルゲート電極との間に電圧を印加しない状態のときに、
フローティングゲート電極のフェルミ準位がチャネル領
域の禁制帯の中に位置する。
体記憶装置を提供する。 【解決手段】 チャネル領域の両側にソース／ドレイン
領域が形成されている。チャネル領域上に、キャリアが
トンネルできる厚さのトンネル絶縁膜が形成されてい
る。トンネル絶縁膜の上にフローティングゲート電極が
形成されている。基板法線方向から見たとき、フローテ
ィングゲート電極はソース／ドレイン領域に重ならな
い。フローティングゲート電極を覆うようにゲート絶縁
膜が形成されている。ゲート絶縁膜の上にコントロール
ゲート電極が形成されている。コントロール電極は、基
板法線方向から見たとき、ソース／ドレイン領域に接す
るかまたは部分的に重なる。チャネル領域とコントロー
ルゲート電極との間に電圧を印加しない状態のときに、
フローティングゲート電極のフェルミ準位がチャネル領
域の禁制帯の中に位置する。
Description
【０００１】
【発明の属する技術分野】本発明は、新たな動作原理に
基づく半導体記憶装置に関する。代表的な半導体記憶装
置として、ダイナミックランダムアクセスメモリ（ＤＲ
ＡＭ）が知られている。ＤＲＡＭは、１つのＭＩＳＦＥ
Ｔと１つのキャパシタからなる１メモリセルに１ビット
の情報を記憶する。ＤＲＡＭにおいては、メモリセルの
微細化及び大容量化が進んでいるが、より大容量化を図
ることが可能な半導体記憶装置が望まれている。
基づく半導体記憶装置に関する。代表的な半導体記憶装
置として、ダイナミックランダムアクセスメモリ（ＤＲ
ＡＭ）が知られている。ＤＲＡＭは、１つのＭＩＳＦＥ
Ｔと１つのキャパシタからなる１メモリセルに１ビット
の情報を記憶する。ＤＲＡＭにおいては、メモリセルの
微細化及び大容量化が進んでいるが、より大容量化を図
ることが可能な半導体記憶装置が望まれている。
【０００２】
【従来の技術】さらなる大容量化を図ることが可能な半
導体記憶装置として、フラッシュメモリが注目されてい
る。フラッシュメモリは、１つのＭＩＳＦＥＴのみで１
つのメモリセルを構成するため、大容量化に適してい
る。
導体記憶装置として、フラッシュメモリが注目されてい
る。フラッシュメモリは、１つのＭＩＳＦＥＴのみで１
つのメモリセルを構成するため、大容量化に適してい
る。
【０００３】フラッシュメモリでは、フローティングゲ
ート型ＦＥＴのフローティングゲート電極へキャリアを
注入することにより情報を記憶する。フローティングゲ
ート電極に注入されたキャリアを保持するために、フロ
ーティングゲート電極とチャネル領域との間の絶縁膜の
厚さは８ｎｍ程度以上とされる。この絶縁膜を通したフ
ローティングゲート電極へのキャリアの注入は、チャネ
ルとフローティングゲート電極間に高電圧を印加するこ
とにより行う。両者間に高電圧を印加すると、ファウラ
ノルドハイムトンネル（ＦＬトンネル）現象により、キ
ャリアがフローティングゲート電極に注入される。
ート型ＦＥＴのフローティングゲート電極へキャリアを
注入することにより情報を記憶する。フローティングゲ
ート電極に注入されたキャリアを保持するために、フロ
ーティングゲート電極とチャネル領域との間の絶縁膜の
厚さは８ｎｍ程度以上とされる。この絶縁膜を通したフ
ローティングゲート電極へのキャリアの注入は、チャネ
ルとフローティングゲート電極間に高電圧を印加するこ
とにより行う。両者間に高電圧を印加すると、ファウラ
ノルドハイムトンネル（ＦＬトンネル）現象により、キ
ャリアがフローティングゲート電極に注入される。
【０００４】
【発明が解決しようとする課題】ＦＬトンネル現象を利
用してキャリアをフローティングゲート電極に注入する
ためには、１０〜２０Ｖ程度の電圧が必要とされる。こ
のため、低電圧化、低消費電力化を図ることが困難であ
る。
用してキャリアをフローティングゲート電極に注入する
ためには、１０〜２０Ｖ程度の電圧が必要とされる。こ
のため、低電圧化、低消費電力化を図ることが困難であ
る。
【０００５】本発明の目的は、大容量化、低電圧化を図
ることが可能な半導体記憶装置を提供することである。
ることが可能な半導体記憶装置を提供することである。
【０００６】
【課題を解決するための手段】本発明の一観点による
と、半導体基板と、前記半導体基板の表面層のチャネル
領域の両側に形成された第１導電型のソース領域及びド
レイン領域と、前記半導体基板の前記チャネル領域上に
形成され、キャリアがトンネル現象により移動すること
ができる厚さを有するトンネル絶縁膜と、前記トンネル
絶縁膜の上に形成さたフローティングゲート電極であっ
て、基板法線方向から見たとき、該フローティングゲー
ト電極が前記ソース領域及び前記ドレイン領域のいずれ
にも重ならないように配置されている前記フローティン
グゲート電極と、前記フローティングゲート電極を覆う
ように、前記チャネル領域の上方に形成されたゲート絶
縁膜と、前記ゲート絶縁膜の上に形成されたコントロー
ルゲート電極であって、基板法線方向から見たとき、該
コントロール電極が前記ソース領域及びドレイン領域に
接するかまたは部分的に重なるように配置された前記コ
ントロールゲート電極とを有し、前記チャネル領域と前
記コントロールゲート電極との間に外部から電圧を印加
しない状態のときに、前記フローティングゲート電極の
フェルミ準位が前記チャネル領域の禁制帯の中に位置す
るように、前記フローティングゲート電極及びチャネル
領域の材料が選択されている半導体記憶装置が提供され
る。
と、半導体基板と、前記半導体基板の表面層のチャネル
領域の両側に形成された第１導電型のソース領域及びド
レイン領域と、前記半導体基板の前記チャネル領域上に
形成され、キャリアがトンネル現象により移動すること
ができる厚さを有するトンネル絶縁膜と、前記トンネル
絶縁膜の上に形成さたフローティングゲート電極であっ
て、基板法線方向から見たとき、該フローティングゲー
ト電極が前記ソース領域及び前記ドレイン領域のいずれ
にも重ならないように配置されている前記フローティン
グゲート電極と、前記フローティングゲート電極を覆う
ように、前記チャネル領域の上方に形成されたゲート絶
縁膜と、前記ゲート絶縁膜の上に形成されたコントロー
ルゲート電極であって、基板法線方向から見たとき、該
コントロール電極が前記ソース領域及びドレイン領域に
接するかまたは部分的に重なるように配置された前記コ
ントロールゲート電極とを有し、前記チャネル領域と前
記コントロールゲート電極との間に外部から電圧を印加
しない状態のときに、前記フローティングゲート電極の
フェルミ準位が前記チャネル領域の禁制帯の中に位置す
るように、前記フローティングゲート電極及びチャネル
領域の材料が選択されている半導体記憶装置が提供され
る。
【０００７】コントロールゲート電極とソース／ドレイ
ン領域との間に電圧を印加すると、チャネル領域内のキ
ャリアがトンネル絶縁膜をトンネルしてフローティング
ゲート電極に注入される。フローティングゲート電極に
注入されたキャリアは、そのフェルミ準位近傍の準位を
占める。フローティングゲート電極のフェルミ準位が、
チャネル領域の禁制帯の中に位置するため、注入された
電子はトンネル現象によってチャネル領域に移動できな
い。このため、フローティングゲート電極に、電子を長
時間蓄積することができる。
ン領域との間に電圧を印加すると、チャネル領域内のキ
ャリアがトンネル絶縁膜をトンネルしてフローティング
ゲート電極に注入される。フローティングゲート電極に
注入されたキャリアは、そのフェルミ準位近傍の準位を
占める。フローティングゲート電極のフェルミ準位が、
チャネル領域の禁制帯の中に位置するため、注入された
電子はトンネル現象によってチャネル領域に移動できな
い。このため、フローティングゲート電極に、電子を長
時間蓄積することができる。
【０００８】
【発明の実施の形態】図１は、本発明の第１の実施例に
よる半導体メモリ装置の１メモリセル部分の断面図を示
す。
よる半導体メモリ装置の１メモリセル部分の断面図を示
す。
【０００９】ｐ- 型シリコン基板１の表面層のチャネル
領域４の両側に、ｎ型のソース領域２及びドレイン領域
３が形成されている。ｐ- 型シリコン基板の不純物濃度
は、例えば５×１０15ｃｍ-3である。チャネル長、すな
わちソース領域２とドレイン領域３との間隔は、例えば
１５０ｎｍである。チャネル領域４の表面上に、ＳｉＯ
2 からなる厚さ２〜３ｎｍのトンネル絶縁膜５が形成さ
れている。トンネル絶縁膜５の厚さは、キャリアがトン
ネル現象により移動することができる程度の厚さであ
る。
領域４の両側に、ｎ型のソース領域２及びドレイン領域
３が形成されている。ｐ- 型シリコン基板の不純物濃度
は、例えば５×１０15ｃｍ-3である。チャネル長、すな
わちソース領域２とドレイン領域３との間隔は、例えば
１５０ｎｍである。チャネル領域４の表面上に、ＳｉＯ
2 からなる厚さ２〜３ｎｍのトンネル絶縁膜５が形成さ
れている。トンネル絶縁膜５の厚さは、キャリアがトン
ネル現象により移動することができる程度の厚さであ
る。
【００１０】トンネル絶縁膜５の表面上に、厚さ１０ｎ
ｍのフローティングゲート電極６が配置されている。フ
ローティングゲート電極６は、ＴｉＮ等の高融点金属で
形成されている。フローティングゲート電極６は、基板
法線方向から見たとき、ソース領域２及びドレイン領域
３のいずれにも重ならないように配置されている。例え
ば、フローティングゲート電極６のソース領域２側の縁
とソース領域２のチャネル領域４側の縁との間隔、及び
フローティングゲート電極６のドレイン領域３側の縁と
ドレイン領域３のチャネル領域４側の縁との間隔は、５
０ｎｍである。
ｍのフローティングゲート電極６が配置されている。フ
ローティングゲート電極６は、ＴｉＮ等の高融点金属で
形成されている。フローティングゲート電極６は、基板
法線方向から見たとき、ソース領域２及びドレイン領域
３のいずれにも重ならないように配置されている。例え
ば、フローティングゲート電極６のソース領域２側の縁
とソース領域２のチャネル領域４側の縁との間隔、及び
フローティングゲート電極６のドレイン領域３側の縁と
ドレイン領域３のチャネル領域４側の縁との間隔は、５
０ｎｍである。
【００１１】トンネル絶縁膜５及びフローティングゲー
ト電極６を覆うように、ＳｉＯ2 からなる厚さ６〜１０
ｎｍのゲート絶縁膜７が形成されている。ゲート絶縁膜
７の表面上に、ｎ+ 型ポリシリコンからなるコントロー
ルゲート電極８が形成されている。トンネル絶縁膜５、
ゲート絶縁膜７、及びコントロールゲート電極８からな
る積層構造のソース領域２とドレイン領域３側の周縁部
は、基板法線方向から見たとき、ソース領域２及びドレ
イン領域３に接するか、または部分的に重なるように配
置されている。
ト電極６を覆うように、ＳｉＯ2 からなる厚さ６〜１０
ｎｍのゲート絶縁膜７が形成されている。ゲート絶縁膜
７の表面上に、ｎ+ 型ポリシリコンからなるコントロー
ルゲート電極８が形成されている。トンネル絶縁膜５、
ゲート絶縁膜７、及びコントロールゲート電極８からな
る積層構造のソース領域２とドレイン領域３側の周縁部
は、基板法線方向から見たとき、ソース領域２及びドレ
イン領域３に接するか、または部分的に重なるように配
置されている。
【００１２】コントロールゲート電極８に電圧を印加し
ていない状態のとき、チャネル領域４の表面層部分は空
乏化している。なお、ｐ- 型シリコン基板１とソース領
域２との界面及びｐ- 型シリコン基板１とドレイン領域
３との界面にも空乏層が形成されている。
ていない状態のとき、チャネル領域４の表面層部分は空
乏化している。なお、ｐ- 型シリコン基板１とソース領
域２との界面及びｐ- 型シリコン基板１とドレイン領域
３との界面にも空乏層が形成されている。
【００１３】次に、図２を参照して、図１に示す第１の
実施例による半導体メモリ装置の動作原理を説明する。
実施例による半導体メモリ装置の動作原理を説明する。
【００１４】図２（Ａ）は、コントロールゲート電極８
に電圧を印加していないときのエネルギバンド図を示
す。チャネル領域４のバンド端が下方に曲がり、チャネ
ル領域４の表面層が空乏化している。フローティングゲ
ート電極６のフェルミ準位Ｅｆが、チャネル領域４の伝
導帯下端Ｅｃと価電子帯上端Ｅｖとの間、すなわち禁制
帯の中に位置している。
に電圧を印加していないときのエネルギバンド図を示
す。チャネル領域４のバンド端が下方に曲がり、チャネ
ル領域４の表面層が空乏化している。フローティングゲ
ート電極６のフェルミ準位Ｅｆが、チャネル領域４の伝
導帯下端Ｅｃと価電子帯上端Ｅｖとの間、すなわち禁制
帯の中に位置している。
【００１５】図２（Ｂ）は、書込時のエネルギバンド図
を示す。コントロールゲート電極８に、ソース／ドレイ
ン領域に対して正の電圧を印加する。例えば、コントロ
ールゲート電極８に＋５Ｖの電圧を印加する。フローテ
ィングゲート電極６とチャネル領域４との間に約１．５
Ｖ程度の電位差が発生する。この電位差により、チャネ
ル領域４の表面に反転層が形成される。この反転層内の
電子が、トンネル現象によりフローティングゲート電極
６に注入される。注入された電子は、フローティングゲ
ート電極６のフェルミ準位近傍のエネルギ準位を占め
る。
を示す。コントロールゲート電極８に、ソース／ドレイ
ン領域に対して正の電圧を印加する。例えば、コントロ
ールゲート電極８に＋５Ｖの電圧を印加する。フローテ
ィングゲート電極６とチャネル領域４との間に約１．５
Ｖ程度の電位差が発生する。この電位差により、チャネ
ル領域４の表面に反転層が形成される。この反転層内の
電子が、トンネル現象によりフローティングゲート電極
６に注入される。注入された電子は、フローティングゲ
ート電極６のフェルミ準位近傍のエネルギ準位を占め
る。
【００１６】図２（Ｃ）は、情報保持状態におけるエネ
ルギバンド図を示す。フローティングゲート電極６に電
子が蓄積されているため、図２（Ａ）の状態に比べて、
フローティングゲート電極６の電位が下がる。このた
め、チャネル領域４の表面のバンド端の曲がりが少なく
なっている。図２（Ｃ）の場合は、図２（Ａ）の場合に
比べて、フローティングゲート型ＦＥＴのしきい値が大
きくなる。この２つの状態のしきい値の違いを検出する
ことにより、記憶された情報を読みだすことができる。
ルギバンド図を示す。フローティングゲート電極６に電
子が蓄積されているため、図２（Ａ）の状態に比べて、
フローティングゲート電極６の電位が下がる。このた
め、チャネル領域４の表面のバンド端の曲がりが少なく
なっている。図２（Ｃ）の場合は、図２（Ａ）の場合に
比べて、フローティングゲート型ＦＥＴのしきい値が大
きくなる。この２つの状態のしきい値の違いを検出する
ことにより、記憶された情報を読みだすことができる。
【００１７】図２（Ｃ）の状態において、フローティン
グゲート電極６のフェルミ準位は、チャネル領域４の禁
制帯の中に位置する。このため、フェルミ準位近傍のエ
ネルギを持つ電子が、トンネル現象によりチャネル領域
４内に移動することはない。また、チャネル領域４の表
面には、正孔がほとんど存在しないため、正孔がチャネ
ル領域４からフローティングゲート電極６に注入される
こともない。
グゲート電極６のフェルミ準位は、チャネル領域４の禁
制帯の中に位置する。このため、フェルミ準位近傍のエ
ネルギを持つ電子が、トンネル現象によりチャネル領域
４内に移動することはない。また、チャネル領域４の表
面には、正孔がほとんど存在しないため、正孔がチャネ
ル領域４からフローティングゲート電極６に注入される
こともない。
【００１８】図１において、フローティングゲート電極
６の両端とソース／ドレイン領域２及び３との間には、
キャリアがトンネルできない程度の間隔が確保されてい
る。このため、フローティングゲート電極６に蓄積され
た電子が、トンネル現象によりソース／ドレイン領域２
及び３に移動することもない。従って、フローティング
ゲート電極６内に電子が長時間保持される。すなわち、
フローティングゲート電極６の両端の各々とソース／ド
レイン領域２及び３との間隔を、トンネル絶縁膜５の厚
さよりも広くしておく必要がある。
６の両端とソース／ドレイン領域２及び３との間には、
キャリアがトンネルできない程度の間隔が確保されてい
る。このため、フローティングゲート電極６に蓄積され
た電子が、トンネル現象によりソース／ドレイン領域２
及び３に移動することもない。従って、フローティング
ゲート電極６内に電子が長時間保持される。すなわち、
フローティングゲート電極６の両端の各々とソース／ド
レイン領域２及び３との間隔を、トンネル絶縁膜５の厚
さよりも広くしておく必要がある。
【００１９】図２（Ｄ）は、消去時のエネルギバンド図
を示す。コントロールゲート電極８に、ソース／ドレイ
ン領域に対して負の電圧を印加する。例えばソース／ド
レイン領域に０Ｖを印加し、コントロールゲート電極８
に−５Ｖを印加する。チャネル領域４の表面に蓄積層が
形成される。この蓄積層内の正孔が、トンネル現象によ
りフローティングゲート電極６に注入される。正孔の注
入により、フローティングゲート電極６に蓄積されてい
た電荷が中和される。コントロールゲート電極８への電
圧の印加を停止すると、図２（Ａ）の状態に戻る。
を示す。コントロールゲート電極８に、ソース／ドレイ
ン領域に対して負の電圧を印加する。例えばソース／ド
レイン領域に０Ｖを印加し、コントロールゲート電極８
に−５Ｖを印加する。チャネル領域４の表面に蓄積層が
形成される。この蓄積層内の正孔が、トンネル現象によ
りフローティングゲート電極６に注入される。正孔の注
入により、フローティングゲート電極６に蓄積されてい
た電荷が中和される。コントロールゲート電極８への電
圧の印加を停止すると、図２（Ａ）の状態に戻る。
【００２０】図２（Ｂ）に示す書込時、及び図２（Ｄ）
に示す消去時に、キャリアがトンネル絶縁膜５をダイレ
クトトンネリングする。ＦＮトンネル現象を利用してい
ないため、比較的低電圧で書込及び消去を行うことがで
きる。
に示す消去時に、キャリアがトンネル絶縁膜５をダイレ
クトトンネリングする。ＦＮトンネル現象を利用してい
ないため、比較的低電圧で書込及び消去を行うことがで
きる。
【００２１】次に、図１に示す半導体メモリ装置の製造
方法を説明する。ｐ- 型シリコン基板１の表面に素子分
離構造体を形成し、活性領域を画定する。活性領域の表
面を熱酸化し、トンネル絶縁膜５を形成する。トンネル
絶縁膜５の上に、ＴｉＮ膜を堆積し、パターニングする
ことにより、フローティングゲート電極６を形成する。
ＴｉＮ膜の堆積は、例えば反応性スパッタリング、また
は化学気相成長（ＣＶＤ）により行うことができる。
方法を説明する。ｐ- 型シリコン基板１の表面に素子分
離構造体を形成し、活性領域を画定する。活性領域の表
面を熱酸化し、トンネル絶縁膜５を形成する。トンネル
絶縁膜５の上に、ＴｉＮ膜を堆積し、パターニングする
ことにより、フローティングゲート電極６を形成する。
ＴｉＮ膜の堆積は、例えば反応性スパッタリング、また
は化学気相成長（ＣＶＤ）により行うことができる。
【００２２】トンネル絶縁膜５及びフローティングゲー
ト電極６の上に、ＳｉＯ2 からなるゲート絶縁膜７をＣ
ＶＤにより堆積する。ゲート絶縁膜７の上に、ｎ+ 型ポ
リシリコンからなるコントロールゲート電極８をＣＶＤ
により堆積する。コントールゲート電極８からトンネル
絶縁膜５までの積層構造をパターニングし、図１に示す
トンネル絶縁膜５からコントロールゲート電極８までの
メサ構造を形成する。
ト電極６の上に、ＳｉＯ2 からなるゲート絶縁膜７をＣ
ＶＤにより堆積する。ゲート絶縁膜７の上に、ｎ+ 型ポ
リシリコンからなるコントロールゲート電極８をＣＶＤ
により堆積する。コントールゲート電極８からトンネル
絶縁膜５までの積層構造をパターニングし、図１に示す
トンネル絶縁膜５からコントロールゲート電極８までの
メサ構造を形成する。
【００２３】このメサ構造をマスクとしてリンイオンを
注入することにより、ソース／ドレイン領域２及び３を
形成する。このようにして、図１に示すフローティング
ゲート型ＦＥＴが形成される。
注入することにより、ソース／ドレイン領域２及び３を
形成する。このようにして、図１に示すフローティング
ゲート型ＦＥＴが形成される。
【００２４】上記第１の実施例では、フローティングゲ
ート電極６を高融点金属で形成した場合を説明した。次
に、フローティングゲート電極６を、ｐ型Ｇｅで形成し
た第１の実施例の変形例について説明する。なお、ｐ型
Ｇｅの代わりにｐ型ＳｉＧｅを用いてもよい。装置構成
は、図１に示す第１の実施例の構成と同様である。
ート電極６を高融点金属で形成した場合を説明した。次
に、フローティングゲート電極６を、ｐ型Ｇｅで形成し
た第１の実施例の変形例について説明する。なお、ｐ型
Ｇｅの代わりにｐ型ＳｉＧｅを用いてもよい。装置構成
は、図１に示す第１の実施例の構成と同様である。
【００２５】Ｇｅ膜の堆積は、例えばＧｅＨ4 を用いた
減圧ＣＶＤにより行うことができる。また、ＳｉＨ4 と
ＧｅＨ4 を用いることにより、ＳｉＧｅ膜を堆積するこ
とができる。ｐ型導電性の付与は、成膜後にボロンをイ
オン注入することにより行ってもよいし、成膜中にＢ2
Ｈ6 ガスを導入することにより行ってもよい。これらの
成膜方法については、例えばＩＥＥＥエレクトロンデバ
イスレターズ第１８巻第９号（１９９７年９月）の４５
６〜４５８頁（IEEE Electron Device Letters, Vol.1
8, No.9, Sep. 1997, pp.456-458 ）に説明されてい
る。
減圧ＣＶＤにより行うことができる。また、ＳｉＨ4 と
ＧｅＨ4 を用いることにより、ＳｉＧｅ膜を堆積するこ
とができる。ｐ型導電性の付与は、成膜後にボロンをイ
オン注入することにより行ってもよいし、成膜中にＢ2
Ｈ6 ガスを導入することにより行ってもよい。これらの
成膜方法については、例えばＩＥＥＥエレクトロンデバ
イスレターズ第１８巻第９号（１９９７年９月）の４５
６〜４５８頁（IEEE Electron Device Letters, Vol.1
8, No.9, Sep. 1997, pp.456-458 ）に説明されてい
る。
【００２６】図３（Ａ）は、電圧無印加時のエネルギバ
ンド図を示す。Ｇｅの価電子帯上端のエネルギ準位は、
Ｓｉの価電子帯上端のエネルギ準位よりも約０．５ｅＶ
程度高い。このため、ｐ型Ｇｅのフェルミ準位は、チャ
ネル領域４の禁制帯のほぼ中間に位置する。
ンド図を示す。Ｇｅの価電子帯上端のエネルギ準位は、
Ｓｉの価電子帯上端のエネルギ準位よりも約０．５ｅＶ
程度高い。このため、ｐ型Ｇｅのフェルミ準位は、チャ
ネル領域４の禁制帯のほぼ中間に位置する。
【００２７】図３（Ｂ）は、書込時のエネルギバンド図
を示す。図２（Ｂ）の場合と同様にコントロールゲート
電極８に、ソース／ドレイン領域に対して正の電圧を印
加する。チャネル領域４からフローティングゲート電極
６に電子が注入される。注入された電子は、フェルミ準
位近傍の準位、すなわち価電子帯上端近傍のエネルギ準
位を占める。
を示す。図２（Ｂ）の場合と同様にコントロールゲート
電極８に、ソース／ドレイン領域に対して正の電圧を印
加する。チャネル領域４からフローティングゲート電極
６に電子が注入される。注入された電子は、フェルミ準
位近傍の準位、すなわち価電子帯上端近傍のエネルギ準
位を占める。
【００２８】図３（Ｃ）は、情報保持状態におけるエネ
ルギバンド図を示す。フローティングゲート電極６に電
子が蓄積されているため、図３（Ａ）の状態に比べて、
フローティングゲート電極６の電位が下がる。図２
（Ｃ）の場合と同様に、フローティングゲート型ＦＥＴ
のしきい値が変化する。
ルギバンド図を示す。フローティングゲート電極６に電
子が蓄積されているため、図３（Ａ）の状態に比べて、
フローティングゲート電極６の電位が下がる。図２
（Ｃ）の場合と同様に、フローティングゲート型ＦＥＴ
のしきい値が変化する。
【００２９】フローティングゲート電極６に注入された
電子は、価電子帯上端近傍のエネルギを有する。このエ
ネルギ準位は、チャネル領域４の禁制帯の中に位置する
ため、この電子のチャネル領域４への移動は起こらな
い。従って、図２（Ｃ）の場合と同様に、フローティン
グゲート電極６内に電子が保持される。
電子は、価電子帯上端近傍のエネルギを有する。このエ
ネルギ準位は、チャネル領域４の禁制帯の中に位置する
ため、この電子のチャネル領域４への移動は起こらな
い。従って、図２（Ｃ）の場合と同様に、フローティン
グゲート電極６内に電子が保持される。
【００３０】図３（Ｄ）は、消去時のエネルギバンド図
を示す。コントロールゲート電極８に、ソース／ドレイ
ン領域に対して負の電圧を印加する。図２（Ｄ）の場合
と同様に、チャネル領域４からフローティングゲート電
極６に正孔が注入され、フローティングゲート電極６の
負電荷が中和される。
を示す。コントロールゲート電極８に、ソース／ドレイ
ン領域に対して負の電圧を印加する。図２（Ｄ）の場合
と同様に、チャネル領域４からフローティングゲート電
極６に正孔が注入され、フローティングゲート電極６の
負電荷が中和される。
【００３１】このように、フローティングゲート電極６
にｐ型Ｇｅを用いた場合にも、第１の実施例の場合と同
様に、半導体メモリ装置として機能する。フローティン
グゲート電極６にｐ型ＳｉＧｅを用いた場合にも、同様
の機能が得られる。
にｐ型Ｇｅを用いた場合にも、第１の実施例の場合と同
様に、半導体メモリ装置として機能する。フローティン
グゲート電極６にｐ型ＳｉＧｅを用いた場合にも、同様
の機能が得られる。
【００３２】上記第１の実施例及びその変形例では、フ
ローティングゲート電極６に注入された電子を保持する
ことにより、情報を記憶する。電子の保持時間を長くす
るためには、図２（Ｃ）及び図３（Ｃ）の保持状態にお
いて、フローティングゲート電極６のフェルミ準位がチ
ャネル領域４の表面における禁制帯の中に位置すること
が望ましい。さらには、電圧無印加時におけるフローテ
ィングゲート電極６のフェルミ準位をＥｆ0 、チャネル
領域４の表面における伝導帯下端のエネルギをＥｃ、価
電子帯上端のエネルギをＥｖとしたとき、
ローティングゲート電極６に注入された電子を保持する
ことにより、情報を記憶する。電子の保持時間を長くす
るためには、図２（Ｃ）及び図３（Ｃ）の保持状態にお
いて、フローティングゲート電極６のフェルミ準位がチ
ャネル領域４の表面における禁制帯の中に位置すること
が望ましい。さらには、電圧無印加時におけるフローテ
ィングゲート電極６のフェルミ準位をＥｆ0 、チャネル
領域４の表面における伝導帯下端のエネルギをＥｃ、価
電子帯上端のエネルギをＥｖとしたとき、
【００３３】
【数１】（Ｅｃ−Ｅｆ0 ）≧０．４ｅＶ かつ （Ｅｆ
0 −Ｅｖ）≧０．４ｅＶ となるように、チャネル領域４、フローティングゲート
電極６、及びコントロール電極８の材料を選択すること
が好ましい。ＥｃとＥｆ0 との差、及びＥｆ0 とＥｖと
の差が０．４ｅＶ以上ある場合には、室温（３００Ｋ）
の熱エネルギを有するキャリアに対しても、このエネル
ギ差が十分なポテンシャルバリアとして機能する。
0 −Ｅｖ）≧０．４ｅＶ となるように、チャネル領域４、フローティングゲート
電極６、及びコントロール電極８の材料を選択すること
が好ましい。ＥｃとＥｆ0 との差、及びＥｆ0 とＥｖと
の差が０．４ｅＶ以上ある場合には、室温（３００Ｋ）
の熱エネルギを有するキャリアに対しても、このエネル
ギ差が十分なポテンシャルバリアとして機能する。
【００３４】ただし、真性シリコンのように、フェルミ
準位が禁制帯のほぼ中央に位置するような半導体材料を
フローティングゲート電極６に用いることは好ましくな
い。第１の実施例の変形例で用いたｐ型Ｇｅのように、
フェルミ準位の近傍に電子のとり得るエネルギ準位が存
在することが好ましい。室温の熱エネルギを有するキャ
リアは、Ｅｆ0 ＋５０ｍｅＶのエネルギ準位の状態に、
十分大きな確率で存在することができる。従って、フロ
ーティングゲート電極６の材料として、Ｅｆ0±５０ｍ
ｅＶの範囲内に電子のとり得るエネルギ準位が存在する
ものを選択することが好ましい。
準位が禁制帯のほぼ中央に位置するような半導体材料を
フローティングゲート電極６に用いることは好ましくな
い。第１の実施例の変形例で用いたｐ型Ｇｅのように、
フェルミ準位の近傍に電子のとり得るエネルギ準位が存
在することが好ましい。室温の熱エネルギを有するキャ
リアは、Ｅｆ0 ＋５０ｍｅＶのエネルギ準位の状態に、
十分大きな確率で存在することができる。従って、フロ
ーティングゲート電極６の材料として、Ｅｆ0±５０ｍ
ｅＶの範囲内に電子のとり得るエネルギ準位が存在する
ものを選択することが好ましい。
【００３５】次に、図４及び図５を参照して、第２の実
施例について説明する。上記第１の実施例では、フロー
ティングゲート電極６として、高融点金属、ｐ型Ｇｅ、
またはｐ型ＳｉＧｅを使用した。第２の実施例では、フ
ローティングゲート電極６としてｎ型ポリシリコンを使
用する。
施例について説明する。上記第１の実施例では、フロー
ティングゲート電極６として、高融点金属、ｐ型Ｇｅ、
またはｐ型ＳｉＧｅを使用した。第２の実施例では、フ
ローティングゲート電極６としてｎ型ポリシリコンを使
用する。
【００３６】図４は、第２の実施例による半導体メモリ
装置の１つのメモリセル部分の断面図を示す。基本構成
は、図１に示す第１の実施例による半導体メモリ装置と
同様であるため、相違点についてのみ説明する。図４の
半導体メモリ装置の各構成部分には、図１の対応する構
成部分と同一の参照番号が付されている。
装置の１つのメモリセル部分の断面図を示す。基本構成
は、図１に示す第１の実施例による半導体メモリ装置と
同様であるため、相違点についてのみ説明する。図４の
半導体メモリ装置の各構成部分には、図１の対応する構
成部分と同一の参照番号が付されている。
【００３７】第２の実施例の場合には、チャネル領域４
の表面層４ａの不純物濃度が、基板深層部の不純物濃度
よりも高くされている。例えば表面層４ａの不純物濃度
は、１×１０18ｃｍ-3以上である。フローティングゲー
ト電極６は、リンを添加されたｎ型ポリシリコンで形成
されている。フローティングゲートゲート電極６の不純
物濃度は、例えば１×１０20ｃｍ-3である。
の表面層４ａの不純物濃度が、基板深層部の不純物濃度
よりも高くされている。例えば表面層４ａの不純物濃度
は、１×１０18ｃｍ-3以上である。フローティングゲー
ト電極６は、リンを添加されたｎ型ポリシリコンで形成
されている。フローティングゲートゲート電極６の不純
物濃度は、例えば１×１０20ｃｍ-3である。
【００３８】表面層４ａは、トンネル絶縁膜５を形成す
る前に、例えばボロンをイオン注入することにより形成
される。ポリシリコン膜の堆積は、ＳｉＨ4 を用いたＣ
ＶＤにより行うことができる。
る前に、例えばボロンをイオン注入することにより形成
される。ポリシリコン膜の堆積は、ＳｉＨ4 を用いたＣ
ＶＤにより行うことができる。
【００３９】次に、図５を参照して、第２の実施例によ
る半導体メモリ装置の動作原理について説明する。
る半導体メモリ装置の動作原理について説明する。
【００４０】図５（Ａ）は、コントロールゲート電極８
に電圧を印加していないときのエネルギバンド図を示
す。チャネル領域４の表面近傍において、バンド端が下
方に曲がっている。フローティングゲート電極６のフェ
ルミ準位は、チャネル領域４の禁制帯の中に位置する。
に電圧を印加していないときのエネルギバンド図を示
す。チャネル領域４の表面近傍において、バンド端が下
方に曲がっている。フローティングゲート電極６のフェ
ルミ準位は、チャネル領域４の禁制帯の中に位置する。
【００４１】図５（Ｂ）は、情報書込時のエネルギバン
ド図を示す。コントロールゲート電極８にソース／ドレ
イン領域２及び３に対して正の電圧を印加する。チャネ
ル領域４の表面に反転層が形成される。反転層内の電子
がトンネル現象によりフローティングゲート電極６に注
入される。注入された電子は、フェルミ準位近傍の準
位、すなわち伝導帯下端近傍のエネルギ準位を占める。
ド図を示す。コントロールゲート電極８にソース／ドレ
イン領域２及び３に対して正の電圧を印加する。チャネ
ル領域４の表面に反転層が形成される。反転層内の電子
がトンネル現象によりフローティングゲート電極６に注
入される。注入された電子は、フェルミ準位近傍の準
位、すなわち伝導帯下端近傍のエネルギ準位を占める。
【００４２】図５（Ｃ）は、情報を保持している状態の
エネルギバンド図を示す。フローティングゲート電極６
に蓄積された負電荷のため、その電位が低下する。フロ
ーティングゲート電極６の電位の低下により、チャネル
領域４の表面におけるバンド端の曲がりが少なくなる。
このため、図５（Ｃ）の状態のフローティングゲート型
ＦＥＴのしきい値は、図５（Ａ）の状態のしきい値より
も大きくなる。
エネルギバンド図を示す。フローティングゲート電極６
に蓄積された負電荷のため、その電位が低下する。フロ
ーティングゲート電極６の電位の低下により、チャネル
領域４の表面におけるバンド端の曲がりが少なくなる。
このため、図５（Ｃ）の状態のフローティングゲート型
ＦＥＴのしきい値は、図５（Ａ）の状態のしきい値より
も大きくなる。
【００４３】フローティングゲート電極６のフェルミ準
位が、チャネル領域４の禁制帯の中に位置する。さら
に、チャネル領域４の表面の不純物濃度を高くしてある
ため、チャネル領域４とフローティングゲート電極６と
の電位差のうち大部分がトンネル絶縁膜５に加わる。
位が、チャネル領域４の禁制帯の中に位置する。さら
に、チャネル領域４の表面の不純物濃度を高くしてある
ため、チャネル領域４とフローティングゲート電極６と
の電位差のうち大部分がトンネル絶縁膜５に加わる。
【００４４】トンネル絶縁膜５の両側に大きな電位差が
発生するため、チャネル領域４の表面には、フローティ
ングゲート電極６の伝導帯下端に過剰に蓄積された電子
のエネルギ準位に対応するエネルギ準位が存在しない。
このため、フローティングゲート電極６内に注入された
電子は、トンネル現象によりチャネル領域４内へ移動す
ることができない。電子がチャネル領域４に移動しない
ため、注入された電子をフローティングゲート電極６内
に長時間保持することができる。
発生するため、チャネル領域４の表面には、フローティ
ングゲート電極６の伝導帯下端に過剰に蓄積された電子
のエネルギ準位に対応するエネルギ準位が存在しない。
このため、フローティングゲート電極６内に注入された
電子は、トンネル現象によりチャネル領域４内へ移動す
ることができない。電子がチャネル領域４に移動しない
ため、注入された電子をフローティングゲート電極６内
に長時間保持することができる。
【００４５】図６は、チャネル領域４の表面の不純物濃
度を深層部に比べて高くしていない場合の、情報保持状
態のエネルギバンド図を示す。チャネル領域４の不純物
濃度が比較的低いため、フローティングゲート電極６と
チャネル領域４との間の電位差が、チャネル領域４の深
層部にまで加わる。
度を深層部に比べて高くしていない場合の、情報保持状
態のエネルギバンド図を示す。チャネル領域４の不純物
濃度が比較的低いため、フローティングゲート電極６と
チャネル領域４との間の電位差が、チャネル領域４の深
層部にまで加わる。
【００４６】トンネル絶縁膜５に加わる電圧が少なくな
るため、フローティングゲート電極６の伝導帯下端より
もやや高い位置に、チャネル領域４の伝導帯下端が位置
することになる。このため、フローティングゲート電極
６の伝導帯下端近傍に過剰に蓄積された電子がトンネル
現象によりチャネル領域４内に移動しやすくなる。フロ
ーティングゲート電極６に蓄積された電子がチャネル領
域４に移動すると、記憶された情報が消滅してしまう。
るため、フローティングゲート電極６の伝導帯下端より
もやや高い位置に、チャネル領域４の伝導帯下端が位置
することになる。このため、フローティングゲート電極
６の伝導帯下端近傍に過剰に蓄積された電子がトンネル
現象によりチャネル領域４内に移動しやすくなる。フロ
ーティングゲート電極６に蓄積された電子がチャネル領
域４に移動すると、記憶された情報が消滅してしまう。
【００４７】チャネル領域４の表面層の不純物濃度を、
その深層部の不純物濃度よりも高くしておくことによ
り、情報を長時間保持することができる。なお、基板全
体の不純物濃度を高くしておいても、図５（Ｃ）のよう
にトンネル絶縁膜５に多くの電圧が加わる。しかし、基
板の不純物濃度を高くすることは、ソース／ドレイン領
域２及び３と基板間とのリーク電流の増大の要因になる
ため、好ましくない。
その深層部の不純物濃度よりも高くしておくことによ
り、情報を長時間保持することができる。なお、基板全
体の不純物濃度を高くしておいても、図５（Ｃ）のよう
にトンネル絶縁膜５に多くの電圧が加わる。しかし、基
板の不純物濃度を高くすることは、ソース／ドレイン領
域２及び３と基板間とのリーク電流の増大の要因になる
ため、好ましくない。
【００４８】図５（Ｄ）は、情報消去時のエネルギバン
ド図を示す。フローティングゲート電極８にソース／ド
レイン領域２及び３に対して負の電圧を印加する。図２
（Ｄ）に示す第１の実施例及び図３（Ｄ）に示す第１の
実施例の変形例の場合には、チャネル領域４からフロー
ティングゲート電極６内に正孔を注入することにより電
荷を中和した。第２の実施例の図５（Ｃ）の状態では、
チャネル領域４の価電子帯上端のエネルギ準位が、フロ
ーティングゲート電極６の禁制帯の中に位置する。
ド図を示す。フローティングゲート電極８にソース／ド
レイン領域２及び３に対して負の電圧を印加する。図２
（Ｄ）に示す第１の実施例及び図３（Ｄ）に示す第１の
実施例の変形例の場合には、チャネル領域４からフロー
ティングゲート電極６内に正孔を注入することにより電
荷を中和した。第２の実施例の図５（Ｃ）の状態では、
チャネル領域４の価電子帯上端のエネルギ準位が、フロ
ーティングゲート電極６の禁制帯の中に位置する。
【００４９】このため、フローティングゲート電極６に
わずかな負電圧を印加しただけでは、チャネル領域４か
らフローティングゲート電極６に正孔を注入することが
できない。フローティングゲート電極６に印加する負電
圧を大きくし、チャネル領域４とフローティングゲート
電極６との価電子帯上端のエネルギ準位がほぼ等しくな
った時点で、正孔の注入が始まる。しかし、この時、両
者の伝導帯下端のエネルギ準位もほぼ等しくなる。この
ため、フローティングゲート電極６に過剰に蓄積されて
いた電子が、トンネル現象によりチャネル領域４に移動
する。
わずかな負電圧を印加しただけでは、チャネル領域４か
らフローティングゲート電極６に正孔を注入することが
できない。フローティングゲート電極６に印加する負電
圧を大きくし、チャネル領域４とフローティングゲート
電極６との価電子帯上端のエネルギ準位がほぼ等しくな
った時点で、正孔の注入が始まる。しかし、この時、両
者の伝導帯下端のエネルギ準位もほぼ等しくなる。この
ため、フローティングゲート電極６に過剰に蓄積されて
いた電子が、トンネル現象によりチャネル領域４に移動
する。
【００５０】フローティングゲート電極６への正孔の注
入よりも、チャネル領域４への電子の移動の方が支配的
となる。フローティングゲート電極６からチャネル領域
４への電子の移動により、情報が消去される。
入よりも、チャネル領域４への電子の移動の方が支配的
となる。フローティングゲート電極６からチャネル領域
４への電子の移動により、情報が消去される。
【００５１】また、第２の実施例では、フローティング
ゲート電極６にポリシリコンを使用する。このため、ダ
イナミックランダムアクセスメモリ（ＤＲＡＭ）等の製
造に用いられる通常のシリコンプロセスにより製造する
ことができる。
ゲート電極６にポリシリコンを使用する。このため、ダ
イナミックランダムアクセスメモリ（ＤＲＡＭ）等の製
造に用いられる通常のシリコンプロセスにより製造する
ことができる。
【００５２】図７は、上記第１及び第２の実施例による
半導体メモリ装置の等価回路図を示す。相互に平行に配
置された複数のゲート線２０が図の横方向に延在する。
相互に平行に配置された複数のソース線２１及びドレイ
ン線２２が、図の縦方向に延在する。ソース線２１とド
レイン線２２とは、交互に配置されている。
半導体メモリ装置の等価回路図を示す。相互に平行に配
置された複数のゲート線２０が図の横方向に延在する。
相互に平行に配置された複数のソース線２１及びドレイ
ン線２２が、図の縦方向に延在する。ソース線２１とド
レイン線２２とは、交互に配置されている。
【００５３】ソース線２１とドレイン線２２との一組と
ゲート線２０との各交差箇所に、フローティングゲート
型ＦＥＴ２５が配置されている。フローティングゲート
型ＦＥＴ２５のコントロールゲート電極、ソース領域、
及びドレイン領域は、それぞれ対応するゲート線２０、
ソース線２１、及びドレイン線２２に接続されている。
すべてのゲート線２０は、ゲート線制御回路３０に接続
され、すべてのソース線２１及びドレイン線２２は、ソ
ース／ドレイン線制御回路３１に接続されている。
ゲート線２０との各交差箇所に、フローティングゲート
型ＦＥＴ２５が配置されている。フローティングゲート
型ＦＥＴ２５のコントロールゲート電極、ソース領域、
及びドレイン領域は、それぞれ対応するゲート線２０、
ソース線２１、及びドレイン線２２に接続されている。
すべてのゲート線２０は、ゲート線制御回路３０に接続
され、すべてのソース線２１及びドレイン線２２は、ソ
ース／ドレイン線制御回路３１に接続されている。
【００５４】特定のメモリセルに情報を書き込む方法を
説明する。情報を書き込むべきメモリセルに対応するソ
ース線２１及びドレイン線２２に電圧０Ｖを印加し、対
応するゲート線２０に電圧（＋Ｖwrite ）を印加する。
選択されないソース線２１及びドレイン線２２には、電
圧（＋Ｖwrite ）を印加し、選択されないゲート線２０
には、電圧０Ｖを印加する。これらの電圧の印加は、ゲ
ート線制御回路３０及びソース／ドレイン線制御回路３
１により行われる。
説明する。情報を書き込むべきメモリセルに対応するソ
ース線２１及びドレイン線２２に電圧０Ｖを印加し、対
応するゲート線２０に電圧（＋Ｖwrite ）を印加する。
選択されないソース線２１及びドレイン線２２には、電
圧（＋Ｖwrite ）を印加し、選択されないゲート線２０
には、電圧０Ｖを印加する。これらの電圧の印加は、ゲ
ート線制御回路３０及びソース／ドレイン線制御回路３
１により行われる。
【００５５】選択されたメモリセルのコントロールゲー
ト電極とチャネル領域間に電圧Ｖwr ite が印加され、情
報が書き込まれる。選択されないメモリセルにおいて
は、ソース／ドレイン領域とチャネル領域との間のｐｎ
接合が逆バイアスされる。このため、図１に示すコント
ロールゲート電極８の端部とソース／ドレイン領域２及
び３の先端との間に電界が集中し、フローティングゲー
ト電極７とチャネル領域４との間には大きな電圧が印加
されない。従って、選択されていないメモリセルには、
情報の書込が行われない。
ト電極とチャネル領域間に電圧Ｖwr ite が印加され、情
報が書き込まれる。選択されないメモリセルにおいて
は、ソース／ドレイン領域とチャネル領域との間のｐｎ
接合が逆バイアスされる。このため、図１に示すコント
ロールゲート電極８の端部とソース／ドレイン領域２及
び３の先端との間に電界が集中し、フローティングゲー
ト電極７とチャネル領域４との間には大きな電圧が印加
されない。従って、選択されていないメモリセルには、
情報の書込が行われない。
【００５６】情報を消去する場合には、ゲート線２０に
電圧（−Ｖwrite ）を印加する。電圧（−Ｖwrite ）が
印加されたゲート線２０に接続されているメモリセルに
おいて、一括して情報の消去が行われる。
電圧（−Ｖwrite ）を印加する。電圧（−Ｖwrite ）が
印加されたゲート線２０に接続されているメモリセルに
おいて、一括して情報の消去が行われる。
【００５７】次に、情報を読み出す方法を説明する。情
報を読み出すべきメモリセルのゲート線２０に、消去状
態におけるしきい値と書込状態におけるしきい値との中
間の電圧＋Ｖreadを印加する。その他のゲート線２０に
は電圧０Ｖを印加しておき、すべてのメモリセルを非導
通状態にしておく。読み出すべきメモリセルのソース線
２１とドレイン線２２との間に電圧を印加し、流れる電
流を検出する。情報が書き込まれている場合には電流が
流れ、消去されている場合には電流がほとんど流れな
い。
報を読み出すべきメモリセルのゲート線２０に、消去状
態におけるしきい値と書込状態におけるしきい値との中
間の電圧＋Ｖreadを印加する。その他のゲート線２０に
は電圧０Ｖを印加しておき、すべてのメモリセルを非導
通状態にしておく。読み出すべきメモリセルのソース線
２１とドレイン線２２との間に電圧を印加し、流れる電
流を検出する。情報が書き込まれている場合には電流が
流れ、消去されている場合には電流がほとんど流れな
い。
【００５８】上記実施例による半導体メモリ装置では、
１つのメモリセルが、１つのフローティングゲート型Ｆ
ＥＴのみで構成されている。このため、高集積化を図る
ことが可能になる。
１つのメモリセルが、１つのフローティングゲート型Ｆ
ＥＴのみで構成されている。このため、高集積化を図る
ことが可能になる。
【００５９】上記実施例では、ｐ- 型シリコン基板を使
用し、ｎチャネルのフローティングゲート型ＦＥＴを形
成する場合を説明したが、ｎ型シリコン基板を使用し、
ｐチャネルのフローティングゲート型ＦＥＴを形成して
もよい。この場合、ソース／ドレイン領域２及び３とコ
ントロールゲート電極８との間に印加する電圧の極性を
逆にする。また、第２の実施例の場合には、フローティ
ングゲート電極６をｐ型ポリシリコンで形成する。な
お、コントロールゲート電極８の導電型は、基板と同一
導電型とすることが好ましい。
用し、ｎチャネルのフローティングゲート型ＦＥＴを形
成する場合を説明したが、ｎ型シリコン基板を使用し、
ｐチャネルのフローティングゲート型ＦＥＴを形成して
もよい。この場合、ソース／ドレイン領域２及び３とコ
ントロールゲート電極８との間に印加する電圧の極性を
逆にする。また、第２の実施例の場合には、フローティ
ングゲート電極６をｐ型ポリシリコンで形成する。な
お、コントロールゲート電極８の導電型は、基板と同一
導電型とすることが好ましい。
【００６０】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【００６１】
【発明の効果】以上説明したように、本発明によれば、
比較的低電圧で情報の書き込み及び消去を行うことがで
きる。また、１つのフローティングゲート型ＦＥＴで１
つのメモリセルを構成するため、高集積化を図ることが
可能になる。
比較的低電圧で情報の書き込み及び消去を行うことがで
きる。また、１つのフローティングゲート型ＦＥＴで１
つのメモリセルを構成するため、高集積化を図ることが
可能になる。
【図１】第１の実施例による半導体メモリ装置の１つの
メモリセル部分の断面図である。
メモリセル部分の断面図である。
【図２】第１の実施例による半導体メモリ装置の動作原
理を説明するためのエネルギバンド図である。
理を説明するためのエネルギバンド図である。
【図３】第１の実施例の変形例による半導体メモリ装置
の動作原理を説明するためのエネルギバンド図である。
の動作原理を説明するためのエネルギバンド図である。
【図４】第２の実施例による半導体メモリ装置の１つの
メモリセル部分の断面図である。
メモリセル部分の断面図である。
【図５】第２の実施例による半導体メモリ装置の動作原
理を説明するためのエネルギバンド図である。
理を説明するためのエネルギバンド図である。
【図６】第２の実施例による半導体メモリ装置のチャネ
ル領域の不純物濃度を低くした場合の、情報保持状態に
おけるエネルギバンド図である。
ル領域の不純物濃度を低くした場合の、情報保持状態に
おけるエネルギバンド図である。
【図７】本発明の実施例による半導体メモリ装置の等価
回路図である。
回路図である。
１ ｐ- 型シリコン基板 ２ ソース領域 ３ ドレイン領域 ４ チャネル領域 ５ トンネル絶縁膜 ６ フローティングゲート電極 ７ ゲート絶縁膜 ８ コンロールゲート電極 ２０ ゲート線 ２１ ソース線 ２２ ドレイン線 ２５ フローティングゲート型ＦＥＴ ３０ ゲート線制御回路 ３１ ソース／ドレイン線制御回路
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA04 AA08 AA22 AB02 AC01 AD22 AF10 5F083 EP03 EP25 EP26 ER03 ER21 GA05 GA09 JA31 JA39 JA40
Claims (7)
- 【請求項１】 半導体基板と、 前記半導体基板の表面層のチャネル領域の両側に形成さ
れた第１導電型のソース領域及びドレイン領域と、 前記半導体基板の前記チャネル領域上に形成され、キャ
リアがトンネル現象により移動することができる厚さを
有するトンネル絶縁膜と、 前記トンネル絶縁膜の上に形成さたフローティングゲー
ト電極であって、基板法線方向から見たとき、該フロー
ティングゲート電極が前記ソース領域及び前記ドレイン
領域のいずれにも重ならないように配置されている前記
フローティングゲート電極と、 前記フローティングゲート電極を覆うように、前記チャ
ネル領域の上方に形成されたゲート絶縁膜と、 前記ゲート絶縁膜の上に形成されたコントロールゲート
電極であって、基板法線方向から見たとき、該コントロ
ール電極が前記ソース領域及びドレイン領域に接するか
または部分的に重なるように配置された前記コントロー
ルゲート電極とを有し、前記チャネル領域と前記コント
ロールゲート電極との間に外部から電圧を印加しない状
態のときに、前記フローティングゲート電極のフェルミ
準位が前記チャネル領域の禁制帯の中に位置するよう
に、前記フローティングゲート電極及びチャネル領域の
材料が選択されている半導体記憶装置。 - 【請求項２】 前記チャネル領域が、前記第１導電型と
は反対の第２導電型のシリコンで形成されている請求項
１に記載の半導体記憶装置。 - 【請求項３】 前記フローティングゲート電極が、高融
点金属で形成されている請求項２に記載の半導体記憶装
置。 - 【請求項４】 前記フローティングゲート電極が、ｐ型
不純物を添加されたゲルマニウムもしくはシリコンゲル
マニウムで形成されている請求項２に記載の半導体記憶
装置。 - 【請求項５】 前記フローティングゲート電極が、第１
導電型の不純物を添加されたシリコンで形成されている
請求項２に記載の半導体記憶装置。 - 【請求項６】 前記チャネル領域の表面層の不純物濃度
が、該チャネル領域の深層部の不純物濃度よりも高い請
求項５に記載の半導体記憶装置。 - 【請求項７】 前記フローティングゲート電極と前記ソ
ース領域との間隔、及び前記フローティングゲート電極
と前記ドレイン領域との間隔が、キャリアがトンネル現
象により移動できない距離とされている請求項１〜６の
いずれかに記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10322034A JP2000150680A (ja) | 1998-11-12 | 1998-11-12 | 半導体記憶装置 |
| US09/437,142 US6195292B1 (en) | 1998-11-12 | 1999-11-10 | Semiconductor memory with floating gate type FET |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10322034A JP2000150680A (ja) | 1998-11-12 | 1998-11-12 | 半導体記憶装置 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009208186A Division JP5218351B2 (ja) | 2009-09-09 | 2009-09-09 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000150680A true JP2000150680A (ja) | 2000-05-30 |
Family
ID=18139193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10322034A Pending JP2000150680A (ja) | 1998-11-12 | 1998-11-12 | 半導体記憶装置 |
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| Country | Link |
|---|---|
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| JP (1) | JP2000150680A (ja) |
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|---|---|---|---|---|
| JP2001168213A (ja) * | 1999-12-03 | 2001-06-22 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| JP2002093925A (ja) * | 2000-09-12 | 2002-03-29 | Fujitsu Ltd | 半導体記憶装置とその制御方法 |
| US6462374B2 (en) | 2000-06-30 | 2002-10-08 | Fujitsu Limited | Semiconductor device and method for fabricating the same |
| JP2002319637A (ja) * | 2001-04-23 | 2002-10-31 | Sharp Corp | 半導体記憶装置、その書き込み方法及び読み出し方法、並びにそれを用いた集積回路装置 |
| JP2003100925A (ja) * | 2001-09-27 | 2003-04-04 | Seiko Epson Corp | 混成集積回路モジュールの蓋部材および混成集積回路モジュール |
| JP2006210910A (ja) * | 2005-01-26 | 2006-08-10 | Samsung Electronics Co Ltd | カーボンナノチューブチャネルを用いたマルチビット不揮発性メモリ素子及びその動作方法 |
| JP2007053171A (ja) * | 2005-08-16 | 2007-03-01 | Toshiba Corp | 不揮発性半導体メモリ装置 |
| CN101047033A (zh) * | 2006-03-31 | 2007-10-03 | 株式会社半导体能源研究所 | 非易失性半导体存储装置的验证方法 |
| US7288813B2 (en) | 2004-09-02 | 2007-10-30 | Fujitsu Limited | Direct tunneling semiconductor memory device and fabrication process thereof |
| US7288811B2 (en) | 2004-04-14 | 2007-10-30 | Fujitsu Limited | Direct tunneling memory with separated transistor and tunnel areas |
| JP2007294077A (ja) * | 2006-03-31 | 2007-11-08 | Semiconductor Energy Lab Co Ltd | 不揮発性半導体記憶装置のベリファイ方法 |
| JP2009044063A (ja) * | 2007-08-10 | 2009-02-26 | Semiconductor Energy Lab Co Ltd | 半導体記憶装置 |
| JP2010129990A (ja) * | 2008-12-01 | 2010-06-10 | Hiroshima Univ | 不揮発性半導体記憶素子とその製造方法 |
| JP2012074679A (ja) * | 2010-09-02 | 2012-04-12 | Semiconductor Energy Lab Co Ltd | 不揮発性半導体記憶装置 |
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| DE10357777B3 (de) * | 2003-09-30 | 2005-05-12 | Infineon Technologies Ag | Verfahren zum Betrieb eines Speicherzellenfeldes |
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| CN103928523B (zh) * | 2014-04-10 | 2016-08-24 | 上海和辉光电有限公司 | 一种测试器件群场效应晶体管及其测试器件群测试方法 |
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-
1998
- 1998-11-12 JP JP10322034A patent/JP2000150680A/ja active Pending
-
1999
- 1999-11-10 US US09/437,142 patent/US6195292B1/en not_active Expired - Lifetime
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