CN101047033A

CN101047033A - 非易失性半导体存储装置的验证方法

Info

Publication number: CN101047033A
Application number: CNA2007100921868A
Authority: CN
Inventors: 三宅博之; 纳光明; 宫崎彩
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2006-03-31
Filing date: 2007-03-30
Publication date: 2007-10-03
Anticipated expiration: 2027-03-30
Also published as: KR101276215B1; US20070230249A1; US8018776B2; KR20070098631A; US7760552B2; CN101047033B; US20100277985A1

Abstract

本发明提供了一种可以低功耗工作的非易失性半导体存储装置。在非易失性半导体存储装置中，多个非易失性存储元件串联连接。该多个非易失性存储元件包括半导体层，该半导体层包括沟道形成区域以及与该沟道形成区域重叠的控制栅。对非易失性存储元件的数据验证操作中的写入、擦除、第一读取和第二读取操作可通过改变对非易失性存储元件的控制栅施加的电压而执行。在擦除操作之后的验证操作中的第二读取是通过改变选自多个非易失性存储元件的仅一个非易失性存储元件的控制栅的电势而执行，该电势使用与第一读取的电势不同的电势。

Description

非易失性半导体存储装置的验证方法

技术领域

本发明涉及可以电学写入、读取和擦除数据的非易失性半导体存储装置。

背景技术

半导体存储器包括DRAM(动态随机存取存储器)、SRAM(静态随机存取存储器)、闪烁存储器、EEPROM(电擦除可编程只读存储器)等。EEPROM用于例如数字音频播放器(DAP)的移动装置，因此大容量、高精确度、和低功耗对于EEPROM而言是重要的。

在EEPROM中，通常进行验证写入和验证擦除，包括验证在写入或擦除之后的状态是在预定范围内的操作。具体而言，在工作于低电压的非易失性存储器中，需要很精确地控制在写入或者擦除之后的状态，因此这种验证操作是必需的。

在验证写入/擦除操作时，交替地执行操作周期和读取周期，其中在该操作周期内执行固定周期的写入/擦除操作，该读取周期用于验证在写入或者擦除之后的状态是否在预定范围内。

图2和图3示出了这种状态。图2为简单的方框图，其中读取电路202和写入/擦除电路201连接到选定的存储单元203。验证信号Sv从读取电路202输出，并输入到写入/擦除电路201。写入/擦除电路201响应于验证信号Sv执行写入/擦除。图3示出了验证写入/擦除的过程。在图3中，读取电路首先工作(该状态称为“活动的”)，使得读取被执行。此时，写入/擦除电路并不工作(该状态称为“非活动的”)。当数据被读取时存储单元的状态不同于期望状态时，从读取电路输出的验证信号Sv为Low，而当数据被读取时存储单元的状态与期望状态相同时，从读取电路输出的验证信号Sv为High。当验证信号Sv为Low时，写入/擦除电路在读取操作终止之后工作(活动的)，且固定周期的写入/擦除操作被执行。随后，再次执行读取，且将存储单元的状态与期望状态比较。类似地，当验证信号Sv为Low时，固定周期的写入/擦除操作再次执行。这些操作重复，且当验证信号Sv为High时，验证写入/擦除操作终止。按照该方式进行验证操作。

此外，EEPROM根据存储单元的结构和驱动方法可包括各种类型，例如NOR(或非)型、NAND(与非)型和AND(与)型。

一般而言，NAND型较NOR型可以更大程度地提高集成度。这是因为在NAND型中，用于存储每个位(bit)的信息所需的存储元件和晶体管的总数可以更大幅度减小。然而，在NAND型中，与NOR型相比，需要更精确地控制存储元件的阈值电压，鉴于这一点，验证操作是必需的(参考1：Fujio Masuoka“Rapidly-Advancing Flash Memory(revised new version)“快速发展的闪烁存储器(修订的新版本)”，第一版，2003年5月，第150页(图4.11))。

发明内容

图4示出了单一存储元件的电特性。两条曲线示出了存储数据1的情形和存储数据0的情形。通过将电子注入浮栅而从存储数据0的特性曲线转移到存储数据1的特性曲线，这称为“写入”。另一方面，通过将从浮栅提取电子而从存储数据1的特性曲线转移到存储数据0的特性曲线，这称为“擦除”。在NAND型存储器中，在读取时刻，将一电势(下文中也称为VGM)设定至选定的字线，对于存储数据0的特性曲线，该电势导通，即充分的电流流过；而对于存储数据1的特性曲线，该电势截止，即无电流流过。从用于控制属于相同NAND单元的存储元件的字线选出的字线之外的其他字线所控制的存储元件被设定为针对该两个特性曲线都是导通的电势，即，用于供给充分的电流而与存储数据无关的电势(VGH)。如果存储元件的阈值电压具有宽的分布，则需要将例如VGH的电势设定为高电势，且功耗增大。

鉴于上述问题而提出了本发明。本发明的一个目标是提供具有低功耗的非易失性半导体存储装置。此外，本发明的另一个目标是提供包括该非易失性半导体存储装置的半导体装置。

本发明的一个模式涉及具有串联连接的多个非易失性存储元件的非易失性半导体存储装置的验证方法。该多个非易失性存储元件每个具有介于一对杂质区域之间的包括沟道形成区域的半导体层，这些杂质区域形成为相互分隔；第一绝缘层；浮栅；第二绝缘层；以及控制栅，设置为与该沟道形成区域重叠。对非易失性存储元件的数据验证操作中的写入、擦除、第一读取和第二读取操作可通过改变对非易失性存储元件的控制栅施加的电压而执行。该验证操作中的第二读取是通过改变选自多个非易失性存储元件的一个非易失性存储元件的控制栅的电势而执行，该电势不同于第一读取的电势。

在上述结构中，浮栅由能隙小于该半导体层的半导体材料形成。备选地，浮栅由锗或锗化合物形成。

本发明的一个模式涉及具有串联连接的多个非易失性存储元件的非易失性半导体存储装置的验证方法。该多个非易失性存储元件每个具有介于一对杂质区域之间的包括沟道形成区域的半导体层，这些杂质区域形成为相互分隔；第一绝缘层；浮栅；第二绝缘层；以及控制栅，设置为与该沟道形成区域重叠。而且该浮栅形成有至少第一层和第二层。对非易失性存储元件的数据验证操作中的写入、擦除、第一读取和第二读取操作可通过改变对非易失性存储元件的控制栅施加的电压而执行。该验证操作中的第二读取是通过改变选自多个非易失性存储元件的一个非易失性存储元件的控制栅的电势而执行，该电势不同于第一读取的电势。

在上述结构中，与第一绝缘层接触的第一层由能隙小于该半导体层的半导体材料形成。备选地，与第一绝缘层接触的第一层由锗或锗化合物形成。

本发明的一个模式涉及具有串联连接的多个非易失性存储元件的半导体装置的验证方法。选定一个的该多个非易失性存储元件的控制栅的电势设定为第一电势，其他非易失性存储元件的控制栅的电势设定为用于擦除存储于该选定一个的多个非易失性存储元件的数据的第二电势。在擦除存储于该选定一个的多个非易失性存储元件的数据之后，该选定一个的多个非易失性存储元件的控制栅的电势设定为第三电势，且其他非易失性存储元件的控制栅的电势设定为用于读取存储于该选定一个的多个非易失性存储元件的数据的第二电势。

在本发明的另一个模式中，可以提供设置有该非易失性半导体存储装置的纸币、硬币、有价证券、证书、无记名债券、包装容器、书籍、记录介质、车辆、食物、衣物、保健产品、日用品、化学制品、或者电子装置。

根据本发明，在擦除验证操作中，数据的读取和擦除可以通过仅改变选自串联连接的多个可再写非易失性存储元件的存储元件的控制栅的电势而执行。因此，功耗可以显著降低。

附图说明

在附图中：

图1示出了擦除验证操作中各个控制线的电势变化；

图2为示出了传统非易失性存储器的验证操作的方框图；

图3为示出了传统非易失性存储器的验证操作的方框图；

图4示出了单一存储元件的电特性；

图5示出了当从非易失性存储元件M30读取数据时控制线的电势之间的关系；

图6示出了当数据被写入时控制线的电势之间的关系；

图7示出了当数据被擦除时控制线的电势之间的关系；

图8示出了在擦除验证操作中当数据被读取时控制线之间的关系；

图9示出了根据本发明一个方面的非易失性半导体存储装置的方框图的示例；

图10示出了读取电路的示例；

图11示出了NAND型存储单元阵列的等效电路的示例；

图12为实施例模式2所示的非易失性存储元件的剖面视图；

图13示出了等离子体处理设备的结构；

图14为实施例模式2所示的非易失性存储元件的剖面视图；

图15为非易失性存储元件的能带图；

图16为非易失性存储元件的能带图；

图17为传统非易失性存储元件的能带图；

图18A和18B示出了非易失性存储元件的写入和读取操作；

图19为当数据被写入时非易失性存储元件的能带图；

图20为当电荷被存储时非易失性存储元件的能带图；

图21A和21B示出了非易失性存储元件的擦除操作；

图22为当数据被擦除时非易失性存储元件的能带图；

图23示出了根据本发明一个方面的非易失性半导体存储装置的顶视图的示例；

图24示出了根据本发明一个方面的非易失性半导体存储装置的顶视图的示例；

图25示出了根据本发明一个方面的非易失性半导体存储装置的顶视图的示例；

图26A至26C示出了根据本发明一个方面的非易失性半导体存储装置的制造方法的示例；

图27A和27B示出了根据本发明一个方面的非易失性半导体存储装置的制造方法的示例；

图28A至28C示出了根据本发明一个方面的非易失性半导体存储装置的制造方法的示例；

图29A至29C示出了根据本发明一个方面的非易失性半导体存储装置的制造方法的示例；

图30A至30C示出了根据本发明一个方面的非易失性半导体存储装置的用途使用的示例；以及

图31A至31E每个示出了根据本发明一个方面的非易失性半导体存储装置的用途使用的示例。

具体实施方式

实施例模式

以下参照附图描述本发明的实施例模式。注意，可以按照许多不同模式实施本发明。本领域技术人员容易理解，这里所解释的模式和细节可以通过各种方式改进而不脱离本发明的精神和范围。因此应该注意，本发明不应理解为限制于下面给出的实施例模式的描述。注意，在所有图示中使用相同的参考数字表示相似部分或者具有相似功能的部分，因此关于它们的描述被省略。

实施例模式1

实施例模式1将描述本发明的非易失性半导体存储装置(也称为非易失性存储器)的结构和工作。

图9为示出了根据本发明的非易失性半导体存储装置的方框图。该非易失性半导体存储装置包括存储单元阵列900、时序发生器901、电源控制器902、验证电路903、列解码器904、C选择器905、读取电路906、行解码器907、和R选择器908。

写入使能(WE)信号、擦除使能(EE)信号、读取使能(RE)信号和/或时钟(CLK)信号从外部输入到时序发生器901。此外，从验证电路输入判断信号。通过时序发生器901，控制信号输入到电源控制器902、验证电路903、读取电路906、和行解码器907。取决于执行写入、擦除或者读取，由此供给不同的信号。

响应于从时序发生器901输入的控制信号，电源控制器902将恰当的功率供给到C选择器905、读取电路906和R选择器908。

地址输入到列解码器904，且列解码器904响应于该地址而选择列。C选择器905将恰当的功率供给到由列解码器904选择的列中的位线和源线。地址输入到行解码器907，且行解码器907响应于该地址而选择行。R选择器908将恰当的功率供给到由行解码器907选择的行中的选择线和字线。

当读取使能(RE)信号被声明(assert)时且在验证操作过程中，使用读取电路906。选定存储元件的数据被读取，且该数据的值输出到外部或验证电路。

读取操作通过声明读取使能信号而被执行。当读取使能信号被声明时，由地址信号指定的存储元件被选择，且随后通过读取电路，数据从该选定的存储元件读出。

写入操作通过声明写入使能信号而被执行。当写入使能信号被声明时，由地址信号指定的存储元件被选择，且随后数据1被写入该选定的存储元件。在写入数据1之后，存储于选定的存储元件的数据和待写入的数据对比，使得写入的结果被确定。当两个数据相互吻合时，则认为写入操作正常地执行，写入操作终止。当两个数据不吻合时，则认为写入不充分并再次执行写入，且存储于选定存储元件内的数据与数据1再次对比。当两个数据吻合时，该重复停止以终止写入操作。

擦除操作通过声明擦除使能信号而被执行。当擦除使能信号被声明时，由地址信号指定的存储元件被选择，且随后数据0被写入该选定的存储元件。在擦除该数据之后，存储于选定的存储元件中的数据和待输入的数据对比，使得写入数据0的结果被确定。当两个数据相互吻合时，则认为擦除操作正常地执行，擦除操作终止。当两个数据不吻合时，则认为擦除不充分并再次执行擦除，且存储于选定存储元件内的数据与数据0再次对比。当两个数据吻合时，该重复停止以终止擦除操作。

存储单元阵列900包括多个存储单元。这里给出了使用NAND型的示例，图11示出了NAND型存储单元阵列的等效电路。NAND单元NS1连接到位线BL，在NAND单元NS1中多个非易失性存储元件(M0至M31)串联连接。多个NAND单元构成块BLK。图11所示块BLK1中字线的数目为32(字线WL0至WL31)。对于置于块BLK1同一行内的非易失性存储元件，与该行对应的字线WL共同连接到这些非易失性存储元件。

注意，非易失性存储元件具有与MOSFET(金属氧化物半导体场效应晶体管)相似的结构，其中可以长时间存储电荷的区域(电荷存储区域)设于沟道形成区域上方。该电荷存储区域也称为浮栅，因为该电荷存储区域形成于绝缘层上方，并被绝缘以与周围分隔。在该浮栅上，控制栅设置有夹置于它们之间的绝缘层。在具有这种结构的所谓浮栅型非易失性存储元件中，通过对控制栅施加电压而执行将电荷注入浮栅的操作或者从浮栅提取电荷的操作。换言之，浮栅型非易失性存储元件具有这样的系统，即，将被存储于浮栅内的电荷被注入或者提取以记忆数据。注意，字线电连接到控制栅。

在图11中，由于选择晶体管S1串联连接到非易失性存储元件M0至M31，因此这些非易失性存储元件都可视为一个集合且可以使用一个半导体层34形成。这种情况下，用于连接非易失性存储元件的布线可以省略以提高集成度。此外，相邻的NAND单元的分隔可以容易地实现。选择晶体管S1的半导体层36和NAND单元的半导体层38可以形成为相互分隔。当执行从非易失性存储元件M0至M31的浮栅提取电荷的擦除操作时，可以对每个NAND单元执行该擦除操作。此外，共同连接到一个字线(例如M30的行)的非易失性存储元件可以由一个半导体层40形成。

注意，存储单元阵列不限于上述示例，例如，选择晶体管S2可以另外布置于非易失性存储元件M0和源线SL之间。该选择晶体管S2的栅电极设置的电势可以是按照与选择晶体管S1导通时相同的方式用于导通的电势。例如，该电势可以等于选择晶体管S1的栅电极设置的电势，即信号线SG1设置的电势。

接着，参照NAND单元NS1描述写入、擦除和读取数据的操作。位线BL、源线SL、信号线SG1和字线WL连接到NAND单元。

图5示出了从非易失性存储元件M30读取数据时控制线电势之间的关系。这里描述字线WL30被选择的示例。将VGM设置到选定字线WL30，将驱动器电路低电势的源电势(VSS＝0V)设置到源线SL。此外，将VGH设置到未被选择的字线。驱动器电路高电势的源电势(VDL)设置到选择线SG1。因此，晶体管S1、非易失性存储元件M0至M29和M31导通。位线BL和源线SL之间是否电连接取决于存储于非易失性存储元件内的数据。对于未电连接的情形，位线BL的电势不改变，然而对于电连接的情形，位线BL的电势降低。由读取电路906检测该电势降低。

图6示出了电子被注入浮栅即数据写入时控制线电势之间的关系。在本示例中描述字线WL30被选择的情形。将用于写入的高电势(VWH)设置到字线WL30，将用于写入的低电势(VWL)设置到选定列内的位线BL和源线SL。可以将使元件之间电连接的电势设置到选择线SG1和未被选择的字线，在本示例中该电势采用VSS。因此，晶体管S1、非易失性存储元件M0至M29和M31导通。电压VWH-VWL施加于非易失性存储元件M30的控制栅和源极或漏极端之间，且非易失性存储元件的性能(阈值电压)偏移，使得即使当字线WL30的电势为在读取数据时设置的电势VGM，该非易失性存储元件仍导通。

图7示出了浮栅的电子被提取即数据擦除时控制线电势之间的关系。在本示例中，与上述示例相似，还描述了字线WL30被选择的情形。将用于擦除的低电势(VEL)设置到字线WL30，将用于擦除的高电势(VEH)设置到选定列内的位线BL和源线SL。可以将使元件之间电连接的电势设置到选择线SG1和未被选择的字线，且在本示例中，选择线SG1的电势为电势(VEH2)，电势(VEH2)比VEH高驱动器电路高电势的源电势(VDL)，未被选择的字线的电势为比VEH高VGH的电势(VEH3)。因此，晶体管S1、非易失性存储元件M0至M29和M31导通。电压VEL-VEH施加于非易失性存储元件M30的控制栅和源极或漏极端之间，且非易失性存储元件的性能(阈值电压)偏移，使得该非易失性存储元件在设置VGH时导通，尽管当字线WL30的电势为VGM时该非易失性存储元件截止。

接着，图8示出了当浮栅的电子被提取即为了擦除在验证操作中读取数据时控制线电势之间的关系。在本示例中，还描述选择字线WL30的情形。将比VEH高VGM的电势(VEH4)设置到字线WL30。此外，将用于擦除的高电势VEH设置到源线SL。将比VEH高VDL的VEH2设置到选择线SG1，将比VEH高VGH的VEH3设置到用于控制属于同一NAND单元的非易失性存储元件的字线中未被选择的字线。按照该方式，从选定位线BL读取的数据被输出。

通过使用读取数据时的电势即图5所示电势，在验证操作中读取数据，且随后响应于该数据，使用图7所示电势擦除数据。为了执行这种操作，需要大幅改变源线、选择线、以及用于控制属于同一NAND单元的非易失性存储元件的字线的电势。与此类似的重复读取和擦除的验证操作可能增大功耗。

然而，依据本发明，使用如图8所示的电势执行验证操作中的读取。图1示出了为了擦除在验证操作中各个控制线的电势变化。如在本发明中，当使用图8所示电势执行验证操作时，在如图1所示验证操作中仅选定字线WL30的电势发生大幅改变。因此根据本发明，电势将大幅改变的控制线的数目较小。

接着，图10示出了读取电路109的示例。在图10中，与读取电路109一起示出了电源控制器、时序发生器、列解码器和存储单元。注意，只有涉及读取的部分被示出，且参考数字100表示电源控制器，121表示时序发生器，108表示列解码器，119表示存储单元。读取电路109包括电平转移电路110和111、读出放大器115、电阻114、晶体管113、以及逻辑电路112、116、117和120。电源控制器100设置有用于读取的高电势源选择电路102。在该电路中，当擦除使能信号被声明时，103的电势为VEH2，当擦除使能信号未声明时，103的电势为VDL。当执行读取操作以及当在验证操作期间写入的数据被读取用于确认时，晶体管113导通。在读取的时刻，响应于写入存储单元119的数据，数据通过读出放大器115检测其大于或者低于107的电势而被读取。

通过使用这种电路，当擦除使能信号被声明时的验证操作为用于确认写入数据的重复擦除和读取。此时，当电势如本发明所述受控制时，选定字线的电势可以在VEL和VEH4之间切换。

因此根据本发明，当验证操作中的擦除被执行时，用于改变电势的控制线可以减少到仅一个选定字线。因此功耗可以显著降低。注意，NAND单元中包括的非易失性存储元件的数目以及非易失性存储元件的容量更大，因此这种有利效应变得更为显著。

对于NAND型非易失性存储元件的情形，较NOR型非易失性存储元件需要更精确地控制非易失性存储元件的阈值电压，因此更优选依据本发明执行验证操作。注意，执行该验证操作以得到更精确的控制，且在衬底电势不存在例如SOI的情形下，该验证操作尤其优选，因为此时需要写入和擦除数据同时恰当地控制周围非易失性存储元件的控制栅的电势。

注意，在本实施例模式中示出了具体的电压值，然而本发明不限于这些数值。只要一般操作中用于读取的电压与验证操作中用于读取的电压不同，且验证操作读取中的功耗可以降低，则可以采用另外电路配置和另外电压值。

在本实施例模式的结构中用于写入或读取的位宽没有具体限制。可以采用下述组合，例如针对各位的串行写入和串行读取、针对多位的并行写入和并行读取、同时读取一行和同时写入一列、或者同时读取一行和串行写入。

采用上述结构并如上所述地执行写入操作，本发明的非易失性存储器可以减小功耗。

本实施例模式可以与本说明书中其他实施例模式和实施例自由地组合。

实施例模式2

实施例模式2将参照附图描述可以用于本发明的非易失性半导体存储装置的非易失性存储元件的一个结构示例。图12为本实施例模式中非易失性半导体存储元件的剖面视图。该非易失性存储元件由具有绝缘表面的衬底10形成。具有绝缘表面的衬底10可以使用玻璃衬底、石英衬底、蓝宝石衬底、陶瓷衬底、在表面上设置有绝缘层的金属衬底等。

半导体膜14形成于具有绝缘表面的衬底10上。基底绝缘膜12可设于衬底10和半导体膜14之间。基底绝缘膜12防止例如碱金属的杂质从衬底10扩散并污染半导体膜14。基底绝缘膜12可视需要设置为阻挡层。

通过CVD方法、溅射方法等使用例如氧化硅、氮化硅、氮氧化硅(SiO_xN_y，(x＞y＞0))或者氧氮化硅(SiN_xO_y，(x＞y＞0))形成基底绝缘膜12。例如，对于使用双层结构形成基底绝缘膜12的情形，氧氮化硅膜可以形成为第一绝缘膜，氮氧化硅膜可以形成为第二绝缘膜。备选地，氮化硅膜可以形成为第一绝缘膜，氧化硅膜可以形成为第二绝缘膜。

优选使用单晶半导体或者多晶半导体形成半导体膜14。例如，半导体膜14可以按下述方式形成：半导体膜通过溅射方法、等离子体CVD方法或者低压CVD方法形成于衬底10的整个表面上，且该半导体膜被晶化与选择性刻蚀。换言之，为了分隔元件，优选地在绝缘表面上形成岛状半导体膜并使用该岛状半导体膜形成一个或多个非易失性存储元件。硅优选作为半导体材料。此外还可以使用锗硅半导体。半导体膜的晶化方法可以采用激光晶化法、使用快速热退火(RTA)或退火炉的晶化方法、使用促进晶化的金属元素的晶化方法、或者上述方法相互组合的方法。备选地，除了这种薄膜形成工艺之外，还可以使用单晶半导体膜形成于绝缘表面上的所谓SOI(绝缘体上硅)衬底。

按照这种方式，通过将形成于绝缘表面上的半导体膜分隔成岛状半导体膜，元件可以有效地形成为相互分隔，且对于存储元件阵列和外围电路形成于同一衬底上的情形也是如此。换言之，另外对于需要在约10至20V的电压下执行写入或擦除的存储元件阵列以及主要在工作于约3至7V的电压下执行数据输入/输出或者控制指令的外围电路形成于同一衬底上的情形，可以防止由于施加到各个元件的电压差异引起的相互干扰。

此外，单晶硅衬底(硅晶片)可以用做衬底。这种情况下，当衬底具有n型导电性时，在注入p型杂质元素的位置形成p型阱。按照该方式形成的p型阱的上层可以用做上述半导体层。

p型杂质元素可以添加到半导体膜14。该p型杂质元素例如硼可以按照约5×10¹⁵至1×10¹⁶原子/cm³的浓度添加。该杂质元素通过被添加到沟道形成区域而控制晶体管阈值电压且有效地发挥作用。沟道形成区域形成于与下面将要描述的栅极26下部几乎对应的区域内，并置于半导体膜14的一对杂质区域18(18a、18b)之间。

该对杂质区域18在非易失性存储元件中起着源极区和漏极区的作用。该对杂质区域18通过添加浓度约为1×10¹⁹至1×10²¹原子/cm³的n型杂质元素磷或砷而形成。

在半导体膜14上形成第一绝缘膜16、浮栅电极20、第二绝缘膜22和控制栅电极24。在本说明书中，从浮栅电极20到控制栅电极24的层叠结构可以称为栅极26。

第一绝缘膜16使用氧化硅或者氧化硅与氮化硅的层叠结构形成。第一绝缘膜16可以通过等离子体CVD方法或者低压CVD方法沉积绝缘膜而形成，但是优选利用等离子体处理通过固相氧化或者固相氮化而形成。这是因为利用等离子体处理通过氧化或者氮化半导体膜(通常为硅层)形成的绝缘膜具有致密的膜质量、高的耐压和高的可靠性。第一绝缘膜16优选是坚固的，因为其用做将电荷注入浮栅电极20的隧道绝缘膜。第一绝缘膜16优选形成1nm至20nm的厚度，更优选地为3nm至6nm。例如，对于栅极长度为600nm的情形，第一绝缘膜16可形成为3nm至6nm的厚度。

在利用等离子体处理的固相氧化处理或固相氮化处理中，优选使用由微波(通常为2.45GHz)激励，电子密度大于或者等于1×10¹¹cm^-3且小于或者等于1×10¹³cm^-3以及电子温度大于或者等于0.5eV且小于或者等于1.5eV的等离子体。按照这些条件，使得在500℃或者更低的温度下该固相氧化处理或者固相氮化处理中，形成致密的绝缘膜，并获得实用的反应速度。

当半导体膜14的表面通过等离子体处理被氧化时，该等离子体处理是在氧气气氛(例如，包含氧气(O₂)或者一氧化二氮(N₂O)与稀有气体(He、Ne、Ar、Kr和Xe中至少一种)的气氛，或者包含氧气或一氧化二氮、氢气(H₂)与稀有气体的气氛)中执行。此外，当半导体膜14的表面通过等离子体处理氮化时，该等离子体处理是在氮气气氛(例如，包含氮气(N₂)与稀有气体(He、Ne、Ar、Kr和Xe中至少一种)的气氛，包含氮气、氢气与稀有气体的气氛，或者包含NH₃和稀有气体的气氛)中执行。稀有气体可以使用例如Ar。备选地，也可以使用Ar和Kr混合的气体。

图13示出了用于执行等离子体处理的设备的结构示例。该等离子体处理设备包括衬底10将布置于其上的支座88、用于引入气体的气体供给部分84、连接到真空泵用于排放气体的排放端口86、天线80、电介质板82、以及为了产生等离子体而提供微波的微波供给部分92。此外，衬底10的温度可以由支座88设置有的温度控制部分90控制。

下面解释等离子体处理。注意，该等离子体处理包括对半导体膜、绝缘膜和导电层执行的氧化处理、氮化处理、氮氧化处理、氢化处理、以及表面改性处理。对于这些处理，可以依据期望目的而选择从气体供给部分84供给的气体。

氧化处理或氮化处理可以按下述进行。首先，处理腔被抽真空，并且从气体供给部分84引入包含用于等离子体处理的氧气或者氮气。衬底10被温度控制部分90加热至室温或者100至550℃的温度。注意，衬底10和电介质板82之间的距离约为20mm至80mm(优选为20mm至60mm)。接着，微波从微波供给部分92供给到天线80。随后，微波从天线80通过电介质板82引入处理腔，由此产生等离子体94。当由引入的微波激励等离子体时，可以产生具有低电子温度(3eV以下，优选1.5eV以下)和高电子密度(1×10¹¹ucm^-3以上)的等离子体。利用由该高密度等离子体产生的氧原子团(某些情形中包含OH原子团)和/或氮原子团(某些情形中包含NH原子团)，半导体膜的表面可以被氧化或者氮化。混合有例如氩气的稀有气体的等离子体处理气体由于受激励的稀有气体的物质而使得能够有效地产生氧原子团或者氮原子团。在该方法中，通过有效利用等离子体激励的活性原子团，通过固相反应的氧化、氮化、或者氮氧化可以在500℃以下的低温执行。

在图12中，作为由该等离子体处理形成的第一绝缘膜16的一个优选示例，通过在氧气气氛中执行等离子体处理，厚度为3nm至6nm的氧化硅层16a形成于半导体膜14上，且该氧化硅层的表面通过氮化等离子体处理以形成氮等离子体处理层16b。具体而言，氧化硅层16a通过在氧气气氛中等离子体处理首先形成于半导体膜14上，其厚度为3nm至6nm。接着，通过在氮气气氛中的等离子体处理，具有高氮浓度的氮等离子体处理层16b连续设于氧化硅层表面上或者该表面附近。注意，表述“表面附近”是指距氧化硅层表面约0.5nm至1.5nm深度的区域。例如，通过氮气气氛中的等离子体处理，在距表面约1nm的深度内的氧化硅层16a区域内包含20原子％至50原子％的氮。

在任何情况下，通过上述等离子体处理利用固相氧化处理或者固相氮化处理，可以得到与在950℃至1050℃形成的热氧化物膜相似的绝缘膜，即使使用温度上限为700℃以下的玻璃衬底。换言之，可以形成高度可靠的隧道绝缘膜用做非易失性存储元件的隧道绝缘膜。

浮栅电极20形成于第一绝缘膜16上。浮栅电极20优选使用半导体材料形成，满足一个或多个下述条件的材料可以被选用。

优选地，形成浮栅电极20的半导体材料的能隙小于半导体膜14的能隙。例如，形成浮栅电极的半导体材料的能隙与半导体膜的能隙的差值优选为0.1eV以上，前者能隙更小。这是因为低于半导体膜14的浮栅电极20导带底部的能级可以改善载流子(电子)的注入能力和电荷存储能力。

形成浮栅电极20的半导体材料优选具有低于形成半导体膜14的材料的电阻率。当浮栅电极20由具有低电阻率的半导体材料形成时，施加在控制栅电极和半导体膜之间的电压可以避免被浮栅电极分压，且电场可以有效地作用于该半导体膜上。例如，锗是优选的，因为锗的比电阻为40Ω·cm至70Ω·cm。可以将n型杂质添加到浮栅电极20以降低电阻率。例如，当浮栅电极20由此使用与半导体膜14相比具有更小带隙和更低电阻率的材料形成时，写入性能可以改善。

作为形成浮栅电极20的半导体材料，优选使用这样的材料，所述材料使得由第一绝缘膜16形成的浮栅电极20中电子的势能高于由第一绝缘膜16形成的半导体膜14中电子的势能。这是为了有利于载流子(电子)从半导体膜14注入浮栅电极20并防止电荷从浮栅电极20向外扩散。

浮栅电极20可以由第一浮栅电极层20a和第二浮栅电极层20b形成，如图14所示。当然，浮栅电极不限于两层结构，可以层叠多个层。形成为接触第一绝缘膜16的第一浮栅电极层20a优选由半导体材料形成，且可以选用满足一个或多个下述条件的材料。

优选地，形成第一浮栅电极层20a的半导体材料的能隙小于半导体膜14的能隙。例如，形成第一浮栅电极层20a的半导体材料的能隙与半导体膜14的能隙的差值优选为0.1eV以上，前者能隙更小。这是因为低于半导体膜14的第一浮栅电极层20a导带底部的能级可以改善电荷(电子)的注入能力和电荷存储能力。

形成第一浮栅电极层20a的半导体材料优选具有低于形成半导体膜14的材料的电阻率。当第一浮栅电极层20a由具有低电阻率的半导体材料形成时，施加在控制栅电极和半导体膜之间的电压可以避免被浮栅电极分压，且电场可以有效地作用于该半导体膜上。例如，锗是优选的，因为锗的比电阻为40Ω·cm至70Ω·cm。可以将n型杂质元素添加到第一浮栅电极层20a以降低电阻率。例如，当第一浮栅电极层20a由此使用与半导体膜14相比具有更小带隙和更低电阻率的材料形成时，写入性能可以改善。

作为形成第一浮栅电极层20a的半导体材料，优选使用这样的材料，所述材料使得由第一绝缘膜16引起的第一浮栅电极层20a中电子的势能高于由第一绝缘膜16引起的半导体膜14中电子的势能。这是因为电荷(电子)容易从半导体膜14注入第一浮栅电极层20a并防止电荷从第一浮栅电极层20a向外扩散。

用于形成图12所示浮栅电极20或者图14所示第一浮栅电极层20a的半导体材料通常可以是锗或者锗化合物。典型锗化合物为锗硅。这种情况下硅中优选包含10原子％以上的锗。当锗浓度低于10原子％时，作为组成元素的效应减弱，且能隙不会有效地变小。

在本发明的非易失性半导体存储装置中应用浮栅(下文中也称为电荷聚集层)以聚集电荷。当然，也可以使用其他材料形成浮栅，只要其具有相似的效应。例如，可以使用包含锗的三元半导体材料。此外，该半导体材料可以被氢化。另外，对于在非易失性存储元件中用做电荷聚集层的浮栅电极，还可以使用锗的氧化物或者氮化物或者锗化合物层。

对于如图14所示设于第二绝缘膜22侧上与第一浮栅电极层20a接触的第二浮栅电极20b，优选使用由硅或硅化合物形成的层。硅化合物可以采用氮化硅、氧氮化硅、碳化硅、包含浓度小于10原子％的锗的锗硅、金属氮化物、金属氧化物等。按照该方式，使用能隙大于第一浮栅电极层20a的材料形成的第二浮栅电极层20b可以防止聚集于浮栅的电荷泄漏到第二绝缘膜22侧。此外，第二浮栅电极层20b的材料可以使用金属氮化物、金属氧化物等。金属氮化物可以使用氮化钽、氮化钨、氮化钼、氮化钛等。金属氧化物可以使用氧化钽、氧化钛、氧化锡等。

无论如何，在图14中，当如前所述由硅、硅化合物、金属氮化物或金属氧化物形成的第二浮栅电极层20b设于由锗或锗化合物形成的第一浮栅电极层20a的上层侧上时，第二浮栅电极层可以用做制造工艺中防水或耐化学腐蚀的阻挡层。因此，可以在光刻工艺、刻蚀工艺、或者清洗工艺中容易处理衬底，且可以改善生产率。换言之，该浮栅可以容易处理。

通过低压CVD方法、等离子体CVD方法等，使用氧化硅、氮氧化硅(SiO_xN_y，(x＞y))、氮化硅(SiN_x)、氧氮化硅(SiN_xO_y，(x＞y))、氧化铝(Al_xO_y)等一层或多层形成设于第二浮栅电极层20b上的第二绝缘膜22。第二绝缘膜22形成为1nm至20nm的厚度，优选为5nm至10nm。例如，可以使用氧化硅层22b沉积在氮化硅层22a上的绝缘膜，其中氮化硅层22a沉积为厚度3nm，氧化硅层22b沉积为厚度5nm。此外，浮栅电极20可以经历等离子体处理，且可因此形成氮化物膜(例如对于锗用做浮栅电极20的情形，氮化物膜为氮化锗)。无论如何，当第一绝缘膜16和第二绝缘膜22与浮栅电极20接触的侧部的一个或者两个为氮化物膜或者经历氮化处理的层时，浮栅电极20可以避免被氧化。此外，高k材料例如氧化铪(HfO_x)或氧化钽(TaO_x)可以用做第二绝缘膜22。

控制栅电极24优选由选自钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铬(Cr)和铌(Nb)的金属或者包含该金属为主要成分的合金材料或化合物材料形成。此外，可以使用添加了例如磷的杂质元素的多晶硅。备选地，控制栅电极24可以由包括一个或多个层的层叠结构形成，例如由上述金属形成的金属氮化物层24a和金属层24b。金属氮化物可以使用氮化钨、氮化钼、或者氮化钛。通过提供金属氮化物层24a，金属层24b的粘合可以改善；因此，可以防止金属层24b剥离。此外，由于例如氮化钽的金属氮化物具有高的功函数，因此第一绝缘膜16的厚度可以较厚。

将参照图15的能带图解释图12所示的非易失性存储元件的工作机制。将参照图16的能带图解释图14所示的非易失性存储元件的工作机制。在下面能带图中，与图12和图15相同的部分用相同的参考数字表示。

图15示出了半导体膜14、第一绝缘膜16、浮栅电极20、第二绝缘膜22、控制栅电极24层叠的状态。图15示出的情形中，电压未施加到控制栅电极24，且半导体膜14的费米能级Ef和控制栅电极24的费米能级Efm相等。

半导体膜14和浮栅电极20由不同材料形成，第一绝缘膜16夹置于其间。半导体膜14的能隙Eg1(导带底部能级Ec与价带顶部能级Ev之间的能量差)和浮栅电极20的能隙Eg2不同，浮栅电极20具有比半导体膜14小的能隙。例如，半导体膜14可以使用硅(1.12eV)，而浮栅电极20可以使用锗(0.72eV)或锗硅(0.73至1.0eV)。锗或者锗硅可以被氢化。此时，锗或者锗硅中氢的含量为1至30原子％。第一浮栅电极层20a由包含氢的锗形成，第一浮栅电极层20a和第一绝缘膜16之间界面处的复合中心的数目可以减少。

当真空能级为0eV时，硅导带的能级为-4.05eV，锗导带的能级为-4.1eV。此外，氧化硅的导带的能级为-0.9eV。因此，相对于由第一绝缘膜16引起的对半导体膜14内的电子的势能(Be1)，半导体膜14和第一浮栅电极层20a的这种组合可以提高由第一绝缘膜16引起的对第一浮栅电极层20a的电子的势能(Be2)。换言之，对于电子的势能，即第一势垒Be1和第二势垒Be2具有不同值，其关系为Be2＞Be1。

图16示出了半导体膜14、第一绝缘膜16、浮栅电极20、第二绝缘膜22、控制栅24层叠的状态。图16示出的情形中，电压未施加到控制栅24，且半导体膜14的费米能级Ef等于控制栅电极24的费米能级Efm。

半导体膜14和至少浮栅电极20的第一浮栅电极层20a由不同材料形成，第一绝缘膜16夹置于其间。半导体膜14的能隙Eg1(导带底部能级Ec与价带顶部能级Ev之间的能量差)形成为不同于第一浮栅电极层20a的能隙Eg2，能隙Eg2形成为小于能隙Eg1。例如，半导体膜14可以使用硅(1.12eV)，第一浮栅电极层20a可以使用锗(0.72eV)或锗硅(0.73至1.0eV)。对于第二浮栅电极层20b采用多晶硅的情形，第二浮栅电极层20b的能隙大于第一浮栅电极层20a的能隙。该能隙差值作为势垒，针对通过第一绝缘膜16注入第一浮栅电极层20a的载流子。因此，注入的载流子可以避免泄漏到第二绝缘膜22的侧部，且还可以避免被俘获于第二浮栅电极层20b和第二绝缘膜22之间的界面处。

注意，第一绝缘膜16示为氧化硅层16a(约8eV)和氮等离子体处理层16b(约5eV)层叠的状态，其中氮等离子体处理层16b是通过等离子体处理氮化该氧化硅层的表面而得到的。此外，第二绝缘膜22也示为在浮栅20上层叠氮化硅层22a和氧化硅层22b的状态。

半导体膜14和第一浮栅电极层20a由不同材料形成，第一绝缘膜16夹置于其间。这种情况下，半导体膜14的能隙不同于第一浮栅电极层20a的能隙，且它们组合成使得第一浮栅电极层20a的能隙更小。例如，半导体膜14可以使用硅(1.12eV)，第一浮栅电极层20a可以使用锗(0.72eV)或者锗硅(0.73至1.1eV)。也就是说，半导体膜14的硅的能隙Eg1和第一浮栅电极层20a的锗的能隙Eg2满足关系Eg1＞Eg2。半导体膜14和第一浮栅电极层20a的由第一绝缘膜16导致的电子能量势垒，即第一势垒Be1和第二势垒Be2具有不同值，满足关系Be2＞Be1。在这些条件下，半导体膜14和第一浮栅电极层20a的导带底部能级之间产生能量差ΔE。该能量差ΔE作用于从半导体膜14注入浮栅电极20的电子被加速的方向，这将在下文中描述。因此，能量差ΔE有助于降低写入电压。

为了比较，图17示出了使用相同半导体材料形成半导体膜和浮栅电极时的能带图。该能带图示出了半导体膜01、第一绝缘膜02、浮栅电极03、第二绝缘膜04、和控制栅电极05依次层叠的状态。同样，当半导体膜01和浮栅电极03由相同硅材料形成时，当浮栅电极03形成较薄时，该半导体膜和浮栅电极之间的能隙不同。在图17中，半导体膜01的能隙用Eg1表示，浮栅电极03的能隙用Eg2表示。例如，通过形成为薄膜，硅的能隙从体状态值的1.12eV增大到约1.4eV。因此，在半导体膜01和浮栅电极03之间沿阻挡电子注入的方向产生能量差-ΔE。在这种条件下，将电子从半导体膜01注入浮栅电极03需要高的电压。换言之，为了降低写入电压，需要将浮栅电极03形成为与体硅一样厚，或者以高浓度添加n型杂质元素磷或砷。这是传统非易失性存储器的缺陷。

为了将电子注入浮栅电极20，可以使用利用热电子的方法以及利用F-N(Fowler-Nordheim)型隧道电流的方法。在本实施例模式中，电子通过利用F-N型隧道电流注入浮栅电极20。对于利用F-N型隧道电流的方法的情形，正电压施加到控制栅电极24，且电子通过F-N型隧道电流从半导体膜14注入浮栅电极20。

图18A示出了当电子通过F-N型隧道电流注入浮栅电极20时所施加的电压。高正电压(10至20V)施加到控制栅电极24，而源区18a和漏区18b设为0V。图19示出了此时的能带图。高的电场使得半导体膜14的电子可通过第一绝缘膜16注入浮栅20；因此F-N型隧道电流流过。如图15和16所解释，半导体膜14的能隙Eg1和浮栅电极20的能隙Eg2之间的关系为Eg1＞Eg2。这个差值作为自偏置，使得从半导体膜14的沟道形成区域注入的电子被加速朝向浮栅电极。因此电子的注入能力可以改善。

浮栅电极20导带底部的能级位于电子能量比半导体膜14导带底部的能级低ΔE的能级。因此，当电子注入浮栅电极20时，由该能量差值产生的内部电场出现。如前所述地通过半导体膜14和浮栅电极20的组合实现该现象。换言之，电子可以容易地从半导体膜14注入浮栅电极20，因此非易失性存储元件内的写入性能可以改善。当利用热电子将电子注入浮栅电极20时也可以获得这种效果。

在将电子存储于浮栅电极20期间，非易失性存储元件的阈值电压朝正方向偏移。这种状态可以视为数据“0”被写入的状态。图20示出了电荷存储状态的能带图。通过夹置于第一绝缘膜16和第二绝缘膜22之间，浮栅电极20的电子从能量的角度而言被存储。这意味着，尽管电势由于聚集于浮栅电极20内的载流子(电子)而增大，但是电子并没有从浮栅电极20释放，除非高于势能的能量被赋予电子。浮栅电极20导带底部的能级位于电子能量比半导体膜14导带底部的能级低ΔE的能级，且由此形成对于电子的能量势垒。通过该势垒，可以防止电子通过隧道电流释放到半导体膜14。换言之，在装置置于150℃恒温下的可靠性测试中，聚集于浮栅电极内的载流子也可以得到维持。

数据“0”被写入的状态按照下述被检测：该状态由如下电路检测，其中当中间电势Vread设置到控制栅电极24时晶体管不导通。中间电势为介于数据为“1”时阈值电压Vth1和数据为“0”时阈值电压Vth2之间的电压(这种情况下，Vth1＜Vread＜Vth2)。备选地，通过对源区18a和漏区18b施加偏置电压使得控制栅电极24设置为0V，依据非易失性存储元件是否导通，由此可以检测数据“0”被写入的状态，如图18B所示。

图21A示出了从浮栅电极20释放电荷且从非易失性存储元件擦除数据的状态。这种情况下，负偏置电压施加到控制栅电极24，且F-N型隧道电流在半导体膜14和浮栅电极20之间流动，数据可由此被擦除。备选地，如图21B所示，负偏置电压可施加到控制栅电极24，且高的正电压可施加到源区18a，由此F-N型隧道电流产生且电子可以被提取到源区18a侧。

图22示出了擦除状态时的能带图。由于第一绝缘膜16形成为较薄，浮栅电极20的电子在擦除操作中可以通过F-N型隧道电流而被释放到半导体膜14侧。此外，空穴可以容易地从半导体膜14的沟道形成区域注入。因此，通过空穴注入到浮栅电极20，可以实现基本的擦除操作。

当浮栅电极20使用锗和锗化合物形成时，第一绝缘膜16的厚度可以形成较薄。因此，电子可以通过隧道电流穿过第一绝缘膜16而容易注入浮栅电极20，因此有可能低电压工作。此外，由于电荷可以存储在低能级，因此可以实现电荷可稳定存储的有利效果。

根据本发明的非易失性存储元件具有如图15、16和19所示的结构，使得在半导体膜14和浮栅电极20之间产生Eg1＞Eg2的自偏置。这种关系是至关重要的，使得载流子可以容易地从半导体膜的沟道形成区域注入到浮栅电极。也就是说，写入电压可以降低，因此载流子不容易从浮栅电极释放。这可以改善非易失性存储元件的存储器存储性能。此外，作为浮栅电极的锗层掺入了n形杂质元素，因此自偏置可以起作用使得导带底部的能级可以进一步降低，且载流子可以更容易注入浮栅电极。换言之，写入电压可以减小，且非易失性存储元件的存储器存储性能可以改善。注意，所描述的是使用单层浮栅电极20的非易失性存储元件，然而该单层浮栅电极也可以应用于图14所示的非易失性存储元件。

如上所解释，在根据本发明的非易失性存储元件中，电荷可以容易地从半导体膜注入浮栅电极，且电荷可以避免从浮栅电极向外扩散。换言之，当非易失性存储元件工作为存储器时，数据可以在低电压下被高效地写入，且可以改善电荷存储性能。

本实施例模式可以与实施例模式1恰当地组合，由此降低功耗。此外，本实施例模式可以与除了实施例模式1之外的其他实施例模式和实施例恰当地组合。

实施例模式3

实施例模式3将参照附图描述非易失性半导体存储装置的示例。注意，本实施例模式示出了如下情形的非易失性半导体存储装置，存储器部分包含的非易失性存储元件和逻辑部分内包含的例如晶体管的元件同时形成，其中这些元件形成于与该存储器部分和存储器部分的执行控制等相同的衬底上。

在本实施例模式所示存储部分的等效电路图中，如在上面的实施例模式中所描述的图11所示，在选择晶体管S1和源线SL之间提供具有多个非易失性存储元件M0至M30和M31的NAND单元NS1。在图11中，选择晶体管S1和NAND单元NS1形成一个存储单元。

选择晶体管S1的栅电极连接到信号线SG1，选择晶体管S1的源电极和漏电极之一连接到位线BL，而另一个连接到非易失性存储元件M31的源电极或漏电极。此外，非易失性存储元件M0至M31的栅电极分别连接到字线WL0至WL31。此外，非易失性存储元件M0的源电极和漏电极之一连接到源线SL，而另一个连接到非易失性存储元件M1的源电极或漏电极。

注意，第一选择栅线SG1为用于选择连接到位线的各个存储单元的布线。

还应注意，设于存储器部分的选择晶体管所需的驱动电压高于设于逻辑部分的晶体管所需的驱动电压；因此优选地使设于存储器部分的晶体管的栅极绝缘膜等的厚度不同于设于逻辑部分的晶体管的栅极绝缘膜等的厚度。例如，为了获得具有低驱动电压和阈值电压变化小的晶体管，优选形成具有薄的栅极绝缘膜的薄膜晶体管。另一方面，为了获得具有高驱动电压的晶体管和具有高介电强度的栅极绝缘膜，优选形成具有厚的栅极绝缘膜的薄膜晶体管。

因此，本发明实施例模式将参照附图描述如下情形，为需要低驱动电压和阈值电压变化小的逻辑部分内的晶体管形成薄的绝缘膜，并为需要高驱动电压和高栅极绝缘膜介电强度的存储器部分内的晶体管形成厚的绝缘膜。图23至25为顶视图，图26A至26C、27A和27B、28A至28C、以及29A至29C为图23至25中沿线A-B、C-D、E-F、和G-H截取的剖面视图。此外，A和B之间的区域与C和D之间的区域示出了设于逻辑部分内的晶体管，E和F之间的区域示出了沿位线延伸方向设于存储器部分内的非易失性存储元件和晶体管，G和H之间的区域示出了沿字线延伸方向设于存储器部分内的非易失性存储元件。尽管本实施例模式将描述设于A和B之间区域内的薄膜晶体管为p沟道晶体管以及设于C和D之间的区域与E和F之间区域内的薄膜晶体管为n沟道晶体管的情形，但本发明的非易失性半导体存储装置不限于这些示例。

首先，岛状半导体膜1004、1006、1008和1010形成于衬底1000上，绝缘膜1002夹置于其间，且第一绝缘膜1012、1014、1016和1018分别形成为覆盖岛状半导体膜1004、1006、1008和1010。随后，作为非易失性存储元件浮栅的电荷聚集层1020形成为覆盖第一绝缘膜1012、1014、1016和1018(见图26A)。岛状半导体膜1004、1006、1008和1010可通过下述步骤形成：通过溅射方法、LPCVD方法、等离子体CVD方法等，以包含硅(Si)为主要成分的材料(例如Si_xGe_1-x)等，在预先形成于衬底1000上的绝缘膜1002上形成非晶半导体膜；晶化该非晶半导体膜；以及随后选择性地刻蚀该晶化半导体膜。注意，非晶半导体膜的晶化可以通过下述方法来执行：激光晶化法、使用快速热退火(RTA)或退火炉的热晶化方法、使用促进晶化的金属元素的热晶化方法、或者这些方法的组合方法。

对于使用激光辐射进行结晶或重结晶半导体膜的情形，可以使用LD泵浦连续波(CW)激光器(例如YVO₄的二次谐波(波长为532nm))作为激光光源。尽管频率并非具体限制于二次谐波，但从能量效率而言该二次谐波优于更高次谐波。当使用CW激光器辐射半导体膜时，可以连续地将能量作用于半导体膜。因此，一旦半导体膜制成熔融状态，该熔融状态可以被保持。此外，通过使用CW激光器扫描半导体膜，该半导体膜的固液界面可以移动，且可以沿该移动方向形成沿一个方向较长的晶粒。使用固体激光器的原因是为了得到比使用气体激光器等更稳定的输出，且因此可以预期更稳定的处理。注意，激光源不限于CW激光器，也可以使用重复率为10MHz以上的脉冲激光器。当使用具有高重复率的脉冲激光器时，半导体膜可以总是保持于熔融状态，只要激光的脉冲间隔短于从半导体膜熔融的时刻到该半导体膜固化时刻的时间间隔。因此，通过移动固液界面可以形成具有沿一个方向较长晶粒的半导体膜。还可以采用其他类型的CW激光器或者重复率为10MHz以上的脉冲激光器。例如，可以使用诸如Ar激光器、Kr激光器和CO₂激光器的气体激光器，或者可以使用诸如YAG激光器、YLF激光器、YAlO₃激光器、GdVO₄激光器、KGW激光器、KYW激光器、变石激光器、Ti：蓝宝石激光器、Y₂O₃激光器和YVO₄激光器。此外，还可以使用诸如YAG激光器、Y₂O₃激光器、GdVO₄激光器和YVO₄激光器的陶瓷激光器。对于金属气相激光器，其示例为氦镉激光器等。优选地从具有TEM₀₀(单横模)的激光振荡器辐射激光，这可以增加在辐射表面上得到的线性束斑的能量均匀度。此外还可以使用脉冲准分子激光器。

衬底1000选自玻璃衬底、石英衬底、金属衬底(例如陶瓷衬底或者不锈钢衬底)或例如Si衬底的半导体衬底。备选地，可以使用由聚对苯二甲酸乙二醇酯(PET)、聚萘二酸乙二醇酯(PEN)、聚醚砜(PES)、丙烯酸等制成的塑料衬底。

通过CVD方法、溅射方法等使用例如氧化硅、氮化硅、氮氧化硅(SiO_xN_y，(x＞y＞0))或者氧氮化硅(SiN_xO_y，(x＞y＞0))形成绝缘膜1002。例如，对于绝缘膜1002形成为具有双层结构的情形，优选形成氧氮化硅膜作为第一层绝缘膜，形成氮氧化硅膜作为第二层绝缘膜。备选地，可以形成氮化硅膜作为第一层绝缘膜，形成氧化硅膜作为第二层绝缘膜。据此，形成作为阻挡层的绝缘膜1002可以防止衬底1000中包含的例如Na的碱金属或者碱土金属的负面效应，否则这些碱金属或者碱土金属将扩散到形成于衬底上的元件内。注意，当石英用作衬底1000时，绝缘膜1002可以省略。

注意，尽管本实施例示范性地将使用衬底1000上的岛状半导体膜形成的晶体管示为薄膜晶体管，但是本发明不限于该示例。例如，衬底1000可以是具有n型或p型导电性的单晶Si衬底，化合物半导体衬底(GaAs衬底、InP衬底、GaN衬底、SiC衬底、蓝宝石衬底、ZnSe衬底等)、通过键合方法或SIMOX(注入氧隔离)方法形成的SOI(绝缘体上硅)衬底等。因此，可以使用单晶硅形成岛状半导体膜，并使用该膜形成晶体管。

对于使用单晶Si衬底、化合物半导体衬底、或者SOI衬底的情形，可以恰当地使用LOCOS(硅局部氧化)方法、沟槽隔离方法等形成元件隔离区域。此外，可以通过使用具有p型导电性的杂质元素选择性地掺杂半导体衬底而形成半导体衬底中的p型阱。作为具有p型导电性的杂质元素，可以使用硼(B)、铝(Al)、镓(Ga)等。

第一绝缘膜1012、1014、1016和1018可以通过对半导体膜1004、1006、1008和1010的表面施加热处理、等离子体处理等而形成。例如，通过高密度等离子体处理分别氧化、氮化或者氮氧化半导体膜1004、1006、1008和1010的表面而在半导体膜1004、1006、1008和1010上形成氧化物膜、氮化物膜、或者氮氧化物膜的第一绝缘膜1012、1014、1016和1018。注意，还可以使用等离子体CVD方法或溅射方法。

例如，对于通过高密度等离子体处理对包含硅为主要成分的半导体膜1004、1006、1008和1010的表面施加氧化处理或者氮化处理的情况，形成氧化硅(SiO_x)膜或者氮化硅(SiN_x)膜作为第一绝缘膜1012、1014、1016和1018。备选地，也可以在通过高密度等离子体处理对半导体膜1004、1006、1008和1010的表面施加氧化处理之后，执行另一个高密度等离子体处理以氮化半导体膜1004、1006、1008和1010的表面。这种情况下，氧化硅膜形成为接触半导体膜1004、1006、1008和1010，且包含氧和氮的膜(下文中称为“氮氧化硅膜”)形成于氧化硅膜上。也就是说，每个具有氧化硅膜和氮氧化硅膜的层叠的膜形成为第一绝缘膜1012、1014、1016和1018。

这里，第一绝缘膜1012、1014、1016和1018形成为1至10nm的厚度，优选为1至5nm的厚度。例如，通过对半导体膜1004、1006、1008和1010的表面施加高密度等离子体氧化处理在半导体膜1004、1006、1008和1010表面上形成厚度约为5nm的氧化硅膜之后，执行高密度等离子体氮化处理，使得在该氧化硅膜的表面上或者该表面附近形成氮等离子体处理层。具体而言，通过在氧气气氛下等离子体处理，在半导体膜14上形成厚度为3nm至6nm的氧化硅层16a，接着通过在氮气气氛下等离子体处理在该氧化硅层的表面上或者该表面附近形成具有高浓度氮的氮等离子体处理层。这里，通过在氮气气氛下执行等离子体处理，得到了在距离表面深度约为1nm的区域内包含20至50原子％的氧化硅层的结构。在氮等离子体处理层中，形成包含氧和氮的硅(氮氧化硅)。此时，高密度等离子体氧化处理和高密度等离子体氮化处理优选连续地执行而没有暴露于空气。通过连续地执行这些高密度等离子体处理，可以防止污染物进入，并改善生产效率。

注意，对于通过高密度等离子体处理氧化半导体膜的情形，该等离子体处理是在氧气气氛(例如，包含氧气(O₂)或者一氧化二氮(N₂O)与稀有气体(He、Ne、Ar、Kr和Xe中至少一种)的气氛；或者包含氧气或一氧化二氮、氢气(H₂)与稀有气体的气氛)中执行。另一方面，对于通过高密度等离子体处理氮化半导体膜的情形，该等离子体处理是在氮气气氛(例如，包含氮气(N₂)与稀有气体(He、Ne、Ar、Kr和Xe中至少一种)的气氛；包含氮气、氢气与稀有气体的气氛；或者包含NH₃和稀有气体的气氛)中执行。

稀有气体可以使用例如Ar。备选地，也可以使用Ar和Kr的混合气体。对于在稀有气体气氛中执行高密度等离子体处理的情形，第一绝缘膜1012、1014、1016和1018可包含用于等离子体处理的稀有气体(He、Ne、Ar、Kr和Xe中至少一种)。当使用Ar时，第一绝缘膜1012、1014、1016和1018可包含Ar。

在等离子体电子密度为1×10¹¹cm^-3以上且等离子体电子温度为1.5eV以下，在上述气体气氛中执行高密度等离子体处理。更具体而言，是在电子密度为1×10¹¹至1×10¹³cm^-3且电子温度为0.5至1.5eV下执行高密度等离子体处理。在形成于衬底1000上的处理对象(这里对应于半导体膜1004、1006、1008和1010)附近采用这种高的等离子体电子密度和低的等离子体电子温度，可以避免由于等离子体引起的对处理对象的损伤。此外，由于等离子体电子密度设置为高达1×10¹¹cm^-3以上，通过等离子体处理氧化或氮化处理对象而形成的氧化物膜或氮化物膜在膜厚度均匀性等方面优于通过CVD方法、溅射方法等形成的膜，因此可由此形成致密的膜。此外，由于等离子体电子温度低至1.5eV以下，氧化或者氮化处理可以在低于传统等离子体处理或者热氧化处理的温度下执行。例如，即使当等离子体处理是在比玻璃衬底的应变点低100℃或更多的温度下执行，氧化或者氮化处理仍然可以充分地执行。作为产生等离子体的频率，可以使用例如微波的高频(例如2.45GHz)。

在本实施例模式中，对于通过高密度等离子体氧化处理对象的情形，引入氧气(O₂)、氢气(H₂)和氩气(Ar)的混合气体。可以通过0.1至100sccm的氧气流速、0.1至100sccm的氢气流速和100至5000sccm的氩气流速引入这里所使用的混合气体。注意，优选地按氧气∶氢气∶氩气＝1∶1∶100的比率引入该混合气体。例如，可以通过5sccm的氧气流速、5sccm的氢气流速和500sccm的氩气流速引入该混合气体。

对于通过高密度等离子体处理执行氮化的情形，引入氮气(N₂)和氩气(Ar)的混合气体。可以通过20至2000sccm的氮气流速和100至10000sccm的氩气流速引入这里所使用的混合气体。例如，可以通过200sccm的氮气流速和1000sccm的氩气流速引入该混合气体。

在本实施例模式中，形成于设于存储器部分内的半导体膜1008上的第一绝缘膜1016作为随后完成的非易失性存储元件的隧道绝缘膜。因此，第一绝缘膜1016越厚，隧道电流越容易流过，因此存储器可以实现更高速的工作。然而，第一绝缘膜1016越薄，电荷越容易在低电压下聚集于随后形成的浮栅内，因此非易失性半导体存储装置可以实现更低的功耗。因此，第一绝缘膜1012、1014、1016和1018优选形成为较薄。

在半导体膜上形成薄绝缘膜的一般方法包括热氧化方法。然而，当衬底1000使用熔点不够高的衬底例如玻璃衬底时，很难通过热氧化方法形成第一绝缘膜1012、1014、1016和1018。此外，通过CVD方法或者溅射方法形成的绝缘膜由于其内部缺陷而不具有合格的薄膜质量，且存在当形成薄的膜时产生例如针孔的缺陷的问题。此外，当通过CVD方法或者溅射方法形成绝缘膜时，半导体膜端部的覆盖不足，且可能出现随后形成于第一绝缘膜1016上的导电膜等与该半导体膜短路的情形。因此，通过如本实施例模式所示的高密度等离子体处理形成第一绝缘膜1012、1014、1016和1018，可以形成比由CVD方法、溅射方法等形成的绝缘膜更为致密的绝缘膜。此外，半导体膜1004、1006、1008和1010的端部可以分别被第一绝缘膜1012、1014、1016和1018充分地覆盖。结果为，可以实现存储器的高速工作且可以改善电荷存储性能。注意，对于通过CVD方法或者溅射方法形成第一绝缘膜1012、1014、1016和1018的情形，优选地在形成绝缘膜之后通过高密度等离子体处理对该绝缘膜的表面施加氧化、氮化或者氮氧化处理。

电荷聚集层1020可以由硅(Si)、锗(Ge)、锗硅合金等的膜形成。注意在本实施例模式中，尤其优选地使用包含锗的例如锗(Ge)或锗硅合金的膜形成电荷聚集层1020。这里，通过在包含锗元素的气氛(例如GeH₄)中执行等离子体CVD方法，形成厚度为1至20nm优选地为5至10nm的包含锗为主要成分的膜作为电荷聚集层1020。注意，形成于设于存储器部分内的半导体膜1008上的电荷聚集层1020作为随后完成的非易失性存储元件的浮栅。如前所述，当半导体膜由包含Si为主要成分的材料形成，能隙小于Si的包含锗的膜设为该半导体膜上的电荷聚集层，且作为隧道氧化物膜的第一绝缘膜夹置于其间时，由该绝缘膜形成的电荷聚集层的电荷的第二势垒的能量高于由该绝缘膜形成的半导体膜的电荷的第一势垒。结果为，可以促进电荷从半导体膜注入电荷聚集层，且可以防止电荷聚集层内的电荷向外扩散。也就是说，当本发明的非易失性存储元件工作为存储器时，可以在低电压下高效地执行写入，且电荷存储性能可得到改善。

注意，电荷聚集层1020可以形成为由氮化硅、氮化锗和/或氮化锗硅形成的单层或者多层。当电荷聚集层1020由氮化硅、氮化锗和/或氮化锗硅形成时，氮化物膜中的多个陷阱能级可以用于俘获(捕获)从半导体膜通过隧道氧化物膜注入的电荷，尽管该氮化物膜为绝缘膜。也就是说，通过使用氮化硅、氮化锗和/或氮化锗硅形成电荷聚集层1020时，电荷可以被俘获于多个陷阱能级。因此，即使当隧道绝缘膜的一部分内存在缺陷时，但仅部分聚集电荷消失，因此电荷可以被连续地俘获。因此，隧道氧化物膜的厚度可以进一步减小，且就优选的电荷存储性能而言可以得到高度可靠的非易失性存储元件。此外，通过由氮化硅、氮化锗和/或氮化锗硅形成电荷聚集层1020，隧道氧化物膜的厚度可以减小，因此该非易失性存储元件本身可以微型化，这一点是优选的。

接着，形成于半导体膜1004和1006上的第一绝缘膜1012和1014与电荷聚集层1020被选择性地除去，使得形成于半导体膜1008上的第一绝缘膜1016和电荷聚集层1020以及形成于半导体膜1010上的第一绝缘膜1018和电荷聚集层1020仍保留。这里，设于存储器部分内的半导体膜1008和1010、第一绝缘膜1016和1018以及电荷聚集层1020被选择性地覆盖了抗蚀剂，且形成于半导体膜1004和1006上的第一绝缘膜1012和1014以及电荷聚集层1020随后通过刻蚀被选择性地除去(见图26B)。

接着，半导体膜1004和1006以及形成于半导体膜1008和1010上的部分电荷聚集层1020被选择性地覆盖了抗蚀剂1022，且未被抗蚀剂1022覆盖的部分电荷聚集层1020通过刻蚀被选择性地除去，使得部分电荷聚集层1020仍保留且电荷聚集层1021由此形成(见图26C和25)。

接着，第二绝缘膜1028形成为覆盖半导体膜1004和1006以及形成于半导体膜1008和1010上的第一绝缘膜1016和1018与电荷聚集层1021(见图27A)。

通过CVD方法、溅射方法等使用例如氧化硅、氮化硅、氮氧化硅(SiO_xN_y)(x＞y＞0)或者氧氮化硅(SiN_xO_y)(x＞y＞0)的绝缘材料形成具有单层或者叠层的第二绝缘膜1028。例如，对于将第二绝缘膜1028设为单层的情形，通过CVD方法形成厚度为5至50nm的氮氧化硅膜或者氧氮化硅膜。然而，对于将第二绝缘膜1028设为三层结构的情形，氮氧化硅膜可以形成为第一层绝缘膜，氮化硅膜可以形成为第二层绝缘膜，氮氧化硅膜可以形成为第三层绝缘膜。备选地，可以使用锗的氧化物或氮化物、氧化铪(HfO_x)、或氧化钽(TaO_x)形成第二绝缘膜1028。

注意，形成于半导体膜1008和1010上的第二绝缘膜1028作为随后完成的非易失性存储元件的控制绝缘膜。

接着，抗蚀剂1030选择性地形成为覆盖形成于半导体膜1008和1010上的第二绝缘膜1028，且形成于半导体膜1004和1006上的第二绝缘膜1028随后被选择性地除去(见图27B)。

接着，第三绝缘膜1032和1034形成为分别覆盖半导体膜1004和1006(见图28A)。

第三绝缘膜1032和1034由用于形成第一绝缘膜1012、1014、1016和1018的上述方法的任何一种形成。例如，通过高密度等离子体处理对半导体膜1004和1006的表面施加氧化、氮化或氮氧化处理，每个由氧化硅膜、氮化硅膜或氮氧化硅膜制成的第三绝缘膜1032和1034分别形成于半导体膜1004和1006上。

这里，第三绝缘膜1032和1034形成为1至20nm的厚度，优选地为1至10nm的厚度。例如，通过高密度等离子体氧化处理在半导体膜1004和1006的表面上形成氧化硅膜之后，执行高密度等离子体氮化处理，使得在该氧化硅膜的表面上或者表面附近形成氮等离子体处理层。这种情况下，形成于半导体膜1008上的第二绝缘膜1028的表面也被氧化或者氮化，由此形成氧化物膜或者氮氧化物膜。形成于半导体膜1004和1006上的第三绝缘膜1032和1034作为随后完成的晶体管的栅极绝缘膜。

接着，形成导电膜以覆盖形成于半导体膜1004和1006上的第三绝缘膜1032和1034以及形成于半导体膜1008和1010上的第二绝缘膜1028(见图28B)。这里，示出了导电膜1036和导电膜1038依次层叠作为导电膜的示例。无需说，该导电膜可以形成为具有单一层或者两层以上的层叠结构。

导电膜1036和1038可以由选自钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铝(Al)、铜(Cu)、铬(Cr)、铌(Ni)等的元素，或者包含该元素为主要成分的合金材料或化合物材料形成。还可以使用通过氮化上述元素形成的金属氮化物。此外，还可以使用掺杂了例如磷杂质元素的以多晶硅为代表的半导体材料。

这里采用了一种层叠结构，使得导电膜1036由氮化钽形成，且导电膜1038由钨形成于该导电膜1036上。备选地，还可以由氮化钨、氮化钼和/或氮化钛将导电膜1036形成为单层或层叠膜，由钽、钼和/或钛将导电膜1038形成为单层或层叠膜。

接着，层叠导电膜1036和1038通过刻蚀被选择性地除去，使得导电膜1036和1038部分残留于半导体膜1004、1006和1008上。结果为，形成用作栅电极的导电膜1040、1042、1044和1046(见图28C和图24)。注意，形成于设于存储器部分内的半导体膜1008上的导电膜1044用作随后完成的非易失性存储元件的控制栅。同时，导电膜1040、1042和1046用作随后完成的晶体管的栅电极。

接着，抗蚀剂1048选择性地形成为覆盖半导体膜1004，且以抗蚀剂1048与导电膜1042、1044和1046为掩模，半导体膜1006和1008掺杂了杂质元素，由此形成杂质区域(见图29A)。该杂质元素可以使用n型杂质元素或者p型杂质元素。该n型杂质元素可以使用磷(P)、砷(As)等。该p型杂质元素可以使用硼(B)、铝(Al)、镓(Ga)等。这里该杂质元素使用磷(P)。

在图29A中，通过对半导体膜1006和1008掺入杂质元素，沟道形成区域1050和用于形成源区或漏区的杂质区域1052形成于半导体膜1006内，而用于形成源区或漏区的杂质区域1056、用于形成LDD(轻掺杂漏极)区域的低浓度杂质区域1058、以及沟道形成区域1054形成于半导体膜1008内。此外，沟道形成区域1060和用于形成源区或漏区的杂质区域1062形成于半导体膜1008内。

形成于半导体膜1008内的低浓度杂质区域1058是由图29A中已经引入且穿过作为浮栅的电荷聚集区域1021的杂质元素形成。因此，沟道形成区域1054形成于与导电膜1044和电荷聚集层1021都重叠的半导体膜1008部分；低浓度杂质区域1058形成于与电荷聚集层1021重叠但与导电膜1044不重叠的半导体膜1008部分；高浓度杂质区域1056形成于与电荷聚集层1021和导电膜1044都不重叠的半导体膜1008部分。

注意，还可以使电荷聚集层1021和导电膜1044的尺寸或者位置互不相同。因此，使用n型杂质元素或p型杂质元素对非易失性存储元件的半导体膜的掺杂工艺可以选择性地执行，且该杂质元素的浓度也可以选择性地变化。

接着，选择性地形成抗蚀剂1066以覆盖半导体膜1006、1008和1010，且半导体膜1004以抗蚀剂1066和导电膜1040为掩模被掺杂了杂质元素，由此形成杂质区域(见图29B)。该杂质元素使用n型杂质元素或者p型杂质元素。该n型杂质元素可以使用磷(P)、砷(As)等。该p型杂质元素可以使用硼(B)、铝(Al)、镓(Ga)等。这里引入了一种杂质元素(例如硼(B))，其具有与图29A中引入到半导体膜1006和1008的杂质元素不同的导电类型。结果为，沟道形成区域1068和用于形成源区或漏区的杂质区域1070形成于半导体膜1004内。

接着，形成绝缘膜1072以覆盖第二绝缘膜1028、第三绝缘膜1032和1034、以及导电膜1040、1042、1044和1046。随后，导电膜1074形成于绝缘膜1072上，该绝缘膜电连接到形成于半导体膜1004、1006和1008内的杂质区域1052、1062和1070(见图29C和图23)。注意，电连接到杂质区域1062的导电膜1074用作位线BL0。

使用例如氧化硅(SiO_x)、氮化硅(SiN_x)、氮氧化硅(SiO_xN_y)(x＞y)或者氧氮化硅(SiN_xO_y)(x＞y)的包含氧或氮的绝缘膜；例如类金刚石碳(DLC)的包含碳的膜；例如环氧树脂、聚酰亚胺、聚酰胺、聚乙烯苯酚、苯并环丁烯或丙烯酸的有机材料；或者例如硅氧烷树脂的硅氧烷材料，绝缘膜1072可以通过CVD方法、溅射方法等形成为单层结构或者层叠结构。注意，硅氧烷材料对应于包含Si-O-Si键的材料。硅氧烷是一种具有硅(Si)和氧(O)键的骨架结构的材料。硅氧烷的取代基可以使用至少包含氢的有机基团(例如烷基或者芳香基)。此外，含氟的基团可以作为取代基，或者含氟的基团与至少包含氢的有机基团都可以作为取代基。

导电膜1074通过CVD方法、溅射方法等，由选自铝(Al)、钨(W)、钛(Ti)、钽(Ta)、钼(Mo)、镍(Ni)、铂(Pt)、铜(Cu)、金(Au)、银(Ag)、锰(Mn)、钕(Nd)、碳(C)、和硅(Si)的元素或者包含该元素为主要成分的合金材料或化合物材料形成为单层结构或者层叠结构。包含铝为主要成分的合金材料对应于例如包含铝为主要成分且还包含镍的材料，或者包含铝为主要成分且还包含镍以及碳和硅中一种或二者兼有的合金材料。导电膜1074优选地形成为具有阻挡膜、铝硅(Al-Si)膜和阻挡膜的层叠结构，或者阻挡膜、铝硅(Al-Si)膜、氮化钛(TiN)膜和阻挡膜的层叠结构。注意，该阻挡膜对应于由钛、氮化钛、钼、或者氮化钼制成的薄膜。具有低电阻值且不昂贵的铝和铝硅为适用于导电膜1074的材料。此外，通过在顶层和底层内提供阻挡层，可以防止产生铝或者铝硅的小丘。此外，当形成由具有强还原性能元素的钛制成的阻挡膜时，即使薄的天然氧化物膜形成于结晶半导体膜上时，该天然氧化物膜可以被还原且由此可以获得阻挡膜和结晶半导体膜之间的优良接触。

按照该方式，设于逻辑部分内的晶体管、设于存储器部分内的晶体管(这里为选择晶体管S1)以及非易失性存储元件M0至M31可由此形成。

本实施例模式可以恰当地与本说明书中任一其他实施例模式和实施例组合。

实施例1

实施例1将参照附图描述设置有本发明的上述非易失性半导体存储装置并能够无线数据通信的半导体装置的应用示例。可以无线数据通信的半导体装置根据用途也称为RFID标签、ID标签、IC标签、IC芯片、RF标签、无线标签、电子标签、或者无线芯片。

半导体装置800具有无线数据通信的功能，并包括高频电路810、电源电路820、复位电路830、时钟发生电路840、数据解调电路850、数据调制电路860、用于控制其他电路的控制电路870、存储电路880、以及天线890(图30A)。高频电路810是从天线890接收信号并将从数据调制电路860接收到的信号输出到天线890的电路；电源电路820是基于接收的信号产生电源电势的电路；复位电路830是产生复位信号的电路；时钟发生电路840是基于从天线890输入的接收信号而产生各种时钟信号的电路；数据解调电路850是解调接收到的信号并将解调的信号输出到控制电路870的电路；数据调制电路860是调制从控制电路870接收到的信号的电路。此外，控制电路870包括例如代码提取电路910、代码判定电路920、CRC判定电路930、和输出单元电路940。注意，代码提取电路910为提取被发送到控制电路870的指令中所包含的多个代码的电路；代码判定电路920是通过将提取的代码与参考代码进行比较而判定指令内容的电路；CRC电路930是基于判定代码而检测是否存在传输误差等的电路。

接着描述上述半导体装置的工作的示例。首先，天线890接收射频信号。当该射频信号通过高频电路810发送到电源电路820时，电源电路820产生高的电源电势(下文中称为VDD)。VDD被供给到半导体装置80中包含的电路。此外，通过高频电路810发送到数据解调电路850的信号被解调(下文中该信号称为解调信号)。另外，通过高频电路810发送到复位电路830的信号以及通过时钟发生电路840的解调信号被发送到控制电路870。由代码提取电路910、代码判定电路920、CRC判定电路930等分析发送到控制电路870的信号。接着，响应于分析信号而输出存储于存储电路880内有关半导体装置的数据。半导体装置的输出数据在输出单元电路940中编码。此外，半导体装置800的编码数据在数据调制电路860内被调制且从天线890作为射频信号被发送。注意，半导体装置800中包含的多个电路中的低电源电势(下文中称为VSS)是相同的；因此GND可以用作该VSS。此外，本发明的非易失性半导体存储装置可以应用于存储电路880。根据本发明，该非易失性半导体存储装置可以降低驱动电压，因此可以增大数据的无线通信距离。

按照该方式，通过在半导体装置800和读写器之间通信信号，可以读取该半导体装置上的数据。

半导体装置800可以是如下类型：电源通过电磁波供给到各个电路而不提供电源(电池)；或者电源(电池)是嵌入的，电源通过电源(电池)和电磁波供给到各个电路。

接着描述可以执行无线数据通信的半导体装置的应用的示例。包括显示部分3210的便携终端的侧表面设置有读写器3200，产品3220的侧表面设置有半导体装置3230(图30B)。当读写器3200置为靠近附着到产品3220上的半导体装置3230时，显示部分3210上显示有关产品的原材料或来源地、各个生产步骤的检查结果、销售过程的历史、产品说明等的数据。此外，当产品3260通过传送带传输时，可以使用读写器3240和附着到产品3260的半导体装置3250检查产品3260(图30C)。按照该方式，通过在系统中使用该半导体装置，可以容易地采集数据且因此可以实现更高的功能和更高的附加值。

本发明的非易失性半导体存储装置还可以应用于具有存储器的各种电子装置领域。例如，本发明的非易失性半导体存储装置可以应用于各种电子装置，例如照相机(例如摄像机或数码相机)、护目镜型显示器(例如头戴式显示器)、导航系统、音频再现设备(例如汽车音频设备或音频部件组合)、计算机、游戏机、便携式信息终端(例如移动计算机、移动电话、便携式游戏机或电子书)、设置有存储介质的图像再现装置(具体而言，用于再现诸如DVD(数字化多功能光盘)的存储介质的内容且具有用于显示再现图像的显示器的装置)等。图31A至31E示出了这种电子装置的具体示例。

图31A和31B示出了数码相机。图31B示出了图31A的后侧。该数码相机包含外壳2111、显示部分2112、透镜2113、操作键2114、快门按钮2115等。此外，该数码相机还包含可移动非易失性存储器2116，由数码相机采集的数据存储于存储器2116内。根据本发明形成的非易失性半导体存储装置可以应用于存储器2116。

图31C示出了为便携终端的一个典型示例的移动电话。该移动电话包含外壳2121、显示部分2122、操作键2123等。此外，该移动电话还包含可移动非易失性存储器2125，例如移动电话的电话号码的数据、图像数据、音频数据等可以存储于存储器2125内并且被再现。根据本发明形成的非易失性半导体存储装置可以应用于存储器2125。

图31D示出了为音频装置的一个典型示例的数码播放器。图31D示出的该数码播放器包含主体2130、显示部分2131、存储器部分2132、操作部分2133、一对耳塞2134等。注意，可以使用耳机或无线耳塞替代这一对耳塞2134。根据本发明形成的非易失性半导体存储装置可以应用于存储器部分2132。例如，通过使用存储容量为20至200千兆字节(GB)的NAND型非易失性存储器并操作该操作部分2133，图像或音频(音乐)可以被记录和再现。注意，通过在显示部分2131的黑色背景上显示白色文本，可以抑制功耗。这对于便携音频装置而言是尤其有效的。还要注意，设于存储器部分2132中的非易失性半导体存储装置是可去除的。

图31E示出了电子书(也称为电子纸)。该电子书包含主体2141、显示部分2142、操作键2143、和存储器部分2144。此外，可以将调制解调器结合到主体2141内，或者可以采用能够无线数据发送/接收的结构。根据本发明的非易失性半导体存储装置可以应用于存储器2144。例如，通过使用存储容量为20至200千兆字节(GB)的NAND型非易失性存储器并操作该操作键2143，图像或音频(音乐)可以被记录和再现。注意，设于存储器部分2144中的非易失性半导体存储装置是可去除的。

如前所述，本发明的非易失性半导体存储装置具有非常广的应用范围，使得该方法可以应用于具有存储器的各种领域的电子装置。

注意，本实施例可以与本说明书中的任意其他实施例模式恰当地组合。

本申请是基于2006年3月31日于日本专利局提交的日本专利申请No.2006-101262，其全部内容包含在此作为参考。

Claims

1.一种具有串联连接的第一和第二非易失性存储元件的半导体装置的验证方法，包括：

将所述第一非易失性存储元件的控制栅的电势设置为第一电势并将所述第二非易失性存储元件的控制栅的电势设置为第二电势，用于擦除存储于所述第一非易失性存储元件内的数据；以及

将所述第一非易失性存储元件的控制栅的电势设置为第三电势并将所述第二非易失性存储元件的控制栅的电势设置为所述第二电势，用于在擦除存储于所述第一非易失性存储元件内的数据之后读取存储于所述第一非易失性存储元件内的数据。

2.根据权利要求1的验证方法，其中各个所述第一和第二非易失性存储元件具有包括沟道形成区域和浮栅的半导体层，且其中所述浮栅由能隙小于所述半导体层的半导体材料形成。

3.根据权利要求1的验证方法，其中各个所述第一和第二非易失性存储元件具有包括沟道形成区域和浮栅的半导体层，且其中所述浮栅由锗或锗化合物形成。

4.根据权利要求1的验证方法，其中所述半导体装置结合到选自由照相机、护目镜型显示器、导航系统、音频再现设备、计算机、游戏机、便携式信息终端、图像再现装置组成的组的至少一种电子装置。

5.根据权利要求1的验证方法，其中所述半导体装置结合到纸币、硬币、有价证券、证书、无记名债券、包装容器、书籍、记录介质、车辆、食物、衣物、保健产品、日用品和化学制品中的至少一种。

6.根据权利要求1的验证方法，其中所述第一和第二非易失性存储元件共享相同的半导体层。

7.根据权利要求1的验证方法，其中所述第一和第二非易失性存储元件形成于具有绝缘表面的衬底上。

8.根据权利要求1的验证方法，其中所述第一和第二非易失性存储元件形成于包含硅的衬底上。

9.一种具有串联连接的多个非易失性存储元件的半导体装置的验证方法，包括：

选择所述多个非易失性存储元件中的一个；

设置所述多个非易失性存储元件的控制栅的电势，使得所述选定的非易失性存储元件的电势为第一电势且其余非易失性存储元件为第二电势，同时擦除存储于所述选定的非易失性存储元件内的数据；以及

设置所述多个非易失性存储元件的控制栅的电势，使得所述选定的非易失性存储元件的电势为第三电势且其余非易失性存储元件为所述第二电势，同时在擦除存储于所述选定的非易失性存储元件内的数据之后读取存储于所述选定的非易失性存储元件内的数据。

10.根据权利要求9的验证方法，其中各个所述多个非易失性存储元件具有包括沟道形成区域和浮栅的半导体层，且其中所述浮栅由能隙小于所述半导体层的半导体材料形成。

11.根据权利要求9的验证方法，其中各个所述多个非易失性存储元件具有包括沟道形成区域和浮栅的半导体层，且其中所述浮栅由锗或锗化合物形成。

12.根据权利要求9的验证方法，其中所述半导体装置结合到选自由照相机、护目镜型显示器、导航系统、音频再现设备、计算机、游戏机、便携式信息终端、图像再现装置组成的组的至少一种电子装置。

13.根据权利要求9的验证方法，其中所述半导体装置结合到纸币、硬币、有价证券、证书、无记名债券、包装容器、书籍、记录介质、车辆、食物、衣物、保健产品、日用品和化学制品中的至少一种。

14.根据权利要求9的验证方法，其中所述多个非易失性存储元件共享相同的半导体层。

15.根据权利要求9的验证方法，其中所述多个非易失性存储元件形成于具有绝缘表面的衬底上。

16.根据权利要求9的验证方法，其中所述多个非易失性存储元件形成于包含硅的衬底上。