KR101276215B1 - 불휘발성 반도체 기억장치의 베리파이 방법 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

저소비 전력의 불휘발성 반도체 기억장치를 제공한다. 직렬로 접속된 복수의 불휘발성 메모리 소자를 가지는 불휘발성 반도체 기억장치이며, 상기 불휘발성 메모리 소자는 채널 형성 영역을 가지는 반도체층과, 상기 채널 형성 영역과 대략 겹치는 위치에 설치된 제어 게이트를 가지고, 상기 불휘발성 메모리 소자로의 데이터의 기록, 소거, 제1의 판독 및 베리파이 기능에 있어서의 제2의 판독은 이 불휘발성 메모리 소자의 제어 게이트에 인가되는 전압을 변화시킴으로써 행해지고, 상기소거에 따르는 베리파이 기능에 있어서의 제2의 판독은 상기 복수의 불휘발성 메모리 소자 중 선택된 상기 불휘발성 메모리 소자의 제어 게이트의 전위만을 변동함으로써 행해지며, 이 전위에는 제1의 판독 전위와는 다른 전위를 공급한다.
불휘발성 메모리 소자, 반도체층, 베리파이 기능, 기록, 소거

Description

불휘발성 반도체 기억장치의 베리파이 방법{VERIFICATION METHOD FOR NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}
도 1은 소거할 때의 베리파이 동작에 있어서의 각 제어선의 전위의 변화를 설명하는 도면이다.
도 2는 종래의 불휘발성 메모리의 베리파이 동작을 설명하는 블럭도이다.
도 3은 종래의 불휘발성 메모리의 베리파이 동작을 설명하는 블럭도이다.
도 4는 메모리 소자 단체의 전기적 특성을 설명하는 도면이다.
도 5는 불휘발성 메모리 소자 M30으로부터 데이터를 판독할 경우의 각 제어선의 전위의 관계를 도시한 도면이다.
도 6은 데이터 기입시의 각 제어선의 전위의 관계를 도시한 도면이다.
도 7은 데이터를 소거할 경우의 각 제어선의 전위의 관계를 도시한 도면이다.
도 8은 소거할 때의 베리파이 동작에 있어서의 데이터 판독을 위한 제어선의 전위의 관계를 도시한 도면이다.
도 9는 본 발명의 불휘발성 반도체 기억장치의 블럭도의 일례를 도시한 도면이다.
도 10은 판독 회로의 일례를 도시한 도면이다.
도 11은 NAND형의 메모리 셀 어레이의 등가회로의 일례를 도시한 도면이다.
도 12는 실시의 형태 2에 나타내는 불휘발성 메모리 소자의 단면도이다.
도 13은 플라즈마 처리장치의 구성을 설명하는 도면이다.
도 14는 실시의 형태 2에 나타내는 불휘발성 메모리 소자의 단면도이다.
도 15는 불휘발성 메모리의 밴드 도이다.
도 16은 불휘발성 메모리의 밴드 도이다.
도 17은 종래의 불휘발성 메모리 소자의 밴드 도이다.
도 18은 불휘발성 메모리 소자의 기록 및 판독 동작을 설명하는 도면이다.
도 19는 기록 상태에 있어서의 불휘발성 메모리 소자의 밴드 도이다.
도 20은 전하유지 상태에 있어서의 불휘발성 메모리 소자의 밴드 도이다.
도 21은 불휘발성 메모리 소자의 소거 동작을 설명하는 도면이다.
도 22는 소거 상태에 있어서의 불휘발성 메모리 소자의 밴드 도이다.
도 23은 본 발명의 불휘발성 반도체 기억장치의 윗면의 일례를 도시한 도면이다.
도 24는 본 발명의 불휘발성 반도체 기억장치의 윗면의 일례를 도시한 도면이다.
도 25는 본 발명의 불휘발성 반도체 기억장치의 윗면의 일례를 도시한 도면이다.
도 26은 본 발명의 불휘발성 반도체 기억장치의 제작 방법의 일례를 도시한 도면이다.
도 27은 본 발명의 불휘발성 반도체 기억장치의 제작 방법의 일례를 도시한 도면이다.
도 28은 본 발명의 불휘발성 반도체 기억장치의 제작 방법의 일례를 도시한 도면이다.
도 29는 본 발명의 불휘발성 반도체 기억장치의 제작 방법의 일례를 도시한 도면이다.
도 30은 본 발명의 불휘발성 반도체 기억장치의 사용 형태의 일례를 도시한 도면이다.
도 31은 본 발명의 불휘발성 반도체 기억장치의 사용 형태의 일례를 도시한 도면이다.
[도면의 주요부분에 대한 부호의 설명]
M01∼31 : 불휘발성 메모리 소자 S1 : 선택 트랜지스터
WL : 워드 선 BL : 비트 선
SL : 소스 선 NS1 : NAND셀
201 : 기록/소거 회로 203 : 메모리 셀
900 : 메모리 셀 어레이 901 : 타이밍 제너레이터
902 : 전원 콘트롤러 903 : 베리파이 회로
904 : 칼럼 디코더 905 : C셀렉터
906 : 판독 회로 907 : 로우 디코더
908 : R셀렉터 910 : 코드 추출회로
920 : 코드 판정회로 930 : CRC판정회로
940 : 출력 유닛 회로 100 : 전원 콘트롤러
102 : 고전위 전원 선택회로 108 : 칼럼 디코더
109 : 판독 회로 110 : 레벨 시프터
111 : 레벨 시프터 112 : 논리 회로
113 : 트랜지스터 114 : 저항
115 : 센스 앰프 116 : 논리 회로
117 : 논리 회로 119 : 메모리 셀
120 : 논리 회로 121 : 타이밍 제너레이터
01 : 반도체막 02 : 절연막
03 : 부유 게이트 04 : 절연막
05 : 제어게이트 10 : 기판
12 : 바탕 절연막 14 : 반도체 막
16 : 절연막 18 : 불순물 영역
20 : 부유 게이트 전극 22 : 절연막
24 : 제어 게이트 전극 26 : 게이트
34 : 반도체층 36 : 반도체층
38 : 반도체층 40 : 반도체층
80 : 안테나 82 : 유전체판
84 : 가스 공급부 86 : 배기구
88 : 지지대 90 : 온도 제어부
92 : 마이크로파 공급부 94 : 플라즈마
16a : 산화 실리콘층 16b : 질소 플라즈마 처리층
18a : 소스 영역 18b : 드레인 영역
20a : 부유 게이트 전극 20b : 부유 게이트 전극
22a : 질화 실리콘층 22b : 산화 실리콘층
24a : 금속 질화물층 24b : 금속층
800 : 반도체 장치 810 : 고주파 회로
820 : 전원 회로 830 : 리셋트 회로
840 : 클록 발생 회로 850 : 데이터 복조 회로
860 : 데이터 변조 회로 870 : 제어 회로
880 : 기억 회로 890 : 안테나
본 발명은, 전기적으로 데이터의 기록, 판독 및 소거가 가능한 불휘발성 반도체 기억장치에 관한 것이다.
반도체 메모리에는, DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 플래시 메모리, EEPROM(Electrically Erasable Programmable Read Only Memory)등이 있다. EEPROM은, DAP(Digital Audio Player)등의 모바일 제품에 채용되며, 대용량화, 고선명화, 저소비 전력화가 중요하게 된다.
EEPROM에서는, 기록후 또는 소거후의 상태가 소정의 범위 내에 있음을 확인하는 동작을 포함한 베리파이 기록 또는 베리파이 소거를 행하는 것이 일반적이다. 특히, 저전압에서 동작하는 불휘발성 메모리에서는, 기록후 또는 소거후의 상태를 고정밀하게 제어할 필요가 있기 때문에, 이러한 베리파이 동작은 필수적이다.
베리파이 기록/소거에서는, 일정 기간의 기록/소거를 행하는 동작 기간과, 기록 또는 소거후의 상태가 소정의 범위내에 있음을 확인하는 판독 기간이 교대로 행해진다.
이러한 상태를, 도 2 및 도 3을 사용하여 설명한다. 도 2는 간단한 블럭도이며, 선택된 메모리 셀(203)에는 판독 회로(202)와 기록 /소거 회로(201)가 접속되어 있다. 판독 회로(202)에서는 베리파이 신호 Sv가 출력되어, 기록/소거 회로(201)에 입력된다. 기록/소거 회로(201)는, 베리파이 신호 Sv를 참조하여 기록/소거를 행한다. 베리파이 기록/소거의 순서를 도 3에 나타낸다. 도 3에 있어서, 우선 판독 회로가 동작하여(active로 표시), 판독이 행해진다. 이 때, 기록/소거 회로는 동작하지 않는다(not active로 표시). 판독 회로로부터 출력되는 베리파이 신호 Sv는, 데이터가 판독된 메모리 셀의 상태가 목적으로 하는 상태와 다른 경우에는 Low가 되고, 판독된 메모리 셀의 상태가 목적으로 하는 상태일 경우에는 High가 된다. 베리파이 신호 Sv가 Low인 경우에는, 판독 동작이 종료후에 기록 /소거 회로가 동작하여(active), 일정 기간의 기록/소거가 행해진다. 그 후 다시 판독이 행해져, 메모리 셀의 상태와 목적으로 하는 상태의 비교가 행해진다. 그리고, 마찬가지로 신호 Sv가 Low이면, 다시 일정 기간의 기록/소거가 행해진다. 이들을 되풀이하여, 베리파이 신호 Sv가 High가 된 시점에서, 베리파이 기록/소거가 종료한다. 이렇게 하여, 베리파이 동작이 행해진다.
한편, EEPROM은, 메모리 셀의 구성 및 구동방법에 의해, NOR형, NAND형, AND형의 종류가 있다.
일반적으로 NAND형 쪽이 NOR형보다도 집적도를 높일 수 있다. 이것은 1비트의 정보를 격납하는 데 필요한 메모리 소자와 트랜지스터의 총수를 NAND형이 더 줄일 수 있기 때문이다. 그러나, NAND형에서는, 메모리 소자의 임계값 전압을 NOR형보다도 높은 정밀도로 제어할 필요가 있으며, 이 점에서도 베리파이 동작은 반드시 필요하게 된다(비특허문헌 1).
[비특허문헌 1] 마스오카 후지오 저,「약진하는 플래시 메모리(개정 신판)」, 제1판, 2003년5월, P.150(도 4.11)
도 4에, 메모리 소자 단체의 전기적 특성을 나타낸다. 2개의 곡선은 각각 데이터 1이 격납되어 있는 경우와 0이 격납되어 있는 경우를 나타내고 있다. 데이터 0이 격납되어 있는 경우의 특성 곡선으로부터 부유 게이트에 전자를 주입하여 데이터 1이 격납되어 있는 경우의 특성곡선으로 천이시키는 것을 기록이라고 하고, 역으로 데이터 1이 격납되어 있는 경우의 특성곡선으로부터 부유 게이트로부터 전자 를 추출하여 데이터 0이 격납되어 있는 경우의 특성곡선으로 천이시키는 것을 소거라고 한다. NAND형의 메모리에서는, 판독시, 선택된 워드 선에 데이터 0이 격납되어 있는 경우의 특성곡선에 대해서는 ON, 즉 전류가 충분히 흐르고, 또한, 데이터 1이 격납되어 있는 경우의 특성곡선에 대해서는 OFF, 즉 전류가 흐르지 않는 전위(이하 VGM이라고 한다)로 설정하여, 같은 NAND셀에 속하는 메모리 소자를 제어하는 워드 선에서 상기 선택된 워드 선 이외의 워드 선으로 제어된 메모리 소자는 격납된 데이터에 상관없이, 양쪽의 특성곡선에 대하여 ON, 즉 전류가 충분히 흐르는 전위(VGH라고 한다)로 설정한다. 각 메모리 소자의 임계값 전압이 넓은 분포를 가지면, 그만큼 VGH등의 전위를 높게 설정할 필요가 있어, 소비 전력이 커진다.
상기 문제를 감안하여, 본 발명은 저소비 전력의 불휘발성 반도체 기억장치를 제공하는 것을 과제로 한다. 또 상기 불휘발성 반도체 기억장치를 구비하는 반도체 장치를 제공하는 것을 과제로 한다.
본 발명의 하나는, 직렬로 접속된 복수의 불휘발성 메모리 소자를 가지는 불휘발성 반도체 기억장치의 베리파이 방법이며, 상기 불휘발성 메모리 소자는 서로 이격되어 형성된, 한 쌍의 불순물 영역 사이에 채널 형성 영역을 가지는 반도체층과, 상기 채널 형성 영역과 겹치는 위쪽에, 제1의 절연층, 부유 게이트, 제2의 절 연층, 제어 게이트를 가지고, 상기 불휘발성 메모리 소자로의 데이터의 기록, 소거, 제1의 판독 및 베리파이 기능에 있어서의 제2의 판독은 이 불휘발성 메모리 소자의 제어 게이트에 인가되는 전압을 변화시킴으로써 행해지고, 상기 베리파이 기능에 있어서의 제2의 판독은 상기 복수의 불휘발성 메모리 소자 중 선택된 상기 불휘발성 메모리 소자의 제어 게이트의 전위를 변동함으로써 행해지고, 이 상기 전위는 제1의 판독 전위와는 다른 것을 특징으로 한다.
상기 구성에 있어서, 상기 부유 게이트는 상기 반도체층보다 작은 에너지갭을 가지는 반도체 재료로 형성되는 것을 특징으로 한다. 또한 상기 부유 게이트는, 게르마늄 혹은 게르마늄 화합물로 형성되는 것을 특징으로 한다.
본 발명의 하나는, 직렬로 접속된 복수의 불휘발성 메모리 소자를 가지는 불휘발성 반도체 기억장치의 베리파이 방법이며, 상기 불휘발성 메모리 소자는 서로 이격되어 형성된, 한 쌍의 불순물 영역 사이에 채널 형성 영역을 가지는 반도체층과, 상기 채널 형성 영역과 겹치는 위쪽에, 제1의 절연층, 부유 게이트, 제2의 절연층, 제어 게이트를 가지고, 상기 부유 게이트는, 적어도 제1의 층과 제2의 층으로 형성되고, 상기 불휘발성 메모리 소자로의 데이터의 기록, 소거, 제1의 판독 및 베리파이 기능에 있어서의 제2의 판독은 이 불휘발성 메모리 소자의 제어 게이트에 인가되는 전압을 변화시킴으로써 행해지고, 상기 베리파이 기능에 있어서의 제2의 판독은 상기 복수의 불휘발성 메모리 소자 중 선택된 상기 불휘발성 메모리 소자의 제어 게이트의 전위를 변동함으로써 행해지고, 이 전위는 상기 제1의 판독 전위와는 다른 것을 특징으로 한다.
상기 구성에 있어서, 상기 제1의 절연층에 접하는 제1의 층은, 반도체 재료로 형성되고, 상기 반도체 재료의 에너지갭은, 상기 반도체층의 에너지갭보다 작은 것을 특징으로 한다. 또한 상기 제1의 절연층에 접하는 제1의 층은, 게르마늄 혹은 게르마늄 화합물로 형성되는 것을 특징으로 한다.
본 발명의 하나는, 직렬로 접속된 복수의 불휘발성 메모리 소자를 가지는 반도체 장치의 베리파이 방법으로, 소거에 있어서, 상기 복수의 불휘발성 메모리 소자의 선택된 하나의 불휘발성 메모리 소자의 제어 게이트의 전위를 제1의 전위, 상기 선택된 하나의 불휘발성 메모리 소자 이외의 불휘발성 메모리 소자의 제어 게이트의 전위를 제2의 전위로 설정하고, 상기 소거의 후의 판독에 있어서, 상기 선택된 하나의 불휘발성 메모리 소자 이외의 불휘발성 메모리 소자의 제어 게이트의 전위를 상기 제2의 전위로 하고, 상기 선택된 하나의 불휘발성 메모리 소자의 제어 게이트의 전위를 제3의 전위로 설정하는 것을 특징으로 한다.
본 발명의 다른 형태에 있어서는, 상기 불휘발성 반도체 기억장치가 탑재되어 있는 것을 특징으로 하는 지폐, 동전, 유가 증권, 증서, 무기명 채권, 포장용 용기, 서적, 기록 매체, 운송 수단, 식품, 의류, 보건용품, 생활 용품, 약품 혹은 전자기기를 제공할 수도 있다.
본 발명의 실시의 형태를 도면에 의거하여 이하에 설명한다. 단, 본 발명은 많은 다른 양태로 실시하는 것이 가능하며, 본 발명의 취지 및 그 범위에서 벗어나지 않고, 그 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 실시의 형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 실시의 형태를 설명하기 위한 전체 도면에 있어서 동일 부분 또는 같은 기능을 가지는 부분에는 동일 부호를 붙여, 그 설명은 생략한다.
(실시의 형태 1)
본 실시의 형태에서는, 본 발명의 불휘발성 반도체 기억장치(불휘발성 메모리라고도 말한다)의 구성과 동작에 대하여 설명한다.
도 9에 본 발명의 불휘발성 반도체 기억장치의 블럭도의 일 예를 도시한다. 불휘발성 반도체 기억장치는, 메모리 셀 어레이(900), 타이밍 제너레이터(901), 전원 콘트롤러(902), 베리파이 회로(903), 칼럼 디코더(904), C셀렉터(905), 판독 회로(906), 로우 디코더(907), R셀렉터(908)를 가진다.
타이밍 제너레이터(901)에는, 라이트 이네이블 신호(WE), 소거 이네이블 신호(EE), 리드 이네이블 신호(RE), 클록 신호(CLK)가 외부로부터 입력된다. 또한 베리파이 회로로부터 판정 신호가 입력된다. 이 타이밍 제너레이터(901)에 의해, 전원 콘트롤러(902), 베리파이 회로(903), 판독 회로(906), 로우 디코더(907)에 제어신호가 입력된다. 또한, 기록, 소거 또는 판독 입력 중 어느 하나를 실행할지에 따라 다른 신호가 공급된다.
전원 콘트롤러(902)는, 타이밍 제너레이터(901)로부터 입력된 제어신호에 따라 적절한 전원을 C셀렉터(905), 판독 회로(906), R셀렉터(908)에 공급한다.
칼럼 디코더(904)에는 어드레스가 입력되어, 어드레스에 따른 열을 선택한다. C셀렉터(905)는, 칼럼 디코더(904)에 의해 선택된 열에 대하여 비트 선 및 소 스 선에 적절한 전원을 공급한다. 로우 디코더(907)에는 어드레스가 입력되어, 어드레스에 따른 행을 선택한다. R셀렉터(908)는, 로우 디코더(907)에 의해 선택된 행에 대하여 선택 선 및 워드 선에 적절한 전원을 공급한다.
판독 회로(906)는, 리드 이네이블 신호 RE가 어서트 되었을 때와 베리파이 동작 중에 이용된다. 선택된 메모리 소자의 데이터를 판독하여 그 값을 외부에 출력, 또는 베리파이 회로에 출력한다.
판독 동작은 리드 이네이블 신호가 어서트 됨으로써 행해진다. 리드 이네이블 신호가 어서트 되면, 우선, 어드레스 신호가 지정한 메모리 소자가 선택되어, 선택된 메모리 소자로부터 판독하여 회로를 통해 데이터를 판독한다.
기록 동작은, 라이트 이네이블 신호가 어서트 됨으로써 행해진다. 라이트 이네이블 신호가 어서트 되면, 우선, 어드레스 신호가 지정한 메모리 소자가 선택되고, 선택된 메모리 소자에 데이터 1이 기록된다. 그리고 데이터 1이 기록된 후, 선택된 메모리 소자에 격납된 데이터와 기록해야 할 데이터와의 비교를 행하는 것으로, 기록 결과의 확인을 행한다. 양쪽 데이터가 일치했을 경우에는 기록 동작이 정상으로 행해졌다고 판정하고, 기록 동작을 종료한다. 양쪽 데이터가 일치하지 않았을 경우에는, 기록이 부족하다고 판단하여 다시 기록을 행하고, 한번 더 선택된 메모리 소자에 격납된 데이터와 데이터 1과의 비교를 행한다. 양쪽 데이터가 일치하면 반복을 멈추고 기록동작을 종료한다.
소거 동작은 소거 이네이블 신호가 어서트 됨으로써 행해진다. 소거 이네이블 신호가 어서트 되면, 우선, 어드레스 신호가 지정한 메모리 소자가 선택되어, 선택된 메모리 소자에 데이터 0이 기록된다. 그리고 데이터가 소거된 후, 선택된 메모리 소자에 격납된 데이터와 입력되어야 할 데이터와의 비교를 행하는 것으로, 데이터 0의 기록 결과의 확인을 행한다. 양쪽 데이터가 일치했을 경우에는 소거 동작이 정상으로 행해졌다고 판정하고, 소거 동작을 종료한다. 양쪽 데이터가 일치하지 않았을 경우에는, 소거가 부족하다고 판단하여 다시 소거를 행하고, 한번 더 선택된 메모리 소자에 격납된 데이터와 데이터 0과의 비교를 행한다. 양쪽 데이터가 일치하면 반복을 멈추고 소거 동작을 종료한다.
메모리 셀 어레이(900)는 복수의 메모리 셀로 이루어진다. 또한, 여기에서는 NAND형를 사용한 예를 들어, 도 11에 NAND형의 메모리 셀 어레이의 등가회로를 나타낸다. 비트 선 BL에는, 복수의 불휘발성 메모리 소자(MO∼M31)를 직렬로 접속한 NAND셀 NS1이 접속되어 있다. 복수의 NAND셀이 모여 블록 BLK를 구성하고 있다. 또한, 도 11에서 나타내는 블록 BLK1의 워드 선은 32개이다(워드 선 WL0∼WL31). 블록 BLK1의 동일 행에 위치하는 불휘발성 메모리 소자에는, 이 행에 대응하는 워드 선 WL이 공통 접속되어 있다.
불휘발성 메모리 소자는, MOSFET(Metal Oxide Semiconductor Field effect transistor)와 유사의 구조를 가지고, 전하를 장기간 축적할 수 있는 영역이 채널 형성 영역 위에 설치된다. 이 전하축적 영역은 절연층 위에 형성되어, 주위와 절연 분리되어 있는 것으로 부유 게이트라고도 부르고 있다. 부유 게이트 위에는, 또한 절연층을 통해 제어 게이트를 구비하고 있다. 이러한 구조를 가지는 소위 부유 게이트형의 불휘발성 메모리 소자는, 제어 게이트에 인가하는 전압에 의해, 부유 게 이트에 전하를 주입 혹은 추출하는 동작이 행해진다. 즉 부유 게이트에 유지시키는 전하의 출입에 의해, 데이터를 기억하는 구조로 되어있다. 또한, 제어 게이트에는 워드 선이 전기적으로 접속되어 있다.
도 11에서는, 선택 트랜지스터 S1과 불휘발성 메모리 소자 M0∼M31이 직렬로 접속되어 있으므로, 이들을 하나의 묶음으로써 하나의 반도체층(34)으로 형성해도 된다. 이에 따라 불휘발성 메모리 소자를 연결하는 배선을 생략할 수 있으므로, 집적화를 도모할 수 있다. 또한 인접하는 NAND셀과의 분리를 용이하게 행할 수 있다. 또한 선택 트랜지스터 S1의 반도체층(36)과 NAND셀의 반도체층(38)을 분리하여 형성해도 좋다. 불휘발성 메모리 소자 MO∼M31의 부유 게이트로부터 전하를 추출하는 소거 동작을 행할 때, 그 NAND셀의 단위로 소거 동작을 행할 수 있다. 또한 하나의 워드 선에 공통 접속하는 불휘발성 메모리 소자(예를 들면 M30의 행)를 하나의 반도체층(40)으로 형성해도 된다.
또한, 메모리 셀 어레이는 상기에 한정되지 않고, 예를 들면 불휘발성 메모리 소자 MO과 소스 선 SL 사이에 선택용 트랜지스터 S2를 추가해도 된다. 또한, 이 선택용 트랜지스터 S2의 게이트 전극의 전위는 선택용 트랜지스터 S1이 ON되었을 때에는 마찬가지로 ON 되는 전위이면 되며, 예를 들면 선택용 트랜지스터 S1의 게이트 전극의 전위, 즉 신호 선 SG1과 같이 하면 된다.
다음에 데이터의 기록, 소거 및 판독의 동작에 대해서 NAND셀 NS1을 사용하여 설명한다. 또한, NAND셀에는, 비트 선 BL, 소스 선 SL, 신호 선 SG1 및 워드 선 WL에 접속되어 있다.
도 5는, 불휘발성 메모리 소자 M30으로부터 데이터를 판독할 경우의 각 제어선의 전위의 관계를 나타낸 것이다. 여기에서는 워드 선 WL30이 선택되어 있는 예에 대해서 설명한다. 선택된 워드 선 WL30은 VGM, 소스 선 SL은, 구동회로 저전위 전원전위(VSS=0V로 한다)로 설정된다. 또한, 선택되지 않은 워드 선은 VGH로 설정된다. 또한 선택 선 SG1은 구동회로 고전위 전원전위(VDL이라고 한다)로 설정된다. 이에 따라 트랜지스터 S1 및 불휘발성 메모리 소자 MO 내지 M29 및 M31은 ON이 된다. 비트 선 BL과 소스 선 SL이 전도상태가 되는 지 여부는 불휘발성 메모리 소자에 격납된 데이터에 의한다. 비전도 상태의 경우에는 비트 선 BL의 전위는 변하지 않지만, 전도상태의 경우에는 비트 선 BL의 전위가 떨어진다. 이것을 판독 회로(906)로 검지한다.
도 6은, 부유 게이트에 전자를 주입하는, 즉 데이터가 기록될 때의 각 제어선의 전위의 관계를 나타낸 것이다. 이 예에 있어서도 워드 선 WL30이 선택된 경우에 대해서 설명한다. 워드 선 WL30은 기록용 전위(VWH라고 한다)로 설정되고, 선택된 열의 비트 선 BL 및 소스 선 SL은, 기록용 저전위(VWL이라고 한다)로 설정된다. 선택 선 SG1 및 선택되지 않은 워드 선은 각 소자가 전도상태가 되는 전위이면 되고, 이 예에서는 VSS로 한다. 이에 따라 트랜지스터 S1 및 불휘발성 메모리 소자 MO 내지 M29 및 M31은 ON이 되고, 불휘발성 메모리 소자 M30의 제어 게이트와 소스, 드레인 단자 사이에 VWH-VWL의 전압이 인가되어, 이 불휘발성 메모리 소자의 특성(임계값 전압)을 워드 선 WL30의 전위가 데이터 판독 시에 설정하는 전위 VGM에서도 ON하도록 시프트한다.
도 7은, 부유 게이트의 전자를 추출하는, 즉 데이터를 소거할 경우의 각 제어선의 전위의 관계를 나타낸 것이다. 이 예에 있어서도 상기와 마찬가지로 워드 선 WL30이 선택되어 있는 경우에 대해 설명한다. 워드 선 WL30은 소거용 저전위(VEL이라고 한다)로 설정된다. 선택된 열의 비트 선 BL 및 소스 선 SL은, 소거용 고전위(VEH라고 한다)로 설정된다. 선택 선 SG1 및 선택되지 않은 워드 선은 각 소자가 전도상태가 되는 전위이면 되며, 여기에서는 선택 선 SG1의 전위를 VEH보다 구동회로 고전위 전원전위(VDL이라고 한다)만큼 높은 전위(VEH2)로 하고, 선택되지 않은 워드 선의 전위를 VEH보다 VGH만큼 높은 전위(VEH3)로 한다. 이에 따라 트랜지스터 S1 및 불휘발성 메모리 소자 MO 내지 M29 및 M31은 ON이 되고, 불휘발성 메모리 소자 M30의 제어 게이트와 소스, 드레인 단자 사이에 VEL-VEH의 전압이 인가되어, 이 불휘발성 메모리 소자의 특성(임계값 전압)을, 워드 선 WL30의 전위가 VGM에서는 OFF이지만, VGH이 설정되었을 때에는 ON하도록 시프트한다.
다음에 부유 게이트의 전자를 추출하는, 즉 소거할 때의 베리파이 동작에 있어서의 데이터 판독을 위한 제어선의 전위의 관계에 대해서 도 8을 사용하여 설명한다. 이 예에 있어서도 워드 선 WL30이 선택되고 있는 경우에 대해서 설명한다. 워드 선 W30은 VEH보다 VGM만큼 높은 전위(VEH4로 한다)로 설정된다. 또한 소스 선 SL은, 소거용 고전위 VEH로 설정된다. 선택 선 SG1은, VEH보다 VDL만큼 높은 전위인 VEH2, 같은 NAND셀에 속하는 불휘발성 메모리 소자를 제어하는 워드 선에서 선택되지 않은 워드 선은 VEH보다 VGH만큼 높은 전위인 VEH3으로 설정한다. 이렇게 하여, 선택된 비트 선 BL로부터 판독된 데이터가 출력된다.
데이터 판독 시의 전위, 즉 도 5에서 도시된 전위를 사용하여 베리파이 동작에 있어서의 데이터의 판독을 행하고, 그 후 그것에 따라 도 7에 나타낸 전위를 사용하여 소거하기 위해서는 소스 선 및 선택 선 및 같은 NAND셀에 속하는 불휘발성 메모리 소자를 제어하는 워드 선의 전위를 크게 변동시킬 필요가 있다. 이러한 판독과 소거를 반복하는 베리파이 동작은 소비 전력의 증대를 초래하게 된다.
그러나, 본 발명에서는 도 8에 나타낸 전위를 이용하여 베리파이 동작에 있어서의 판독을 행한다. 도 1에 소거할 때의 베리파이 동작에 있어서의 각 제어선의 전위의 변화에 대해서 나타낸다. 본 발명과 같이 도 8에서 나타낸 전위를 사용하여 베리파이 동작을 행하면, 도 1에 나타나 있는 바와 같이 베리파이 동작에 있어서 크게 전위를 움직이는 것은 선택된 워드 선 WL30만으로 된다. 따라서, 본 발명에 의해 대폭 전위를 움직여야 하는 제어선을 적게 할 수 있다.
다음에 판독 회로(109)의 일례를 도 10에 나타낸다. 또한, 도 10에는, 판독 회로(109)에 아울러 전원 콘트롤러, 타이밍 제너레이터, 칼럼 디코더, 메모리 셀 에 관해서도 기재하고 있다. 또한, 이들은 판독시에 관여하는 일부분만을 발췌하여, 각각 전원 콘트롤러(100), 타이밍 제너레이터(121), 칼럼 디코더(108), 메모리 셀(119)로 표기하고 있다. 판독 회로(109)는 레벨 시프터 110 및 111, 센스 앰프(115), 저항(114), 트랜지스터(113), 논리회로 112, 116, 117, 120을 가진다. 또한 전원 콘트롤러(100)에 판독 고전위 전원선택 회로(102)를 설치한다. 이 회로는, 소거 이네이블 신호가 어서트 되어 있을 때에는 103의 전위는 VEH2가 되어 어서트 되지 않을 때에는 VDL이 된다. 트랜지스터(113)는, 판독 동작 시와 베리파이 중에 기록된 데이터를 확인하기 위해 판독할 때에 ON이 된다. 판독 시는 메모리 셀(119)에 기록된 데이터에 따라 107의 전위보다도 위나 아래를 센스 앰프(115)로 검지함으로써 데이터를 판독한다.
이러한 회로를 사용하면 소거 이네이블 신호가 어서트 될 때의 베리파이의 동작은 소거와 기록된 데이터 확인을 위한 판독의 반복이 된다. 이때 본 발명과 같은 전위의 제어를 행하면 선택된 워드 선의 전위를 VEL과 VEH4로 전환하면 된다.
따라서, 본 발명을 적용함으로써 베리파이 동작에 의한 소거를 행할 때 전위를 변동시키는 제어선을 단지 선택된 워드 선으로 줄이는 것이 가능하게 된다. 따라서, 소비 전력을 대폭적으로 저감 할 수 있다. 또한, NAND셀이 가지는 불휘발성 메모리 소자의 수 및 각각의 불휘발성 메모리 소자의 용량이 많은 만큼 그 효과는 현저하게 된다.
또한, NAND형 불휘발성 메모리 소자의 경우, 불휘발성 메모리 소자의 임계값 전압을 NOR형보다도 정밀하게 제어할 필요가 있기 때문에, 본 발명에 의한 베리파이 동작을 행하는 것은 더욱 효과적이다. 또한, 정밀하게 제어하기 위해 베리파이 동작을 행하지만, SOI 등 기판의 전위가 존재하지 않는 경우에는, 주변의 불휘발성 메모리 소자의 제어 게이트의 전위를 적절히 제어하여 기록 및 소거를 행할 필요가 있기 때문에 특히 유효하다.
또한, 본 실시의 형태에 있어서, 구체적인 전압을 지정했지만, 통상의 판독 시와 베리파이 동작에 있어서의 판독 전압이 다르고, 베리파이 동작에 있어서의 판독 조작에 의한 소비 전력을 저감하는 것이 가능하면 상기에 한정되지 않고, 다른 회로 구성, 전압이어도 상관없다.
또한, 본 실시의 형태에 나타낸 구성에 있어서, 기록이나 판독을 행하는 비트 폭에 특별히 지정은 없다. 1비트씩의 직렬 기록과 직렬 판독, 복수 비트의 병렬 기록과 병렬 판독, 1행 동시 판독과 1행 동시 기록, 또는, 1행 동시 판독과 직렬 기록의 조합이어도 된다.
이상과 같은 구성 및 기록 동작을 행하는 것으로, 본 발명의 불휘발성 메모리는, 소비 전력을 저감하는 것이 가능하게 된다.
또한, 본 실시의 형태는, 본 명세서중의 실시의 형태 및 다른 실시예와 적절히 조합하는 것이 가능하다.
(실시의 형태 2)
본 실시의 형태에서는 본 발명의 불휘발성 반도체 기억장치에 탑재가능한 불휘발성 메모리 소자의 하나의 구성예에 대해 도면을 사용하여 설명한다. 도 12에 본 실시의 형태에 있어서의 불휘발성 메모리 소자의 단면도에 대해서 도시한다. 이 불휘발성 메모리 소자는, 절연 표면을 가지는 기판(10)을 사용하여 제작되고 있다. 절연 표면을 가지는 기판(10)으로서는, 유리 기판, 석영 기판, 사파이어 기판, 세라믹 기판, 표면에 절연막이 형성된 금속 기판 등을 사용할 수 있다.
이 절연 표면을 가지는 기판(10)위에 반도체막(14)이 형성되어 있다. 기판(10)과 반도체막(14) 사이에는, 바탕 절연막(12)을 형성해도 된다. 이 바탕 절연막(12)은, 기판(10)으로부터 반도체막(14)으로 알칼리 금속 등의 불순물이 확산하여 오염되는 것을 막는 것이다. 또 바탕 절연막(12)은, 블록킹층으로서 적절히 설 치해도 된다.
바탕 절연막(12)으로서는, CVD법이나 스퍼터링법 등을 사용하여, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘(SiOxNy)(x>y>0), 질화산화 실리콘(SiNxOy) (x>y>0)등의 절연재료를 사용하여 형성한다. 예를 들면 바탕 절연막(12)을 2구조로 할 경우, 제1층째의 절연막으로서 질화산화 실리콘 막을 형성하고, 제2층째의 절연막으로서 산화 질화 실리콘 막을 형성하면 된다. 또한 제1층째의 절연막으로서 질화 실리콘 막을 형성하고, 제2층째의 절연막으로서 산화 실리콘 막을 형성해도 된다.
반도체막(14)은, 단결정 반도체 또는 다결정 반도체로 형성된 것을 사용하는 것이 바람직하다. 예를 들면 기판(10)위에 스퍼터링법, 플라즈마 CVD법 혹은 감압CVD법에 의해 기판(10)의 전체면에 형성된 반도체막을 결정화시킨 후, 선택적으로 에칭하여 반도체막(14)을 형성할 수 있다. 즉, 소자분리의 목적으로, 절연 표면에 섬 형상의 반도체막을 형성하고, 상기 섬 형상 반도체막을 사용하여 하나 또는 복수의 불휘발성 메모리 소자를 형성하는 것이 바람직하다. 반도체 재료로서는, 실리콘이 바람직하고, 그 밖에 실리콘 게르마늄 반도체를 사용할 수도 있다. 반도체막의 결정화법으로서는, 레이저 결정화법, 순간 열 어닐(RTA) 또는 퍼니스 어닐 로를 사용한 열처리에 의한 결정화법, 결정화를 조장하는 금속 원소를 사용하는 결정화법 또는 이들 방법을 조합하여 행하는 방법을 채용할 수 있다. 또한 이러한 박막형성 프로세스로 바꾸어, 절연 표면에 단결정 반도체막을 형성한 소위 SOI(Silicon on Insulator)기판을 사용해도 된다.
이와 같이, 절연 표면에 형성된 반도체막을 섬 형상으로 분리 형성하는 것으로 동일 기판 위에 메모리 소자 어레이와 주변회로를 형성했을 경우에도, 유효하게 소자분리를 할 수 있다. 즉, 10V∼20V정도의 전압으로 기록이나 소거를 행할 필요가 있는 메모리 소자 어레이와, 3V∼7V정도의 전압으로 동작하여 데이터의 입출력이나 명령의 제어를 주로 행하는 주변회로를 동일 기판 위에 형성한 경우에도, 각 소자에 인가하는 전압의 차이에 의한 상호의 간섭을 막을 수 있다.
또한 기판으로서 단결정 실리콘 기판(실리콘 웨이퍼)을 이용해도 되고, 그 경우 기판이 n형인 경우에는 p형의 불순물이 주입된 p웰을 형성한다. 이와 같이 형성된 p웰의 상층을 전술한 반도체층으로서 이용해도 된다.
반도체막(14)에는 p형 불순물이 주입되어 있어도 된다. p형 불순물로서, 예를 들면 붕소가 이용되고, 5×1015 atoms/cm3∼1×1016atoms/cm3정도의 농도로 첨가되어 있어도 된다. 이것은, 트랜지스터의 임계값 전압을 제어하기 위한 것으로, 채널 형성 영역에 첨가되는 것으로 유효하게 작용한다. 채널 형성 영역은, 후술하는 게이트(26)의 아래쪽과 대략 일치하는 영역에 형성되는 것이며, 반도체막(14)의 한 쌍의 불순물 영역(18)(18a, 18b) 사이에 위치하는 것이다.
한 쌍의 불순물 영역(18)은 불휘발성 메모리 소자에 있어서 소스 영역 및 드레인 영역으로서 기능하는 영역이다. 한 쌍의 불순물 영역(18)은 n형 불순물인 인 혹은 비소를 약 1×1019∼1021atoms/cm3의 농도로 첨가하는 것으로 형성된다.
반도체막(14)위에는 제1의 절연막(16), 부유 게이트 전극(20), 제2의 절연 막(22), 제어 게이트 전극(24)이 형성되지만, 본 명세서에서는, 부유 게이트 전극(20)부터 제어 게이트 전극(24)까지의 적층구조를 게이트(26)로 부르는 경우가 있다.
제1의 절연막(16)은 산화 실리콘 혹은 산화 실리콘과 질화 실리콘의 적층 구조로 형성한다. 제1의 절연막(16)은, 플라즈마 CVD법이나 감압 CVD법에 의해 절연막을 퇴적하는 것으로 형성해도 되지만, 바람직하게는 플라즈마 처리에 의한 고상산화 혹은 고상질화로 형성하면 된다. 반도체막(대표적으로는 실리콘층)을 플라즈마 처리에 의해 산화 또는 질화함으로써 형성한 절연막은, 치밀하여 절연 내압이 높고 신뢰성에 뛰어나기 때문이다. 제1의 절연막(16)은, 부유 게이트 전극(20)에 전하를 주입하기 위한 터널 절연막으로서 사용하므로, 이와 같이 튼튼한 것이 바람직하다. 이 제1의 절연막(16)은 1nm∼20nm, 바람직하게는 3nm∼6nm의 두께로 형성하는 것이 바람직하다. 예를 들면 게이트 길이를 600nm으로 할 경우, 제1의 절연막(16)은 3nm∼6nm의 두께로 형성할 수 있다.
플라즈마 처리에 의한 고상산화 처리 혹은 고상질화 처리로서, 마이크로파(대표적으로는 2.45GHz)로 여기되고, 전자밀도가 1×1011cm- 3이상 1 × 1013cm-3 이하, 전자온도가 0.5eV이상 1.5eV이하의 플라즈마를 이용하는 것이 바람직하다. 500℃이하의 온도에 있어서의 고상산화 처리 혹은 고상질화 처리에 있어서, 치밀한 절연막을 형성함과 동시에 실용적인 반응속도를 얻기 위함이다.
이 플라즈마 처리에 의해 반도체막(14)의 표면을 산화할 경우에는, 산소분위 기 하(예를 들면 산소(02) 또는 일산화 이질소(N20)와 희가스(He, Ne, Ar, Kr, Xe의 적어도 하나를 포함한다) 분위기 하, 혹은 산소 또는 일산화 이질소와 수소(H2)와 희가스 분위기 하)에서 행한다. 또한 플라즈마 처리에 의해 질화를 할 경우에는, 질소 분위기 하(예를 들면 질소(N2)와 희가스(He, Ne, Ar, Kr, Xe의 적어도 하나를 포함한다) 분위기 하, 질소와 수소와 희가스 분위기 하, 혹은 NH3과 희가스 분위기 하)에서 플라즈마 처리를 행한다. 희가스로서는, 예를 들면 Ar을 사용할 수 있다. 또한 Ar과 Kr를 혼합한 가스를 사용해도 된다.
도 13에 플라즈마 처리를 행하기 위한 장치의 구성예를 도시한다. 이 플라즈마 처리장치는, 기판(10)을 배치하기 위한 지지대(88)와, 가스를 도입하기 위한 가스 공급부(84), 가스를 배기하기 위해 진공펌프에 접속하는 배기구(86), 안테나(80), 유전체판(82), 플라즈마 발생용의 마이크로파를 공급하는 마이크로파 공급부(92)를 가지고 있다. 또한 지지대(88)에 온도 제어부(90)를 설치함으로써, 기판(10)의 온도를 제어하는 것도 가능하다.
이하에, 플라즈마 처리에 대하여 설명한다. 또한, 플라즈마 처리는, 반도체막, 절연막, 도전층에 대한 산화 처리, 질화 처리, 산질화 처리, 수소화 처리, 표면개질 처리를 포함하고 있다. 이들의 처리는, 그 목적에 따라, 가스 공급부(84)로부터 공급하는 가스를 선택하면 된다.
산화 처리 혹은 질화 처리를 행하기 위해서는 아래와 같이 하면 된다. 우선, 처리 실내를 진공으로 하고, 가스 공급부(84)로부터 산소 또는 질소를 포함하는 플 라즈마 처리용 가스를 도입한다. 기판(10)은 실온 혹은 온도 제어부(90)에 의해 100℃∼550℃로 가열한다. 또한, 기판(10)과 유전체판(82)과의 간격은, 20mm∼80mm (바람직하게는 20mm에서 60mm)정도이다. 다음에 마이크로파 공급부(92)로부터 안테나(80)에 마이크로파를 공급한다. 그리고 마이크로파를 안테나(80)로부터 유전체판(82)을 통해 처리실 내로 도입함으로써, 플라즈마(94)를 생성한다. 마이크로파의 도입에 의해 플라즈마의 여기를 행하면, 저전자 온도(3ev이하, 바람직하게는 1.5eV이하)로 고전자 밀도(1×1011cm- 3이상)의 플라즈마를 생성할 수 있다. 이 고밀도 플라즈마에서 생성된 산소 래디컬(OH래디컬을 포함하는 경우도 있다) 및 / 또는 질소 래디컬(NH래디컬을 포함하는 경우도 있다)에 의해, 반도체막의 표면을 산화 또는 질화할 수 있다. 플라즈마 처리용 가스에 아르곤 등의 희가스를 혼합시키면, 희가스의 여기종에 의해 산소 래디컬이나 질소 래디컬을 효율적으로 생성할 수 있다. 이 방법은, 플라즈마로 여기된 활성 래디컬을 유효하게 사용함으로써, 500℃이하의 저온에서 고상반응에 의한 산화, 질화 혹은 산화 질화를 행할 수 있다.
도 12에 있어서, 플라즈마 처리에 의해 형성되는 적합한 제1의 절연막(16)의 일례는, 산소분위기 하의 플라즈마 처리에 의해 반도체막(14)위에 3nm∼6nm의 두께로 산화 실리콘층(16a)을 형성하고, 그 후 질소 분위기 하에서 그 산화 실리콘층의 표면을 질화 플라즈마로 처리한 질소 플라즈마 처리층(16b)을 형성한다. 구체적으로는, 우선, 산소분위기 하에서의 플라즈마 처리에 의해 반도체층(14)위에 3nm∼6nm의 두께로 산화 실리콘층(16a)을 형성한다. 그 후에 계속해서 질소 분위기 하에 서 플라즈마 처리를 함으로써 산화 실리콘층의 표면 또는 표면 근방에 질소농도가 높은 질소 플라즈마 처리층(16b)을 설치한다. 또한, 표면근방은, 산화 실리콘층의 표면에서 대략 0.5nm∼1.5nm의 깊이를 말한다. 예를 들면 질소 분위기 하에서 플라즈마 처리를 행함으로써, 산화 실리콘층(16a)의 표면에서 대략 1nm의 깊이로 질소를 20∼50원자％의 비율로 함유시킨 구조로 한다.
어쨌든, 상기와 같은 플라즈마 처리에 의한 고상산화 처리 혹은 고상질화 처리를 사용하는 것으로, 내열온도가 700℃이하의 유리 기판을 사용해도, 950℃∼1050℃로 형성되는 열산화막과 동등한 절연막을 얻을 수 있다. 즉, 불휘발성 메모리 소자의 터널 절연막으로서 신뢰성이 높은 터널 절연막을 형성할 수 있다.
부유 게이트 전극(20)은 제1의 절연막(16)위에 형성된다. 부유 게이트 전극(20)은 반도체 재료로 형성하는 것이 바람직하고, 다음에 나타내는 하나 또는 복수의 조건을 충족시키는 것을 선택할 수 있다.
부유 게이트 전극(20)을 형성하는 반도체 재료의 에너지갭이, 반도체막(14)의 에너지갭보다 작은 것이 바람직하다. 예를 들면 부유 게이트를 형성하는 반도체 재료의 에너지갭과, 반도체막의 에너지갭은, 0.1eV이상의 차이가 있으며, 전자(前者)쪽이 작은 것이 바람직하다. 반도체막(14)의 전도대 바닥의 에너지 레벨을 낮게 함으로써, 부유 게이트 전극(20)의 전도대 바닥의 에너지 레벨을 낮게 함으로써, 전하(전자)의 주입성을 향상시키고, 전하저장 특성을 향상시키기 위함이다.
부유 게이트 전극(20)을 형성하는 반도체 재료는, 반도체막(14)을 형성하는 재료보다도 저항율이 작은 재료로 형성되어 있는 것이 바람직하다. 부유 게이트 전 극(20)을 저항율이 낮은 반도체 재료로 형성함으로써, 제어 게이트 전극과 반도체층 사이에 전압을 인가했을 때, 부유 게이트 전극에 의해 인가전압이 분압되지 않지 않고, 전계를 반도체층에 유효하게 작용시킬 수 있다. 예를 들면 게르마늄은 40∼70Ω·㎝의 고유저항을 가지므로 바람직하다. 또한 저항율을 하강시킬 목적으로 부유 게이트 전극(20)에 n형 불순물을 첨가해도 좋다. 예를 들면 이와 같이, 반도체층(14)과 비교하여, 부유 게이트 전극(20)을 에너지갭이 작고 저항율이 낮은 재료로 형성하는 것으로 기록 특성을 향상시킬 수 있다.
또한 부유 게이트 전극(20)을 형성하는 반도체 재료는, 제1의 절연막(16)에 의해 형성되는 반도체막(14)의 전자에 대한 장벽 에너지에 대하여, 제1의 절연막(16)에 의해 형성되는 부유 게이트 전극(20)의 전자에 대한 장벽 에너지가 높아지는 것이 바람직하다. 반도체막(14)으로부터 부유 게이트로의 전하(전자)를 주입하기 쉽도록 하여, 부유 게이트 전극(20)로부터 전하가 소실되는 것을 방지할 수 있다.
또한 부유 게이트 전극(20)은, 도 14에 나타나 있는 바와 같이 제1의 부유 게이트 전극층(20a)과 제2의 부유 게이트 전극층(20b)에 의해 형성되어 있어도 된다. 물론, 이 2층 구조에 한정되지 않고, 복수의 층을 적층하여 설치해도 된다. 그러나, 제1의 절연막(16)에 접촉하여 형성되는 제1의 부유 게이트 전극층(20a)은 반도체 재료로 형성하는 것이 바람직하고, 다음에 나타내는 하나 또는 복수의 조건을 충족시키는 것을 선택할 수 있다.
제1의 부유 게이트 전극층(20a)을 형성하는 반도체 재료의 에너지갭이, 반도 체막(14)의 에너지갭보다 작은 것이 바람직하다. 예를 들면 제1의 부유 게이트 전극층(20a)을 형성하는 반도체 재료의 에너지갭과, 반도체막(14)의 에너지갭은, 0.1eV이상의 차이가 있으며, 전자쪽이 작은 것이 바람직하다. 반도체막(14)의 전도대 바닥의 에너지 레벨보다, 부유 게이트 전극(20a)의 전도대 바닥의 에너지 레벨을 낮게 함으로써, 전하(전자)의 주입성을 향상시키고, 전하유지 특성을 향상시키기 위함이다.
제1의 부유 게이트 전극층(20a)을 형성하는 반도체 재료는, 반도체막(14)을 형성하는 재료보다도 저항율이 작은 재료로 형성되어 있는 것이 바람직하다. 부유 게이트 전극층(20a)을 저항율이 작은 반도체 재료로 형성함으로써, 제어 게이트 전극과 반도체막 사이에 전압을 인가했을 때, 부유 게이트 전극에 의해 인가전압이 분압되지 않고, 전계를 반도체막에 유효하게 작용시킬 수 있다. 예를 들면 게르마늄은 40∼70Ω·㎝의 고유저항을 가지므로 바람직하다. 또한 저항율을 낮출 목적으로 제1의 부유 게이트 전극층(20a)에 n형 불순물 원소를 첨가해도 좋다. 예를 들면 이와 같이 반도체막(14)과 비교하여, 제1의 부유 게이트 전극층(20a)을 에너지갭이 작고 저항율이 낮은 재료로 형성하는 것으로 기록 특성을 향상시킬 수 있다.
또한 제1의 부유 게이트 전극층(20a)을 형성하는 반도체 재료는, 제1의 절연막(16)에 의해 형성되는 반도체막(14)의 전자에 대한 장벽 에너지에 대하여, 제1의 절연막(16)에 의해 형성되는 제1의 부유 게이트 전극층(20a)의 전자에 대한 장벽 에너지가 높아지는 것이 바람직하다. 반도체막(14)으로부터 제1의 부유 게이트 전극층(20a)으로의 전하(전자)를 주입하기 쉽도록 하여, 제1의 부유 게이트 전 극(20a)로부터 전하가 소실되는 것을 방지할 수 있다.
도 12에 있어서의 부유 게이트 전극(20) 또는 도 14에 있어서의 제1의 부유 게이트 전극층(20a)을 형성하는 반도체 재료의 조건을 충족시키는 것으로서, 대표적으로는 게르마늄 혹은 게르마늄 화합물을 들 수 있다. 게르마늄 화합물의 대표 예로서는, 실리콘 게르마늄이며, 이 경우 실리콘에 대하여 게르마늄이 10원자％이상 포함되어 있는 것이 바람직하다. 게르마늄의 농도가 10원자％미만이면, 구성 원소로서의 효과가 약해져, 에너지갭이 유효하게 작아지지 않기 때문이다.
부유 게이트(이하, 전하 축적층이라고도 한다)는 전하를 축적할 목적으로, 본 발명에 따른 불휘발성 반도체 기억장치에 적용되지만, 같은 기능을 구비하는 것이면 다른 반도체 재료를 적용할 수도 있다. 예를 들면 게르마늄을 포함하는 3원계의 반도체라도 된다. 또한 이 반도체 재료가 수소화되어 있어도 된다. 또한 불휘발성 메모리 소자의 전하 축적층으로서의 기능을 가지는 것으로서, 게르마늄 혹은 게르마늄 화합물을 포함하는 산화물 혹은 질화물층으로 치환할 수도 있다.
또한, 도 14에 있어서의 제1의 부유 게이트 전극층(20a)에 접촉하고, 제2의 절연막(22)측에 설치된 제2의 부유 게이트 전극층(20b)은, 실리콘 혹은 실리콘 화합물로 형성되는 층을 적용하는 것이 바람직하다. 실리콘 화합물로서는, 질화 실리콘, 질화산화 실리콘, 탄화 실리콘, 게르마늄을 10원자％미만의 농도로 포함하는 실리콘 게르마늄, 금속 질화물, 금속 산화물 등을 적용할 수 있다. 이렇게 제2의 부유 게이트 전극층(20b)을, 제1의 부유 게이트 전극층(20a)보다도 에너지갭이 큰 재료로 형성함으로써, 부유 게이트에 축적하는 전하가 제2의 절연막(22)측에 리크 하는 것을 방지할 수 있다. 또한 제2의 부유 게이트 전극층(20b)을 형성하는 것으로서, 금속 질화물 또는 금속 산화물 등을 사용할 수도 있다. 금속 질화물로서는, 질화 탄탈, 질화 텅스텐, 질화 몰리브덴, 질화 티탄 등을 사용할 수 있다. 금속 산화물로서는, 산화 탄탈, 산화 티탄, 산화 주석 등을 사용할 수 있다.
어쨌든, 도 14에 있어서의 상기한 실리콘 혹은 실리콘 화합물, 금속 질화물 또는 금속 산화물로 이루어지는 제2의 부유 게이트 전극층(20b)은, 게르마늄 혹은 게르마늄 화합물로 형성되는 제1의 부유 게이트 전극층(20a)의 상층측에 설치함으로써, 특히 제조시에 있어서의 내수성이나 내약품성을 목적으로 한 배리어층으로서 제2의 부유 게이트 전극층은 사용할 수 있다. 그것에 의해, 포토리소 공정, 에칭 공정, 세정 공정에 있어서의 기판의 취급이 용이하게 되고, 생산성을 향상시킬 수 있다. 즉, 부유 게이트의 가공을 용이한 것으로 할 수 있다.
제2의 부유 게이트 전극층(20b)위에 설치된 제2의 절연막(22)은, 산화 실리콘, 산화 질화 실리콘(SiOxNy)(x>y), 질화 실리콘(SiNx) 또는 질화 산화 실리콘(SiNxOy)(x>y), 산화 알루미늄(AlxOy)등의 1층 혹은 복수층을, 감압 CVD법이나 플라즈마 CVD법 등으로 형성한다. 제2의 절연막(22)의 두께는 1nm∼20nm, 바람직하게는 5∼10nm으로 형성한다. 예를 들면 질화 실리콘층(22a)을 3nm의 두께로 퇴적하고, 산화 실리콘층(22b)의 두께를 5nm의 두께로 퇴적한 절연막을 사용할 수 있다. 또한 부유 게이트 전극(20)에 플라즈마 처리를 행하고, 부유 게이트 전극(20)의 표면을 질화 처리한 질화막(예를 들면 부유 게이트 전극(20)으로서 게르마늄을 사용했을 경우에는 질화 게르마늄)을 형성해도 좋다. 어쨌든, 제1의 절연막(16)과 제2 의 절연막(22)이, 부유 게이트 전극(20)과 접촉하는 측의 한쪽 또는 양쪽을 질화막 혹은 질화처리된 층으로 하는 것으로, 부유 게이트 전극(20)의 산화를 막을 수 있다. 그 밖에도, 제2의 절연막(22)으로서 산화하프늄(HfOx), 산화탄탈(TaOx)등의 High-k재료를 사용할 수도 있다.
제어 게이트 전극(24)은 탄탈(Ta), 텅스텐(W), 티탄(Ti), 몰리브덴(Mo), 크롬(Cr), 니오브(Nb)등으로 선택된 금속, 또는 이들의 금속을 주성분으로 하는 합금재료 혹은 화합물 재료로 형성하는 것이 바람직하다. 또한 인 등의 불순물 원소를 첨가한 다결정 실리콘을 사용할 수 있다. 또한 1층 또는 복수층의 금속 질화물층(24a)과 상기의 금속층(24b)의 적층구조로 제어 게이트 전극(24)을 형성해도 좋다. 금속 질화물로서는, 질화 텅스텐, 질화 몰리브덴, 질화 티탄을 사용할 수 있다. 금속 질화물층(24a)을 설치함으로써, 금속층(24b)의 밀착성을 향상시킬 수 있고, 박리를 방지할 수 있다. 또한 질화 탄탈 등의 금속 질화물은 일함수가 높기 때문에, 제1의 절연막(16)의 두께를 두껍게 할 수 있다.
도 12에 나타내는 불휘발성 메모리 소자의 동작 메커니즘을, 도 15에 나타내는 밴드 도를 참조하여 설명한다. 또 도 14에 나타내는 불휘발성 메모리 소자의 동작 메커니즘을, 도 16에 나타내는 밴드 도를 참조해서 설명한다. 이하에 나타내는 밴드 도에 있어서, 도 12, 도 15와 같은 요소에는 동일한 부호를 붙이고 있다.
도 15는 반도체막(14), 제1의 절연막(16), 부유 게이트 전극(20), 제2의 절연막(22), 제어 게이트 전극(24)이 적층된 상태를 나타내고 있다. 도 15는 제어 게이트 전극(24)에 전압을 인가하지 않은 경우이며, 반도체막(14)의 페르미 준위 Ef 와 제어 게이트 전극(24)의 페르미 준위 Efm이 같은 경우를 나타내고 있다.
제1의 절연막(16)을 끼워서, 반도체막(14)과 부유 게이트 전극(20)은 다른 재료로 형성하고 있다. 반도체막(14)의 에너지갭 Eg1(전도대의 하단 Ec와 가전자대의 상단 Ev의 에너지 차이)과 부유 게이트 전극(20)의 에너지갭 Eg2는 다른 것으로 하고, 후자의 에너지 갭은 작아지도록 조합하고 있다. 예를 들면 반도체막(14)으로서 실리콘(1.12eV), 부유 게이트 전극(20)으로서 게르마늄(0.72eV) 또는 실리콘 게르마늄(0.73∼1.OeV)을 조합할 수 있다. 게르마늄 또는 실리콘 게르마늄은 수소화되어 있어도 된다. 이 때 게르마늄 또는 실리콘 게르마늄에 대한 수소의 함유량은, 1∼30원자％이면 된다. 제1의 부유 게이트 전극층(20a)을 수소를 함유하는 게르마늄으로 형성하는 것으로, 제1의 부유 게이트 전극층(20a)과 제1의 절연막(16)의 계면에 있어서의 재결합 중심의 수를 감소시킬 수 있다.
또한, 진공준위를 OeV로 하면, 실리콘 전도대의 에너지 레벨은 -4.05eV이며, 게르마늄의 전도대의 에너지 레벨은 -4.1eV이다. 또 산화 실리콘의 전도대의 에너지 레벨은 -0.9eV이다. 따라서, 이러한 반도체막(14)과 부유 게이트 전극(20)의 조합에 의해, 제1의 절연막(16)에 의해 형성되는 반도체막(14)의 전자에 대한 장벽 에너지(Be1)에 대하여, 제1의 절연막(16)에 의해 형성되는 부유 게이트 전극(20)의 전자에 대한 장벽 에너지(Be2)를 높게 할 수 있다. 즉, 전자에 대한 에너지 장벽, 즉 제1장벽 Be1과 제2장벽 Be2는 다른 값이 되고, Be2 > Be1의 관계를 갖게 할 수 있다.
또한 도 16은 반도체막(14), 제1의 절연막(16), 부유 게이트 전극(20), 제2 의 절연막(22), 제어 게이트 전극(24)이 적층 된 상태를 도시하고 있다. 또한, 부유 게이트 전극(20)은 제1의 부유 게이트 전극(20a)과 제2의 부유 게이트 전극(20b)이 적층 되어 있다. 도 16은 제어 게이트 전극(24)에 전압을 인가하지 않는 경우이며, 반도체막(14)의 페르미 준위 Ef와 제어 게이트 전극(24)의 페르미 준위 Efm이 같은 경우를 나타내고 있다.
제1의 절연막(16)을 끼워서, 반도체막(14)과 부유 게이트 전극(20) 중 적어도 제1의 부유 게이트 전극층(20a)은 다른 재료로 형성하고 있다. 반도체막(14)의 에너지갭 Eg1(전도대의 하단 Ec와 가전자대의 상단 Ev의 에너지 차이)과 제1의 부유 게이트 전극층(20a)의 에너지갭 Eg2는 다른 것으로 하고, 후자의 에너지갭은 작아지도록 조합하고 있다. 예를 들면 반도체막(14)으로서 실리콘(1.12eV), 제1의 부유 게이트 전극층(20a)으로서 게르마늄(0.72eV) 또는 실리콘 게르마늄(0.73∼1.O eV)을 조합할 수 있다. 또한 제2의 부유 게이트 전극층(20b)으로서 다결정 실리콘을 사용했을 경우에는, 제1의 부유 게이트 전극층(20a)보다도 에너지갭이 커진다. 이 에너지갭의 차이는, 제1의 절연막(16)을 통해 제1의 부유 게이트 전극층(20a)에 주입된 캐리어에 대한 장벽이 된다. 그것에 의하여, 주입된 캐리어가 제2의 절연막(22)측에 리크하는 것이나, 제2의 부유 게이트 전극층(20b)과 제2의 절연막(22)과의 계면에 트랩 되는 것을 방지할 수 있다.
또한, 제1의 절연막(16)은 산화 실리콘층(16a)(약 8eV)과, 이 산화 실리콘을 플라즈마 처리에 의해 질화 처리한 질소 플라즈마 처리층(16b)(약5eV)으로 나타내고 있다. 또한 제2의 절연막(22)도, 부유 게이트 전극(20)측에서, 질화 실리콘 층(22a)과 산화 실리콘층(22b)이 적층한 상태를 도시하고 있다.
제1의 절연막(16)을 끼워, 반도체층(14)과 제1의 부유 게이트 전극층(20a)은 다른 재료로 형성하고 있다. 이 경우, 반도체층(14)의 에너지갭과 제1의 부유 게이트 전극층(20a)의 에너지갭은 다른 것으로, 제1의 부유 게이트 전극층(20a)의 에너지갭은 작아지도록 조합하고 있다. 예를 들면 반도체층(14)을 실리콘(1.12eV)으로서, 제1의 부유 게이트 전극층(20a)을 게르마늄(0.72eV) 또는 실리콘 게르마늄(0.73∼1.1eV)으로 할 수 있다. 즉, 반도체층(14)으로서 실리콘의 에너지갭 Eg1과, 제1의 부유 게이트 전극층(20a)으로서 게르마늄의 에너지갭 Eg2는, Eg1>Eg2의 관계를 충족시키고 있다. 반도체층(14)과 제1의 부유 게이트 전극층(20a)의 각각에 대해서, 제1의 절연막(16)에 의한 전자에 대한 에너지 장벽, 즉 제1장벽 Be1과 제2장벽 Be2는 다른 값이 되고, Be2 > Be1의 관계를 갖게 할 수 있다. 이러한 상황에 있어서는, 반도체층(14)과 부유 게이트 전극(20)의 전도대 바닥의 에너지 레벨의 에너지 차이 △E가 발생한다. 후술하는 바와 같이, 이 에너지 차이 △E는, 반도체층(14)으로부터 부유 게이트 전극(20)에 전자를 주입할 때, 전자를 가속하는 방향으로 작용하므로, 기록 전압을 저하시키는 데 기여한다.
비교를 위해, 반도체막과 부유 게이트 전극을 같은 반도체 재료로 형성했을 경우의 밴드 도를 도 17에 나타낸다. 이 밴드 도는, 반도체막(01), 제1의 절연막(02), 부유 게이트 전극(03), 제2의 절연막(04), 제어 게이트 전극(05)이 순차 적층된 상태를 도시하고 있다. 반도체막(01)과 부유 게이트 전극(03)을 같은 실리콘 재료로 형성한 경우에도, 부유 게이트 전극(03)을 얇게 형성하면 에너지갭이 달 라진다. 도 17에서는, 반도체막(01)의 에너지갭을 Eg1, 부유 게이트 전극(03)의 에너지갭을 Eg2로 나타내고 있다. 예를 들면 실리콘에서는 박막화하면, 에너지갭이 벌크의 1.12eV에서 1.4eV정도까지 증대된다고 하고 있다. 그것에 의해, 반도체막(01)과 부유 게이트 전극(03)의 사이에는, 전자의 주입을 차단하는 방향으로 -△E의 에너지 차이가 생기게 된다. 이러한 상황에서는, 반도체막(01)으로부터 부유 게이트 전극(03)에 전자를 주입하기 위해 고전압이 필요하게 된다. 즉, 기록 전압을 낮추기 위해, 부유 게이트 전극(03)을 벌크 실리콘과 같은 두께로 형성하거나, 또는 n형 불순물 원소로서 인이나 비소를 고농도로 도핑할 필요가 있다. 이것은, 종래의 불휘발성 메모리에 있어서의 결점이다.
그러나, 부유 게이트 전극(20)에 전자를 주입하기 위해서는, 열전자를 이용하는 방법과, F-N(Fowler-Nordheim)형 터널 전류를 이용하는 방법이 있다. 본 실시의 형태에 있어서는 F-N형 터널 전류를 이용하여 부유 게이트 전극(20)에 전자를 주입한다. F-N형 터널 전류를 이용할 경우, 양의 전압을 제어 게이트 전극(24)에 인가하여 반도체막(14)으로부터 F-N형 터널 전류에 의해 부유 게이트 전극(20)에 전자를 주입한다.
도 18a는 F-N형 터널 전류에 의해 부유 게이트 전극(20)에 주입할 때의 인가전압을 나타내고 있다. 제어 게이트 전극(24)에 양의 고전압(10V∼20V)을 인가하는 동시에, 소스 영역(18a)과 드레인 영역(18b)은 0V로 해둔다. 이 때의 밴드 도는 도 19에 나타내는 것과 같이 된다. 고전계에 의해 반도체막(14)의 전자는 제1의 절연막(16)을 통해 부유 게이트 전극(20)에 주입되어, F-N형 터널 전류가 흐른다. 도 15 및 도 16에서 설명한 바와 같이, 반도체막(14)의 에너지갭 Eg1과, 부유 게이트 전극(20)의 에너지갭 Eg2의 관계는, Eg1>Eg2이다. 이 차이가 자기 바이어스로서, 반도체막(14)의 채널 형성 영역으로부터 주입된 전자를 부유 게이트 전극 쪽으로 가속하도록 작용한다. 그것에 의해 전자의 주입성을 향상시킬 수 있다.
부유 게이트 전극(20)의 전도대 바닥의 에너지 레벨은, 반도체막(14)의 전도대 바닥의 에너지 레벨보다 전자 에너지적으로 △E만큼 낮은 준위에 있다. 그 때문에 전자가 부유 게이트 전극(20)에 주입되는 데 있어서는, 이 에너지 차이에 기인하는 내부전계가 작용한다. 이 현상은, 상기한 바와 같은 반도체막(14)과 부유 게이트 전극(20)의 조합에 의해 실현한다. 즉, 반도체막(14)으로부터 부유 게이트 전극(20)에 전자를 주입하기 쉬워져, 불휘발성 메모리 소자에 있어서의 기록 특성을 향상시킬 수 있다. 이 작용은, 열전자를 이용하여 부유 게이트 전극(20)에 전자를 주입하는 경우에도 같다.
부유 게이트 전극(20)에 전자가 유지되고 있는 동안은, 불휘발성 메모리 소자의 임계값 전압은 양 방향으로 시프트한다. 이 상태를, 데이터 "0"이 기록된 상태로 할 수 있다. 도 20은, 전하유지 상태의 밴드 도를 나타내고 있다. 부유 게이트 전극(20)의 전자는, 제1의 절연막(16)과 제2의 절연막(22)에 끼워지고 있는 것에 의해, 에너지적으로 갇힌 상태에 있다. 부유 게이트 전극(20)에 축적하는 캐리어(전자)에 의해 포텐셜은 증가하지만, 장벽 에너지를 초과하는 에너지가 전자에 부여되지 않는 한 부유 게이트 전극(20)으로부터 전자는 방출되지 않게 된다. 또한 부유 게이트 전극(20)의 전도대 바닥의 에너지 레벨은, 반도체막(14)의 전도대 바 닥의 에너지 레벨에 대하여 전자 에너지적으로 △E만큼 낮은 준위에 있고, 전자에 대하여 에너지적인 장벽이 형성된다. 이 장벽에 의해, 터널 전류에 의해 반도체막(14)으로 전자가 유출되는 것을 방지할 수 있다. 즉, 150℃의 항온방치에 의한 신뢰성 시험에 있어서도, 전하유지 특성을 유지할 수 있다.
데이터 "0"이 기록된 상태를 검출하기 위해서는, 중간전위 Vread를 제어 게이트 전극(24)에 설정했을 때, 트랜지스터가 온이 되지 않음을 회로로 판별하면 된다. 중간전위라 함은, 데이터 "1"에 있어서의 임계값 전압 Vth1과, 데이터 "0"에 있어서의 임계값 전압 Vth2의 중간의 전압에 해당하는 전위이다(이 경우, Vth1<Vr ead <Vth2). 또는, 도 18b에 나타나 있는 바와 같이 소스 영역(18a)과 드레인 영역(18b) 사이에 바이어스를 인가하고, 제어 게이트 전극(24)을 0V로 했을 때에 불휘발성 메모리 소자가 전도하는 지 여부로 판단할 수 있다.
도 21a는 부유 게이트 전극(20)으로부터 전하를 방출시켜, 불휘발성 메모리 소자로부터 데이터를 소거하는 상태를 도시하고 있다. 이 경우, 제어 게이트 전극(24)에 음의 바이어스를 인가하고, 반도체막(14)과 부유 게이트 전극(20) 사이에 F-N형 터널 전류를 흐르게 함으로써 행한다. 또는, 도 21b에 나타나 있는 바와 같이 제어 게이트 전극(24)에 음의 바이어스를 인가하고, 소스 영역(18a)에 양의 고전압을 인가함으로써, F-N형 터널 전류를 발생시키고, 소스 영역(18a)측으로 전자를 추출해도 된다.
도 22는, 이 소거 상태의 밴드 도를 도시하고 있다. 소거 동작에서는, 제1의 절연막(16)을 얇게 형성할 수 있기 때문에, F-N형 터널 전류에 의해 부유 게이트 전극(20)의 전자를 반도체막(14)측으로 방출시킬 수 있다. 또한 반도체층(14)의 채널 형성 영역으로부터 정공이 보다 주입되기 쉬워지고, 부유 게이트 전극(20)에 주입함으로써, 실질적인 소거 동작을 할 수 있다.
부유 게이트 전극(20)을 게르마늄 혹은 게르마늄 화합물로 형성함으로써, 제1의 절연막(16)의 두께를 얇게 할 수 있다. 그것에 의하여, 터널 전류에 의해 제1의 절연막(16)을 통해 전자를 부유 게이트 전극(20)에 주입하는 것이 용이하게 되고, 저전압 동작이 가능하게 된다. 또한, 저에너지 레벨로 전하를 보존하는 것이 가능하게 되고, 전하를 안정한 상태로 보존할 수 있는 유리한 효과를 나타낼 수 있다.
본 발명에 따른 불휘발성 메모리에서는, 도 15, 도 16, 도 19에 나타나 있는 바와 같이, 반도체막(14)과 부유 게이트 전극(20) 사이에서 Eg1>Eg2로서 자기 바이어스가 생기도록 구성하고 있다. 이 관계는 매우 중요하여, 반도체막의 채널 형성 영역으로부터 부유 게이트 전극에 캐리어를 주입할 때, 주입하기 쉽도록 작용한다. 즉, 기록 전압의 저전압화를 도모할 수 있다. 반대로 부유 게이트 전극으로부터 캐리어를 쉽게 방출할 수 없게 된다. 이것은, 불휘발성 메모리 소자의 기억 유지 특성을 향상시키도록 작용한다. 또한 부유 게이트 전극으로서의 게르마늄층에 n형 불순물을 도핑함으로써, 전도대 바닥의 에너지 레벨을 더 낮출 수 있으며, 보다 캐리어를 부유 게이트 전극에 주입하기 쉽도록 자기 바이어스를 작용시킬 수 있다. 즉, 기록 전압을 내리고, 불휘발성 메모리 소자의 기억 유지 특성을 향상시킬 수 있다. 또한, 부유 게이트 전극(20)의 1층의 불휘발성 메모리 소자를 사용하여 설명했지 만, 도 14에 나타내는 불휘발성 메모리 소자에서도 마찬가지로 적용할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 불휘발성 메모리 소자는, 반도체막으로부터 부유 게이트 전극으로 전하를 주입하기가 쉬워지고, 부유 게이트 전극으로부터 전하가 소실하는 것을 막을 수 있다. 즉, 메모리로서 동작할 경우에, 저전압으로 고효율의 기록을 할 수 있고, 전하유지 특성을 향상시키는 것이 가능하게 된다.
본 실시의 형태는, 실시의 형태 1과 적절히 조합하여 행함으로써, 더욱 소비 전력을 저감하는 것이 가능하게 된다. 또한 실시의 형태 1이외의 실시의 형태 및 실시예와 적절히 조합하는 것이 가능하다.
(실시의 형태 3)
본 실시의 형태는, 불휘발성 반도체 기억장치의 일례에 관해서 도면을 참조하여 설명한다. 또한, 여기에서는, 불휘발성 반도체 기억장치에 있어서, 메모리부를 구성하는 불휘발성 메모리 소자와, 이 메모리부와 동일한 기판 위에 설치되어 메모리부의 제어 등을 행하는 로직부를 구성하는 트랜지스터 등의 소자를 동시에 형성하는 경우를 나타낸다.
본 실시의 형태에서 나타내는 메모리부의 등가회로도는, 상기 실시의 형태에 있어서 나타낸 도 11에 나타나 있는 바와 같이 선택 트랜지스터 S1과 소스 선 SL 사이에 복수의 불휘발성 메모리 소자 MO‥·M30, M31을 가지는 NAND셀 NS1이 설치된다. 도 11에 있어서, 선택 트랜지스터 S1과 NAND셀 NS1에 의해 하나의 메모리 셀이 형성되어 있다.
선택 트랜지스터 S1의 게이트 전극은 신호 선 SG1에 접속되어, 소스 또는 드레인의 한쪽은 비트 선 BL에 접속되고, 다른 쪽은 불휘발성 메모리 소자 M31의 소스 또는 드레인에 접속되어 있다. 또한 불휘발성 메모리 소자 MO∼M31의 게이트 전극은 각각 워드 선 WL0∼WL31에 접속된다. 불휘발성 메모리 소자 MO의 소스 또는 드레인의 한쪽은 소스 선 SL에 접속되고, 다른 쪽은 불휘발성 메모리 소자 M1의 소스 또는 드레인에 접속되어 있다.
또한, 제1의 선택 게이트 선 SG1은, 각 메모리 셀에 있어서의 비트 선과의 접속을 선택하는 배선이다.
또한, 메모리부에 설치되는 선택 트랜지스터는, 로직부에 설치되는 트랜지스터와 비교하여 구동전압이 높기 때문에, 메모리부에 설치하는 트랜지스터와 로직부에 설치하는 트랜지스터의 게이트 절연막 등을 다른 두께로 형성하는 것이 바람직하다. 예를 들면 구동전압이 작고 임계값 전압의 편차를 작게 한 트랜지스터를 얻고자 하는 경우에는 게이트 절연막이 얇은 박막트랜지스터를 설치하는 것이 바람직하고, 구동전압이 크고 게이트 절연막의 내압성이 요구될 경우에는 게이트 절연막이 두꺼운 박막트랜지스터를 설치하는 것이 바람직하다.
따라서, 본 실시의 형태에서는 구동전압이 작고 임계값 전압의 편차를 작게 하고 자 하는 로직부의 트랜지스터에 대해서는 막두께가 얇은 절연막을 형성하고, 구동전압이 크고 게이트 절연막의 내압성이 요구되는 메모리부의 트랜지스터에 대해서는 막두께가 두꺼운 절연막을 형성하는 경우에 관해, 이하에 도면을 참조하여 설명한다. 또한, 도 23∼도 25는 평면도를 나타내고, 도 26∼도 29는 도 23∼도 25 에 있어서의 A-B사이, C-D사이, E-F사이 및 G-H사이의 단면도를 도시하고 있다. 또한 A-B사이 및 C-D사이는 로직부에 설치되는 트랜지스터를 나타내고, E-F사이는 메모리부에 설치되는 불휘발성 메모리 소자 및 트랜지스터에 대해서 비트 선의 신장 방향을 나타내고, G-H사이는 메모리부에 설치되는 불휘발성 메모리 소자에 대해서 워드 선의 신장 방향을 나타내고 있다. 또한 본 실시의 형태에서는, A-B 사이에 설치하는 박막트랜지스터를 p채널형, C-D사이, E-F 사이에 설치하는 박막트랜지스터를 n채널형인 경우에 관해서 설명하지만, 본 발명의 불휘발성 반도체 장치는 이것에 한정되는 것은 아니다.
우선, 기판(1000)위에 절연막(1002)을 통해 섬 형상의 반도체막(1004, 1006, 1008, 1010)을 형성하고, 이 섬 형상의 반도체막(1004, 1006, 1008)을 덮도록 제1의 절연막(1012, 1014, 1016, 1018)을 각각 형성한다. 그리고, 제1의 절연막(1012, 1014, 1016, 1018)을 덮도록 불휘발성 메모리 소자에 있어서 부유 게이트로서 기능하는 전하 축적층(1020)을 형성한다(도 26a참조). 섬 형상의 반도체막(1004, 1006, 1008, 1010)은, 기판(1000)위에 미리 형성된 절연막(1002)위에 스퍼터링법, LPCVD법, 플라즈마 CVD법등을 사용하여 실리콘(Si)을 주성분으로 하는 재료(예를 들면 SixGe1-x등)등을 사용하여 비정질 반도체막을 형성하고, 이 비정질 반도체막을 결정화시킨 후에 선택적으로 에칭함으로써 설치할 수 있다. 또한, 비정질 반도체막의 결정화는, 레이저 결정화법, RTA 또는 퍼니스 어닐 로를 사용하는 열 결정화법, 결정화를 조장하는 금속 원소를 사용하는 열 결정화법 또는 이들 방법을 조합한 방법 등에 의해 행할 수 있다.
또한 레이저광의 조사에 의해 반도체막의 결정화 혹은 재결정화를 행할 경우에는, 레이저광의 광원으로서 LD여기의 연속발진(CW)레이저(YVO4, 제2고조파(파장532nm))를 사용할 수 있다. 특히 제2고조파로 한정할 필요는 없지만, 제2고조파는 에너지 효율의 점에서, 또한 고차의 고조파보다 뛰어나다. CW레이저를 반도체막에 조사하면, 연속적으로 반도체막에 에너지가 부여되므로, 일단 반도체막을 용융 상태로 하면, 용융 상태를 계속시킬 수 있다. 또한, CW레이저를 주사함으로써, 반도체막의 고액계면을 이동시키고, 이 이동 방향을 따라 일방향으로 긴 결정입자를 형성할 수 있다. 또한 고체 레이저를 사용하는 것은, 기체 레이저 등과 비교하여, 출력의 안정성이 높고, 안정된 처리를 예상할 수 있기 때문이다. 또한, CW레이저에 한정하지 않고, 반복 주파수가 10MHz이상의 펄스 레이저를 사용하는 것도 가능하다. 반복 주파수가 높은 펄스 레이저를 사용하면, 반도체막이 용융하고나서 고화할때까지의 시간보다도 레이저의 펄스 간격이 짧으면, 항상 반도체막을 용융 상태로 머무르게 할 수 있고, 고액계면의 이동에 의해 일방향으로 긴 결정입자로 구성되는 반도체막을 형성할 수 있다. 그 밖의 CW레이저 및 반복 주파수가 10MHz이상의 펄스 레이저를 사용할 수도 있다. 예를 들면 기체 레이저로서는, Ar레이저, Kr레이저, CO2레이저 등이 있다. 고체 레이저로서, YAG레이저, YLF레이저, YAlO3레이저, GdVO4레이저, KGW레이저, KYW레이저, 알렉산드라이트 레이저, Ti:사파이어 레이저, Y203레이저, YVO4레이저 등이 있다. 또한 YAG레이저, Y203레이저, GdVO4레이저, YVO4레이 저 등의 세라믹 레이저가 있다. 금속 증기 레이저로서는 헬륨 카드뮴 레이저 등을 들 수 있다. 또한 레이저 발진기에 있어서, 레이저광을 TEM00(단일 횡모드)로 발진해서 출사하면, 피조사면에 있어서 얻어지는 선상의 빔 스폿의 에너지 균일성을 높일 수 있으므로 바람직하다. 그 밖에도, 펄스 발진의 엑시머 레이저를 사용해도 된다.
기판(1000)은, 유리 기판, 석영 기판, 금속 기판(예를 들면 세라믹 기판 또는 스테인레스 기판 등), Si기판 등의 반도체 기판으로부터 선택되는 것이다. 그 밖에도 플라스틱 기판으로서, 폴리에틸렌 테레프탈레이트(PET), 폴리에틸렌 나프탈레이트(PEN), 폴리에틸렌 술폰(PES), 아크릴 등의 기판을 선택할 수도 있다.
절연막(1002)는, CVD법이나 스퍼터링법 등을 사용하여, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘(SiOxNy) (x>y>0), 질화산화 실리콘(SiNxOy) (x>y>0)등의 절연재료를 사용하여 형성한다. 예를 들면 절연막(1002)을 2층 구조로 할 경우, 제1층째의 절연막으로서 질화산화 실리콘 막을 형성하고, 제2층째의 절연막으로서 산화 질화 실리콘 막을 형성하면 된다. 또한 제1층째의 절연막으로서 질화 실리콘 막을 형성하고, 제2층째의 절연막으로서 산화 실리콘 막을 형성해도 된다. 이와 같이, 블록킹층으로서 기능하는 절연막(1002)을 형성함으로써, 기판(1000)으로부터 Na등의 알칼리 금속이나 알칼리 토류금속이, 이 위에 형성하는 소자에 악영향을 주는 것을 막을 수 있다. 또한, 기판(1000)으로서 석영을 사용하는 경우에는 절연막(1002)을 생략해도 좋다.
또한, 본 실시의 형태에 있어서의 기판(1000)상의 섬 형상의 반도체막을 사용하여 형성하는 트랜지스터는, 박막트랜지스터를 형성하는 것으로서 설명하지만 본 발명은 이 예에 한정되지 않는다. 예를 들면 기판(1000)은, n형 또는 p형의 도전형을 가지는 단결정 Si기판, 화합물 반도체 기판(GaAs판, InP기판, GaN기판, SiC기판, 사파이어 기판, ZnSe기판등), 점착 방법 또는 SIMOX(Separation by Implanted Oxygen)법을 사용하여 제작된 SOI(Silicon on Insulator)기판 등을 사용할 수 있다. 그 때문에 섬 형상의 반도체막에 있어서도, 단결정 실리콘을 사용한 트랜지스터를 형성할 수 있다.
또한 단결정 Si기판, 화합물 반도체 기판 및 SOI기판을 사용할 때는, 소자분리영역은, 선택 산화법(LOCOS(Local Oxidation of Silicon)법)또는 트렌치 분리법 등을 적절히 사용할 수 있다. 또한 반도체 기판에 형성된 p웰은, 반도체 기판에 p형의 도전형을 가지는 불순물 원소를 선택적으로 도입함으로써 형성할 수 있다. p형를 나타내는 불순물 원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga)등을 사용할 수 있다.
제1의 절연막(1012, 1014, 1016, 1018)은, 반도체막(1004, 1006, 1008, 1010)에 열처리 또는 플라즈마 처리 등을 행함으로써 형성할 수 있다. 예를 들면 고밀도 플라즈마 처리에 의해 이 반도체막(1004, 1006, 1008, 1010)에 산화 처리, 질화 처리 또는 산질화 처리를 행함으로써, 이 반도체막(1004, 1006, 1008, 1010)위에 각각 산화막, 질화막 또는 산질화막이 되는 제1의 절연막(1012, 1014, 1016, 1018)을 형성한다. 또한, 플라즈마 CVD법이나 스퍼터링법에 의해 형성해도 된다.
예를 들면 반도체막(1004, 1006, 1008, 1010)으로서 Si를 주성분으로 하는 반도체막을 사용하여 고밀도 플라즈마 처리에 의해 산화 처리 또는 질화 처리를 행했을 경우, 제1의 절연막(1012, 1014, 1016, 1018)으로서 산화 실리콘(SiOx)막 또는 질화 실리콘(SiNx)막이 형성된다.또한 고밀도 플라즈마 처리에 의해 반도체막(1004, 1006, 1008, 1010)에 산화 처리를 행한 후에, 다시 고밀도 플라즈마 처리를 행함으로써 질화 처리를 행해도 된다. 이 경우, 반도체막(1004, 1006, 1008, 1010)에 접촉하여 산화 실리콘 막이 형성되고, 이 산화 실리콘 막 위에 산소와 질소를 가지는 막(이하, 「산질화 실리콘 막」이라고 기술한다)이 형성되고, 제1의 절연막(1012, 1014, 1016, 1018)은 산화 실리콘 막과 산질화 실리콘 막이 적층 된 막이 된다.
여기에서는, 제1의 절연막(1012, 1014, 1016, 1018)을 1∼10nm, 바람직하게는 1∼5nm로 형성한다. 예를 들면 고밀도 플라즈마 처리에 의해 반도체막(1004, 1006, 1008, 1010)에 산화 처리를 행하여, 이 반도체막(1004, 1006, 1008, 1010)의 표면에 대략 5nm의 산화 실리콘 막을 형성한 후, 고밀도 플라즈마 처리에 의해 질화 처리를 행하여 산화 실리콘 막의 표면 또는 표면의 근방에 질소 플라즈마 처리층을 형성한다. 구체적으로는, 우선, 산소분위기 하의 플라즈마 처리에 의해 반도체층(14)위에 3nm∼6nm의 두께로 산화 실리콘층(16a)을 형성한다. 그 후에 계속해서 질소 분위기 하에서 플라즈마 처리를 함으로써 산화 실리콘층의 표면 또는 표면 근방에 질소농도가 높은 질소 플라즈마 처리층을 설치한다. 여기에서는, 질소 분위기 하에서 플라즈마 처리를 행함으로써, 산화 실리콘층의 표면으로부터 대략 1nm의 깊이에 질소를 20∼50원자％의 비율로 함유시킨 구조로 한다. 질소 플라즈마 처리층에는, 산소와 질소를 함유한 실리콘(산질화 실리콘)이 형성되어 있다. 또한 이 때, 고밀도 플라즈마 처리에 의한 산화 처리와 질화 처리는 대기로 한번도 노출되지 않고 연속해서 행하는 것이 바람직하다. 고밀도 플라즈마 처리를 연속하여 행함으로써, 오염물 혼입의 방지나 생산 효율의 향상을 실현할 수 있다.
또한, 고밀도 플라즈마 처리에 의해 반도체막을 산화할 경우에는, 산소를 포함하는 분위기 하(예를 들면 산소(02) 또는 일산화 이질소(N20)와 희가스(He, Ne, Ar, Kr, Xe의 적어도 하나를 포함한다) 분위기 하 혹은 산소 또는 일산화 이질소와 수소(H2)와 희가스 분위기 하)에서 행한다. 한편, 고밀도 플라즈마 처리에 의해 반도체막을 질화 할 경우에는, 질소를 포함하는 분위기 하(예를 들면 질소(N2)와 희가스(He, Ne, Ar, Kr, Xe의 적어도 하나를 포함한다) 분위기 하, 질소와 수소와 희가스 분위기 하 혹은 NH3과 희가스 분위기 하)에서 플라즈마 처리를 행한다.
희가스로서는, 예를 들면 Ar을 사용할 수 있다. 또한 Ar과 Kr을 혼합한 가스를 사용해도 된다. 고밀도 플라즈마 처리를 희가스 분위기중에서 행했을 경우, 제1의 절연막(1012, 1014, 1016, 1018)은, 플라즈마 처리에 사용한 희가스(He, Ne, Ar, Kr, Xe중 적어도 하나를 포함한다)를 포함하고 있는 경우가 있고, Ar을 사용한 경우에는 제1의 절연막(1012, 1014, 1016, 1018)에 Ar이 포함되어 있는 경우가 있다.
또한 고밀도 플라즈마 처리는, 상기 가스의 분위기중에 있어서, 전자밀도가 1×1011cm- 3이상이며, 플라즈마의 전자온도가 1.5eV이하에서 행한다. 보다 상세한 것은, 전자밀도가 1×1011cm-3 이상 1×1013cm- 3이하에서, 플라즈마의 전자온도가 0.5eV이상 1.5eV이하에서 행한다. 플라즈마의 전자밀도가 고밀도이며, 기판(1000)위에 형성된 피처리물(여기에서는, 반도체막(1004, 1006, 1008, 1010))부근에서의 전자온도가 낮기 때문에, 피처리물에 대한 플라즈마에 의한 손상을 방지할 수 있다. 또한 플라즈마의 전자밀도가 1×1011cm- 3이상으로 고밀도이기 때문에, 플라즈마 처리를 사용하여, 피조사물을 산화 또는 질화함으로써 형성되는 산화물 또는 질화막은 CVD법이나 스퍼터링법 등에 의해 형성된 막과 비교하여 막두께 등이 균일성에 뛰어나고, 또한 치밀한 막을 형성할 수 있다. 또한 플라즈마의 전자온도가 1.5eV이하로 낮기 때문에, 종래의 플라즈마 처리나 열산화법과 비교하여 저온도로 산화 또는 질화 처리를 행할 수 있다. 예를 들면 유리 기판의 왜점보다도 100도 이상 낮은 온도에서 플라즈마 처리를 행해도 충분히 산화 또는 질화 처리를 행할 수 있다. 플라즈마를 형성하기 위한 주파수로서는, 마이크로파(예를 들면 2.45GHz)등의 고주파를 사용할 수 있다.
본 실시의 형태에서는 고밀도 플라즈마 처리에 의해 피처리물의 산화 처리를 행할 경우, 산소(02), 수소(H2)와 아르곤(Ar)과의 혼합 가스를 도입한다. 여기에서 사용하는 혼합 가스는, 산소를 0.1∼100sccm, 수소를 0.1∼100sccm, 아르곤을 100∼5000sccm으로서 도입하면 된다. 또한, 산소:수소:아르곤=1:1:100의 비율로 혼합 가스를 도입하는 것이 바람직하다. 예를 들면 산소를 5sccm, 수소를 5sccm, 아르곤을 500sccm으로서 도입하면 된다.
또한 고밀도 플라즈마 처리에 의해 질화 처리를 행할 경우, 질소(N2)와 아르곤(Ar)과의 혼합 가스를 도입한다. 여기에서 사용하는 혼합 가스는, 질소를 20∼2000sccm, 아르곤을 100∼10000sccm으로서 도입하면 된다. 예를 들면 질소를 200sccm, 아르곤을 1000sccm으로서 도입하면 된다.
본 실시의 형태에 있어서, 메모리부에 설치된 반도체막(1008)위에 형성되는 제1의 절연막(1016)은, 뒤에 완성되는 불휘발성 메모리 소자에 있어서, 터널 절연막으로서 기능한다. 따라서, 제1의 절연막(1016)의 막두께가 얇은 만큼, 터널 전류가 흐르기 쉽고, 메모리로서 고속동작이 가능하게 된다. 또한 제1의 절연막(1016)의 막두께가 얇은 만큼, 뒤에 형성되는 부유 게이트에 저전압으로 전하를 축적시키는 것이 가능하게 되므로, 불휘발성 반도체 기억장치의 소비 전력을 저감할 수 있다. 그 때문에 제1의 절연막(1012, 1014, 1016, 1018)은, 막두께를 얇게 형성하는 것이 바람직하다.
일반적으로, 반도체막 위에 절연막을 얇게 형성하는 방법으로서 열산화법이 있지만, 기판(1000)으로서 유리 기판 등의 융점이 충분히 높지 않은 기판을 사용할 경우에는, 열산화법에 의해 제1의 절연막(1012, 1014, 1016, 1018)을 형성하는 것은 매우 곤란하다. 또한 CVD법이나 스퍼터링법에 의해 형성한 절연막은, 막의 내부에 결함을 포함하고 있기 때문에 막질이 충분하지 않고, 막두께를 얇게 형성했을 경우에는 핀 홀 등의 결함이 생기는 문제가 있다. 또한 CVD법이나 스퍼터링법에 의해 절연막을 형성했을 경우에는, 반도체막 단부의 피복이 충분하지 않고, 뒤에 제1의 절연막(1016)위에 형성되는 도전 막 등과 반도체막이 쇼트하는 경우가 있다. 따라서, 본 실시의 형태에서 나타나 있는 바와 같이 고밀도 플라즈마 처리에 의해 제1의 절연막(1012, 1014, 1016, 1018)을 형성함으로써, CVD법이나 스퍼터링법등에 의해 형성한 절연막보다 친밀한 절연막을 형성할 수 있고, 또한 반도체막(1004, 1006, 1008, 1010)의 단부를 제1의 절연막(1012, 1014, 1016, 1018)으로 충분히 피복 할 수 있다. 그 결과, 메모리로서 고속동작이나 전하유지 특성을 향상시킬 수 있다. 또한, CVD법이나 스퍼터링법에 의해 제1의 절연막(1012, 1014, 1016, 1018)을 형성했을 경우에는, 절연막을 형성한 후에 고밀도 플라즈마 처리를 행하여 이 절연막의 표면에 산화 처리, 질화 처리 또는 산질화 처리를 행하는 것이 바람직하다.
전하 축적층(1020)은, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄합금 등의 막으로 형성할 수 있다. 또한, 본 실시의 형태에 있어서는 특히, 전하 축적층(1020)을 게르마늄(Ge), 실리콘 게르마늄합금 등의 게르마늄을 포함하는 막으로 형성하는 것이 바람직하다. 여기에서는, 전하 축적층(1020)으로서, 게르마늄 원소를 포함하는 분위기중(예를 들면 GeH4)에서 플라즈마 CVD법을 행함으로써, 게르마늄을 주성분으로 하는 막을 1∼20nm, 바람직하게는 5∼10nm으로 형성한다. 또한, 메모리부에 설치된 반도체막(1008)위에 형성되는 전하 축적층(1020)은, 뒤에 완성되 는 불휘발성 메모리 소자에 있어서, 부유 게이트로서 기능한다. 상기한 바와 같이, 반도체막으로서 Si를 주성분으로 하는 재료를 사용하여 형성하고, 이 반도체막 위에 터널 절연막으로서 기능하는 제1의 절연막을 통해 Si보다 에너지갭이 작은 게르마늄을 포함하는 막을 전하 축적층으로서 설치했을 경우, 반도체막의 전하에 대한 절연막에 의해 형성되는 제1의 장벽에 대하여 전하 축적층의 전하에 대한 절연막에 의해 형성되는 제2의 장벽이 에너지적으로 높아진다. 그 결과, 반도체막으로부터 전하 축적층에 전하를 쉽게 주입할 수 있고, 전하 축적층으로부터 전하가 소실하는 것을 막을 수 있다. 즉, 본 발명의 불휘발성 메모리가 메모리로서 동작할 경우에, 저전압으로 고효율의 기록을 할 수 있고, 또한 전하유지 특성을 향상시킬 수 있다.
또한 전하 축적층(1020)으로서, 질화 실리콘, 질화 게르마늄, 질화 실리콘 게르마늄 중, 어느 1층 혹은 다층으로서 형성해도 된다. 전하 축적층(1020)을 질화 실리콘, 질화 게르마늄, 질화 실리콘 게르마늄으로 형성함으로써, 질화막이 절연막 이면서 질화막 내에 있어서의 복수의 트랩 순위로 반도체막으로부터 터널 절연막 을 통해 주입되는 전하를 트랩(포획한다고도 한다)할 수 있다. 즉, 전하 축적층(1020)을 질화 실리콘, 질화 게르마늄, 질화 실리콘 게르마늄으로 형성함으로써, 복수의 트랩 순위로 전하를 트랩 할 수 있으며, 가령 터널 절연막의 일부에 결함이 있었다고 해도 일부의 축적 전하가 소실하는 것만으로 전하를 계속해서 트랩할 수 있다. 그 때문에 터널 절연막의 막두께를 더욱 얇게 형성할 수 있고, 또 전하의 유지라는 점에 있어서도 신뢰성이 높은 불휘발성 메모리 소자를 얻을 수 있기 때문에 바람직하다. 또한, 전하 축적층(1020)을 질화 실리콘, 질화 게르마늄, 질화 실리콘 게르마늄으로 형성함으로써, 터널 절연막의 막두께를 얇게 할 수 있기 때문에, 불휘발성 메모리 소자 자체의 미세화를 용이하게 할 수 있으므로 바람직하다.
다음에 반도체막(1004, 1006)위에 형성된, 제1의 절연막(1012, 1014)과 전하 축적층(1020)을 선택적으로 제거하고, 반도체막(1008, 1010)위에 형성된 제1의 절연막(1016, 1018) 및 전하 축적층(1020)을 잔존시킨다. 여기에서는, 메모리부에 설치된 반도체막(1008, 1010), 제1의 절연막(1016, 1018), 전하 축적층(1020)을 선택적으로 레지스트로 덮고, 반도체막(1004, 1006)위에 형성된, 제1의 절연막(1012, 1014)과 전하 축적층(1020)을 에칭함으로써 선택적으로 제거한다(도 26b참조).
다음에 반도체막(1004, 1006)과, 반도체막(1008, 1010)의 윗쪽에 형성된 전하 축적층(1020)의 일부를 덮도록 레지스트(1022)를 형성하고, 이 레지스트(1022)에 피복되지 않은 전하 축적층(1020)을 에칭하여 선택적으로 제거함으로써, 전하 축적층(1020)의 일부를 잔존시켜, 전하 축적층(1021)을 형성한다(도 26c, 도 25참조).
다음에 반도체막(1004, 1006)과, 반도체막(1008, 1010)의 윗쪽에 형성된 제1의 절연막(1016, 1018)과 전하 축적층(1021)을 피복하도록 제2의 절연막(1028)을 형성한다(도 27a참조).
제2의 절연막(1028)은, CVD법이나 스퍼터링법 등을 사용하여, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘(SiOxNy)(x>y>0), 질화 산화 실리콘(SiNxOy) (x>y>0)등의 절연재료를 사용하여 단층 또는 적층하여 형성한다. 예를 들면 제2의 절연막(1028)을 단층으로 설치할 경우에는, CVD법에 의해 산화 질화 실리콘 막 또 는 질화 산화 실리콘 막을 5∼50nm의 막 두께로 형성한다. 또한 제2의 절연막(1028)을 3층 구조로 설치할 경우에는, 제1층째의 절연막으로서 산화 질화 실리콘 막을 형성하고, 제2층째의 절연막으로서 질화 실리콘 막을 형성하고, 제3층째의 절연막으로서 산화 질화 실리콘 막을 형성하면 된다. 또한 그 밖에도 제2의 절연막(1028)으로서, 게르마늄의 산화물 또는 질화물이나 산화하프늄(HfOx), 산화탄탈(TaOx)을 사용해도 된다.
또한, 반도체막(1008, 1010)의 윗쪽에 형성된 제2의 절연막(1028)은, 뒤에 완성되는 불휘발성 메모리 소자에 있어서 컨트롤 절연막으로서 기능한다.
다음에 반도체막(1008, 1010)의 윗쪽에 형성된 제2의 절연막(1028)을 피복하도록 레지스트(1030)를 선택적으로 형성하고, 반도체막(1004, 1006)위에 형성된 제2의 절연막(1028)을 선택적으로 제거한다(도 27b참조).
다음에 반도체막(1004, 1006)을 덮도록 제3의 절연막(1032, 1034)을 각각 형성한다(도 28a참조).
제3의 절연막(1032, 1034)은, 상기 제1의 절연막(1012, 1014, 1016, 1018)의 형성 방법으로 나타낸 어느 방법을 사용하여 형성한다. 예를 들면 고밀도 플라즈마 처리에 의해 반도체막(1004, 1006)에 산화 처리, 질화 처리 또는 산질화 처리를 행함으로써, 이 반도체막(1004, 1006)위에 각각 실리콘의 산화막, 질화막 또는 산질화막이 되는 제3의 절연막(1032, 1034)을 형성한다.
여기에서는, 제3의 절연막(1032, 1034)을 1∼20nm, 바람직하게는 1∼10nm으로 형성한다. 예를 들면 고밀도 플라즈마 처리에 의해 반도체막(1004, 1006)에 산 화 처리를 행하고 이 반도체막(1004, 1006)의 표면에 산화 실리콘 막을 형성한 후, 고밀도 플라즈마 처리에 의해 질화 처리를 행하여 산화 실리콘 막의 표면 또는 표면의 근방에 질소 플라즈마 처리층을 형성한다. 또한 이 경우, 반도체막(1008, 1010)의 윗쪽에 형성된 제2의 절연막(1028)의 표면에도 산화 처리 또는 질화 처리가 행해지고, 산화막 또는 산질화막이 형성된다. 반도체막(1004, 1006)의 윗쪽에 형성된 제3의 절연막(1032, 1034)은, 뒤에 완성되는 트랜지스터에 있어서 게이트 절연막으로서 기능한다.
다음에 반도체막(1004, 1006)의 윗쪽에 형성된 제3의 절연막(1032, 1034), 반도체막(1008, 1010)의 윗쪽에 형성된 제2의 절연막(1028)을 피복하도록 도전 막을 형성한다(도 28b참조). 여기에서는, 도전 막으로서, 도전 막 1036과 도전 막 1038을 순차로 적층하여 형성한 예를 도시하고 있다. 물론, 도전 막은, 단층 또는 3층 이상의 적층구조로 형성해도 좋다.
도전 막(1036, 1038)으로서는, 탄탈(Ta), 텅스텐(W), 티탄(Ti), 몰리브덴(Mo), 알루미늄(Al), 동(Cu), 크롬(Cr), 니오브(Nb)등으로부터 선택된 원소 또는 이들의 원소를 주성분으로 하는 합금재료 혹은 화합물 재료로 형성할 수 있다. 또한 이들의 원소를 질화한 금속 질화막으로 형성할 수도 있다. 그 밖에도, 인 등의 불순물 원소를 도핑한 다결정 실리콘에 대표되는 반도체 재료에 의해 형성할 수도 있다.
여기에서는, 도전 막(1036)으로서 질화 탄탈을 사용하여 형성하고, 그 위에 도전 막(1038)으로서 텅스텐을 사용하여 적층구조로 설치한다. 또한 그 밖에도, 도 전 막(1036)으로서, 질화 텅스텐, 질화 몰리브덴 또는 질화 티탄으로부터 선택된 단층 또는 적층막을 사용하고, 도전 막(1038)으로서, 탄탈, 몰리브덴, 티탄으로부터 선택된 단층 또는 적층막을 사용할 수 있다.
다음에 적층하여 설치된 도전 막(1036, 1038)을 선택적으로 에칭하여 제거함으로써, 반도체막(1004, 1006, 1008)의 윗쪽의 일부에 도전 막(1036, 1038)을 잔존시키고, 각각 게이트 전극으로서 기능하는 도전 막(1040, 1042, 1044, 1046)을 형성한다(도 28c, 도 24참조). 또한, 메모리부에 설치된 반도체막(1008)의 윗쪽에 형성되는 도전 막(1044)은, 뒤에 완성되는 불휘발성 메모리 소자에 있어서 제어 게이트로서 기능한다. 또한 도전 막(1040, 1042, 1046)은, 뒤에 완성되는 트랜지스터에 있어서 게이트 전극으로서 기능한다.
다음에 반도체막(1004)을 덮도록 레지스트(1048)를 선택적으로 형성하고, 이 레지스트(1048), 도전 막(1042, 1044, 1046)을 마스크로서 반도체막(1006, 1008)에 불순물 원소를 도입함으로써 불순물 영역을 형성한다(도 29a참조). 불순물 원소로서는, n형을 부여하는 불순물 원소 또는 p형을 부여하는 불순물 원소를 사용한다. n형을 나타내는 불순물 원소로서는, 인(P)이나 비소(As)등을 사용할 수 있다. p형을 나타내는 불순물 원소로서는, 붕소(B)나 알루미늄(Al), 갈륨(Ga) 등을 사용할 수 있다. 여기에서는, 불순물 원소로서, 인(P)을 사용한다.
도 29a에 있어서는, 반도체막(1006, 1008)에 불순물 원소를 도입함으로써, 반도체막(1006)에는, 소스 영역 또는 드레인 영역을 형성하는 불순물 영역(1052)과 채널 형성 영역(1050)이 형성되고, 반도체막(1008)에는, 소스 영역 또는 드레인 영 역을 형성하는 불순물영역(1056)과 LDD영역을 형성하는 저농도 불순물 영역(1058)과 채널 형성 영역(1054)이 형성된다. 또한 반도체막(1008)에는, 소스 영역 또는 드레인 영역을 형성하는 불순물 영역(1062)과 채널 형성 영역(1060)이 형성된다.
또한 반도체막(1008)에 형성되는 저농도 불순물 영역(1058)은, 도 29a에 있어서 도입된 불순물 원소가 부유 게이트로서 기능하는 전하 축적층(1021)을 관통함으로써 형성된다. 따라서, 반도체막(1008)에 있어서, 도전 막(1044) 및 전하 축적층(1021)의 쌍방과 겹치는 영역에 채널 형성 영역(1054)이 형성되고, 전하 축적층(1021)과 겹치고 도전 막(1044)과 겹치지 않는 영역에 저농도 불순물 영역(1058)이 형성된다. 또한, 전하 축적층(1021) 및 도전 막(1044)의 쌍방과 겹치지 않는 영역에 고농도 불순물 영역(1056)이 형성된다.
또한 전하 축적층(1021)과 도전 막(1044)의 쌍방의 크기를 다르게 하는 것 및 전하 축적층(1021)과 도전 막(1044)의 쌍방이 설치하는 위치를 어긋나게 형성하는 것도 가능하다. 그 때문에 불휘발성 메모리 소자에 있어서의 n형을 부여하는 불순물 원소 또는 p형을 부여하는 불순물 원소의 반도체막으로의 도입을 선택적으로 행하고 또한 불순물 원소의 농도를 선택적으로 변경할 수 있으므로 바람직하다.
다음에 반도체막(1006, 1008, 1010)을 덮도록 레지스트(1066)를 선택적으로 형성하고, 이 레지스트(1066), 도전 막(1040)을 마스크로서 반도체막(1004)에 불순물 원소를 도입함으로써 불순물 영역을 형성한다(도 29b참조). 불순물 원소로서는, n형을 부여하는 불순물 원소 또는 p형을 부여하는 불순물 원소를 사용한다. n형을 나타내는 불순물 원소로서는, 인(P)이나 비소(As)등을 사용할 수 있다. p형을 나타 내는 불순물 원소로서는, 붕소(B)나 알루미늄(Al), 갈륨(Ga)등을 사용할 수 있다. 여기에서는, 도 29a에서 반도체막(1006, 1008)에 도입한 불순물 원소와 다른 도전형을 가지는 불순물 원소(예를 들면 붕소(B))를 도입한다. 그 결과, 반도체막(1004)에 소스 영역 또는 드레인 영역을 형성하는 불순물 영역(1070)과 채널 형성 영역(1068)이 형성된다.
다음에 제2의 절연막(1028), 제3의 절연막(1032, 1034), 도전 막(1040, 1042, 1044, 1046)을 덮도록 절연막(1072)을 형성하고, 이 절연막(1072)위에 반도체막(1004, 1006, 1008)에 각각 형성된 불순물 영역(1052, 1062, 1070)과 전기적으로 접속하는 도전 막(1074)을 형성한다(도 29c, 도 23참조). 또한, 불순물 영역(1062)과 전기적으로 접속된 도전 막(1074)은 비트 선 BLO으로서 기능한다.
절연막(1072)은, CVD법이나 스퍼터링법 등에 의해, 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산화 질화 실리콘(SiOxNy)(x>y), 질화 산화 실리콘(SiNxOy) (x>y)등의 산소 또는 질소를 가지는 절연막이나 DLC(다이아본드 라이크 카본)등의 탄소를 포함하는 막, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조싸이클로부텐, 아크릴 등의 유기재료 또는 실록산 수지 등의 실록산 재료로 이루어지는 단층 또는 적층구조로 설치할 수 있다. 또한, 실록산 재료는, Si-0-Si결합을 포함하는 재료에 해당한다. 실록산은, 실리콘(Si)과 산소(0)의 결합으로 골격구조가 구성된다. 치환기로서, 적어도 수소를 포함하는 유기기(예를 들면 알킬기, 아릴기)를 사용할 수 있다. 치환기로서, 플루오르기를 사용할 수도 있다. 또는 치환기로서, 적어도 수소를 포함하는 유기기와, 플루오르기를 사용해도 된다.
도전 막(1074)은, CVD법이나 스퍼터링법 등에 의해, 알루미늄(Al), 텅스텐(W), 티탄(Ti), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 동(Cu), 금(Au), 은(Ag), 망간(Mn), 네오듐(Nd), 탄소(C), 실리콘(Si)으로부터 선택된 원소 또는 이들의 원소를 주성분으로 하는 합금재료 혹은 화합물 재료이며, 단층 또는 적층으로 형성한다. 알루미늄을 주성분으로 하는 합금재료는, 예를 들면 알루미늄을 주성분으로 하고 니켈을 포함하는 재료, 또는, 알루미늄을 주성분으로 하고 니켈과, 탄소와 실리콘의 한쪽 또는 양쪽을 포함하는 합금재료에 해당한다. 도전 막(1074)은, 예를 들면 배리어 막과 알루미늄 실리콘(Al-Si)막과 배리어 막의 적층구조, 배리어 막과 알루미늄 실리콘(Al-Si)막과 질화 티탄(TiN)막과 배리어 막의 적층구조를 채용하면 된다. 또한, 배리어 막은, 티탄, 티탄의 질화물, 몰리브덴 또는 몰리브덴의 질화물로 이루어지는 박막에 해당한다. 알루미늄이나 알루미늄 실리콘은 저항값이 낮고, 저가이므로, 도전 막(1074)을 형성하는 재료로서 최적이다. 또한 상층과 하층의 배리어층을 설치하면, 알루미늄이나 알루미늄 실리콘의 힐록의 발생을 방지할 수 있다. 또한 환원성이 높은 원소인 티탄으로 이루어지는 배리어 막을 형성하면, 결정질 반도체막 위에 얇은 자연 산화막이 생겼다고 해도, 이 자연 산화막을 환원하여, 배리어 막과 결정 질반도체막과 양호한 콘택을 취할 수 있다.
이상과 같이 하여, 로직부의 트랜지스터, 메모리부에 설치되는 트랜지스터 (여기에서는 선택 트랜지스터 S1) 및 불휘발성 메모리 소자 MO∼M31이 형성된다.
또한, 본 실시의 형태는, 다른 실시의 형태 및 실시예와 적절히 조합할 수 있다.
[실시예 1]
본 실시예에서는, 전술한 본 발명의 불휘발성 반도체 기억장치를 구비한 비접촉으로 데이터의 입출력이 가능한 반도체 장치의 적용예에 관해서 도면을 참조하여 이하에 설명한다. 비접촉으로 데이터의 입출력이 가능한 반도체 장치는 이용 형태에 따라서는, RFID태그, ID태그, IC태그, IC칩, RF태그, 무선 태그, 전자 태그 또는 무선 칩으로도 부른다.
반도체 장치(800)는, 비접촉으로 데이터를 교신하는 기능을 가지고, 고주파회로(810), 전원 회로(820), 리셋트 회로(830), 클록 발생 회로(840), 데이터 복조 회로(850), 데이터 변조 회로(860), 다른 회로의 제어를 행하는 제어회로(870), 기억 회로(880) 및 안테나(890)를 가지고 있다(도 30a). 고주파 회로(810)는 안테나(890)로부터 신호를 수신하고, 데이터 변조 회로(860)로부터 수신한 신호를 안테나(890)로부터 출력하는 회로이며, 전원 회로(820)는 수신 신호로부터 전원전위를 생성하는 회로이며, 리셋트 회로(830)는 리셋트 신호를 생성하는 회로이며, 클록 발생 회로(840)는 안테나(890)로부터 입력된 수신 신호를 기초로 각종 클록 신호를 생성하는 회로이며, 데이터 복조 회로(850)는 수신 신호를 복조하여 제어회로(870)에 출력하는 회로이며, 데이터 변조 회로(860)는 제어회로(870)로부터 수신한 신호를 변조하는 회로이다. 또한 제어회로(870)로서는, 예를 들면 코드 추출 회로(910), 코드 판정 회로(920), CRC판정 회로(930) 및 출력 유닛 회로(940)가 설치된다. 또한, 코드 추출 회로(910)는 제어회로(870)에 보내져 온 명령에 포함되는 복수의 코드를 각각 추출하는 회로이며, 코드 판정 회로(920)는 추출된 코드와 레 퍼런스에 해당하는 코드를 비교하여 명령의 내용을 판정하는 회로이며, CRC판정 회로(930)는 판정된 코드에 의거하여 송신 에러 등의 유무를 검출하는 회로이다.
다음에 전술한 반도체 장치의 동작의 일례에 대하여 설명한다. 우선, 안테나(890)에 의해 무선신호가 수신된다. 무선신호는 고주파회로(810)를 통해 전원 회로(820)로 전송되고, 고전원 전위(이하, VDD라고 적는다)가 생성된다. VDD는 반도체 장치(800)가 가지는 각 회로에 공급된다. 또한 고주파회로(810)를 통해 데이터 복조 회로(850)로 전송된 신호는 복조된다(이하, 복조 신호). 또한, 고주파 회로(810)를 통해 리셋트 회로(830) 및 클록 발생 회로(840)를 통과한 신호 및 복조 신호는 제어회로(870)로 전송된다. 제어회로(870)로 전송된 신호는, 코드 추출 회로(910), 코드 판정 회로(920) 및 CRC판정 회로(930)등에 의해 해석된다. 그리고, 해석된 신호에 따라, 기억 회로(880)안에 기억되어 있는 반도체 장치의 정보가 출력된다. 출력된 반도체 장치의 정보는 출력 유닛 회로(940)를 통해 부호화된다. 또한, 부호화된 반도체 장치(800)의 정보는 데이터 변조 회로(860)를 통해, 안테나(890)에 의해 무선신호로서 송신된다. 또한, 반도체 장치(800)를 구성하는 복수의 회로에 있어서는, 저전원 전위(이하, VSS)는 공통으로, VSS는 GND로 할 수 있다. 또한 본 발명의 불휘발성 반도체 기억장치를 기억 회로(880)에 적용할 수 있다. 본 발명에 의해, 불휘발성 반도체 기억장치의 구동전압을 낮게 하는 것도 가능하기 때문에, 비접촉으로 데이터를 교신할 수 있는 거리를 늘릴 수 있다.
이와 같이, 리더/라이터로부터 반도체 장치(800)에 신호를 보내고, 이 반도체 장치(800)로부터 전송되어 온 신호를 리드/라이터로 수신함으로써, 반도체 장치 의 데이터를 판독하는 것이 가능해 진다.
또한 반도체 장치(800)은, 각 회로로의 전원전압의 공급에 대해서 전원(배터리)을 탑재하지 않고 전자파에 의해 행하는 타입으로 해도 되고, 전원(배터리)을 탑재하여 전자파와 전원(배터리)에 의해 각 회로에 전원전압을 공급하는 타입으로 해도 된다.
다음에 비접촉으로 데이터의 입출력이 가능한 반도체 장치의 사용 형태의 일례에 대하여 설명한다. 표시부(3210)를 포함하는 휴대 단말의 측면에는, 리더/라이터(3200)가 설치되고, 물품(3220)의 측면에는 반도체 장치(3230)가 설치된다(도 30b). 물품(3220)이 포함하는 반도체 장치(3230)에 리더/라이터(3200)를 꽂으면, 표시부(3210)에 물품 원재료나 원산지, 생산 공정마다의 검사 결과나 유통 과정의 이력등, 또한 상품 설명 등의 상품에 관한 정보가 표시된다. 또한 상품(3260)을 벨트 콘베이어에 의해 반송할 때, 리더/라이터(3240)와, 상품(3260)에 설치된 반도체 장치(3250)를 사용하여, 상기 상품(3260)의 검품을 행할 수 있다(도 30c). 이와 같이, 시스템에 반도체 장치를 활용하는 것으로, 정보의 취득을 간단히 행할 수 있고, 고기능화와 고부가 가치화를 실현한다.
또한 본 발명의 불휘발성 반도체 기억장치는, 메모리를 구비한 모든 분야의 전자기기에 사용하는 것이 가능하다. 예를 들면 본 발명의 불휘발성 반도체 기억장치를 적용한 전자기기로서, 카메라(예를 들면 비디오 카메라, 디지털 카메라), 고글형 디스플레이(헤드마운트 디스플레이), 네비게이션 시스템, 음향재생장치(카 오디오, 오디오 콤보 등), 컴퓨터, 게임 기기, 휴대 정보단말(모바일 컴퓨터, 휴대전 화, 휴대형 게임기 또는 전자서적 등), 기록 매체를 구비한 화상재생장치(구체적으로는 DVD(digital versatile disc)등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 구비한 장치)등을 예로 들 수 있다. 그것들 전자기기의 구체적인 예를 도 31에 나타낸다.
도 31a, 도 31b는, 디지털 카메라를 도시하고 있다. 도 31b는, 도 31a의 뒤쪽을 도시한 도면이다. 이 디지털 카메라는, 케이싱(2111), 표시부(2112), 렌즈(2113), 조작 키(2114), 셔터(2115)등을 가진다. 또한 제거가능한 불휘발성의 메모리(2116)를 구비하고 있고, 이 디지털 카메라로 촬영한 데이터를 메모리(2116)에 기억시켜 두는 구성으로 되어 있다. 본 발명을 사용하여 형성된 불휘발성의 반도체기억장치는 이 메모리(2116)에 적용할 수 있다.
또한 도 31c는, 휴대전화를 나타내고 있으며, 휴대 단말의 하나의 대표예이다. 이 휴대전화는 케이싱(2121), 표시부(2122), 조작 키(2123)등을 포함한다. 또한 휴대전화는, 제거가능한 불휘발성의 메모리(2125)를 구비하고 있으며, 이 휴대전화의 전화번호 등의 데이터, 영상, 음악 데이터 등을 메모리(2125)에 기억시켜 재생할 수 있다. 본 발명을 사용하여 형성된 불휘발성의 반도체 기억장치는 이 메모리(2125)에 적용할 수 있다.
또한 도 31d는, 디지털 플레이어를 나타내고 있으며, 오디오 장치의 하나의 대표예이다. 도 31d에 나타내는 디지털 플레이어는, 본체(2130), 표시부(2131), 메모리부(2132), 조작부(2133), 이어폰(2134) 등을 포함하고 있다. 또한, 이어폰(2134) 대신에 헤드폰이나 무선식 이어폰을 사용할 수 있다. 메모리부(2132)는, 본 발명을 사용하여 형성된 불휘발성의 반도체기억장치를 사용할 수 있다. 예를 들면 기록 용량이 20∼200기가 바이트(GB)의 NAND형 불휘발성 메모리를 사용하여, 조작부(2133)를 조작함으로써, 영상이나 음성(음악)을 기록, 재생할 수 있다. 또한, 표시부(2131)는 흑색 배경에 백색의 문자를 표시함으로써 소비 전력을 억제할 수 있다. 이것은 휴대형 오디오 장치에 있어서 특히 유효하다. 또한, 메모리부(2132)에 설치된 불휘발성의 반도체 기억장치는, 제거가능한 구성으로 해도 된다.
또한 도 31e는, 전자 북(전자 페이퍼라고도 한다)을 도시하고 있다. 이 전자 북은, 본체(2141), 표시부(2142), 조작 키(2143), 메모리부(2144)를 포함하고 있다. 또 모뎀이 본체(2141)에 내장되어 있어도 되고, 무선으로 정보를 송수신할 수 있는 구성으로 해도 된다. 메모리부(2144)는, 본 발명을 사용하여 형성된 불휘발성의 반도체 기억장치를 사용할 수 있다. 예를 들면 기록 용량이 20∼200기가 바이트(GB)의 NAND형 불휘발성 메모리를 사용하여, 조작 키(2143)를 조작함으로써, 영상이나 음성(음악)을 기록, 재생할 수 있다. 또한, 메모리부(2144)에 설치된 불휘발성의 반도체 기억장치는, 제거가능한 구성으로 해도 된다.
이상과 같이, 본 발명의 불휘발성 반도체 기억장치의 적용 범위는 매우 넓어서 메모리를 가지는 것이면 모든 분야의 전자기기에 사용하는 것이 가능하다.
또한, 본 실시예는, 본 명세서 안의 실시예와 적절히 조합할 수 있다.
본 발명에 의해 소거할 때의 베리파이 동작에 있어서의 데이터 판독 및 소거 는, 되쓰기가 가능한 직렬로 접속된 복수의 불휘발성 메모리 소자 중에서 선택된 메모리 소자의 제어 게이트의 전위만을 변동시킴으로써 행할 수 있다. 따라서, 소비 전력을 대폭 저감하는 것이 가능하게 된다.

Claims (20)

  1. 직렬로 접속된 제1 및 제2 불휘발성 메모리 소자를 가지는 반도체 장치의 베리파이(verify) 방법으로서,
    상기 제1 불휘발성 메모리 소자에 저장된 데이터를 소거하는 데 있어서, 상기 제1 불휘발성 메모리 소자의 제어 게이트의 전위를 제1의 전위로 설정하고, 상기 제2 불휘발성 메모리 소자의 제어 게이트의 전위를 제2의 전위로 설정하는 단계와,
    상기 제1 불휘발성 메모리 소자에 저장된 데이터를 소거한 후 상기 제1 불휘발성 메모리 소자에 저장된 데이터를 판독하는 데 있어서, 상기 제1 불휘발성 메모리 소자의 제어 게이트의 전위를 제3의 전위로 설정하고, 상기 제2 불휘발성 메모리 소자의 제어 게이트의 전위를 상기 제2의 전위로 설정하는 단계를 포함하는 반도체 장치의 베리파이 방법.
  2. 절연 표면을 갖는 기판 위에 직렬로 접속된 제1 및 제2 불휘발성 메모리 소자를 가지는 반도체 장치의 베리파이(verify) 방법으로서,
    상기 제1 불휘발성 메모리 소자에 저장된 데이터를 소거하는 데 있어서, 상기 제1 불휘발성 메모리 소자의 제어 게이트의 전위를 제1의 전위로 설정하고, 상기 제2 불휘발성 메모리 소자의 제어 게이트의 전위를 제2의 전위로 설정하는 단계와,
    상기 제1 불휘발성 메모리 소자에 저장된 데이터를 소거한 후 상기 제1 불휘발성 메모리 소자에 저장된 데이터를 판독하는 데 있어서, 상기 제1 불휘발성 메모리 소자의 제어 게이트의 전위를 제3의 전위로 설정하고, 상기 제2 불휘발성 메모리 소자의 제어 게이트의 전위를 상기 제2의 전위로 설정하는 단계를 포함하는 반도체 장치의 베리파이 방법.
  3. 제 2항에 있어서,
    상기 절연 표면을 갖는 상기 기판은, 유리 기판인 반도체 장치의 베리파이 방법.
  4. 제 1항 또는 제 2항에 있어서,
    상기 제1 및 제2 불휘발성 메모리 소자는 각각 채널 형성 영역과 부유 게이트를 포함하는 반도체층을 가지고,
    상기 부유 게이트는, 상기 반도체층보다 작은 에너지갭을 가지는 반도체 재료로 형성되는 반도체 장치의 베리파이 방법.
  5. 제 1항 또는 제 2항에 있어서,
    상기 제1 및 제2 불휘발성 메모리 소자는 각각 채널 형성 영역과 부유 게이트를 포함하는 반도체층을 가지고,
    상기 부유 게이트는, 게르마늄 혹은 게르마늄 화합물로 형성되는 반도체 장치의 베리파이 방법.
  6. 제 1항 또는 제 2항에 있어서,
    상기 제1 및 제2 불휘발성 메모리 소자는, 하나의 반도체층을 공유하는 반도체 장치의 베리파이 방법.
  7. 제 1항 또는 제 2항에 있어서,
    상기 제1 및 제2 불휘발성 메모리 소자는, 실리콘을 함유하는 기판 위에 형성하는 반도체 장치의 베리파이 방법.
  8. 제 1항 또는 제 2항에 있어서,
    상기 제1 및 제2 불휘발성 메모리 소자로의 데이터의 기록, 소거, 제1의 판독 및 베리파이 동작에 있어서의 제2의 판독을, 상기 제1 및 제2 불휘발성 메모리 소자의 상기 제어 게이트로의 전압을 변화시켜서 행하는 단계를 더 포함하는, 반도체 장치의 베리파이 방법.
  9. 직렬로 접속된 복수의 불휘발성 메모리 소자를 가지는 반도체 장치의 베리파이 방법으로서,
    상기 복수의 불휘발성 메모리 소자 중 하나를 선택하는 단계와,
    상기 선택된 불휘발성 메모리 소자에 저장된 데이터를 소거하는 동안, 상기 선택된 불휘발성 메모리 소자의 전위는 제1의 전위가 되고, 또 다른 불휘발성 메모리 소자의 전위는 제2의 전위가 되도록 상기 복수의 불휘발성 메모리 소자의 제어 게이트의 전위를 설정하는 단계와,
    상기 선택된 불휘발성 메모리 소자에 저장된 데이터를 소거한 후 상기 선택된 불휘발성 메모리 소자에 저장된 데이터를 판독하는 동안, 상기 선택된 불휘발성 메모리 소자의 전위는 제3의 전위가 되고, 또 다른 불휘발성 메모리 소자의 전위는 상기 제2의 전위가 되도록 상기 복수의 불휘발성 메모리 소자의 제어 게이트의 전위를 설정하는 단계를 포함하는 반도체 장치의 베리파이 방법.
  10. 절연 표면을 갖는 기판 위에 직렬로 접속된 복수의 불휘발성 메모리 소자를 가지는 반도체 장치의 베리파이 방법으로서,
    상기 복수의 불휘발성 메모리 소자 중 하나를 선택하는 단계와,
    상기 선택된 불휘발성 메모리 소자에 저장된 데이터를 소거하는 동안, 상기 선택된 불휘발성 메모리 소자의 전위는 제1의 전위가 되고, 또 다른 불휘발성 메모리 소자의 전위는 제2의 전위가 되도록 상기 복수의 불휘발성 메모리 소자의 제어 게이트의 전위를 설정하는 단계와,
    상기 선택된 불휘발성 메모리 소자에 저장된 데이터를 소거한 후 상기 선택된 불휘발성 메모리 소자에 저장된 데이터를 판독하는 동안, 상기 선택된 불휘발성 메모리 소자의 전위는 제3의 전위가 되고, 또 다른 불휘발성 메모리 소자의 전위는 상기 제2의 전위가 되도록 상기 복수의 불휘발성 메모리 소자의 제어 게이트의 전위를 설정하는 단계를 포함하는 반도체 장치의 베리파이 방법.
  11. 제 10항에 있어서,
    상기 절연 표면을 갖는 상기 기판은, 유리 기판인 반도체 장치의 베리파이 방법.
  12. 제 9항 또는 제 10항에 있어서,
    상기 복수의 불휘발성 메모리 소자는 각각 채널 형성 영역과 부유 게이트를 포함하는 반도체층을 가지고,
    상기 부유 게이트는, 상기 반도체층보다 작은 에너지갭을 가지는 반도체 재료로 형성되는 반도체 장치의 베리파이 방법.
  13. 제 9항 또는 제 10항에 있어서,
    상기 복수의 불휘발성 메모리 소자는 각각 채널 형성 영역과 부유 게이트를 포함하는 반도체층을 가지고,
    상기 부유 게이트는, 게르마늄 혹은 게르마늄 화합물로 형성되는 반도체 장치의 베리파이 방법.
  14. 제 9항 또는 제 10항에 있어서,
    상기 복수의 불휘발성 메모리 소자는, 동일한 반도체층을 공유하는 반도체 장치의 베리파이 방법.
  15. 제 9항 또는 제 10항에 있어서,
    상기 복수의 불휘발성 메모리 소자는, 실리콘을 함유하는 기판 위에 형성하는 반도체 장치의 베리파이 방법.
  16. 제 9항 또는 제 10항에 있어서,
    상기 제1 및 제2 불휘발성 메모리 소자로의 데이터의 기록, 소거, 제1의 판독 및 베리파이 동작에 있어서의 제2의 판독을, 상기 복수의 불휘발성 메모리 소자의 상기 제어 게이트로의 전압을 변화시켜서 행하는 단계를 더 포함하는, 반도체 장치의 베리파이 방법.
  17. 제 1항, 제 2항, 제 9항 또는 제 10항 중 어느 한 항에 있어서,
    상기 제2의 전위가 상기 제1의 판독의 전위와 다른, 반도체 장치의 베리파이 방법.
  18. 제 1항, 제 2항, 제 9항 또는 제 10항 중 어느 한 항에 있어서,
    상기 반도체 장치는, 카메라, 고글형 디스플레이, 네비게이션 시스템, 음향재생장치, 컴퓨터, 게임 기기, 휴대 정보단말 및 화상재생장치로 구성된 군에서 선택된 적어도 하나의 전자기기에 탑재되는 반도체 장치의 베리파이 방법.
  19. 제 1항, 제 2항, 제 9항 또는 제 10항 중 어느 한 항에 있어서,
    상기 반도체 장치는, 지폐, 동전, 유가 증권, 증서, 무기명 채권, 포장용 용기, 서적, 기록 매체, 운송 수단, 식품, 의류, 보건용품, 생활 용품, 약품 중 적어도 하나에 탑재되는 반도체 장치의 베리파이 방법.
  20. 제 1항, 제 2항, 제 9항 또는 제 10항 중 어느 한 항에 있어서,
    상기 반도체 장치는 NAND 셀을 포함하는, 반도체 장치의 베리파이 방법.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007134413A (ja) * 2005-11-08 2007-05-31 Toshiba Corp 半導体装置の製造方法
TWI416738B (zh) * 2006-03-21 2013-11-21 Semiconductor Energy Lab 非揮發性半導體記憶體裝置
EP1837917A1 (en) * 2006-03-21 2007-09-26 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor memory device
US8022460B2 (en) * 2006-03-31 2011-09-20 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor memory device
US7554854B2 (en) * 2006-03-31 2009-06-30 Semiconductor Energy Laboratory Co., Ltd. Method for deleting data from NAND type nonvolatile memory
US7692999B2 (en) * 2006-12-25 2010-04-06 Semiconductor Energy Laboratory Co., Ltd Nonvolatile memory and semiconductor device including nonvolatile memory
US7978527B2 (en) * 2008-06-03 2011-07-12 Sandisk Technologies Inc. Verification process for non-volatile storage
US20100104493A1 (en) * 2008-10-23 2010-04-29 Searete Llc, A Limited Liability Corporation Of The State Of Delaware Reactive composite material structures with endothermic reactants
US7939421B2 (en) * 2009-07-08 2011-05-10 Nanya Technology Corp. Method for fabricating integrated circuit structures
JP5537366B2 (ja) * 2009-10-01 2014-07-02 株式会社半導体エネルギー研究所 半導体装置の駆動方法
JP5039116B2 (ja) * 2009-11-24 2012-10-03 株式会社東芝 半導体記憶装置
WO2011096270A1 (en) * 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011125456A1 (en) 2010-04-09 2011-10-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101184866B1 (ko) * 2010-10-26 2012-09-20 에스케이하이닉스 주식회사 불휘발성 메모리 장치 및 이의 동작 방법
JP2015176628A (ja) * 2014-03-17 2015-10-05 株式会社東芝 半導体記憶装置及びメモリコントローラ
US9564104B1 (en) * 2015-05-18 2017-02-07 Amazon Technologies, Inc. Adjusting front light brightness during display updates
US10646144B2 (en) 2015-12-07 2020-05-12 Marcelo Malini Lamego Wireless, disposable, extended use pulse oximeter apparatus and methods
WO2018063207A1 (en) * 2016-09-29 2018-04-05 Intel Corporation Resistive random access memory cell
US10659963B1 (en) 2018-02-12 2020-05-19 True Wearables, Inc. Single use medical device apparatus and methods
KR20200107341A (ko) * 2019-03-07 2020-09-16 삼성전자주식회사 반도체 메모리 소자

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08297988A (ja) * 1995-04-27 1996-11-12 Sony Corp 半導体不揮発性記憶装置

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3878549A (en) 1970-10-27 1975-04-15 Shumpei Yamazaki Semiconductor memories
JPS517036A (ja) 1974-07-08 1976-01-21 Nippon Oils & Fats Co Ltd Tosohoho
JPS5223532A (en) 1975-08-16 1977-02-22 Sato Shinzou Salt bath* electrical heating nitriding of steel subsequent to quenching
JPS5844077B2 (ja) 1978-07-21 1983-09-30 有限会社美光技研 非金属表面の表面に装飾的擦痕模様を形成する方法
US5844842A (en) * 1989-02-06 1998-12-01 Hitachi, Ltd. Nonvolatile semiconductor memory device
US5345418A (en) * 1991-01-24 1994-09-06 Nexcom Technology, Inc. Single transistor EEPROM architecture
JP3318929B2 (ja) 1992-03-25 2002-08-26 セイコーエプソン株式会社 不揮発性半導体装置
KR100477494B1 (ko) 1995-01-31 2005-03-23 가부시끼가이샤 히다치 세이사꾸쇼 반도체 메모리 장치
KR19990029775A (ko) 1997-09-11 1999-04-26 오카모토 세이시 불휘발성 반도체 기억 장치
JP3805867B2 (ja) 1997-09-18 2006-08-09 株式会社東芝 不揮発性半導体記憶装置
JP2000021185A (ja) 1998-06-30 2000-01-21 Sharp Corp 不揮発性半導体メモリの書込み方法
US5995417A (en) * 1998-10-20 1999-11-30 Advanced Micro Devices, Inc. Scheme for page erase and erase verify in a non-volatile memory array
JP2000150680A (ja) * 1998-11-12 2000-05-30 Fujitsu Ltd 半導体記憶装置
US6577531B2 (en) 2000-04-27 2003-06-10 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and semiconductor device
JP4663094B2 (ja) 2000-10-13 2011-03-30 株式会社半導体エネルギー研究所 半導体装置
CN1305232A (zh) * 2001-02-27 2001-07-25 南京大学 锗/硅复合纳米晶粒浮栅结构mosfet存储器
JP4170604B2 (ja) * 2001-04-18 2008-10-22 株式会社東芝 不揮発性半導体メモリ
JP4776801B2 (ja) 2001-04-24 2011-09-21 株式会社半導体エネルギー研究所 メモリ回路
JP4907011B2 (ja) 2001-04-27 2012-03-28 株式会社半導体エネルギー研究所 不揮発性メモリとその駆動方法、及び半導体装置
TW559814B (en) 2001-05-31 2003-11-01 Semiconductor Energy Lab Nonvolatile memory and method of driving the same
US7177197B2 (en) * 2001-09-17 2007-02-13 Sandisk Corporation Latched programming of memory and method
JP2003242787A (ja) * 2002-02-14 2003-08-29 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JP4156248B2 (ja) * 2002-02-18 2008-09-24 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
TW533588B (en) * 2002-04-24 2003-05-21 Nanya Technology Corp Flash memory and its manufacturing method
JP3866650B2 (ja) * 2002-11-29 2007-01-10 株式会社東芝 不揮発性半導体記憶装置及びその消去ベリファイ方法
JP2004326864A (ja) * 2003-04-22 2004-11-18 Toshiba Corp 不揮発性半導体メモリ
US7046555B2 (en) * 2003-09-17 2006-05-16 Sandisk Corporation Methods for identifying non-volatile memory elements with poor subthreshold slope or weak transconductance
CN1697187B (zh) 2003-12-19 2011-05-04 株式会社半导体能源研究所 半导体集成电路、半导体器件和半导体集成电路的制造方法
US7110301B2 (en) * 2004-05-07 2006-09-19 Samsung Electronics Co., Ltd. Non-volatile semiconductor memory device and multi-block erase method thereof
JP2005347328A (ja) 2004-05-31 2005-12-15 Nippon Telegr & Teleph Corp <Ntt> 記憶素子
EP1837900A3 (en) 2006-03-21 2008-10-15 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor memory device
TWI416738B (zh) 2006-03-21 2013-11-21 Semiconductor Energy Lab 非揮發性半導體記憶體裝置
EP1837917A1 (en) 2006-03-21 2007-09-26 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor memory device
KR101488516B1 (ko) 2006-03-21 2015-02-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 불휘발성 반도체 기억장치
US20070221983A1 (en) * 2006-03-24 2007-09-27 Bohumil Lojek Dual gate memory with fast erase
US7554854B2 (en) 2006-03-31 2009-06-30 Semiconductor Energy Laboratory Co., Ltd. Method for deleting data from NAND type nonvolatile memory
US8629490B2 (en) 2006-03-31 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor storage device with floating gate electrode and control gate electrode

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08297988A (ja) * 1995-04-27 1996-11-12 Sony Corp 半導体不揮発性記憶装置

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Publication number Publication date
US20070230249A1 (en) 2007-10-04
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