JP2000021185A - 不揮発性半導体メモリの書込み方法 - Google Patents
不揮発性半導体メモリの書込み方法Info
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- G11C—STATIC STORES
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Abstract
(57)【要約】
【課題】 ＡＣＴ型のような仮想接地アレイの場合に生
じるしきい値分布の広がりを抑制した書き込み／ベリフ
ァイを可能とする不揮発性半導体メモリの書込み方法を
提供する。 【解決手段】 電気的に情報の書き込みおよび消去可能
としたメモリセルＭをアレイを形成するように行と列に
配置して、各行を構成するメモリセルＭのコントロール
ゲート１００を接続する複数の行線と各列を構成するメ
モリセルＭのドレイン１０５とソース１０６を共通に接
続する複数の列線とを有する仮想接地型のアレイを構成
し、メモリセルＭへの書込みを、消去状態（データ“０
０”）に対してフローティングゲート１０２中の電荷量
の差が大きい書込み状態から順に行う。
じるしきい値分布の広がりを抑制した書き込み／ベリフ
ァイを可能とする不揮発性半導体メモリの書込み方法を
提供する。 【解決手段】 電気的に情報の書き込みおよび消去可能
としたメモリセルＭをアレイを形成するように行と列に
配置して、各行を構成するメモリセルＭのコントロール
ゲート１００を接続する複数の行線と各列を構成するメ
モリセルＭのドレイン１０５とソース１０６を共通に接
続する複数の列線とを有する仮想接地型のアレイを構成
し、メモリセルＭへの書込みを、消去状態（データ“０
０”）に対してフローティングゲート１０２中の電荷量
の差が大きい書込み状態から順に行う。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置、特
に仮想接地メモリアレイ浮遊ゲート型不揮発性半導体記
憶装置の多値の書き込み方式に関する。
に仮想接地メモリアレイ浮遊ゲート型不揮発性半導体記
憶装置の多値の書き込み方式に関する。
【０００２】
【従来の技術】最近、高集積化を目指した仮想接地型の
フラッシュメモリが注目されている。例えばIEDM Techi
ncal Digest,pp269-270,1955“A New cell Structure f
or Sub-quarter Micron High Density Flash Memory”
や電気情報通信学会信学技報、ICD97-21,P37,1997“Ａ
ＣＴ型フラッシュメモリのセンス方式の検討”で発表さ
れたＡＣＴ（Asymmetircal Contactless Transistor）
型フラッシュメモリが挙げられる。このＡＣＴ型フラッ
シュメモリは、プログラム、イレースの動作にＦＮ（Fo
wler-Nordheim）トンネル現象を用いており、データス
トレッジ型のものとして利用されると予想される。
フラッシュメモリが注目されている。例えばIEDM Techi
ncal Digest,pp269-270,1955“A New cell Structure f
or Sub-quarter Micron High Density Flash Memory”
や電気情報通信学会信学技報、ICD97-21,P37,1997“Ａ
ＣＴ型フラッシュメモリのセンス方式の検討”で発表さ
れたＡＣＴ（Asymmetircal Contactless Transistor）
型フラッシュメモリが挙げられる。このＡＣＴ型フラッ
シュメモリは、プログラム、イレースの動作にＦＮ（Fo
wler-Nordheim）トンネル現象を用いており、データス
トレッジ型のものとして利用されると予想される。
【０００３】上記ＡＣＴ型フラッシュメモリを図７、８
を参照して説明する。ＡＣＴ型フラッシュメモリは、前
記したように書き込み及び消去にＦＮトンネル現象を用
い、アレイ機構は同一ビット線を２つのメモリセルが共
有する仮想接地アレイ機構をとっている。このようにＡ
ＣＴ型フラッシュメモリは、２つのビット線を共通しか
つ、ビット線に拡散層を用いることで、コンタクト数を
減少させており、アレイ面積を著しく減少させ高集積化
を可能としている。
を参照して説明する。ＡＣＴ型フラッシュメモリは、前
記したように書き込み及び消去にＦＮトンネル現象を用
い、アレイ機構は同一ビット線を２つのメモリセルが共
有する仮想接地アレイ機構をとっている。このようにＡ
ＣＴ型フラッシュメモリは、２つのビット線を共通しか
つ、ビット線に拡散層を用いることで、コンタクト数を
減少させており、アレイ面積を著しく減少させ高集積化
を可能としている。
【０００４】次に、ＡＣＴ型フラッシュメモリ素子は、
その断面を示した図８（ａ），（ｂ）に示すように上方
よりコントロールゲートＷＬ、層間絶縁層、フローティ
ングゲートＦＧ及びビット線（拡散層）を層状に配置し
たものである。そして、隣合うフローティングゲートＦ
Ｇの端部下方に設けた共通のビット線は、ドレイン側と
ソース側でドナー濃度を異にしている。ＡＣＴ型フラッ
シュメモリ素子をアレイ状に配列した図７において、Ｍ
ＢＬXはメインビット線を、ＳＢＬXは拡散層で形成され
たサブビット線を、ＷＬXはワード線を、ＳＧXはセレク
トゲート選択信号を、ＣＯＮＴＡＣＴはメインビット線
とサブビット線（階層が異なる）とのコンタクトを表し
ている。以下、ＦＮトンネル現象を用いたＡＣＴ型フラ
ッシュメモリへの書き込み及び消去について説明する。
その断面を示した図８（ａ），（ｂ）に示すように上方
よりコントロールゲートＷＬ、層間絶縁層、フローティ
ングゲートＦＧ及びビット線（拡散層）を層状に配置し
たものである。そして、隣合うフローティングゲートＦ
Ｇの端部下方に設けた共通のビット線は、ドレイン側と
ソース側でドナー濃度を異にしている。ＡＣＴ型フラッ
シュメモリ素子をアレイ状に配列した図７において、Ｍ
ＢＬXはメインビット線を、ＳＢＬXは拡散層で形成され
たサブビット線を、ＷＬXはワード線を、ＳＧXはセレク
トゲート選択信号を、ＣＯＮＴＡＣＴはメインビット線
とサブビット線（階層が異なる）とのコンタクトを表し
ている。以下、ＦＮトンネル現象を用いたＡＣＴ型フラ
ッシュメモリへの書き込み及び消去について説明する。
【０００５】まずＡＣＴ型フラッシュメモリへの書き込
み（図８（ａ）参照）は、ゲートＷＬに負電圧−８ボル
ト（「ボルト」は、以下［Ｖ］と略記する）を印加し、
ドレイン側には正電圧５［Ｖ］を印加することにより行
う。これにより、ドレイン側でＦＮトンネル現象が発生
し、フローティングゲートＦＧからドレイン側に電子が
引き抜かれることで、しきい値を下げることにより書込
みが行われる。
み（図８（ａ）参照）は、ゲートＷＬに負電圧−８ボル
ト（「ボルト」は、以下［Ｖ］と略記する）を印加し、
ドレイン側には正電圧５［Ｖ］を印加することにより行
う。これにより、ドレイン側でＦＮトンネル現象が発生
し、フローティングゲートＦＧからドレイン側に電子が
引き抜かれることで、しきい値を下げることにより書込
みが行われる。
【０００６】また、消去（イレース）はゲートＷＬに高
電圧（＋１０［Ｖ］）を印加し、ビット線及び基板（Ｐ
−部）に負電圧（−８［Ｖ］）を印加することで、チャ
ネル層（channel)とフローティングゲートＦＧ間にＦＮ
トンネル現象を発生させることで、フローティングゲー
トＦＧへ電子を注入し、しきい値を高くすることにより
行う。
電圧（＋１０［Ｖ］）を印加し、ビット線及び基板（Ｐ
−部）に負電圧（−８［Ｖ］）を印加することで、チャ
ネル層（channel)とフローティングゲートＦＧ間にＦＮ
トンネル現象を発生させることで、フローティングゲー
トＦＧへ電子を注入し、しきい値を高くすることにより
行う。
【０００７】より詳細について図９に略図した１個のＡ
ＣＴ型フラッシュメモリ（メモリセル）Ｍに基づいて、
その動作原理を説明する。ＡＣＴ型フラッシュメモリＭ
は、コントロールゲート１００、層間絶縁層１０１、フ
ローティングゲート１０２及びトンネル酸化膜１０３を
層状に形成し、基板１０４に設けたドレイン１０５とソ
ース１０６上に跨がるように載置している。尚、上記し
たようにドレイン１０５とソース１０６では、ドナー濃
度が異なっている。
ＣＴ型フラッシュメモリ（メモリセル）Ｍに基づいて、
その動作原理を説明する。ＡＣＴ型フラッシュメモリＭ
は、コントロールゲート１００、層間絶縁層１０１、フ
ローティングゲート１０２及びトンネル酸化膜１０３を
層状に形成し、基板１０４に設けたドレイン１０５とソ
ース１０６上に跨がるように載置している。尚、上記し
たようにドレイン１０５とソース１０６では、ドナー濃
度が異なっている。
【０００８】まず初めに、プログラム動作、つまり、フ
ローティングゲート１０２から電子を引き抜く場合、コ
ントロールゲート１００に負の電圧Ｖｎｗ（−８
［Ｖ］）、ドレイン１０５に正の電圧Ｖｐｐ（＋５
［Ｖ］）、ソース１０６をフローティング状態として、
ＦＮトンネル現象によりフローティングゲート１０２か
ら電子を引く。これにより、メモリセルＭのしきい値を
約１．５［Ｖ］程度まで下げる。
ローティングゲート１０２から電子を引き抜く場合、コ
ントロールゲート１００に負の電圧Ｖｎｗ（−８
［Ｖ］）、ドレイン１０５に正の電圧Ｖｐｐ（＋５
［Ｖ］）、ソース１０６をフローティング状態として、
ＦＮトンネル現象によりフローティングゲート１０２か
ら電子を引く。これにより、メモリセルＭのしきい値を
約１．５［Ｖ］程度まで下げる。
【０００９】また、消去動作（イレース）、つまり、フ
ローティングゲート１０２に電子を注入する場合、コン
トロールゲート１００に正の電圧Ｖｐｅ（＋１０
［Ｖ］）、ソース１０６に負の電圧Ｖｎｓ（−８
［Ｖ］）、ドレイン１０５をフローティング状態として
ＦＮトンネル現象によりフローティングゲート１０２に
電子を注入する。これにより、メモリセルＭのしきい値
は増加し、約４［Ｖ］以上となる。このように、プログ
ラム動作、イレース動作の両方にＦＮトンネル現象を用
いるフラッシュメモリをＦＮ−ＦＮ動作のフラッシュメ
モリという。
ローティングゲート１０２に電子を注入する場合、コン
トロールゲート１００に正の電圧Ｖｐｅ（＋１０
［Ｖ］）、ソース１０６に負の電圧Ｖｎｓ（−８
［Ｖ］）、ドレイン１０５をフローティング状態として
ＦＮトンネル現象によりフローティングゲート１０２に
電子を注入する。これにより、メモリセルＭのしきい値
は増加し、約４［Ｖ］以上となる。このように、プログ
ラム動作、イレース動作の両方にＦＮトンネル現象を用
いるフラッシュメモリをＦＮ−ＦＮ動作のフラッシュメ
モリという。
【００１０】また、リード動作は、コントロールゲート
１００に３［Ｖ］、ドレイン１０５に１［Ｖ］、ソース
１０６に０［Ｖ］を印加し、セルＭに流れる電流を図示
しないセンス回路にてセンスし、データを読み出す。以
上の動作に伴う印加電圧を表１にまとめを示す。
１００に３［Ｖ］、ドレイン１０５に１［Ｖ］、ソース
１０６に０［Ｖ］を印加し、セルＭに流れる電流を図示
しないセンス回路にてセンスし、データを読み出す。以
上の動作に伴う印加電圧を表１にまとめを示す。
【００１１】
【表１】
【００１２】ところで、より高集積化を目指す試みの１
つとして、１つのメモリセルに３値以上のしきい値を導
入する多値化技術の発表がなされており、方法別に示す
と例えば、以下のようなものが挙げられる。
つとして、１つのメモリセルに３値以上のしきい値を導
入する多値化技術の発表がなされており、方法別に示す
と例えば、以下のようなものが挙げられる。
【００１３】従来技術１の方法としては、例えば1997 I
SSCC Dig. Tech. Papers, pp36-37“A 98mm2 3.3V 64Mb
Flash Memory with FN-NOR Type-4level cell”や特開
平６−１７７３９７号公報に記載された方法がある。ま
た従来技術２の方法としては、1997 ISSCC Dig. Tech.
Papers, pp32-33“A3.3V 128Mb Multi-level NAND Flas
h Memory For Mass Storage Applications”や特開平９
−７３８３号公報に記載された方法がある。
SSCC Dig. Tech. Papers, pp36-37“A 98mm2 3.3V 64Mb
Flash Memory with FN-NOR Type-4level cell”や特開
平６−１７７３９７号公報に記載された方法がある。ま
た従来技術２の方法としては、1997 ISSCC Dig. Tech.
Papers, pp32-33“A3.3V 128Mb Multi-level NAND Flas
h Memory For Mass Storage Applications”や特開平９
−７３８３号公報に記載された方法がある。
【００１４】従来技術１の方法は、ＦＮ−ＮＯＲ型のフ
ラッシュメモリで用いられており、メモリセルＭへの書
き込み等のアルゴリズムのフローチャートは図１０に示
すようなものを用いている。この場合の書込パルスは、
データ“１１”、“１０”、“０１”の場合で、図１１
に示すような特性を利用して、ドレイン１０５の電圧を
変えてパルスを同時に印加する。これにより各レベルの
分布は図１２になるように書き込んでいく（ステップＳ
２０）。
ラッシュメモリで用いられており、メモリセルＭへの書
き込み等のアルゴリズムのフローチャートは図１０に示
すようなものを用いている。この場合の書込パルスは、
データ“１１”、“１０”、“０１”の場合で、図１１
に示すような特性を利用して、ドレイン１０５の電圧を
変えてパルスを同時に印加する。これにより各レベルの
分布は図１２になるように書き込んでいく（ステップＳ
２０）。
【００１５】図１２に示すようにデータ“００”は、イ
レース状態のままである。続いてベリファイ（書き込み
後のデータ検証）（ステップＳ２１）は２段階で行われ
る。まず第１段階は、リファレンス電圧（比較するため
の基準電圧）を例えば２．３［Ｖ］付近に設定し、しき
い値が図１２に示すような“１１”もしくは“１０”の
状態か、又は“０１”もしくは“００”の状態かを判断
する。次に第２段階は、第１段階のセンス結果によって
異なる動作を行う。もし、第１段階のセンス結果が“１
１”もしくは“１０”の状態であれば、次にリファレン
ス電圧を例えば１．３［Ｖ］に設定し、“１１”か“１
０”を判別する。また、第１段階のセンス結果が“０
１”もしくは“００”の状態であれば、リファレンス電
圧を例えば３．３［Ｖ］付近に設定し、“０１”か“０
０”を判別する。
レース状態のままである。続いてベリファイ（書き込み
後のデータ検証）（ステップＳ２１）は２段階で行われ
る。まず第１段階は、リファレンス電圧（比較するため
の基準電圧）を例えば２．３［Ｖ］付近に設定し、しき
い値が図１２に示すような“１１”もしくは“１０”の
状態か、又は“０１”もしくは“００”の状態かを判断
する。次に第２段階は、第１段階のセンス結果によって
異なる動作を行う。もし、第１段階のセンス結果が“１
１”もしくは“１０”の状態であれば、次にリファレン
ス電圧を例えば１．３［Ｖ］に設定し、“１１”か“１
０”を判別する。また、第１段階のセンス結果が“０
１”もしくは“００”の状態であれば、リファレンス電
圧を例えば３．３［Ｖ］付近に設定し、“０１”か“０
０”を判別する。
【００１６】以上の動作を、所定のしきい値が得られる
までベリファイ結果をもとにさらに書込パルス印加を繰
り返す（図１０のステップ２０、２１）。通常、ＦＮト
ンネル現象を用いた場合、特性にばらつきがあるので、
パルス幅としては、実際の特性より、短いものを用い
て、書き込みが終了したものから順にパルス印加（ビッ
ト線の電圧印加）を止め、しきい値の低下を防止しつつ
所定のしきい値に設定していく。
までベリファイ結果をもとにさらに書込パルス印加を繰
り返す（図１０のステップ２０、２１）。通常、ＦＮト
ンネル現象を用いた場合、特性にばらつきがあるので、
パルス幅としては、実際の特性より、短いものを用い
て、書き込みが終了したものから順にパルス印加（ビッ
ト線の電圧印加）を止め、しきい値の低下を防止しつつ
所定のしきい値に設定していく。
【００１７】また、従来技術２の方法は、ＮＡＮＤ型の
フラッシュメモリに用いられており、この方法のアルゴ
リズムのフローチャートを図１３に示し、また書込み後
のしきい値分布を図１４に示す。このＮＡＮＤ型フラッ
シュメモリの場合には図１３、１４に示すように、イレ
ース状態に近い状態のものからプログラムが開始され
る。まず始めに、０．６［Ｖ］付近のデータ“１０”を
決定し（ステップＳ３０、Ｓ３１）、続けて、１．８
［Ｖ］付近の“０１”（ステップＳ３２，Ｓ３３）、
３．０［Ｖ］付近の“００”（ステップＳ３４，３５）
の順にデータを書き込んで行く。
フラッシュメモリに用いられており、この方法のアルゴ
リズムのフローチャートを図１３に示し、また書込み後
のしきい値分布を図１４に示す。このＮＡＮＤ型フラッ
シュメモリの場合には図１３、１４に示すように、イレ
ース状態に近い状態のものからプログラムが開始され
る。まず始めに、０．６［Ｖ］付近のデータ“１０”を
決定し（ステップＳ３０、Ｓ３１）、続けて、１．８
［Ｖ］付近の“０１”（ステップＳ３２，Ｓ３３）、
３．０［Ｖ］付近の“００”（ステップＳ３４，３５）
の順にデータを書き込んで行く。
【００１８】このＮＡＮＤ型フラッシュメモリでは、ゲ
ート１００の電圧をパルスごとに増加させる手法が用い
られており、データつまりしきい値をイレース状態に近
いしきい値状態から決定することが望ましい。
ート１００の電圧をパルスごとに増加させる手法が用い
られており、データつまりしきい値をイレース状態に近
いしきい値状態から決定することが望ましい。
【００１９】
【発明が解決しようとする課題】ところで、前記したＡ
ＣＴ型フラッシュメモリへ３値以上のしきい値を導入す
る方法として、上記したＮＡＮＤ型フラッシュメモリで
用いられた多値の書込方法（図１３、１４）、つまり、
イレース状態“１１”に近い状態からデータを決定する
方法を適用すると以下のような問題が生じていた。
ＣＴ型フラッシュメモリへ３値以上のしきい値を導入す
る方法として、上記したＮＡＮＤ型フラッシュメモリで
用いられた多値の書込方法（図１３、１４）、つまり、
イレース状態“１１”に近い状態からデータを決定する
方法を適用すると以下のような問題が生じていた。
【００２０】図１のように構成図したＡＣＴ型フラッシ
ュメモリへＮＡＮＤ型フラッシュメモリで用いられた多
値の書込方法を適用した場合のアルゴリズムのフローチ
ャートを図１５に示す。尚、ＡＣＴ型フラッシュメモリ
への書き込み後の各レベルのしきい値分布は、図２とな
る。ここでデータ“００”は、イレース状態のままであ
り、イレース状態に近いデータ“０１”より書込みをベ
リファイを行いながら始まる（ステップＳ４０、４
１）。この時、データ“０１”以外のセルＭの書込みは
行なわれない。（仮に、周りのセルＭが全てデータ“０
１”以外のデータであるとすると、最初は書込みが行な
われず、イレース状態のままである。）そしてデータ
“０１”状態のセルＭの分布は、図２に示すように、
２．６［Ｖ］〜３［Ｖ］の間となる。そして、このあと
データ“１０”、次いでデータ“１１”の書込みをベリ
ファイを行いながら実施することとなる（ステップＳ４
２からＳ４５）。
ュメモリへＮＡＮＤ型フラッシュメモリで用いられた多
値の書込方法を適用した場合のアルゴリズムのフローチ
ャートを図１５に示す。尚、ＡＣＴ型フラッシュメモリ
への書き込み後の各レベルのしきい値分布は、図２とな
る。ここでデータ“００”は、イレース状態のままであ
り、イレース状態に近いデータ“０１”より書込みをベ
リファイを行いながら始まる（ステップＳ４０、４
１）。この時、データ“０１”以外のセルＭの書込みは
行なわれない。（仮に、周りのセルＭが全てデータ“０
１”以外のデータであるとすると、最初は書込みが行な
われず、イレース状態のままである。）そしてデータ
“０１”状態のセルＭの分布は、図２に示すように、
２．６［Ｖ］〜３［Ｖ］の間となる。そして、このあと
データ“１０”、次いでデータ“１１”の書込みをベリ
ファイを行いながら実施することとなる（ステップＳ４
２からＳ４５）。
【００２１】この時、例えば、ベリファイ時（リード時
も含む）にセルＭ０２を読出す場合を考えると、ワード
ライン（ＷＬ０）に＋３［Ｖ］、ビットラインＢＬ２
（ドレイン側）に＋１［Ｖ］、ビットラインＢＬ３（ソ
ース側）に０［Ｖ］を印加することにより行われる。こ
の場合、以下の３つの状態が現われることとなる。尚、
ビットラインＢＬ１は、セルＭ０１を介して電流の回り
込みがないよう、＋１［Ｖ］に設定し、またここではビ
ットラインは４ビット（ＢＬ０〜ＢＬ３、ＢＬ４〜ＢＬ
７、以下同様）構成となっているが、詳細な説明は省略
する。
も含む）にセルＭ０２を読出す場合を考えると、ワード
ライン（ＷＬ０）に＋３［Ｖ］、ビットラインＢＬ２
（ドレイン側）に＋１［Ｖ］、ビットラインＢＬ３（ソ
ース側）に０［Ｖ］を印加することにより行われる。こ
の場合、以下の３つの状態が現われることとなる。尚、
ビットラインＢＬ１は、セルＭ０１を介して電流の回り
込みがないよう、＋１［Ｖ］に設定し、またここではビ
ットラインは４ビット（ＢＬ０〜ＢＬ３、ＢＬ４〜ＢＬ
７、以下同様）構成となっているが、詳細な説明は省略
する。
【００２２】まず、図１６のようにセルＭ０２の周辺の
セルＭ０１、Ｍ０３の値が“００”であって、セルＭ０
２よりもしきい値が高い場合には、電流Ｉ01は所定の値
をとり、正しいしきい値を図示しないセンス回路にて検
出できる。
セルＭ０１、Ｍ０３の値が“００”であって、セルＭ０
２よりもしきい値が高い場合には、電流Ｉ01は所定の値
をとり、正しいしきい値を図示しないセンス回路にて検
出できる。
【００２３】しかし、図１７のようにセルＭ００、Ｍ０
１のデータが“１１”のようなしきい値が低いセルであ
った場合、セルＭ０２のデータを読出す際、通常のＭ０
２を通じて流れる上記電流Ｉ01以外にセルＭ００とＭ０
１を通して回込み電流Ｉｒが流れてしまう。ビットライ
ンＢＬ１に１［Ｖ］印加していることから本来は回込み
電流Ｉｒは生じないはずであるが、ＡＣＴセル型は、前
記したようにビットラインＢＬに拡散層を用いて構成し
ているため抵抗が高く、電圧降下により例えば０．５
［Ｖ］に落ちていることがあり、上記のような回込み電
流にＩｒが生じてしまうのである。このようにビットラ
インＢＬ２のノードで検出される電流が（Ｉ01＋Ｉｒ）
と所定電流Ｉ01より増加すると、見かけ上、セルＭ０２
のしきい値は図示しないセンス回路により低い値として
誤検出されてしまうこととなる。このような状態は、図
１９に示すように、みかけ上、しきい値分布が低い方
（図１９の矢印１の方向）にシフト並びに分布が広がる
ことを意味している。
１のデータが“１１”のようなしきい値が低いセルであ
った場合、セルＭ０２のデータを読出す際、通常のＭ０
２を通じて流れる上記電流Ｉ01以外にセルＭ００とＭ０
１を通して回込み電流Ｉｒが流れてしまう。ビットライ
ンＢＬ１に１［Ｖ］印加していることから本来は回込み
電流Ｉｒは生じないはずであるが、ＡＣＴセル型は、前
記したようにビットラインＢＬに拡散層を用いて構成し
ているため抵抗が高く、電圧降下により例えば０．５
［Ｖ］に落ちていることがあり、上記のような回込み電
流にＩｒが生じてしまうのである。このようにビットラ
インＢＬ２のノードで検出される電流が（Ｉ01＋Ｉｒ）
と所定電流Ｉ01より増加すると、見かけ上、セルＭ０２
のしきい値は図示しないセンス回路により低い値として
誤検出されてしまうこととなる。このような状態は、図
１９に示すように、みかけ上、しきい値分布が低い方
（図１９の矢印１の方向）にシフト並びに分布が広がる
ことを意味している。
【００２４】また、さらに図１８のようにセルＭ００、
Ｍ０１が“００”（セルＭ０２より、しきい値が高い）
で、セルＭ０３、Ｍ０４が“１１”（セルＭ０２より、
しきい値が低い）の場合にも誤検出の原因となる。この
場合、セルＭ０１側には電流は流れないが、ビットライ
ンＢＬ５が１［Ｖ］に設定（ＢＬ０〜ＢＬ３のブロック
のＢＬ１に対応して、ＢＬ４〜ＢＬ７のブロックのＢＬ
５にも同様の電圧が印加されている。）されているた
め、しきい値が低いＭ０３、Ｍ０４を通して回込み電流
Ｉｊが流れる。このため、ビットラインＢＬ３の電位が
本来の０［Ｖ］より上昇する。この場合にはバックゲー
ト効果のため、ビットラインＢＬ２のノードでのセルＭ
０２の電流（Ｉｂｌ＝Ｉ01＋Ｉｊ）は減少する。これ
は、通常のセルＭ０２（電流Ｉ01しか流れない状態）よ
り、みかけ上、しきい値が高いと誤検出されることとな
る。この状態は、図１９で示す見かけ上のしきい値分布
（斜線部）が、矢印２の方向に広がって検出されること
を意味する。
Ｍ０１が“００”（セルＭ０２より、しきい値が高い）
で、セルＭ０３、Ｍ０４が“１１”（セルＭ０２より、
しきい値が低い）の場合にも誤検出の原因となる。この
場合、セルＭ０１側には電流は流れないが、ビットライ
ンＢＬ５が１［Ｖ］に設定（ＢＬ０〜ＢＬ３のブロック
のＢＬ１に対応して、ＢＬ４〜ＢＬ７のブロックのＢＬ
５にも同様の電圧が印加されている。）されているた
め、しきい値が低いＭ０３、Ｍ０４を通して回込み電流
Ｉｊが流れる。このため、ビットラインＢＬ３の電位が
本来の０［Ｖ］より上昇する。この場合にはバックゲー
ト効果のため、ビットラインＢＬ２のノードでのセルＭ
０２の電流（Ｉｂｌ＝Ｉ01＋Ｉｊ）は減少する。これ
は、通常のセルＭ０２（電流Ｉ01しか流れない状態）よ
り、みかけ上、しきい値が高いと誤検出されることとな
る。この状態は、図１９で示す見かけ上のしきい値分布
（斜線部）が、矢印２の方向に広がって検出されること
を意味する。
【００２５】以上のように、ＡＣＴ型のフラッシュメモ
リへの多値の書込方法としてイレース状態に近い状態か
らデータを決定する方法を適用する場合には、本来、
２．６［Ｖ］〜３．０［Ｖ］と０．４［Ｖ］のしきい値
分布の範囲であったものが、２．２［Ｖ］〜３．２
［Ｖ］と１．０［Ｖ］程度にしきい値分布（バラツキ）
が広がって検出されることとなる（図１９参照）。この
場合には、“１０”と“０１”のしきい値を識別するた
めの読出電圧（図２の読出電圧２に相当）が約２．３
［Ｖ］程度であることを考慮すると、このしきい値分布
の広がりは誤読出しが生じることになり信頼性を損なも
のとなってしまう。なお、図１９では、データ“０１”
の場合を示したが、データ“１０”でも同様のしきい値
分布の拡大は発生している。
リへの多値の書込方法としてイレース状態に近い状態か
らデータを決定する方法を適用する場合には、本来、
２．６［Ｖ］〜３．０［Ｖ］と０．４［Ｖ］のしきい値
分布の範囲であったものが、２．２［Ｖ］〜３．２
［Ｖ］と１．０［Ｖ］程度にしきい値分布（バラツキ）
が広がって検出されることとなる（図１９参照）。この
場合には、“１０”と“０１”のしきい値を識別するた
めの読出電圧（図２の読出電圧２に相当）が約２．３
［Ｖ］程度であることを考慮すると、このしきい値分布
の広がりは誤読出しが生じることになり信頼性を損なも
のとなってしまう。なお、図１９では、データ“０１”
の場合を示したが、データ“１０”でも同様のしきい値
分布の拡大は発生している。
【００２６】次に、前記したＦＮ−ＮＯＲ型フラッシュ
メモリで用いられている多値書込み方式をＡＣＴセル型
に適用した場合について説明する。この場合のアルゴリ
ズムのフローチャートを図２０に示す。この方式では、
書込みは同時に行われている（ステップＳ５０、５１）
が、通常、セルＭ間に書込み特性のバラツキがあること
から、各セルＭが所定の値になる時間に差が生じる。最
悪の場合、上記同様、しきい値の低い“１１”のセルが
先にしきい値を確定してしまう場合がある。この場合、
上記同様、しきい値分布のひろがり（バラツキの拡大）
が生じることで、やはり誤読出しを発生する。
メモリで用いられている多値書込み方式をＡＣＴセル型
に適用した場合について説明する。この場合のアルゴリ
ズムのフローチャートを図２０に示す。この方式では、
書込みは同時に行われている（ステップＳ５０、５１）
が、通常、セルＭ間に書込み特性のバラツキがあること
から、各セルＭが所定の値になる時間に差が生じる。最
悪の場合、上記同様、しきい値の低い“１１”のセルが
先にしきい値を確定してしまう場合がある。この場合、
上記同様、しきい値分布のひろがり（バラツキの拡大）
が生じることで、やはり誤読出しを発生する。
【００２７】本発明は、前記の問題点を解消するために
なされるものであって、ＡＣＴ型のような仮想接地アレ
イの場合に生じるしきい値分布の広がりを抑制した書込
み／ベリファイを可能とする不揮発性半導体メモリの書
込み方法を提供することを目的とする。
なされるものであって、ＡＣＴ型のような仮想接地アレ
イの場合に生じるしきい値分布の広がりを抑制した書込
み／ベリファイを可能とする不揮発性半導体メモリの書
込み方法を提供することを目的とする。
【００２８】
【課題を解決するための手段】本発明は、上記の目的を
達成するために、次の構成を有する。請求項１の発明
は、制御ゲート、ドレインおよびソースを有し、さらに
フローティングゲートを設けて電気的に情報の書き込み
および消去可能とした浮遊ゲート電界効果トランジスタ
であるメモリセルをアレイを形成するように行と列に配
置し、各行を構成するメモリセルの制御ゲートを接続す
る複数の行線と各列を構成するメモリセルのドレインと
ソースを接続する複数の列線とを有する仮想接地型のア
レイを構成する不揮発性半導体メモリに対して、フロー
ティングゲートの電荷量を変えることにより、１つのメ
モリセルに３以上の複数の記憶状態をもたせた、多値の
記憶を有する不揮発性半導体メモリの書込み方法であっ
て、メモリセルへの書込みを、消去状態に対するフロー
ティングゲート中の電荷量の差が大きい書込み状態から
順に行うことを特徴とする不揮発性半導体メモリの書込
み方法である。
達成するために、次の構成を有する。請求項１の発明
は、制御ゲート、ドレインおよびソースを有し、さらに
フローティングゲートを設けて電気的に情報の書き込み
および消去可能とした浮遊ゲート電界効果トランジスタ
であるメモリセルをアレイを形成するように行と列に配
置し、各行を構成するメモリセルの制御ゲートを接続す
る複数の行線と各列を構成するメモリセルのドレインと
ソースを接続する複数の列線とを有する仮想接地型のア
レイを構成する不揮発性半導体メモリに対して、フロー
ティングゲートの電荷量を変えることにより、１つのメ
モリセルに３以上の複数の記憶状態をもたせた、多値の
記憶を有する不揮発性半導体メモリの書込み方法であっ
て、メモリセルへの書込みを、消去状態に対するフロー
ティングゲート中の電荷量の差が大きい書込み状態から
順に行うことを特徴とする不揮発性半導体メモリの書込
み方法である。
【００２９】請求項２の発明は、制御ゲート、ドレイン
およびソースを有し、さらにフローティングゲートを設
けて電気的に情報の書き込みおよび消去可能とした浮遊
ゲート電界効果トランジスタであるメモリセルをアレイ
を形成するように行と列に配置し、各行を構成するメモ
リセルの制御ゲートを接続する複数の行線と各列を構成
するメモリセルのドレインとソースを接続する複数の列
線とを有する仮想接地型のアレイを構成する不揮発性半
導体メモリに対して、フローティングゲートの電荷量を
変えることにより、１つのメモリセルに４以上の複数の
記憶状態をもたせた、多値の記憶を有する不揮発性半導
体メモリの書込み方法であって、メモリセルへの書込み
を、消去状態に対するフローティングゲート中の電荷量
の差が大きい書込状態を書き込んでから、それ以外のメ
モリセル状態の書き込みを行うことを特徴とする不揮発
性半導体メモリの書込み方法である。
およびソースを有し、さらにフローティングゲートを設
けて電気的に情報の書き込みおよび消去可能とした浮遊
ゲート電界効果トランジスタであるメモリセルをアレイ
を形成するように行と列に配置し、各行を構成するメモ
リセルの制御ゲートを接続する複数の行線と各列を構成
するメモリセルのドレインとソースを接続する複数の列
線とを有する仮想接地型のアレイを構成する不揮発性半
導体メモリに対して、フローティングゲートの電荷量を
変えることにより、１つのメモリセルに４以上の複数の
記憶状態をもたせた、多値の記憶を有する不揮発性半導
体メモリの書込み方法であって、メモリセルへの書込み
を、消去状態に対するフローティングゲート中の電荷量
の差が大きい書込状態を書き込んでから、それ以外のメ
モリセル状態の書き込みを行うことを特徴とする不揮発
性半導体メモリの書込み方法である。
【００３０】請求項３の発明は、メモリセルへの書込み
を、消去状態に対するフローティングゲート中の電荷量
の差が最も大きい書込状態を書き込んでから、それ以外
のメモリセル状態の書き込みを行うことを特徴とする請
求項２に記載の不揮発性半導体メモリの書込み方法であ
る。
を、消去状態に対するフローティングゲート中の電荷量
の差が最も大きい書込状態を書き込んでから、それ以外
のメモリセル状態の書き込みを行うことを特徴とする請
求項２に記載の不揮発性半導体メモリの書込み方法であ
る。
【００３１】請求項４の発明は、不揮発性半導体メモリ
の消去状態の読出し電圧のしきい値が、書込み状態の読
出し電圧のしきい値よりも高いことを特徴とする請求項
１から３のいずれか１の請求項に記載の不揮発性半導体
メモリの書込み方法である。
の消去状態の読出し電圧のしきい値が、書込み状態の読
出し電圧のしきい値よりも高いことを特徴とする請求項
１から３のいずれか１の請求項に記載の不揮発性半導体
メモリの書込み方法である。
【００３２】請求項５ほ発明は、不揮発性半導体メモリ
の消去状態の読出し電圧のしきい値が３．０Ｖ以上で、
書込み状態の読出し電圧の最も低いしきい値が０．５Ｖ
以上で１．５Ｖ以下であることを特徴とする請求項１か
ら４のいずれか１の請求項に記載の不揮発性半導体メモ
リの書込み方法である。
の消去状態の読出し電圧のしきい値が３．０Ｖ以上で、
書込み状態の読出し電圧の最も低いしきい値が０．５Ｖ
以上で１．５Ｖ以下であることを特徴とする請求項１か
ら４のいずれか１の請求項に記載の不揮発性半導体メモ
リの書込み方法である。
【００３３】本発明によれば、かつフローティングゲー
トの電荷量を変えることにより、１つのメモリセルに複
数の記憶状態をもたせることを可能にした多値の記憶を
有する不揮発性半導体メモリに、消去状態のフローティ
ングゲート中の電荷量との差が最も大きいしきい値状態
のものから順に、または最も差があるものに続いて他の
しきい値状態のものをほぼ同時に決定することとなる。
トの電荷量を変えることにより、１つのメモリセルに複
数の記憶状態をもたせることを可能にした多値の記憶を
有する不揮発性半導体メモリに、消去状態のフローティ
ングゲート中の電荷量との差が最も大きいしきい値状態
のものから順に、または最も差があるものに続いて他の
しきい値状態のものをほぼ同時に決定することとなる。
【００３４】
【発明の実施の形態】以下、図面を参照しつつ本発明の
第１実施形態を説明する。尚、前記した構成と同一構成
については同一符号を付して説明を省略する。図１に
は、本発明の実施形態に係るＡＣＴ型の不揮発性半導体
メモリの構成を示しており、図９に示した電気的に情報
の書込みおよび消去可能とした浮遊ゲート電界効果トラ
ンジスタであるメモリセルＭをアレイを形成するように
行と列に配置して、各行を構成するメモリセルＭのコン
トロールゲート１００を接続する複数の行線（ＷＬ０か
らＷＬｎ）と各列を構成するメモリセルＭのドレイン１
０５とソース１０６を共通に接続する７本の列線（ＢＬ
０からＢＬ６）とを有する仮想接地型のアレイを構成す
る不揮発性半導体メモリの一部を示している。
第１実施形態を説明する。尚、前記した構成と同一構成
については同一符号を付して説明を省略する。図１に
は、本発明の実施形態に係るＡＣＴ型の不揮発性半導体
メモリの構成を示しており、図９に示した電気的に情報
の書込みおよび消去可能とした浮遊ゲート電界効果トラ
ンジスタであるメモリセルＭをアレイを形成するように
行と列に配置して、各行を構成するメモリセルＭのコン
トロールゲート１００を接続する複数の行線（ＷＬ０か
らＷＬｎ）と各列を構成するメモリセルＭのドレイン１
０５とソース１０６を共通に接続する７本の列線（ＢＬ
０からＢＬ６）とを有する仮想接地型のアレイを構成す
る不揮発性半導体メモリの一部を示している。
【００３５】上記不揮発性半導体メモリに対するプログ
ラムは、各フローティングゲート１０２の電荷量を変え
ることにより、１つのメモリセルＭに複数の記憶状態を
持たせることにより行うが、本実施形態では記憶状態
“１１”、“１０”、“０１”及び“００”の４値の記
憶を可能とする場合について説明する。
ラムは、各フローティングゲート１０２の電荷量を変え
ることにより、１つのメモリセルＭに複数の記憶状態を
持たせることにより行うが、本実施形態では記憶状態
“１１”、“１０”、“０１”及び“００”の４値の記
憶を可能とする場合について説明する。
【００３６】上記４値の記憶状態を持たせる場合の読出
し電圧のしきい値を図２に示しており、各データのしき
い値は、“１１”の場合には０．６［Ｖ］〜１．０
［Ｖ］、“１０”の場合には１．６［Ｖ］〜２．０
［Ｖ］、“０１”の場合には２．６［Ｖ］〜３．０
［Ｖ］及び“００”の場合には３．６［Ｖ］〜４．０
［Ｖ］とする。
し電圧のしきい値を図２に示しており、各データのしき
い値は、“１１”の場合には０．６［Ｖ］〜１．０
［Ｖ］、“１０”の場合には１．６［Ｖ］〜２．０
［Ｖ］、“０１”の場合には２．６［Ｖ］〜３．０
［Ｖ］及び“００”の場合には３．６［Ｖ］〜４．０
［Ｖ］とする。
【００３７】そして上記不揮発性半導体メモリの書込み
方法としては、メモリセルＭへの書込みを、消去状態
（データ“００”）に対してフローティングゲート１０
２中の電荷量の差が大きい書込み状態から順に行うもの
である（図２、３参照）。
方法としては、メモリセルＭへの書込みを、消去状態
（データ“００”）に対してフローティングゲート１０
２中の電荷量の差が大きい書込み状態から順に行うもの
である（図２、３参照）。
【００３８】以下、図１のアレイ構成におけるＡＣＴ型
フラッシュメモリへの書き込み手段として、例えば、セ
ルＭ００に“１１”、セルＭ０１に“１０”及びセルＭ
０２に“０１”のデータを書き込む場合について、図３
のフローチャートを参照しつつ説明する。
フラッシュメモリへの書き込み手段として、例えば、セ
ルＭ００に“１１”、セルＭ０１に“１０”及びセルＭ
０２に“０１”のデータを書き込む場合について、図３
のフローチャートを参照しつつ説明する。
【００３９】まず始めに、イレース状態（“００”のデ
ータにも相当）のしきい値から最も差の大きいデータ
“１１”の書き込み、すなわち、セルＭ００から書き込
みを始め、ワードラインＷＬ０に−８［Ｖ］、ビットラ
インＢＬ０に５［Ｖ］を印加する（ステップＳ１）。な
お、ビットラインＢＬ１、ＢＬ２およびＢＬ３はフロー
ティング状態である。セルＭ００に書き込みが行われる
と、セルＭ００のしきい値は低下する一方、セルＭ０１
及びＭ０２は書き込みが行われておらず、そのしきい値
はイレース状態の高いしきい値が保たれる。
ータにも相当）のしきい値から最も差の大きいデータ
“１１”の書き込み、すなわち、セルＭ００から書き込
みを始め、ワードラインＷＬ０に−８［Ｖ］、ビットラ
インＢＬ０に５［Ｖ］を印加する（ステップＳ１）。な
お、ビットラインＢＬ１、ＢＬ２およびＢＬ３はフロー
ティング状態である。セルＭ００に書き込みが行われる
と、セルＭ００のしきい値は低下する一方、セルＭ０１
及びＭ０２は書き込みが行われておらず、そのしきい値
はイレース状態の高いしきい値が保たれる。
【００４０】次にワードラインＷＬ０を１［Ｖ］として
ベリファイが行われる（ステップＳ２）。これにより、
セルＭ００並びに他の“１１”を書き込むべきセルのし
きい値が１［Ｖ］以下になるまで、書込パルス印加とベ
リファイが続けられる。尚、ここでの書込パルスは、前
記図１１のドレイン電圧５［Ｖ］のパルスを続けて印加
することでイレース状態からしきい値を下げてゆき、所
定の値にしている。
ベリファイが行われる（ステップＳ２）。これにより、
セルＭ００並びに他の“１１”を書き込むべきセルのし
きい値が１［Ｖ］以下になるまで、書込パルス印加とベ
リファイが続けられる。尚、ここでの書込パルスは、前
記図１１のドレイン電圧５［Ｖ］のパルスを続けて印加
することでイレース状態からしきい値を下げてゆき、所
定の値にしている。
【００４１】セルＭ００を含む“１１”データを書き込
むべきセルのしきい値が１［Ｖ］以下となった後、続い
てセルＭ０１に“１０”を書き込むため、ワードライン
ＷＬ０に−８［Ｖ］、ビットラインＢＬ１に５［Ｖ］が
印加される（ステップＳ３）。この時、ビットラインＢ
Ｌ０、ＢＬ２及びＢＬ３は、フローティング状態であ
る。上記セルＭ０１への電圧印加により、セルＭ０１の
書き込みが行われ、しきい値が低下する一方、セルＭ０
０及びＭ０２のしきい値は変化せずに、セルＭ０２はし
きい値が高い状態（イレース状態）、またセルＭ００は
“１１”の１［Ｖ］以下のしきい値が保たれる。
むべきセルのしきい値が１［Ｖ］以下となった後、続い
てセルＭ０１に“１０”を書き込むため、ワードライン
ＷＬ０に−８［Ｖ］、ビットラインＢＬ１に５［Ｖ］が
印加される（ステップＳ３）。この時、ビットラインＢ
Ｌ０、ＢＬ２及びＢＬ３は、フローティング状態であ
る。上記セルＭ０１への電圧印加により、セルＭ０１の
書き込みが行われ、しきい値が低下する一方、セルＭ０
０及びＭ０２のしきい値は変化せずに、セルＭ０２はし
きい値が高い状態（イレース状態）、またセルＭ００は
“１１”の１［Ｖ］以下のしきい値が保たれる。
【００４２】そしてワードラインＷＬ０を２［Ｖ］とし
てセルＭ０１、並びにデータ“１０”を書込むべきセル
のしきい値が２［Ｖ］以下になるまで、書込パルス印加
とベリファイが続けられる（ステップＳ４）。
てセルＭ０１、並びにデータ“１０”を書込むべきセル
のしきい値が２［Ｖ］以下になるまで、書込パルス印加
とベリファイが続けられる（ステップＳ４）。
【００４３】セルＭ０１、並びに他の“１０”を書込む
べきセルのしきい値が２［Ｖ］以下となった後、セルＭ
０２にデータ“０１”を書き込むために、ワードライン
ＷＬ０に−８［Ｖ］、ビットラインＢＬ２に５［Ｖ］が
印加される（ステップＳ５）。この時、ビットラインＢ
Ｌ０、ＢＬ１及びＢＬ３は、フローティング状態であ
る。上記電圧印加によりセルＭ０２は書込みが行われ
て、セルＭ０２はイレース状態（しきい値が高い状態）
からしきい値が低下する一方、セルＭ００とセルＭ０２
のしきい値は、セルＭ００が１［Ｖ］以下に、セルＭ０
１が２［Ｖ］以下に保たれる。
べきセルのしきい値が２［Ｖ］以下となった後、セルＭ
０２にデータ“０１”を書き込むために、ワードライン
ＷＬ０に−８［Ｖ］、ビットラインＢＬ２に５［Ｖ］が
印加される（ステップＳ５）。この時、ビットラインＢ
Ｌ０、ＢＬ１及びＢＬ３は、フローティング状態であ
る。上記電圧印加によりセルＭ０２は書込みが行われ
て、セルＭ０２はイレース状態（しきい値が高い状態）
からしきい値が低下する一方、セルＭ００とセルＭ０２
のしきい値は、セルＭ００が１［Ｖ］以下に、セルＭ０
１が２［Ｖ］以下に保たれる。
【００４４】次にワードラインＷＬ０の電圧を３［Ｖ］
として、セルＭ０２及びデータ“０１”が書込まれるべ
きセルＭに対してベリファイが行われ（ステップＳ
６）、しきい値が３［Ｖ］以下になるまで、書込パルス
印加とベリファイが続けられる。
として、セルＭ０２及びデータ“０１”が書込まれるべ
きセルＭに対してベリファイが行われ（ステップＳ
６）、しきい値が３［Ｖ］以下になるまで、書込パルス
印加とベリファイが続けられる。
【００４５】なお、ここでは記述していないが、他のワ
ードラインＷＬ１〜ＷＬｎも同様なアルゴリズムにて所
定のタイミングにて書込みが行われる。また、ビットラ
インＢＬはここでは、ＢＬ０〜ＢＬ３、ＢＬ４〜ＢＬ
７、・・・ＢＬm-3〜ＢＬｍの４ビット構成として考
え、ＢＬ０〜ＢＬ３のブロックを主に記載した。
ードラインＷＬ１〜ＷＬｎも同様なアルゴリズムにて所
定のタイミングにて書込みが行われる。また、ビットラ
インＢＬはここでは、ＢＬ０〜ＢＬ３、ＢＬ４〜ＢＬ
７、・・・ＢＬm-3〜ＢＬｍの４ビット構成として考
え、ＢＬ０〜ＢＬ３のブロックを主に記載した。
【００４６】以上説明した第１の実施形態に係るＡＣＴ
型フラッシュメモリへの多値書込み方式を用いた場合の
効果を、従来生じていた誤判断ケースを想定して図４、
５を参照しつつ検証する。まず、図４に示すように、セ
ルＭ００とＭ０１のデータは“１１”つまり、しきい値
が最も低い状態を、一方セルＭ０３及びＭ０４のデータ
は“００”でしきい値は最も高い状態を考える。ここ
で、セルＭ０２のデータが“０１”である場合（この場
合が、従来方法ではＭ０２のしきい値が低い方にシフト
するワーストケース）に、上記のアルゴリズムを用いる
とまず最初に、しきい値が最も低いデータ“１１”を格
納しているセルＭ００及びＭ０１のしきい値が、書込み
とベリファイにより、１［Ｖ］以下に決定される。
型フラッシュメモリへの多値書込み方式を用いた場合の
効果を、従来生じていた誤判断ケースを想定して図４、
５を参照しつつ検証する。まず、図４に示すように、セ
ルＭ００とＭ０１のデータは“１１”つまり、しきい値
が最も低い状態を、一方セルＭ０３及びＭ０４のデータ
は“００”でしきい値は最も高い状態を考える。ここ
で、セルＭ０２のデータが“０１”である場合（この場
合が、従来方法ではＭ０２のしきい値が低い方にシフト
するワーストケース）に、上記のアルゴリズムを用いる
とまず最初に、しきい値が最も低いデータ“１１”を格
納しているセルＭ００及びＭ０１のしきい値が、書込み
とベリファイにより、１［Ｖ］以下に決定される。
【００４７】次に“１０”のデータが上記同様の方法に
て決定され（図４にはないが）、続けて、“０１”のデ
ータが、ここではセルＭ０２に書き込まれる。この時、
セルＭ０２の周囲のセルＭ００とＭ０１は最も低いしき
い値のため、セルＭ０２にベリファイ（ワードラインを
３［Ｖ］に設定して、ビットラインＢＬ２に１［Ｖ］を
印加）をしながら書き込む際、ベリファイ時に図４に示
すような回込み電流Ｉｒが流れることになる。これは、
前記したようにＡＣＴセル型では、ビットラインＢＬに
拡散層を用いているため抵抗が高く、図４では隣接ビッ
トラインＢＬ１にも１［Ｖ］印加しているが、電圧降下
により約０．５［V］になっており回込み電流Ｉｒが流
れてしまう。従って、セルＭ０２のしきい値は、この回
込み電流Ｉｒを考慮して決定すればよい。つまり、回込
み電流Ｉｒを含む全体の電流がＩ01になるようベリファ
イを行いながら書き込んでいけばよい。なお、従来技術
（図１１並びに図１６を参照）では、例えばデータ“０
１”を決定した後に、しきい値が低いデータ“１１”を
決めるために、回込み電流Ｉｒを考慮することができな
かった。これは、データ“０１”を決定した地点ではま
わりのセルのしきい値が高く、しきい値を決めるための
ベリファイを行った時には回込み電流がないためであ
る。
て決定され（図４にはないが）、続けて、“０１”のデ
ータが、ここではセルＭ０２に書き込まれる。この時、
セルＭ０２の周囲のセルＭ００とＭ０１は最も低いしき
い値のため、セルＭ０２にベリファイ（ワードラインを
３［Ｖ］に設定して、ビットラインＢＬ２に１［Ｖ］を
印加）をしながら書き込む際、ベリファイ時に図４に示
すような回込み電流Ｉｒが流れることになる。これは、
前記したようにＡＣＴセル型では、ビットラインＢＬに
拡散層を用いているため抵抗が高く、図４では隣接ビッ
トラインＢＬ１にも１［Ｖ］印加しているが、電圧降下
により約０．５［V］になっており回込み電流Ｉｒが流
れてしまう。従って、セルＭ０２のしきい値は、この回
込み電流Ｉｒを考慮して決定すればよい。つまり、回込
み電流Ｉｒを含む全体の電流がＩ01になるようベリファ
イを行いながら書き込んでいけばよい。なお、従来技術
（図１１並びに図１６を参照）では、例えばデータ“０
１”を決定した後に、しきい値が低いデータ“１１”を
決めるために、回込み電流Ｉｒを考慮することができな
かった。これは、データ“０１”を決定した地点ではま
わりのセルのしきい値が高く、しきい値を決めるための
ベリファイを行った時には回込み電流がないためであ
る。
【００４８】上記手法を用いることにより、しきい値の
低い方への広がりは、隣接するセルのデータが“１１”
の場合のみ生じる。データ“１１”がある場合の隣接効
果は、“０１”のしきい値を０．１［Ｖ］程度の少ない
幅だけ低い方にシフトさせる程度に抑えることができ
る。
低い方への広がりは、隣接するセルのデータが“１１”
の場合のみ生じる。データ“１１”がある場合の隣接効
果は、“０１”のしきい値を０．１［Ｖ］程度の少ない
幅だけ低い方にシフトさせる程度に抑えることができ
る。
【００４９】次に、しきい値を高い方へシフトさせるワ
ーストケースについて図５を基に検証する。セルＭ００
とＭ０１がデータ“００”、つまり、しきい値が最も高
く、また、セルＭ０３とＭ０４がデータ“１１”、つま
り、しきい値が最も低い場合を想定する。セルＭ０２の
データが“０１”の場合には、まず始めにデータ“１
１”を格納するセルＭ０３とＭ０４のしきい値が、１
［Ｖ］以下に決定される。次にデータ“１０”が決定
（図１５にはないが）され、続けてデータ“０１”がセ
ルＭ０２に書き込まれる。この時、セルＭ０２の周辺の
セルＭ０３及びＭ０４は、しきい値が低いためビットラ
インＢＬ５から、このセルＭ０３及びＭ０４を通して回
込み電流ＩｊがビットラインＢＬ３に流れ込んでいる。
これは、前記のようにビットラインは４ビット構成とな
っているため、ビットラインＢＬ１に対応してビットラ
インＢＬ５に１［Ｖ］印加されているためである。この
状態で、セルＭ０２にデータ“０１”がベリファイされ
ながら書き込まれる。
ーストケースについて図５を基に検証する。セルＭ００
とＭ０１がデータ“００”、つまり、しきい値が最も高
く、また、セルＭ０３とＭ０４がデータ“１１”、つま
り、しきい値が最も低い場合を想定する。セルＭ０２の
データが“０１”の場合には、まず始めにデータ“１
１”を格納するセルＭ０３とＭ０４のしきい値が、１
［Ｖ］以下に決定される。次にデータ“１０”が決定
（図１５にはないが）され、続けてデータ“０１”がセ
ルＭ０２に書き込まれる。この時、セルＭ０２の周辺の
セルＭ０３及びＭ０４は、しきい値が低いためビットラ
インＢＬ５から、このセルＭ０３及びＭ０４を通して回
込み電流ＩｊがビットラインＢＬ３に流れ込んでいる。
これは、前記のようにビットラインは４ビット構成とな
っているため、ビットラインＢＬ１に対応してビットラ
インＢＬ５に１［Ｖ］印加されているためである。この
状態で、セルＭ０２にデータ“０１”がベリファイされ
ながら書き込まれる。
【００５０】従って、セルＭ０２のしきい値は、図５に
示すように、この回込み電流ＩｊによるビットラインＢ
Ｌ３のノードでの電圧の浮き上がりを考慮して全体電流
Ｉ01を決めることで決定することができる。この全体電
流Ｉ01の決定手法では、しきい値の高い方への広がりは
隣接するセルのデータが“１１”の場合のみ生じること
なり、隣接するセルが“１１”の場合の隣接効果は、
“０１”のしきい値を０．０５[Ｖ]程度と少ない幅だけ
高い電圧値側へシフトさせる程度に抑えることができ
る。
示すように、この回込み電流ＩｊによるビットラインＢ
Ｌ３のノードでの電圧の浮き上がりを考慮して全体電流
Ｉ01を決めることで決定することができる。この全体電
流Ｉ01の決定手法では、しきい値の高い方への広がりは
隣接するセルのデータが“１１”の場合のみ生じること
なり、隣接するセルが“１１”の場合の隣接効果は、
“０１”のしきい値を０．０５[Ｖ]程度と少ない幅だけ
高い電圧値側へシフトさせる程度に抑えることができ
る。
【００５１】以上、説明したアルゴリズムにてセルへの
多値の書込みを実施することにより、例えばデータ“０
１”のしきい値の広がりを、従来（図１５のアルゴリズ
ムによれば、図１９のしきい値の変化があった。）のし
きい値分布２．２[Ｖ]〜３．２[Ｖ]の１[Ｖ]の広がりと
比較して、２．５[Ｖ]〜３．０５[Ｖ]の０．５５[Ｖ]の
広がりに改善された。このしきい値分布の広がり低減
は、読出しマージンを拡大することができ、フラッシュ
メモリの高信頼化を実現することができる。
多値の書込みを実施することにより、例えばデータ“０
１”のしきい値の広がりを、従来（図１５のアルゴリズ
ムによれば、図１９のしきい値の変化があった。）のし
きい値分布２．２[Ｖ]〜３．２[Ｖ]の１[Ｖ]の広がりと
比較して、２．５[Ｖ]〜３．０５[Ｖ]の０．５５[Ｖ]の
広がりに改善された。このしきい値分布の広がり低減
は、読出しマージンを拡大することができ、フラッシュ
メモリの高信頼化を実現することができる。
【００５２】以上説明した第１の実施形態では、イレー
ス状態から最も差の大きいデータ“１１”から“１
０”、次いで“０１”と順番に決定していく方法を説明
したが、この書込み方法によればその多値書込み工程数
に比例した処理時間を要するものとなる。そこで第２の
実施形態として、処理時間を短縮する書込み手法を説明
する。
ス状態から最も差の大きいデータ“１１”から“１
０”、次いで“０１”と順番に決定していく方法を説明
したが、この書込み方法によればその多値書込み工程数
に比例した処理時間を要するものとなる。そこで第２の
実施形態として、処理時間を短縮する書込み手法を説明
する。
【００５３】本発明の第２の実施形態に係るＡＣＴ型フ
ラッシュメモリへの多値書込みアルゴリズムを図６を参
照しつつ、セルＭ００にデータ“１１”、セルＭ０１に
データ“１０”およびセルＭ０２にデータ“０１”をそ
れぞれ書込む場合について説明する。まず始めに、デー
タ“１１”を書き込むため、ワードラインＷＬ０に−８
［Ｖ］、ビットラインＢＬ０に５［Ｖ］を印加する（ス
テップＳ１０）。ビットラインＢＬ１、ＢＬ２およびＢ
Ｌ３はフローティング状態である。セルＭ００への書込
みによりセルＭ００のしきい値は低下する一方、セルＭ
０１及びＭ０２は、書込みがなされておらず、イレース
状態のままの高いしきい値状態が保たれる。
ラッシュメモリへの多値書込みアルゴリズムを図６を参
照しつつ、セルＭ００にデータ“１１”、セルＭ０１に
データ“１０”およびセルＭ０２にデータ“０１”をそ
れぞれ書込む場合について説明する。まず始めに、デー
タ“１１”を書き込むため、ワードラインＷＬ０に−８
［Ｖ］、ビットラインＢＬ０に５［Ｖ］を印加する（ス
テップＳ１０）。ビットラインＢＬ１、ＢＬ２およびＢ
Ｌ３はフローティング状態である。セルＭ００への書込
みによりセルＭ００のしきい値は低下する一方、セルＭ
０１及びＭ０２は、書込みがなされておらず、イレース
状態のままの高いしきい値状態が保たれる。
【００５４】次にワードラインＷＬ０を１［Ｖ］として
ベリファイが行われる（ステップＳ１１）。これによ
り、セルＭ００及び他のデータ“１１”を書込むべきセ
ルのしきい値が１［Ｖ］以下になるまで書込パルス印加
とベリファイが続けられる。ここまでは、上記第１実施
形態と同一である。
ベリファイが行われる（ステップＳ１１）。これによ
り、セルＭ００及び他のデータ“１１”を書込むべきセ
ルのしきい値が１［Ｖ］以下になるまで書込パルス印加
とベリファイが続けられる。ここまでは、上記第１実施
形態と同一である。
【００５５】次に、セルＭ０１にデータ“１０”、また
セルＭ０２にデータ“０１”を書込む際は、ワードライ
ンＷＬ０に−８［Ｖ］及び、ビットラインＢＬの電圧と
しては例えば、データ“１０”をセルＭ０１に書き込む
ためにビットラインＢＬ１には５［Ｖ］を、データ“０
１”をセルＭ０２に書き込むためにビットラインＢＬ２
には、例えば４［Ｖ］を印加することで、同時にセルの
書込みを行う（ステップＳ１２）。
セルＭ０２にデータ“０１”を書込む際は、ワードライ
ンＷＬ０に−８［Ｖ］及び、ビットラインＢＬの電圧と
しては例えば、データ“１０”をセルＭ０１に書き込む
ためにビットラインＢＬ１には５［Ｖ］を、データ“０
１”をセルＭ０２に書き込むためにビットラインＢＬ２
には、例えば４［Ｖ］を印加することで、同時にセルの
書込みを行う（ステップＳ１２）。
【００５６】ベリファイは、ワードラインＷＬ０をまず
２［Ｖ］でデータ“１０”に対して行い、続けてワード
ラインＷＬ０を３［Ｖ］でデータ“０１”に対して行う
（ステップＳ１３）。第１の実施形態で述べたように書
込パルス印加とベリファイを繰り返すことにより、デー
タ“０１”、“１０”をほぼ同時に決定する。
２［Ｖ］でデータ“１０”に対して行い、続けてワード
ラインＷＬ０を３［Ｖ］でデータ“０１”に対して行う
（ステップＳ１３）。第１の実施形態で述べたように書
込パルス印加とベリファイを繰り返すことにより、デー
タ“０１”、“１０”をほぼ同時に決定する。
【００５７】本実施形態に示したＡＣＴ型フラッシュメ
モリへの多値書込み方法の特徴は、イレース状態からフ
ローティングゲート１０２中の電荷量の差のあるデータ
を、まず、書き込んで決定しておくことにある。この方
法を用いることにより、しきい値の低い方への広がり
は、隣接するセルＭのデータが“０１”と“１０”の場
合にのみ発生する。（電流経路等は、図４中のセルＭ０
１のデータを“１０”に変えた場合である。）
モリへの多値書込み方法の特徴は、イレース状態からフ
ローティングゲート１０２中の電荷量の差のあるデータ
を、まず、書き込んで決定しておくことにある。この方
法を用いることにより、しきい値の低い方への広がり
は、隣接するセルＭのデータが“０１”と“１０”の場
合にのみ発生する。（電流経路等は、図４中のセルＭ０
１のデータを“１０”に変えた場合である。）
【００５８】このしきい値の広がりの原因は、回込み電
流Ｉｒであるので、隣接のデータによる影響度は、デー
タ“１０”の隣接効果の方がデータ“０１”の隣接効果
より大きくなる。データ“１０”のしきい値の方が“０
１”のしきい値より低いため必然的に回込み電流Ｉｒが
大きくなるためである。
流Ｉｒであるので、隣接のデータによる影響度は、デー
タ“１０”の隣接効果の方がデータ“０１”の隣接効果
より大きくなる。データ“１０”のしきい値の方が“０
１”のしきい値より低いため必然的に回込み電流Ｉｒが
大きくなるためである。
【００５９】前記した第１実施形態のように順番にレベ
ルを設定していく方式ではないため、各セルＭの書込み
特性等で各セルＭが所定のしきい値に確定するまでの時
間に差がでる。従って、回込み電流Ｉｒを考慮して全体
電流Ｉ01（図４に相当）になるように設定していく第１
の実施形態の手法に比べてしきい値の広がりの低減は小
さくなる。それでも、最もイレース状態と差のあるレベ
ル“１１”は前もって確定しているため、回込み電流Ｉ
ｒの変動が、従来方法（図２０のアルゴリズム）による
場合と比較して小さくなるので、全体電流Ｉ01を設定し
本手法を用いた場合、隣接効果の大きいデータ“１０”
の場合でも、しきい値領域の低い方への広がりは０．２
［Ｖ］程度の少ないシフトにとどまることとなる。
ルを設定していく方式ではないため、各セルＭの書込み
特性等で各セルＭが所定のしきい値に確定するまでの時
間に差がでる。従って、回込み電流Ｉｒを考慮して全体
電流Ｉ01（図４に相当）になるように設定していく第１
の実施形態の手法に比べてしきい値の広がりの低減は小
さくなる。それでも、最もイレース状態と差のあるレベ
ル“１１”は前もって確定しているため、回込み電流Ｉ
ｒの変動が、従来方法（図２０のアルゴリズム）による
場合と比較して小さくなるので、全体電流Ｉ01を設定し
本手法を用いた場合、隣接効果の大きいデータ“１０”
の場合でも、しきい値領域の低い方への広がりは０．２
［Ｖ］程度の少ないシフトにとどまることとなる。
【００６０】一方、しきい値の高い方への広がりについ
ても、隣接するセルＭが、データ“０１”、“１０”の
場合に生じ（図面には記載しないが、図５の例えばＭ０
３のデータを“１０”に変えたものである。）、しきい
値は高い方へ０．１［Ｖ］程度の少ない値のシフトに抑
えられる。なお、回込み電流Ｉｊについては、上記Ｉｒ
と同様に考えればよいため、ここでの説明は省略する。
ても、隣接するセルＭが、データ“０１”、“１０”の
場合に生じ（図面には記載しないが、図５の例えばＭ０
３のデータを“１０”に変えたものである。）、しきい
値は高い方へ０．１［Ｖ］程度の少ない値のシフトに抑
えられる。なお、回込み電流Ｉｊについては、上記Ｉｒ
と同様に考えればよいため、ここでの説明は省略する。
【００６１】従って、上記した第２実施形態の方法によ
りＡＣＴ型フラッシュメモリの多値書込みを実施した場
合には、データ“０１”を格納しているセルＭ０２のし
きい値分布の広がりが、従来の書込み方法（図２０記載
のアルゴリズム）による１［Ｖ］（２．２［Ｖ］〜３．
２［Ｖ］）の広がりから、０．７［Ｖ］（２．４［Ｖ］
〜３．１［Ｖ］）に改善された。図２に記載しているよ
うに、例えば、データ“０１”と“１０”を区別するた
めの読出電圧２が２．３［Ｖ］であることから、セルＭ
の誤読出しは発生しない。なお、ここでは、データ“０
１”のしきい値についてのみ、記述したが他のレベルの
しきい値の広がりについても同様である。
りＡＣＴ型フラッシュメモリの多値書込みを実施した場
合には、データ“０１”を格納しているセルＭ０２のし
きい値分布の広がりが、従来の書込み方法（図２０記載
のアルゴリズム）による１［Ｖ］（２．２［Ｖ］〜３．
２［Ｖ］）の広がりから、０．７［Ｖ］（２．４［Ｖ］
〜３．１［Ｖ］）に改善された。図２に記載しているよ
うに、例えば、データ“０１”と“１０”を区別するた
めの読出電圧２が２．３［Ｖ］であることから、セルＭ
の誤読出しは発生しない。なお、ここでは、データ“０
１”のしきい値についてのみ、記述したが他のレベルの
しきい値の広がりについても同様である。
【００６２】また、ここでは、イレース状態のフローテ
ィングゲート１０２中の電荷量の差が最も大きいデータ
“１１”を前もって書き込んだ後、他のデータをほぼ同
時に書き込む手法について記載したが、データ“１１”
ではなく、イレース状態のフローティング中の電荷量と
の差が大きい他のレベルを前もって書き込んでおく手法
でも、同様にしきい値の広がりの低減（従来技術図２０
記載のアルゴリズムで実施した場合のしきい値の広がり
と比較して）が実現できることは容易に推測できる。
ィングゲート１０２中の電荷量の差が最も大きいデータ
“１１”を前もって書き込んだ後、他のデータをほぼ同
時に書き込む手法について記載したが、データ“１１”
ではなく、イレース状態のフローティング中の電荷量と
の差が大きい他のレベルを前もって書き込んでおく手法
でも、同様にしきい値の広がりの低減（従来技術図２０
記載のアルゴリズムで実施した場合のしきい値の広がり
と比較して）が実現できることは容易に推測できる。
【００６３】
【発明の効果】以上説明した通り、本発明によればＡＣ
Ｔ型フラッシュメモリのような仮想接地型のアレイに起
因する書き込み（ベリファイを行いながらの書き込み）
によるしきい値分布の広がりを低減することができる。
よって、本発明により広い読み出しマージンを確保する
ことが出来、高信頼な多値フラッシュメモリを実現でき
た。さらに多値書き込みの時間を短縮しつつ、広い読み
出しマージンを確保することもできた。
Ｔ型フラッシュメモリのような仮想接地型のアレイに起
因する書き込み（ベリファイを行いながらの書き込み）
によるしきい値分布の広がりを低減することができる。
よって、本発明により広い読み出しマージンを確保する
ことが出来、高信頼な多値フラッシュメモリを実現でき
た。さらに多値書き込みの時間を短縮しつつ、広い読み
出しマージンを確保することもできた。
【図面の簡単な説明】
【図１】仮想接地型のアレイを構成する不揮発性半導体
メモリの説明図である。
メモリの説明図である。
【図２】仮想接地型のアレイを構成する不揮発性半導体
メモリにおける多値記憶のしきい値分布説明図である。
メモリにおける多値記憶のしきい値分布説明図である。
【図３】本発明の第１実施の形態にかかる仮想接地型の
アレイを構成する不揮発性半導体メモリへの書込み方法
のフローチャートである。
アレイを構成する不揮発性半導体メモリへの書込み方法
のフローチャートである。
【図４】本発明の第１実施の形態にかかる書込み方法に
って書込まれたセルメモリＭ０２を読出す場合の電流経
路の説明図である。
って書込まれたセルメモリＭ０２を読出す場合の電流経
路の説明図である。
【図５】本発明の第１実施の形態にかかる書込み方法に
って書込まれたセルメモリＭ０２を読出す場合の電流経
路の説明図である。
って書込まれたセルメモリＭ０２を読出す場合の電流経
路の説明図である。
【図６】本発明の第２実施の形態にかかる仮想接地型の
アレイを構成する不揮発性半導体メモリへの書込み方法
のフローチャートである。
アレイを構成する不揮発性半導体メモリへの書込み方法
のフローチャートである。
【図７】仮想接地型のアレイを構成する不揮発性半導体
メモリの回路説明図である。
メモリの回路説明図である。
【図８】仮想接地型のアレイを構成する不揮発性半導体
メモリへの（ａ）プログラム時と（ｂ）イレース時の作
用説明的断面図である。
メモリへの（ａ）プログラム時と（ｂ）イレース時の作
用説明的断面図である。
【図９】仮想接地型のアレイを構成する不揮発性半導体
メモリセルの構成の説明的断面図である。
メモリセルの構成の説明的断面図である。
【図１０】ＦＮ−ＮＯＲ型フラッシュメモリへの従来の
多値書込み方法のフローチャートである。
多値書込み方法のフローチャートである。
【図１１】フラッシュメモリセルへのプログラム特性の
説明図である。
説明図である。
【図１２】ＦＮ−ＮＯＲ型フラッシュメモリへの従来の
書込み方法による多値のしきい値分布の説明図である。
書込み方法による多値のしきい値分布の説明図である。
【図１３】ＮＡＮＤ型フラッシュメモリへの従来の多値
書込み方法のフローチャートである。
書込み方法のフローチャートである。
【図１４】ＮＡＮＤ型フラッシュメモリへの従来の書込
み方法による多値のしきい値分布の説明図である。
み方法による多値のしきい値分布の説明図である。
【図１５】ＡＣＴ型フラッシュメモリへの従来の多値書
込み方法（ＮＡＮＤ型フラッシュメモリへの多値書込み
方法）のフローチャートである。
込み方法（ＮＡＮＤ型フラッシュメモリへの多値書込み
方法）のフローチャートである。
【図１６】図１５により書込んＡＣＴ型フラッシュメモ
リのメモリセルＭ０２を書込んだ場合の電流経路説明図
である。
リのメモリセルＭ０２を書込んだ場合の電流経路説明図
である。
【図１７】図１５により書込んＡＣＴ型フラッシュメモ
リのメモリセルＭ０２を読出す場合の電流経路説明図で
ある。
リのメモリセルＭ０２を読出す場合の電流経路説明図で
ある。
【図１８】図１５により書込んＡＣＴ型フラッシュメモ
リのメモリセルＭ００とＭ０１のしきい値が低い場合の
メモリセルＭ０２を読出す場合の電流経路説明図であ
る。
リのメモリセルＭ００とＭ０１のしきい値が低い場合の
メモリセルＭ０２を読出す場合の電流経路説明図であ
る。
【図１９】図１５により書込んＡＣＴ型フラッシュメモ
リのメモリセルＭ０２のしきい値変化の説明図である。
リのメモリセルＭ０２のしきい値変化の説明図である。
【図２０】ＡＣＴ型フラッシュメモリへの従来の多値書
込み方法（ＦＮ−ＮＯＲ型フラッシュメモリへの多値書
込み方法）のフローチャートである。
込み方法（ＦＮ−ＮＯＲ型フラッシュメモリへの多値書
込み方法）のフローチャートである。
Ｍ メモリセル １００ コントロールゲート １０１ 層間絶縁層 １０２ フローティングゲート １０３ トンネル酸化膜 １０４ 基板 １０５ ドレイン １０６ ソース ＢＬ ビットライン ＷＬ ワードライン
Claims (5)
- 【請求項１】 制御ゲート、ドレインおよびソースを有
し、さらにフローティングゲートを設けて電気的に情報
の書き込みおよび消去可能とした浮遊ゲート電界効果ト
ランジスタであるメモリセルをアレイを形成するように
行と列に配置し、各行を構成するメモリセルの制御ゲー
トを接続する複数の行線と各列を構成するメモリセルの
ドレインとソースを接続する複数の列線とを有する仮想
接地型のアレイを構成する不揮発性半導体メモリに対し
て、フローティングゲートの電荷量を変えることによ
り、１つのメモリセルに３以上の複数の記憶状態をもた
せた、多値の記憶を有する不揮発性半導体メモリの書込
み方法であって、 メモリセルへの書込みを、消去状態に対するフローティ
ングゲート中の電荷量の差が大きい書込み状態から順に
行うことを特徴とする不揮発性半導体メモリの書込み方
法。 - 【請求項２】 制御ゲート、ドレインおよびソースを有
し、さらにフローティングゲートを設けて電気的に情報
の書き込みおよび消去可能とした浮遊ゲート電界効果ト
ランジスタであるメモリセルをアレイを形成するように
行と列に配置し、各行を構成するメモリセルの制御ゲー
トを接続する複数の行線と各列を構成するメモリセルの
ドレインとソースを接続する複数の列線とを有する仮想
接地型のアレイを構成する不揮発性半導体メモリに対し
て、フローティングゲートの電荷量を変えることによ
り、１つのメモリセルに４以上の複数の記憶状態をもた
せた、多値の記憶を有する不揮発性半導体メモリの書込
み方法であって、 メモリセルへの書込みを、消去状態に対するフローティ
ングゲート中の電荷量の差が大きい書込状態を書き込ん
でから、それ以外のメモリセル状態の書き込みを行うこ
とを特徴とする不揮発性半導体メモリの書込み方法。 - 【請求項３】 メモリセルへの書込みを、消去状態に対
するフローティングゲート中の電荷量の差が最も大きい
書込状態を書き込んでから、それ以外のメモリセル状態
の書き込みを行うことを特徴とする請求項２に記載の不
揮発性半導体メモリの書込み方法。 - 【請求項４】 不揮発性半導体メモリの消去状態の読出
し電圧のしきい値が、書込み状態の読出し電圧のしきい
値よりも高いことを特徴とする請求項１から３のいずれ
か１の請求項に記載の不揮発性半導体メモリの書込み方
法。 - 【請求項５】 不揮発性半導体メモリの消去状態の読出
し電圧のしきい値が３．０Ｖ以上で、書込み状態の読出
し電圧の最も低いしきい値が０．５Ｖ以上で１．５Ｖ以
下であることを特徴とする請求項１から４のいずれか１
の請求項に記載の不揮発性半導体メモリの書込み方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18401598A JP2000021185A (ja) | 1998-06-30 | 1998-06-30 | 不揮発性半導体メモリの書込み方法 |
| DE69900258T DE69900258T2 (de) | 1998-06-30 | 1999-04-23 | Verfahren zum Mehrpegelprogrammieren von einem nichtflüchtigen Halbleiterspeicher |
| EP99303171A EP0969478B1 (en) | 1998-06-30 | 1999-04-23 | A multilevel programming method for a nonvolatile semiconductor memory |
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