JP5094179B2

JP5094179B2 - 不揮発性半導体記憶装置

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Publication number: JP5094179B2
Application number: JP2007087164A
Authority: JP
Inventors: 圭恵高野; 舜平山崎
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2006-03-31
Filing date: 2007-03-29
Publication date: 2012-12-12
Anticipated expiration: 2027-03-29
Also published as: JP2007294936A

Description

本発明は、電気的に書き込み、読み出し及び消去が可能な不揮発性半導体記憶装置及びその作製方法に関する。

近年、データを電気的に書き換え可能であり、電源を切ってもデータを記憶しておくことのできる不揮発性メモリの市場が拡大している。不揮発性メモリは、ＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）と類似の構造を有し、電荷を長期間蓄積することのできる領域がチャネル形成領域上に設けられているところに特徴がある。この電荷蓄積領域は絶縁層上に形成され、周囲と絶縁分離されていることから浮遊ゲートとも呼ばれている。浮遊ゲート上には、さらに絶縁層を介して制御ゲートを備えている。

このような構造を有する所謂浮遊ゲート型の不揮発性メモリは、制御ゲートに印加する電圧により、浮遊ゲートに電荷を蓄積させ、また放出させる動作が行われる。すなわち浮遊ゲートに保持させる電荷の出し入れにより、データを記憶する仕組みになっている。具体的に、浮遊ゲートへの電荷の注入や引き抜きは、チャネル形成領域が形成される半導体層と、制御ゲートの間に高電圧を印加して行われている。このときチャネル形成領域上の絶縁層には、ファウラー−ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）型（Ｆ−Ｎ型）トンネル電流（ＮＡＮＤ型）や、熱電子（ＮＯＲ型）が流れると言われている。このことより当該絶縁層は、トンネル絶縁層とも呼ばれている。

浮遊ゲート型の不揮発性メモリは、信頼性を保証するために、浮遊ゲートに貯えた電荷を１０年以上保持できる特性が要求されている。そのためトンネル絶縁層には、トンネル電流が流れる厚さで形成しつつ、電荷が漏れてしまわないように、高い絶縁性が求められている。

また、不揮発性メモリの書き込み電圧の低電圧化や電荷保持特性の改善または低コスト化を図るために、様々な不揮発性メモリの構造が考えられおり、例えば、ガラス基板やプラスチック基板上にメモリトランジスタを設けた構造がある（例えば、特許文献１）。
特開２００６−１３５３４号公報

一般的に、ガラス等の耐熱性が低い基板上に薄膜トランジスタ等の素子を用いて不揮発性半導体記録装置を形成する場合には、絶縁層の形成に熱酸化法を用いることが困難である。そのため、絶縁層を薄く形成する場合には、ＣＶＤ法やスパッタリング法により数ｎｍの膜厚で形成する必要があった。しかし、ＣＶＤ法やスパッタリング法により数ｎｍの膜厚で形成した絶縁層は、膜の内部に欠陥を有し膜質が十分でないため、リーク電流の発生や半導体層と電荷蓄積層とのショート等が発生し、不揮発性半導体記録装置の信頼性が低下（書き込み又は読み込み不良）するといった問題がある。

また、半導体層を島状に設けた場合には当該半導体層の端部に段差が生じるため、絶縁層による半導体層の端部の被覆が十分に行えない問題が生じる。特に、近年、メモリの低消費電力を向上させるため、トンネル絶縁層として機能する絶縁層の薄膜化が望まれており、半導体層の端部の被覆不良がより顕著に問題となる。例えば、半導体層のチャネル形成領域の端部における絶縁層の薄膜化によって、ゲート電極と半導体層のチャネル形成領域の端部において電流がリークすることにより電荷保持特性が劣化する等の問題が発生する。また、半導体層を覆っている絶縁層の破壊や作製プロセスの処理に起因して半導体層の端部に電荷がトラップされた場合、半導体層の中央部と比較して端部におけるチャネル形成領域の電気的な特性が変化し、不揮発性半導体記憶装置の信頼性が低下するおそれがある。

本発明は上記問題を鑑み、低電圧で高効率な書き込みをすることが出来、電荷保持特性に優れた不揮発性半導体記憶装置及びその作製方法を提供することを目的とする。

本発明の不揮発性半導体記憶装置は、基板上に形成された半導体層と、半導体層の上方に第１の絶縁層を介して設けられた電荷蓄積層と、電荷蓄積層の上方に設けられたゲート電極とを有し、半導体層は、ゲート電極と重なる領域に設けられたチャネル形成領域と、チャネル形成領域と隣接して設けられたソース領域又はドレイン領域を形成する第１の不純物領域と、チャネル形成領域及び第１の不純物領域と隣接して設けられた第２の不純物領域とを有し、第１の不純物領域と第２の不純物領域は導電型が異なる構成を有している。

また、本発明の不揮発性半導体記憶装置は、基板上に形成された半導体層と、半導体層の上方に第１の絶縁層を介して設けられた電荷蓄積層と、電荷蓄積層の上方に設けられたゲート電極とを有し、半導体層は、ゲート電極と重なる領域に設けられたチャネル形成領域と、チャネル形成領域と隣接して設けられたソース領域又はドレイン領域を形成する第１の不純物領域と、チャネル形成領域及び第１の不純物領域と隣接して設けられた第２の不純物領域とを有し、第２の不純物領域は少なくとも半導体層の端部であってゲート電極と重なる領域に設けられており、第１の不純物領域と第２の不純物領域は導電型が異なる構成を有している。

本発明の不揮発性半導体記憶装置の作製方法は、基板上に半導体層を形成し、高密度プラズマ処理により、半導体層上に酸素と窒素の一方又は両方を含む第１の絶縁層を形成し、半導体層に第１の不純物元素を導入して、第１の不純物領域を選択的に形成し、第１の絶縁層上に電荷蓄積層を形成し、電荷蓄積層上に第２の絶縁層を形成し、第２の絶縁層上に導電層を選択的に形成し、半導体層に設けられた第１の不純物領域を覆うようにレジストを選択的に形成し、導電層及びレジストをマスクとして第１の不純物元素と導電型が異なる第２の不純物元素を半導体層に導入して、半導体層に第２の不純物領域を形成する。また、第１の絶縁層は、半導体層に酸素を含む雰囲気下で高密度プラズマ処理を行った後に、窒素を含む雰囲気下で高密度プラズマ処理を行うことにより形成することができる。

本発明の不揮発性半導体記憶装置の作製方法は、基板上に半導体層を形成し、半導体層の端部を覆うように第１の絶縁層を形成し、高密度プラズマ処理により、半導体層上に酸素と窒素の一方又は両方を含む第２の絶縁層を形成し、第２の絶縁層上に電荷蓄積層を形成し、電荷蓄積層上に第３の絶縁層を形成し、第３の絶縁層上に導電層を選択的に形成し、半導体層に設けられた第１の不純物領域を覆うようにレジストを選択的に形成し、導電層及びレジストをマスクとして第１の不純物元素と導電型が異なる第２の不純物元素を半導体層に導入して、半導体層に第２の不純物領域を形成する。また、第２の絶縁層は、半導体層に酸素を含む雰囲気下で高密度プラズマ処理を行った後に、窒素を含む雰囲気下で高密度プラズマ処理を行うことにより形成することができる。

不揮発性半導体記憶装置において、トンネル絶縁膜として機能しうる第１の絶縁層を高密度プラズマ処理を用いて形成することによって、膜の内部の欠陥を低減させ信頼性を向上（書き込み又は読み込み不良を低減）することができる。また、不揮発性半導体記憶装置において、半導体層の端部であって制御ゲート電極と重なる領域にソース領域又はドレイン領域と異なる導電型の不純物領域を設けることによって、半導体層のチャネル形成領域端部に起因する影響を低減することができる。

本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる場合がある。

（実施の形態１）
本実施の形態では、本発明に係る不揮発性半導体記憶装置の一例に関して図面を参照して説明する。

図１は、本発明に係る不揮発性半導体記憶装置の主要な構成の一例を説明するための図である。図１は、不揮発性半導体記憶装置において、メモリ部に設けられる不揮発性メモリ素子の主要部を示している。なお、図１（Ａ）は上面図を示しており、図１（Ｂ）、（Ｃ）、（Ｄ）はそれぞれ図１（Ａ）におけるＡ_１−Ｂ_１間、Ａ_２−Ｂ_２間、Ａ_３−Ｂ_３間の断面の模式図を示している。

図１に示す不揮発性メモリ素子は、絶縁表面を有する基板１０を用いて作製されている。絶縁表面を有する基板１０としては、ガラス基板、石英基板、サファイア基板、セラミック基板、表面に絶縁層が形成された金属基板などを用いることができる。

この絶縁表面を有する基板１０上に半導体層１８が形成されている。基板１０と半導体層１８の間には、下地絶縁層１２を設けても良い。この下地絶縁層１２は、基板１０から半導体層１８へアルカリ金属などの不純物が拡散して汚染することを防ぐものであり、ブロッキング層として適宜設ければ良い。

下地絶縁層１２としては、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の絶縁材料を用いて形成する。例えば、下地絶縁層１２を２構造とする場合、第１層目の絶縁層として窒化酸化シリコン膜を形成し、第２層目の絶縁層として酸化窒化シリコン膜を形成するとよい。また、第１層目の絶縁層として窒化シリコン膜を形成し、第２層目の絶縁層として酸化シリコン膜を形成してもよい。

半導体層１８は、単結晶半導体又は多結晶半導体で形成されたものを用いることが好ましい。例えば、基板１０上にスパッタリング法、プラズマＣＶＤ法若しくは減圧ＣＶＤ法によって基板１０の全面に形成された半導体層を結晶化させた後、選択的にエッチングして半導体層１８を複数形成することができる。すなわち、素子分離の目的から、絶縁表面に島状の半導体層を複数形成し、該半導体層を用いて不揮発性メモリ素子を形成することが好ましい。半導体材料としては、シリコンが好ましく、その他にシリコンゲルマニウム半導体を用いることもできる。半導体層の結晶化法としては、レーザー結晶化法、瞬間熱アニール（ＲＴＡ）又はファーネスアニール炉を用いた熱処理による結晶化法、結晶化を助長する金属元素を用いる結晶化法又はこれら方法を組み合わせて行う方法を採用することができる。また、このような薄膜プロセスに換えて、絶縁表面に単結晶半導体層を形成した所謂ＳＯＩ（ＳｉｌｉｃｏｎｏｎＩｎｓｕｌａｔｏｒ）基板を用いても良い。

半導体層１８のチャネル形成領域１４にはｐ型不純物が注入（チャネルドープ）されていても良い。ｐ型不純物として、例えばホウ素が用いられ、５×１０^１５ａｔｏｍｓ／ｃｍ^３〜１×１０^１６ａｔｏｍｓ／ｃｍ^３程度の濃度で添加されていても良い。これは、トランジスタのしきい値電圧を制御するためのものであり、チャネル形成領域１４に添加されることで有効に作用する。チャネル形成領域１４は、後述する制御ゲート電極２４と概略重なる領域に形成されるものであり、半導体層１８の第１の不純物領域１８ａ、１８ｂの間に位置するものである。

第１の不純物領域１８ａ、１８ｂは不揮発性メモリ素子においてソース領域及びドレイン領域として機能する領域である。第１の不純物領域１８ａ、１８ｂはｎ型不純物であるリン若しくはヒ素をピーク濃度で約１０^２１ａｔｏｍｓ／ｃｍ^３以上で添加することで形成される。

半導体層１８の上方には、第１の絶縁層１６、電荷蓄積層２０、第２の絶縁層２２、制御ゲート電極２４が積層して形成される。第１の絶縁層１６は、不揮発性メモリ素子においてトンネル絶縁層として機能しうる。第２の絶縁層２２は、不揮発性メモリ素子においてコントロール絶縁層として機能しうる。

第１の絶縁層１６は、酸化シリコンの単層構造、酸化シリコン及び窒化シリコン又は酸窒化シリコンを含んだ膜で形成する。第１の絶縁層１６は、プラズマＣＶＤ法や減圧ＣＶＤ法により絶縁層を堆積することで形成しても良いが、好ましくはプラズマ処理による固相酸化若しくは固相窒化で形成すると良い。半導体層（代表的にはシリコン層）を、プラズマ処理により酸化又は窒化することにより形成した絶縁層は、緻密で絶縁耐圧が高く信頼性に優れているためである。第１の絶縁層１６は、電荷蓄積層２０に電荷を注入するための絶縁層として用いるので、このように丈夫であるものが好ましい。この第１の絶縁層１６は１ｎｍ〜１０ｎｍ、好ましくは１ｎｍ〜５ｎｍの厚さに形成することが好ましい。例えば、ゲート長を６００ｎｍとする場合、第１の絶縁層１６は１ｎｍ〜３ｎｍの厚さに形成することができる。

プラズマ処理による固相酸化処理若しくは固相窒化処理として、マイクロ波（代表的には２．４５ＧＨｚ）で励起され、電子密度が１×１０^１１ｃｍ^−３以上１×１０^１３ｃｍ^−３以下、且つ電子温度が０．５ｅＶ以上１．５ｅＶ以下のプラズマを利用することが好ましい。固相酸化処理若しくは固相窒化処理において、５００℃以下の温度において、緻密な絶縁層を形成すると共に実用的な反応速度を得るためである。

このプラズマ処理により半導体層１８の表面を酸化する場合には、酸素雰囲気下（例えば、酸素（Ｏ_２）又は一酸化二窒素（Ｎ_２Ｏ）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、若しくは酸素又は一酸化二窒素と水素（Ｈ_２）と希ガス雰囲気下）で行う。また、プラズマ処理により窒化をする場合には、窒素雰囲気下（例えば、窒素（Ｎ_２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、窒素と水素と希ガス雰囲気下、若しくはＮＨ_３と希ガス雰囲気下）でプラズマ処理を行う。希ガスとしては、例えばＡｒを用いることができる。また、ＡｒとＫｒを混合したガスを用いてもよい。

図１５にプラズマ処理を行うための装置の構成例を示す。このプラズマ処理装置は、基板１０を配置するための支持台８８と、ガスを導入するためのガス供給部８４、ガスを排気するために真空ポンプに接続する排気口８６、アンテナ８０、誘電体板８２、プラズマ発生用のマイクロ波を供給するマイクロ波供給部９２を有している。また、支持台８８に温度制御部９０を設けることによって、基板１０の温度を制御することも可能である。

以下に、プラズマ処理について説明する。なお、プラズマ処理とは、半導体層、絶縁層、導電層に対する酸化処理、窒化処理、酸窒化処理、水素化処理、表面改質処理を含んでいる。これらの処理は、その目的に応じて、ガス供給部８４から供給するガスを選択すれば良い。

酸化処理若しくは窒化処理を行うには以下のようにすれば良い。まず、処理室内を真空にし、ガス供給部８４から酸素又は窒素を含むプラズマ処理用ガスを導入する。基板１０は室温若しくは温度制御部９０により１００℃〜５５０℃に加熱する。なお、基板１０と誘電体板８２との間隔は、２０ｎｍ〜８０ｍｍ（好ましくは２０ｎｍ〜６０ｍｍ）程度である。次に、マイクロ波供給部９２からアンテナ８０にマイクロ波を供給する。そしてマイクロ波をアンテナ８０から誘電体板８２を通して処理室内に導入することによって、プラズマ９４を生成する。マイクロ波の導入によりプラズマの励起を行うと、低電子温度（３ｅＶ以下、好ましくは１．５ｅＶ以下）で高電子密度（１×１０^１１ｃｍ^−３以上）のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）及び／又は窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体層の表面を酸化又は窒化することができる。プラズマ処理用ガスにアルゴンなどの希ガスを混合させると、希ガスの励起種により酸素ラジカルや窒素ラジカルを効率良く生成することができる。この方法により、プラズマで励起した活性なラジカルを有効に使うことができ、５００℃以下の低温で固相反応による酸化、窒化若しくは酸化窒化を行うことができる。

図１において、プラズマ処理により形成される好適な第１の絶縁層１６の一例は、酸化雰囲気下のプラズマ処理により半導体層１８の表面に３ｎｍ〜６ｎｍの厚さで酸化シリコン層１６ａを形成し、その後窒素雰囲気下でその酸化シリコン層の表面を窒化プラズマで処理した窒素プラズマ処理層１６ｂを形成する。具体的には、まず、酸素雰囲気下でのプラズマ処理により半導体層１８上に３ｎｍ〜６ｎｍの厚さで酸化シリコン層１６ａを形成する。その後、続けて窒素雰囲気下でプラズマ処理を行うことにより酸化シリコン層の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層１６ｂを設ける。なお、表面近傍とは、酸化シリコン層の表面から概略０．２５ｎｍ〜１．５ｎｍの深さをいう。例えば、酸化シリコン層１６ａを形成した後に、窒素雰囲気下でプラズマ処理を行うことによって、酸化シリコン層１６ａの表面から概略１ｎｍの深さに窒素を２０〜５０原子％の割合で含有させた構造とすることができる。窒素プラズマ処理層１６ｂは、プラズマ処理の条件によって、窒化シリコン又は酸素と窒素を含んだシリコン（酸窒化シリコン）で形成されている。

半導体層１８の代表例としてのシリコン層の表面をプラズマ処理で酸化することで、界面に歪みのない緻密な酸化膜を形成することができる。また、当該酸化膜をプラズマ処理で窒化することで、表層部の酸素を窒素に置換して窒化層を形成すると、さらに緻密化することができる。それにより絶縁耐圧が高い絶縁層を形成することができ、絶縁層をより薄く形成することが可能となる。また、プラズマ処理により窒化をすることにより、不揮発性メモリ素子においてホール伝導性が高まり消去しやすくなる利点がある。

いずれにしても、上記のようなプラズマ処理による固相酸化処理若しくは固相窒化処理を用いることで、耐熱温度が７００℃以下のガラス基板を用いても、９５０℃〜１０５０℃で形成される熱酸化膜と同等な絶縁層を得ることができる。すなわち、不揮発性メモリ素子のトンネル絶縁層として信頼性の高いトンネル絶縁層を形成することができる。

電荷蓄積層２０は、膜中に電荷をトラップする欠陥を有している絶縁層、又は導電性粒子又はシリコン等の半導体粒子を含む絶縁層で形成することができる。例えば、電荷蓄積層２０として、窒素元素を含む絶縁層、例えば、窒化シリコン（ＳｉＮｘ）膜、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）膜、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）膜又はこれらの絶縁膜中に導電性粒子や半導体粒子が含まれた膜で形成する。

第２の絶縁層２２は、酸化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化シリコン（ＳｉＮｘ）又は窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）、酸化アルミニウム（ＡｌｘＯｙ）などの一層若しくは複数層を、減圧ＣＶＤ法やプラズマＣＶＤ法などで形成する。第２の絶縁層２２は、膜厚が１ｎｍ〜２０ｎｍ、好ましくは５〜１０ｎｍで形成する。例えば、第２の絶縁層２２として、３ｎｍの膜厚の窒化シリコン層と５ｎｍの膜厚の酸化シリコン層を積層した構造を用いることができる。

制御ゲート電極２４はタンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された金属、又はこれらの金属を主成分とする合金材料若しくは化合物材料で形成することが好ましい。また、リン等の不純物元素を添加した多結晶シリコンを用いることができる。また、一層又は複数層の金属窒化物層２４ａと金属層２４ｂの積層構造で制御ゲート電極２４を形成しても良い。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金属窒化物層２４ａを設けることにより、金属層２４ｂの密着性を向上させることができ、剥離を防止することができる。また、窒化タンタルなどの金属窒化物は仕事関数が高いので、第１の絶縁層１６の厚さを厚くすることができる。

また、図１に示す構造において、島状に設けられた半導体層１８は、制御ゲート電極２４と重なる領域に設けられたチャネル形成領域１４と、制御ゲート電極と重ならない領域であって当該チャネル形成領域１４と隣接して設けられた第１の不純物領域１８ａ、１８ｂと、半導体層１８の端部であって制御ゲート電極２４と重なる領域及びその近傍の領域に設けられた第２の不純物領域１８ｃとを有している。第１の不純物領域１８ａ、１８ｂは、不揮発性メモリ素子においてソース領域又はドレイン領域として機能しうる。第２の不純物領域１８ｃは、チャネル形成領域１４と第１の不純物領域１８ａ、１８ｂと隣接して設けられている。

第１の不純物領域１８ａ、１８ｂと第２の不純物領域１８ｃは、導電型が異なるように設ける。例えば、第１の不純物領域１８ａ、１８ｂをｎ型の導電型で設けた場合には第２の不純物領域１８ｃをｐ型の導電型で設け、第１の不純物領域１８ａ、１８ｂをｐ型の導電型で設けた場合には第２の不純物領域１８ｃをｎ型の導電型で設ける。ここでは、ソース領域又はドレイン領域として機能しうる第１の不純物領域１８ａ、１８ｂをｎ型の導電型で設け、第２の不純物領域１８ｃをｐ型の導電型で設ける場合を示している。また、前述したように半導体層１８のチャネル形成領域１４にあらかじめチャネルドープを行う場合には、第２の不純物領域１８ｃをチャネル形成領域１４と概略同じ濃度のｐ型の不純物領域としてもよい。

もちろん、第１の不純物領域１８ａ、１８ｂをｐ型の導電型で設け、第２の不純物領域１８ｃをｎ型の導電型で設けてもよい。

このように、半導体層１８の端部であって制御ゲート電極２４と重なる領域とその近傍の領域に、第１の不純物領域１８ａ、１８ｂと導電型が異なる第２の不純物領域１８ｃを設けることにより、第１の不純物領域１８ａ、１８ｂと第２の不純物領域１８ｃの隣接する部分がｐｎ接合により抵抗が高くなる。その結果、半導体層１８の端部における第１の絶縁層１６の被覆不良や作製プロセスに伴う電荷の蓄積等による不揮発性メモリ素子の電気特性へ及ぼす影響を抑制することが可能となる。

また、図１に示す構造において、制御ゲート電極２４の側面に接するように絶縁層２６（サイドウォールともいう）を形成し、当該絶縁層の下方に第３の不純物領域１８ｄを設けてもよい（図２参照）。第３の不純物領域１８ｄは、チャネル形成領域１４と第１の不純物領域１８ａ、１８ｂとの間に設けられる。また、第３の不純物領域１８ｄに含まれる不純物元素の濃度は、第１の不純物領域１８ａに含まれる不純物元素の濃度より小さく、不揮発性メモリ素子においてＬＤＤ（Ｌｉｇｈｔｄｏｐｅｄｄｒａｉｎ）領域として機能しうる。なお、図２（Ａ）は上面図を示しており、図２（Ｂ）、（Ｃ）、（Ｄ）はそれぞれ図２（Ａ）におけるＡ_１−Ｂ_１間、Ａ_２−Ｂ_２間、Ａ_３−Ｂ_３間の断面の模式図を示している。

なお、図１（Ｂ）に示す断面図では、制御ゲート電極２４の端面と第１の絶縁層１６、電荷蓄積層２０及び第２の絶縁層２２の端面が概略一致するように設けた例を示したが、これに限られない。図３に示すように半導体層１８の第１の不純物領域１８ａ、１８ｂを覆うように第１の絶縁層１６、電荷蓄積層２０及び第２の絶縁層２２を設けた構造としてもよい。この場合、作製プロセスにおいて、エッチングにより半導体層１８を露出させなくてよいため、半導体層１８へ与えるダメージを軽減することが可能となる。

また、図３に示すように、第２の不純物領域１８ｃは、制御ゲート電極２４の下方には設けずに、半導体層１８の端部であって制御ゲート電極２４と重なる領域の近傍に設けた構造としてもよい。このように設けた場合であっても、第１の不純物領域１８ａと第２の不純物領域１８ｃが隣接する部分においてｐｎ接合により抵抗が高くなっているため、制御ゲート電極２４と重なる半導体層１８の端部にキャリアの移動による影響を低減することができる。なお、図３（Ａ）は上面図を示しており、図３（Ｂ）、（Ｃ）、（Ｄ）はそれぞれ図３（Ａ）におけるＡ_１−Ｂ_１間、Ａ_２−Ｂ_２間、Ａ_３−Ｂ_３間の断面の模式図を示している。

また、電荷蓄積層２０が半導体層１８の端部において当該半導体層１８と接触することを防止するために、半導体層１８の端部を乗り越えない構造とすることが考えられるが、このように設けた場合、電荷蓄積層２０の端部が作製プロセスにおけるエッチング等により不均一な形状で形成されることにより、不揮発性メモリ素子の特性に影響が生じるおそれがある。従って、電荷蓄積層２０の一対の端部（ここでは、キャリアがチャネル形成領域を流れる方向（ソース領域とドレイン領域を結ぶ方向）に対して概略垂直な方向における電荷蓄積層２０の端部）と重なる半導体層１８及びその近傍の領域に選択的に不純物領域１８ｃを設けた構成としてもよい（図４参照）。なお、図４（Ａ）は上面図を示しており、図４（Ｂ）、（Ｃ）、（Ｄ）はそれぞれ図４（Ａ）におけるＡ_１−Ｂ_１間、Ａ_２−Ｂ_２間、Ａ_３−Ｂ_３間の断面の模式図を示している。

また、図４に示した構造では、図４（Ｂ）におけるＡ_１−Ｂ_１間の断面図において制御ゲート電極２４の幅より電荷蓄積層２０の幅が大きく設けた例を示したが、図５に示すように電荷蓄積層２０の幅を制御ゲート電極２４の幅より小さくなるように設けてもよい。なお、図５（Ａ）は上面図を示しており、図５（Ｂ）、（Ｃ）、（Ｄ）はそれぞれ図５（Ａ）におけるＡ_１−Ｂ_１間、Ａ_２−Ｂ_２間、Ａ_３−Ｂ_３間の断面の模式図を示している。

次に、不揮発性メモリ素子の動作に関して図面を参照して説明する。

電荷蓄積層２０に電子を注入するには、熱電子を利用する方法と、Ｆ−Ｎ型トンネル電流を利用する方法がある。熱電子を利用する場合には、正の電圧を制御ゲート電極２４に印加して、ドレインに高電圧を印加して熱電子を発生させる。それにより、熱電子を電荷蓄積層２０に注入することができる。Ｆ−Ｎ型トンネル電流を利用する場合には、正の電圧を制御ゲート電極２４に印加して半導体層１８のチャネル形成領域１４からＦ−Ｎ型トンネル電流により電荷蓄積層２０に注入する。

図６（Ａ）はＦ−Ｎ型トンネル電流により電荷蓄積層２０に注入するときの印加電圧を示している。制御ゲート電極２４に正の高電圧（１０Ｖ〜２０Ｖ）を印加すると共に、ソース領域又はドレイン領域として機能する不純物領域１８ａ、１８ｂは０Ｖとしておく。高電界により半導体層１８のチャネル形成領域１４の電子は第１の絶縁層１６に注入され、Ｆ−Ｎ型トンネル電流が流れることにより、電荷蓄積層２０に形成された欠陥に電子が注入されトラップされる。

電荷蓄積層２０に電子が保持されている間は、不揮発性メモリ素子のしきい値電圧は正の方向にシフトする。この状態を、データ”０”が書き込まれた状態とすることができる。

このデータ”０”の検出は、電荷蓄積層２０に電荷が保持されていない状態で不揮発性メモリ素子がオンとなるゲート電圧を印加したとき、トランジスタ型の不揮発性メモリがオンしないことをセンス回路によって検出することで可能である。又は、図６（Ｂ）に示すように不純物領域１８ａ（ソース領域）と不純物領域１８ｂ（ドレイン領域）間にバイアスを印加して、制御ゲート電極２４を０Ｖとしたときに不揮発性メモリ素子が導通するか否かで判断することができる。

図７（Ａ）は電荷蓄積層２０から電荷を放出させ、不揮発性メモリ素子からデータを消去する状態を示している。この場合、制御ゲート電極２４に負のバイアスを印加して、半導体層１８のチャネル形成領域１４と電荷蓄積層２０の間にＦ−Ｎ型トンネル電流を流すことにより行う。或いは、図７（Ｂ）に示すように、制御ゲート電極２４に負のバイアスを印加し、不純物領域１８ａに正の高電圧を印加することにより、Ｆ−Ｎ型トンネル電流を発生させ、不純物領域１８ａ側に電子を引き抜いても良い。

また、このような不揮発性メモリ素子を用いて、様々な態様の不揮発性半導体記憶装置を得ることができる。図８に不揮発性メモリセルアレイの等価回路の一例を示す。１ビットの情報を記憶するメモリセルＭＳ０１は、選択トランジスタＳ０１と不揮発性メモリ素子Ｍ０１で構成されている。選択トランジスタＳ０１は、ビット線ＢＬ０と不揮発性メモリ素子Ｍ０１の間に直列に挿入され、ゲートがワード線ＷＬ１に接続されている。不揮発性メモリ素子Ｍ０１のゲートはワード線ＷＬ１１に接続されている。不揮発性メモリ素子Ｍ０１にデータの書き込むときは、ワード線ＷＬ１とビット線ＢＬ０をＨレベル、ＢＬ１をＬレベルとして、ワード線ＷＬ１１に高電圧を印加すると、前述のように電荷蓄積層に電荷が蓄積される。データを消去する場合には、ワード線ＷＬ１とビット線ＢＬ０をＨレベルとし、ワード線ＷＬ１１に負の高電圧を印加すれば良い。

このメモリセルＭＳ０１において、選択トランジスタＳ０１と不揮発性メモリ素子Ｍ０１をそれぞれ、絶縁表面に島状に分離して形成された半導体層３０、３２で形成することにより、素子分離領域を特段設けなくても、他の選択トランジスタ若しくは不揮発性メモリ素子との干渉を防ぐことができる。また、メモリセルＭＳ０１内の選択トランジスタＳ０１と不揮発性メモリ素子Ｍ０１は共にｎチャネル型なので、この両者を一つの島状の半導体層で形成することにより、この二つの素子を接続する配線を省略することができる。

図９は、ビット線に不揮発性メモリ素子を直接接続したＮＯＲ型の等価回路を示している。このメモリセルアレイは、ワード線ＷＬとビット線ＢＬが互いに交差して配設し、各交差部に不揮発性メモリ素子を配置している。ＮＯＲ型は、個々の不揮発性メモリ素子のドレインをビット線ＢＬに接続する。ソース線ＳＬには不揮発性メモリ素子のソースが共通接続される。

この場合もこのメモリセルＭＳ０１において、不揮発性メモリ素子Ｍ０１を絶縁表面に島状に分離して形成された半導体層３２で形成することにより、素子分離領域を特段設けなくても、他の不揮発性メモリ素子との干渉を防ぐことができる。また、複数の不揮発性メモリ素子（例えば、図９に示すＭ０１〜Ｍ２３）を一つのブロックとして扱い、これらの不揮発性メモリ素子を一つの島状の半導体層で形成することにより、ブロック単位で消去動作を行うことができる。

ＮＯＲ型の動作は、例えば、次の通りである。データ書き込みは、ソース線ＳＬを０Ｖとし、データを書込むために選択されたワード線ＷＬに高電圧を与え、ビット線ＢＬにはデータ”０”と”１”に応じた電位を与える。例えば、”０”と”１”に対してそれぞれＨレベル、Ｌレベルの電位をビット線ＢＬに付与する。”０”データを書き込むべく、Ｈレベルが与えられた不揮発性メモリ素子ではドレイン近傍でホットエレクトロンが発生し、これが電荷蓄積層に注入される。”１”データの場合この様な電子注入は生じない。

”０”データが与えられたメモリセルでは、ドレインとソースとの間の強い横方向電界により、ドレインの近傍でホットエレクトロンが生成され、これが電荷蓄積層に注入される。これにより、電荷蓄積層に電子が注入されてしきい値電圧が高くなった状態が”０”である。”１”データの場合はホットエレクトロンが生成されず、電荷蓄積層に電子が注入されずしきい値電圧の低い状態、すなわち消去状態が保持される。

データを消去するときは、ソース線ＳＬに１０Ｖ程度の正の電圧を印加し、ビット線ＢＬは浮遊状態としておく。そしてワード線に負の高電圧を印加して（制御ゲートに負の高電圧を印加して）、電荷蓄積層から電子を引き抜く。これにより、データ”１”の消去状態になる。

データ読み出しは、ソース線ＳＬを０Ｖにすると共にビット線ＢＬを０．８Ｖ程度とし、選択されたワード線ＷＬに、データ”０”と”１”のしきい値電圧の中間値に設定された読み出し電圧を与え、不揮発性メモリ素子の電流引き込みの有無を、ビット線ＢＬに接続されるセンスアンプで判定することにより行う。

図１０は、ＮＡＮＤ型メモリセルアレイの等価回路を示す。ビット線ＢＬには、複数の不揮発性メモリ素子を直列に接続したＮＡＮＤセルＮＳ１が接続されている。複数のＮＡＮＤセルが集まってブロックＢＬＫを構成している。図１０で示すブロックＢＬＫ１のワード線は３２本である（ワード線ＷＬ０〜ＷＬ３１）。ブロックＢＬＫ１の同一行に位置する不揮発性メモリ素子には、この行に対応するワード線が共通接続されている。

この場合、選択トランジスタＳ１、Ｓ２と不揮発性メモリ素子Ｍ０〜Ｍ３１が直列に接続されているので、これらを一つのまとまりとして一つの半導体層３４で形成しても良い。それにより不揮発性メモリ素子を繋ぐ配線を省略することが出来るので、集積化を図ることができる。また、隣接するＮＡＮＤセルとの分離を容易に行うことができる。また、選択トランジスタＳ１、Ｓ２の半導体層３６とＮＡＮＤセルの半導体層３８を分離して形成しても良い。不揮発性メモリ素子Ｍ０〜Ｍ３１の電荷蓄積層から電荷を引き抜く消去動作を行うときに、そのＮＡＮＤセルの単位で消去動作を行うことができる。また、一つのワード線に共通接続する不揮発性メモリ素子（例えばＭ３０の行）を一つの半導体層４０で形成しても良い。

書込み動作では、ＮＡＮＤセルＮＳ１が消去状態、つまりＮＡＮＤセルＮＳ１の各不揮発性メモリ素子のしきい値電圧が負電圧の状態にしてから実行される。書込みは、ソース線ＳＬ側のメモリ素子Ｍ０から順に行う。メモリ素子Ｍ０への書込みを例として説明すると概略以下のようになる。

図１１（Ａ）に示すように、”０”書込みをする場合、選択ゲート線ＳＧ２に例えばＶｃｃ（電源電圧）を印加して選択トランジスタＳ２をオンにすると共にビット線ＢＬ０を０Ｖ（接地電圧）にする。選択ゲート線ＳＧ１は０Ｖとして、選択トランジスタＳ１はオフとする。次に、メモリセルＭ０のワード線ＷＬ０を高電圧Ｖｐｇｍ（２０Ｖ程度）とし、これ以外のワード線を中間電圧Ｖｐａｓｓ（１０Ｖ程度）にする。ビット線ＢＬの電圧は０Ｖなので、選択されたメモリセルＭ０のチャネル形成領域の電位は０Ｖとなる。ワード線ＷＬ０とチャネル形成領域との間の電位差が大きいため、メモリセルＭ０の電荷蓄積層には前述のようにＦ−Ｎトンネル電流により電子が注入される。これにより、メモリセルＭ０のしきい値電圧が正の状態（”０”が書込まれた状態）となる。

一方”１”書込みをする場合は、図１１（Ｂ）に示すように、ビット線ＢＬを例えばＶｃｃ（電源電圧）にする。選択ゲート線ＳＧ２の電圧がＶｃｃであるため、選択トランジスタＳ２のしきい値電圧Ｖｔｈに対して、ＶｃｃマイナスＶｔｈ（Ｖｃｃ−Ｖｔｈ）になると、選択トランジスタＳ２がカットオフする。従って、メモリセルＭ０のチャネル形成領域はフローティング状態となる。次に、ワード線ＷＬ０に高電圧Ｖｐｇｍ（２０Ｖ）、それ以外のワード線に中間電圧Ｖｐａｓｓ（１０Ｖ）の電圧を印加すると、各ワード線とチャネル形成領域との容量カップリングにより、チャネル形成領域の電圧がＶｃｃ−Ｖｔｈから上昇し例えば８Ｖ程度となる。チャネル形成領域の電圧が高電圧に昇圧されるため、”０”の書込みの場合と異なり、ワード線ＷＬ０とチャネル形成領域の間の電位差が小さい。したがって、メモリセルＭ０の電荷蓄積層には、Ｆ−Ｎトンネル電流による電子注入が起こらない状態となる。よって、メモリセルＭ０のしきい値電圧は、負の状態（”１”が書込まれた状態）に保たれる。

消去動作をする場合は、図１２（Ａ）に示すように、選択されたブロック内の全てのワード線に負の高電圧（Ｖｅｒｓ）を印加する。ビット線ＢＬ、ソース線ＳＬをフローティング状態とする。これにより、ブロックの全てのメモリセルにおいて電荷蓄積層中の電子がトンネル電流により半導体層に放出される。この結果、これらのメモリセルのしきい値電圧が負方向にシフトする。

図１２（Ｂ）に示す読み出し動作では、読出しの選択がされたメモリセルＭ０のワード線ＷＬ０の電圧Ｖｒ（例えば０Ｖ）とし、非選択のメモリセルのワード線ＷＬ１〜３１及び選択ゲート線ＳＧ１、ＳＧ２を電源電圧より少し高い読出し用中間電圧Ｖｒｅａｄとする。すなわち、図１３に示すように、選択メモリ素子以外のメモリ素子はトランスファートランジスタとして働く。これにより、読出しの選択がされたメモリセルＭ０に電流が流れるか否かを検出する。つまり、メモリセルＭＣ０に記憶されたデータが”０”の場合、メモリセルＭ０はオフなので、ビット線ＢＬは放電しない。一方、”１”の場合、メモリセルＭ０はオンするので、ビット線ＢＬが放電する。

図１４は、不揮発性半導体記憶装置の回路ブロック図の一例を示している。不揮発性半導体記憶装置は、メモリセルアレイ５２と周辺回路５４が同一の基板上に形成されている。メモリセルアレイ５２は、図８、図９、図１０で示すような構成を有している。周辺回路５４の構成は以下の通りである。

ワード線選択のためにロウデコーダ６２と、ビット線選択のためにカラムデコーダ６４が、メモリセルアレイ５２の周囲に設けられている。アドレスは、アドレスバッファ５６を介してコントロール回路５８に送られ、内部ロウアドレス信号及び内部カラムアドレス信号がそれぞれロウデコーダ６２及びカラムデコーダ６４に転送される。

データ書き込み及び消去には、電源電位を昇圧した電位が用いられる。このため、コントロール回路５８により動作モードに応じて制御される昇圧回路６０が設けられている。昇圧回路６０の出力はロウデコーダ６２やカラムデコーダ６４を介して、ワード線ＷＬやビット線ＢＬに供給される。センスアンプ６６はカラムデコーダ６４から出力されたデータが入力される。センスアンプ６６により読み出されたデータは、データバッファ６８に保持され、コントロール回路５８からの制御により、データがランダムアクセスされ、データ入出力バッファ７０を介して出力されるようになっている。書き込みデータは、データ入出力バッファ７０を介してデータバッファ６８に一旦保持され、コントロール回路５８の制御によりカラムデコーダ６４に転送される。

このように、不揮発性半導体記憶装置では、メモリセルアレイ５２において、電源電位とは異なる電位を用いる必要がある。そのため、少なくともメモリセルアレイ５２と周辺回路５４の間は、電気的に絶縁分離されていることが望ましい。この場合、以下で説明する実施例のように、不揮発性メモリ素子及び周辺回路のトランジスタを絶縁表面に形成した半導体層で形成することにより、容易に絶縁分離をすることができる。また、半導体層の端部であってチャネル形成領域と隣接するようにソース領域又はドレイン領域と異なる導電型を示す不純物領域を設けることによって、半導体層の端部における絶縁膜の被覆不良により生じる問題を防止することができる。それにより、誤動作を無くし、消費電力の低い不揮発性半導体記憶装置を得ることができる。

以下、本発明に係る不揮発性半導体記憶装置について、実施例により詳細に説明する。以下に説明する本発明の構成において、同じ要素を指す符号は異なる図面で共通して用い、その場合における繰り返しの説明は省略する場合がある。

本実施例では、不揮発性半導体記憶装置の一例に関して図面を参照して説明する。なお、ここでは、不揮発性半導体記憶装置において、メモリ部を構成する不揮発性メモリ素子と、当該メモリ部と同一の基板上に設けられメモリ部の制御等を行うロジック部を構成するトランジスタを同時に形成する場合を示す。

まず、不揮発性半導体記憶装置におけるメモリ部の模式図を図８に示す。

本実施例で示すメモリ部は、制御用トランジスタＳと不揮発性メモリ素子Ｍを有するメモリセルが複数設けられている。図８では、制御用トランジスタＳ０１と不揮発性メモリ素子Ｍ０１により一つのメモリセルが形成されている。また、同様に、制御用トランジスタＳ０２と不揮発性メモリ素子Ｍ０２、制御用トランジスタＳ０３と不揮発性メモリ素子Ｍ０３、制御用トランジスタＳ１１と不揮発性メモリ素子Ｍ１１、制御用トランジスタＳ１２と不揮発性メモリ素子Ｍ１２、制御用トランジスタＳ１３と不揮発性メモリ素子Ｍ１３とによりメモリセルが形成されている。

制御用トランジスタＳ０１のゲート電極はワード線ＷＬ１に接続され、ソース又はドレインの一方はビット線ＢＬ０に接続され、他方は不揮発性メモリ素子Ｍ０１のソース又はドレインに接続されている。また、不揮発性メモリ素子Ｍ０１のゲート電極はワード線ＷＬ１１に接続され、ソース又はドレインの一方は制御用トランジスタＳ０１のソース又はドレインに接続され、他方はソース線ＳＬに接続されている。

なお、メモリ部に設けられる制御用トランジスタは、ロジック部に設けられるトランジスタと比較して駆動電圧が高いため、メモリ部に設けるトランジスタとロジック部に設けるトランジスタのゲート絶縁層等を異なる厚さで形成することが好ましい。例えば、駆動電圧が小さくしきい値電圧のばらつきを小さくしたい場合にはゲート絶縁層が薄い薄膜トランジスタを設けることが好ましく、駆動電圧が大きくゲート絶縁層の耐圧性が求められる場合にはゲート絶縁層が厚い薄膜トランジスタを設けることが好ましい。

従って、本実施例では、駆動電圧が小さくしきい値電圧のばらつきを小さくしたいロジック部のトランジスタに対しては膜厚が小さい絶縁層を形成し、駆動電圧が大きくゲート絶縁層の耐圧性が求められるメモリ部のトランジスタに対しては膜厚が大きい絶縁層を形成する場合に関して、以下に図面を参照して説明する。なお、図１６〜図１８は上面図を示し、図１９〜図２２は図１６〜図１８におけるＡ−Ｂ間、Ｃ−Ｄ間、Ｅ−Ｆ間及びＧ−Ｈ間の断面図を示している。また、Ａ−Ｂ間及びＣ−Ｄ間はロジック部に設けられる薄膜トランジスタを示し、Ｅ−Ｆ間はメモリ部に設けられる不揮発性メモリ素子を示し、Ｇ−Ｈ間はメモリ部に設けられる薄膜トランジスタを示している。また、本実施例では、Ａ−Ｂ間に設ける薄膜トランジスタをｐチャネル型、Ｃ−Ｄ間、Ｇ−Ｈ間に設ける薄膜トランジスタをｎチャネル型、Ｅ−Ｆ間に設けられる不揮発性メモリ素子の電荷の蓄積を電子で行う場合に関して説明するが、本発明の不揮発性半導体記憶装置はこれに限られるものでない。

まず、基板１００上に絶縁層１０２を介して島状の半導体層１０４、１０６、１０８、１１０を形成し、当該島状の半導体層１０４、１０６、１０８、１１０を覆うように第１の絶縁層１１２を形成する（図１９（Ａ）参照）。

島状の半導体層１０４、１０６、１０８、１１０は、基板１００上にあらかじめ形成された絶縁層１０２上にスパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いてシリコン（Ｓｉ）を主成分とする材料等を用いて非晶質半導体層を形成し、当該非晶質半導体層を結晶化させた後に選択的にエッチングすることにより設けることができる。なお、非晶質半導体層の結晶化は、レーザー結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法またはこれら方法を組み合わせた方法等により行うことができる。

また、レーザー光の照射によって半導体層の結晶化若しくは再結晶化を行う場合には、レーザー光の光源としてＬＤ励起の連続発振（ＣＷ）レーザー（ＹＶＯ_４、第２高調波（波長５３２ｎｍ））を用いることができる。特に第２高調波に限定する必要はないが、第２高調波はエネルギー効率の点で、さらに高次の高調波より優れている。ＣＷレーザーを半導体層に照射すると、連続的に半導体層にエネルギーが与えられるため、一旦半導体層を溶融状態にすると、溶融状態を継続させることができる。さらに、ＣＷレーザーを走査することによって半導体層の固液界面を移動させ、この移動の方向に沿って一方向に長い結晶粒を形成することができる。また、固体レーザーを用いるのは、気体レーザー等と比較して、出力の安定性が高く、安定した処理が見込まれるためである。なお、ＣＷレーザーに限らず、繰り返し周波数が１０ＭＨｚ以上のパルスレーザを用いることも可能である。繰り返し周波数が高いパルスレーザを用いると、半導体層が溶融してから固化するまでの時間よりもレーザーのパルス間隔が短ければ、常に半導体層を溶融状態にとどめることができ、固液界面の移動により一方向に長い結晶粒で構成される半導体層を形成することができる。その他のＣＷレーザー及び繰り返し周波数が１０ＭＨｚ以上のパルスレーザを使用することもできる。例えば、気体レーザーとしては、Ａｒレーザー、Ｋｒレーザー、ＣＯ_２レーザー等がある。固体レーザーとして、ＹＡＧレーザー、ＹＬＦレーザー、ＹＡｌＯ_３レーザー、ＧｄＶＯ_４レーザー、ＫＧＷレーザー、ＫＹＷレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、Ｙ_２Ｏ_３レーザー、ＹＶＯ_４レーザー等がある。また、ＹＡＧレーザー、Ｙ_２Ｏ_３レーザー、ＧｄＶＯ_４レーザー、ＹＶＯ_４レーザーなどのセラミックスレーザがある。金属蒸気レーザーとしてはヘリウムカドミウムレーザ等が挙げられる。また、レーザー発振器において、レーザー光をＴＥＭ_００（シングル横モード）で発振して射出すると、被照射面において得られる線状のビームスポットのエネルギー均一性を上げることができるので好ましい。その他にも、パルス発振のエキシマレーザーを用いても良い。

基板１００は、ガラス基板、石英基板、金属基板（例えば、ステンレス基板等）、セラミック基板、Ｓｉ基板等の半導体基板から選択されるものである。他にもプラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフィン（ＰＥＳ）、アクリルなどの基板を選択することもできる。

絶縁層１０２は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の絶縁材料を用いて形成する。例えば、絶縁層１０２を２層構造とする場合、第１層目の絶縁層として窒化酸化シリコン膜を形成し、第２層目の絶縁層として酸化窒化シリコン膜を形成するとよい。また、第１層目の絶縁層として窒化シリコン膜を形成し、第２層目の絶縁層として酸化シリコン膜を形成してもよい。このように、ブロッキング層として機能する絶縁層１０２を形成することによって、基板１００からＮａなどのアルカリ金属やアルカリ土類金属が、この上に形成する素子に悪影響を与えることを防ぐことができる。なお、基板１００として石英を用いるような場合には絶縁層１０２を省略してもよい。

第１の絶縁層１１２は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の絶縁材料を用いて単層又は積層して形成する。例えば、第１の絶縁層１１２を単層で設ける場合には、ＣＶＤ法により酸化窒化シリコン膜又は窒化酸化シリコン膜を５〜５０ｎｍの膜厚で形成する。また、第１の絶縁層１１２を３層構造で設ける場合には、第１層目の絶縁層として酸化窒化シリコン膜を形成し、第２の絶縁層として窒化珪素膜を形成し、第３の絶縁層として酸化窒化シリコン膜を形成する。

なお、半導体層１１０の上方に形成された第１の絶縁層１１２は、後に完成する薄膜トランジスタにおいてゲート絶縁層として機能する。

次に、半導体層１０４、１０６、１０８上に形成された、第１の絶縁層１１２を選択的に除去し、半導体層１０４、１０６、１０８の表面を露出させる。ここでは、メモリ部に設けられた半導体層１１０を選択的にレジスト１１４で覆い、半導体層１０４、１０６、１０８上に形成された、第１の絶縁層１１２をエッチングすることによって選択的に除去する（図１９（Ｂ）参照）。

次に、半導体層１０４、１０６、１０８上に第２の絶縁層１１６、１１８、１２０をそれぞれ形成した後、半導体層１０８に選択的に不純物元素を導入し不純物領域１６６を形成する（図１９（Ｃ）、図１６参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いることができる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、不純物元素として、ボロン（Ｂ）を選択的に半導体層１０８に導入する。なお、第２の絶縁層１１６、１１８、１２０を形成する前に半導体層１０８に選択的に不純物元素を導入し、不純物領域１６６を形成してもよい。

第２の絶縁層１１６、１１８、１２０は、半導体層１０４、１０６、１０８にプラズマ処理等を行うことによって形成することができる。例えば、高密度プラズマ処理により当該半導体層１０４、１０６、１０８に酸化処理、窒化処理又は酸窒化処理を行うことによって、当該半導体層１０４、１０６、１０８上にそれぞれ酸化膜、窒化膜又は酸窒化膜となる第２の絶縁層１１６、１１８、１２０を形成する。なお、第２の絶縁層１１６、１１８、１２０は、ＣＶＤ法やスパッタ法により形成してもよいし、ＣＶＤ法やスパッタ法で形成した膜に高密度プラズマ処理を行うことにより形成してもよい。

例えば、半導体層１０４、１０６、１０８としてＳｉを主成分とする半導体層を用いて高密度プラズマ処理により酸化処理又は窒化処理を行った場合、第２の絶縁層１１６、１１８、１２０として酸化シリコン（ＳｉＯｘ）膜又は窒化シリコン（ＳｉＮｘ）膜が形成される。また、高密度プラズマ処理により半導体層１０４、１０６、１０８に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、半導体層１０４、１０６、１０８に接して酸化シリコン膜が形成され、当該酸化シリコン膜の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層が設けられる。プラズマ処理により窒化をすることにより、不揮発性メモリ素子においてホール伝導性が高まり消去しやすくなる利点がある。

なお、本実施例では、第２の絶縁層１１６、１１８、１２０を１〜１０ｎｍ、好ましくは１〜５ｎｍで形成する。例えば、高密度プラズマ処理により半導体層１０４、１０６、１０８に酸化処理を行い当該半導体層１０４、１０６、１０８の表面に概略３ｎｍの酸化シリコン膜を形成した後、高密度プラズマ処理により窒化処理を行い酸化シリコン膜の表面又は表面近傍に窒素プラズマ処理層を形成する。

また、高密度プラズマ処理により被処理物の酸化処理を行う場合、酸素（Ｏ_２）、水素（Ｈ_２）とアルゴン（Ａｒ）との混合ガスを導入する。ここで用いる混合ガスは、酸素を０．１〜１００ｓｃｃｍ、水素を０．１〜１００ｓｃｃｍ、アルゴンを１００〜５０００ｓｃｃｍとして導入すればよい。なお、酸素：水素：アルゴン＝１：１：１００の比率で混合ガスを導入することが好ましい。例えば、酸素を５ｓｃｃｍ、水素を５ｓｃｃｍ、アルゴンを５００ｓｃｃｍとして導入すればよい。

また、高密度プラズマ処理により窒化処理を行う場合、窒素（Ｎ_２）とアルゴン（Ａｒ）との混合ガスを導入する。ここで用いる混合ガスは、窒素を２０〜２０００ｓｃｃｍ、アルゴンを１００〜１００００ｓｃｃｍとして導入すればよい。例えば、窒素を２００ｓｃｃｍ、アルゴンを１０００ｓｃｃｍとして導入すればよい。

また、高密度プラズマ処理は、上記ガスの雰囲気中において、電子密度が１×１０^１１ｃｍ^−３以上であり、プラズマの電子温度が１．５ｅＶ以下で行う。より詳しくは、電子密度が１×１０^１１ｃｍ^−３以上１×１０^１３ｃｍ^−３以下で、プラズマの電子温度が０．５ｅＶ以上１．５ｅＶ以下で行う。プラズマの電子密度が高密度であり、基板１００上に形成された被処理物（ここでは、半導体層１０４、１０６、１０８、１１０）付近での電子温度が低いため、被処理物に対するプラズマによる損傷を防止することができる。また、プラズマの電子密度が１×１０^１１ｃｍ^−３以上と高密度であるため、プラズマ処理を用いて、被照射物を酸化または窒化することよって形成される酸化膜または窒化膜は、ＣＶＤ法やスパッタ法等により形成された膜と比較して膜厚等が均一性に優れ、且つ緻密な膜を形成することができる。また、プラズマの電子温度が１．５ｅＶ以下と低いため、従来のプラズマ処理や熱酸化法と比較して低温度で酸化または窒化処理を行うことができる。例えば、ガラス基板の歪点よりも１００度以上低い温度でプラズマ処理を行っても十分に酸化または窒化処理を行うことができる。プラズマを形成するための周波数としては、マイクロ波（例えば、２．４５ＧＨｚ）等の高周波を用いることができる。

また、このとき、高密度プラズマ処理による酸化処理と窒化処理は大気に一度も曝されることなく連続して行うことが好ましい。高密度プラズマ処理を連続して行うことによって、汚染物の混入の防止や生産効率の向上を実現することができる。また、この際に、半導体層１１０上に形成された第１の絶縁層１２０の表面も酸化又は窒化され、酸窒化シリコン膜が形成される場合がある。

ここで、Ｓｉを主成分とする半導体層に酸素雰囲気中で高密度プラズマ処理を行い酸化シリコンを形成した後に、窒素雰囲気中で高密度プラズマ処理を行うことによって得られた絶縁層に含まれる酸素原子と窒素原子の濃度を図４２に示す。図４２は、Ｓｉ基板に、酸素雰囲気下（酸素（Ｏ_２）：水素（Ｈ_２）：アルゴン（Ａｒ）＝５ｓｃｃｍ：５ｓｃｃｍ：５００ｓｃｃｍ）、３８００Ｗ、１３３．３３Ｐａの条件で高密度プラズマ処理を行うことにより酸化シリコン膜を５ｎｍ形成した後、当該酸化シリコン膜に窒素雰囲気下（窒素（Ｎ_２）：アルゴン（Ａｒ）＝２００ｓｃｃｍ：１０００ｓｃｃｍ）、１２００Ｗ、１２Ｐａの条件で高密度プラズマ処理を行った場合の結果である。なお、図４２は、Ｘ線光電子分光分析法（ＥＳＣＡ：ＥｌｅｃｔｒｏｎＳｐｅｃｔｒｏｓｃｏｐｙｆｏｒＣｈｅｍｉｃａｌＡｎａｌｙｓｉｓ、ＸＰＳ：Ｘ−ｒａｙＰｈｏｔｏｅｌｅｃｔｒｏｎＳｐｅｃｔｒｏｓｃｏｐｙ）により測定を行い、絶縁層の深さ方向に対する酸素原子と窒素原子の定量比を求めた結果である。

図４２において、縦軸は酸化シリコンに含まれる酸素原子又は窒素原子の濃度を示しており、横軸は酸化シリコンの表面からの深さを示している。図４２より、酸化シリコンの表面近傍に窒素濃度の高い窒化処理層が形成されている。酸化シリコンの表面から０．６〜０．７ｎｍの深さに窒素原子が４０〜４５原子％の濃度で含まれている。また、酸化シリコンの表面から３ｎｍ以上深い部分には窒素原子の含有量が少なくなっていることがわかる。

このように本実施例において、半導体層１０４、１０６、１０８に酸素雰囲気下及び窒素雰囲気下で順に高密度プラズマ処理を行うことによって、第２の絶縁層１１６、１１８、１２０として、概略３ｎｍの酸化シリコン層であって表面から概略０．５ｎｍの深さに窒素を２０〜５０原子％の割合で含有させた構造とすることができる。なお、窒素プラズマ処理層には、酸素と窒素を含有したシリコン（酸窒化シリコン）が含まれている。

また、高密度プラズマ処理を希ガス雰囲気中で行った場合、第１の絶縁層１１２、第２の絶縁層１１６、１１８、１２０は、プラズマ処理に用いた希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）を含んでいる場合があり、Ａｒを用いた場合には第１の絶縁層１１２、第２の絶縁層１１６、１１８、１２０にＡｒが含まれている場合がある。

本実施例において、メモリ部に設けられる半導体層１０８上に形成される第２の絶縁層１２０は、後に完成する不揮発性メモリ素子において、トンネル酸化膜として機能する。従って、第２の絶縁層１２０の膜厚が薄いほど、トンネル電流が流れやすく、メモリとして高速動作が可能となる。また、第２の絶縁層１２０の膜厚が薄いほど、後に形成される電荷蓄積層に低電圧で電荷を蓄積させることが可能となるため、不揮発性半導体記憶装置の消費電力を低減することができる。そのため、第２の絶縁層１１６、１１８、１２０は、膜厚を薄く（例えば、１０ｎｍ以下）形成することが好ましい。

一般的に、半導体層上に絶縁層を薄く形成する方法として熱酸化法があるが、基板１００としてガラス基板等の融点が十分に高くない基板を用いる場合には、熱酸化法により第２の絶縁層１１６、１１８、１２０を形成することは非常に困難である。また、ＣＶＤ法やスパッタ法により形成した絶縁層は、膜の内部に欠陥を含んでいるため膜質が十分でなく、膜厚を薄く形成した場合にはピンホール等の欠陥が生じる問題がある。また、ＣＶＤ法やスパッタ法により絶縁層を形成した場合には、半導体層の端部の被覆が十分でなく、後に当該絶縁層上に形成される導電層等と半導体層とがリークする場合がある。従って、本実施例で示すように、高密度プラズマ処理により第２の絶縁層１１６、１１８、１２０を形成することによって、ＣＶＤ法やスパッタ法等により形成した絶縁層より緻密な絶縁層を形成することができ、また、半導体層１０４、１０６、１０８の端部を第２の絶縁層１１６、１１８、１２０で十分に被覆することができる。その結果、半導体メモリ素子の信頼性を向上させることができる。なお、ＣＶＤ法やスパッタ法により第２の絶縁層１１６、１１８、１２０を形成した場合には、絶縁層を形成した後に高密度プラズマ処理を行い当該絶縁層の表面に酸化処理、窒化処理又は酸窒化処理を行うことが好ましい。

次に、第１の絶縁層１１２、第２の絶縁層１１６、１１８、１２０を覆うように電荷蓄積層１２２を形成する（図２０（Ａ）参照）。電荷蓄積層１２２として、膜中に電荷をトラップする欠陥を有している絶縁層、又は導電性粒子又はシリコン等の半導体粒子を含む絶縁層で形成することができる。例えば、電荷蓄積層１２２として、窒素元素を含む絶縁層、例えば、窒化シリコン（ＳｉＮｘ）膜、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）膜、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）膜又はこれらの絶縁膜中に導電性粒子や半導体粒子が含まれた膜で形成する。ここでは、プラズマＣＶＤ法を用いて窒化珪素膜を１〜２０ｎｍ、好ましくは１〜１０ｎｍの厚さで形成する。なお、メモリ部に設けられた電荷蓄積層１２２は、後に完成する不揮発性メモリ素子において電荷をトラップする膜として機能する。

次に、半導体層１０４、１０６上に形成された第２の絶縁層１１６、１１８、電荷蓄積層１２２と半導体層１１０上に形成された電荷蓄積層１２２を選択的に除去し、半導体層１０８上に形成された、第２の絶縁層１２０と電荷蓄積層１２２を残存させる。ここでは、メモリ部に設けられた半導体層１０８を選択的にレジスト１２４で覆い、レジスト１２４で覆われていない第２の絶縁層１１６、１１８と電荷蓄積層１２２をエッチングすることによって選択的に除去する（図２０（Ｂ）参照）。なお、図２０（Ｂ）では、電荷蓄積層１２２をエッチングして選択的に除去することによって、電荷蓄積層１２２の一部を残存させ、電荷蓄積層１２６を形成する例を示している。

次に、半導体層１０４、１０６、半導体層１０８の上方に形成された電荷蓄積層１２６、半導体層１１０の上方に形成された第１の絶縁層１２０を覆うように第３の絶縁層１２８を形成する（図２０（Ｃ）参照）。

第３の絶縁層１２８は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の絶縁材料を用いて単層又は積層して形成する。例えば、第３の絶縁層１２８を単層で設ける場合には、ＣＶＤ法により酸化窒化シリコン膜又は窒化酸化シリコン膜を５〜５０ｎｍの膜厚で形成する。また、第３の絶縁層１２８を３層構造で設ける場合には、第１層目の絶縁層として酸化窒化シリコン膜を形成し、第２の絶縁層として窒化珪素膜を形成し、第３の絶縁層として酸化窒化シリコン膜を形成する。

なお、半導体層１０８の上方に形成された第３の絶縁層１２８は、後に完成する不揮発性メモリ素子においてコントロール絶縁層として機能し、半導体層１０４、１０６の上方に形成された第３の絶縁層１２８は、後に完成するトランジスタにおいてゲート絶縁層として機能する。

次に、半導体層１０４、１０６、１０８、１１０の上方に形成された第３の絶縁層１２８を覆うように導電層を形成する（図２１（Ａ）参照）。ここでは、導電層として、導電層１３０と導電層１３２を順に積層して形成した例を示している。もちろん、導電層は、単層又は３層以上の積層構造で形成してもよい。

導電層１３０、１３２としては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、これらの元素を窒化した金属窒化膜で形成することもできる。他にも、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成することもできる。

ここでは、導電層１３０として窒化タンタルを用いて形成し、その上に導電層１３２としてタングステンを用いて積層構造で設ける。また、他にも、導電層１３０として、窒化タングステン、窒化モリブデン又は窒化チタンから選ばれた単層又は積層膜を用い、導電層１３２として、タンタル、モリブデン、チタンから選ばれた単層又は積層膜を用いることができる。

次に、積層して設けられた導電層１３０、１３２を選択的にエッチングして除去することによって、半導体層１０４、１０６、１０８、１１０の上方の一部に導電層１３０、１３２を残存させ、それぞれゲート電極として機能する導電層１３４、１３６、１３８、１４０を形成する（図２１（Ｂ）参照）。なお、メモリ部に設けられた半導体層１０８の上方に形成される導電層１３８は、後に完成する不揮発性メモリ素子において制御ゲートとして機能する。また、導電層１３４、１３６、１４０は、後に完成するトランジスタにおいてゲート電極として機能する。

次に、半導体層１０４を覆うようにレジスト１４２を選択的に形成し、当該レジスト１４２、導電層１３６、１３８、１４０をマスクとして半導体層１０６、１０８、１１０に不純物元素を導入することによって不純物領域を形成する（図２１（Ｃ）参照）。なお、レジスト１４２は、半導体層１０８に設けられた不純物領域１６６も覆うように設ける。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、不純物元素として、リン（Ｐ）を用いる。

図２１（Ｃ）においては、不純物元素を導入することによって、半導体層１０６にソース領域又はドレイン領域を形成する不純物領域１４６とチャネル形成領域１４４が形成される。また、半導体層１０８には、ソース領域又はドレイン領域を形成する不純物領域１５０とチャネル形成領域１４８が形成される。また、半導体層１１０には、ソース領域又はドレイン領域を形成する不純物領域１５４とチャネル形成領域１５２が形成される。なお、ここでは不純物領域１５４をｎ型とする例を示しているが、ｐ型とする場合には、不純物領域１６６をｎ型とする。

次に、半導体層１０６、１０８、１１０を覆うようにレジスト１５６を選択的に形成し、当該レジスト１５６、導電層１３４をマスクとして半導体層１０４に不純物元素を導入することによって不純物領域を形成する（図２２（Ａ）、図１７参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、図２１（Ｃ）で半導体層１０６、１０８、１１０に導入した不純物元素と異なる導電型を有する不純物元素（例えば、ボロン（Ｂ））を導入する。その結果、半導体層１０４にソース領域又はドレイン領域を形成する不純物領域１６０とチャネル形成領域１５８が形成される。

次に、第３の絶縁層１２８、導電層１３４、１３６、１３８、１４０を覆うように絶縁層１６２を形成し、当該絶縁層１６２上に半導体層１０４、１０６、１０８、１１０にそれぞれ形成された不純物領域１６０、１４６、１５０、１５４と電気的に接続する導電層１６４を形成する（図２２（Ｂ）、図１８参照）。

絶縁層１６２は、ＣＶＤ法やスパッタ法等により、酸化珪素（ＳｉＯｘ）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）膜等の酸素または窒素を有する絶縁層やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。

導電層１６４は、ＣＶＤ法やスパッタリング法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジウム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。導電層１７４は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン（ＴｉＮ）膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電層１７４を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体層上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体層と良好なコンタクトをとることができる。

なお、本実施例では、メモリ部に形成される不揮発性メモリ素子のコントロール絶縁層として機能する絶縁層とロジック部に形成される薄膜トランジスタのゲート絶縁層を同時に形成する例（図２０（Ｃ））を示したがこれに限られない。例えば、図２３に示すように形成してもよい。以下に、具体的に説明する。

まず、図２０（Ａ）まで同様に形成した後、電荷蓄積層１２２上に第３の絶縁層１２８を形成する（図２３（Ａ））。次に、半導体層１０８を覆うようにレジスト１２４を選択的に形成した後、半導体層１０４、１０６、１１０の上方に形成された電荷蓄積層１２２と第３の絶縁層１２８を選択的に除去する（図２３（Ｂ））。その後、露出した半導体層１０４、１０６の表面にゲート絶縁層として機能する絶縁層１６８、１７０を形成する（図２３（Ｃ））。絶縁層１６８、１７０は、第２の絶縁層１１６、１１８、１２０の形成で説明したように高密度プラズマ処理を用いて設けてもよいし、ＣＶＤ法やスパッタ法によって形成することができる。

図２３に示すように形成することによって、ロジック部に形成される薄膜トランジスタのゲート絶縁層とメモリ部に形成される不揮発性メモリ素子のコントロール絶縁層とを異なる厚さや材料で設けることもできる。

また、本実施例で示した工程において、ゲート電極として機能する導電層１３４、１３６、１３８、１４０の側面に接するように絶縁層１７２（サイドウォールともいう）を設けてもよい（図２４参照）。半導体層１０４、１０６、１０８、１１０に絶縁層１７２をマスクとして不純物元素を導入することによって、当該半導体層１０４、１０６、１０８、１１０にそれぞれＬＤＤとして機能する低濃度不純物領域１８０、１７４、１７６、１７８を形成することができる。

なお、絶縁層１７２は、半導体層１０４と直接接するように設けてもよいし（図２４（Ａ）参照）、当該絶縁層１７２の下方に他の絶縁層や電荷蓄積層が設けられた構造としてもよい（図２４（Ｂ）参照）。

また、本実施例では、メモリ部に設けられた半導体層１０８の上方全面に電荷蓄積層１２６を設けた構成を示したが、これに限られない。例えば、半導体層１０８と導電層１３８が交差する部分に選択的に電荷蓄積層１２６を設けた構造としてもよい（図２５参照）。なお、不揮発性メモリ素子において、半導体層１０８において、チャネル長をＬ、チャネル幅をＷとした場合、電荷蓄積層１２６はチャネル長Ｌ及びチャネル幅Ｗより大きくなるように設けてもよいし（図２５参照）、チャネル長Ｌとチャネル幅Ｗの一方より大きくなるように設けてもよいし、チャネル長Ｌ及びチャネル幅Ｗより小さくなるように（常に半導体層１０８上に設けられた状態）設けてもよい。

また、本実施例では、不揮発性メモリ素子を構成する半導体層の端部に不純物領域１６６を設けた場合を示したが、メモリ部に設けられる制御用トランジスタを構成する半導体層１１０とロジック部に設けられるトランジスタを構成する半導体層１０４、１０６の端部に不純物領域１６６を設けた構成としてもよい（図２６参照）。図２６では、半導体層１０６、１１０を有するトランジスタはｎチャネル型であるため、導電層１３６と重なる半導体層１０６の端部と、導電層１４０と重なる半導体層１１０の端部にｐ型の不純物領域１６６を形成する。また、半導体層１０４を有するトランジスタはｐチャネル型であるため、導電層１３４と重なる半導体層１０４の端部にｎチャネル型の不純物領域１６６を形成する。

なお、図２５では、電荷蓄積層１２６が、導電層１３８と重なるように設けられ、半導体層１０８の端部を横断するように設けた例を示しているが、本実施例はこの構造に限られない。電荷蓄積層１２６を半導体層１０８の端部と重ならず、チャネル長Ｌより大きくなるように設けてもよい（図２７参照）。また、電荷蓄積層１２６を半導体層１０８の端部と重ならず、チャネル長Ｌより小さく設け且つチャネル幅Ｗより大きくなるように設けてもよい（図２８参照）。なお、本実施例において、不純物領域１６６は、半導体層１０８の端部であって導電層１３８と重なる領域及びその近傍に設けた場合を示したが、導電層１３８と重なる領域には設けず近傍領域にのみ設けた構造（図３参照）としてもよい。

このように、不純物領域１６６を設けることにより、不純物領域１５０と当該不純物領域１６６の隣接する部分はｐｎ接合により抵抗が高くなるため、半導体層１０８の端部における第２の絶縁層１２０の被覆不良や作製プロセスに伴う何らかの電荷の蓄積等による不揮発性メモリ素子の特性へ及ぼす影響を抑制することが可能となる。

本実施例は、本明細書で示した他の実施の形態又は他の実施例と組み合わせて行うことができる。

本実施例では、上記実施例と異なる不揮発性半導体記憶装置の作製方法に関して図面を参照して説明する。なお、上記実施例と同じものを指す場合には同様の符号を用いて示し説明を省略する。なお、図２９〜図３１において、Ａ−Ｂ間及びＣ−Ｄ間はロジック部に設けられる薄膜トランジスタを示し、Ｅ−Ｆ間はメモリ部に設けられる不揮発性メモリ素子を示し、Ｇ−Ｈ間はメモリ部に設けられる薄膜トランジスタを示している。

まず、上記実施例で示したように、図１９（Ａ）まで同様に形成後、半導体層１０４、１０６、１０８の端部と、半導体層１１０を覆うようにレジスト１１４を選択的に形成し、当該レジスト１１４に覆われていない第１の絶縁層１１２を選択的に除去する（図２９（Ａ）参照）。つまり、ここでは、半導体層１１０と半導体層１０４、１０６、１０８の端部が第１の絶縁層１１２に覆われた構造となる。

これは、半導体層１０４、１０６、１０８上に形成された第１の絶縁層１１２をエッチングにより全て除去した場合に、半導体層１０４、１０６、１０８の端部と絶縁層１０２とが接する部分において絶縁層１０２に凹部（ザグリ）が形成されるのを防止するために設ける。絶縁層１０２に凹部が形成された場合、その後に半導体層１０４、１０６、１０８を覆う絶縁層等を形成した場合に被覆不良等の問題が生じるため、このように、半導体層１０４、１０６、１０８の端部を第１の絶縁層１１２で覆うことが有効となる。

次に、半導体層１０４、１０６、１０８上に第２の絶縁層１１６、１１８、１２０をそれぞれ形成する（図２９（Ｂ）参照）。第２の絶縁層１１６、１１８、１２０は、上記実施例で説明したいずれかの方法で形成することができる。ここでは、高密度プラズマ処理を用いて酸化処理と窒化処理を続けて行うことによって、第２の絶縁層１１６、１１８、１２０として酸化シリコン膜と酸窒化シリコン膜を有する絶縁層を形成する。なお、第２の絶縁層１１６、１１８、１２０を形成する前又は形成した後に上記実施例で示したように半導体層１０８に選択的に不純物元素を導入し不純物領域１６６を形成する。

次に、半導体層１１０の上方に形成された第１の絶縁層１１２と、第２の絶縁層１１６、１１８、１２０を覆うように電荷蓄積層１２２を形成する（図２９（Ｃ）参照）。電荷蓄積層１２２は、上記実施例で説明したいずれかの材料で形成することができる。ここでは、窒化シリコン膜、窒化酸化シリコン膜又は酸化窒化シリコン膜中に導電性粒子又は半導体粒子を含有させた膜で設ける。

次に、半導体層１０４、１０６上に形成された第２の絶縁層１１６、１１８、電荷蓄積層１２２を選択的に除去し、半導体層１０８上に形成された第２の絶縁層１２０、電荷蓄積層１２２と、半導体層１１０の上方に形成された電荷蓄積層１２２を残存させる。ここでは、メモリ部に設けられた半導体層１０８、半導体層１１０を選択的にレジスト１２４で覆い、レジスト１２４で覆われていない第２の絶縁層１１６、１１８と電荷蓄積層１２２をエッチングすることによって選択的に除去する（図３０（Ａ）参照）。なお、図３０（Ａ）では、電荷蓄積層１２２をエッチングして選択的に除去することによって、電荷蓄積層１２２の一部を残存させ、電荷蓄積層１２６を形成する例を示している。なお、上記実施例で示したように、半導体層１１０の上方に形成された電荷蓄積層１２２を除去してもよい。

次に、半導体層１０４、１０６、半導体層１０８、１１０の上方に形成された電荷蓄積層１２６を覆うように第３の絶縁層１２８を形成する（図３０（Ｂ）参照）。

第３の絶縁層１２８は、上記実施例で説明したいずれかの材料を用いて形成する。例えば、第３の絶縁層１２８を、ＣＶＤ法により酸化窒化シリコン膜又は窒化酸化シリコン膜を５〜５０ｎｍの膜厚で形成する。

次に、半導体層１０４、１０６、１０８、１１０の上方にそれぞれゲート電極として機能する導電層１３４、１３６、１３８、１４０を形成する（図３０（Ｃ）参照）。なお、メモリ部に設けられた半導体層１０８の上方に形成される導電層１３８は、後に完成する不揮発性メモリ素子において制御ゲートとして機能する。また、導電層１３４、１３６、１４０は、後に完成するトランジスタにおいてゲート電極として機能する。

次に、半導体層１０４を覆うようにレジスト１４２を選択的に形成し、当該レジスト１４２、導電層１３６、１３８、１４０をマスクとして半導体層１０６、１０８、１１０に不純物元素を導入することによって不純物領域を形成する（図３１（Ａ）参照）。なお、レジスト１４２は、半導体層１０８に設けられた不純物領域１６６も覆うように設ける。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、不純物元素として、リン（Ｐ）を用いる。

図３１（Ａ）においては、不純物元素を導入することによって、半導体層１０６にソース領域又はドレイン領域を形成する不純物領域１４６とチャネル形成領域１４４が形成される。また、半導体層１０８には、ソース領域又はドレイン領域を形成する不純物領域１５０とチャネル形成領域１４８が形成される。また、半導体層１１０には、ソース領域又はドレイン領域を形成する不純物領域１５４とチャネル形成領域１５２が形成される。

次に、半導体層１０６、１０８、１１０を覆うようにレジスト１５６を選択的に形成し、当該レジスト１５６、導電層１３４をマスクとして半導体層１０４に不純物元素を導入することによって不純物領域を形成する（図３１（Ｂ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、図３１（Ａ）で半導体層１０６、１０８、１１０に導入した不純物元素と異なる導電型を有する不純物元素（例えば、ボロン（Ｂ））を導入する。その結果、半導体層１０４にソース領域又はドレイン領域を形成する不純物領域１６０とチャネル形成領域１５８が形成される。

次に、第３の絶縁層１２８、導電層１３４、１３６、１３８、１４０を覆うように絶縁層１６２を形成し、当該絶縁層１６２上に半導体層１０４、１０６、１０８、１１０にそれぞれ形成された不純物領域１６０、１４６、１５０１５４と電気的に接続する導電層１６４を形成する（図３１（Ｃ）参照）。

絶縁層１６２、導電層１６４は、上記実施例で説明したいずれかの材料を用いて形成することができる。

なお、本実施例は、本明細書で示した他の実施の形態又は実施例と組み合わせて行うことができる。

本実施例では、上記実施例と異なる不揮発性半導体記憶装置の作製方法に関して図面を参照して説明する。なお、上記実施例と同じものを指す場合には同様の符号を用いて示し説明を省略する。なお、図３２〜図３４において、Ａ−Ｂ間及びＣ−Ｄ間はロジック部に設けられる薄膜トランジスタを示し、Ｅ−Ｆ間はメモリ部に設けられる不揮発性メモリ素子を示し、Ｇ−Ｈ間はメモリ部に設けられる薄膜トランジスタを示している。

まず、基板１００上に絶縁層１０２を介して半導体層１０３を形成し、当該半導体層１０３上に第１の絶縁層１１２を形成する（図３２（Ａ）参照）。

半導体層１０３は、基板１００上にあらかじめ形成された絶縁層１０２上にスパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いてシリコン（Ｓｉ）を主成分とする材料等を用いて非晶質半導体層を形成し、当該非晶質半導体層を結晶化させることにより設けることができる。なお、非晶質半導体層の結晶化は、レーザー結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法またはこれら方法を組み合わせた方法等により行うことができる。

次に、第１の絶縁層１１２上に選択的にレジスト１１４を設け、当該レジスト１１４をマスクとしてエッチングすることによって、第１の絶縁層１１２を残存させて、第１の絶縁層１１３を形成する（図３２（Ｂ）参照）。

次に、露出した半導体層１０３上に第２の絶縁層１１５を形成する（図３２（Ｃ）参照）。

第２の絶縁層１１５は、露出した半導体層１０３に熱処理又はプラズマ処理等を行うことによって形成することができる。例えば、高密度プラズマ処理により当該半導体層１０３に酸化処理、窒化処理又は酸窒化処理を行うことによって、当該半導体層１０３上にそれぞれ酸化膜、窒化膜又は酸窒化膜となる第２の絶縁層１１５を形成する。なお、第２の絶縁層１１５は、ＣＶＤ法やスパッタ法により形成してもよいし、ＣＶＤ法やスパッタ法で形成した膜に高密度プラズマ処理を行うことにより形成してもよい。

例えば、半導体層１０３としてＳｉを主成分とする半導体層を用いて高密度プラズマ処理により酸化処理又は窒化処理を行った場合、第２の絶縁層１１５として酸化シリコン（ＳｉＯｘ）膜又は窒化シリコン（ＳｉＮｘ）膜が形成される。また、高密度プラズマ処理により半導体層１０３に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、半導体層１０３に接して酸化シリコン膜が形成され、当該酸化シリコン膜上に酸素と窒素を有する膜（以下、「酸窒化シリコン膜」と記す）が形成され、第２の絶縁層１１５は酸化シリコン膜と酸窒化シリコン膜とが積層された膜となる。

ここでは、第２の絶縁層１１５を１〜１０ｎｍ、好ましくは１〜５ｎｍで形成する。例えば、高密度プラズマ処理により半導体層１０３に酸化処理を行い当該半導体層１０３の表面に酸化シリコン膜を形成した後、高密度プラズマ処理により窒化処理を行い酸化シリコン膜の表面に酸窒化シリコン膜を形成する。また、このとき、高密度プラズマ処理による酸化処理と窒化処理は大気に一度も曝されることなく連続して行うことが好ましい。高密度プラズマ処理を連続して行うことによって、汚染物の混入の防止や生産効率の向上を実現することができる。また、この際に、第１の絶縁層１１３の表面も酸化又は窒化され、酸窒化シリコン膜が形成される場合がある。

次に、第２の絶縁層１１５と第１の絶縁層１１３上に電荷蓄積層１２２を形成する（図３３（Ａ）参照）。電荷蓄積層１２２は、上記実施例で説明したいずれかの材料で形成することができる。ここでは、窒化シリコン膜、窒化酸化シリコン膜又は酸化窒化シリコン膜で設ける。

次に、第１の絶縁層１１３と第２の絶縁層１１５上に選択的にレジスト１２３を形成し、当該レジスト１２３をマスクとして、第２の絶縁層１１５と電荷蓄積層１２２を選択的に除去することによって、第２の絶縁層１１５、電荷蓄積層１２２の積層構造を残存させて第２の絶縁層１２０、電荷蓄積層１２６を形成する。また、第１の絶縁層１１３上に形成された電荷蓄積層１２２を残存させて電荷蓄積層１２７を形成する。なお、電荷蓄積層１２７を除去してもよい（図３３（Ｂ）参照）。メモリ部に形成された第２の絶縁層１２０は、後に完成する不揮発性記憶素子においてトンネル絶縁層として機能する。

次に、半導体層１０３を選択的にエッチングして島状の半導体層１０４、１０６、１０８、１１０を形成する（図３３（Ｃ）参照）。電荷蓄積層１２６、１２７は、それぞれ島状の半導体層１０８、１１０を横断した構成としても良いし、半導体層１０８、１１０上に島状に設けられる構成としても良い。

次に、半導体層１０４、１０６、半導体層１０８の上方に形成された電荷蓄積層１２６、半導体層１１０の上方に形成された電荷蓄積層１２７を覆うように第３の絶縁層１２８を形成する（図３４（Ａ）参照）。第３の絶縁層１２８を形成する前又は形成した後に上記実施例で示したように半導体層１０８に選択的に不純物元素を導入し不純物領域１６６を形成する。

次に、半導体層１０４、１０６、１０８、１１０の上方にそれぞれゲート電極として機能する導電層１３４、１３６、１３８、１４０を形成する（図３４（Ｂ）参照）。なお、メモリ部に設けられた半導体層１０８の上方に形成される導電層１３８は、後に完成する不揮発性メモリ素子において制御ゲートとして機能する。また、導電層１３４、１３６、１４０は、後に完成するトランジスタにおいてゲート電極として機能する。

次に、上記実施例で示したように、半導体層１０４、１０６、１０８、１１０にそれぞれチャネル形成領域及び不純物領域を形成した後、第３の絶縁層１２８、導電層１３４、１３６、１３８、１４０を覆うように絶縁層１６２を形成し、当該絶縁層１６２上に半導体層１０４、１０６、１０８、１１０にそれぞれ形成された不純物領域１６０、１４６、１５０、１５４と電気的に接続する導電層１６４を形成する（図３４（Ｃ）参照）。

本実施例では、基板上に不揮発性メモリ素子を作製し、当該不揮発性メモリ素子の特性に関して検討を行った結果を図面を参照して説明する。

まず、図４１に示すように不揮発性メモリ素子を作製した。

具体的には、ガラス基板７００上に下地絶縁層７０１を介して半導体層７０２を形成し、当該半導体層７０２上に、第１の絶縁層７０３と、電荷蓄積層７０４と、第２の絶縁層７０５と、制御ゲート電極７０６とを順に積層して設けた。下地絶縁層７０１としては、プラズマＣＶＤ法を用いて、窒化酸化シリコン膜（膜厚５０ｎｍ）と酸化窒化シリコン膜（膜厚１００ｎｍ）とを順に積層させて設けた。また、半導体層７０２は、Ｓｉを主成分とする結晶性半導体層で形成し、チャネル形成領域７０２ａ、ソース領域又はドレイン領域７０２ｂ、不純物領域７０２ｃを設けた。第１の絶縁層７０３は、半導体層７０２に高密度プラズマで酸化処理を行い酸化シリコン膜を概略３ｎｍで形成した後に、窒化処理を行うことによって、酸化シリコン膜の表面又は表面近傍に窒化処理層を形成したものを用いた。電荷蓄積層７０４は、プラズマＣＶＤ法により窒化シリコンを概略１０ｎｍとなるように形成した。第２の絶縁層７０５は、プラズマＣＶＤ法により酸化窒化シリコンを概略１０ｎｍとなるように形成した。制御ゲート電極７０６は、窒化タンタル（膜厚３０ｎｍ）とタングステン（膜厚３７０ｎｍ）を順に積層させて形成した。また、ソース領域又はドレイン領域７０２ｂをｎ型の導電型とし、半導体層の端部であってソース領域又はドレイン領域及びチャネル形成領域と接する不純物領域７０２ｃをｐ型の導電型として設けた。また、チャネル形成領域７０２ａも不純物領域７０２ｃと同一の濃度のｐ型の導電型として設け、半導体層７０２の幅を８μｍ、ソース領域又はドレイン領域の幅を４μｍ、チャネル長を２μｍで設けた。

図３７に、当該不揮発性メモリ素子の電流電圧特性を示す。図３７では、書き込みと消去を１回行った際の電流電圧特性と、書き込みと消去を１５万回行った際の電流電圧特性を示している。図３７より、本発明を適用した不揮発性メモリ素子は、繰り返し書き込みと消去を行った場合であっても、電流電圧特性の変化が小さく再現性を有していることが分かった。

図３８では、不揮発性メモリ素子に書き込みと消去を繰り返し行った場合のしきい値電圧（Ｖｔｈ）を示している。なお、図３８において縦軸はしきい値の電圧を示しており、横軸は書き込みと読み込みの回数を示している。図３８より、本発明を適用した不揮発性メモリ素子は、書き込みを繰り返し行った場合であっても、しきい値がほとんど変化していない。また、消去を繰り返し行った場合であっても、しきい値がほとんど変化しておらず、メモリとして高い信頼性を有していることが分かった。

図３９では、不揮発性メモリ素子に書き込みと消去を繰り返し行った場合のサブスレッショルド特性（Ｓ値、Ｓ−Ｖａｌｕｅ）を示している。なお、図３９において縦軸はＳ値を示しており、横軸は書き込みと読み込みの回数を示している。図３９より、本発明を適用した不揮発性メモリ素子は、書き込み／消去を繰り返し行った場合であっても、Ｓ値の変化は小さい結果が得られた。従って、書き込み／消去を繰り返し行った場合であっても、不揮発性メモリ素子の特性は変化せず、高い信頼性を有するメモリとして利用することができる。

図４０では、不揮発性メモリ素子に書き込みと消去を繰り返し行った場合の移動度の特性を示している。なお、図４０において縦軸は移動度の最大値の変化率を示しており、横軸は書き込みと消去の回数を示している。図４０より、本発明を適用した不揮発性メモリ素子は、書き込み／消去を繰り返し行った場合であっても、移動度の変化が小さい結果が得られた。従って、書き込み／消去を繰り返し行った場合であっても、不揮発性メモリ素子の特性は変化せず、高い信頼性を有するメモリとして利用することができる。

本実施例では、上述した本発明の不揮発性半導体記憶装置を備えた非接触でデータの入出力が可能である半導体装置の適用例に関して図面を参照して以下に説明する。非接触でデータの入出力が可能である半導体装置は利用の形態によっては、ＲＦＩＤタグ、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグまたは無線チップともよばれる。

半導体装置８００は、非接触でデータを交信する機能を有し、高周波回路８１０、電源回路８２０、リセット回路８３０、クロック発生回路８４０、データ復調回路８５０、データ変調回路８６０、他の回路の制御を行う制御回路８７０、記憶回路８８０およびアンテナ８９０を有している（図３５（Ａ））。高周波回路８１０はアンテナ８９０より信号を受信して、データ変調回路８６０より受信した信号をアンテナ８９０から出力する回路であり、電源回路８２０は受信信号から電源電位を生成する回路であり、リセット回路８３０はリセット信号を生成する回路であり、クロック発生回路８４０はアンテナ８９０から入力された受信信号を基に各種クロック信号を生成する回路であり、データ復調回路８５０は受信信号を復調して制御回路８７０に出力する回路であり、データ変調回路８６０は制御回路８７０から受信した信号を変調する回路である。また、制御回路８７０としては、例えばコード抽出回路９１０、コード判定回路９２０、ＣＲＣ判定回路９３０および出力ユニット回路９４０が設けられている。なお、コード抽出回路９１０は制御回路８７０に送られてきた命令に含まれる複数のコードをそれぞれ抽出する回路であり、コード判定回路９２０は抽出されたコードとリファレンスに相当するコードとを比較して命令の内容を判定する回路であり、ＣＲＣ判定回路９３０は判定されたコードに基づいて送信エラー等の有無を検出する回路である。

次に、上述した半導体装置の動作の一例について説明する。まず、アンテナ８９０により無線信号が受信される。無線信号は高周波回路８１０を介して電源回路８２０に送られ、高電源電位（以下、ＶＤＤと記す）が生成される。ＶＤＤは半導体装置８００が有する各回路に供給される。また、高周波回路８１０を介してデータ復調回路８５０に送られた信号は復調される（以下、復調信号）。さらに、高周波回路８１０を介してリセット回路８３０およびクロック発生回路８４０を通った信号及び復調信号は制御回路８７０に送られる。制御回路８７０に送られた信号は、コード抽出回路９１０、コード判定回路９２０およびＣＲＣ判定回路９３０等によって解析される。そして、解析された信号にしたがって、記憶回路８８０内に記憶されている半導体装置の情報が出力される。出力された半導体装置の情報は出力ユニット回路９４０を通って符号化される。さらに、符号化された半導体装置８００の情報はデータ変調回路８６０を通って、アンテナ８９０により送信される。なお、半導体装置８００を構成する複数の回路においては、低電源電位（以下、ＶＳＳ）は共通であり、ＶＳＳはＧＮＤとすることができる。また、本発明の不揮発性半導体記憶装置を記憶回路８８０に適用することができる。本発明の不揮発性半導体記憶装置は、駆動電圧を低くすることができるため、非接触でデータを交信できる距離をのばすことが可能となる。

このように、リーダ／ライタから半導体装置８００に信号を送り、当該半導体装置８００から送られてきた信号をリーダ／ライタで受信することによって、半導体装置のデータを読み取ることが可能となる。

また、半導体装置８００は、各回路への電源電圧の供給を電源（バッテリー）を搭載せず電磁波により行うタイプとしてもよいし、電源（バッテリー）を搭載して電源又は電磁波と電源により各回路に電源電圧を供給するタイプとしてもよい。

次に、非接触でデータの入出力が可能な半導体装置の使用形態の一例について説明する。表示部３２１０を含む携帯端末の側面には、リーダ／ライタ３２００が設けられ、品物３２２０の側面には半導体装置３２３０が設けられる（図３５（Ｂ））。品物３２２０が含む半導体装置３２３０にリーダ／ライタ３２００をかざすと、表示部３２１０に品物の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品に関する情報が表示される。また、商品３２６０をベルトコンベアにより搬送する際に、リーダ／ライタ３２４０と、商品３２６０に設けられた半導体装置３２５０を用いて、該商品３２６０の検品を行うことができる（図３５（Ｃ））。このように、システムに半導体装置を活用することで、情報の取得を簡単に行うことができ、高機能化と高付加価値化を実現する。

また、本発明の不揮発性半導体記憶装置は、メモリを具備したあらゆる分野の電子機器に用いることが可能である。例えば、本発明の不揮発性半導体記憶装置を適用した電子機器として、ビデオカメラ、デジタルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ（ｄｉｇｉｔａｌｖｅｒｓａｔｉｌｅｄｉｓｃ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら電子機器の具体例を図３６に示す。

図３６（Ａ）、（Ｂ）は、デジタルカメラを示している。図３６（Ｂ）は、図３６（Ａ）の裏側を示す図である。このデジタルカメラは、筐体２１１１、表示部２１１２、レンズ２１１３、操作キー２１１４、シャッター２１１５などを有する。また、取り出し可能な不揮発性のメモリ２１１６を備えており、当該デジタルカメラで撮影したデータをメモリ２１１６に記憶させておく構成となっている。本発明を用いて形成された不揮発性の半導体記憶装置は当該メモリ２１１６に適用することができる。

また、図３６（Ｃ）は、携帯電話を示しており、携帯端末の１つの代表例である。この携帯電話は筐体２１２１、表示部２１２２、操作キー２１２３などを含む。また、携帯電話は、取り出し可能な不揮発性のメモリ２１２５を備えており、当該携帯電話の電話番号等のデータ、映像、音楽データ等をメモリ２１２５に記憶させ再生することができる。本発明を用いて形成された不揮発性の半導体記憶装置は当該メモリ２１２５に適用することができる。

また、図３６（Ｄ）は、デジタルプレーヤーを示しており、オーディオ装置の１つの代表例である。図３６（Ｄ）に示すデジタルプレーヤーは、本体２１３０、表示部２１３１、メモリ部２１３２、操作部２１３３、イヤホン２１３４等を含んでいる。なお、イヤホン２１３４の代わりにヘッドホンや無線式イヤホンを用いることができる。メモリ部２１３２は、本発明を用いて形成された不揮発性の半導体記憶装置を用いることができる。例えば、記録容量が２０〜２００ギガバイト（ＧＢ）のＮＡＮＤ型不揮発性メモリを用いることができる。また、操作部２１３３を操作することにより、映像や音声（音楽）を記録、再生することができる。なお、表示部２１３１は黒色の背景に白色の文字を表示することで消費電力を抑えられる。これは携帯型のオーディオ装置において特に有効である。なお、メモリ部２１３２に設けられた不揮発性の半導体記憶装置は、取り出し可能な構成としてもよい。

また、図３６（Ｅ）は、電子ブック（電子ペーパーともいう）を示している。この電子ブックは、本体２１４１、表示部２１４２、操作キー２１４３、メモリ部２１４４を含んでいる。またモデムが本体２１４１に内蔵されていてもよいし、無線で情報を送受信できる構成としてもよい。メモリ部２１４４は、本発明を用いて形成された不揮発性の半導体記憶装置を用いることができる。例えば、記録容量が２０〜２００ギガバイト（ＧＢ）のＮＡＮＤ型不揮発性メモリを用いることができる。また、操作キー２１４３を操作することにより、映像や音声（音楽）を記録、再生することができる。なお、メモリ部２１４４に設けられた不揮発性の半導体記憶装置は、取り出し可能な構成としてもよい。

以上の様に、本発明の不揮発性半導体記憶装置の適用範囲は極めて広く、メモリを有するものであればあらゆる分野の電子機器に用いることが可能である。

本発明に係る不揮発性半導体記憶装置の主要な構成を示す図。本発明に係る不揮発性半導体記憶装置の主要な構成を示す図。本発明に係る不揮発性半導体記憶装置の主要な構成を示す図。本発明に係る不揮発性半導体記憶装置の主要な構成を示す図。本発明に係る不揮発性半導体記憶装置の主要な構成を示す図。不揮発性メモリの書き込み及び読み出し動作を説明する図。不揮発性メモリの消去動作を説明する図。不揮発性メモリセルアレイの等価回路の一例を示す図。ＮＯＲ型不揮発性メモリセルアレイの等価回路の一例を示す図。ＮＡＮＤ型不揮発性メモリセルアレイの等価回路の一例を示す図。ＮＡＮＤ型不揮発性メモリの書き込み動作を説明する図。ＮＡＮＤ型不揮発性メモリの消去及び読み出し動作を説明する図。電荷が蓄積された”０”の場合と消去された”１”の場合における不揮発性メモリのしきい値電圧の変化を示す図。不揮発性半導体記憶装置の回路ブロック図の一例を示す図。プラズマ処理装置の構成を説明する図。本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。本発明の不揮発性半導体記憶装置の使用形態の一例を示す図。本発明の不揮発性半導体記憶装置の使用形態の一例を示す図。本発明の不揮発性半導体記憶装置の特性を示す図。本発明の不揮発性半導体記憶装置の特性を示す図。本発明の不揮発性半導体記憶装置の特性を示す図。本発明の不揮発性半導体記憶装置の特性を示す図。本発明の不揮発性半導体記憶装置の一例を示す図。本発明の不揮発性半導体記憶装置におけるトンネル絶縁層の組成を示す図。

符号の説明

１０基板
１１ワード線ＷＬ
１２下地絶縁層
１４チャネル形成領域
１６絶縁層
１８半導体層
１８ａ不純物領域
１８ｂ不純物領域
１８ｃ不純物領域
１８ｄ不純物領域
２０電荷蓄積層
２２絶縁層
２４制御ゲート電極
２６絶縁層
３０半導体層
３２半導体層
３４半導体層
３６半導体層
３８半導体層
４０半導体層
５２メモリセルアレイ
５４周辺回路
５６アドレスバッファ
５８コントロール回路
６０昇圧回路
６２ロウデコーダ
６４カラムデコーダ
６６センスアンプ
６８データバッファ
７０データ入出力バッファ
８０アンテナ
８２誘電体板
８４ガス供給部
８６排気口
８８支持台
９０温度制御部
９２マイクロ波供給部
９４プラズマ
１００基板
１０２絶縁層
１０３半導体層
１０４半導体層
１０６半導体層
１０８半導体層
１１０半導体層
１１２絶縁層
１１３絶縁層
１１４レジスト
１１５絶縁層
１１６絶縁層
１２０絶縁層
１２１電荷蓄積層
１２２電荷蓄積層
１２３レジスト
１２４レジスト
１２６電荷蓄積層
１２７電荷蓄積層
１２８絶縁層
１３０導電層
１３２導電層
１３３絶縁層
１３４導電層
１３６導電層
１３８導電層
１４０導電層
１４２レジスト
１４４チャネル形成領域
１４６不純物領域
１４８チャネル形成領域
１５０不純物領域
１５２チャネル形成領域
１５４不純物領域
１５５絶縁層
１５６レジスト
１５８チャネル形成領域
１６０不純物領域
１６２絶縁層
１６４導電層
１６６不純物領域
１６８絶縁層
１６ａ酸化シリコン層
１６ｂ窒素プラズマ処理層
１７２絶縁層
１７４導電層
１８０低濃度不純物領域
２３４絶縁層
２４ａ金属窒化物層
２４ｂ金属層
７００ガラス基板
７０１下地絶縁層
７０２半導体層
７０３絶縁層
７０４電荷蓄積層
７０５絶縁層
７０６制御ゲート電極
８００半導体装置
８０１絶縁層
８０２電荷蓄積層
８１０高周波回路
８２０電源回路
８３０リセット回路
８４０クロック発生回路
８５０データ復調回路
８６０データ変調回路
８７０制御回路
８８０記憶回路
８９０アンテナ
９１０コード抽出回路
９２０コード判定回路
９３０ＣＲＣ判定回路
９４０出力ユニット回路
２１１１筐体
２１１２表示部
２１１３レンズ
２１１４操作キー
２１１５シャッター
２１１６メモリ
２１２１筐体
２１２２表示部
２１２３操作キー
２１２５メモリ
２１３０本体
２１３１表示部
２１３２メモリ部
２１３３操作部
２１３４イヤホン
２１４１本体
２１４２表示部
２１４３操作キー
２１４４メモリ部
３２００リーダ／ライタ
３２１０表示部
３２２０品物
３２３０半導体装置
３２４０リーダ／ライタ
３２５０半導体装置
３２６０商品
７０２ａチャネル形成領域
７０２ｂドレイン領域
７０２ｃ不純物領域
１２８０ａ導電層

Claims

絶縁表面を有する基板と、
前記基板上の島状の半導体層と、
前記半導体層の上方に第１の絶縁層と、
前記第１の絶縁層の上方に電荷蓄積層と、
前記電荷蓄積層の上方に第２の絶縁層と、
前記第２の絶縁層の上方にゲート電極と、を有し、
前記半導体層は、
前記ゲート電極と重なる領域に設けられたチャネル形成領域と、
前記チャネル形成領域を挟むように設けられたソース領域又はドレイン領域として機能しうる一対の第１の不純物領域と、
前記チャネル形成領域及び前記一対の第１の不純物領域と隣接して設けられた第２の不純物領域と、を有し、
前記一対の第１の不純物領域と前記第２の不純物領域は導電型が異なり、
前記第２の不純物領域は少なくとも前記半導体層の端部にあり、
前記ゲート電極は、前記半導体層と交差して、前記半導体層を乗り越え、
前記ゲート電極は、前記第２の不純物領域において前記半導体層による段差に乗りあがることを特徴とする不揮発性半導体記憶装置。
請求項１において、
前記電荷蓄積層は、前記半導体層と交差して、前記半導体層を乗り越え、
前記電荷蓄積層は、前記第２の不純物領域で前記半導体層による段差に乗りあがることを特徴とする不揮発性半導体記憶装置。
請求項１又は請求項２において、
前記電荷蓄積層は、前記半導体層上にあり、且つ前記半導体層より小さく、
前記電荷蓄積層のチャネル長方向に平行な端部は、前記第２の不純物領域上に配置していることを特徴とする不揮発性半導体記憶装置。
請求項１乃至請求項３のいずれか一項において、
前記電荷蓄積層は、窒素を含む絶縁層であることを特徴とする不揮発性半導体記憶装置。
請求項１乃至請求項４のいずれか一項において、
前記ゲート電極は、窒素を含む導電層であることを特徴とする不揮発性半導体記憶装置。
請求項１乃至請求項５のいずれか一項において、
前記第１の不純物領域はｎ型の導電型であり、前記第２の不純物領域はｐ型の導電型であることを特徴とする不揮発性半導体記憶装置。
請求項１乃至請求項６のいずれか一項において、
前記電荷蓄積層のチャネル長方向の幅は、前記ゲート電極のチャネル長方向の幅と同じであることを特徴とする不揮発性半導体記憶装置。
請求項１乃至請求項６のいずれか一項において、
前記電荷蓄積層のチャネル長方向の幅は、前記ゲート電極のチャネル長方向の幅より大きいことを特徴とする不揮発性半導体記憶装置。
請求項１乃至請求項６のいずれか一項において、
前記電荷蓄積層のチャネル長方向の幅は、前記ゲート電極のチャネル長方向の幅より小さいことを特徴とする不揮発性半導体記憶装置。