KR101325228B1 - 불휘발성 반도체 메모리 장치 및 이로부터의 데이터 소거방법 - Google Patents

불휘발성 반도체 메모리 장치 및 이로부터의 데이터 소거방법 Download PDF

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Abstract

NAND형 불휘발성 메모리의 데이터의 소거 동작으로서, P웰이나 N웰 등의 기판 단자를 사용하지 않고, 불휘발성 메모리 소자에 있어서의 전하축적층에 주입된 전하를 방출하는 방법을 제공하는 것을 과제로 한다. NAND형 불휘발성 메모리에 있어서의 데이터의 소거 방법에 있어서, 제1의 불휘발성 메모리 소자에 있어서의 전하축적층에 격납된 전하의 방출에 대해서, 비트선 및 소스선에 제1의 전위를 인가하고, 상기 제1의 불휘발성 메모리 소자의 제어 게이트에 제2의 전위를 인가하고, 제2의 불휘발성 메모리 소자의 제어 게이트에 제2의 전위와 다른 제3의 전위를 인가함으로써 행한다.

Description

불휘발성 반도체 메모리 장치 및 이로부터의 데이터 소거방법{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE, AND METHOD FOR DELETING DATA FROM THE SAME}
본 발명은 불휘발성 반도체 기억장치에 있어서의 NAND형 불휘발성 메모리의 데이터의 소거 방법에 관한 것이다. 더욱 상세하게는, 전기적인 기록 및 전기적인 소거를 행하는 불휘발성 반도체 기억장치(불휘발성 메모리, 또는 EEPROM(Electrically Erasable and Programmable Read Only Memory))에 있어서의 NAND형 불휘발성 메모리의 데이터의 소거 방법에 관한 것으로, 1 비트마다 전기적인 소거가능한 EEPROM, 플래시 메모리 등을 그 범주에 포함한다.
데이터를 전기적으로 고쳐쓰기 가능해서, 전원을 꺼도 데이터를 기억해 둘 수 있는 불휘발성 메모리의 시장이 확대되고 있다. 불휘발성 메모리는, MOSFET(Metal Oxide Semiconductor Field Effect Transistor)와 유사의 구조를 가지고, 전하를 장기간 축적할 수 있는 영역이 채널 형성 영역 위에 설치되는 점에 특징이 있다. 이 전하축적 영역은 절연층 위에 형성되고, 주위와 절연 분리되어 있기 때문에 부유 게이트라고도 부르고 있다. 부유 게이트 위에는, 다시 절연층을 거쳐서 제어 게이트를 구비하고 있다.
이러한 구조를 가지는 소위 부유 게이트형의 불휘발성 메모리는, 제어 게이트에 인가하는 전압에 의해, 부유 게이트에 전하를 축적시키고, 또한 방출시키는 동작이 행해진다. 즉 부유 게이트에 유지시키는 전하의 출입에 의해, 데이터를 기억하거나, 또는 소거하는 구조로 되어 있다. 구체적으로, 부유 게이트에의 전하의 주입이나 인출은, 반도체기판의 채널 형성 영역과, 제어 게이트의 사이에 고전압을 인가해서 행해지고 있다. 이때 채널 형성 영역 상의 절연층에는, 파울러-노드하임(Fowler-Nordheim)형(F-N형) 터널 전류나, 열전자가 흐른다고 말해지고 있다. 이점에서 해당 절연층은, 터널 절연층이라고도 부르고 있다.
부유 게이트형의 불휘발성 메모리는, 신뢰성을 보증하기 위해서, 부유 게이트에 축적한 전하를 10년 이상 유지할 수 있는 특성이 요구되고 있다. 그 때문에 터널 절연층에는, 터널 전류가 흐르는 두께로 형성하면서, 전하가 새버리지 않도록, 높은 절연성이 요구되고 있다.
또한 터널 절연층 위에 형성되는 부유 게이트는, 채널 형성 영역이 형성되는 반도체와 같은 반도체재료인 실리콘으로 형성되어 있다. 예를 들면 부유 게이트를 다결정 실리콘으로 형성하는 방법이 보급되고 있어, 예를 들면 400nm의 두께로 폴리실리콘 막을 퇴적해서 형성한 것이 알려져 있다(특허문헌1 참조).
이 부유 게이트(이하, 본 명세서에 있어서는 전하축적층이라고도 한다)을 가지고, 전하축적층에 전하를 주입 또는 전하축적층으로부터 전하를 방출하는 것으로 고쳐쓰기 가능한 불휘발성 메모리를 EEPROM이라고 부르고 있다. 또한 불휘발성 메모리의 전하축적층에 주입한 전하를 방출하는 동작을 불휘발성 메모리에 있어서의 데이터의 소거라고 부른다. 그리고, 불휘발성 메모리의 1메모리 셀에 있어서의 모든 불휘발성 메모리 소자의 전하축적층의 전하를 방출함으로써 전기적으로 일괄하여 데이터를 소거하는 구동을 사용한 메모리를 플래시 메모리라고 부르고 있다.
플래시 메모리인 불휘발성 메모리의 대표적인 셀 구성으로서, NOR형 불휘발성 메모리 및 NAND형 불휘발성 메모리가 있다. 어느쪽의 불휘발성 메모리도 일괄 소거 동작을 채용하고 있다. 도30에는, 일반적인 NAND형 불휘발성 메모리의 구성 예를 나타낸다. 도30에 있어서, 기판은 N형의 단결정 실리콘 기판을 사용하고 있어, 주변회로부(로직부라고도 한다)의 P웰(3001)과 메모리 셀(불휘발성 메모리 소자부라고도 한다)의 P웰(3002)을 분리해서 형성하고 있다.
그것에 의해, 불휘발성 메모리의 일괄 소거시에는, 모든 불휘발성 메모리 소자의 제어 게이트를 동일 전위로 하고, 부유 게이트의 전하가 충분히 빠질 때까지, 메모리 셀의 P웰의 단자에, 제어 게이트에 보다도 높은 플러스의 전압을 인가하는 것으로 실현하고 있다.
[특허문헌 1] 일본국 특개 2000-58685호 공보
그렇지만, 불휘발성 메모리 소자에 있어서의 전하축적층의 전하를 방출시키는데에, 메모리 셀의 P웰 또는 N웰 등에 전압을 인가하는 방법을 사용하면, 동일한 P웰 단위 또는 N웰 단위에서의 소거밖에 할 수 없게 된다. 또한 P웰 단위 또는 N웰 단위의 전위를 소거시만큼 크게 변동시키기 때문에, 용량결합된 부분간의 오동작, 트랜지스터의 임계전압의 변동, 또는 불휘발성 메모리 소자의 임계전압의 변동 등의 요인이 되고 있었다.
따라서 본 발명에서는, 대용량화에 적합한 NAND형 불휘발성 메모리의 데이터의 소거 방법으로서, P웰 또는 N웰 등의 기판 단자를 사용하지 않고, 불휘발성 메모리 소자에 있어서의 전하축적층에 주입된 전하를 방출하는 방법을 제공하는 것을 과제로 한다.
상기의 제문제를 해결하기 위해서, 본 발명은 직렬로 접속된 제1의 불휘발성 메모리 소자와 제2의 불휘발성 메모리 소자, 한쪽의 단자가 선택 트랜지스터를 거쳐서 비트선에 접속되고, 다른 쪽의 단자가 소스선에 접속되는 NAND형 불휘발성 메모리에 있어서의 데이터의 소거 방법에 있어서, 상기 제1의 불휘발성 메모리 소자에 있어서의 전하축적층에 격납된 전하의 방출에 대해서, 상기 비트선 및 상기 소스선에 제1의 전위를 인가하고, 상기 제1의 불휘발성 메모리 소자의 제어 게이트에 제2의 전위를 인가하고, 상기 제2의 불휘발성 메모리 소자의 제어 게이트에 제2의 전위와 다른 제3의 전위를 인가하는 것에 의해 행하는 구성으로 한다. 그리고, 상기 제1의 불휘발성 메모리 소자에 있어서의 전하축적층에 격납된 전하의 방출을, 상기 제1의 불휘발성 메모리 소자에 있어서의 소스 단자 및 드레인 단자에 제1의 전위를 인가하고, 상기 제1의 불휘발성 메모리 소자에 있어서의 제어 게이트에 제2의 전위를 인가하고, 상기 제2의 불휘발성 메모리 소자에 있어서의 제어 게이트에 제2의 전위와 다른 제3의 전위를 인가하는 것에 의해 행하는 것을 특징으로 한다. 이하, 본 발명의 구체적인 구성에 대해서 나타낸다.
본 발명의 NAND형 불휘발성 메모리의 데이터 소거방법의 한가지는, 비트선과, 소스선과, 직렬로 접속된 제1의 불휘발성 메모리 소자와 제2의 불휘발성 메모리 소자를 가지는 NAND형 셀과, 선택 트랜지스터를 가지고, 상기 제1의 불휘발성 메모리 소자 및 상기 제2의 불휘발성 메모리 소자의 각각은, 반도체막과, 터널 절연막을 통한 반도체막 상의 전하축적층과, 절연막을 통한 전하축적층 상의 제어 게이트를 가지고, NAND 형 셀의 한쪽의 단자는, 선택 트랜지스터를 거쳐서, 비트선에 접속되고, NAND 형 셀의 다른 쪽의 단자는, 소스선에 접속된 NAND형 불휘발성 메모리의 데이터 소거방법으로서, 상기 제1의 불휘발성 메모리 소자에 있어서의 전하축적층에 격납된 전하의 방출은, 상기 비트선 및 상기 소스선에 제1의 전위를 인가하고, 상기 제1의 불휘발성 메모리 소자의 상기 제어 게이트에 제2의 전위를 인가하고, 상기 제2의 불휘발성 메모리 소자의 상기 제어 게이트에 제2의 전위와 다른 제3의 전위를 인가하는 것에 의해 행해지는 구성으로 한다.
또 다른 본 발명의 NAND형 불휘발성 메모리의 데이터 소거방법의 한가지는, 비트선과, 소스선과, 직렬로 접속된 제1의 불휘발성 메모리 소자와 제2의 불휘발성 메모리 소자를 가지는 NAND형 셀과, 선택 트랜지스터를 가지고, 상기 제1의 불휘발성 메모리 소자와 상기 제2의 불휘발성 메모리 소자의 각각은, 반도체막과, 터널 절연막을 통한 반도체막 상의 전하축적층과, 절연막을 통한 전하축적층 상의 제어 게이트를 가지고, NAND 형 셀의 한쪽의 단자는, 선택 트랜지스터를 거쳐서, 비트 선에 접속되고, NAND 형 셀의 다른 쪽의 단자는, 소스선에 접속된 NAND형 불휘발성 메모리의 데이터 소거방법으로서, 상기 제1의 불휘발성 메모리 소자에 있어서의 전하축적층에 격납된 전하의 방출은, 상기 제1의 불휘발성 메모리 소자에 있어서의 소스 단자 및 드레인 단자에 제1의 전위를 인가하고, 상기 제1의 불휘발성 메모리 소자에 있어서의 상기 제어 게이트에 제2의 전위를 인가하고, 상기 제2의 불휘발성 메모리 소자에 있어서의 상기 제어 게이트에 제2의 전위와 다른 제3의 전위를 인가하는 것에 의해 행해지는 구성으로 한다.
또 다른 본 발명의 NAND형 불휘발성 메모리의 데이터 소거방법의 한가지는, 비트선과, 소스선과, 직렬로 접속된 제1의 불휘발성 메모리 소자와 제2의 불휘발성 메모리 소자를 가지는 제1의 NAND형 셀과, 직렬로 접속된 제3의 불휘발성 메모리 소자와 제4의 불휘발성 메모리 소자를 가지는 제2의 NAND형 셀과, 제1의 선택 트랜지스터와, 제2의 선택 트랜지스터를 가지고, 상기 제1, 제2, 제3, 및 제4의 불휘발성 메모리 소자의 각각은, 반도체막과, 터널 절연막을 통한 반도체막 상의 전하축적층과, 절연막을 통한 전하축적층 상의 제어 게이트를 가지고, 제1의 NAND형 셀의 1쪽의 단자는, 제1의 선택 트랜지스터를 거쳐서, 비트선에 접속되고, 제1의 NAND형 셀의 다른 쪽의 단자는, 소스선에 접속되고, 제2의 NAND형 셀의 한쪽의 단자는, 제2의 선택 트랜지스터를 거쳐서, 비트 선에 접속되고, 제2의 NAND형 셀의 다른 쪽의 단자는, 소스선에 접속되고, 상기 제1의 불휘발성 메모리 소자 및 상기 제3의 불휘발성 메모리 소자에 있어서의 전하축적층에 격납된 전하의 방출은, 상기 비트 선 및 상기 소스선에 제1의 전위를 인가하고, 상기 제1의 불휘발성 메모리 소자 및 상기 제3의 불휘발성 메모리 소자의 상기 제어 게이트에 제2의 전위를 인가하고, 상기 제2의 불휘발성 메모리 소자 및 상기 제4의 불휘발성 메모리 소자의 상기 제어 게이트에 제2의 전위와 다른 제3의 전위를 인가하는 것에 의해 행해지는 구성으로 한다.
또 다른 본 발명의 NAND형 불휘발성 메모리의 데이터 소거방법의 한가지는, 비트 선과, 소스선과, 직렬로 접속된 제1의 불휘발성 메모리 소자와 제2의 불휘발성 메모리 소자를 가지는 제1의 NAND형 셀과, 직렬로 접속된 제3의 불휘발성 메모리 소자와 제4의 불휘발성 메모리 소자를 가지는 제2의 NAND형 셀과, 제1의 선택 트랜지스터와, 제2의 선택 트랜지스터를 가지고, 상기 제1, 제2, 제3,및 제4의 불휘발성 메모리 소자의 각각은, 반도체막과, 터널 절연막을 통한 반도체막 상의 전하축적층과, 절연막을 통한 전하축적층상의 제어 게이트를 가지고, 제1의 NAND형 셀의 1쪽의 단자는, 제1의 선택 트랜지스터를 거쳐서, 비트 선에 접속되고, 제1의 NAND형 셀의 다른 쪽의 단자는, 소스선에 접속되고, 제2의 NAND형 셀의 한쪽의 단자는, 제2의 선택 트랜지스터를 거쳐서, 비트 선에 접속되고, 제2의 NAND형 셀의 다른 쪽의 단자는, 소스선에 접속되고, 상기 제1의 불휘발성 메모리 소자 및 상기 제3의 불휘발성 메모리 소자에 있어서의 전하축적층에 격납된 전하의 방출은, 상기 제1의 불휘발성 메모리 소자 및 상기 제3의 불휘발성 메모리 소자에 있어서의 소스 단자 및 드레인 단자에 제1의 전위를 인가하고, 상기 제1의 불휘발성 메모리 소자 및 상기 제3의 불휘발성 메모리 소자에 있어서의 상기 제어 게이트에 제2의 전위를 인가하고, 상기 제2의 불휘발성 메모리 소자 및 상기 제4의 불휘발성 메모리 소자에 있어서의 상기 제어 게이트에 제2의 전위와 다른 제3의 전위를 인가하는 것에 의해 행해지는 구성으로 한다.
또한, 본 발명에 있어서, 전하축적층에 격납된 전하의 방출은, 제1의 NAND형 셀 및 제2의 NAND형 셀에 있어서 같은 비트의 워드 선에 대응하는 불휘발성 메모리 소자에 있어서의 전하축적층에 격납된 전하의 방출을 행하는 구성이어도 된다.
또 본 발명에 있어서, 전하축적층은, 게르마늄을 포함하는 재료로 구성되어 있어도 된다.
또 본 발명에 있어서, 전하축적층은, 실리콘 및 게르마늄을 포함하는 질화물을 포함하는 재료로 구성되어 있어도 된다.
본 발명의 NAND형 불휘발성 메모리의 데이터 소거방법을 사용함으로써 NAND형 셀 중의 불휘발성 메모리 소자의 데이터를 1개씩 차례차례 소거할 수 있다. 그 때문에 NAND형 셀 내에 있어서의 불휘발성 메모리 소자의 전하축적층 내의 전하를 방출하기 위해서, 로직부와 메모리 셀과의 P웰부(또는 N웰부)의 분리를 행할 필요가 없어, 저비용화를 실현할 수 있다.
또한 복수의 NAND형 셀 내부에 있어서의 불휘발성 메모리 소자의 전하축적층내의 전하의 방출에 대해서, 디코더 회로로의 신호에 의해, 같은 비트에 대응하는 워드 선에 제어 게이트가 연결되는 복수의 NAND형 셀의 불휘발성 메모리 소자 내의 전하축적층에 있어서의 전하의 방출도 동시에 행할 수 있다. 즉, 복수의 NAND형 셀에 있어서의 불휘발성 메모리 소자의 데이터를 동시에 소거할 수 있다.
도1은 본 발명의 구성에 설명하는 회로도.
도2는 본 발명의 데이터 소거방법을 설명하기 위한 회로도.
도3은 본 발명의 데이터 소거방법의 이점을 설명하기 위한 도면.
도4는 본 발명의 데이터 소거방법에 있어서의 디코더의 구성을 도시한 도면.
도5는 본 발명의 데이터 소거방법에 있어서의 디코더의 주사 신호에 관한 도면.
도6은 본 발명에 사용되는 불휘발성 메모리 셀의 단면도.
도7은 본 발명에 사용되는 불휘발성 메모리에 관한 장치도.
도8은 본 발명에 사용되는 불휘발성 메모리 셀의 단면도.
도9는 본 발명에 사용되는 불휘발성 메모리를 설명하기 위한 도면.
도10은 본 발명에 사용되는 불휘발성 메모리를 설명하기 위한 도면.
도11은 본 발명에 사용되는 불휘발성 메모리를 설명하기 위한 도면.
도12는 본 발명에 사용되는 불휘발성 메모리를 설명하기 위한 도면.
도13은 본 발명에 사용되는 불휘발성 메모리를 설명하기 위한 도면.
도14는 본 발명에 사용되는 불휘발성 메모리를 설명하기 위한 도면.
도 15는 본 발명에 사용되는 불휘발성 메모리를 설명하기 위한 도면.
도 16은 본 발명에 사용되는 불휘발성 메모리를 설명하기 위한 도면.
도 17은 본 발명에 사용되는 불휘발성 메모리의 회로도.
도 18은 본 발명에 사용되는 불휘발성 메모리의 회로도.
도 19는 본 발명에 사용되는 불휘발성 메모리의 회로도.
도 20은 본 발명에 사용되는 불휘발성 메모리를 설명하기 위한 도면.
도 21은 본 발명에 사용되는 불휘발성 메모리 셀의 단면도.
도 22는 본 발명에 사용되는 불휘발성 메모리 셀의 단면도.
도 23은 본 발명에 사용되는 불휘발성 메모리 셀의 단면도.
도 24는 본 발명에 사용되는 불휘발성 메모리 셀의 단면도.
도 25는 본 발명에 사용되는 불휘발성 메모리 셀의 평면도.
도 26은 본 발명에 사용되는 불휘발성 메모리 셀의 평면도.
도 27은 본 발명에 사용되는 불휘발성 메모리 셀의 평면도.
도 28은 본 발명에 사용되는 불휘발성 메모리를 구비하는 반도체장치에 대해 설명하는 도면.
도 29는 본 발명에 사용되는 불휘발성 메모리를 구비하는 전자기기에 관하여 설명하는 도면.
도30은 종래 예에 대해서 불휘발성 메모리의 단면도.
도31은 본 발명의 불휘발성 메모리를 설명하기 위한 블록도.
[실시예]
이하에서, 본 발명의 실시예를 도면에 의거하여 설명한다. 단, 본 발명은 많은 다른 태양으로 실시하는 것이 가능해서, 본 발명의 취지 및 그 범위에서 일탈하는 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 실시예의 기재 내용에 한정해서 해석되는 것은 아니다. 또한, 실시예에 관하여 설명하기 위한 전체 도면에 있어서, 동일 부분 또는 같은 기능을 가지는 부분에는 동일한 부호를 부착하고, 그 반복의 설명은 생략한다.
(실시형태 1)
이하, 본 발명에 따른 불휘발성 메모리에 있어서의 데이터의 소거 방법에 관하여 설명한다. 도1에 NAND형 플래시 메모리의 셀 어레이의 일부를 나타낸다. 본 실시예에 있어서는, 본 발명의 특징인 불휘발성 메모리 소자에 있어서의 전하축적층 내의 전하의 방출 동작, 즉 불휘발성 메모리 소자의 데이터의 소거 동작에 관하여 설명한다.
이때, NAND형 플래시 메모리는, 셀 어레이가 선택용 트랜지스터를 거쳐서 데이터 입출력용의 비트 선에 접속되어, 대용량화를 실현하고 있다. 본 실시형태에 있어서는, NAND형 불휘발성 메모리에 있어서, 8비트의 불휘발성 메모리 소자가 직렬로 접속된 타입으로 설명하고, 해당 8 비트의 불휘발성 메모리 소자를 NAND형 셀이라고 부르기로 한다.
도1에 도시된 것과 같이, NAND형 셀(9118)은, 비트 선 BL과 소스선 SL 사이에 직렬에 불휘발성 메모리 소자(9101∼9108)가 접속되고, 선택 트랜지스터(9100)의 게이트에는 선택 게이트 선 SG1이 접속되고, 불휘발성 메모리 소자(9101∼9108)의 제어 게이트에는 각각 순서대로 워드 선 W1∼W8이 접속된다. 이때, 선택 트랜지스터(9100)는 NAND형 셀의 내측에 배치되어 있어도 된다.
또한 본 실시예에 있어서는, NAND형 셀에 있어서의 불휘발성 메모리 소자 및 선택 트랜지스터의 도전형은 모두 N채널형으로 해서 설명한다. 또한 본 발명에 있어서의 NAND형 셀에 있어서의 불휘발성 메모리 소자 및 선택 트랜지스터의 도전형은 P채널형이어도 된다.
다음에 본 발명의 불휘발성 메모리 소자에 있어서의 데이터의 소거 방법에 대해서, 각 배선의 전위를 구체적으로 예시하고, 도2을 사용하여 설명한다. 이때,구체적인 전위의 예로서, 불휘발성 메모리 소자는, 소스 단자 및 드레인 단자의 전압을 게이트 단자보다도 충분히 큰 값(15V)으로 함으로써 데이터 소거할 수 있는 것으로 한다. 또한 불휘발성 메모리 소자는 전하축적층에 전하가 축적되어 있어도 축적되지 않고 있어도, 소스 단자에 대한 게이트 단자의 전압이 3V이면, 소스와 드레인 단자의 사이는 도통상태가 되는 것으로 한다. 또한 선택 트랜지스터도 소스 단자에 대한 게이트 단자의 전압이 3V이면, 소스와 드레인 단자의 사이는 도통상태가 되는 것으로 한다. 각 배선의 전위는 예로서, 가 트랜지스터 및 각 불휘발성 메모리 소자를 온 또는 오프하는 전위이면 되는 것을 부기한다.
우선, 도2a에 있어서는, 워드선 W1에 연결되는 불휘발성 메모리 소자(9101)의 전하축적층에 있어서의 전하를 방출하여, 데이터를 소거하는 예에 관하여 설명한다. 도2a에 있어서, 비트선 BL 및 소스선 SL을 V1(15V)으로 하고, 워드선 W1만 V2(0V)로 하고, 워드선 W2∼W8 및 선택 게이트 선 SG1은 V3(18V)로 한다. 이에 따라 불휘발성 메모리 소자(9102∼9108) 및 선택 트랜지스터(9100)는 도통상태가 되고, 불휘발성 메모리 소자(9101)의 소스 및 드레인의 전압은 Vl(15V)이 된다. 이때, 도2a에 있어서는, 각 배선의 전위가 입력되었을 경우에 있어서의 전위의 전달에 관한 모식적인 예에 대해서 화살표를 사용해서 기재하고 있다. 도2a에 있어서, 불휘발성 메모리 소자(9101)는, 제어 게이트에 대한 소스 전압, 및 제어 게이트에 대한 드레인 전압은 V1-V2(15V)가 되고, 불휘발성 메모리 소자(9101)에 있어서의 전하축적층의 전하를 방출하여, 데이터를 소거할 수 있다.
다음에 도2b에 있어서는, 워드선 W2에 연결되는 불휘발성 메모리 소자(9102)의 전하축적층에 있어서의 전하를 방출하여, 데이터를 소거하는 예에 관하여 설명한다. 도2b에 있어서, 비트선 BL 및 소스선 SL은 V1(15V)이며, 워드선 W2만 V2(0V)로 해서, 선택 게이트 선 SG1, 워드선 W1 및 워드선 W3∼W8은 V3(18V)로 한다. 이에 따라 불휘발성 메모리 소자 9101, 불휘발성 메모리 소자 9103∼9108 및 선택 트랜지스터(9100)는 도통상태가 되고, 불휘발성 메모리 소자 9102의 소스 및 드레인의 전압은 V1(15V)이 된다. 또한 도2b에 있어서는, 각 배선의 전위가 입력되었을 경우에 있어서의 전위의 전달에 관한 모식적인 예에 대해서 화살표를 사용해서 기재하고 있다. 도2b에 있어서, 불휘발성 메모리 소자 9102은, 제어 게이트에 대한 소스 전압, 및 제어 게이트에 대한 드레인 전압은 Vl-V2(15V)가 되고, 불휘발성 메모리 소자 9102에 있어서의 전하축적층의 전하를 방출하여, 데이터를 소거할 수 있다.
워드선 W3∼W7에 연결되는 불휘발성 메모리 소자 9103∼9107의 데이터를 소거할 때에도, 불휘발성 메모리 소자 9101나 9102과 마찬가지로, 1씩 순차적으로 소거해 간다. 즉, 불휘발성 메모리 소자 1개의 데이터를 소거할 때에는, 같은 NAND형 셀 내의 다른 불휘발성 메모리 소자나 선택 트랜지스터를 도통상태로 하고, 데이터를 소거하는 불휘발성 메모리 소자의 게이트, 소스 및 드레인 단자에 적정한 전위를 인가한다.
그리고, 도2c에 있어서는, 워드선 W8에 연결되는 불휘발성 메모리 소자 9108의 전하축적층에 있어서의 전하를 방출하여, 데이터를 소거하는 예에 관하여 설명한다. 도2c에 있어서, 비트선 BL 및 소스선 SL은 V1(15V)이며, 워드선 W8만 V2(0V)로 해서, 선택 게이트선 SG1, 워드선 W1∼W7은 V3(18V)로 한다. 이에 따라 불휘발성 메모리 소자 9101∼9107 및 선택 트랜지스터(9100)는 도통상태가 되고, 불휘발성 메모리 소자 9108의 소스 및 드레인의 전압은 V1(15V)이 된다. 또한 도2c에 있어서는, 각 배선의 전위가 입력되었을 경우에 있어서의 전위의 전달에 관한 모식적인 예에 대해서 화살표를 사용해서 기재하고 있다. 도2c에 있어서, 불휘발성 메모리 소자 9108은, 제어 게이트에 대한 소스 전압, 및 제어 게이트에 대한 드레인 전압은 V1-V2(15V)이 되고, 불휘발성 메모리 소자 9108에 있어서의 전하축적층의 전하를 방출하여, 데이터를 소거할 수 있다. 그 결과, 불휘발성 메모리 소자 9101∼9108에 있어서의 전하축적층의 전하를 방출하여, NAND형 셀의 데이터를 모두 소거할 수 있다.
상기 NAND형 불휘발성 메모리의 데이터 소거방법을 사용함으로써, NAND형 셀 안의 불휘발성 메모리 소자의 데이터를 1개씩 차례차례 소거할 수 있다. 그 때문에, 도3에 도시된 것과 같이, 불휘발성 메모리 셀 내를 구동하는 로직부의 P웰(5001)과 불휘발성 메모리 셀의 P웰(5002)의 형성을 동시에 행할 수 있다. 즉, 로직부(9549)의 P웰과 메모리 셀의 P웰을 만들어 나눌 때의 기판의 분리를 행할 필요가 없고, 나아가서는 불휘발성 메모리 소자를 가지는 불휘발성 반도체 기억장치의 저비용화를 실현할 수 있다.
이때, 본 실시형태는, 본 명세서 중의 다른 실시형태 또는 실시예의 어떠한 기재와도 자유롭게 조합하여 실시하는 것이 가능하다.
(실시형태 2)
실시형태 2에서는, 워드선을 공유하지 않는 복수의 NAND형 셀의 불휘발성 메모리 소자에 있어서의 전하축적층의 전하를 방출시켜 데이터를 소거할 수 있는 불휘발성 메모리의 데이터 소거방법에 관하여 설명한다. 본 실시예에서는 예로서 8비트의 NAND형 셀에 있어서, 실시예1에서 설명한 순차 소거 방법을 8회 행하여, 워드 선을 공유하지 않는 복수의 NAND형 셀의 불휘발성 메모리 소자에 있어서의 전하축적층의 전하를 방출시켜, 데이터를 소거할 수 있는 불휘발성 메모리의 데이터 소거방법에 관하여 설명한다.
도4에 도시한 도면은, 워드 선 및 선택 게이트 선을 제어하는 로우 드라이버의 예이다. 도4의 로우 드라이버는 디코더(9200) 및 전압 변환 회로(9201)로 구성된다. 도4에 있어서, 워드선에 입력되는 신호는 L1∼L4, 및 그 반전 신호 L1B∼L4B이다. 또한 선택 게이트선에 입력되는 신호는 신호 L5 및 그 반전 신호 L5B이다.
또한 도5는, 불휘발성 메모리 소자의 데이터 소거에 사용하는 신호의 일례로서, 신호 L1∼L3의 신호 타이밍에 관하여 설명하는 도면이다. 도5에 도시된 것과 같이, L1∼L3의 신호는 NAND형 불휘발성 메모리의 비트수에 대응하는 타이밍을 가지는 파형으로 구성된다. 즉, 도4에 있어서, 신호 L1∼L3가 입력되는 디코더(9200) 내부의 로직 회로 9202 및 로직 회로9203에 있어서의 NOR 회로에 의해 워드선 W1∼W8의 어느쪽인가, 및 W9∼W16 중 어느 하나를 선택하도록 하는 신호를 공급한다. 구체적으로는 도5에 도시된 것과 같이, 신호 L1∼L3가 입력되는 제1의 기간(9200A)에 있어서는, 워드선 W1 및 워드선 W9을 선택한다. 또한 신호 L1∼L3가 입력되는 제2의 기간(9200B)에 있어서는, 워드선 W2 및 워드선 W10을 선택한다.
디코더(9200)에서 워드 선 및 선택 게이트 선의 신호를 생성하고, 전압변환 회로(9201)에서 전압을 변환한다. 전압변환 회로의 입력의 신호, 및 출력의 신호의 논리는, 같은 것으로 한다. 즉, 입력의 논리가 1이라면 출력의 논리도 1, 입력의 논리가 0이라면 출력의 논리가 0이 된다. 전압변환 회로(9201)는, 입력되는 신호에 따라 전압을 변환하여, 각 워드 선 및 선택 트랜지스터의 게이트에, 전위를 인가하는 기능을 가지는 회로이다.
도4에 있어서, 워드선 W1∼W8용의 신호를 생성하는 로직 회로 9202과, 워드선 W9∼W16의 신호를 생성하는 로직 회로 9203은, 신호 L1∼L3 및 신호 L1B∼L3B의 취하는 방법, 회로 구성을 동일하게 한다. 또한 로직 회로 9202 및 로직 회로 9203에의 신호 L4, 신호 L4B가 입력되는 배선과의 접속방법은 다르지만, 신호 L4 및 신호 L4B가 입력되는 배선은 기록하고, 또는 판독하기 위해 나누어 설치되어 있다. 불휘발성 메모리 소자의 데이터 소거시에는, 신호 L4, 신호 L4B 모두, Low 전위로 한다. 또 도4에 있어서, 선택 게이트 선 SG1 및 SG2은 신호 L5 및 신호 L5B가 입력되는 배선과의 접속 방법이 다르지만, 신호 L5 및 신호 L5B가 입력되는 배선은 기록이나 판독을 위해 나누어 설치되어 있고, 불휘발성 메모리 소자의 전하축적층으로부터의 전하의 방출인 데이터의 소거시에는, 신호 L5 및 신호 L5B는 모두 High 전위로 한다.
도4 및 도5에 나타내는 동작에 의해, 선택 게이트 선 SG1 및 NAND형 셀 9118의 워드선 W1∼W8에 입력되는 신호는, 선택신호선 SG2 및 NAND형 셀 9119의 워드선 W9∼W16에 입력되는 신호와 각각 같게 할 수 있다. 즉, 워드선 W1에 접속된 불휘발성 메모리 소자의 데이터를 소거함과 동시에, 워드선 W9에 접속된 불휘발성 메모리 소자의 데이터도 소거할 수 있다. 또한 워드선 W2에 접속된 불휘발성 메모리 소자의 데이터를 소거함과 동시에, 워드선 W10에 접속된 불휘발성 메모리 소자의 데이터도 소거할 수 있다. 또한 워드선 W8에 접속된 불휘발성 메모리 소자의 데이터를 소거함과 동시에, 워드선 W16에 접속된 불휘발성 메모리 소자의 데이터도 소거할 수 있다. 즉 복수의 NAND형 셀의 불뤼발성 메모리 소자에서의 전하축적층에 있어서의 전하의 방출을 동시에 행할 수 있기 때문에, 본 실시형태에 있어서의 구성에 있어서는, 실시형태 1에서 서술한 효과에 덧붙여, NAND 형 셀 내의 데이터를 보다 고속으로 소거할 수 있다.
본 실시형태는 행방향으로 NAND형 셀이 2개인 경우의 불휘발성 메모리 소자의 데이터 소거방법에 관하여 설명했지만, 행방향으로 NAND형 셀이 다수 있는 경우에도 신호 L1∼신호 L3 및 신호 L1B∼신호 L3B로부터 NAND형 셀 9118 및 NAND형 셀 9119와 같은 신호를 생성하여, 별개의 NAND형 셀에 입력하면 된다. 또한 본 실시형태에서 설명한 NAND형 셀 내의 비트수와 다른 불휘발성 메모리에서는, 디코더(9200)의 입력 신호수나 로직 회로를 적절히 변경하면 된다. 또한 본 실시예에서 설명한 디코더 및 입력 신호는, 데이터의 기록이나 판독시의 개개의 불휘발성 메모리 소자를 선택할 수 있게 설계해도 좋다.
상기 NAND형 불휘발성 메모리의 데이터 소거방법을 사용함으로써, 상기 실시형태 1과 마찬가지로, NAND형 셀 중의 불휘발성 메모리 소자의 데이터를 1개씩 차례차례 소거할 수 있다. 그 때문에, 도3에 도시된 것과 같이, 불휘발성 메모리 셀 내부를 구동하는 로직부의 P웰(5001)과 불휘발성 메모리셀의 P웰(5002)의 형성을 동시에 행할 수 있다. 즉, 로직부의 P웰과 메모리 셀과의 P웰을 만들어 나눌 때의 기판의 분리를 행할 필요가 없고, 나아가서는 불휘발성 메모리 소자를 가지는 불휘발성 반도체 기억장치의 저비용화를 실현할 수 있다.
이때, 본 실시예는, 본 명세서 중의 다른 실시형태 또는 실시예의 어떠한 기재와도 자유롭게 조합하여 실시하는 것이 가능하다.
[실시예1]
본 실시예에서는, 불휘발성 메모리 소자의 단면도에 대해서 도면을 사용하여 설명한다. 도6에 본 실시예에 있어서의 불휘발성 메모리 소자의 단면도에 대해서 나타낸다. 이 불휘발성 메모리 소자는, 절연 표면을 가지는 기판(10)을 사용해서 제작되어 있다. 절연 표면을 가지는 기판(10)으로서는, 유리 기판, 석영기판, 사파이어 기판, 세라믹 기판, 표면에 절연막이 형성된 금속기판 등을 사용할 수 있다.
이 절연 표면을 가지는 기판(10) 위에 반도체막(14)이 형성되어 있다. 기판(10)과 반도체막(14)의 사이에는, 하지절연막(12)을 형성해도 된다. 이 하지절연막(12)은, 기판(10)으로부터 반도체막(14)에 알칼리 금속 등의 불순물이 확산해서 오염되는 것을 막는 것이다. 또한 하지절연막(12)은, 블록킹층으로서 적당하게 형성해도 된다.
하지절연막(12)으로서는, CVD법이나 스퍼터링법등을 사용하여, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘(SiOxNy)(x>y>0), 질화산화 실리콘(SiNxOy)(x>y>0) 등의 절연재료를 사용해서 형성한다. 예를 들면 하지절연막(12)을 2층 구조로 할 경우, 제1층째의 절연막으로서 질화산화 실리콘 막을 형성하고, 제2층째의 절연막으로서 산화 질화실리콘 막을 형성하면 된다. 또한 제1층째의 절연막으로서 질화 실리콘 막을 형성하고, 제2층째의 절연막으로서 산화 실리콘 막을 형성해도 된다.
반도체막(14)은, 단결정 반도체 또는 다결정 반도체로 형성된 것을 사용하는 것이 바람직하다. 예를 들면 기판(10) 위에 스퍼터링법, 플라즈마 CVD법 혹은 감압CVD법에 의해 기판(10)의 전체면에 형성된 반도체막을 결정화시킨 후, 선택적으로 에칭해서 반도체막(14)을 형성 할 수 있다. 즉, 소자 분리의 목적에서, 절연 표면에 섬 형상의 반도체막을 형성하고, 상기 반도체막에 1 또는 복수의 불휘발성 메모리 소자를 형성하는 것이 바람직하다. 반도체재료로서는, 실리콘이 바람직하고, 그 밖에 실리콘 게르마늄 반도체를 사용할 수도 있다. 반도체막의 결정화법으로서는, 레이저 결정화법, 순간열 어닐(RTA) 또는 퍼니스 어닐로를 사용한 열처리에 의한 결정화법, 결정화를 조장하는 금속 원소를 사용하는 결정화법 또는 이들 방법을 조합해서 행하는 방법을 채용할 수 있다. 또한 이러한 박막 프로세스 대신에, 절연 표면에 단결정 반도체막을 형성한 소위 SOI(Silicon on Insulator) 기판을 사용해도 된다.
이와 같이, 절연 표면에 형성된 반도체막을 섬 형상으로 분리 형성함으로써 동일 기판 위에 불휘발성 메모리 소자 어레이와 주변회로를 형성했을 경우에도, 유효하게 소자분리를 할 수 있다. 즉, 10V∼20V 정도의 전압으로 기록이나 소거를 행할 필요가 있는 불휘발성 메모리 소자 어레이와, 3V∼7V 정도의 전압에서 동작해서 데이터의 입출력이나 명령의 제어를 주로 행하는 주변회로를 동일기판 위에 형성한 경우에도, 각 소자에 인가하는 전압의 차이에 의한 상호의 간섭을 막을 수 있다.
반도체막(14)에는 p형 불순물이 주입되어서 있어도 된다. p형 불순물로서, 예를 들면 붕소를 사용할 수 있고, 5×1015atoms/cm3∼1×1016atoms/cm3 정도의 농도로 첨가되어 있어도 된다. 이것은, 트랜지스터의 임계전압을 제어하기 위한 것이고, 채널 형성 영역에 첨가됨으로써 유효하게 작용한다. 채널 형성영역은, 후술하는 게이트(26) 아래와 개략 일치하는 영역에 형성되는 것이며, 반도체막(14)의 한 쌍의 불순물영역(18a, 18b) 사이에 위치하는 것이다.
한 쌍의 불순물 영역(18a, 18b)은 불휘발성 메모리 소자에 있어서 소스 영역 및 드레인 영역으로서 기능하는 영역이다. 한 쌍의 불순물영역(18a, 18b)은 N형 불순물인 인 혹은 비소를 피크 농도로 약 1021atoms/cm3로 반도체막(14)에 첨가함으로써 형성된다.
반도체막(14) 위에는 제1의 절연막(16), 부유 게이트(20), 제2의 절연막(22), 제어 게이트(24)가 형성되지만, 본 명세서에서는, 부유 게이트(20)로부터 제어 게이트(24)까지의 적층 구조를 게이트(26)로 부르는 일이 있다.
제1의 절연막(16)은 산화 실리콘 혹은 산화 실리콘과 질화 실리콘의 적층구조로 형성한다. 제1의 절연막(16)은, 플라즈마 CVD법이나 감압 CVD법에 의해 절연막을 퇴적함으로써 형성해도 좋지만, 바람직하게는 플라즈마처리에 의한 고상산화 혹은 고상질화로 형성하면 된다. 반도체막(대표적으로는 실리콘층)을, 플라즈마 처리에 의해 산화 또는 질화함에 의해 형성한 절연막은, 치밀하고 절연 내압이 높으며 신뢰성이 우수하기 때문에다. 제1의 절연막(16)은, 부유 게이트(20)에 전하를 주입하기 위한 터널 절연막으로서 사용하므로, 이렇게 튼튼한 것이 바람직하다. 이 제1의 절연막(16)은 1nm∼20nm, 바람직하게는 3nm∼6nm의 두께로 형성하는 것이 바람직하다. 예를 들면 게이트 길이를 600nm로 할 경우, 제1의 절연막(16)은 3nm∼6nm의 두께로 형성할 수 있다.
플라즈마처리에 의한 고상산화 처리 혹은 고상질화처리로서, 마이크로파(대표적으로는 2.45GHz)에서 여기되고, 전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하, 또한 전자온도가 0.5eV 이상 1.5eV 이하의 플라즈마를 이용하는 것이 바람직하다. 고상산화 처리 혹은 고상질화처리에 있어서, 500℃ 이하의 온도에 있어서, 친밀한 절연막을 형성하는 동시에 실용적인 반응속도를 얻기 위해서이다.
이 플라즈마처리에 의해 반도체막(14)의 표면을 산화하는 경우에는, 산소분위기하(예를 들면 산소(02) 또는 일산화이질소(N20)과 희가스(He, Ne, Ar, Kr, Xe의 적어도 하나를 포함한다) 분위기 하, 혹은 산소 또는 일산화이질소와 수소(H2)과 희가스 분위기 하)에서 행한다. 또한 플라즈마처리에 의해 질화를 할 경우에는, 질소분위기 하(예를 들면 질소(N2)과 희가스(He, Ne, Ar, Kr, Xe의 적어도 하나를 포함한다) 분위기 하, 질소와 수소와 희가스 분위기 하, 혹은 NH3과 희가스 분위기 하)에서 플라즈마처리를 행한다. 희가스로서는, 예를 들면 Ar를 사용할 수 있다. 또한 Ar와 Kr를 혼합한 가스를 사용해도 된다.
도7에 플라즈마처리를 행하기 위한 장치의 구성 예를 나타낸다. 이 플라즈마처리장치는, 기판(10)을 배치하기 위한 지지 대(88)과, 가스를 도입하기 위한 가스 공급부(84), 가스를 배기하기 위해서 진공펌프에 접속하는 배기구(86), 안테나(80), 유전체판(82), 플라즈마 발생용의 마이크로파를 공급하는 마이크로파 공급부(92)를 가지고 있다. 또한 지지 대(88)에 온도제어부(90)를 설치함으로써, 기판(10)의 온도를 제어하는 것도 가능하다.
이하에, 플라즈마처리에 관하여 설명한다. 이때, 플라즈마처리란, 반도체막, 절연막, 도전층에 대한 산화 처리, 질화처리, 산질화처리, 수소화처리, 표면개질처리를 포함하고 있다. 이것들의 처리는, 그 목적에 따라, 가스 공급부(84)로부터 공급하는 가스를 선택하면 된다.
산화 처리 혹은 질화처리를 행하기 위해서는 아래와 같이 하면 된다. 우선, 처리 실내를 진공으로 하고, 가스 공급부(84)로부터 산소 또는 질소를 포함하는 플라즈마 처리용 가스를 도입한다. 기판(10)은 실온으로 하거나, 혹은 온도제어부(90)에 의해 100℃∼550℃로 가열한다. 또한, 기판(10)과 유전체판(82)의 간격은, 20nm∼80mm(바람직하게는 20nm 내지 80mm) 정도다. 다음에 마이크로파공급부(92)로부터 안테나(80)에 마이크로파를 공급한다. 그리고 마이크로파를 안테나(80)로부터 유전체판(82)을 통해서 처리실 내에 도입함으로써, 플라즈마(94)를 생성한다. 마이크로파의 도입에 의해 플라즈마의 여기를 행하면, 저전자온도(3eV 이하, 바람직하게는 1.5eV 이하)에서 고전자 밀도(1×1011cm-3 이상)의 플라즈마를 생성할 수 있다. 이 고밀도 플라즈마에서 생성된 산소 라디칼(0H 라디칼을 포함하는 경우도 있다) 및/또는 질소 라디칼(NH 라디칼을 포함하는 경우도 있다)에 의해, 반도체막의 표면을 산화 또는 질화할 수 있다. 플라즈마 처리용 가스에 아르곤등의 희가스를 혼합시키면, 희가스의 여기종에 의해 산소 라디칼이나 질소 라디칼을 효율 높게 생성할 수 있다. 이 방법은, 플라즈마에서 여기한 활성의 라디칼을 유효하게 사용하는 것에 의해, 500℃ 이하의 저온에서 고상반응에 의한 산화, 질화 혹은 산화 질화를 행할 수 있다.
도 6에 있어서,플라즈마 처리에 의해 형성된 적합한 제1의 절연막(16)의 일례는, 산소분위기 하의 플라즈마처리에 의해 반도체막(14)의 표면에 3nm∼6nm의 두께로 산화 실리콘층(16a)을 형성하고, 그 후 질소분위기 하에서 그 산화 실리콘층의 표면을 질화 플라즈마로 처리한 질소 플라즈마처리층(16b)을 형성한다. 구체적으로는, 우선, 산소분위기 하에서의 플라즈마처리에 의해 반도체막(14) 위에 3nm∼6nm의 두께로 산화 실리콘층(16a)을 형성한다. 그 후에 계속해서 질소분위기 하에서 플라즈마처리를 함으로써 산화 실리콘층의 표면 또는 표면 근방에 질소농도가 높은 질소 플라즈마처리층을 설치한다. 또한, 표면 근방이란, 산화 실리콘층의 표면에서 개략 0.5nm∼1.5nm의 깊이를 말한다. 예를 들면 질소분위기 하에서 플라즈마처리를 행함으로써, 산화 실리콘층(16a)의 표면에서 개략 1nm의 깊이에 질소를 20∼50 원자%의 비율로 함유시킨 구조로 한다.
제1의 절연막(16)의 대표예로서, 실리콘층의 표면을 플라즈마처리에서 산화함으로써 계면에 왜곡이 없는 치밀한 산화막을 형성할 수 있다. 또한 해당 산화막의 표면을 플라즈마처리로 질화함으로써, 표면층측의 산소를 질소로 치환해서 질화층을 형성하면, 한층 더 치밀화할 수 있다. 이 플라즈마처리에 의해 절연 내압이 높은 절연층을 형성할 수 있다.
어떻든간에, 상기와 같은 플라즈마처리에 의한 고상산화 처리 혹은 고상질화처리를 사용함으로써 내열온도가 700℃ 이하의 유리 기판을 사용해도, 950℃∼1050℃에서 형성되는 열산화막과 동등한 절연막을 얻을 수 있다. 즉, 불휘발성 메모리 소자의 터널 절연막으로서 신뢰성이 높은 터널 절연막을 형성할 수 있다.
부유 게이트(20)는 제1의 절연막(16) 위에 형성된다. 부유 게이트(20)는 반도체재료로 형성하는 것이 바람직하고, 다음에 나타내는 1 또는 복수의 조건을 충족시키는 것을 선택할 수 있다.
부유 게이트(20)를 형성하는 반도체 재료의 밴드갭이, 반도체막(14)의 밴드갭보다 작은 것이 바람직하다. 예를 들면 부유 게이트(20)를 형성하는 반도체재료의 밴드갭과, 반도체막(14)의 밴드갭은, 0.1eV 이상의 차이가 있어서, 전자쪽이 작은 것이 바람직하다. 반도체막(14)의 전도대의 밑바닥의 에너지 레벨보다, 부유 게이트(20)의 전도대의 밑바닥의 에너지 레벨을 낮게 함에 의해, 전하(전자)의 주입성을 향상시켜, 전하유지 특성을 향상시키기 위해서이다.
부유 게이트(20)를 형성하는 반도체재료는, 반도체막(14)을 형성하는 재료보다도 저항율이 작은 재료로 형성되어 있는 것이 바람직하다. 부유 게이트(20)를 저항율이 작은 반도체재료로 형성함에 의해, 제어 게이트와 반도체막의 사이에 전압을 인가했을 때, 전계가 부유 게이트에서 분압되지 않고, 전계를 반도체막에 유효하게 작용시킬 수 있다. 예를 들면 게르마늄은 40∼70Ω·Cm의 고유저항을 가지므로 바람직하다. 또한 저항율을 하강시킬 목적으로 부유 게이트(20)에 N형 불순물을 첨가해도 된다. 이렇게, 반도체막(14)과 비교하고, 부유 게이트(20)를 밴드갭이 작고 저항율이 낮은 재료로 형성함으로써 기록 특성을 향상시킬 수 있다.
부유 게이트(20)를 형성하는 반도체재료는, 제1의 절연막(16)에 의해 형성되는 반도체막(14)의 전자에 대한 에너지 장벽에 대하여, 제1의 절연막(16)에 의해 형성되는 부유 게이트(20)의 전자에 대한 에너지 장벽이 높아지는 것이 바람직하다. 이것은, 반도체막(14)으로부터 부유 게이트(20)에의 전하(전자)를 주입하기 쉽게 하여, 부유 게이트(20)로부터 전하가 소실하는 것을 막기 위해서이다.
또한 부유 게이트(20)는, 도8에 도시된 것과 같이, 제1의 전극층(20a)과 제2의 부유 게이트 전극층(20b)에 의해 형성되어 있어도 된다. 물론, 이 2층 구조에 한정되지 않고, 2층 이상의 층을 적층해서 설치하면 된다. 그렇지만, 제1의 절연막(16)에 접해서 형성되는 제1의 부유 게이트 전극층(20a)은 반도체 재료로서 형성하는 것이 바람직하고, 다음에 나타내는 1 또는 복수의 조건을 충족시키는 것을 선택할 수 있다.
제1의 부유 게이트 전극층(20a)을 형성하는 반도체재료의 밴드갭이, 반도체막(14)의 밴드갭보다 작은 것이 바람직하다. 예를 들면 제1의 부유 게이트 전극층(20a)을 형성하는 반도체재료의 밴드갭과, 반도체막(14)의 밴드갭은, 0.1eV 이상의 차이가 있어서, 전자쪽이 작은 것이 바람직하다. 이것은, 반도체막(14)의 전도대의 밑바닥의 에너지 레벨보다, 제1의 부유 게이트 전극층(20a)의 전도대의 밑바닥의 에너지 레벨을 낮게 함에 의해, 전하(전자)의 주입성을 향상시켜, 전하유지 특성을 향상시키기 위해서이다.
제1의 부유 게이트 전극층(20a)을 형성하는 반도체재료는, 반도체막(14)을 형성하는 재료보다도 저항율이 작은 재료로 형성되어 있는 것이 바람직하다. 제1의 부유 게이트 전극층(20a)을 저항율이 작은 반도체재료로 형성함에 의해, 제어 게이트와 반도체막의 사이에 전압을 인가했을 때, 전계가 부유 게이트에서 분압되지 않고, 전계를 반도체막에 유효하게 작용시킬 수 있다. 예를 들면 게르마늄은 40∼70Ω·cm의 고유저항을 가지므로 바람직하다. 또한 저항율을 하강시킬 목적으로 제1의 부유 게이트 전극층(20a)에 N형 불순물을 첨가해도 된다. 이렇게, 반도체막(14)과 비교하여, 제1의 부유 게이트 전극층(20a)을 밴드갭이 작고 저항율이 낮은 재료 로 형성함으로써 기록 특성을 향상시킬 수 있다.
제1의 부유 게이트 전극층(20a)을 형성하는 반도체재료는, 제1의 절연막(16)에 의해 형성되는 반도체막(14)의 전자에 대한 에너지 장벽에 대하여, 제1의 절연막(16)에 의해 형성되는 제1의 부유 게이트 전극층(20a)의 전자에 대한 에너지 장벽이 높게 되는 것이 바람직하다. 이것은, 반도체막(14)으로부터 제1의 부유 게이트 전극층(20a)에의 전하(전자)을 주입하기 쉽게 하여, 제1의 부유 게이트 전극층(20a)에서 전하가 소실하는 것을 막기 위해서이다.
도6에 있어서의 부유 게이트(20) 또는 도8에 있어서의 제1의 부유 게이트 전극층(20a)을 형성하는 반도체재료의 조건을 충족시키는 것으로서, 대표적으로는 게르마늄 혹은 게르마늄 화합물로부터 부유 게이트(20) 또는 제1의 부유 게이트 전극층(20a)을 형성할 수 있다. 게르마늄 화합물의 대표예로서는, 실리콘 게르마늄이며, 이 경우 실리콘에 대하여 게르마늄이 10원자% 이상 포함되어 있는 것이 바람직하다. 게르마늄의 농도가 10원자% 미만이면, 구성 원소로서의 효과가 작아져, 부유 게이트(20) 또는 제1의 부유 게이트 전극층(20a)의 밴드갭이 유효하게 작아지지 않기 때문이다.
부유 게이트(이하, 전하축적층이라고도 한다)은 전하를 축적할 목적으로, 본발명에 따른 불휘발성 반도체 기억장치에 적용되지만, 같은 기능을 갖추는 것이면 다른 반도체재료를 적용할 수도 있다. 예를 들면 게르마늄을 포함하는 3원계의 반도체라도 된다. 또한 해당 반도체재료가 수소화되어 있어도 된다. 또한 불휘발성 메모리 소자의 전하축적층으로서의 기능을 가지는 것으로서, 해당 게르마늄 혹은 게르마늄 화합물의 산화물 혹은 질화물의 층으로 바꿔 놓을 수도 있다.
또한, 도8에 있어서의 제1의 부유 게이트 전극층(20a)에 접하여, 제2의 절연막(22)측에 설치하는 제2의 부유 게이트 전극층(20b)은, 실리콘 혹은 실리콘 화합물로 형성되는 층을 적용하는 것이 바람직하다. 실리콘 화합물로서는, 질화 실리콘, 질화산화 실리콘, 탄화 실리콘, 게르마늄을 10원자% 미만의 농도로 포함하는 실리콘 게르마늄 등을 적용 할 수 있다. 이렇게 제2의 부유 게이트 전극층(20b)을, 제1의 부유 게이트 전극층(20a)보다도 밴드갭이 큰 재료로 형성함에 의해, 부유 게이트에 축적하는 전하가 제2의 절연막(22)측으로 리크하는 것을 막을 수 있다. 또한 제2의 부유 게이트 전극층(20b)을 형성하는 것으로서, 금속질화물 또는 금속산화물을 사용할 수 있다. 금속질화물로서는, 질화 탄타르, 질화 텅스텐, 질화 몰리브덴, 질화 티타늄 등을 사용할 수 있다.
어떻든간에, 도8에 있어서의 상기한 실리콘 혹은 실리콘 화합물, 금속질화물또는 금속산화물의 제2의 부유 게이트 전극층(20b)은, 게르마늄 혹은 게르마늄 화합물로 형성되는 제1의 부유 게이트 전극층(20a)의 상층측에 설치함으로써, 제조공정에 있어서는, 내수성이나 내약품성을 목적으로 하는 배리어층으로서 사용할 수 있다. 그것에 의해, 포토리소그래피 공정, 에칭 공정, 세정 공정에 있어서의 기판의 취급이 용이하게 되고, 생산성을 향상시킬 수 있다. 즉, 부유 게이트의 가공을 용이한 것으로 할 수 있다.
제2의 절연막(22)은, 산화 실리콘, 산화 질화 실리콘(SiOxNy)(x>y), 질화 시리콘(SiNx) 또는 질화산화 실리콘(SiNxOy)(x>y), 산화알루미늄(AlxOy) 등의 1층 혹은 복수층을, 감압 CVD법이나 플라즈마 CVD법 등으로 형성한다. 제2의 절연막(22)의 두께는 1nm∼20nm, 바람직하게는 5∼10nm로 형성한다. 예를 들면 질화 실리콘층(22a)을 3nm의 두께로 퇴적하고, 산화 실리콘층(22b)의 두께를 5nm의 두께로 퇴적한 것을 사용할 수 있다. 또한 부유 게이트(20)의 표면에 플라즈마처리를 행하고, 부유 게이트(20)의 표면을 질화처리한 질화막(예를 들면 부유 게이트(20)로서 게르마늄을 사용했을 경우에는 질화 게르마늄)을 형성해도 된다. 어떻든간에, 제1의 절연막(16)과 제2의 절연막(22)이, 부유 게이트(20)와 접하는 측의 한쪽 또는 양쪽을 질화막으로 함으로써, 부유 게이트(20)의 산화를 막을 수 있다. 또한 제2의 절연막(22)은, 제 1 절연막(160과 비교하여 유전율이 큰 재료인 산화 알루미늄(AlOx), 산화 하프늄(HfOx) 또는 산화 탄탈(TaOx)를 포함하는 막을 형성해도 된다.
제어 게이트(24)는 탄타르(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 크롬(Cr), 니오븀(Nb) 등으로부터 선택된 금속, 또는 이것들의 금속을 주성분으로 하는 합금재료 혹은 화합물재료로 형성하는 것이 바람직하다. 또한 인 등의 불순물원소를 첨가한 다결정 실리콘을 사용할 수 있다. 또한 1층 또는 복수층의 금속질화물층(24a)과 상기한 금속층(24b)의 적층구조로 제어 게이트(24)를 형성해도 된다. 금속질화물로서는, 질화 텅스텐, 질화 몰리브덴, 질화 티타늄을 사용할 수 있다. 금속질화물층(24a)을 설치함으로써, 제2의 절연막(22)과의 밀착성을 향상시킬 수 있고, 제어 게이트(24)가 제2의 절연막(22)으로부터 박리하는 것을 막을 수 있다. 또한 질화 탄타르 등의 금속질화물은 일함수가 높으므로, 제어 게이트(24)로서 사용하면, 제2의 절연막(22)과의 상승 효과에 의해, 제1의 절연막(16)의 두께를 두껍게 할 수 있다.
도6에 나타내는 불휘발성 메모리 소자의 동작 메커니즘을, 도9에 나타내는 밴드도를 참조해서 설명한다. 또한, 도8에 나타내는 불휘발성 메모리 소자의 동작 메커니즘을, 도10에 나타내는 밴드도를 참조해서 설명한다. 이하에 나타내는 밴드도에 있어서, 도6, 도8과 같은 요소에는 동일한 부호를 부착하고 있다.
도9는 반도체막(14), 제1의 절연막(16), 부유 게이트(20), 제2의 절연막(22), 제어 게이트(24)가 적층된 상태를 나타내고 있다. 도9은 제어 게이트(24)에 전압을 인가하지 않고 있을 경우이며, 반도체막(14)의 페르미 준위 Ef와 제어 게이트(24)의 페르미 준위 Efm이 같은 경우를 보이고 있다.
제1의 절연막(16)을 사이에 끼워서, 반도체막(14)과 부유 게이트(20)는 다른 재료로 형성하고 있다. 반도체막(14)의 밴드갭 Eg1(전도대의 하단 Ec과 원자가전자대의 상단 Ev의 에너지 차이)와 부유 게이트(20)의 밴드갭 Eg2는 다른 것으로 하여, 후자의 밴드갭은 작아지도록 조합하고 있다. 예를 들면 반도체막(14)으로서 실리콘(1.12eV), 부유 게이트(20)로서 게르마늄(0.72eV) 또는 실리콘 게르마늄(0.73∼1.O eV)을 조합할 수 있다. 또한, 제1의 절연막(16)은 산화 실리콘층(16a)(약 8eV)과, 해당 산화 실리콘층의 표면을 플라즈마처리에 의해 질화한 질소 플라즈마처리층(16b)(약5eV)이 적층된 상태를 보이고 있다. 또한 제2의 절연막(22)도, 부유 게이트(20)측으로부터, 질화 실리콘층(22a)과 산화 실리콘층(22b)이 적층 된 상태를 보이고 있다.
제1의 절연막(16)을 끼워서, 반도체막(14)과 부유 게이트(20)는 다른 재료로 형성하고 있다. 이 경우, 반도체막(14)의 밴드갭과 부유 게이트(20)의 밴드갭은 다른 것이며, 후자의 밴드갭은 작아지도록 조합하고 있다. 예를 들면 반도체막(14)을 실리콘(1.12eV)으로서, 부유 게이트 전극(20)을 게르마늄(0.72eV) 또는 실리콘 게르마늄(0.73∼1.OeV)으로 할 수 있다. 즉, 반도체막(14)으로서 실리콘의 밴드갭 Eg1과, 부유 게이트(20)로서 게르마늄의 밴드갭 Eg2는, Egl>Eg2의 관계를 충족시키고 있다. 반도체막(14)과 게이트 전극(20)의 각각에 대해서 상기의 재료를 사용해서 형성하면, 제 1 절연막(16)에 의해 형성되는 반도체막(14)의 전자에 대한 에너지 장벽, 즉 제1장벽 Be1과, 제1의 절연막(16)에 의해 형성되는 부유 게이트(20)의 전자에 대한 에너지 장벽, 즉 제2장벽(Be2)은 다른 값이 되어, Be2> Be1의 관계를 갖게 할 수 있다. 이러한 상황에 있어서는, 반도체막(14)과 부유 게이트(20)의 전도대 밑바닥의 에너지 레벨의 에너지 차이 ΔE가 발생한다. 후술하는 바와 같이, 이 에너지 차이 ΔE는, 반도체막(14)으로부터 부유 게이트(20)에 전자를 주입할 때, 전자를 가속하는 방향으로 작용하므로, 기록 전압을 저하시키는데에 기여한다.
또한 도10은 반도체막(14), 제1의 절연막(16), 부유 게이트(20), 제2의 절연막(22), 제어 게이트(24)이 적층된 상태를 보이고 있다. 도10은 제어 게이트(24)에 전압을 인가하지 않고 있는 경우이며, 반도체막(14)의 페르미 준위 Ef와 제어 게이트(24)의 페르미 준위 Efm이 같은 경우를 보이고 있다.
제1의 절연막(16)을 끼워서, 반도체막(14)과 부유 게이트(20)의 내부, 적어도 제1의 부유 게이트 전극층(20a)는 다른 재료로 형성하고 있다. 반도체막(14)의 밴드갭 Eg1(전도대의 하단 Ec과 원자가전자대의 상단 Ev의 에너지 차이)와 제1의 부유 게이트 전극층(20a)의 밴드갭 Eg2는 다른 것이라고 해서 후자의 밴드갭은 작아지도록 조합하고 있다. 예를 들면, 반도체막(14)으로서 실리콘(1.12eV), 제1의 부유 게이트 전극층(20a)으로서 게르마늄(0.72eV) 또는 실리콘 게르마늄(0.73∼1.OeV)을 조합할 수 있다. 또한 제2의 부유 게이트 전극층(20b)으로서 다결정 실리콘을 사용했을 경우에는, 제1의 부유 게이트 전극층(20a)보다도 밴드갭이 커진다. 이 밴드갭의 차이는, 제1의 절연막(16)을 통과시켜서 제1의 부유 게이트 전극층(20a)에 주입된 캐리어에 대한 장벽이 된다. 그것에 의해, 주입된 캐리어가 제2의 절연막(22)측에 리크되는 것과, 제2의 부유 게이트 전극층(20b)과 제2의 절연막(22)과의 계면에 트랩되어 버리는 것을 막을 수 있다.
또한, 제1의 절연막(16)은 산화 실리콘층(16a)(약 8eV)과, 해당 산화 실리콘층의 표면을 플라즈마처리에 의해 질화처리한 질소 플라즈마처리층(16b)(약 5eV)이 적층된 상태를 보이고 있다. 또한 제2의 절연막(22)도, 부유 게이트(20)측으로부터, 질화 실리콘층(22a)과 산화 실리콘층(22b)이 적층 된 상태를 보이고 있다.
제1의 절연막(16)을 끼워서, 반도체막(14)과 제1의 부유 게이트 전극층(20a)은 다른 재료로 형성하고 있다. 이 경우, 반도체막(14)의 밴드갭과 제1의 부유 게이트 전극층(20a)의 밴드갭은 다른 것이며, 후자의 밴드갭은 작아지도록 조합하고 있다. 예를 들면 반도체막(14)을 실리콘(1.12eV)으로서, 제1의 부유 게이트 전극층(20a)을 게르마늄(0.72eV) 또는 실리콘 게르마늄(0.73∼1.O eV)으로 할 수 있다. 즉, 반도체막(14)으로서 실리콘의 밴드갭 Eg1과, 제1의 부유 게이트 전극층(20a)으로서 게르마늄의 밴드갭 Eg2은, Eg1>Eg2의 관계를 충족시키고 있다. 반도체막(14)과 제1의 부유 게이트 전극층(20a)의 각각에 대해서 상기한 재료를 사용해서 형성하면, 제1의 절연막(16)에 의해 형성되는 전자에 대한 에너지 장벽, 즉 제1장벽 Be1과 제2장벽 Be2는 다른 값이 되어, Be2>Bel의 관계를 갖게 할 수 있다. 이러한 상황에 있어서는, 반도체막(14)과 제1의 부유 게이트 전극층(20a)의 전도대 밑바닥의 에너지 레벨의 에너지 차이 ΔE가 발생한다. 후술하는 바와 같이, 이 에너지 차이 ΔE는, 반도체막(14)으로부터 제1의 부유 게이트 전극층(20a)에 전자를 주입할 때, 전자를 가속하는 방향으로 작용하므로, 기록 전압을 저하시키는데도 기여한다.
비교를 위해, 반도체막과 부유 게이트를 같은 반도체재료로 형성했을 경우의 밴드도를 도11에 나타낸다. 이 밴드 도는, 반도체막(01), 제1의 절연막(02), 부유 게이트(03), 제2의 절연막(04), 제어 게이트(05)가 순차 적층된 상태를 보이고 있다. 반도체막(01)과 부유 게이트(03)를 같은 실리콘 재료로 형성한 경우에도, 부유 게이트(03)를 얇게 형성하면 밴드갭이 달라진다. 도11에서는, 반도체막(01)의 밴드갭을 Eg1, 부유 게이트(03)의 밴드갭을 Eg2로 보이고 있다. 예를 들면 실리콘에서는 박막화하면, 밴드갭이 단결정 실리콘 웨이퍼의 1.12eV로부터 1 .4eV 정도까지 증대된다고 말해지고 있다. 그것에 의해, 반도체막(01)과 부유 게이트(03)의 사이에는, 전자의 주입을 차단하는 방향으로 -ΔE의 에너지 차이가 생겨버린다. 이러한 상황에서는, 반도체막(01)으로부터 부유 게이트(03)에 전자를 주입하기 위해서 고전압이 필요하게 되어 버린다. 즉, 기록 전압을 하강시키기 위해서, 부유 게이트(03)를 벌크 실리콘과 함께 두껍게 형성하거나, n형 불순물로서 인이나 비소를 고농도로 도핑할 필요가 있다. 이것은, 종래의 불휘발성 메모리에 있어서의 결함이다.
그런데, 부유 게이트(20)에 전자를 주입하기 위해서는, 열전자를 이용하는 방법과, F-N형 터널 전류를 이용하는 방법이 있다. 본 실시예에서는 F-N형 터널 전류를 이용해서 부유 게이트(20)에 전자를 주입한다. F-N형 터널 전류를 이용할 경우, 양의 전압을 제어 게이트(24)에 인가해서 반도체막(14)으로부터 F-N형 터널 전류에 의해 전자를 부유 게이트(20)에 주입한다.
도12a는 F-N형 터널 전류에 의해 부유 게이트(20)에 전자를 주입할 때의 인가전압을 보이고 있다. 제어 게이트(24)에 양의 고전압(10V∼20V)을 인가하는 동시에, 소스 영역(18a)과 드레인 영역(18b)은 0V로서 둔다. 이 때의 밴드도는 도13에 나타내게 된다. 고전계에 의해 반도체막(14)의 전자는 제1의 절연막(16)에 주입되어, F-N형 터널 전류가 흐른다. 도9 및 도10에서 설명한 바와 같이, 반도체막(14)의 밴드갭 Eg1과, 부유 게이트(20)의 밴드갭 Eg2의 관계는, Eg1>Eg2이다. 이 차이가 자기 바이어스로서, 반도체막(14)의 채널 형성 영역에서 주입된 전자를 부유 게이트쪽에 가속하도록 작용한다. 그것에 의해, 전자의 주입성을 향상시킬 수 있다.
부유 게이트(20)의 전도대의 밑바닥의 에너지 레벨은, 반도체막(14)의 전도대의 밑바닥의 에너지 레벨에 대하여 전자 에너지적으로 ΔE만큼 낮은 준위에 있다. 그 때문에 전자가 부유 게이트(20)에 주입됨에 있어서는, 이 에너지 차이에 기인하는 내부전계가 생긴다. 이것은, 상기한 바와 같은 반도체막(14)과 부유 게이트(20)의 조합에 의해 실현한다. 즉, 반도체막(14)으로부터 부유 게이트(20)에 전자를 주입하기 쉬워져, 불휘발성 메모리 소자에 있어서의 기록 특성을 향상시킬 수 있다. 이 작용은, 열전자를 이용해서 부유 게이트(20)에 전자를 주입할 경우에도 같다.
부유 게이트(20)에 전자가 유지되어 있는 사이에는, 불휘발성 메모리 소자의 임계전압은 양의 방향에 쉬프트한다. 이 상태를, 데이터 "0"이 기록된 상태로 할 수 있다. 도14는, 전하유지 상태의 밴드도를 보이고 있다. 부유 게이트(20)의 전자는, 제1의 절연막(16)과 제2의 절연막(22)에 끼워지고 있는 것에 의해, 에너지적으로 가두어진 상태에 있다. 부유 게이트(20)에 축적하는 캐리어(전자)로 의해 포텐셜 에너지는 오르지만, 에너지 장벽을 넘는 에너지가 전자에 부여되지 않는 한 부유 게이트(20)로부터 전자는 방출되지 않게 된다. 또한 부유 게이트(20)의 전도대의 밑바닥의 에너지 레벨은, 반도체막(14)의 전도대의 밑바닥의 에너지 레벨에 대하여 전자 에너지적으로 ΔE만큼 낮은 준위에 있어, 전자에 대하여 에너지적인 장벽이 부유 게이트(20)에 의해 형성된다. 이 장벽에 의해, 터널 전류에 의해 반도체막(14)에 전자가 유출해 버리는 것을 막을 수 있다. 즉, 150℃의 항온에서 방치했을 경우에 있어서도 높은 신뢰성이 얻어져, 전하유지 특성을 개선할 수 있다.
이 데이터 "0"의 검출은, 부유 게이트(20)에 전하가 유지되지 않고 있는 상태에서 불휘발성 메모리 소자가 온이 되는 게이트 전압을 인가했을 때, 불휘발성 메모리 소자가 온되지 않는 것을 센스 회로에 의해 검출함으로써 가능하다. 또는, 도12b에 도시된 것과 같이, 소스영역(18a)과 드레인 영역(18b) 사이에 바이어스를 인가하여, 제어 게이트(24)를 0V로 했을 때에 불휘발성 메모리 소자가 도통하는가 아닌가로 판단할 수 있다.
도15a는 부유 게이트(20)로부터 전하를 방출시켜, 불휘발성 메모리 소자로부터 데이터를 소거하는 상태를 보이고 있다. 이 경우, 제어 게이트(24)에 음의 바이어스를 인가하고, 반도체막(14)과 부유 게이트(20)의 사이에 F-N형 터널 전류를 흘려보내는 것에 의해 행한다. 또는, 도15b에 도시된 것과 같이, 제어 게이트(24)에 음의 바이어스를 인가하고, 소스영역(18a)에 양의 고전압을 인가함에 의해, F-N형 터널 전류를 발생시켜, 소스가 영역(18a)측에 전자를 뽑아도 된다.
도16은, 이 소거 상태의 밴드도를 보이고 있다. 소거 동작에서는, 제1의 절연막(16)을 얇게 형성할 수 있으므로, F-N형 터널 전류에 의해 부유 게이트(20)의 전자를 반도체막(14)측에 방출시킬 수 있다. 또한 반도체막(14)의 채널 형성 영역으로부터 정공이 주입되기 쉬워, 부유 게이트(20)에 정공을 주입함에 의해, 실질적인 소거 동작을 할 수 있다.
부유 게이트(20)를 게르마늄 또는 게르마늄 화합물로 형성함에 의해, 제1의 절연막(16)의 두께를 얇게 할 수 있다. 그것에 의해, 터널 전류에 의해 제1의 절연막(16)을 거쳐서 전자를 부유 게이트(20)에 전하를 주입하는 것이 용이하게 되어, 저전압 동작이 가능해진다. 더구나, 저에너지 레벨에서 전하를 보존하는 것이 가능하게 되어, 전하를 안정한 상태에서 보존할 수 있다고 하는 유의한 효과를 나타낼수 있다.
본 발명에 따른 불휘발성 메모리에서는, 도9, 도10, 도13에서 도시된 것과 같이, 반도체막(14)과 부유 게이트(20)의 사이에서 Eg1>Eg2로서 자기 바이어스가 생기도록 구성하고 있다. 이 관계는 극히 중요해서, 반도체막의 채널 형성 영역에서 부유 게이트에 캐리어를 주입할 때에, 주입하기 쉽도록 작용한다. 즉, 기록 전압의 저전압화를 꾀할 수 있다. 반대로 부유 게이트로부터 캐리어를 방출하기 어렵게 하고 있다. 이것은, 불휘발성 메모리 소자의 기억 유지 특성을 향상시키도록 작용한다. 또한 부유 게이트로서의 게르마늄층에 n형 불순물을 도핑함에 의해, 전도대의 밑바닥의 에너지 레벨을 한층 더 하강시킬 수 있어, 보다 캐리어를 부유 게이트에 주입하기 쉽도록 자기 바이어스를 작용시킬 수 있다. 즉, 기록 전압을 하강시켜, 불휘발성 메모리 소자의 기억 유지 특성을 향상시킬 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 불휘발성 메모리 소자는, 반도체막으로부터 부유 게이트에 전하를 주입하기 쉽게 할 수 있어, 부유 게이트로부터 전하가 소실하는 것을 막을 수 있다. 즉, 메모리로서 동작할 경우에, 저전압에서 고효율의 기록을 할 수 있고, 또한 전하유지 특성을 향상시키는 것이 가능해 진다.
본 실시예는, 본 명세서에서 나타낸 다른 실시형태 또는 실시예와 조합해서 행할 수 있다.
[실시예 2]
본 실시예에서는, 불휘발성 반도체 기억장치에 있어서의 메모리부의 등가회로도에 관해서 도면을 참조해서 설명한다.
도17에 나타내는 메모리부의 등가회로도에 있어서, 비트선 BL에는, 복수의 불휘발성 메모리 소자를 직렬로 접속한 NAND형 셀 NS1이 접속되어 있다. 복수의 NAND형 셀이 모여서 블록 BLK을 구성하고 있다. 도17에서 나타내는 블록 BLK1의 워드선은 32개이다(워드선 WL0∼WL31). 블록 BLK1의 동일행에 위치하는 불휘발성 메모리 소자에는, 이 행에 대응하는 워드선이 공통 접속되어 있다.
이 경우, 선택 트랜지스터 S1, S2과 불휘발성 메모리 소자 M0∼M31이 직렬로 접속되어 있으므로, 이것들을 한 개로 모아 하나의 반도체막(34)으로 형성해도 된다. 그것에 의해 불휘발성 메모리 소자를 연결하는 배선을 생략할 수 있으므로, 집적화를 꾀할 수 있다. 또한 인접하는 NAND형 셀과의 분리를 용이하게 행할 수 있다. 또한 선택 트랜지스터 S1, S2의 반도체막(36)과 NAND형 셀의 반도체막(38)을 분리해서 형성해도 된다.
기록 동작에서는, NAND형 셀 NS1이 소거 상태, 즉 NAND형 셀 NS1의 각 불휘발성 메모리 소자의 임계값을 음 전압의 상태로 하고 나서 실행된다. 기록은, 소스선 SL측의 불휘발성 메모리 소자 M0로부터 순차적으로 행한다. 불휘발성 메모리 소자 M0에의 기록을 예로서 설명하면 개략 이하와 같아진다.
도18a는, "0" 기록을 할 경우, 선택 게이트 선 SG2에 예를 들면 Vcc(전원전압)을 인가해서 선택 트랜지스터 S2을 온으로 하는 동시에 비트선 BL을 0V(접지 전압)로 한다. 선택 게이트 선 SG1은 0V로 하고, 선택 트랜지스터 S1은 오프로 한다. 다음에 불휘발성 메모리 소자 M0에 연결되는 워드선 WL0을 고전압 Vpgm(20V 정도)로 하고, 이 이외의 워드 선을 중간전압 Vpass(10V 정도)로 한다. 비트선 BL의 전압은 0V이므로, 선택된 불휘발성 메모리 소자 M0의 채널 형성 영역의 전위는 0V가 된다. 워드선 WL0과 불휘발성 메모리 소자 M0의 채널 형성 영역과의 사이의 전위차가 크기 때문에, 불휘발성 메모리 소자 M0의 부유 게이트에는 상기한 바와 같이F-N 터널 전류에 의해 전자가 주입된다. 이에 따라 불휘발성 메모리 소자 M0의 임계전압이 양의 상태("0"이 기록된 상태)가 된다.
한편 "1" 기록을 하는 경우에는, 도18b에 도시된 것과 같이, 비트선 BL을 예를 들면 Vcc(전원전압)로 한다. 선택 게이트 선 SG2의 전압이 Vcc이기 때문에, 선택 트랜지스터 S2의 게이트 전압이 Vth(선택 트랜지스터 S2의 임계전압)>Vcc가 되면, 선택 트랜지스터 S2가 컷오프한다. 따라서, 불휘발성 메모리 소자 M0의 채널 형성 영역은 플로팅 상태가 된다. 다음에 워드선 WL0에 고전압 Vpgm(20V), 그 이외의 워드 선에 중간전압 Vpass(10V)의 전압을 인가하면, 각 워드 선과 채널 형성 영역의 용량 커플링에 의해, 불휘발성 메모리 소자 M0의 채널 형성 영역의 전압이 Vcc-Vth로부터 상승하여 예를 들면 8V 정도가 된다. 채널 형성 영역의 전압은 승압되지만, "0"의 기록의 경우와 다르게, 워드선 WL0과 불휘발성 메모리 소자 M0의 채널 형성 영역의 사이의 전위차가 작다. 따라서, 불휘발성 메모리 소자 M0의 부유 게이트에는, F-N 터널 전류에 의한 전자주입이 발생하지 않는다. 따라서, 불휘발성 메모리 소자 M0의 임계값은, 음의 상태("1"이 기록된 상태)로 유지된다.
소거 동작을 하는 경우에는, 도19a에 도시된 것과 같이, 선택된 워드선(WL0)에 음의 고전압(Vers)을 인가하고, 비선택의 불휘발성 메모리 소자의 워드선 W1, 선택 게이트 선 SG1,및 선택 게이트 선 SG2에 전압 Von(예를 들면 3V)을 인가하고, 비트선 BL 및 소스선 SL에 도통전압 Vopen(0V)의 전압을 인가한다. 그리고 상기 실시예에서 설명한 바와 같이, 선택한 불휘발성 메모리 소자의 부유 게이트중의 전자를 방출할 수 있다. 이 결과, 선택한 불휘발성 메모리 소자의 임계전압이 음 방향으로 쉬프트한다.
도19b에 나타내는 판독 동작에서는, 판독의 선택이 된 불휘발성 메모리 소자 M0에 연결되는 워드선 WL0을 전압 Vr(예를 들면 0V)로 하고, 비선택의 불휘발성 메모리 소자에 연결되는 워드선 WL1∼W131 및 선택 게이트 선 SG1, SG2을 전원전압보다 약간 높은 판독용 중간전압 Vread라고 한다. 즉, 도20에 도시된 것과 같이, 선택 불휘발성 메모리 소자 이외의 불휘발성 메모리 소자는 트랜스퍼 트랜지스터로서 동작한다. 이에 따라 판독의 선택이 된 불휘발성 메모리 소자 M0에 전류가 흐르는지 아닌지를 검출한다. 즉, 불휘발성 메모리 소자 M0에 기억된 데이터가 "0"인 경우, 불휘발성 메모리 소자 M0은 오프이므로, 비트선 BL은 방전하지 않는다. 한편, "1"인 경우, 불휘발성 메모리 소자 M0은 온되므로, 비트선 BL이 방전한다.
도31은, 불휘발성 반도체 기억장치의 회로 블록도의 일례를 보이고 있다. 불휘발성 반도체 기억장치는, 메모리 셀 어레이(52)와 주변회로(54)가 동일한 기판 위에 형성되어 있다. 메모리 셀 어레이(52)는 도17에서 나타내는 바와 같은 구성을 가지고 있다. 주변회로(54)의 구성은 아래와 같다.
워드선 선택을 위해 로우 디코더(62)과, 비트선 선택을 위해 칼럼 디코더(64)가, 메모리 셀 어레이(52)의 주위에 설치된다. 어드레스는, 어드레스 버퍼(56)를 거쳐서 콘트롤 회로(58)에 보내지고, 내부 로우 어드레스 신호 및 내부 칼럼 어드레스 신호가 각각 로우 디코더(62) 및 칼럼 디코더(64)에 전송된다.
데이터 기록 및 소거에는, 전원전위를 승압한 전위를 사용할 수 있다. 이 때문에, 콘트롤 회로(58)에 의해 동작 모드에 따라 제어되는 승압회로(60)가 설치된다. 승압회로(60)의 출력은 로우 디코더(62)나 칼럼 디코더(64)를 거쳐서, 워드선 W나 비트선 BL에 공급된다. 센스 앰프(66)는 칼럼 디코더(64)로부터 출력된 데이터가 입력된다. 센스 앰프(66)에 의해 판독된 데이터는, 데이터 버퍼(68)에 유지되고, 콘트롤 회로(58)로부터의 제어에 의해, 데이터가 랜덤 액세스되어, 데이터 입출력 버퍼(70)를 거쳐서 출력되게 되어 있다. 기록 데이터는, 데이터 입출력 버퍼(70)를 거쳐서 입력된 후 데이터 버퍼(68)에 일단 유지되고, 콘트롤 회로(58)의 제어에 의해 칼럼 디코더(64)에 전송된다.
본 실시예는, 본 명세서에서 나타낸 것 이외의 실시형태 또는 실시예와 조합해서 행할 수 있다.
[실시예 3]
본 실시예에서는, 불휘발성 반도체 기억장치의 일례에 관해서 도면을 참조해서 설명한다. 이때, 여기에서는, 불휘발성 반도체 기억장치에 있어서, 메모리부를 구성하는 불휘발성 메모리 소자와, 해당 메모리부와 동일한 기판 위에 설치되어 메모리부의 제어 등을 행하는 로직부를 구성하는 트랜지스터 등의 소자를 동시에 형성할 경우를 나타낸다.
본 실시예에서 나타내는 메모리부의 등가회로도는, 상기 실시예에 있어서 나타낸 도17에 도시된 것과 같이, 선택 트랜지스터 S1, S2의 사이에 복수의 불휘발성 메모리 소자 M0 내지 M31을 가지는 NAND형 셀 NS1이 설치된다. 도17에 있어서, 선택 트랜지스터 S1, S2과 NAND형 셀 NS1에 의해 하나의 메모리 셀이 형성되어 있다.
선택 트랜지스터 S1의 게이트 전극은 제1의 선택 게이트 선 SG1에 접속되고, 소스 또는 드레인 전극의 한쪽은 소스선 SL에 접속되고, 다른 쪽은 불휘발성 메모리 소자 M0의 소스 또는 드레인 전극에 접속되어 있다. 또한 불휘발성 메모리 소자 M0 내지 M31의 게이트 전극은 워드선 WL0 내지 W131에 접속된다. 또한 선택 트랜지스터 S2의 게이트 전극은 제2의 선택 게이트 선 SG2에 접속되고, 소스 또는 드레인 전극의 한쪽은 비트선 BL에 접속되어, 다른 쪽은 불휘발성 메모리 소자 M31의 소스 또는 드레인 전극에 접속되어 있다.
이때, 제1의 선택 게이트 선 SG1은, 메모리부의 각 메모리 셀에 있어서의 소스선과의 접속을 선택하는 배선이다. 또한, 제2의 선택 게이트 선 SG2은, 메모리부의 각 메모리 셀에 있어서의 열방향을 선택하는 배선이다.
이때, 메모리부에 설치되는 선택 트랜지스터는, 로직부에 설치되는 트랜지스터와 비교해서 구동전압이 높기 때문에, 메모리부에 설치하는 트랜지스터와 로직부에 설치하는 트랜지스터의 게이트 절연막 등을 다른 두께로 형성하는 것이 바람직하다. 예를 들면 구동전압이 작고 임계전압의 편차가 작은 트랜지스터를 형성하고 싶을 경우에는 게이트 절연막이 얇은 박막트랜지스터를 설치하는 것이 바람직하고, 구동전압이 크고 게이트 절연막의 내압성이 높은 트랜지스터를 형성하고 싶을 경우에는 게이트 절연막이 두꺼운 박막트랜지스터를 설치하는 것이 바람직하다.
따라서, 본실시예에서는, 구동전압이 작고 임계전압의 편차를 작게 하고 싶은 로직부의 트랜지스터에 대하여는 막두께가 작은 절연막을 형성하고, 구동전압이 크고 게이트 절연막의 내압성이 요구되는 메모리부의 트랜지스터에 대하여는 막두께가 큰 절연막을 형성할 경우에 관해서 이하에 도면을 참조해서 설명한다. 이때, 도25∼도 27은 평면도를 나타내고, 도21∼도 24은 도25∼27에 있어서의 A-B 사이, C-D 사이, E-F 사이 및 G-H 사이의 단면도를 보이고 있다. 또한 A-B 사이 및 C-D 사이는 로직부에 설치되는 트랜지스터를 나타내고, E-F 사이는 메모리부에 설치되는 불휘발성 메모리 소자 및 트랜지스터에 대해서 비트선의 신장하는 방향을 나타내고, G-H 사이는 메모리부에 설치되는 불휘발성 메모리 소자에 대해서 워드 선의 신장하는 방향을 보이고 있다. 또한 본 실시예에서는, A-B 사이에 설치하는 박막트랜지스터를 p채널형, C-D사이, E-F 사이에 설치하는 박막트랜지스터를 n채널형일 경우에 관해서 설명하지만, 본 발명의 불휘발성 반도체 기억장치는 이것에 한정되는 것이 아니다.
우선, 기판(100) 위에 절연막(102)을 거쳐서 섬 형상의 반도체막 104, 106, 108, 및 110을 형성하고, 해당 섬 형상의 반도체막 104, 106, 108, 및 110을 덮도록 제1의 절연 막112, 114, 116,및 118을 각각 형성한다. 그리고, 제1의 절연막 112, 114, 116, 및 118을 덮도록 불휘발성 메모리 소자에 있어서 부유 게이트로서 기능하는 전하축적층(120)을 형성한다(도21a 참조). 섬 형상의 반도체막 104, 106, 108, 및 110은, 기판(100) 위에 미리 형성된 절연막(102) 위에 스퍼터법, LPCVD법, 플라즈마 CVD법 등을 사용해서 실리콘(Si)을 주성분으로 하는 재료(예를 들면 SixGe1-x 등) 등을 사용해서 비정질 반도체막을 형성하고, 해당 비정질 반도체막을 결정화시킨 후에 선택적으로 에칭하는 것에 의해 설치할 수 있다. 또한, 비정질 반도체막의 결정화는, 레이저 결정화법, RTA 또는 퍼니스 어닐로를 사용하는 열결정화법, 결정화를 조장하는 금속 원소를 사용하는 열결정화법 또는 이들 방법을 조합한 방법 등에 의해 행할 수 있다.
또한 레이저광의 조사에 의해 반도체막의 결정화 혹은 재결정화를 행할 경우에는, 레이저광의 광원으로서 LD 여기의 연속발진(CW) 레이저(YVO4, 제2고조파(파장 532nm))을 사용할 수 있다. 특히 제2고조파에 한정할 필요는 없지만, 제2고조파는 에너지 효율 점에서, 더욱 고차의 고조파보다 뛰어나다. CW 레이저를 반도체막에 조사하면, 연속적으로 반도체막에 에너지가 주어지기 때문에, 일단 반도체막을 용융 상태로 하면, 용융 상태를 계속시킬 수 있다. 더구나, CW 레이저를 주사함으로써 반도체막의 고액 계면을 이동시키고, 이 이동의 방향을 따라 일방향으로 긴 결정립을 형성할 수 있다. 또한 고체 레이저를 사용하는 것은, 기체 레이저 등과 비교하여, 출력의 안정성이 높고, 안정한 처리가 예상되기 때문이다. 이때, CW 레이저에 한하지 않고, 반복 주파수가 10MHz 이상의 펄스레이저를 사용하는 것도 가능하다. 반복 주파수가 높은 펄스레이저를 사용하면, 반도체막이 용융하고나서 고화할 때까지의 시간보다도 레이저의 펄스 간격이 짧으면, 항상 반도체막을 용융 상태로 머무르게 할 수 있고, 고액 계면의 이동에 의해 일방향으로 긴 결정립으로 구성되는 반도체막을 형성할 수 있다. 그 밖의 CW 레이저 및 반복 주파수가 10MHz 이상인 펄스 레이저를 사용할 수도 있다. 예를 들면 기체 레이저로서는, Ar 레이저, Kr 레이저, CO2 레이저 등이 있다. 고체 레이저로서, YAG 레이저, YLF 레이저, YAlO3 레이저, GdVO4 레이저, KGW 레이저, KYW 레이저, 알렉산드라이트 레이저, Ti:사파이어 레이저, Y203 레이저, YVO4 레이저 등이 있다. 또한 YAG 레이저, Y203 레이저, GdVO4 레이저, YVO4 레이저 등의 세라믹 레이저가 있다. 금속 증기 레이저로서 헬륨 카드뮴 레이저 등을 들 수 있다. 또한 레이저 발진기에 있어서, 레이저광을 TEM00(단일 횡 모드)로 발진해서 출사하면, 피조사면에 있어서 얻어지는 선상의 빔 스폿의 에너지 균일성을 상승시킬 수 있으므로 바람직하다. 그 밖에도, 펄스 발진의 엑시머 레이저를 사용해도 된다.
기판(100)은, 유리 기판, 석영기판, 금속기판(예를 들면 스테인레스 기판), 세라믹 기판, Si 기판 등의 반도체 기판으로부터 선택되는 것이다. 그 밖에도 플라스틱 기판으로서, 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프타레이트(PEN), 폴리에테르 술폰(PES), 아크릴 등의 기판을 선택할 수도 있다.
절연막(102)은, CVD법이나 스퍼터법 등을 사용하여, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘(SiOxNy)(x>y>0), 질화산화 실리콘(SiNxOy)(x>y>0) 등의 절연재료를 사용해서 형성한다. 예를 들면 절연막(102)을 2층 구조로 할 경우, 제1층째의 절연막으로서 질화산화 실리콘 막을 형성하고, 제2층째의 절연막으로서 산화 질화 실리콘 막을 형성하면 된다. 또한 제1층째의 절연막으로서 질화 실리콘 막을 형성하고, 제2층째의 절연막으로서 산화 실리콘 막을 형성해도 된다. 이렇게, 블록킹층으로서 기능하는 절연막(102)을 형성함으로써, 기판(100)으로부터 Na 등의 날칼리 금속이나 알칼리 토류 금속이, 이 위에 형성하는 소자에 악영향을 주는 것을 막을 수 있다. 또한, 기판(100)으로서 석영을 사용하는 것과 같을 경우에는 절연막(102)을 생략해도 된다.
이때, 본 실시예에 있어서의 기판(100) 상의 섬 형상의 반도체막을 사용해서 형성하는 트랜지스터는, 박막트랜지스터를 형성하는 것으로서 설명하지만 본 발명은 이것에 한정되지 않는다. 예를 들면 기판(100)은, n형 또는 p형의 도전형을 가지는 단결정 Si기판, 화합물 반도체 기판(GaAs 기판, InP 기판, GaN 기판, SiC 기판, 사파이어 기판, ZnSe 기판 등), 접착법 또는 SIMOX(Separation by Implanted Oxygen)법을 사용해서 제작된 SOI(Silicon on Insulator) 기판 등을 사용할 수 있다. 그 때문에 단결정 실리콘을 사용해서 섬 형상의 반도체막을 형성하고, 트랜지스터를 형성할 수 있다.
이때 단결정 Si 기판, 화합물 반도체 기판, 또는 SOI 기판을 사용할 때에는, 소자분리 영역은, 선택 산화법(LOCOS(Local Oxidation of Silicon)법) 또는 트렌치 분리법 등을 적당하게 사용할 수 있다. 또한 반도체기판에 형성된 p웰은, 반도체 기판에 p형의 도전형을 가지는 불순물원소를 선택적으로 도입함으로써 형성할 수 있다. p형을 나타내는 불순물 원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다.
제1의 절연막 112, 114, 116, 및 118은, 반도체막 104, 106, 108,및 110의 표면에 열처리 또는 플라즈마처리 등을 행함으로써 형성할 수 있다. 예를 들면 고밀도 플라즈마처리에 의해 해당 반도체막 104, 106, 108의 표면에 산화 처리, 질화처리 또는 산질화처리를 행함으로써, 해당 반도체막 104, 106, 108,및 110 위에 각각 산화막, 질화막 또는 산질화막이 되는 제1의 절연막 112, 114, 116, 및 118을 형성한다. 또한, 플라즈마 CVD법이나 스퍼터법에 의해 형성해도 된다.
예를 들면 반도체막 104, 106, 108, 및 110으로서 Si를 주성분으로 하는 반도체막을 사용해서 고밀도 플라즈마처리에 의해 산화 처리 또는 질화처리를 행했을 경우, 제1의 절연막 112, 114, 116,및 118로서 산화 실리콘(SiOx)막 또는 질화 실리콘(SiNx)막이 형성된다. 또한 고밀도 플라즈마처리에 의해 반도체막 104, 106, 108, 및 110의 표면에 산화 처리를 행한 후에, 다시 고밀도 플라즈마처리를 행함으로써 질화처리를 행해도 된다. 이 경우, 반도체막 104, 106, 108, 및 110에 접해서 산화 실리콘 막이 형성되고, 해당 산화 실리콘 막 위에 산소와 질소를 가지는 막(이하, 「산질화 실리콘 막」이라고 적는다)이 형성되고, 제1의 절연막 112, 114, 116, 및 118은 산화 실리콘 막과 산질화 실리콘 막이 적층된 막이 된다.
여기에서는, 제1의 절연막 112, 114, 116, 및 118을 1∼10nm, 바람직하게는 1∼5nm로 형성한다. 예를 들면 고밀도 플라즈마처리에 의해 반도체막 104, 106, 108, 및 110에 산화 처리를 행해 해당 반도체막 104, 106, 108,및 110의 표면에 개략 5nm의 산화 실리콘 막을 형성한 후, 고밀도 플라즈마처리에 의해 질화처리를 행해 산화 실리콘 막의 표면 또는 표면의 근방에 질소 플라즈마처리층을 형성한다. 구체적으로는, 우선, 산소분위기 하의 플라즈마처리에 의해 반도체막(14) 위에 3nm∼6nm의 두께로 산화 실리콘층(16a)을 형성한다. 그 후에 계속해서 질소분위기 하에서 플라즈마처리를 행함으로써 산화 실리콘층의 표면 또는 표면 근방에 질소 농도가 높은 질소 플라즈마처리층(16b)을 설치한다. 여기에서는, 질소분위기 하에서 플라즈마처리를 행함으로써, 산화 실리콘층(16a)의 표면에서 개략 1nm의 깊이에 질소를 20∼50원자%의 비율로 함유시킨 구조로 한다. 질소 플라즈마처리층에는, 산소와 질소를 함유한 실리콘(산질화 실리콘)이 형성되어 있다. 또한 이 때, 고밀도 플라즈마처리에 의한 산화 처리와 질화처리는 대기에 한번도 노출되지 않고 연속해서 행하는 것이 바람직하다. 고밀도 플라즈마처리를 연속해서 행함으로써, 오염물의 혼입의 방지나 생산 효율의 향상을 실현할 수 있다.
이때, 고밀도 플라즈마처리에 의해 반도체막을 산화할 경우에는, 산소를 포함하는 분위기 하(예를 들면 산소(O2) 또는 일산화이질소(N20)과 희가스(He, Ne, Ar, Kr, Xe의 적어도 하나를 포함한다) 분위기 하, 혹은 산소 또는 일산화이질소와 수소(H2)과 희가스 분위기 하)에서 행한다. 한편, 고밀도 플라즈마처리에 의해 반도체막을 질화할 경우에는, 질소를 포함하는 분위기 하(예를 들면 질소(N2)과 희가스(He, Ne, Ar, Kr, Xe의 적어도 하나를 포함한다) 분위기 하, 질소와 수소와 희가스 분위기 하, 혹은 NH3과 희가스 분위기 하)에서 플라즈마처리를 행한다.
희가스로서는, 예를 들면 Ar를 사용할 수 있다. 또한 Ar와 Kr를 혼합한 가스를 사용해도 된다. 고밀도 플라즈마처리를 희가스 분위기중에서 행했을 경우, 제1의 절연막 112, 114, 116, 및 118은, 플라즈마처리에 사용한 희가스(He, Ne, Ar, Kr, Xe의 적어도 하나를 포함한다)을 포함하고 있을 경우가 있고, Ar을 사용했을 경우에는 제1의 절연막 112, 114, 116,및 118에 Ar이 포함되어 있을 경우가 있다.
또한 고밀도 플라즈마처리는, 상기 가스의 분위기중에 있어서, 플라즈마의 전자밀도가 1×1011cm-3 이상이며, 플라즈마의 전자온도가 1.5eV 이하에서 행한다. 보다 자세한 것은, 플라즈마의 전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하에서, 플라즈마의 전자온도가 0.5eV 이상 1.5eV 이하에서 행한다. 플라즈마의 전자밀도가 고밀도이며, 기판(100) 위에 형성된 피처리물(여기에서는, 반도체막 104, 106, 108, 및 110) 부근에서의 플라즈마의 전자온도가 낮기 때문에, 피처리물에 대한 플라즈마에 의한 손상을 방지 할 수 있다. 또한 플라즈마의 전자밀도가 1×1011cm-3 이상으로 고밀도이기 때문에, 플라즈마처리를 사용하여, 피처리물을 산화 또는 질화하는 것에 따라서 형성되는 산화막 또는 질화막은, CVD법이나 스퍼터법 등에 의해 형성된 막과 비교해서 막두께 등의 균일성이 뛰어나고, 또한 치밀한 막을 형성할 수 있다. 또한 플라즈마의 전자온도가 1.5eV 이하로 낮기 때문에, 종래의 플라즈마처리나 열산화법과 비교해서 저온도에서 산화 또는 질화처리를 행할 수 있다. 예를 들면 유리 기판의 왜곡점보다도 100도 이상 낮은 온도에서 플라즈마처리를 실시해도 충분하게 산화 또는 질화처리를 행할 수 있다. 플라즈마를 형성하기 위한 주파수로서는, 마이크로파(예를 들면 2.45GHz) 등의 고주파를 사용할 수 있다.
본 실시예에서는, 고밀도 플라즈마처리에 의해 피처리물의 산화 처리를 행할 경우, 산소(02), 수소(H2)과 아르곤(Ar)과의 혼합 가스를 도입한다. 여기에서 사용하는 혼합 가스는, 산소를 0.1∼100sccm, 수소를 0.1∼100sccm, 아르곤을 100∼5000sccm으로서 도입하면 된다. 또한, 산소:수소:아르곤=1:1:100의 비율로 혼합 가스를 도입하는 것이 바람직하다. 예를 들면 산소를 5sccm, 수소를 5sccm, 아르곤을 500sccm으로서 도입하면 된다.
또한 고밀도 플라즈마처리에 의해 질화처리를 행할 경우, 질소(N2)과 아르곤(Ar)과의 혼합 가스를 도입한다. 여기에서 사용하는 혼합 가스는, 질소를 20∼2000sccm, 아르곤을 100∼10000sccm으로서 도입하면 된다. 예를 들면 질소를 200sccm, 아르곤을 1000sccm으로서 도입하면 된다.
본 실시예에 있어서, 메모리부에 설치된 반도체막(108) 위에 형성되는 제1의 절연막(116)은, 뒤에 완성되는 불휘발성 메모리 소자에 있어서, 터널 절연막으로서 기능한다. 따라서, 제1의 절연막(116)의 막두께가 얇을수록, 터널 전류가 흐르기 쉬어, 메모리로서 고속동작이 가능해 진다. 또한 제1의 절연막(116)의 막두께가 얇을수록, 뒤에 형성되는 부유 게이트에 저전압으로 전하를 축적시키는 것이 가능해지기 때문에, 불휘발성 반도체 기억장치의 소비 전력을 저감할 수 있다. 그 때문에 제1의 절연막 112, 114, 116,및 118은, 막두께를 얇게 형성하는 것이 바람직하다.
일반적으로, 반도체막 위에 절연막을 얇게 형성하는 방법으로서 열산화법이 있지만, 기판(100)으로서 유리 기판 등의 융점이 충분하게 높지 않은 기판을 사용할 경우에는, 열산화법에 의해 제1의 절연막 112, 114, 116,및 118을 형성하는 것은 대단히 곤란하다. 또한 CVD법이나 스퍼터링법에 의해 형성한 절연막은, 막의 내부에 결함을 포함하고 있기 때문에 막질이 충분하지 않고, 막두께를 얇게 형성했을 경우에는 핀홀 등의 결함이 생기는 문제가 있다. 또한 CVD법이나 스퍼터링법에 의해 절연막을 형성했을 경우에는, 반도체막의 단부의 피복이 충분하지 않아, 뒤에 제1의 절연막(116) 위에 형성되는 도전막 등과 반도체막이 단락하는 경우가 있다. 따라서, 본 실시예에서 도시된 것과 같이, 고밀도 플라즈마처리에 의해 제1의 절연막 112, 114, 116,및 118을 형성함으로써, CVD법이나 스퍼터링법등에 의해 형성한 절연막보다 치밀한 절연막을 형성할 수 있고, 또한 반도체막 104, 106, 108, 및 110의 단부를 제1의 절연막 112, 114, 116, 및 118로 충분하게 피복할 수 있다. 그 결과, 메모리로서 고속동작이나 전하 유지 특성을 향상시킬 수 있다. 또한, CVD법이나 스퍼터링법에 의해 제1의 절연막 112, 114, 116,및 118을 형성했을 경우에는, 절연막을 형성한 후에 고밀도 플라즈마처리를 행해 해당 절연막의 표면에 산화 처리, 질화처리 또는 산질화처리를 행하는 것이 바람직하다.
전하축적층(120)은, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄 합금 등의 막으로 형성할 수 있다. 또한, 본 실시예에서는 특히, 전하축적층(120)을 게르마늄(Ge), 실리콘 게르마늄 합금 등의 게르마늄을 포함하는 막으로 형성하는 것이 바람직하다. 여기에서는, 전하축적층(120)으로서, 게르마늄 원소를 포함하는 분위기중 (예를 들면 GeH4)에서 플라즈마 CVD법을 행함으로써, 게르마늄을 주성분으로 하는 막을 1∼20nm, 바람직하게는 5∼10nm로 형성한다. 상기 실시예에 있어서 도시된 것과 같이, 반도체막으로서 Si을 주성분으로 하는 재료를 사용해서 형성하고, 해당 반도체막 위에 터널 절연막으로서 기능하는 제1의 절연막을 거쳐서 Si보다 에너지갭이 작은 게르마늄을 포함하는 막을 전하축적층으로서 설치했을 경우, 반도체막의 전하에 대한 절연막에 의해 형성되는 제1 장벽에 대하여 전하축적층의 전하에 대한 절연막에 의해 형성되는 제2의 장벽이 에너지적으로 높아진다. 그 결과, 반도체막으로부터 전하축적층에 전하를 주입하기 쉽게 할 수 있어, 전하축적층으로부터 전하가 소실되는 것을 막을 수 있다. 즉, 메모리로서 동작할 경우에, 저전압에서 고효율의 기록을 할 수 있고, 또한 전하유지 특성을 향상시킬 수 있다. 또한 메모리부에 설치된 반도체막(108) 위에 형성되는 전하축적층(120)은, 뒤에 완성되는 불휘발성 메모리 소자에 있어서, 부유 게이트로서 기능한다.
이때, 전하축적층(120)으로서, 질화 실리콘, 질화 게르마늄, 질화 실리콘 게르마늄 중, 어느 한 개의 1층 혹은 다층으로 형성해도 된다. 전하축적층(120)을 질화 실리콘, 질화 게르마늄, 질화 실리콘 게르마늄으로 형성함에 의해, 절연막이면서도 질화막 내에 있어서의 복수의 트랩 순위로 반도체막에서 터널 절연막을 거쳐서 주입되는 전하를 트랩(포획한다고도 한다)할 수 있다. 즉, 전하축적층(120)을 질화 실리콘, 질화 게르마늄, 질화 실리콘 게르마늄으로 형성함에 의해, 복수의 트랩 순위로 전하를 트랩할 수 있고, 터널 절연막의 일부에 결함이 있었다고 하더라도 일부의 축적 전하가 소실할 뿐이기 때문에, 전하를 계속 트랩할 수 있다. 그 때문에 터널 절연막의 막두께를 한층 더 얇게 형성할 수 있고, 또 전하의 유지라고 하는 점에 있어서도 신뢰성이 높은 불휘발성 메모리 소자를 얻을 수 있기 때문에 적합하다. 더구나, 전하축적층(120)을 질화 실리콘, 질화 게르마늄, 질화 실리콘 게르마늄으로 형성함에 의해, 터널 절연막의 막두께를 얇게 할 수 있으므로, 불휘발성 메모리 소자 자체의 미세화를 용이하게 할 수 있으므로 적합하다.
다음에 반도체막 104, 106 위에 형성된, 제1의 절연막 112, 114과 전하축적층(120)을 선택적으로 제거하여, 반도체막 108, 110 위에 형성된, 제1의 절연막 116, 118과 전하축적층(120)을 잔존시킨다. 여기에서는, 메모리부에 설치된 반도체막 108, 110, 제1의 절연막 116, 118, 전하축적층(120)을 선택적으로 레지스트로 덮고, 반도체막 104, 106 위에 형성된, 제1의 절연막 112, 114과 전하축적층(120)을 에칭함으로써 선택적으로 제거한다(도21b 참조).
다음에 반도체막 104, 106과, 반도체막 108, 110의 윗쪽에 형성된 전하축적층(120)의 일부를 덮도록 레지스트(122)를 형성하고, 해당 레지스트(122)에 덮어져 있지 않은 전하축적층(120)을 에칭해서 선택적으로 제거함으로써, 전하축적층(120)의 일부를 잔존시켜, 전하축적층(121)을 형성한다(도21c, 도25 참조).
다음에 반도체막 104, 106과, 반도체막 108, 110의 윗쪽에 형성된 제1의 절연막 116, 118과 전하축적층 121을 덮도록 제2의 절연막(128)을 형성한다(도22a 참조).
제2의 절연막(128)은, CVD법이나 스퍼터링법 등을 사용하여, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘(SiOxNy)(x>y>0), 질화산화 실리콘(SiNxOyy)(x>y>0) 등의 절연재료를 사용해서 단층 또는 적층해서 형성한다. 예를 들면 제2의 절연막(128)을 단층으로 설치할 경우에는, CVD법에 의해 산화 질화 실리콘 막또는 질화산화 실리콘 막을 5∼50nm의 막두께로 형성한다. 또한 제2의 절연막(128)을 3층 구조로 설치할 경우에는, 제1층째의 절연막으로서 산화 질화 실리콘 막을 형성하고, 제2층째의 절연막으로서 질화 실리콘 막을 형성하고, 제3층째의 절연막으로서 산화 질화 실리콘 막을 형성한다. 또한 그 밖에도 제2의 절연막(128)으로서, 게르마늄의 산화물 또는 질화물을 사용해도 된다. 또한 제2의 절연막(128)은, 제1의 절연막과 비교해서 유전율이 큰 재료인 산화 알루미늄(AlOx), 산화 하프늄(HfOx) 또는 산화 탈타르(TaOx)을 포함하는 막을 형성하여도 된다.
이때, 반도체막 108의 윗쪽에 형성된 제2의 절연막(128)은, 뒤에 완성되는 불휘발성 메모리 소자에 있어서 콘트롤 절연막으로서 기능하고, 반도체막 110의 윗쪽에 형성된 제2의 절연막(128)은, 뒤에 완성되는 불휘발성 메모리 소자에 있어서 게이트 절연막으로서 기능한다.
다음에 반도체막 108, 110의 윗쪽에 형성된 제2의 절연막(128)을 덮도록 레지스트(130)를 선택적으로 형성하고, 반도체막 104, 106 위에 형성된 제2의 절연막(128)을 에칭에 의해 선택적으로 제거한다(도22b 참조).
다음에 반도체막 104, 106을 덮도록 제3의 절연막 132, 134을 각각 형성한다(도23a 참조).
제3의 절연막 132, 134은, 상기 제1의 절연막 112, 114, 116,및 118의 형성 방법에서 나타낸 어느 한가지 방법을 사용해서 형성한다. 예를 들면 고밀도 플라즈마처리에 의해 반도체막 104, 106의 표면에 산화 처리, 질화처리 또는 산질화처리를 행함으로써, 해당 반도체막 104, 106 위에 각각 실리콘의 산화막, 질화막 또는 산질화막이 되는 제3의 절연막 132, 134을 형성한다.
여기에서는, 제3의 절연막 132, 134을 1∼20nm, 바람직하게는 1∼10nm로 형성한다. 예를 들면 고밀도 플라즈마처리에 의해 반도체막 104, 106에 산화 처리를 행해 해당 반도체막 104, 106의 표면에 산화 실리콘 막을 형성한 후, 고밀도 플라즈마처리에 의해 질화처리를 행해 산화 실리콘 막의 표면 또는 표면의 근방에 질소 플라즈마 처리층을 형성한다. 또한 이 경우, 반도체막 108의 윗쪽에 형성된 제2의 절연막(128)의 표면에도 산화 처리 또는 질화처리가 행해지고, 산화막 또는 산질화막이 형성된다. 반도체막 104, 106의 윗쪽에 형성된 제3의 절연막(132, 134)은, 뒤에 완성되는 트랜지스터에 있어서 게이트 절연막으로서 기능한다.
다음에 반도체막 104, 106의 윗쪽에 형성된 제3의 절연막(132, 134), 반도체막 108의 윗쪽에 형성된 제2의 절연막(128)을 덮도록 도전막을 형성한다(도23b 참조). 여기에서는, 도전막으로서, 도전막 136과 도전막 138을 순차적으로 적층 해서 형성한 예를 나타내고 있다. 물론, 도전막은, 단층 또는 3층 이상의 적층 구조로 형성해도 된다.
도전막 136, 138로서는, 탄타르(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오븀(Nb) 등으로부터 선택된 원소 또는 이들 원소를 주성분으로 하는 합금 재료 혹은 화합물 재료로 형성할 수 있다. 또한 이들 원소를 질화 밑 금속질화막으로 형성할 수도 있다. 그 밖에도, 인 등의 불순물 원소를 도핑한 다결정 실리콘으로 대표되는 반도체재료에 의해 형성할 수도 있다.
여기에서는, 도전막 136으로서 질화 탄타르를 사용해서 형성하고, 그 위에 도전막 138로서 텅스텐을 사용해서 적층구조로 설치한다. 또한 그 밖에도, 도전막 136으로서, 질화 텅스텐, 질화 몰리브덴 또는 질화 티타늄으로부터 선택된 단층 또는 적층막을 사용하고, 도전막 138로서, 탄타르, 몰리브덴, 티타늄으로부터 선택된 단층 또는 적층막을 사용할 수 있다.
다음에 적층해서 설치된 도전막 136, 138을 선택적으로 에칭해서 제거함으로써, 반도체막 104, 106, 108,및 110의 윗쪽의 일부에 도전막 136, 138을 잔존시켜, 각각 게이트 전극으로서 기능하는 도전막 140, 142, 144, 146을 형성한다(도23c, 도26 참조). 또한, 메모리부에 설치된 반도체막(108)의 윗쪽에 형성되는 도전막(144)은, 뒤에 완성되는 불휘발성 메모리 소자에 있어서 제어 게이트로서 기능한다. 또한 도전막 140, 142, 146은, 뒤에 완성되는 트랜지스터에 있어서 게이트 전극으로서 기능한다.
다음에 반도체막 104를 덮도록 레지스트(148)를 선택적으로 형성하고, 해당 레지스트(148), 도전막 142, 144, 146을 마스크로 하여 반도체막 106, 108에 불순물 원소를 도입함으로써 불순물 영역을 형성한다(도24a 참조). 불순물 원소로서는, n형을 부여하는 불순물 원소 또는 p형을 부여하는 불순물원소를 사용한다. n형을 나타내는 불순물원소로서는, 인(P)이나 비소(As) 등을 사용할 수 있다. p형을 나타내는 불순물원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다. 여기에서는, 불순물원소로서, 인(P)을 사용한다.
도24a에 있어서는, 불순물 원소를 도입함으로써, 반도체막 106에 소스 영역 또는 드레인 영역을 형성하는 불순물 영역 152과 채널 형성 영역 150이 형성된다. 또한 반도체막 108에는, 소스 영역 또는 드레인 영역을 형성하는 고농도 불순물 영역(156)과 LDD 영역을 형성하는 저농도 불순물 영역(158)과 채널 형성 영역(154)이 형성된다. 또한 반도체막 108에는, 소스 영역 또는 드레인 영역을 형성하는 불순물 영역(162)과 채널 형성 영역(160)이 형성된다.
또한 반도체막 108에 형성되는 저농도 불순물 영역(158)은, 도24a에 있어서 도입된 불순물원소가 부유 게이트로서 기능하는 전하축적층(121)을 꿰뚫고 나감으로써 형성된다. 따라서, 반도체막 108에 있어서, 도전막 144 및 전하축적층 121의 양쪽과 겹치는 영역에 채널 형성 영역(154)이 형성되고, 전하축적층 121과 겹친 도전막 144과 겹치지 않는 영역에 저농도 불순물 영역(158)이 형성되고, 전하축적층 121 및 도전막 144의 양쪽과 겹치지 않는 영역에 고농도 불순물 영역(156)이 형성된다.
또한, 전하축적층(121)과 도전막 144의 양쪽의 크기를 다르게 하는 것 및 전하축적층(121)과 도전막 144의 양쪽이 설치하는 위치를 어긋나게 하여 형성하는 것도 가능하다. 그 때문에 불휘발성 메모리 소자에 있어서의 n형을 부여하는 불순물 원소 또는 p형을 부여하는 불순물원소의 반도체막에의 도입을 선택적으로 행하는 것, 및 불순물원소의 농도를 선택적으로 바꿀 수 있는 것이 가능하기 때문에 적합하다.
다음에 반도체막 106, 108, 110을 덮도록 레지스트(166)를 선택적으로 형성하고, 해당 레지스트(166), 도전막 140을 마스크로 하여 반도체막(104)에 불순물 원소를 도입함으로써 불순물 영역을 형성한다(도24b 참조). 불순물 원소로서는, n형을 부여하는 불순물원소 또는 p형을 부여하는 불순물원소를 사용한다. n형을 나타내는 불순물 원소로서는, 인(P)이나 비소(As) 등을 사용할 수 있다. p형을 나타내는 불순물 원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다. 여기에서는, 도24a에서 반도체막 106, 108에 도입한 불순물원소와 다른 도전형을 가지는 불순물원소(예를 들면 붕소(B))을 도입한다. 그 결과, 반도체막(104)에 소스 영역 또는 드레인영역을 형성하는 불순물 영역(170)과 채널 형성 영역(168)을 형성한다.
다음에 제2의 절연막(128), 제3의 절연막 132, 134, 도전막 140, 142, 144, 146을 덮도록 절연막(172)을 형성하고, 해당 절연막(172) 위에 반도체막 104, 106, 108에 각각 형성된 불순물영역 152, 162, 170과 전기적으로 접속하는 도전막(174)을 형성한다(도24c, 도27 참조).
절연막(172)은, CVD법이나 스퍼터링법 등에 의해, 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산화 질화 실리콘(SiOxNy)(x>y), 질화산화 실리콘(SiNxOy)(x>y) 등의 산소 또는 질소를 가지는 절연막이나 DLC(다이아몬드 라이크 카본) 등의 탄소를 포함하는 막, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 아크릴 등의 유기재료 또는 실록산 수지 등의 실록산 재료로 이루어진 단층 또는 적층 구조로 설치할 수 있다. 또한, 실록산 재료란는, Si-0-Si 결합을 포함하는 재료에 해당한다. 실록산은, 실리콘(Si)과 산소(0)의 결합으로 골격구조가 구성된다. 치환기로서, 적어도 수소를 포함하는 유기기(예를 들면 알킬기, 방향족 탄화수소)을 사용할 수 있다. 치환기로서, 플루오르기를 사용할 수도 있다. 또는 치환기로서, 적어도 수소를 포함하는 유기기와, 플루오르기를 사용해도 된다.
도전막(174)은, CVD법이나 스퍼터링법 등에 의해, 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄타르(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 망간(Mn), 네오듐(Nd), 탄소(C), 실리콘(Si)으로부터 선택된 원소, 또는 이들 원소를 주성분으로 하는 합금재료 혹은 화합물재료로, 단층 또는 적층 구조로 형성한다. 알루미늄을 주성분으로 하는 합금재료란, 예를 들면 알루미늄을 주성분으로 하고 니켈을 포함하는 재료, 또는, 알루미늄을 주성분으로 하고 니켈과, 탄소와 실리콘의 한쪽 또는 양쪽을 포함하는 합금재료에 해당한다. 도전막(174)은, 예를 들면 배리어 막과 알루미늄 실리콘(Al-Si)막과 배리어 막의 적층구조, 배리어 막과 알루미늄 실리콘(Al-Si)막과 질화 티타늄(TiN)막과 배리어 막의 적층구조를 채용하면 된다. 이때, 배리어 막이란, 티타늄, 티타늄의 질화물, 몰리브덴, 또는 몰리브덴의 질화물로 이루어진 박막에 해당한다. 알루미늄이나 알루미늄 실리콘은 저항값가 낮게, 저렴하기 때문에, 도전막(174)을 형성하는 재료로서 최적이다. 또한 상층과 하층의 배리어층을 설치하면, 알루미늄이나 알루미늄 실리콘의 힐록의 발생을 방지할 수 있다. 또한 환원성이 높은 원소인 티타늄으로 이루어진 배리어 막을 형성하면, 결정질 반도체막 위에 얇은 자연 산화막이 생겼다고 하더라도, 이 자연 산화막을 환원하고, 결정질 반도체막과 양호한 콘택을 취할 수 있다.
본 실시예는, 본 명세서에서 나타낸 것 이외의 실시형태 또는 실시예와 조합해서 행할 수 있다.
[실시예 4]
본 실시예에서는, 전술한 본 발명의 불휘발성 반도체 기억장치를 구비한 비접촉으로 데이터의 입출력이 가능한 반도체장치의 적용예에 관해서 도면을 참조해서 이하에서 설명한다. 비접촉으로 데이터의 입출력이 가능한 반도체장치는 이용의 형태에 따라서는, RFID 태그, ID 태그, IC태그, IC칩, RF태그, 무선 태그, 전자 태그 또는 무선 칩으로도 불린다.
반도체장치(800)는, 비접촉으로 데이터를 교신하는 기능을 가지고, 고주파회로(810), 전원회로(820), 리셋트 회로(830), 클록 발생 회로(840), 데이터 복조 회로(850), 데이터 변조 회로(860), 다른 회로의 제어를 행하는 제어회로(870), 기억 회로(880) 및 안테나(890)를 가지고 있다(도28a). 고주파회로(810)는 안테나(890)에서 신호를 수신하고, 데이터 변조 회로(860)에서 수신한 신호를 안테나(890)에 출력하는 회로이며, 전원회로(820)는 수신 신호로부터 전원전위를 생성하는 회로이며, 리셋트 회로(830)는 리셋트 신호를 생성하는 회로이며, 클록 발생 회로(840)는 안테나(890)로부터 입력된 수신 신호를 기초로 각종 클록 신호를 생성하는 회로이며, 데이터 복조 회로(850)는 수신 신호를 복조해서 제어회로(870)에 출력하는 회로이며, 데이터 변조 회로(860)는 제어회로(870)로부터 수신한 신호를 변조하는 회로이다. 또한 제어회로(870)로서는, 예를 들면 코드 추출 회로(910), 코드 판정 회로(920), CRC판정 회로(930) 및 출력 유닛 회로(940)가 설치된다. 또한, 코드 추출 회로(910)은 제어회로(870)에 보내져 온 명령에 포함되는 복수의 코드를 각각 추출하는 회로이며, 코드 판정 회로(920)는 추출된 코드와 레퍼런스에 해당하는 코드를 비교해서 명령의 내용을 판정하는 회로이며, CRC판정 회로(930)는 판정된 코드에 의거하여 송신 에러 등의 유무를 검출하는 회로이다.
다음에 전술한 반도체장치의 동작의 일례에 관하여 설명한다. 우선, 안테나(890)에 의해 무선신호가 수신된다. 무선신호는 고주파회로(810)를 거쳐서 전원회로(820)에 보내지고, 고전원전위(이하, VDD라고 적는다)가 생성된다. VDD는 반도체장치(800)가 가지는 각 회로에 공급된다. 또한 고주파회로(810)를 거쳐서 데이터 복조 회로(850)에 보내진 신호는 복조된다(이하, 복조 신호). 더구나, 고주파회로(810)를 거쳐서 리셋트 회로(830) 및 클록 발생 회로(840)를 통과한 신호 및 복조 신호는 제어회로(870)에 보내진다. 제어회로(870)에 보내진 신호는, 코드 추출 회로(910), 코드 판정 회로(920) 및 CRC판정 회로(930) 등에 의해 해석된다. 그리고, 해석된 신호에 따라서, 기억 회로(880) 안에 기억되어 있는 반도체장치의 정보가 출력된다. 출력된 반도체장치의 정보는 출력 유닛 회로(940)를 통해 부호화된다. 더구나, 부호화된 반도체장치(800)의 정보는 데이터 변조 회로(860)에서 변조되어, 안테나(890)에 의해 무선신호에 실어서 송신된다. 또한, 반도체장치(800)를 구성하는 복수의 회로에 있어서는, 저전원전위(이하, VSS)는 공통이며, VSS는 GND로 할 수 있다. 또한 본 발명의 불휘발성 반도체 기억장치를 기억 회로(880)에 적용할 수 있다. 본 발명의 불휘발성의 반도체기억장치는, 구동전압을 낮게 할 수 있으므로, 비접촉으로 데이터를 교신할 수 있는 거리를 늘리는 것이 가능해 진다.
이와 같이, 리더/라이터로부터 반도체장치(800)에 신호를 보내고, 해당 반도체장치(800)에서 보내져 온 신호를 리더/라이터에서 수신함으로써, 반도체장치의 데이터를 판독하는 것이 가능해진다.
또한 반도체장치(800)는, 각 회로에의 전력의 공급을 전자파의 정류화 및 평활화에 의해 행하는 반도체장치로 해도 되고, 배터리를 탑재해서 전자파에 의해 배터리를 충전해 각 회로에 전력의 공급을 행하는 반도체장치로 해도 된다.
다음에 비접촉으로 데이터의 입출력이 가능한 반도체장치의 사용 형태의 일례에 관하여 설명한다. 표시부(3210)를 포함하는 휴대 단말의 측면에는, 리더/라이터(3200)가 설치되고, 물품(3220)의 측면에는 반도체장치(3230)가 설치된다(도28b). 물품(3220)에 설치된 반도체장치(3230)에 리더/라이터(3200)를 덮어 가리면, 표시부(3210)에 물품 원재료나 원산지, 생산 공정마다의 검사 결과나 유통 과정의 이력 등, 더구나 상품의 설명 등의 상품에 관한 정보가 표시된다. 또한 상품(3260)을 벨트 콘베이어에 의해 반송할 때에, 리더/라이터(3240)와, 상품(3260)에 설치된 반도체장치(3250)를 사용하여, 상기 상품(3260)의 검품을 행할 수 있다(도28c). 이렇게, 시스템에 반도체장치를 활용함으로써 정보의 추출을 간단하게 행할 수 있고, 고기능화와 고부가가치화를 실현한다.
또한 본 발명의 불휘발성 반도체 기억장치는, 메모리를 구비한 모든 분야의 전자기기에 사용하는 것이 가능하다. 예를 들면 본 발명의 불휘발성 반도체 기억장치를 적용한 전자기기로서, 카메라(비디오카메라, 디지탈 카메라 등), 고글형 디스플레이(헤드마운트 디스플레이), 네비게이션 시스템, 음향재생장치(카 오디오, 오디오 콤포넌트 등), 컴퓨터, 게임 기기, 휴대 정보단말(모바일 컴퓨터, 휴대전화, 휴대형 게임기 또는 전자서적 등), 기록 매체를 구비한 화상재생장치(구체적으로는 DVD(digital versatile disc) 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 구비한 장치) 등을 들 수 있다. 그들 전자기기의 구체적인 예를 도29에 나타낸다.
도29a 및 도 29b는, 디지탈 카메라를 보이고 있다. 도29b는, 도29a의 이면측을 도시한 도면이다. 이 디지탈 카메라는, 하우징(2111), 표시부(2112), 렌즈(2113), 조작 키(2114), 셔터(2115) 등을 가진다. 또한 취득가능한 불휘발성의 메모리(2116)를 구비하고 있고, 해당 디지탈 카메라에서 촬영한 데이터를 메모리(2116)에 기억시켜 두는 구성으로 되어 있다. 메모리(2116)는, 불휘발성의 반도체 기억장치를 사용함으로써 본 발명의 NAND형 불휘발성 메모리의 데이터 소거방법을 사용할 수 있다.
또한 도29c는, 휴대전화를 나타내고 있고, 휴대 단말의 1개의 대표예이다. 이 휴대전화는 하우징(2121), 표시부(2122), 조작 키(2123) 등을 포함한다. 또한 휴대전화는, 취득가능한 불휘발성의 메모리(2125)를 구비하고 있고, 해당 휴대전화의 전화번호 등의 데이터, 영상, 음악 데이터 등을 메모리(2125)에 기억시켜 재생할 수 있다. 메모리(2125)는, 불휘발성의 반도체 기억장치를 사용함으로써 본 발명의 NAND형 불휘발성 메모리의 데이터 소거방법을 사용할 수 있다.
또한, 도29d는, 디지탈 플레이어를 나타내고 있고, 오디오 장치의 1개의 대표예이다. 도29d에 나타내는 디지탈 플레이어는, 본체(2130), 표시부(2131), 메모리부(2132), 조작부(2133), 이어폰((2134) 등을 포함하고 있다. 또한, 이어폰(2134) 대신에 헤드폰이나 무선 이어폰을 사용할 수 있다. 메모리부(2132)는, 불휘발성의 반도체기억장치를 사용함으로써 본 발명의 NAND형 불휘발성 메모리의 데이터 소거방법을 사용할 수 있다. 또한 기록 용량이 20∼200GB(GB)인 NAND형 불휘발성 메모리를 사용하고, 조작부(2133)를 조작함에 의해, 영상이나 음성(음악)을 기록, 재생할 수 있다. 또한, 표시부(2131)는 흑색의 배경에 백색의 문자를 표시함으로써 소비 전력을 억제할 수 있다. 이것은 휴대형의 오디오 장치에 있어서 특히 유효하다. 또한, 메모리부(2132)에 설치된 불휘발성의 반도체기억장치는, 추출 가능한 구성으로 해도 된다.
또한, 도29e는, 전자 북(전자 페이퍼라고도 한다)을 나타내고 있다. 이 전자 북은, 본체(2141), 표시부(2142), 조작 키(2143), 메모리부(2144)를 포함하고 있다. 또한 모뎀이 본체(2141)에 내장되어 있어도 되고, 무선으로 정보를 송수신할 수 있는 구성으로 해도 된다. 메모리부(2144)는 불휘발성의 반도체 기억장치를 사용함으로써, 본 발명의 NAND형 불휘발성 메모리의 데이터 소거방법을 사용할 수 있다. 또한, 기록 용량이 20∼200GB(GB)의 NAND형 불휘발성 메모리를 사용하고, 조작 키(2143)를 조작함으로써, 영상이나 음성(음악)을 기록, 재생할 수 있다. 또한, 메모리부(2144)에 설치된 불휘발성의 반도체 기억장치는, 추출 가능한 구성으로 해도 된다.
이상과 같이, 본 발명의 NAND형 불휘발성 메모리의 데이터 소거방법의 적용 범위는 극히 넓고, 메모리를 가지는 것이면 모든 분야의 전자기기에 사용하는 것이 가능하다.
이때, 본 실시예는, 본 명세서 중의 실시형태 및 다른 실시예의 어떠한 기재와도 자유롭게 조합하여 실시하는 것이 가능하다.
01: 반도체막
02: 절연막
03: 부유 게이트
04: 절연막
05: 제어 게이트
10: 기판
11: Ｅｇ
12: 절연막
14: 반도체막
16: 절연막
18: 불순물 영역
20: 부유 게이트
22: 절연막
24: 제어 게이트
26: 게이트
31: 불휘발성 메모리 소자
34: 반도체막
36: 반도체막
38: 반도체막
40: 반도체막
52: 메모리 셀 어레이
54: 주변회로
56: 어드레스 버퍼
58: 콘트롤 회로
60: 승압회로
62: 로우 디코더
64: 칼럼 디코더
66: 센스 앰프
68: 데이터 버퍼
70: 데이터 입출력 버퍼
80: 안테나
82: 유전체판
84: 가스 공급부
86: 배기구
88: 지지대
90: 온도제어부
92: 마이크로파 공급부
94: 플라즈마
9100: 선택 트랜지스터
100: 기판
9101: 불휘발성 메모리 소자
101: 기판
9102: 불휘발성 메모리 소자
102: 절연막
9103: 불휘발성 메모리 소자
104: 반도체막
106: 반도체막
9108: 불휘발성 메모리 소자
108: 반도체막
110: 반도체막
112: 절연막
116: 절연막
9118: NAND형 셀
120: 전하축적층
121: 전하축적층
122: 레지스트
128: 절연막
130: 레지스트
132: 절연막
136: 도전막
138: 도전막
140: 도전막
142: 도전막
144: 도전막
148: 레지스트
150: 채널 형성 영역
152: 불순물 영역
154: 채널 형성 영역
156: 불순물 영역
156: 고농도 불순물 영역
158: 저농도 불순물 영역
160: 채널 형성 영역
162: 불순물 영역
166: 레지스트
168: 채널 형성 영역
16a: 산화 실리콘층
16b: 질소 플라즈마 처리층
170: 불순물 영역
172: 절연막
174: 도전막
18a: 소스 영역
18b: 드레인 영역
200: 디코더
201: 전압변환회로
202: 로직 회로
203: 로직 회로
20a: 부유 게이트 전극층
20b: 부유 게이트 전극층
22a: 질화 실리콘층
22b: 산화 실리콘층
24a: 금속질화물층
24b: 금속층
800: 반도체장치
810: 고주파회로
820: 전원회로
830: 리셋트 회로
840: 클록 발생 회로
850: 데이터 복조 회로
860: 데이터 변조 회로
870: 제어회로
880: 기억 회로
890: 안테나
910: 코드 추출 회로
920: 코드 판정 회로
930: ＣＲＣ 판정 회로
940: 출력 유닛 회로
1225: 메모리
200A: 기간
200B: 기간
2111: 하우징
2112: 표시부
2113: 렌즈
2114: 조작 키
2115: 셔터
2116: 메모리
2121: 하우징
2122: 표시부
2123: 조작 키
2125: 메모리
2130: 본체
2131: 표시부
2132: 메모리부
2133: 조작부
2134: 이어폰
2141: 본체
2142: 표시부
2143: 조작 키
2144: 메모리부
3001: P웰
3002: P웰
3200: 리더/라이터
3210: 표시부
3220: 물품
3230: 반도체장치
3240: 리더/라이터
3250: 반도체장치
3260: 상품
5001: P웰
5002: P웰
9200: 디코더
9201: 전압변환회로
9202: 로직회로
9203: 로직회로

Claims (20)

  1. 서로 떨어져 형성된 한 쌍의 불순문 영역 사이에 채널형성영역을 포함하는 반도체 영역;
    상기 채널형성영역 위의 제 1 절연층;
    상기 제 1 절연층을 개재한 상기 채널형성영역 위의 부유 게이트;
    상기 부유 게이트 위의 질화막;
    상기 질화막을 개재한 상기 부유 게이트 위의 제 2 절연층; 및
    상기 제 2 절연층을 개재한 상기 부유 게이트 위의 제어 게이트를 포함하는, 불휘발성 반도체 메모리 장치.
  2. 서로 떨어져 형성된 한 쌍의 불순문 영역 사이에 채널형성영역을 포함하는 반도체 영역;
    상기 채널형성영역 위의 제 1 절연층;
    상기 제 1 절연층 위의 제 1 질화막;
    상기 제 1 절연층과 상기 제 1 질화막을 개재한 상기 채널형성영역 위의 부유 게이트;
    상기 부유 게이트 위의 제 2 질화막;
    상기 제 2 질화막을 개재한 상기 부유 게이트 위의 제 2 절연층; 및
    상기 제 2 질화막과 상기 제 2 절연층을 개재한 상기 부유 게이트 위의 제어 게이트를 포함하는, 불휘발성 반도체 메모리 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 절연층은, 산화 알루미늄, 산화 하프늄 및 산화 탄탈로 이루어진 군으로부터 선택된 재료를 포함하는, 불휘발성 반도체 메모리 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 부유 게이트는, 게르마늄을 포함한 재료로 형성된, 불휘발성 반도체 메모리 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 부유 게이트는, 실리콘 및 게르마늄을 포함하는 질화물을 포함하는 재료로 형성된, 불휘발성 반도체 메모리 장치.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 영역은, 반도체 기판의 일부인, 불휘발성 반도체 메모리 장치.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 영역은, SOI(Silicon-On-Insulator) 기판에 포함된 단결정 반도체 재료를 포함하는, 불휘발성 반도체 메모리 장치.
  8. 비트선과, 소스선과, 직렬로 접속된 제1 및 제2 불휘발성 메모리 소자를 포함하는 NAND형 셀과, 선택 트랜지스터를 포함하고,
    상기 제1 및 제2의 불휘발성 메모리 소자의 각각은, 반도체막과, 터널 절연막을 개재하여 상기 반도체막 위에 형성된 전하축적층과, 절연막을 개재하여 상기 전하축적층 위에 형성된 제어 게이트를 포함하고,
    상기 NAND형 셀의 한쪽의 단자가, 상기 선택 트랜지스터를 통해 상기 비트선에 접속되고,
    상기 NAND형 셀의 다른 쪽의 단자가 상기 소스선에 접속되는, 청구항 1 또는 2에 따른 불휘발성 반도체 메모리 장치로부터 데이터를 소거하는 방법으로서,
    상기 제 1의 불휘발성 메모리 소자의 상기 비트선 및 상기 소스선에 제1의 전위를 인가하고, 상기 제1의 불휘발성 메모리 소자의 상기 제어 게이트에 제2의 전위를 인가하고, 상기 제2의 불휘발성 메모리 소자의 상기 제어 게이트에 상기 제 2의 전위와 다른 제3의 전위를 인가함으로써, 상기 제1의 불휘발성 메모리 소자의 상기 전하축적층에 격납된 전하를 방출하는 단계를 포함하는, 불휘발성 반도체 메모리 장치로부터의 데이터 소거방법.
  9. 한 쌍의 불순물 영역과 상기 한 쌍의 불순물 영역 사이의 채널형성영역을 포함하는 반도체 기판;
    상기 채널형성영역 위의 제 1 절연층;
    상기 제 1 절연층을 개재한 상기 채널형성영역 위의 부유 게이트;
    상기 부유 게이트 위의 제 2 절연층; 및
    상기 제 2 절연층을 개재한 상기 부유 게이트 위의 제어 게이트를 포함하고,
    상기 부유 게이트는, 적어도, 상기 제 1 절연층과 접촉하고 있는 제 1 층과, 상기 제 1 층 위의 제 2 층을 포함하고,
    상기 제 1 층은 반도체 재료를 포함하고,
    상기 제 1 층의 밴드갭은, 상기 채널형성영역의 밴드갭보다 작고,
    상기 제 2 층은, 금속, 금속합금 및 금속 화합물로 이루어진 군으로부터 선택된 재료를 포함하는, 불휘발성 반도체 메모리 장치.
  10. 한 쌍의 불순물 영역과 상기 한 쌍의 불순물 영역 사이의 채널형성영역을 포함하는 반도체 기판;
    상기 채널형성영역 위의 제 1 절연층;
    상기 제 1 절연층을 개재한 상기 채널형성영역 위의 부유 게이트;
    상기 부유 게이트 위의 제 2 절연층; 및
    상기 제 2 절연층을 개재한 상기 부유 게이트 위의 제어 게이트를 포함하고,
    상기 부유 게이트는, 적어도, 제 1 층과 제 2 층을 포함하고,
    상기 제 1 층은, 상기 제 1 절연층과 접촉하고 있고, 상기 채널형성영역보다 밴드갭이 작고 저항율이 낮은 재료를 포함하고,
    상기 제 2 층은, 금속, 금속합금 및 금속 화합물로 이루어진 군으로부터 선택된 재료를 포함하는, 불휘발성 반도체 메모리 장치.
  11. 한 쌍의 불순물 영역과 상기 한 쌍의 불순물 영역 사이의 채널형성영역을 포함하는 반도체 기판;
    상기 채널형성영역 위의 제 1 절연층;
    상기 제 1 절연층을 개재한 상기 채널형성영역 위의 부유 게이트;
    상기 부유 게이트 위의 제 2 절연층; 및
    상기 제 2 절연층을 개재한 상기 부유 게이트 위의 제어 게이트를 포함하고,
    상기 부유 게이트는, 적어도, 제 1 층과 제 2 층을 포함하고,
    상기 제 1 절연층에 의해 형성된 상기 제 1 층에서의 전자에 대한 배리어 에너지는, 상기 제 1 절연층에 의해 형성된 상기 채널형성영역에서의 전자에 대한 배리어 에너지보다 높고,
    상기 제 2 층은, 금속, 금속합금 및 금속 화합물로 이루어진 군으로부터 선택된 재료를 포함하는, 불휘발성 반도체 메모리 장치.
  12. 한 쌍의 불순물 영역과 상기 한 쌍의 불순물 영역 사이의 채널형성영역을 포함하는 반도체 기판;
    상기 채널형성영역 위의 제 1 절연층;
    상기 제 1 절연층을 개재한 상기 채널형성영역 위의 부유 게이트;
    상기 부유 게이트 위의 제 2 절연층; 및
    상기 제 2 절연층을 개재한 상기 부유 게이트 위의 제어 게이트를 포함하고,
    상기 부유 게이트는, 적어도, 제 1 층과 제 2 층을 포함하고,
    상기 제 1 절연층과 접촉하고 있는 상기 제 1 층은, 게르마늄 또는 게르마늄 화합물을 포함하고,
    상기 제 2 층은, 금속, 금속합금 및 금속 화합물로 이루어진 군으로부터 선택된 재료를 포함하는, 불휘발성 반도체 메모리 장치.
  13. 제 9 항 또는 제 10 항에 있어서,
    상기 채널형성영역의 상기 밴드갭과 상기 제 1 층의 상기 밴드갭 사이의 차이는, 0.1eV 이상인, 불휘발성 반도체 메모리 장치.
  14. 제 9 항, 제 10 항, 제 11 항 또는 제 12 항 중 어느 한 항에 있어서,
    상기 제 1 절연층은, 산화실리콘층과, 상기 산화실리콘층 위에 형성된 산질화 실리콘층을 포함하는, 불휘발성 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 부유 게이트는, 상기 산질화 실리콘층과 접촉하고 있는, 불휘발성 반도체 메모리 장치.
  16. 제 14 항에 있어서,
    상기 산화실리콘층은 플라즈마 처리에 의해 상기 반도체 기판을 산화시켜서 형성되고, 상기 산질화 실리콘층은 플라즈마 처리에 의해 상기 산화 실리콘층을 질화시켜서 형성된, 불휘발성 반도체 메모리 장치.
  17. 제 9 항, 제 10 항, 제 11 항 또는 제 12 항 중 어느 한 항에 있어서,
    상기 제 2 층은, 텅스텐, 탄탈, 티타늄 및 몰리브덴 중 적어도 하나를 포함하는, 불휘발성 반도체 메모리 장치.
  18. 제 9 항, 제 10 항, 제 11 항 또는 제 12 항 중 어느 한 항에 있어서,
    상기 제 2 층은, 질화 탄탈, 질화 텅스텐, 질화 몰리브덴 및 질화 티타늄 중 적어도 하나를 포함하는, 불휘발성 반도체 메모리 장치.
  19. 제 12 항에 있어서,
    상기 제 1 층의 두께는, 1nm 이상 20nm 이하인, 불휘발성 반도체 메모리 장치.
  20. 제 12 항에 있어서,
    상기 게르마늄 화합물은, 산화 게르마늄 또는 질화 게르마늄인, 불휘발성 반도체 메모리 장치.
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