JP2523019B2 - 電界効果型半導体装置 - Google Patents
電界効果型半導体装置Info
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- JP2523019B2 JP2523019B2 JP1168651A JP16865189A JP2523019B2 JP 2523019 B2 JP2523019 B2 JP 2523019B2 JP 1168651 A JP1168651 A JP 1168651A JP 16865189 A JP16865189 A JP 16865189A JP 2523019 B2 JP2523019 B2 JP 2523019B2
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- semiconductor
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電界効果型半導体装置の新規な構造に関
し、特に耐ホットキャリア現象にすぐれた信頼性の高い
電界効果型半導体装置に関するものであります。
し、特に耐ホットキャリア現象にすぐれた信頼性の高い
電界効果型半導体装置に関するものであります。
近年、電界効果型半導体装置を構成要素として、半導
体集積回路素子（IC）が著しい進歩をとげている。
体集積回路素子（IC）が著しい進歩をとげている。
これらICは、より高度な処理，より高速の動作，より
便利な機能を世間が求めるに従って、高集積化，高密度
化が追求され、１つの電界効果型半導体装置の素子寸法
がますます小さくなってきている。
便利な機能を世間が求めるに従って、高集積化，高密度
化が追求され、１つの電界効果型半導体装置の素子寸法
がますます小さくなってきている。
この電界効果型半導体装置が動作するに必要な電圧
は、必ずしも素子寸法の縮小に伴って比例して減少しな
いために最近の高密度化，高集積化されたICは素子内部
に加わる電界が増加し、素子の信頼性に問題が発生して
きた。特にホットキャリア現象による素子特性の変動は
サブミクロンデバイスの信頼性限界を決める重要な問題
である。
は、必ずしも素子寸法の縮小に伴って比例して減少しな
いために最近の高密度化，高集積化されたICは素子内部
に加わる電界が増加し、素子の信頼性に問題が発生して
きた。特にホットキャリア現象による素子特性の変動は
サブミクロンデバイスの信頼性限界を決める重要な問題
である。
半導体中を移動するキャリアの平均エネルギーは、温
度をＴとすると3/2kTと考えられる。このキャリアに電
界が加わると、キャリアはエネルギーを受ける。このエ
ネルギーは、その値が小さい間はキャリアと格子との相
互作用によって熱エネルギーとなり、結晶の中へ放出さ
れる。一方、電界強度が大きくなると、格子振動へのエ
ネルギーの流れが間に合わなくなり、キャリアの平均エ
ネルギーの値は3/2kTより大きくなる。このようなキャ
リアは、格子温度よりも高い状態となっており、この状
態がホットキャリアと呼ばれている。
度をＴとすると3/2kTと考えられる。このキャリアに電
界が加わると、キャリアはエネルギーを受ける。このエ
ネルギーは、その値が小さい間はキャリアと格子との相
互作用によって熱エネルギーとなり、結晶の中へ放出さ
れる。一方、電界強度が大きくなると、格子振動へのエ
ネルギーの流れが間に合わなくなり、キャリアの平均エ
ネルギーの値は3/2kTより大きくなる。このようなキャ
リアは、格子温度よりも高い状態となっており、この状
態がホットキャリアと呼ばれている。
このようなホットキャリアは、電界効果型半導体装置
のドレイン近傍，ゲート酸化膜近傍等、強電界が集中す
る部分で加速されて発生する。この付近で発生したホッ
トエレクトロンは、ゲート酸化膜に注入されSi/SiO2界
面又はSiO2中の捕獲中心に捕まる。この捕らえられたホ
ットキャリアによって、空間電荷を形成し、電界効果型
半導体装置のVT,gmなどの特性を変化させて、ICの信頼
性を損なわせていた。
のドレイン近傍，ゲート酸化膜近傍等、強電界が集中す
る部分で加速されて発生する。この付近で発生したホッ
トエレクトロンは、ゲート酸化膜に注入されSi/SiO2界
面又はSiO2中の捕獲中心に捕まる。この捕らえられたホ
ットキャリアによって、空間電荷を形成し、電界効果型
半導体装置のVT,gmなどの特性を変化させて、ICの信頼
性を損なわせていた。
このホットキャリア対策として、種々の方法が試みら
れているが、素子構造の改良としてDD（ダブルドレイ
ン）LDD（ライトドープドレイン）等の素子が考案され
ている。
れているが、素子構造の改良としてDD（ダブルドレイ
ン）LDD（ライトドープドレイン）等の素子が考案され
ている。
本発明はホットキャリア現象に強い、信頼性の高い新
規な電界効果型半導体装置を提供するものであります。
規な電界効果型半導体装置を提供するものであります。
本発明は、上記の目的を達成するために、電界効果型
半導体装置において、ゲート電極とゲート絶縁膜と該ゲ
ート絶縁膜下に、禁制帯幅の異なる半導体層を有し、該
ゲート絶縁膜側には禁制帯幅の広い真性あるいは実質的
に真性の半導体層を有し、該禁制帯幅の広い半導体層の
下には、禁制帯幅の狭い半導体層を有することを特徴と
するものであります。
半導体装置において、ゲート電極とゲート絶縁膜と該ゲ
ート絶縁膜下に、禁制帯幅の異なる半導体層を有し、該
ゲート絶縁膜側には禁制帯幅の広い真性あるいは実質的
に真性の半導体層を有し、該禁制帯幅の広い半導体層の
下には、禁制帯幅の狭い半導体層を有することを特徴と
するものであります。
このような構成を取ることにより、ゲート電極に電圧
を印加した場合、チャネルはゲート絶縁膜直下ではな
く、禁制帯幅の狭い半導体層部に形成される。よって、
このような素子の中で発生したホットキャリアがゲート
絶縁膜にまで到達するためには、禁制帯幅の広い半導体
層を通過しなければならないため、十分に高エネルギー
を持った状態でゲート絶縁膜に達せず、消滅してしま
う。これにより耐ホットキャリア現象を向上するもので
あります。
を印加した場合、チャネルはゲート絶縁膜直下ではな
く、禁制帯幅の狭い半導体層部に形成される。よって、
このような素子の中で発生したホットキャリアがゲート
絶縁膜にまで到達するためには、禁制帯幅の広い半導体
層を通過しなければならないため、十分に高エネルギー
を持った状態でゲート絶縁膜に達せず、消滅してしま
う。これにより耐ホットキャリア現象を向上するもので
あります。
以下に図面により本発明を説明します。
第１図は本発明の電界効果型半導体装置の概略断面図
を示しています。
を示しています。
図面において基板（１）例えばガラス，セラミック，
導体上にSiN膜等の絶縁膜を形成したもの、又は単結晶
シリコン等を用いることができる。このような基板
（１）上にＮ型又はＰ型の禁制帯幅の比較的狭い第１の
半導体層（２）例えば、多結晶シリコン，単結晶シリコ
ン半導体を設けてある。この第１の半導体層（２）上に
第１の半導体層（２）に比べて禁制帯幅の広い真性ある
いは実質的に真性の第２の半導体層（３）が設けられて
いる。この第２の半導体層（３）としては、例えばアモ
ルファスシリコン半導体，窒化珪素半導体，炭化珪素半
導体，炭素膜半導体等を用いることができる。この第２
の半導体層（３）または、第２の半導体層（３）と第１
の半導体層（２）の一部に電界効果型半導体装置のソー
ス領域（４）とドレイン領域（４′）が、中間領域
（９）を狭んで形成されている。
導体上にSiN膜等の絶縁膜を形成したもの、又は単結晶
シリコン等を用いることができる。このような基板
（１）上にＮ型又はＰ型の禁制帯幅の比較的狭い第１の
半導体層（２）例えば、多結晶シリコン，単結晶シリコ
ン半導体を設けてある。この第１の半導体層（２）上に
第１の半導体層（２）に比べて禁制帯幅の広い真性ある
いは実質的に真性の第２の半導体層（３）が設けられて
いる。この第２の半導体層（３）としては、例えばアモ
ルファスシリコン半導体，窒化珪素半導体，炭化珪素半
導体，炭素膜半導体等を用いることができる。この第２
の半導体層（３）または、第２の半導体層（３）と第１
の半導体層（２）の一部に電界効果型半導体装置のソー
ス領域（４）とドレイン領域（４′）が、中間領域
（９）を狭んで形成されている。
この中間領域（９）上に、ゲート絶縁膜（６）とゲー
ト電極（７）が設けられ、ソース領域（４）ドレイン領
域（４′）にも各々接続用の電極（８）（８′）が設け
られた構成となっている。
ト電極（７）が設けられ、ソース領域（４）ドレイン領
域（４′）にも各々接続用の電極（８）（８′）が設け
られた構成となっている。
また、同図のＸ−Ｘ′面に対応するエネルギーバンド
図を第２図（Ａ）に示します。第２図（Ａ）は、フラッ
トバンド状態のエネルギーバンド図であり、第１図の半
導体（２）として、Ｎ型の多結晶シリコン半導体，第２
の半導体（３）として、Ｉ型のアモルファスシリコン半
導体を用いた時の様子を示しています。
図を第２図（Ａ）に示します。第２図（Ａ）は、フラッ
トバンド状態のエネルギーバンド図であり、第１図の半
導体（２）として、Ｎ型の多結晶シリコン半導体，第２
の半導体（３）として、Ｉ型のアモルファスシリコン半
導体を用いた時の様子を示しています。
このような構成を持つ電界効果型半導体装置のゲート
電極（７）に正の電圧を加えた時のエネルギーバンドの
様子を第２図（Ｂ）に示す。この場合、ゲート電極
（７）に電圧を加えることによって、ゲート絶縁膜
（６）の下方にチャネルが形成される。第１の半導体層
（２）に比べて、第２の半導体層（３）は禁制帯幅が広
いので、チャネルはゲート絶縁膜（６）直下の第２の半
導体層（３）中ではなく、その下の第１の半導体層
（２）中の領域（10）の付近に形成され、ソース，ドレ
イン電流はソース電極（８）−ソース（４）−チャネル
（10）−ドレイン（４′）−ドレイン電極（８′）のパ
スを通って流れる。特に、第１の半導体として、Ｎ型の
半導体層を使用しているので、第１の半導体層と第２の
半導体層の伝導帯の下のレベルに相当な差ができてい
る。そのためより低い電圧をゲート電極に加えること
で、第１の半導体層と第２の半導体層仮面付近にポケッ
トが形成されているので、チャネルがゲート絶縁膜より
離れた位置に形成される。
電極（７）に正の電圧を加えた時のエネルギーバンドの
様子を第２図（Ｂ）に示す。この場合、ゲート電極
（７）に電圧を加えることによって、ゲート絶縁膜
（６）の下方にチャネルが形成される。第１の半導体層
（２）に比べて、第２の半導体層（３）は禁制帯幅が広
いので、チャネルはゲート絶縁膜（６）直下の第２の半
導体層（３）中ではなく、その下の第１の半導体層
（２）中の領域（10）の付近に形成され、ソース，ドレ
イン電流はソース電極（８）−ソース（４）−チャネル
（10）−ドレイン（４′）−ドレイン電極（８′）のパ
スを通って流れる。特に、第１の半導体として、Ｎ型の
半導体層を使用しているので、第１の半導体層と第２の
半導体層の伝導帯の下のレベルに相当な差ができてい
る。そのためより低い電圧をゲート電極に加えること
で、第１の半導体層と第２の半導体層仮面付近にポケッ
トが形成されているので、チャネルがゲート絶縁膜より
離れた位置に形成される。
このようにキャリアは、ゲート絶縁膜（６）直下では
なく、ゲート絶縁膜（６）より離れた位置に形成された
チャネル（10）を流れ、デバイス寸法の縮小等によりド
レイン近傍またはゲート絶縁膜付近で強電界領域が形成
され、ホットキャリアが発生してもホットキャリアは、
第２の半導体層中の領域（９）を通過するために消滅ま
たはエネルギーを減少させて、ゲート絶縁膜に到達する
ことになり、ゲート絶縁膜が損傷を受けたり、ゲート絶
縁膜半導体層界面にトラップを形成することなく、電界
効果型半導体装置の信頼性を向上させるものでありま
す。
なく、ゲート絶縁膜（６）より離れた位置に形成された
チャネル（10）を流れ、デバイス寸法の縮小等によりド
レイン近傍またはゲート絶縁膜付近で強電界領域が形成
され、ホットキャリアが発生してもホットキャリアは、
第２の半導体層中の領域（９）を通過するために消滅ま
たはエネルギーを減少させて、ゲート絶縁膜に到達する
ことになり、ゲート絶縁膜が損傷を受けたり、ゲート絶
縁膜半導体層界面にトラップを形成することなく、電界
効果型半導体装置の信頼性を向上させるものでありま
す。
また、第１の半導体層（２）と、第２の半導体層
（３）の禁制帯幅の差が少ない場合には、ゲート電極に
電圧を加えた場合に、チャネルがゲート絶縁膜直下と、
第１の半導体層と第２の半導体層の界面付近とに形成さ
れる場合がある。この場合、第２の半導体層の厚みを薄
くすることにより、ゲート絶縁膜直下にチャネルが形成
されるのを防止できる。また、この場合、第１の半導体
層（２）を多結晶シリコンとし、第２の半導体層（３）
をアモルファスシリコンとするように第１の半導体層
に、第２の半導体層よりキャリア生成効率の高い材料を
使用すると、ゲート絶縁膜直下及び、第１の半導体層と
第２の半導体層の界面付近にチャネルが形成されていて
も、実質的に大多数のキャリアは第１の半導体層と第２
の半導体層界面付近に形成されたチャネルを流れるの
で、同様に耐ホットキャリア効果を有している。
（３）の禁制帯幅の差が少ない場合には、ゲート電極に
電圧を加えた場合に、チャネルがゲート絶縁膜直下と、
第１の半導体層と第２の半導体層の界面付近とに形成さ
れる場合がある。この場合、第２の半導体層の厚みを薄
くすることにより、ゲート絶縁膜直下にチャネルが形成
されるのを防止できる。また、この場合、第１の半導体
層（２）を多結晶シリコンとし、第２の半導体層（３）
をアモルファスシリコンとするように第１の半導体層
に、第２の半導体層よりキャリア生成効率の高い材料を
使用すると、ゲート絶縁膜直下及び、第１の半導体層と
第２の半導体層の界面付近にチャネルが形成されていて
も、実質的に大多数のキャリアは第１の半導体層と第２
の半導体層界面付近に形成されたチャネルを流れるの
で、同様に耐ホットキャリア効果を有している。
さらにまた、本発明構成によれば、チャネルがゲート
絶縁膜直下に形成されないので、キャリアはゲート絶縁
膜界面に界面準位によって捕獲されたり、界面近傍に存
在する固定電荷によってキャリアが散乱し、キャリアの
移動度が低下するという問題も同時に解決することがで
きる。
絶縁膜直下に形成されないので、キャリアはゲート絶縁
膜界面に界面準位によって捕獲されたり、界面近傍に存
在する固定電荷によってキャリアが散乱し、キャリアの
移動度が低下するという問題も同時に解決することがで
きる。
尚、以上の説明においては、薄膜の電界効果型半導体
装置を主として示したが、一般のMOS型電界効果型半導
体装置にも、本発明の概念を変更することなく適用する
ことができる。
装置を主として示したが、一般のMOS型電界効果型半導
体装置にも、本発明の概念を変更することなく適用する
ことができる。
また、使用する材料も本発明の概念を変更するもので
なければ、アモルファス、多結晶、結晶を問わず幅広い
材料を選択することができる。
なければ、アモルファス、多結晶、結晶を問わず幅広い
材料を選択することができる。
以下に実施例を示し本発明を説明する。
『実施例１』 第３図は本発明の電界効果型半導体装置の製造工程を
示す概略縦断面図である。
示す概略縦断面図である。
第３図（Ａ）において、本実施例では450℃〜500℃程
度の耐熱性を持つコーニング7059ガラスを基板（１）と
して使用した。
度の耐熱性を持つコーニング7059ガラスを基板（１）と
して使用した。
尚、本実施例においては、基板（１）上に複数の素子
を形成した集積回路構造とはせず、一つの半導体装置に
ついて記載した。
を形成した集積回路構造とはせず、一つの半導体装置に
ついて記載した。
まず、基板（１）を十分に洗浄した後、紫外光を基板
（１）表面に10〜20分間酸化性雰囲気下で照射し、洗浄
工程で除去できない基板表面上の付着有機物を除去し、
次にこの基板（１）上形成する半導体層との密着性向上
と基板表面からの不純物の拡散を防止した。さらにま
た、この基板（１）上にプラズマCVD法または光CVD法に
て窒化珪素膜（11）を1000Åの厚さに形成しガラス基板
内部から不純物が拡散することを防止した。
（１）表面に10〜20分間酸化性雰囲気下で照射し、洗浄
工程で除去できない基板表面上の付着有機物を除去し、
次にこの基板（１）上形成する半導体層との密着性向上
と基板表面からの不純物の拡散を防止した。さらにま
た、この基板（１）上にプラズマCVD法または光CVD法に
て窒化珪素膜（11）を1000Åの厚さに形成しガラス基板
内部から不純物が拡散することを防止した。
次にこの基板（１）をプラズマCVD装置内に設置しＮ
型のアモルファスシリコン半導体（12）約5000Åの厚さ
に形成した。この時基板温度を350℃と若干高くして形
成したので、半導体層（12）は結晶化が進んだ状態であ
った。この時の作成条件を以下に示す。
型のアモルファスシリコン半導体（12）約5000Åの厚さ
に形成した。この時基板温度を350℃と若干高くして形
成したので、半導体層（12）は結晶化が進んだ状態であ
った。この時の作成条件を以下に示す。
基板温度 350℃ 反応気体 Si2H4＋PH3（PH3は30ppm） Rfパワー 150W 反応圧力 0.15Torr 次に第３図（Ｂ）に示すように第１のマスクを用い
て、電界効果型半導体装置の部分のみを光アニール処理
を施し、多結晶シリコン半導体（13）とし、この半導体
層をＮ型の第１の半導体層（13）とする。この光アニー
ル処理とは、アモルファスシリコン半導体に対して高い
エネルギーを持つ光を照射し、アモルファスシリコン半
導体を瞬時に加熱し、その結晶性を高めるものでありま
す。
て、電界効果型半導体装置の部分のみを光アニール処理
を施し、多結晶シリコン半導体（13）とし、この半導体
層をＮ型の第１の半導体層（13）とする。この光アニー
ル処理とは、アモルファスシリコン半導体に対して高い
エネルギーを持つ光を照射し、アモルファスシリコン半
導体を瞬時に加熱し、その結晶性を高めるものでありま
す。
本実施例においては、この高いエネルギーを持つ光と
して248nmの波長を持つKrFエキシマレーザ光を用いた。
して248nmの波長を持つKrFエキシマレーザ光を用いた。
このレーザ光のビーム寸法は5mm×10mmでありマスク
を用いて（13）の領域にあたる部分のみに照射した。レ
ーザ光のエネルギー密度は170mJ/cm2であり、レーザ光
の照射パルスレートは15ppsで2.8秒間レーザ光を照射し
た。
を用いて（13）の領域にあたる部分のみに照射した。レ
ーザ光のエネルギー密度は170mJ/cm2であり、レーザ光
の照射パルスレートは15ppsで2.8秒間レーザ光を照射し
た。
このレーザアニールを施された部分は透過型電子顕微
鏡にて観察を行ったところ約800〜1000Å程度の大きさ
のグレインが膜全面に渡って見られ、多結晶状態となっ
ていた。
鏡にて観察を行ったところ約800〜1000Å程度の大きさ
のグレインが膜全面に渡って見られ、多結晶状態となっ
ていた。
またこの膜中の水素量は１原子％以下であり、モビリ
ティーの大きな多結晶半導体（13）が得られていた。本
実施例においては、このレーザ光の照射をマスクを用い
て行ったが、照射するレーザ光のビーム寸法及び形状を
光学手段を用いて素子外形寸法と同じように集光し、照
射するとマスクを必要とせず素子部のみを多結晶化する
ことも可能であった。
ティーの大きな多結晶半導体（13）が得られていた。本
実施例においては、このレーザ光の照射をマスクを用い
て行ったが、照射するレーザ光のビーム寸法及び形状を
光学手段を用いて素子外形寸法と同じように集光し、照
射するとマスクを必要とせず素子部のみを多結晶化する
ことも可能であった。
本実施例ではレーザ光を照射して多結晶化を行った
が、この時同時に基板加熱を行い、さらにレーザ光の照
射時間を長くすることにより、単結晶状態に近い半導体
層を得ることも可能であった。本実施例で得られた、レ
ーザアニール後のＮ型の第１の半導体層（13）の禁制帯
幅は1.23eVであった。この上面にスパッタリング法によ
りＩ型のアモルファスシリコン半導体（14）を10〜200
Åの範囲、本実施例では80Åの厚さに形成し、第２の半
導体層（14）とした。このアモルファスシリコン半導体
中には水素をできるだけ含まない条件で作製を行った。
すなわち、この第２の半導体層（14）中に水素が多量に
存在すると、この水素が移動してゲート絶縁膜付近でSi
−Ｏ結合と反応し、この付近で新たに界面順位を形成す
る。そのため、この第２の半導体層（14）には余分な水
素、多量の水素を含まないようにすることが重要であっ
た。
が、この時同時に基板加熱を行い、さらにレーザ光の照
射時間を長くすることにより、単結晶状態に近い半導体
層を得ることも可能であった。本実施例で得られた、レ
ーザアニール後のＮ型の第１の半導体層（13）の禁制帯
幅は1.23eVであった。この上面にスパッタリング法によ
りＩ型のアモルファスシリコン半導体（14）を10〜200
Åの範囲、本実施例では80Åの厚さに形成し、第２の半
導体層（14）とした。このアモルファスシリコン半導体
中には水素をできるだけ含まない条件で作製を行った。
すなわち、この第２の半導体層（14）中に水素が多量に
存在すると、この水素が移動してゲート絶縁膜付近でSi
−Ｏ結合と反応し、この付近で新たに界面順位を形成す
る。そのため、この第２の半導体層（14）には余分な水
素、多量の水素を含まないようにすることが重要であっ
た。
この得られた第２の半導体層（14）の禁制帯幅は1.57
eVであり、通常のアモルファスシリコン半導体のそれよ
り、若干小さく余分な水素が含まれていない状態であっ
た。
eVであり、通常のアモルファスシリコン半導体のそれよ
り、若干小さく余分な水素が含まれていない状態であっ
た。
次にＩ型の第２の半導体層（14）の全面にCVD法によ
り酸化珪素絶縁膜を約１μｍの厚さで形成し、前のレー
ザアニール工程にて使用した、第１のマスクを用いて、
この酸化珪素膜をパターニングし、素子周辺の絶縁領域
（15）を形成し、第３図（Ｃ）の状態を得た。
り酸化珪素絶縁膜を約１μｍの厚さで形成し、前のレー
ザアニール工程にて使用した、第１のマスクを用いて、
この酸化珪素膜をパターニングし、素子周辺の絶縁領域
（15）を形成し、第３図（Ｃ）の状態を得た。
次にこの基板表面にプラズマCVD法により、全面に窒
化珪素膜を80Åの厚さに形成する。次にこの窒化珪素膜
上にリンが多量にドープされた多結晶珪素をCVD法にて2
000Åの厚さに形成する。次に第２のフォトマスクを
用いてゲート電極（17）とゲート絶縁膜（16）とをセル
ファライン構造で形成した。本実施例ではゲート絶縁膜
としてプラズマ酸化処理によって得られた酸化珪素膜を
使用したが、その他に窒化珪素膜等の絶縁膜を使用する
ことも可能である。特にこの窒化珪素膜を光CVD法にて
形成した場合、ゲート絶縁膜と半導体層との界面に形成
される界面準位は5.3×1010個/cm2と非常に少ないもの
が得られ、よりホットキャリア効果の少ない信頼性の高
い電界効果型半導体装置を実現することができた。
化珪素膜を80Åの厚さに形成する。次にこの窒化珪素膜
上にリンが多量にドープされた多結晶珪素をCVD法にて2
000Åの厚さに形成する。次に第２のフォトマスクを
用いてゲート電極（17）とゲート絶縁膜（16）とをセル
ファライン構造で形成した。本実施例ではゲート絶縁膜
としてプラズマ酸化処理によって得られた酸化珪素膜を
使用したが、その他に窒化珪素膜等の絶縁膜を使用する
ことも可能である。特にこの窒化珪素膜を光CVD法にて
形成した場合、ゲート絶縁膜と半導体層との界面に形成
される界面準位は5.3×1010個/cm2と非常に少ないもの
が得られ、よりホットキャリア効果の少ない信頼性の高
い電界効果型半導体装置を実現することができた。
次にこの工程によって形成された開口部（18）を通し
て不純物を導入し、ソース，ドレイン領域の形成を以下
に示す順序で行った。
て不純物を導入し、ソース，ドレイン領域の形成を以下
に示す順序で行った。
まず、基板をプラズマ処理装置内に設置し、反応室内
を10-5Torr迄初期排気を行う、次に反応室内にHe気体と
フォスフィン気体（PH3）を導入し、排気系のコンダク
タンスを調整して反応室内の圧力を0.07Torrとした。こ
の時フォスフィンは３％の濃度に調整されて、反応室内
に導入された。この状態で高周波電力を200W印加し、プ
ラズマを発生し、このプラズマ中に基板を置き、15分間
プラズマ処理を行った。開口部（18）を通して第２の半
導体層（14）が外部に露出しており、この部分にリンが
ドーピングされ、ソース，ドレイン領域（19），（1
9′）が形成される。この第２の半導体層（14）は本実
施例においては、アモルファスシリコン半導体を使用し
ているため、プラズマ処理により十分な深さまでリンが
ドーピングされる。しかし、このドーピングされたリン
は、十分に活性化状態となっていないので、このドーピ
ングされた部分に対し、再度レーザ光を照射し、この領
域を活性化すると同時に、ソース，ドレイン領域（1
9），（19′）を多結晶化し、より導通性を高くした。
この時レーザ光は、エネルギー密度120mJ/cm2で10ppsの
パルス光を５秒間照射した。
を10-5Torr迄初期排気を行う、次に反応室内にHe気体と
フォスフィン気体（PH3）を導入し、排気系のコンダク
タンスを調整して反応室内の圧力を0.07Torrとした。こ
の時フォスフィンは３％の濃度に調整されて、反応室内
に導入された。この状態で高周波電力を200W印加し、プ
ラズマを発生し、このプラズマ中に基板を置き、15分間
プラズマ処理を行った。開口部（18）を通して第２の半
導体層（14）が外部に露出しており、この部分にリンが
ドーピングされ、ソース，ドレイン領域（19），（1
9′）が形成される。この第２の半導体層（14）は本実
施例においては、アモルファスシリコン半導体を使用し
ているため、プラズマ処理により十分な深さまでリンが
ドーピングされる。しかし、このドーピングされたリン
は、十分に活性化状態となっていないので、このドーピ
ングされた部分に対し、再度レーザ光を照射し、この領
域を活性化すると同時に、ソース，ドレイン領域（1
9），（19′）を多結晶化し、より導通性を高くした。
この時レーザ光は、エネルギー密度120mJ/cm2で10ppsの
パルス光を５秒間照射した。
また、このレーザ光照射は、リンのプラズマドーピン
グと同時に行ってもよい。この場合、プラズマ処理装置
内にレーザ光を導入する工夫が必要となるが、一方、照
射するレーザ光のエネルギー密度を50mJ/cm2にでき、第
２の半導体層に与えるダメージを最小限にできる。
グと同時に行ってもよい。この場合、プラズマ処理装置
内にレーザ光を導入する工夫が必要となるが、一方、照
射するレーザ光のエネルギー密度を50mJ/cm2にでき、第
２の半導体層に与えるダメージを最小限にできる。
このようにして、第３図（Ｄ）に示す状態を得る。最
後に、公知のスパッタリング方法により、モリブデン金
属を3000Åの厚みに形成し、第３のマスクを使用し
て、公知のフォトリソグラフィーにより、ソース，ドレ
イン電極（20），（20′）を形成して、電界効果型半導
体装置を完成させた。
後に、公知のスパッタリング方法により、モリブデン金
属を3000Åの厚みに形成し、第３のマスクを使用し
て、公知のフォトリソグラフィーにより、ソース，ドレ
イン電極（20），（20′）を形成して、電界効果型半導
体装置を完成させた。
この素子を動作状態で１ヶ月連続動作させた結果VT並
びにgmは、ほとんど変化せず、このデータに基にして外
挿し、10年後のVT並びにgmの変化量は４％以内であっ
た。
びにgmは、ほとんど変化せず、このデータに基にして外
挿し、10年後のVT並びにgmの変化量は４％以内であっ
た。
本実施例において、第１の半導体層として多結晶シリ
コン半導体を第２の半導体層とて、アモルファスシリコ
ン半導体を用いた、この２つの半導体層の禁制帯幅の差
は過大なものではない。そのため、第２の半導体層の厚
みが10〜1000Å特に禁制帯幅の差が0.2eV以下である場
合は、10〜200Åとすることで、チャネルがゲート絶縁
膜直下に形成されることを防止することが、可能である
と実験的な知見が得られている。すなわち、第２の半導
体層の厚みを200Å以下とすれば、ゲート絶縁膜直下で
はなく、第１の半導体層付近にチャネルを形成すること
が可能であった。
コン半導体を第２の半導体層とて、アモルファスシリコ
ン半導体を用いた、この２つの半導体層の禁制帯幅の差
は過大なものではない。そのため、第２の半導体層の厚
みが10〜1000Å特に禁制帯幅の差が0.2eV以下である場
合は、10〜200Åとすることで、チャネルがゲート絶縁
膜直下に形成されることを防止することが、可能である
と実験的な知見が得られている。すなわち、第２の半導
体層の厚みを200Å以下とすれば、ゲート絶縁膜直下で
はなく、第１の半導体層付近にチャネルを形成すること
が可能であった。
『実施例２』 実施例１と同様に、前処理とに基板洗浄，紫外光処理
並びにブロッキング層が形成された基板を本実施例にお
いても使用した。また、作製工程も一部を除き第３図に
示す通りである。この基板（１）上にCVD法にてアモル
ファスシリコン半導体（12）を約6000Åの厚さに形成し
た。この時、基板の作製温度は250℃であり、Ｐ型を示
す半導体層とするため、原料気体である珪化物気体に対
し30ppmの割合でジボラン気体を混入し、半導体層中に
微量のボロンを添加した。
並びにブロッキング層が形成された基板を本実施例にお
いても使用した。また、作製工程も一部を除き第３図に
示す通りである。この基板（１）上にCVD法にてアモル
ファスシリコン半導体（12）を約6000Åの厚さに形成し
た。この時、基板の作製温度は250℃であり、Ｐ型を示
す半導体層とするため、原料気体である珪化物気体に対
し30ppmの割合でジボラン気体を混入し、半導体層中に
微量のボロンを添加した。
次に、Ｐ型の第１の半導体層領域の外に外形寸法と同
じレーザビームをこの半導体層に照射し、この照射領域
を多結晶シリコンとした。このレーザビーム光は、308n
mの波形のXeClエキシマレーザー光を使用した。レーザ
ビームの寸法は、250μｍ×150μｍであり、マスクを用
いることなく、第１の半導体層領域（13）を多結晶化
し、その領域の禁制帯幅は1.25eVであった。レーザビー
ムのエネルギー密度は200mJ/cm2,パルスレート10ppsで
４秒間レーザパルスを照射した。
じレーザビームをこの半導体層に照射し、この照射領域
を多結晶シリコンとした。このレーザビーム光は、308n
mの波形のXeClエキシマレーザー光を使用した。レーザ
ビームの寸法は、250μｍ×150μｍであり、マスクを用
いることなく、第１の半導体層領域（13）を多結晶化
し、その領域の禁制帯幅は1.25eVであった。レーザビー
ムのエネルギー密度は200mJ/cm2,パルスレート10ppsで
４秒間レーザパルスを照射した。
さらにこのＰ型の第１の半導体層（13）を含む全面
に、第２の半導体層（14）としてプラズマCVD法によ
り、炭化珪素半導体層を200Åの厚さで形成した。その
時の条件を以下に示す。
に、第２の半導体層（14）としてプラズマCVD法によ
り、炭化珪素半導体層を200Åの厚さで形成した。その
時の条件を以下に示す。
基板温度 300℃ 反応気体 Si2H6＋CH4（CH4/Si2H6＝５％） Rfパワー 150W 反応圧力 0.13Torr この第２の半導体（14）である炭化珪素半導体層の禁
制帯幅は2.06eVと、広い禁制帯幅を持つものであった。
この後、実施例１と同様の方法にて素子周辺領域（1
5），ゲート絶縁膜（16），ゲート電極（17），ソー
ス，ドレイン領域（19），（19′）並びにソース，ドレ
イン電極（20），（20′）を３枚のフォトマスクを用い
て形成し、電界効果型半導体装置を完成させた。
制帯幅は2.06eVと、広い禁制帯幅を持つものであった。
この後、実施例１と同様の方法にて素子周辺領域（1
5），ゲート絶縁膜（16），ゲート電極（17），ソー
ス，ドレイン領域（19），（19′）並びにソース，ドレ
イン電極（20），（20′）を３枚のフォトマスクを用い
て形成し、電界効果型半導体装置を完成させた。
また、第２の半導体層として、炭素の代わりに窒素等
が添加された。珪素半導体も使用することが可能であっ
た。
が添加された。珪素半導体も使用することが可能であっ
た。
特に本実施例においては、ゲート電極並びにソース，
ドレイン電極として、珪化物金属、例えばタングステン
シリサイドを使用した。そのため同一の基板上に複数の
素子を設ける集積化構造に本発明を適用した場合、半導
体装置完成後の後工程で、加える温度が少々高く（500
〜600℃）なっても素子特性が悪化しない。また、電極
の配線抵抗が下がるため、発熱を防止でき、素子の応答
速度を速くできる特徴があった。
ドレイン電極として、珪化物金属、例えばタングステン
シリサイドを使用した。そのため同一の基板上に複数の
素子を設ける集積化構造に本発明を適用した場合、半導
体装置完成後の後工程で、加える温度が少々高く（500
〜600℃）なっても素子特性が悪化しない。また、電極
の配線抵抗が下がるため、発熱を防止でき、素子の応答
速度を速くできる特徴があった。
本実施例において、第１の半導体層（13）と第２の半
導体層（14）との禁制帯幅の差は0.81eVと相当大きい。
このような場合、チャネルはゲート絶縁膜直下ではな
く、第１の半導体層付近に形成される。よってゲート電
圧を加えることによって、チャネルが第１の半導体付近
に形成される範囲内で、第２の半導体層の厚みを変化さ
せることにより、ゲート絶縁膜からチャネル形成領域ま
での距離を変化させることが可能である。
導体層（14）との禁制帯幅の差は0.81eVと相当大きい。
このような場合、チャネルはゲート絶縁膜直下ではな
く、第１の半導体層付近に形成される。よってゲート電
圧を加えることによって、チャネルが第１の半導体付近
に形成される範囲内で、第２の半導体層の厚みを変化さ
せることにより、ゲート絶縁膜からチャネル形成領域ま
での距離を変化させることが可能である。
さらに、第１の半導体層に不純物を添加しＮ型または
Ｐ型としているので、より値の小さいゲート電圧でゲー
ト絶縁膜より離れた位置にチャネルを形成することがで
き、第２の半導体層の厚みが2500Å以下であれば充分に
実用性のあるゲート電圧で電界効果型半導体装置を駆動
することができた。
Ｐ型としているので、より値の小さいゲート電圧でゲー
ト絶縁膜より離れた位置にチャネルを形成することがで
き、第２の半導体層の厚みが2500Å以下であれば充分に
実用性のあるゲート電圧で電界効果型半導体装置を駆動
することができた。
『実施例３』 本実施例においても実施例１と同様に前処理として、
基板洗浄紫外光処理並びにブロッキング層が形成された
ガラス基板を使用する。ただし、ガラス基板はコーニン
グ7059ガラスではなく、通常のソーダガラスを使用し
た。この基板上にプラズマCVD法にて、Ｎ型のシリコン
ゲルマ半導体層を4000Åの厚みで形成した。その作製条
件を以下に示す。
基板洗浄紫外光処理並びにブロッキング層が形成された
ガラス基板を使用する。ただし、ガラス基板はコーニン
グ7059ガラスではなく、通常のソーダガラスを使用し
た。この基板上にプラズマCVD法にて、Ｎ型のシリコン
ゲルマ半導体層を4000Åの厚みで形成した。その作製条
件を以下に示す。
基板温度 280℃ 反応気体 SiH4＋GeH4＋PH3（Ge/Si＋Ge＝0.4） Rfパワー 60W 反応圧力 0.1Torr 得られた膜の禁制帯幅は1.36eVであった。
このように形成されたＮ型のシリコンゲルマニウム半
導体を第１の半導体（13）して使用した。この半導体は
禁制帯幅が狭いので、実施例1,2のようにレーザアニー
ル工程を行なうことなく、狭いEgの半導体層として用い
た。
導体を第１の半導体（13）して使用した。この半導体は
禁制帯幅が狭いので、実施例1,2のようにレーザアニー
ル工程を行なうことなく、狭いEgの半導体層として用い
た。
次に実施例１と同様にこの半導体層上にアモルファス
シリコン半導体層（14）を形成した。この半導体層の禁
制帯幅は1.67eVであった。また、厚みは60Åとした。
シリコン半導体層（14）を形成した。この半導体層の禁
制帯幅は1.67eVであった。また、厚みは60Åとした。
以下実施例１と同様の工程に従い、電界効果型半導体
装置を完成させたが、ソース，ドレイン領域に不純物を
ドーピングする際に、レーザ光にてアニールする強さを
強くしてアニール処理を施し、第４図に示すようにソー
ス，ドレイン領域（19），（19′）第１の半導体層（1
3）の一部にまで形成した。
装置を完成させたが、ソース，ドレイン領域に不純物を
ドーピングする際に、レーザ光にてアニールする強さを
強くしてアニール処理を施し、第４図に示すようにソー
ス，ドレイン領域（19），（19′）第１の半導体層（1
3）の一部にまで形成した。
このような構成によって、第１の半導体層（13）に形
成されたチャネル部に、効率よくキャリアを流すことが
可能となり、トランジスタ特性が向上した。
成されたチャネル部に、効率よくキャリアを流すことが
可能となり、トランジスタ特性が向上した。
本発明構成をとることにより、電界効果型半導体装置
のチャネルをゲート絶縁膜直下ではなく、離れた位置に
形成でき、ホットキャリア現象による素子特性の劣化を
防止でき、信頼性の高い電界効果型半導体装置を実現す
ることができた。
のチャネルをゲート絶縁膜直下ではなく、離れた位置に
形成でき、ホットキャリア現象による素子特性の劣化を
防止でき、信頼性の高い電界効果型半導体装置を実現す
ることができた。
これにより、電界効果型半導体素子寸法をさらに小さ
くすることが可能となり、ICチップの集積度をさらに上
げることができた。
くすることが可能となり、ICチップの集積度をさらに上
げることができた。
さらに、第１の半導体と第２の半導体との導電型を変
えているので、ゲート絶縁膜より離れた位置に、より低
いゲートを電圧でチャネルを形成することができた。
えているので、ゲート絶縁膜より離れた位置に、より低
いゲートを電圧でチャネルを形成することができた。
また、第２の半導体層の厚さを調整することでチャネ
ルが形成される位置を容易に、変更する事が実現でき
た。
ルが形成される位置を容易に、変更する事が実現でき
た。
第１図及び第４図は本発明の電界効果型半導体装置の概
略図を示す。 第２図は本発明の電界効果型半導体装置のエネルギーバ
ンド図を示す。 第３図は本発明の電界効果型半導体装置の作製工程を示
す。 １……基板 2,13……第１の半導体層 3,14……第２の半導体層 4,4′,19,19′……ソース，ドレイン領域 6,16……ゲート絶縁膜 7,17……ゲート電極 10……チャネル部 11……窒化珪素膜
略図を示す。 第２図は本発明の電界効果型半導体装置のエネルギーバ
ンド図を示す。 第３図は本発明の電界効果型半導体装置の作製工程を示
す。 １……基板 2,13……第１の半導体層 3,14……第２の半導体層 4,4′,19,19′……ソース，ドレイン領域 6,16……ゲート絶縁膜 7,17……ゲート電極 10……チャネル部 11……窒化珪素膜
Claims (3)
- 【請求項１】ゲート電極とゲート絶縁膜とソース，ドレ
イン領域並びにチャネル形成領域を有する電界効果型半
導体装置であって、前記ゲート絶縁膜下に禁制帯幅の異
なる半導体層を有し、前記半導体層のうち、前記ゲート
絶縁膜側には禁制帯幅の広い真性あるいは実質的に真性
の第２の半導体層を有し、前記第２の半導体層下には禁
制帯幅の狭いＮ型またはＰ型の導電型の第１の半導体層
を有する事を特徴とする電界効果型半導体装置。 - 【請求項２】特許請求の範囲第１項において、前記禁制
帯幅の広い第２の半導体層にソース，ドレイン領域が設
けられていることを特徴とする電界効果型半導体装置。 - 【請求項３】ゲート電極とゲート絶縁膜とソース，ドレ
イン領域並びにチャネル形成領域を有する電界効果型半
導体装置であって、前記ゲート絶縁膜下に禁制帯幅の異
なる半導体層を有し、前記ゲート電極に所定の電圧を加
えた時にチャネル領域は前記ゲート絶縁膜より離れた禁
制帯幅の狭いＮ型またはＰ型の半導体層近傍に形成さ
れ、キャリアは前記ゲート絶縁膜より離れた位置に形成
された前記チャネルを通して、ソース，ドレイン間を流
れる事を特徴とする電界効果型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1168651A JP2523019B2 (ja) | 1989-06-30 | 1989-06-30 | 電界効果型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1168651A JP2523019B2 (ja) | 1989-06-30 | 1989-06-30 | 電界効果型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0334461A JPH0334461A (ja) | 1991-02-14 |
| JP2523019B2 true JP2523019B2 (ja) | 1996-08-07 |
Family
ID=15871977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1168651A Expired - Fee Related JP2523019B2 (ja) | 1989-06-30 | 1989-06-30 | 電界効果型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2523019B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6884698B1 (en) | 1994-02-23 | 2005-04-26 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device with crystallization of amorphous silicon |
| JP2830817B2 (ja) * | 1996-01-30 | 1998-12-02 | 日本電気株式会社 | 変調ドープ電界効果型トランジスタ及びその製造方法 |
| JP2007294082A (ja) * | 2006-03-31 | 2007-11-08 | Semiconductor Energy Lab Co Ltd | Ｎａｎｄ型不揮発性メモリのデータ消去方法 |
| US7554854B2 (en) | 2006-03-31 | 2009-06-30 | Semiconductor Energy Laboratory Co., Ltd. | Method for deleting data from NAND type nonvolatile memory |
| KR101513601B1 (ko) * | 2008-03-07 | 2015-04-21 | 삼성전자주식회사 | 트랜지스터 |
| JP5897910B2 (ja) * | 2011-01-20 | 2016-04-06 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
-
1989
- 1989-06-30 JP JP1168651A patent/JP2523019B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0334461A (ja) | 1991-02-14 |
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