JPH09153292A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH09153292A JPH09153292A JP31126095A JP31126095A JPH09153292A JP H09153292 A JPH09153292 A JP H09153292A JP 31126095 A JP31126095 A JP 31126095A JP 31126095 A JP31126095 A JP 31126095A JP H09153292 A JPH09153292 A JP H09153292A
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
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Abstract
(57)【要約】
【課題】縦積み型のＥＥＰＲＯＭの消去において、プロ
グラムと同等の消去単位とその単位の任意な選択方法を
提供する。 【解決手段】コントロールゲート線ＣＧ11〜ＣＧ18，Ｃ
Ｇ21〜ＣＧ28の各々毎に消去対応のウェル電位と同一の
高電圧または非消去対応の基準電位０Ｖのいずれか一方
の印加を制御することによりこのコントロールゲート線
毎すなわち行単位の消去／消去禁止を制御する消去制御
回路３を備える。
グラムと同等の消去単位とその単位の任意な選択方法を
提供する。 【解決手段】コントロールゲート線ＣＧ11〜ＣＧ18，Ｃ
Ｇ21〜ＣＧ28の各々毎に消去対応のウェル電位と同一の
高電圧または非消去対応の基準電位０Ｖのいずれか一方
の印加を制御することによりこのコントロールゲート線
毎すなわち行単位の消去／消去禁止を制御する消去制御
回路３を備える。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体記憶
装置に関し、特にフラッシュメモリなどの電気的に書込
消去可能な不揮発性半導体記憶装置に関する。
装置に関し、特にフラッシュメモリなどの電気的に書込
消去可能な不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】近年、半導体記憶装置の大容量化が進む
につれて、新しい応用分野が開ける可能性が出て来てい
る。その内の１つとして脚光を浴びつつあるフラッシュ
メモリは、バッテリのバックアップなしにデータをスト
アできること、ＤＲＡＭ並の大容量化が容易であること
などから、将来大きな市場やさらに広範囲のアプリケー
ションが期待されている。
につれて、新しい応用分野が開ける可能性が出て来てい
る。その内の１つとして脚光を浴びつつあるフラッシュ
メモリは、バッテリのバックアップなしにデータをスト
アできること、ＤＲＡＭ並の大容量化が容易であること
などから、将来大きな市場やさらに広範囲のアプリケー
ションが期待されている。
【０００３】その中で、メモリセルを縦に直列接続する
ＮＡＮＤ型フラッシュメモリは、そのソース・ドレイン
を隣接セル同士で共有するためにセルサイズを小さくで
きので、上述した大容量化に適している。１つのメモリ
セルは、ＮＯＲ型（スタックゲート型）のものと基本的
には変わらず、コントロールゲートとフローティングゲ
ートの二重ゲート構造であり、フローティングゲート・
基板間の酸化膜はフラッシュメモリを特徴ずける書込消
去のためのトンネル現象を生じさせるために薄くしてい
る。
ＮＡＮＤ型フラッシュメモリは、そのソース・ドレイン
を隣接セル同士で共有するためにセルサイズを小さくで
きので、上述した大容量化に適している。１つのメモリ
セルは、ＮＯＲ型（スタックゲート型）のものと基本的
には変わらず、コントロールゲートとフローティングゲ
ートの二重ゲート構造であり、フローティングゲート・
基板間の酸化膜はフラッシュメモリを特徴ずける書込消
去のためのトンネル現象を生じさせるために薄くしてい
る。
【０００４】従来の一般的な第１のＮＡＮＤ型の電気的
に書込消去可能な不揮発性半導体記憶装置（以下フラッ
シュメモリ）を回路図で示す図５を参照すると、この従
来の第１の不揮発性半導体記憶装置は、後述するソース
線Ｓを挟んで列方向（上下）に配置されそれぞれＰウエ
ル内に構成されたメモリのブロック１，２を備える。
に書込消去可能な不揮発性半導体記憶装置（以下フラッ
シュメモリ）を回路図で示す図５を参照すると、この従
来の第１の不揮発性半導体記憶装置は、後述するソース
線Ｓを挟んで列方向（上下）に配置されそれぞれＰウエ
ル内に構成されたメモリのブロック１，２を備える。
【０００５】ブロック１は、コントロールゲート（以下
ゲート）が共通接続された行方向のｎ個を列方向に８段
縦積みのアレイに構成したメモリセルトランジスタＭ
111 〜Ｍ11n ，…，Ｍ181 〜Ｍ18n と、その上下に配置
されゲートが共通接続された行方向のｎ個の組から成る
選択トランジスタＴ111 〜Ｔ11n ，Ｔ121 〜Ｔ12n と、
これら選択トランジスタにそれぞれ接続しているビット
線Ｂ1 〜Ｂn とソース線Ｓと、メモリセルトランジスタ
Ｍ111 〜Ｍ11n ，…，Ｍ181 〜Ｍ18n の各々の組の共通
ゲートに接続するコントロールゲート線ＣＧ11〜ＣＧ18
と、選択トランジスタＴ111 〜Ｔ11n ，Ｔ121 〜Ｔ12n
の共通接続ゲートに接続した選択ゲート線ＳＧ11，ＳＧ
12と、Ｐウェルに接続され所定の電位を供給するための
ウェル線Ｗ1 とを備える。
ゲート）が共通接続された行方向のｎ個を列方向に８段
縦積みのアレイに構成したメモリセルトランジスタＭ
111 〜Ｍ11n ，…，Ｍ181 〜Ｍ18n と、その上下に配置
されゲートが共通接続された行方向のｎ個の組から成る
選択トランジスタＴ111 〜Ｔ11n ，Ｔ121 〜Ｔ12n と、
これら選択トランジスタにそれぞれ接続しているビット
線Ｂ1 〜Ｂn とソース線Ｓと、メモリセルトランジスタ
Ｍ111 〜Ｍ11n ，…，Ｍ181 〜Ｍ18n の各々の組の共通
ゲートに接続するコントロールゲート線ＣＧ11〜ＣＧ18
と、選択トランジスタＴ111 〜Ｔ11n ，Ｔ121 〜Ｔ12n
の共通接続ゲートに接続した選択ゲート線ＳＧ11，ＳＧ
12と、Ｐウェルに接続され所定の電位を供給するための
ウェル線Ｗ1 とを備える。
【０００６】ブロック２は、メモリブロック１と同様の
構成であり、メモリセルトランジスタＭ211 〜Ｍ21n ，
…，Ｍ281 〜Ｍ28n と、選択トランジスタＴ211 〜Ｔ
21n ，Ｔ221 〜Ｔ22n と、コントロールゲート線ＣＧ21
〜ＣＧ28と、選択ゲート線ＳＧ21，ＳＧ22と、ウェル線
Ｗ2 とを備える。なお、ビット線Ｂ1 〜Ｂn とソース線
Ｓとはブロック１と共通である。
構成であり、メモリセルトランジスタＭ211 〜Ｍ21n ，
…，Ｍ281 〜Ｍ28n と、選択トランジスタＴ211 〜Ｔ
21n ，Ｔ221 〜Ｔ22n と、コントロールゲート線ＣＧ21
〜ＣＧ28と、選択ゲート線ＳＧ21，ＳＧ22と、ウェル線
Ｗ2 とを備える。なお、ビット線Ｂ1 〜Ｂn とソース線
Ｓとはブロック１と共通である。
【０００７】次に、図５を参照して、従来の不揮発性半
導体記憶装置の動作について説明すると、ここで、説明
の便宜上選択対象のメモリセルをＭ122 とする。読出し
は、選択ゲート線ＳＧ11，ＳＧ12に電源電圧５Ｖを印加
して導通させ、かつ非選択対象のコントロールゲート線
ＣＧ11，ＣＧ13〜ＣＧ18に電源電圧を選択対象のコント
ロールゲート線ＣＧ12に０Ｖをそれぞれ印加し、選択対
象のビット線Ｂ2 の電位，ソース線Ｓの電位をそれぞれ
ほぼ１Ｖ，０Ｖとすることによって選択対象のメモリセ
ルトランジスタＭ122 の導通・非導通を検知する。
導体記憶装置の動作について説明すると、ここで、説明
の便宜上選択対象のメモリセルをＭ122 とする。読出し
は、選択ゲート線ＳＧ11，ＳＧ12に電源電圧５Ｖを印加
して導通させ、かつ非選択対象のコントロールゲート線
ＣＧ11，ＣＧ13〜ＣＧ18に電源電圧を選択対象のコント
ロールゲート線ＣＧ12に０Ｖをそれぞれ印加し、選択対
象のビット線Ｂ2 の電位，ソース線Ｓの電位をそれぞれ
ほぼ１Ｖ，０Ｖとすることによって選択対象のメモリセ
ルトランジスタＭ122 の導通・非導通を検知する。
【０００８】次に、書込すなわちプログラムの場合は、
ドレイン側の選択ゲート線ＳＧ11に高電圧１０Ｖを、ソ
ース側の選択ゲート線ＳＧ12に０Ｖをそれぞれ印加し、
また非選択対象のコントロールゲート線にも高電圧１０
Ｖを、選択対象のコントロールゲート線にはさらに高い
２０Ｖ程度をそれぞれ加える。このとき書込対象のビッ
ト線Ｂ2 には“０”を書込むための０Ｖを、書込非対象
のビット線には約７Ｖの中間電圧をそれぞれ印加するこ
とにより書込対象メモリセルトランジスタＭ122 を選択
する。また、この書込対象メモリセルトランジスタＭ
122 のみがコントロールゲート・チャネル間に高電圧の
２０Ｖが印加されることになり、ＦＮトンネリングによ
ってフローティングゲートにホットエレクトロンが注入
される。
ドレイン側の選択ゲート線ＳＧ11に高電圧１０Ｖを、ソ
ース側の選択ゲート線ＳＧ12に０Ｖをそれぞれ印加し、
また非選択対象のコントロールゲート線にも高電圧１０
Ｖを、選択対象のコントロールゲート線にはさらに高い
２０Ｖ程度をそれぞれ加える。このとき書込対象のビッ
ト線Ｂ2 には“０”を書込むための０Ｖを、書込非対象
のビット線には約７Ｖの中間電圧をそれぞれ印加するこ
とにより書込対象メモリセルトランジスタＭ122 を選択
する。また、この書込対象メモリセルトランジスタＭ
122 のみがコントロールゲート・チャネル間に高電圧の
２０Ｖが印加されることになり、ＦＮトンネリングによ
ってフローティングゲートにホットエレクトロンが注入
される。
【０００９】この場合、メモリセルトランジスタのしき
い値電圧は高くなり、したがって読出し時に非導通と判
定される。ただし、このしきい値電圧は、読出し時の非
選択コントロールゲート線印加電圧（電源電圧）より低
くかつ選択コントロールゲート線印加電圧（０Ｖ）より
高く制御する必要がある。その理由は、ＮＡＮＤ構成の
メモリにおいて正しくデータを読出すためには、非選択
対象のメモリセルトランジスタは常時導通する必要があ
り、また選択したメモリセルトランジスタのコントロー
ルゲートにとって、０Ｖ（接地電位）が基準電位となる
からである。“０”を書込まないすなわち非選択ビット
線に７Ｖの中間電位を与えることや、非選択コントロー
ルゲート線に１０Ｖの電圧を印加することにより、非選
択メモリセルトランジスタのコントロールゲート・チャ
ネル間の電位差を１０〜１３Ｖと選択メモリセルトラン
ジスタの上記電位差２０Ｖに比べて低減でき、現実的に
プログラムなされないことを保障している。
い値電圧は高くなり、したがって読出し時に非導通と判
定される。ただし、このしきい値電圧は、読出し時の非
選択コントロールゲート線印加電圧（電源電圧）より低
くかつ選択コントロールゲート線印加電圧（０Ｖ）より
高く制御する必要がある。その理由は、ＮＡＮＤ構成の
メモリにおいて正しくデータを読出すためには、非選択
対象のメモリセルトランジスタは常時導通する必要があ
り、また選択したメモリセルトランジスタのコントロー
ルゲートにとって、０Ｖ（接地電位）が基準電位となる
からである。“０”を書込まないすなわち非選択ビット
線に７Ｖの中間電位を与えることや、非選択コントロー
ルゲート線に１０Ｖの電圧を印加することにより、非選
択メモリセルトランジスタのコントロールゲート・チャ
ネル間の電位差を１０〜１３Ｖと選択メモリセルトラン
ジスタの上記電位差２０Ｖに比べて低減でき、現実的に
プログラムなされないことを保障している。
【００１０】最後に消去は、選択ゲート線ＳＧ11とＳＧ
12の両方に２０Ｖを、全てのコントロールゲート線に０
Ｖを、消去対象メモリブロック１のウェル線Ｗ1 に２０
Ｖの高電圧をそれぞれ印加するとともに、ビット線とソ
ース線とを解放状態とすることにより実行する。これに
より、ブロック内の全てのメモリセルのコントロールゲ
ート・チャネル間にプログラム時とは逆方向に２０Ｖの
高電圧がかかり、フローティングゲート中の電子が引き
抜かれる。その結果、メモリセルトランジスタのしきい
値電圧は低下し、（具体的には０Ｖ以下のディプレッシ
ョン状態となる）読出し時に導通と判定される。
12の両方に２０Ｖを、全てのコントロールゲート線に０
Ｖを、消去対象メモリブロック１のウェル線Ｗ1 に２０
Ｖの高電圧をそれぞれ印加するとともに、ビット線とソ
ース線とを解放状態とすることにより実行する。これに
より、ブロック内の全てのメモリセルのコントロールゲ
ート・チャネル間にプログラム時とは逆方向に２０Ｖの
高電圧がかかり、フローティングゲート中の電子が引き
抜かれる。その結果、メモリセルトランジスタのしきい
値電圧は低下し、（具体的には０Ｖ以下のディプレッシ
ョン状態となる）読出し時に導通と判定される。
【００１１】この際の消去単位は、ウェル分離されたブ
ロックの大きさにより決定され、そのウェル内すなわち
ブロックの全メモリセルトランジスタのチャネルに２０
Ｖの高電圧が印加されることで同時に消去される。
ロックの大きさにより決定され、そのウェル内すなわち
ブロックの全メモリセルトランジスタのチャネルに２０
Ｖの高電圧が印加されることで同時に消去される。
【００１２】ここで、書込（プログラム）単位と消去単
位について考察すると、書込にＦＮトンネリングを利用
するＮＡＮＤ型フラッシュメモリなどにおいては、書込
電流が小さいことと、単体メモリセルとしての書込速度
がそれほど速くないこととから、異なるデータを複数ア
ドレス分同時に書込む方式を採用するのが普通である。
位について考察すると、書込にＦＮトンネリングを利用
するＮＡＮＤ型フラッシュメモリなどにおいては、書込
電流が小さいことと、単体メモリセルとしての書込速度
がそれほど速くないこととから、異なるデータを複数ア
ドレス分同時に書込む方式を採用するのが普通である。
【００１３】これには、各々のビット線に同時に所望の
データ対応の電圧（すなわち書込データ値“０”の場合
は０Ｖ、非書込で“１”を保持する場合は７Ｖ）を与え
る。したがって、１本のコントロールゲート線に共通接
続されているすなわち１行分の全てのメモリセルトラン
ジスタが同時にプログラムできる。通常この同時プログ
ラム可能数をハードディスクドライブ（ＨＤＤ）と同様
に５１２バイトにするのが一般的であり、セクタと呼
ぶ。これに対して、消去は分離された１つのウェル内に
含まれる単位すなわちブロック単位で行なわれる。原理
的にはセクタのレベルまで小さくすることも可能ではあ
るが、ＮＡＮＤ型のメモリセルの構成を考えた場合、縦
積みの２つのメモリセルトランジスタのソース・ドレイ
ンの共通部分でウェル分離を行なわねばならず、ＮＡＮ
Ｄ型の大きな利点である小さいセルサイズという点を考
慮すると全く現実的でない。したがって、縦積みされる
コントロールゲート線の本数分（ここでは８本分）すな
わちメモリセルトランジスタ８行分をまとめたブロック
を１つの消去単位としているのが普通であり、その容量
は４Ｋバイトとなる。
データ対応の電圧（すなわち書込データ値“０”の場合
は０Ｖ、非書込で“１”を保持する場合は７Ｖ）を与え
る。したがって、１本のコントロールゲート線に共通接
続されているすなわち１行分の全てのメモリセルトラン
ジスタが同時にプログラムできる。通常この同時プログ
ラム可能数をハードディスクドライブ（ＨＤＤ）と同様
に５１２バイトにするのが一般的であり、セクタと呼
ぶ。これに対して、消去は分離された１つのウェル内に
含まれる単位すなわちブロック単位で行なわれる。原理
的にはセクタのレベルまで小さくすることも可能ではあ
るが、ＮＡＮＤ型のメモリセルの構成を考えた場合、縦
積みの２つのメモリセルトランジスタのソース・ドレイ
ンの共通部分でウェル分離を行なわねばならず、ＮＡＮ
Ｄ型の大きな利点である小さいセルサイズという点を考
慮すると全く現実的でない。したがって、縦積みされる
コントロールゲート線の本数分（ここでは８本分）すな
わちメモリセルトランジスタ８行分をまとめたブロック
を１つの消去単位としているのが普通であり、その容量
は４Ｋバイトとなる。
【００１４】前述したように、フラッシュメモリは大容
量化と不揮発性，高耐衝撃性などから、ファイルストレ
ージ用途すなわちＨＤＤ置換えという大きなアプリケー
ションが期待されている。したがって、書込はもちろん
消去単位もＨＤＤと同等になっている方が望ましい。と
ころが、今まで述べて来たように、書込は５１２バイト
というようにＨＤＤと同じセクタサイズが実現されてい
るのに対し、ウェル分離すなわちブロック対応の消去単
位をとらざるを得ないのであり、それは書込のセクタサ
イズすなわち行単位のメモリセル縦積み段数（ここでは
８）倍となってしまう。
量化と不揮発性，高耐衝撃性などから、ファイルストレ
ージ用途すなわちＨＤＤ置換えという大きなアプリケー
ションが期待されている。したがって、書込はもちろん
消去単位もＨＤＤと同等になっている方が望ましい。と
ころが、今まで述べて来たように、書込は５１２バイト
というようにＨＤＤと同じセクタサイズが実現されてい
るのに対し、ウェル分離すなわちブロック対応の消去単
位をとらざるを得ないのであり、それは書込のセクタサ
イズすなわち行単位のメモリセル縦積み段数（ここでは
８）倍となってしまう。
【００１５】この消去単位の分離を図った特開平３−２
９０９６０号公報記載の従来の第２の不揮発性半導体記
憶装置の構成を示す図６を参照すると、この従来の第２
の不揮発性半導体記憶装置は、ウェルで分離するのでは
なく、ウェルは一体に形成した上でその境界部に位置す
るソース（Ｓ）のｎ+ 拡散層に高電圧を印加し空乏層を
つくることで２つのウェル線電位（ここではＷ
1 とＷ2 ）がショートしないようにししたものである。
ところが、このアイデアでは、消去単位の分離に必要な
面積を削減できるが、消去単位そのものは従来の第１の
不揮発性半導体記憶装置と何ら変わる所がなく、４Ｋバ
イトのままである。
９０９６０号公報記載の従来の第２の不揮発性半導体記
憶装置の構成を示す図６を参照すると、この従来の第２
の不揮発性半導体記憶装置は、ウェルで分離するのでは
なく、ウェルは一体に形成した上でその境界部に位置す
るソース（Ｓ）のｎ+ 拡散層に高電圧を印加し空乏層を
つくることで２つのウェル線電位（ここではＷ
1 とＷ2 ）がショートしないようにししたものである。
ところが、このアイデアでは、消去単位の分離に必要な
面積を削減できるが、消去単位そのものは従来の第１の
不揮発性半導体記憶装置と何ら変わる所がなく、４Ｋバ
イトのままである。
【００１６】
【発明が解決しようとする課題】上述した従来の第１，
第２の不揮発性半導体記憶装置は、メモリセルを縦積み
しているために、消去単位をウェルで分離せざるを得な
いため、セクタ対応の書込単位よりも大幅に大きくなる
という欠点があった。
第２の不揮発性半導体記憶装置は、メモリセルを縦積み
しているために、消去単位をウェルで分離せざるを得な
いため、セクタ対応の書込単位よりも大幅に大きくなる
という欠点があった。
【００１７】さらに、上記消去単位内に複数のファイル
が存在しその内の１つのみを消去対象とする場合には、
消去対象以外のファイルを別の領域に移す等の複雑な処
理をシステム側に課してしまうという欠点があった。
が存在しその内の１つのみを消去対象とする場合には、
消去対象以外のファイルを別の領域に移す等の複雑な処
理をシステム側に課してしまうという欠点があった。
【００１８】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、第１導電型半導体基板上に形成した複数の
第２導電型ウェルの各々内にそれぞれ形成しコントロー
ルゲートとフローティングゲートとの二重構造を有し電
気的に書込消去可能なメモリセルトランジスタを列方向
に第１の数個を縦続接続し行方向に前記コントロールゲ
ートを共通接続しコントロールゲート線に接続した第２
の数の前記メモリセルトランジスタを配列したメモリセ
ルアレイから成るメモリブロックを備える不揮発性半導
体記憶装置において、前記コントロールゲート線の各々
毎に非消去対応の前記ウェルに供給するウェル電位と同
一の第１の電圧および消去対応の第２の電圧のいずれか
一方の消去制御電圧の印加を制御する消去制御手段を備
えて構成されている。
記憶装置は、第１導電型半導体基板上に形成した複数の
第２導電型ウェルの各々内にそれぞれ形成しコントロー
ルゲートとフローティングゲートとの二重構造を有し電
気的に書込消去可能なメモリセルトランジスタを列方向
に第１の数個を縦続接続し行方向に前記コントロールゲ
ートを共通接続しコントロールゲート線に接続した第２
の数の前記メモリセルトランジスタを配列したメモリセ
ルアレイから成るメモリブロックを備える不揮発性半導
体記憶装置において、前記コントロールゲート線の各々
毎に非消去対応の前記ウェルに供給するウェル電位と同
一の第１の電圧および消去対応の第２の電圧のいずれか
一方の消去制御電圧の印加を制御する消去制御手段を備
えて構成されている。
【００１９】
【発明の実施の形態】次に、本発明の実施の形態を図５
と共通の構成要素は共通の文字を付して同様に回路図で
示す図１を参照すると、この図に示す本実施の形態の不
揮発性半導体記憶装置は、従来と共通のブロック１，２
に加えて、コントロールゲート線ＣＧ11〜ＣＧ18，ＣＧ
21〜ＣＧ28の各々毎に非消去対応のウェル電位と同一の
高電圧または消去対応の基準電位０Ｖのいずれか一方の
印加を制御することによりこのコントロールゲート線毎
すなわち行単位の消去／消去禁止を制御する消去制御回
路３を備える。
と共通の構成要素は共通の文字を付して同様に回路図で
示す図１を参照すると、この図に示す本実施の形態の不
揮発性半導体記憶装置は、従来と共通のブロック１，２
に加えて、コントロールゲート線ＣＧ11〜ＣＧ18，ＣＧ
21〜ＣＧ28の各々毎に非消去対応のウェル電位と同一の
高電圧または消去対応の基準電位０Ｖのいずれか一方の
印加を制御することによりこのコントロールゲート線毎
すなわち行単位の消去／消去禁止を制御する消去制御回
路３を備える。
【００２０】消去制御回路３の構成を回路図で示す図２
を参照すると、この消去制御回路３は行アドレスの下位
ビットＬＡを入力としてブロック１の縦積み（ここでは
８段）のメモリセルトランジスタアレイの内の１行分を
デコードするためのデコード信号ＸＤi （ＸＤ1 〜ＸＤ
8 ）を生成する（Ａ）に示すサブデコーダ３１と、行ア
ドレスの上位ビットＵＡを入力として消去対象ブロック
を選択する（Ｂ）に示すメインデコーダ３２とを備え
る。説明の便宜上、サブデコーダ３１は１行アドレス
分、メインデコーダ３２は１ブロック分をそれぞれ示
す。
を参照すると、この消去制御回路３は行アドレスの下位
ビットＬＡを入力としてブロック１の縦積み（ここでは
８段）のメモリセルトランジスタアレイの内の１行分を
デコードするためのデコード信号ＸＤi （ＸＤ1 〜ＸＤ
8 ）を生成する（Ａ）に示すサブデコーダ３１と、行ア
ドレスの上位ビットＵＡを入力として消去対象ブロック
を選択する（Ｂ）に示すメインデコーダ３２とを備え
る。説明の便宜上、サブデコーダ３１は１行アドレス
分、メインデコーダ３２は１ブロック分をそれぞれ示
す。
【００２１】サブデコーダ３１は、行アドレスの下位ビ
ットＬＡのＮＡＮＤ演算を行い信号ｎ１を出力するＮＡ
ＮＤ回路３１１と、インバータ回路３１２，３１３，３
１４，３１５，３１８と、クロックドインバータ回路３
１６，３１７と、トランスファゲートＴＧ１，ＴＧ２と
を備える。
ットＬＡのＮＡＮＤ演算を行い信号ｎ１を出力するＮＡ
ＮＤ回路３１１と、インバータ回路３１２，３１３，３
１４，３１５，３１８と、クロックドインバータ回路３
１６，３１７と、トランスファゲートＴＧ１，ＴＧ２と
を備える。
【００２２】メインデコーダ３２は、行アドレスの上位
ビットＵＡのＮＡＮＤ演算を行い信号ｎ２を出力するＮ
ＡＮＤ回路３２１と、インバータ回路３２２と、フリッ
プフロップ３２３と、トランスファゲートＴＧ21〜ＴＧ
28とを備える。
ビットＵＡのＮＡＮＤ演算を行い信号ｎ２を出力するＮ
ＡＮＤ回路３２１と、インバータ回路３２２と、フリッ
プフロップ３２３と、トランスファゲートＴＧ21〜ＴＧ
28とを備える。
【００２３】次に、図１を参照して本実施の形態の動作
について説明すると、まず、読出しおよび書込（プログ
ラム）動作については従来と全く同一であるので、ここ
では動作の異なる消去について説明する。説明の便宜
上、消去対象セクタ対応のコントロールゲート線をＣＧ
11とＣＧ18とする。
について説明すると、まず、読出しおよび書込（プログ
ラム）動作については従来と全く同一であるので、ここ
では動作の異なる消去について説明する。説明の便宜
上、消去対象セクタ対応のコントロールゲート線をＣＧ
11とＣＧ18とする。
【００２４】まず、消去対象のセクタ対応のコントロー
ルゲート線ＣＧ11，ＣＧ18には０Ｖを供給する一方、消
去非対象のセクタ対応のコントロールゲート線ＣＧ12〜
ＣＧ17はウェル線Ｗ1 電位と同電位（２０Ｖ）にする。
これによって、従来での消去単位内（例えば４Ｋバイ
ト）に含まれるセクタ（ここでは５１２バイトのセクタ
が８系統）の任意のものが消去できることになる。
ルゲート線ＣＧ11，ＣＧ18には０Ｖを供給する一方、消
去非対象のセクタ対応のコントロールゲート線ＣＧ12〜
ＣＧ17はウェル線Ｗ1 電位と同電位（２０Ｖ）にする。
これによって、従来での消去単位内（例えば４Ｋバイ
ト）に含まれるセクタ（ここでは５１２バイトのセクタ
が８系統）の任意のものが消去できることになる。
【００２５】図２を参照して消去制御回路３の消去制御
動作の詳細について説明すると、消去をセクタすなわち
行単位で行なうため、消去対象セクタの行アドレスを外
部から入力する。サブデコーダ３１は、行アドレスの下
位のビットＬＡの供給を受け、制御信号ＬＴの遷移に応
答してこの行アドレス下位信号ＬＡをクロックドインバ
ータ回路３１６，３１７とインバータ回路３１２とを用
いてラッチする。このとき、制御信号ＬＴをまず″Ｌ″
として行アドレス下位信号ＬＡを取込み、″Ｈ″に変化
させてラッチを行う。これにより出力のデコード信号Ｘ
Ｄi は″Ｌ″レベルすなわち基準電圧ＶＳＸ（０Ｖ）と
なる。一方、非消去対象セクタの場合は、上記ビットの
供給がなくしたがって、上記ラッチ動作もなされないの
で、デコード信号ＸＤi は″Ｈ″レベルすなわち消去モ
ード対応のモード切換電源電圧ＶＰＸ（２０Ｖ）とな
る。
動作の詳細について説明すると、消去をセクタすなわち
行単位で行なうため、消去対象セクタの行アドレスを外
部から入力する。サブデコーダ３１は、行アドレスの下
位のビットＬＡの供給を受け、制御信号ＬＴの遷移に応
答してこの行アドレス下位信号ＬＡをクロックドインバ
ータ回路３１６，３１７とインバータ回路３１２とを用
いてラッチする。このとき、制御信号ＬＴをまず″Ｌ″
として行アドレス下位信号ＬＡを取込み、″Ｈ″に変化
させてラッチを行う。これにより出力のデコード信号Ｘ
Ｄi は″Ｌ″レベルすなわち基準電圧ＶＳＸ（０Ｖ）と
なる。一方、非消去対象セクタの場合は、上記ビットの
供給がなくしたがって、上記ラッチ動作もなされないの
で、デコード信号ＸＤi は″Ｈ″レベルすなわち消去モ
ード対応のモード切換電源電圧ＶＰＸ（２０Ｖ）とな
る。
【００２６】サブデコーダ３１は１ブロック当り８個あ
り、それぞれ縦積みの８段のメモリセルトランジスタの
各行対応に対応のデコード信号ＸＤ1 〜ＸＤ8 を生成す
る。ここでは、ＸＤ1 ，ＸＤ8 に０Ｖを他のＸＤ2 〜Ｘ
Ｄ7 には２０Ｖをそれぞれ出力する。
り、それぞれ縦積みの８段のメモリセルトランジスタの
各行対応に対応のデコード信号ＸＤ1 〜ＸＤ8 を生成す
る。ここでは、ＸＤ1 ，ＸＤ8 に０Ｖを他のＸＤ2 〜Ｘ
Ｄ7 には２０Ｖをそれぞれ出力する。
【００２７】次に、メインデコーダ３２は、行アドレス
の上位のビットＵＡを入力として従来の消去単位に相当
するメモリブロック１を選択し、対応のトランスファゲ
ートＴＧ21〜ＴＧ28を活性化する。一方、サブデコーダ
から供給を受けたデコード信号ＸＤi のうち、選択対象
のデコード信号ＸＤ1 ，ＸＤ8 として０Ｖが、非選択対
象のデコード信号ＸＤ2 〜ＸＤ7 として２０Ｖがそれぞ
れ供給されているので、コントロールゲート線ＣＧ11〜
ＣＧ18にそれぞれ接続されたトランスファゲートＴＧ21
〜ＴＧ28は選択対象のコントロールゲート線ＣＧ11，Ｃ
Ｇ18に０Ｖを、非選択対象のコントロールゲート線ＣＧ
12，ＣＧ17に２０Ｖをそれぞれ供給する。
の上位のビットＵＡを入力として従来の消去単位に相当
するメモリブロック１を選択し、対応のトランスファゲ
ートＴＧ21〜ＴＧ28を活性化する。一方、サブデコーダ
から供給を受けたデコード信号ＸＤi のうち、選択対象
のデコード信号ＸＤ1 ，ＸＤ8 として０Ｖが、非選択対
象のデコード信号ＸＤ2 〜ＸＤ7 として２０Ｖがそれぞ
れ供給されているので、コントロールゲート線ＣＧ11〜
ＣＧ18にそれぞれ接続されたトランスファゲートＴＧ21
〜ＴＧ28は選択対象のコントロールゲート線ＣＧ11，Ｃ
Ｇ18に０Ｖを、非選択対象のコントロールゲート線ＣＧ
12，ＣＧ17に２０Ｖをそれぞれ供給する。
【００２８】消去制御回路３の読出動作時，プログラム
動作時および消去動作時における制御信号ＬＴ，モード
切換信号ＢＰＧ，モード切換電源電圧ＶＰＸ，基準電圧
ＶＳＸ，デコード信号ＸＤi ，およびコントロールゲー
ト線ＣＧ1iの各々の電位状態をそれぞれ表１に示す。
動作時および消去動作時における制御信号ＬＴ，モード
切換信号ＢＰＧ，モード切換電源電圧ＶＰＸ，基準電圧
ＶＳＸ，デコード信号ＸＤi ，およびコントロールゲー
ト線ＣＧ1iの各々の電位状態をそれぞれ表１に示す。
【００２９】
【表１】
【００３０】なお、表１に示すように、メンインデコー
ダ３２が非選択（すなわちブロック１自体が非選択）の
場合にＣＧ11〜ＣＧ18は全て０Ｖとなる。
ダ３２が非選択（すなわちブロック１自体が非選択）の
場合にＣＧ11〜ＣＧ18は全て０Ｖとなる。
【００３１】次に、本発明の第２の実施の形態を特徴ず
ける消去制御回路３Ａのサブデコーダ３１Ａを回路図で
示す図３を参照すると、この図に示す本実施の形態の前
述の第１の実施のサブデコーダ３１との相違点は、ビッ
ト線に遠い方の行である下位の行からの桁上げ信号Ｃの
供給に応答して選択信号を出力するＡＮＤゲートとＮＯ
Ｒゲートとから成る複合論理回路３３ｉ（ｉは１〜８）
を備えることである。
ける消去制御回路３Ａのサブデコーダ３１Ａを回路図で
示す図３を参照すると、この図に示す本実施の形態の前
述の第１の実施のサブデコーダ３１との相違点は、ビッ
ト線に遠い方の行である下位の行からの桁上げ信号Ｃの
供給に応答して選択信号を出力するＡＮＤゲートとＮＯ
Ｒゲートとから成る複合論理回路３３ｉ（ｉは１〜８）
を備えることである。
【００３２】前述のように、ＮＡＮＤ型のフラッシュメ
モリでは書込（プログラム）動作時に、メモリセルトラ
ンジスタのしきい値電圧を０Ｖから読出時の電源電圧
（ここでは５Ｖ）の間に制御する必要がある。このた
め、プログラムの順序は、縦積みのメモリセルトランジ
スタの内ビット線より遠い方から近い方に向けて行なわ
れるのが普通である。その理由は、プログラム完了後に
はメモリセルのしきい値電圧が出力“０”および“Ｌ”
にそれぞれ相当するものの両方が混在してしまい、ビッ
ト線に近い方からプログラムを行なった場合ビット線か
ら印加するプログラム電圧（０Ｖもしくは７Ｖ）の伝わ
り方が異なってしまうからである。したがって、例えば
コマンド入力時等に外部からセクタのアドレスを入力し
た場合、そのセクタからビット線に近いセクタは全て消
去を行なうというプログラム消去モードは実用的であ
る。この場合、例えば、図１のブロック１のコントロー
ルゲート線ＣＧ12に相当するアドレスを入力して、コン
トロールゲート線ＣＧ12とＣＧ11を消去する。
モリでは書込（プログラム）動作時に、メモリセルトラ
ンジスタのしきい値電圧を０Ｖから読出時の電源電圧
（ここでは５Ｖ）の間に制御する必要がある。このた
め、プログラムの順序は、縦積みのメモリセルトランジ
スタの内ビット線より遠い方から近い方に向けて行なわ
れるのが普通である。その理由は、プログラム完了後に
はメモリセルのしきい値電圧が出力“０”および“Ｌ”
にそれぞれ相当するものの両方が混在してしまい、ビッ
ト線に近い方からプログラムを行なった場合ビット線か
ら印加するプログラム電圧（０Ｖもしくは７Ｖ）の伝わ
り方が異なってしまうからである。したがって、例えば
コマンド入力時等に外部からセクタのアドレスを入力し
た場合、そのセクタからビット線に近いセクタは全て消
去を行なうというプログラム消去モードは実用的であ
る。この場合、例えば、図１のブロック１のコントロー
ルゲート線ＣＧ12に相当するアドレスを入力して、コン
トロールゲート線ＣＧ12とＣＧ11を消去する。
【００３３】図３を参照してこのプログラム消去モード
動作を可能にする本実施の形態のサブデコーダ３１Ａの
動作について説明すると、このプログラム消去モードに
よる消去動作時に、制御信号ＥＲを“Ｈ”とすることで
複合論理回路３３１〜３３８の３入力ＡＮＤ部に行アド
レス下位信号ＬＡｉここではＬＡ２が選択信号として入
力されると、対応の複合論理回路３３２は自身のラッチ
信号を出力するとともに桁上げ信号Ｃを上位の複合論理
回路３３１に供給する。したがって、複合論理回路３３
２のデコード信号ＸＤ2 よりビット線に近い複合論理回
路３３１のデコーダ信号全て、すなはち、デコード信号
ＸＤ2 ，ＸＤ1 を選択する。
動作を可能にする本実施の形態のサブデコーダ３１Ａの
動作について説明すると、このプログラム消去モードに
よる消去動作時に、制御信号ＥＲを“Ｈ”とすることで
複合論理回路３３１〜３３８の３入力ＡＮＤ部に行アド
レス下位信号ＬＡｉここではＬＡ２が選択信号として入
力されると、対応の複合論理回路３３２は自身のラッチ
信号を出力するとともに桁上げ信号Ｃを上位の複合論理
回路３３１に供給する。したがって、複合論理回路３３
２のデコード信号ＸＤ2 よりビット線に近い複合論理回
路３３１のデコーダ信号全て、すなはち、デコード信号
ＸＤ2 ，ＸＤ1 を選択する。
【００３４】
【発明の効果】以上説明したように、本発明の不揮発性
半導体記憶装置は、コントロールゲート線の各々毎にウ
ェル電位と同一電圧および基準電圧のいずれか一方の消
去制御電圧の印加を制御する消去制御手段を備えている
ことにより、各ブロックの行単位の消去／消去禁止を制
御することが可能となるというという効果がある。
半導体記憶装置は、コントロールゲート線の各々毎にウ
ェル電位と同一電圧および基準電圧のいずれか一方の消
去制御電圧の印加を制御する消去制御手段を備えている
ことにより、各ブロックの行単位の消去／消去禁止を制
御することが可能となるというという効果がある。
【図１】本発明の不揮発性半導体記憶装置の第１の実施
の形態の一部をブロックで示す回路図である。
の形態の一部をブロックで示す回路図である。
【図２】本実施の形態の不揮発性半導体記憶装置の消去
制御回路の一例を示す回路図である。
制御回路の一例を示す回路図である。
【図３】本発明の不揮発性半導体記憶装置の第２の実施
の消去制御回路の一例を示す回路図である。
の消去制御回路の一例を示す回路図である。
【図４】従来の不揮発性半導体記憶装置の一例を示す回
路図である。
路図である。
１，２ ブロック ３，３Ａ 消去制御回路 ３１，３１Ａ サブデコーダ ３２ メインデコーダ ３１１，３２１ ＮＡＮＤ回路 ３１２〜３１５，３１８，３１９，３２２ インバー
タ回路 ３１６，３１７ クロックドインバータ回路 ３３１〜３３８ 複合論理回路 ＳＧ11，ＳＧ12，ＳＧ21，ＳＧ22 選択ゲート線 Ｂ1 〜Ｂn ビット線 ＣＧ11〜ＣＧ18，ＣＧ21〜ＣＧ28 コントロールゲー
ト線 Ｓ ソース線 Ｔ111 〜Ｔ11n ，Ｔ121 〜Ｔ12n ，Ｔ211 〜Ｔ21n ，Ｔ
221 〜Ｔ22n 選択トランジスタ Ｍ111 〜Ｍ18n ，Ｍ211 〜Ｍ28n メモリセルトラン
ジスタ Ｗ1 ，Ｗ2 ウェル線
タ回路 ３１６，３１７ クロックドインバータ回路 ３３１〜３３８ 複合論理回路 ＳＧ11，ＳＧ12，ＳＧ21，ＳＧ22 選択ゲート線 Ｂ1 〜Ｂn ビット線 ＣＧ11〜ＣＧ18，ＣＧ21〜ＣＧ28 コントロールゲー
ト線 Ｓ ソース線 Ｔ111 〜Ｔ11n ，Ｔ121 〜Ｔ12n ，Ｔ211 〜Ｔ21n ，Ｔ
221 〜Ｔ22n 選択トランジスタ Ｍ111 〜Ｍ18n ，Ｍ211 〜Ｍ28n メモリセルトラン
ジスタ Ｗ1 ，Ｗ2 ウェル線
Claims (4)
- 【請求項１】 第１導電型半導体基板上に形成した複数
の第２導電型ウェルの各々内にそれぞれ形成しコントロ
ールゲートとフローティングゲートとの二重構造を有し
電気的に書込消去可能なメモリセルトランジスタを列方
向に第１の数個を縦続接続し行方向に前記コントロール
ゲートを共通接続しコントロールゲート線に接続した第
２の数の前記メモリセルトランジスタを配列したメモリ
セルアレイから成るメモリブロックを備える不揮発性半
導体記憶装置において、 前記コントロールゲート線の各々毎に非消去対応の前記
ウェルに供給するウェル電位と同一の第１の電圧および
消去対応の第２の電圧のいずれか一方の消去制御電圧の
印加を制御する消去制御手段を備えることを特徴とする
不揮発性半導体記憶装置。 - 【請求項２】 前記消去制御手段が、行アドレスの下位
ビットの供給に応答して前記ブロック内の前記第１の数
の前記コントロールゲート線の各々毎の前記消去制御電
圧を生成するサブデコーダ回路と、 前記行アドレスの上位ビットの供給に応答して消去対象
の前記ブロックを選択するメインデコーダ回路とを備え
ることを特徴とする請求項１記載の不揮発性半導体記憶
装置。 - 【請求項３】 前記サブデコーダ回路が、前記行アドレ
スの下位ビットのＮＡＮＤ演算を行い第１のＮＡＮＤ信
号を出力する第１のＮＡＮＤ回路と、 制御信号の遷移に応答して前記第１のＮＡＮＤ信号をラ
ッチし第１のラッチ信号を出力する第１のラッチ回路
と、 前記第１のラッチ信号のハイレベルに応答して前記第１
の電圧をローレベルに応答して前記第２の電圧をそれぞ
れ前記消去制御電圧として出力する出力回路とを備え、 前記メインデコーダ回路が、前記行アドレスの上位ビッ
トのＮＡＮＤ演算を行い第２のＮＡＮＤ信号を出力する
第２のＮＡＮＤ回路と、 前記第２のＮＡＮＤ信号をラッチし第２のラッチ信号を
出力する第２のラッチ回路と、 前記第２の数のコントロールゲート線の各々に接続し前
記第２のラッチ信号の供給に応答して前記消去電圧の各
々の通過を制御する前記第２の数のトランスファゲート
回路とを備えることを特徴とする請求項２記載の不揮発
性半導体記憶装置。 - 【請求項４】 前記サブデコーダ回路が、ＡＮＤ回路と
ＮＯＲ回路とを含み前記行アドレスの下位ビットのＡＮ
Ｄ演算とモード制御信号とビット線に遠い方に配列され
た前記行である下位行からの第１の桁上げ信号との供給
に応答してラッチし第３のラッチ信号と上位行に対する
第２の桁上げ信号とを出力する複合論理回路と、 前記第３のラッチ信号のハイレベルに応答して前記第１
の電圧をローレベルに応答して前記第２の電圧をそれぞ
れ前記消去制御電圧として出力する出力回路とを備える
ことを特徴とする請求項２記載の不揮発性半導体記憶装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31126095A JP2838993B2 (ja) | 1995-11-29 | 1995-11-29 | 不揮発性半導体記憶装置 |
| US08/748,278 US5798547A (en) | 1995-11-29 | 1996-11-13 | Non-volatile semiconductor memory device having NAND structure cells |
| EP96118769A EP0777235A3 (en) | 1995-11-29 | 1996-11-22 | Non-volatile semiconductor memory device having NAND structure cells |
| KR1019960059400A KR100246165B1 (ko) | 1995-11-29 | 1996-11-29 | Nand 구조 셀을 갖는 플래시 eeprom |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31126095A JP2838993B2 (ja) | 1995-11-29 | 1995-11-29 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09153292A true JPH09153292A (ja) | 1997-06-10 |
| JP2838993B2 JP2838993B2 (ja) | 1998-12-16 |
Family
ID=18015007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31126095A Expired - Fee Related JP2838993B2 (ja) | 1995-11-29 | 1995-11-29 | 不揮発性半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5798547A (ja) |
| EP (1) | EP0777235A3 (ja) |
| JP (1) | JP2838993B2 (ja) |
| KR (1) | KR100246165B1 (ja) |
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- 1996-11-22 EP EP96118769A patent/EP0777235A3/en not_active Withdrawn
- 1996-11-29 KR KR1019960059400A patent/KR100246165B1/ko not_active IP Right Cessation
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| JP2014032738A (ja) * | 2008-01-07 | 2014-02-20 | Mosaid Technologies Inc | 複数セル基板を有するｎａｎｄフラッシュメモリ |
| US9070461B2 (en) | 2008-01-07 | 2015-06-30 | Conversant Intellectual Property Management Inc. | NAND flash memory having multiple cell substrates |
| US7903460B2 (en) | 2008-04-01 | 2011-03-08 | Renesas Electronics Corporation | Non-volatile semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970029865A (ko) | 1997-06-26 |
| EP0777235A3 (en) | 2003-07-16 |
| US5798547A (en) | 1998-08-25 |
| JP2838993B2 (ja) | 1998-12-16 |
| KR100246165B1 (ko) | 2000-03-15 |
| EP0777235A2 (en) | 1997-06-04 |
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