KR100246165B1 - Nand 구조 셀을 갖는 플래시 eeprom - Google Patents

Abstract

NAND 구조 셀의 플래시 EEPROM은 n형 반도체 기판에 번갈아 형성되어진 p형 웰(1 및 2) 각각에 형성된 다수의 메모리 셀 어레이(AR₁₁내지 AR_1n및 AR₂₁내지 AR_2n)를 갖는다. 메모리 셀을 어레이 각각은 열방향으로 배열되며 단일의 n⁺확산영역으로 형성되어진 2개 걸러 인접한 셀 트랜지스터의 드레인 및 소스와 직렬 접속되어진 메모리 셀 트랜지스터(예를 들어, M₁₁₁내지 M₁₈₁)의 NAND 구조를 갖는다. NAND 구조 셀 각각은 제1 및 제2 선택 트랜지스터를 그 단에서 각각 갖고 있다. 각각의 메모리 셀 어레이(AR₁₁내지 AR_1n)에서 NAND 구조 셀을 형성하는 대응하는 셀 트랜지스터의 제어 게이트는 워드 라인을 형성하는 행방향으로 형성되어 있는 제어 게이트 라인(예를 들어, CG₁₁내지 CG₁₈)에 의해 서로 접속되어진다. 동일하게, 각각의 메모리 셀 어레이의 제1 및 제2 선택 트랜지스터의 제어 게이트 각각은 워드 라인과 제1 및 제2 선택 게이트 라인(예를 들어 SG₁₁내지 SG₁₂)에 평행하게 접속된다. p형 웰(2)에 형성되어진 메모리 셀 어레이, 메모리 셀 트랜지스터, 제어 게이트 라인 및 선택 게이트 라인을 포함한 대응하는 구성 요소는 소스 라인 S에 대해 p형 웰(1)에 형성된 것들과 대칭적이다. 열방향의 비트 라인 각각은 p형 웰(1 및 2)에 대칭적으로 배치되어 있는 메모리 셀 어레이 각각의 제1 선택 트랜지스터에 접속된다. 웰 전위와 동일한 제1 전압 또는 메모리 셀 트랜지스터에서 데이타를 소거시키기에 충분한 제2 전압으로 이루어진 소거 제어 전압을 선택 및 비선택된 제어 게이트 라인에 선택적으로 공급하도록 소거 제어 수단이 추가로 제공되어짐으로써, 기억되어진 데이타에 대한 소거를 워드 단위로 행할 수 있다.

Description

NAND 구조 셀을 갖는 플래시 EEPROM

본 발명은 비휘발성 반도체 메모리 장치에 관한 것으로, 선택적 소거 동작을 행하기 위한 논리 회로를 갖는 NAND 구조 셀의 플래시 EEPROM(전기적으로 소거 가능한 프로그래머블 판독 전용 메모리)에 관한 것이다.

Technical Digest of International Electron Devices Meeting, pp. 552-555(December 1987)에 발표된“New Ultra High Density EPROM and Flash EEPROM with NAND Structure Cell”이라는 제목으로 F. Masuoka 등에 의해 최초로 제안된 NAND 구조 셀 플래시 EEPROM은, DRAM과 같이 고비트 밀도가 가능한 매누 작은 셀 영역을 특징으로 한다. 이는 메모리 셀 대 비트 라인 접속 수의 감소에 기인하여, 메모리 셀 영역이 감축된 것이다. 고비트 밀도 및 예비(backup) 배터리에 의존하지 않고 기록된 데이타를 보유시킬 수 있는 능력으로 인해 그 중에서도 특히 NAND 구조 플래시 EEPROM이 자기 디스크 드라이브 메모리 시스템의 고정적인 대체품으로 사용된다. 하지만, 후술되는 바와 같이, NAND 구조 플래시 EEPROM은 본질적으로 재기록 동작을 위해 기억된 데이타를 비트 단위(bit-by-bit)로 소거하는 것에는 적합하지 않고, 단지 블럭 단위(block-by-block) 또는 웰(well) 단위(well-by-well) 소거에 적합하므로, 동시성 소거의 단위를 적당하게 작게 하거나, 또는 자기 디스크 드라이브 메모리 시스템에서 통상 동시성으로 소거 처리되는 비트 수에 상당하게 하도록 하는 연구가 행해지고 있다.

웰 단위 소거 동작에 적합한 NAND 구조 셀을 갖는 종래 EEPROM의 개략적인 회로도를 설명하는 제1도을 참조하면, n형 반도체 기판(10)의 표면에 p형 웰(1 및 2)이 형성되어 있으며, 이들 웰은 이들 사이에 있는 (후술되는) 소스 라인 S와 열방향으로 나란히 배열되어 있다. p형 웰(1)에 제1, 제2,···, 및 제n 메모리 셀 어레이 AR_11,AR₁₂,···, AR_1n이 형성된다. 제1 메모리 셀 어레이 AR₁₁은 단일의 n⁺확산 영역에 의해 형성된 두개 걸러 인접한 셀 트랜지스터의 소스 및 드레인에 직렬 접속되고 열방향으로 배열되는 8개의 메모리 셀 트랜지스터 M₁₁₁,M_121,···,M₁₈₁을 포함하여 후술되는 제1 및 제2 선택 트랜지스터에 각각 접속하기 위한 제1 셀 트랜지스터 M₁₁₁의 드레인 및 제8 셀 트랜지스터 M₁₈₁의 소스를 갖는 제1 NAND 구조를 구성한다. 동일하게, 제2 메모리 셀 어레이 AR₁₂는 제1 메모리 셀 어레이 AR₁₁과 동일한 방식으로 배열 및 상호 직렬로 접속되는 8개의 메모리 셀 트랜지스터 M₁₁₂,M₁₂₂,···,M₁₈₂의 드레인 및 제8 트랜지스터 M₁₈₂의 소스를 갖는 제2 NAND 구조를 구성한다. 제n 메모리 셀 어레이 AR_1n는 제1 및 제2 메모리 셀 어레이 AR₁₁및 AR₁₂와 동일한 방식으로 배열 및 상호 직렬로 접속되는 메모리 셀 트랜지스터 M_11n,M_12n,···, M_18n을 포함하여 후술되는 제1 및 제2 선택 트랜지스터에 각각 접속하기 위한 제1 셀 트랜지스터 M_11n의 드레인 및 제8 셀 트랜지스터 M_18n의 소스를 갖는 제n NAND 구조를 구성한다. 제1, 제2,···, 제n 메모리 셀 어레이 AR₁₁, AR₁₂,···AR_1n각각의 제1 메모리 셀 트랜지스터 M₁₁₁, M₁₁₂,···, M_11n의 드레인은 제1 선택 메모리 셀 T₁₁₁, T₁₁₂,···, T_11n각각의 소스로 되며, 제1, 제2,···, 및 제n 메모리 셀 어레이 AR_11,AR₁₂,···, AR_1n각각의 제8 메모리 셀 트랜지스터 M₁₈₁, M₁₈₂,···, M_18n의 소스도 제2 선택 트랜지스터 T₁₂₁,T₁₂₂,···,T_12n의 각각의 드레인으로 된다. 각각의 제1 내지 제n 메모리 셀 어레이의 제1 셀 트랜지스터 M₁₁₁, M₁₁₂,···, M_11n의 제어 게이트; 각각의 제2 셀 트랜지스터 M₁₂₁,M_122,···,M_12n의 제어 게이트; ···; 및 각각의 제8 메모리 셀 트랜지스터 M₁₈₁, M₁₈₂,···, M_18n의 제어 게이트가 제어 게이트 라인 CG₁₁, CG₁₂, ···CG₁₈각각에 의해 공통으로 접속되어 행방향의 워드 라인을 형성하게 된다. 동일하게, 제1 내지 제n 메모리 셀 어레이의 제1 (드레인 측) 선택 트랜지스터 T₁₁₁, T₁₁₂,···, T_11n및 제1 내지 제n 메모리 셀 어레이의 제2(소스측) 선택 트랜지스터 T₁₂₁, T₁₂₂,···, T_12n은 제1 및 제2 선택 게이트 라인 SG₁₁및 SG₁₂및 각각에 의해 공통으로 접속된다.

다른 p형 웰(1)에 제1, 제2,···, 및 제n 메모리 셀 어레이 AR₂₁, AR₂₂,···, AR_2n이 형성되어 있으며, 대응하는 NAND 구조 셀 및 그들의 상호접속부는 p형 웰(1)의 제1 내지 제n 메모리 셀 어레이 AR₁₁내지 AR_1n에서와 같은 방식으로 소스 라인 S에 대해 p형 웰(1)에 대응하는 것에 대칭으로 배치된다. p형 웰(2)에서 대응하는 구성 요소는 부지수(suffix)의 최상위 숫자가 1에서 2로 변하면서 p형 웰(1)에서와 동일한 참조 부호로 제1도에 표시되어 있다. 예를 들어, p형 웰(2)의 제1 메모리 셀 어레이 AR₂₁을 보다 상세히 설명하자면, 메모리 셀 트랜지스터 M₂₁₁, M₂₂₁,···, M₂₈₁은 소스 라인 S로부터 가장 먼 부분에서 시작하는 순서로 배열되어, 제1(드레인 측) 선택 트랜지스터 T₂₁₁및 제2(소스측) 선택 트랜지스터 T₂₂₁로 NAND 구조 셀을 형성하게 되는데, 상기 제1 선택 트랜지스터 T₂₁₁의 소스는 소스 라인 S에서 가장 먼 지점에 위치하는 제1 셀 트랜지스터 M₂₁₁의 드레인에 공통이며, 상기 제2 선택 트랜지스터 T₂₂₁의 드레인은 소스 라인 S에 가장 가까운 지점에 위치하는 제8 셀 트랜지스터 M₂₈₁의 소스에 공통이다. p형 웰(2) 내의 다른 메모리 셀 어레이 AR₂₂내지 AR_2n에는 상기와 동일하게 적용된다. 제어 게이트 라인 CG₂₁, CG₂₂, ···, CG₂₈은 또한, 대응하는 제어 게이트 라인 CG₁₁, CG₁₂,···, CG₁₈과 동일한 방식으로 소스 라인 S에 대해 제어 게이트 라인 CG₁₁, CG₁₂, ···, CG₁₈과 대칭으로, 메모리 셀 어레이 AR₂₁내지 AR_2n에 대하여 형성된다. 동일하게, 제1 및 제2 선택 게이트 라인 SG₂₁및 SG₂₂는 대응하는 선택 게이트 라인 SG₁₁및 SG₁₂와 동일한 방식으로 소스 라인 S에 관하여 선택 게이트 라인 SG₁₁및 SG₁₂와 대칭으로 형성된다.

한편, 메모리 셀 어레이 AR₁₁, AR₁₂,···, AR_1n및 AR₂₁, AR₂₂,···,AR_2n에 평행인 열방향으로 비트 라인 B₁, B₂, ···, B_n이 배열되어 있으며, 이들 비트 라인은 두개의 p형 웰(1 및 2)의 내의 제1 메모리 셀 어레이 AR₁₁및 AR₂₁의 제1 선택 트래지스터 T₁₁₁및 T₂₁₁의 드레인이 비트 라인 B₁에 접속되며, 제2 메모리 어레이 AR₁₂및 AR₂₂의 제1 선택 트랜지스터 T₁₁₂및 T₂₁₂의 드레인이 비트 라인 B₂에 접속되며, 제n 메모리 셀 어레이 AR_1n및 AR_2n의 제1 선택 트랜지스터 T_11n및 T_21n의 드레인이 비트 라인 B_n에 접속되는 방식으로 상술한 메모리 셀 어레이에 접속된다. 두개의 p형 웰(1 및 2)은 각각 웰 라인 W₁및 W₂에 접속된다. 제1도에서는, 웰(1 및 2)에 인접하는 P형 웰(1′,2′)에 형성된 메모리 셀 어레이는 간략화 및 명확성을 위해 도시 생략됨에 주목해야 한다.

지금부터, 이러한 종래의 NAND 구조 EEPROM에 있어서의 판독 및 기록(프로그램) 동작에 대해서 메모리 셀 트랜지스터 M₁₂₂가 이러한 동작을 하도록 선택된다는 가정 하에서 설명하기로 한다. 판독 동작시에는, 전원 전압(5V)이 제1 및 제2 선택 게이트 라인 SG₁₁및 SG₁₂에 인가되어, 제1 및 제2 선택 트랜지스터 T₁₁₂및 T₁₂₂를 턴 온시키는 반면에, 선택된 메모리 셀 트랜지스터 M₁₂₂의 게이트가 접속되는 제어 게이트 라인 CG₁₂에는 OV가 인가됨에 따라, CG₁₂이외의 제어 게이트 라인(즉, 제어 게이트 라인 CG₁₁, CG₁₃, ···, CG₁₈)에는 전원 전압(5V)이 인가되며, 비트 라인 B₂및 소스 라인 S는 1V 및 0V로 각각 설정됨으로써, 기억된 데이타의 비트의 판독 출력을 위한 메모리 셀 트랜지스터 M₁₂₂의 도통 또는 비도통 상태가 검출된다.

기록 (프로그램) 동작시에는, 제1 및 제2 선택 게이트 라인 SG₁₁및 SG₁₂에 고전압(10V) 및 0V가 각각 공급되는 한편, 선택된 제어 게이트 라인 CG₁₂이외의 제어 게이트 라인(즉, 제어 게이트 라인 CG₁₁, CG₁₃,···, CG₁₈)에는 10V가 공급되며, 선택된 제어 게이트 라인 CG₁₂에는 더 높은 전압(20V)이 공급된다. 동시에, 기억될 데이타 비트 “0”을 나타내는 OV가 비트 라인 B₂에 인가되고, 중간 전압(7V)이 다른 모든 비트 라인에 인가된다. 이 때문에 파울러-노드 하임(Fowler-Nordheim) (F-N)터널링에 기인하여 메모리 셀 트랜지스터 M₁₂₂의 부동(floating) 게이트로 전자들이 선택적으로 주입되어짐으로서, 메모리 셀 트랜지스터 M₁₂₂는 셀 트랜지스터 M₁₂₂의 임계 전압이 더 높은 레벨로 시프트되어 비도통 상태가 되는 프로그램 상태로 되어진다. 여기서는, 임계 전압이 판독 동작동안 비선택된 제어 게이트 라인(즉, 상기 예에서, 제어 게이트 라인 CG₁₁, CG₁₃,···, CG₁₈)에 인가되는 전압(전원 전압)보다는 낮지만 선택된 제어 게이트 라인(즉, 제어 게이트 라인 CG₁₂)에 인가되는 전압(OV)보다는 높게 되도록 설정됨에 주목해야 한다. 이것은 NAND 구조 셀에서 판독해 낸 데이타는, 비선택된 메모리 셀 트랜지스터가 항상 도통 상태로 되며 선택된 메모리 셀 트랜지스터의 제어 게이트의 기준 전압은 0V인 것을 필요로 하기 때문이다. 선택된 비트 라인 B₂이외의 비트 라인(즉, 비트 라인 B, B₃, ···, B_n)에 중간 전압(7V)을 인가하고 비선택된 제어 게이트 라인에 고접압(10V)을 인가함으로써 비선택된 모든 메모리 셀 트랜지스터의 제어 게이트-채널 전압을 선택된 메모리 셀 트랜지스터 M₁₂₂의 대응하는 제어 게이트-채널 전압(20V)보다 낮은 10V 내지 13V로 설정할 수 있으므로, 비선택된 메모리 셀 트랜지스터에 있어서의 바람직하지 않은 기록 동작을 실패없이 방지시킬 수 있다.

소거 동작시에는, 제1 및 제2 선택 게이트 라인 SG₁₁및 SG₁₂에 전압 20V가 공급되고, 모든 제어 게이트 라인 CG₁₁, CG₁₂,···, CG₁₈에는 전압 0V가 공급되고, 웰 라인 W₁에는 전압 20V가 공급되는 한편, 비트 라인 B₁내지 B_n및 소스 라인 S는 개방 상태로 남아 있는다. 이러한 전압이 인가되어짐으로써 p형 웰(1)에 형성된 메모리 셀 트랜지스터 M₁₁₁, M₁₁₂,···, M₁₈₁, M₁₁₂, M₁₂₂,···, M_18n각각의 채널 및 제어 게이트 양단에는 반대 극성의 전압 20V가 인가되어지게 되어, 이들 메모리 셀 트랜지스터의 부동 게이트에 기억되어 있는 전자들이 동시에 제거되어짐으로써, 이들 모든 메모리 셀 트랜지스터의 임계 전압은 판독 동작시에 도통 상태를 일으킬 수 있는 저레벨로 시프트된다.

소거 동작은 p형 웰(1) 내에 형성된 셀 트랜지스터 각각의 제어 게이트와 채널 양단에 전압 20V가 인가될 때 p형 웰(1) 내의 모든 메모리 셀 트랜지스터에 대해 동시에 행해지는 것을 알 수 있다.

부동 게이트로 전자를 주입시키기 위해 F-N 터널링을 이용하는 상기 NAND 구조 셀 구조 EEPROM의 경우에는, 기록 동작시에는 비교적 소전류를 필요로 하고 각 메모리 셀에 대해 기록 속도가 비교적 느리다라는 점을 고려하여, 서로 다른 데이타를 다수의 어드레스에서 동시에 기록하는 것이 통상의 실시이다. 이러한 기록 동작은, 상술한 바와 같이 비트 라인 B₁내지 B_n에 상기 0 또는 1 표시 전압(“0”의 경우 OV, “1”인 경우 7V) 각각을 인가하고 선택 및 비선택된 제어 게이트 라인에 규정된 전압을 인가함으로써 워드 라인 단위(즉, 제어 게이트 라인 단위)로 달성될 수 있다. 그러므로, NAND 구조 EEPROM이 동시성 기록 동작의 단위를 기록/소거 동작의 단위가 일반적으로 통상 섹터라 칭하는 512바이트 또는 1K 바이트인 자기 기억 장치의 단위에 상당할 정도로 하는 것은 어려운 것이 아니다. 기록 동작과 대비되어, NAND 구조 EEPROM에서의 동시성 소거 단위는 상기 레벨까지 쉽사리 감소시킬 수 없는데, 이것은 상기 종래 기술 시스템에서의 소거 동작이 웰 단위로 실행되어지기 때문이다. 물론 이론적으로는 p형 웰의 크기를, 동시성 소거 단위를 기록 동작의 단위와 상응하도록 감소시킬 수 있다. 그러나, 이러한 방법은 NAND 구조 EEPROM의 비트 밀도를 상당히 감소시킬 수 있는데, 이것은 특히 제조 공정시에 포함되는 바람직하지 않은 측방향으로의 확산으로 인해 p형 웰을 한정하는 영역의 각 측(side)에서 확산마진(margin)을 필요로 하기 때문이다.

상기 문제를 극복하기 위해, 발명의 명칭이 “비휘발성 반도체 메모리 장치”인 일본 공개 특허 공보 평성 제3-290960호에서는 NAND 구조 셀 어레이를 갖는 p형 웰을 다수의 소거 단위 블럭으로 분할시키는 것을 제안하고 있다. 이러한 목적을 위해, 비트 라인에서 가장 멀리 위치하는 선택 트랜지스터(즉, 상기 제1 종래 기술 장치에서는 제2 선택 트랜지스터 T₁₂₁, T₁₂₂, ···, T_12n, T₂₂₁, T₂₂₂, ···, T_22n)이 소스 확산층을 희망의 NAND 구조 셀 수를 포함하는 메모리 셀 어레이 영역을 둘러싸도록 구성함으로써, 소거 단위 블럭을 한정짓게 된다. 이들 각각의 소거 단위 블럭마다 p형 웰과 접촉하여 추가의 배선을 형성한다. 상기 소스 확산층에 고전위를 인가시킴으로써 공핍층이 현상되어 p형 웰에 형성된 메모리 셀 어레이 영역 중 희망 영역(소거용으로 선택)을 분리시키며, 한편 소거용 전압이 상기 희망 영역의 추가 배선을 통해 인가되어짐으로써, 소거 동작을 단지 희망 영역, 즉 소거 단위 블럭으로만 제한시킨다. 그러나, 이러한 방법에서도 달성할 수 있는 가장 작은 소거 단위는 4K 바이트 정도인 것으로 보고되어 있다.

따라서, 본 발명의 목적은 종래 기술에 관련된 문제점들을 극복하고, NAND 구조 셀을 갖는 플래시 EEPROM으로서, 이 EEPROM에서의 동시성 데이타 소거 면적을 512 바이트 또는 1K 바이트 데이타에 대응하는 크기에 상응하는 면적으로 제한시키는 실효 수단을 갖고 있는 플래시 EEPROM을 제공하는데 있다.

본 발명에 따르면, 어느 한 도전형의 반도체 기판의 표면에 번갈아 형성된 반대 도전형의 웰에 다수의 메모리 셀 어레이가 형성되어 있는 어레이는 NAND 구조 셀의 플래시 EEPROM이 제공되어 있으며, 상기 각 메모리 셀 어레이는 열방향으로 평행하게 배열되어 있으며 다수의 메모리 셀 트랜지스터를 가지며, 상기 메모리 셀 트랜지스터 중 2개 걸러 인접한 트랜지스터의 소스 및 드레인은 상기 웰에 형성된 단일의 고농도 도핑 확산 영역으로 형성되며, 상기 메모리 셀 어레이에 각각 포함되어 있는 상기 메모리 셀 트랜지스터 중 대응하는 트랜지스터의 제어 게이트는 행방향으로 평행하게 놓여 있는 제어 게이트에 접속되며, 상기 NAND 구조 셀 각각의 제1 및 제2 단은 상기 제어 게이트 라인과 평행하게 놓여 있는 제1 및 제2 선택 게이트 라인에 각각 접속된 제어 게이트를 갖는 제1 및 제2 선택 트랜지스터 각각의 소스 및 드레인에 접속되며, 소거용으로 선택된 제어 게이트 라인에는 제1 전압의 소거 제어 신호를 인가하고 소거용으로 비선택된 제어 게이트 라인에는 제2 전압의 소거 제어 신호를 인가함으로써 제어 게이트 라인 단위로 소거 동작을 제어하는데 적합한 논리 회로 기준 소거 제어 수단을 더 포함한다.

본 발명의 상기 및 그 외 목적, 특징 및 장점들은 첨부된 도면을 참조하면서 이하의 상세한 기술로부터 명백해질 것이다.

제1도는 NAND 구조 셀을 갖는 종래의 플래시 EEPROM의 개략적인 회로도.

제2도는 본 발명의 실시예의 등가 회로도로서, 부분 블럭도를 포함한 도면.

제3(a)도는 제2도에서 도시된 실시예의 구성 요소의 일부분에 대한 상세한 회로도.

제3(b)도는 제2도에서 도시된 실시예의 동일한 구성 요소의 다른 부분에 대한 상세한 회로도.

제4도는 제3(a)도에 도시된 회로의 다른 예에 대한 개략적인 회로도.

* 도면의 주요부분에 대한 부호의 설명

3 : 소거 제어 회로 31 : 서브 디코더

32 : 메인 디코더

지금부터, 본 발명의 바람직한 실시예를 도면을 참조하면서 기술하고자 하며, 도면에서는 상술된 종래 기술과 동일한 구성 요소에 대해서는 동일한 참조 부호를 병기하였다.

제1도와 유사하며, 본 발명의 실시예인 개략 회로도를 도시한 제2도를 참조해 보면, 모든 메모리 셀 어레이 AR₁₁내지 AR_1n및 AR₂₁내지 AR_2n과 공통으로 배열되며 제어 게이트 라인 CG₁₁내지 CG₁₈및 CG₂₁내지 CG₂₈이 접속되는 소거 제어 회로(3)가 제공되어 있다.

소거 제어 회로(3)는 서브 디코더(31)와 메인 디코더(32)를 포함하며, 이들 회로에 대한 회로도는 제3(a)도 및 제3(b)도 각각에 도시되어 있다. 도시의 편의상, 제3(a)도에서는 8개의 제어 게이트 라인 CG₁₁내지 CG₁₈또는 CG₂₁내지 CG₂₈에 각각 대응하는 디코드 신호 XD₁내지 XD₈중 하나를 공급하는 서브 디코더(31)의 논리 회로를 도시하고 있으며, 서브 디코더(31)는 실제로는 제3(a)도에서 도시된 논리 회로와 동일한 8개의 논리 회로를 갖고 있다. 동일하게, 제3(b)도에서는 p형 웰(1)의 8개의 제어 게이트 라인 CG₁₁내지 CG₁₈또는 p형 웰(2)의 대응하는 제어 게이트 라인 CG₂₁내지 CG₂₈에 소거 제어 신호를 선택적으로 공급하는 메인 디코더(32)의 논리 회로를 도시하고 있다.

서브 디코더(31)는 입력 단자에 공급되어진 행 어드레스 신호의 하위 비트 LA의 NAND 출력 n₁을 제공하는 NAND 회로(311)와, 직렬 접속된 제1 및 제3 FET의 게이트에 제1 제어 신호 LT가 직접 또한 제1 반전기 회로(314)를 통해 인가되며, 직렬 접속된 제1 및 제4 FFT의 게이트에 NAND 출력 n₁이 인가되어지는 제1 클럭 반전기 회로(316)와, 제3 및 제2 FET의 게이트에 제어 신호 LT가 제1 반전기(314)를 통해 또한 직접 인가되며, 제2 및 제3 FET의 접합점으로부터 나온 클럭 반전기 회로(316)의 출력이 제2 및 제3 FET의 대응하는 접합점에 인가되어지는 제2 클럭 반전기 회로(317)와, 제3 반전기 회로(313)를 통해 또한 직접적으로 모드 스위칭 신호 BPG가 공급되어지는 게이트와 제1 클럭 반전기 회로(316)로부터 나온 상기 출력이 공급되어지는 결합된 드레인을 갖는 제1 트랜스퍼 게이트 장치 TG₁과, 제3 반전기 회로(313)를 통해 또한 직접적으로 모드 스위칭 신호 BPG가 공급되어지는 게이트와 제1 클럭 반전기 회로(316 및 317)로부터 나온 출력이 제2 반전기 회로(312)를 통해 또한 직접 공급되어지는 결합된 드레인을 갖는 제2 트랜스퍼 게이트 장치 TG₂와, 소스 및 드레인이 전압 V_px및 기준 전압 Vsx 각각의 전원에 접속되어 있는 직렬 접속된 FET를 갖는 제5 반전기 회로(318)에 트랜스퍼 게이트 장치 TG₁및 TG₂의 출력을 공급하며 모드 스위칭 전압 전압 Vpx가 공급되어지는 제4 반전기 회로(315)를 포함한다. V_px(20V) 또는 V_sx(0V)인 상기 디코드 신호 XD_i(i=1, 2, ···, 또는 8)는 제5 반전기 회로(318)의 FET의 결합된 드레인-소스로부터 출력된다. 디코드 신호 XD_i중 어느 하나는 행 어드레스 신호의 하위 비트 LA에 따라 전압 V_px또는 V_sx가 된다.

제3(b)도에서 도시된 메인 디코더(32)는 행 어드레스 신호의 상위 비트 UA의 NAND 출력 n₂를 공급하는 NAND 회로(321)와, FET Tn₈및 Tn₉의 게이트로 구성된 입력된 제1 반전기 회로(322)를 통해 또한 직접 NAND 출력 n₂가 공급되며, 부하 FET T_p8및 T_p9에 모드 스위칭 전원 전압 V_px가 공급되어지는데 레벨 시프팅 회로(323)와, 각각의 제1 게이트에는 레벨 시프팅 회로(323)의 출력이 공급되며 각각의 제2 게이트에는 레벨 시프팅 회로(323)로부터 나온 상보형 출력이 공급되어지는 8개의 트랜스퍼 게이트 장치 TG₂₁, TG₂₂,···, TG₂₈을 포함한다. 이들 트랜스퍼 게이트 장치 TG₂₁내지 TG₂₈의 결합된 드레인에는 상기 디코드 신호 XD₁내지 XD₈각각이 공급되어, 그들의 결합된 소스들은 공급되는 전압 V_px또는 V_sx의 소거 제어 신호를 제어 게이트 라인 CG₁₁내지 CG₁₈또는 CG₂₁내지 CG₂₈각각에 공급할 수 있다. 이들 트랜지퍼 게이트 장치 TG₂₁내지 TG₂₈각각의 결합된 소스들은 레벨 시프팅 회로(323)로부터 나온 상보형 출력에 의해 도통 상태로 전환되는 FET 스위치에 의해 접지로 분로되어, 행 어드레스 신호의 위상 비트 UA에 의해 p형 웰(1)이 선택되면 제어 게이트 라인 CG₁₁내지 CG₁₈에는 디코드 출력 XD₁내지 XD₈각각이 공급될 수 있거나, 또는 p형 웰(1)이 선택되지 않으면[다른 웰(2)이 선택됨] 접지 전위가 공급될 수 있다.

지금부터 제2,3(a)도 및 제3(b)도를 참조하면서 본 실시예에 있어서의 소거 동작에 대해 설명하기로 한다. 기록 및 판독 동작에 대한 설명은 상술된 종래 기술 장치에서 실행된 것과 동일하므로 생략하기로 한다. 설명의 편의상, 소거용으로 상기 섹터(512 또는 1K 바이트)에 각각 대응하는 제어 게이트 라인 CG₁₁및 CG₁₈이 선택된 것으로 가정한다.

우선, 선택된 제어 게이트 라인 CG₁₁및 CG₁₈에 OV를 인가시키는 한편, 비선택된 제어 게이트 라인 CG₁₂내지 CG₁₇은 웰 라인 W₁의 전압과 동일한 20V로 설정한다. 이들 전압을 인가함으로써 후술된 바와 같이, 제어 게이트 라인 CG₁₁및 CG₁₈에 의해 제어되어지는 메모리 셀 어레이 AR₁₁내지 AR_1n각각의 제1 및 제8 셀 트랜지스터에서 데이타가 소거되어진다.

데이타 처리 장치(도시 안됨)으로부터 공급된 CG₁₁및 CG₁₈의 행 어드레스 각각은 하위 비트 LA와 상위 비트 UA로 분할된다. LA의 NAND 출력 n₁은 제1 제어 신호 LT의 천이에 응답하여 제1 및 제2 클럭 반전기 회로(316 및 317)에 의해 래치되어 진다. 보다 상술하자면, 제어 신호 LT가 저(L)레벨로 천이하므로써 NAND 출력 n₁은 NAND 회로(311)로부터 취해지며, 고(H)레벨로 천이함에 따라 신호 n₁은 래치되어진다. 그 결과, 디코드 출력 XD_i(i=1 내지 8)는 기준 전압 V_sx(OV)인 L레벨로 전환된다. 디코드 신호 XD₁및 XD₈에도 동일하게 적용된다. 비선택된 제어 게이트 라인에 대해서는 LA 비트가 제공되지 않으므로, 신호는 래치되지 않으며 디코드 신호 XD_i(즉, XD₂내지 XD₇)는 모드 스위칭 전원 전압 V_px(20V)인 H레벨에 머물러 있는다.

한편, 행 어드레스 신호의 상기 상위 비트 UA가 NAND 회로(321)에 인가되며, 이 회로(321)이 NAND 출력 n₂는 레벨 시프팅 회로(323)에 공급되어, p형 웰(1)에 대응하는 트랜스퍼 게이트 장치 TG₂₁내지 TG₂₈을 활성화시킴으로써 p형 웰(1 및 2) 중 하나[이 실시예에서는 p형 웰(1)]가 선택된다. 한편, 서브 디코더(31)로부터 나오며 0V의 XD₁및 XD₈과 20V의 XD₂내지 XD₇로 이루어진 디코드 출력 XD_i에 의해 트랜스퍼 게이트 장치 TG₂₁내지 TG₂₈은 선택된 제어 게이트 라인 CG₁₁및 CG₁₈에만 0V를 공급하고, 비선택된 모든 제어 게이트 라인 CG₁₂내지 CG₁₇에는 20V를 공급한다.

판독, 기록(프로그램) 및 소거 동작 각각에 대해, 제1 제어 신호 LT의 전압, 모드 스위칭 신호 BPG, 모드 스위칭 전원 전압 V_px, 기준 전압 V_sx, 디코드 출력 XD_i및 제어 게이트 라인 CG_1i의 상태를 아래 표 1에서 도시하고 있다.

[표 1]

* 1은 비선택된 p형 웰(1)의 경우

표 1에서 모든 제어 게이트 라인 CG₁₁내지 CG₁₈은 p형 웰(1)이 선택되지 않으면 OV로 설정된다는 것에 주목해야 한다.

본 발명의 제2 실시예를 특징짓는 서브 디코더(31)의 다른 예(31A)에 대한 회로도를 도시하는 제4도를 참조해 보면, 서브디코더(31A)와 제1 실시예의 서브디코더(31)와의 차이는 비트 라인으로부터 멀리 떨어져 있는 저 유의(low-significance) 제어 게이트 라인으로부터 캐리(carry) 신호 C와, 행 어드레스 신호의 하위 비트 LA에 응답하여 제어 게이트 라인 선택 신호를 공급하는데 적합한 AND 및 NOR 게이트를 포함한 합성 논리 회로[33_i(i=1,2,···, 또는 8)]를 갖는 것에 있다.

변형된 서브 디코더(31A)를 보다 상세히 기술하자면, 비트 라인에서 가장 멀리 떨어져 있는 제어 게이트 라인에 대응하는 섹션(31A8)은 2-입력 AND 게이트, 3-입력 AND 게이트 및 NOR 게이트로 구성되어 합성 논리 출력을 제공하는 합성 회로(338)와, 합성 논리 출력을 반전시키는 반전기(319)를 구비하고 있다. 섹션(31A8)의 나머지 회로 구조는 반전기(312, 313, 315 및 318) 및 트랜스퍼 게이트 장치 TG₁및 TG₂를 포함한 서브 디코더(31, 제3(a)도)의 최종단 및 제2 최종단과 동일하다.

행 어드레스 신호의 3개의 하위 비트 LA는 합성 논리 회로(338)의 3-입력 AND 게이트의 입력에 공급되며, 제2 제어 신호 ER은 2-입력 AND 게이트의 입력 중 하나에 공급되고 나머지 다른 입력은 접지된다. 섹션(31A8)의 반전기 회로(318)로부터의 출력은 디코드 출력 XD₈을 구성하며, 반전기(319)로부터의 출력은 캐리 신호 C로서 비트 라인에서 두번째로 가장 멀리 떨어져 있는 제어 게이트 라인에 대응하는 그 다음 섹션(31A7)의 합성 논리 회로(337)의 2-입력 AND 게이트에 공급된다. 다음 섹션(31A7)으로의 캐리 신호 C의 전달은 섹션(31A7)에서 다음 제2 섹션(31A6)으로 섹션(31A6)에서 다음 제3 섹션(31A5)으로, 등등으로의 캐리 신호 C의 전달에 동일하게 적용된다.

상술된 바와 같이, NAND 구조 셀의 플래시 EEPROM에서는 메모리 셀 트랜지스터의 임계 전압은 기록(프로그램) 동작시에 0V와 전원 전압(이 실시예에서는 5V) 사이의 값으로 설정될 필요가 있다. 이러한 목적을 위해, 프로그래밍은 비트 라인 메모리 셀 어레이 접점으로부터 가장 멀리 떨어져 있는 메모리 셀 트랜지스터에서 시작하여 비트 라인 메모리 셀 어레이 접점에 근접한 메모리 셀 트랜지스터로 진행하는 순서로 통상 실행한다. 이것은 출력 “0”및 “1”모두에 대응하는 메모리 셀 트랜지스터의 임계치가 프로그램 동작 완료 후에는 구별할 수 없게 되기 때문이며, 그 결과로서 프로그래밍을 비트 라인 메모리 셀 어레이 접점에 근접해 있는 메모리 셀 트랜지스터로부터 진행할 때 비트 라인으로부터 인가되어진 프로그래밍 전압(0V 또는 7V)을 다르게 할 필요가 있다. 따라서, 일정한 제어 게이트 라인에 대한 어드레스 신호가 코맨드를 입력할 시에 데이타 프로세서로부터 입력되면, 예를 들어, 소거 모드는 실용적으로 이루어지며 여기서 특정된 제어 게이트 라인보다 비트 라인 메모리 셀 어레이 접점에 더 근접한 모든 제어 게이트 라인에 대해 동시에 소거 처리를 행한다. 이 경우, 제어 게이트 라인 CG₁₂및 CG₁₁모두에 의해 p형 웰(1)의 제어 게이트 라인 CG₁₂에 대응하는 어드레스 신호에 응답하여 소거가 행해진다.

제4도의 실시예를 상기 소거 모드로 하기 위해, 이러한 소거 동작에서 제2 제어 신호 ER의 H레벨로의 전환에 의해 행 어드레스 신호의 하위 비트 LA_i(이 실시예에서는 LA₂)는 합성 논리 회로(331 내지 338)의 3-입력 AND 게이트에 선택 신호로서 입력되어진다. 그 결과, 합성 논리 회로(332)는 랫치 신호를 스스로 출력시켜 비트 라인 메모리 셀 접점에 가장 근접한 제어 게이트 라인에 대응하는 합성 논리 회로(331)에 캐리 신호 C를 공급한다. 그러므로, 섹션(31A2) 보다 비트 라인 메모리 셀 어레이 접점에 더 근접해 있는 섹션(31A1)의 디코드 출력 XD₁이 섹션(31A2)으로부터 나온 디코드 출력 XD₂와 함께 선택적 소거용으로 공급되어진다.

상술된 바와 같이 본 발명의 NAND 구조 셀의 플래시 EEPROM은 웰 전압과 동일한 전압 또는 기준 전압으로 이루어진 소거 제어 전압을 제어 게이트 라인에 인가하는 것을 선택적으로 제어하는데 적합한 소거 제어 수단을 구비함으로써 각 p형 웰마다 제어 게이트 라인 단위(즉, 워드라인 단위)로 선택적 소거 동작을 행할 수 있다.

비록 본 발명을 상기 실시예에 대해서만 도시 및 기술하였지만, 본 발명의 사상 및 범주 내에서는 여러가지의 변형 및 수정이 가능하다는 것은 주지된 사실이다.

Claims (4)

1. 다수의 메모리 셀 어레이(AR₁₁내지 AR_1n및 AR₂₁내지 AR_2n)들이 어느 한 도전형의 반도체 기판(10)의 표면에 번갈아 형성된 반대 도전형의 적어도 제1 및 제2 웰(1,2) 각각에 형성된 NAND 구조 셀을 갖는 플래시 EEPROM(전기적으로 소거가능한 프로그래머블 판독 전용 메모리) - 상기 각각의 메모리 셀 어레이는 상기 웰간에 행방향으로 놓여 있는 소정의 라인(s)과 대칭인 열방향으로 평행하게 배열되어 있는 상기 NAND 구조 셀(M₁₁₁내지 M₁₈₁, M₁₁₂내지 M₁₈₂,···, M_11n내지 M_18n등)의 다수의 메모리 셀 트랜지스터를 포함하며; 상기 각각의 메모리 셀 트랜지스터는 파울러-노드하임(F-N) 터널링에 의해 주입된 열전자를 부동 게이트에 보유할 수 있으며; 상기 메모리 셀 트랜지스터 중 매 2개의 인접한 트랜지스터의 소스 및 드레인은 상기 웰에 형성된 단일의 고농도 도핑된 확산 영역으로 형성되며, 상기 메모리 셀 어레이 각각에 포함된 상기 메모리 셀 트랜지스터 중의 대응하는 트랜지스터의 제어 게이트는 행방향으로 평행하게 놓여 있는 제어 게이트 라인(CG₁₁내지 CG₁₈, CG₂₁내지 CG₂₈)에 각각 접속되어 워드 라인을 형성하며; 상기 각각의 NAND 구조 셀의 제1 및 제2 단은 제어 게이트가 상기 제어 게이트 라인과 평행하게 놓여 있는 제1 및 제2 선택 가이트 라인(SG₁₁, SG₁₂, SG₂₁, SG₂₂)에 각각 접속되어 있는 제1 및 제2 선택 트랜지스터(T₁₁₁, T₁₁₂;···,T_11n; T₁₂₁, T₁₂₂,···,T_12n등) 각각의 소스 및 드레인에 접속되며; 상기 메모리 셀 어레이 각각의 상기 제1 및 제2 선택 트랜지스터의 드레인 및 소스 각각은 열방향으로 평행하게 놓여 있는 비트 라인 각각에 접속됨 -에 있어서, 상기 제어 게이트 라인에 접속되어, 연관된 상기 메모리 셀 트랜지스터에 기억된 데이타의 소거를 위해 상기 제어 게이트 라인 중의 선택된 제어 게이트 라인을 지정하는 행 어드레스 신호에 응답하고, 상기 제어 게이트 라인 중의 상기 선택된 제어 게이트 라인에 공급될 제1 전압-상기 제1 전압은 상기 선택된 제어 게이트 라인과 연관된 상기 메모리 셀 트랜지스터에 보유된 상기 전자들을 제거시키기에 충분함 -, 및 상기 제어 게이트 라인 중의 비선택된 제어 게이트 라인에 공급될 제2 전압으로 이루어진 소거 제어 신호를 발생시키기 위한 소거 제어 신호 발생 수단(3)을 포함하되, 상기 소거 제어 신호 발생 수단(3)은 상기 행 어드레스 신호의 하위 비트에 응답하여 상기 제어 게이트 라인에 디코드 출력은 각각 공급하는 제1 부분(31), 및 상기 행 어드레스 신호의 상위 비트에 응답하여 상기 디코드 출력이 상기 제1 및 제2 웰 중 어느 하나의 상기 제어 게이트 라인에 선택적으로 공급되게 하는 제2부분(32)을 포함하는 것을 특징으로 하는 플래시 EEPROM.
2. 제1항에 있어서, 상기 소거 제어 신호 발생 수단의 상기 제1 부분(31)은 상기 행 어드레스 신호의 상기 하위 비트의 NAND 출력을 제공하는 NAND 게이트(311), 제어 신호에 응답하여 상기 NAND 출력을 랫치시키는 한 쌍의 클럭 반전기(316,317), 모드 스위칭 신호에 응답하여 상기 클럭 반전기의 출력의 통과를 제어하는 한 쌍의 제1 트랜스퍼 게이트 수단(TG₁, TG₂), 및 상기 제1 트랜스퍼 게이트 수단의 출력에 응답하여 상기 제1 및 제2 전압을 갖는 디코드 출력을 공급하는 수단(318)을 포함하는 것을 특징으로 하는 플래시 EEPROM.
3. 제2항에 있어서, 상기 제2 부분(32)은 상기 행 어드레스 신호의 상기 상위 비트(UA)의 NAND 출력을 공급하는 NAND 게이트(321), 상기 NAND 출력에 응답해서 한 쌍의 상보형 출력을 공급하는 레벨 시프팅 회로(323), 및 상기 상보형 출력에 응답하여 상기 디코드 출력이 상기 웰 중의 선택된 웰내의 상기 제어 게이트 라인에 선택적으로 공급되게 하는 다수의 제2 트랜스퍼 게이트 수단(TG₂₁내지 TG₂₈)을 포함하는 것을 특징으로 하는 플래시 EEPROM.
4. 제1항에 있어서, 상기 소거 제어 신호 발생 수단의 상기 제1 부분(31)은 상기 제어 게이트 라인에 각각 대응하는 실질적으로 동일한 다수의 회로 섹션(31A1 내지 31A8)을 포함하되, 상기 각각의 회로 섹션(31A1 내지 31A8)은, 상기 행 어드레스 신호의 상기 하위 비트(LA)를 수신하도록 되어 있는 제1 AND 게이트, 상기 비트 라인에 접속된 상기 제1 선택 트랜지스터에서 더 떨어져 있는 제어 게이트 라인에 할당된 상기 회로 섹션 중의 다음 섹션으로부터 공급된 캐리 신호와 제2 제어 신호를 수신하도록 되어 있는 제2 AND 게이트, 및 상기 제1 및 제2 AND 게이트로부터 나온 출력이 NOR 출력을 공급하는 NOR 게이트로 이루어지는 합성 논리 회로 - 상기 합성 논리 회로는 상기 행 어드레스 신호의 상기 하위 비트 및 상기 캐리 신호에 응답하여 합성 논리 출력을 제공함-; 모드 스위칭 응답하여 상기 합성 논리 출력의 통과를 제어하는 한 쌍의 제1 트랜스퍼 게이트 수단(TG₁, TG₂); 및 상기 제1 트랜스퍼 게이트 수단의 출력에 응답하여 디코드 출력을 제공하는 수단(318)을 포함하고, 이로 인해 상기 행 어드레스 신호의 상기 하위 비트에 대응하는 상기 회로 섹션 중 섹션 및 상기 비트 라인에 접속된 상기 선택 트랜지스터에 보다 근접하여 놓인 상기 제어 게이트 라인에 대응하는 상기 회로 섹션 중 선택된 섹션으로부터의 디코드 출력이 제1 전압을 갖게 되는 것을 특징으로 하는 플래시 EEPROM.