JP4481632B2

JP4481632B2 - 薄膜集積回路

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Publication number: JP4481632B2
Application number: JP2003423840A
Authority: JP
Inventors: 清加藤
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2003-12-19
Filing date: 2003-12-19
Publication date: 2010-06-16
Anticipated expiration: 2023-12-19
Also published as: JP2005182551A

Description

本発明は、ガラス基板上や、フレキシブル基板上に形成した半導体集積回路、及び、前記半導体集積回路を内蔵する半導体装置に関する。また、該半導体集積回路の作製方法に関する。

近年、磁気カードに代わる媒体としてＩＣカードの普及が加速している。ＩＣカードは、磁気カードと比較して、コストが高いものの、高いセキュリティを実現し、かつ、データ容量が多いという利点を持つことから、クレジットカードや住民カードとして採用が始まっている。ＩＣカードには接触型／非接触型があり、非接触型は近接型／近傍型／遠隔型に分類されるが、データ転送速度と使い勝手の観点から、近接型／近傍型が注目を集めている。

一方、流通物品の管理などの用途からＩＣタグ（あるいはＲＦＩＤ）が普及している。これは、一言でいえば、荷札やバーコードの代替品であり、非接触型で書換え可能な不揮発性メモリが内蔵されたものが主流である。使い捨て用途への採用が進めば、非常に大きな市場が見込まれる分野である。

また、有価な証券類に微細なＩＣチップを搭載し、不正利用を防ぐとともに、正規な管理元に取り戻せた場合には再利用が可能となる方法が提案されている（特許文献１参照）。
特開２００１−２６０５８０号公報

しかしながら、ＩＣカードは磁気カードと比較してコストが高く、また、ＩＣタグもバーコードの代替品としてはコスト高である。その結果、付加価値が重要となる用途に限られ、普及を妨げる要因となっている。

集積回路には、書換え不可能な不揮発性メモリとして、例えばマスクＲＯＭを形成することが主要な選択肢と考えられる。しかしながら、ＩＣに格納するデータには、チップ固有の識別番号などが含まれることから、データを決める工程に用いられるフォトマスクは使い捨てとなり、コスト上昇の問題を生じてしまう。

また、ＩＣカードにおいてセキュリティ等の機能を備える場合は、ＣＰＵやある程度の容量を有するメモリが必要となり、ＩＣカードに内蔵するＩＣチップの面積が大きくなってしまう。ＩＣチップは単結晶シリコン基板上に形成され、カード向けに薄くして使用されるため、耐衝撃性が低いという問題がある。従って、ＩＣチップの面積が大きい場合には、ＩＣカードの信頼性に重大な影響を及ぼしてしまう。

また単結晶シリコン基板上に作製されるチップは厚いため製品や商品、特に紙幣等の紙、又は製品や商品に付すラベル自体に搭載する場合、表面に凹凸が生じてしまう。その結果、製品や商品のデザイン性が低下してしまった。

そこで本発明は、コスト低減及びデザイン性向上を実現し、かつ耐衝撃性に優れた半導体集積回路、及び該半導体集積回路を有する半導体装置、及びそれらの作製方法を提供することを課題とする。

上記課題を解決するために、本発明はガラス基板上に集積回路を形成することを特徴とする。ガラス基板上に形成された集積回路を半導体集積回路と表記する。
本発明は、半導体集積回路を大判のガラス基板上に形成することで、一度に多量の半導体集積回路を作製することができ、コストを低減することができる。

また本発明は、ガラス基板上に形成された半導体集積回路を、可撓性を有する基板（以下、フレキシブル基板と表記する）に転写してもよい。その結果、耐衝撃性能に優れた半導体集積回路を実現することが可能となる。
ガラス基板及びフレキシブル基板のいずれを採用するかは、必要となるコストと耐衝撃性能に合わせて選択すれば良い。ガラス基板を採用する場合は転写に関わる工程が追加されないのでより低コストであり、フレキシブル基板を採用する場合は高い耐衝撃性能を実現できる。

更に本発明は、ガラス基板上に形成された半導体集積回路を、対象物に直接転写してもよい。その結果、フレキシブル基板に関わるコストを削減することができる。

その後更に、ガラス基板を剥離してもよい。半導体集積回路において、ガラス基板が剥離された状態を薄膜集積回路と表記する。ガラス基板を剥離することにより、回路の薄膜化、軽量化、小型化を達成することができる。

なお、本発明において、フレキシブル基板とは可撓性を有する基板を指し、代表的には、ステンレスに代表される金属や、プラスチック基板を指す。プラスチックとしては、例えば、極性基のついたポリノルボルネン、ポリエチレンテレフタレート（ＰＥＴ）、ポリエーテルスルホン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリカーボネート（ＰＣ）、ナイロン、ポリエーテルエーテルケトン（ＰＥＥＫ）、ポリスルホン（ＰＳＦ）、ポリエーテルイミド（ＰＥＩ）、ポリアリレート（ＰＡＲ）、ポリブチレンテレフタレート（ＰＢＴ）、ポリイミドなどが挙げられる。

本発明において、半導体集積回路又は薄膜集積回路に加えてアンテナを有し、無線等でデータの読出しを行う半導体装置をＩＤチップと表記する。ＩＤチップは、タグに搭載し、データを格納し読み出す機能を有する、所謂電子タグとしての機能を有する。
またＩＤチップは、データを格納し読み出す機能に加えて、ＣＰＵを内蔵することでセキュリティ機能等を有する、いわゆるＩＣカードとしての機能を有する。
またＩＤチップは、任意形状のシールやカード、又はラベルといった形態や容器に組み込まれた形態で使用してもよい。
このように本発明のＩＤチップにより、在庫、流通物品の認識や管理、決済処理、ＩＤ管理、履歴管理、位置管理等を行うことができる。

ＩＤチップにおいて、アンテナは半導体集積回路又は薄膜集積回路と共に形成されていてもよいし、半導体集積回路又は薄膜集積回路上の入出力端子を介してアンテナに接続される形態であってもよい。また、アンテナを内蔵しない接触型であってもよいし、接触型、非接触型の両方の機能を備えていてもよい。

特に本発明は、フラッシュメモリ等によるプロセスコスト上昇、あるいは、マスクＲＯＭ形成時のフォトマスクの使い捨てによるマスクコスト上昇を回避するために、回路構成やレイアウトが共通であって、かつ同じ製造工程を用いても製造するたびにランダムな固定データが格納されるような書き換え不可能な不揮発性メモリをＩＤチップに内蔵することを最大の特徴とする。

具体的には、製造するＴＦＴの特性ばらつきを利用することでそのようなメモリを実現する。なお、ＴＦＴの特性ばらつきとしては、ＴＦＴの活性層を構成する多結晶半導体膜のグレインパタンに起因するばらつきや、プロセスに起因する種々のばらつき（膜厚、膜質、不純物濃度など）が挙げられる。本発明において、回路構成やレイアウトが共通であって、かつ同じ製造工程を用いても製造するたびにランダムな固定データが格納されるような不揮発性メモリを、乱数ＲＯＭと呼ぶことにする。

従って、乱数ＲＯＭにおいてデータを確定する回路部分を構成するＴＦＴの活性層として、多結晶半導体膜を用いることが好ましい。なお、乱数ＲＯＭは通常のＴＦＴによって構成されるため、ＩＤチップを構成する他の集積回路を作製する場合と同様の作製工程によって作製することができ、乱数ＲＯＭ作製に伴うプロセスコストの上昇はない。

このような乱数ＲＯＭをＩＤチップに内蔵することで、乱数ＲＯＭに格納されたデータをＩＤチップ固有のデータ（識別番号など）とすることができる。その結果、フラッシュメモリを作製する場合と比較してプロセスコストを抑えることができ、かつ、マスクＲＯＭによってチップ毎に固有なデータを作製する場合と比較してマスクコストを抑えることができることから、低コストのＩＤチップを実現することが可能となる。

なお、乱数ＲＯＭを用いることによる他の効果として、高いセキュリティを挙げることができる。乱数ＲＯＭは全て同一の回路レイアウトと製造工程によって作製されるため、電気的なデータ読み出し以外の方法で、データの内容を読み取ることは困難である。一方、マスクＲＯＭを用いた場合には、回路レイアウトを解析することで、識別番号を解読される恐れがある。

本発明は、従来の高価なシリコン基板上ではなく、大判のガラス基板上に半導体集積回路を作製する事でコスト低減を実現する。また、ＩＤチップの用途に応じて、ガラス基板上に作製された半導体集積回路を、フレキシブル基板上に転写することによって、耐衝撃性に優れたＩＤチップを提供することができる。

また本発明は、ＴＦＴの特性ばらつきを利用した乱数ＲＯＭを用いてＩＤチップにチップ固有のデータ（識別番号など）を格納することで、マスクＲＯＭやフラッシュメモリを用いてチップ毎に固有なデータを格納する場合と比較して、マスクコストやプロセスコストを抑えることができ、低コストのＩＤチップを提供することが可能となる。

また、乱数ＲＯＭ内のデータは、マスクＲＯＭと異なり、電気的な読み出し以外の方法で解読することが困難であることから、高いセキュリティが確保される。

以下に、本発明の実施の形態を図面に基づいて説明する。
なお、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態及び本実施例の記載内容に限定して解釈されるものではない。
なお、実施の形態を説明するための図において、一つの図の中における同一部分または同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。

本発明の特徴は、第１に、ＩＤチップを構成する半導体集積回路をガラス基板上もしくはフレキシブル基板上に形成することであり、第２に、乱数ＲＯＭを有することである。第１の特徴は、ガラス基板上に薄膜トランジスタを形成する技術と、ガラス基板上に形成した半導体集積回路をフレキシブル基板上に転写する技術によって実施することが可能である。その詳細については実施例４で説明する。以下では、第２の特徴に関わる形態について説明する。

本発明のＩＤチップの簡単な構成例として、図１のようなブロック図を挙げることができる。図１に示すのは、アンテナを内蔵した非接触型のＩＤチップであり、識別番号等の固定データを読み出す機能を有する。

なお、ＩＤチップの機能が識別番号等の固定データを読出し程度に限定される場合であっても、不足する機能をインターネットなどのネットワーク技術を利用して補完することで、様々な用途に応用することが可能である。

同図において、ＩＤチップ１０１は、アンテナ１０２、ＲＦ回路１０３、電源／クロック信号／リセット信号発生回路１０４、データ復調／変調回路１０５、制御回路１０６、マスクＲＯＭ１０７、乱数ＲＯＭ１０８によって構成される。

図１に示した集積回路は全てガラス基板上、もしくはフレキシブル基板上に形成されている。アンテナ１０２は集積回路を形成する基板上に形成されていてもよいし、集積回路を形成する基板の外部にあり、入出力端子を介して集積回路と接続されるものであってもよい。

ＲＦ回路１０３はアンテナ１０２よりアナログ信号を受信すると共に、データ変調回路より受け取ったアナログ信号をアンテナ１０２から出力する回路である。電源／クロック信号／リセット信号発生回路１０４は受信信号をもとに定電源、リセット信号及びクロック信号を発生する回路であり、データ復調／変調回路１０５は受信信号からデータを抽出すると共に、制御回路１０６から受け取ったデジタル信号をアンテナ１０２へ出力するアナログ信号に変換する回路である。

一方、制御回路１０６はマスクＲＯＭ１０７及び乱数ＲＯＭ１０８を制御し、復調した受信信号に従ってデータ読み出しを行う。具体的には、マスクＲＯＭ１０７や乱数ＲＯＭ１０８のアドレス信号やイネーブル信号を生成して、データの読み出しを行い、読み出したデータをデータ変調回路に送る。

乱数ＲＯＭ１０８は、回路構成やレイアウトが共通であって、かつ同じ製造工程を用いても製造するたびにランダムな固定データが格納されるメモリ回路であり、ＩＤチップごとに固有なデータ（識別番号など）を格納するＲＯＭとして使用することができる。以下、図２、図３を用いて乱数ＲＯＭの形態について説明する。

図２（Ａ）に示すのは乱数ＲＯＭの代表的な構成例である。同図において、乱数ＲＯＭは、デコーダ２０１、メモリセルアレイ２０２、及び読み出し回路２０３からなる。デコーダ２０１はアドレス信号を受け取って対応するアドレスのワード線を選択する。メモリセルアレイ２０２は、メモリセル２０４がマトリクス状に配置されてなり、同じ行のメモリセルは同一のワード線に接続され、同じ列のメモリセルは同一のビット線に接続される。メモリセルはワード線を介して選択され、ビット線を介してデータ読み出しが行われる。読み出し回路２０３はビット線を入力し、ビット線電位を増幅してデータの読み出しを行う。

図２（Ｂ）に示すのは、乱数メモリを構成するメモリセルの例である。メモリセルは１つのＴＦＴ２０５から構成され、ＴＦＴのソース電極およびドレイン電極の一方はビット線に、残る一方とゲート電極はワード線に接続されている。このメモリセルは、ワード線にＴＦＴ２０５のしきい値電圧Ｖｔｈよりも高い電圧Ｖｗｏｒｄが印加されると、ビット線に（Ｖｗｏｒｄ−Ｖｔｈ）の電位を充電する。ＴＦＴのしきい値電圧はグレインパタンやプロセスばらつきに起因するばらつきを有するため、そのばらつきをδＶｔｈとすると、図２（Ｃ）に示すような分布に従ったアナログ電位がビット線に充電されることになる。その結果、本メモリセルはＴＦＴのしきい値電圧のばらつきに基づいたランダムな電位を出力する。

図３に示すのは読み出し回路の構成例であり、メモリセル一列分に対応する読み出し回路を示す。読み出し回路３０１は参照用メモリセル３０２、差動増幅回路３０３、ラッチ回路３０４によって構成される。ワード線が選択されるとメモリセル３０５によってビット線に電位Ｖｂｉｔが充電される。一方、参照用メモリセル３０２からは参照電位Ｖｒｅｆが出力され、この２つの電位が差動増幅回路３０３によって比較増幅され、ラッチ回路３０４に格納される。

なお、参照電位Ｖｒｅｆは、メモリセルによって充電されるビット線電位の平均値に近いことが好ましい。そうすることで、各メモリセル列においても、ほぼ１／２の確率でメモリセルのデータが０もしくは１に割り当てられ、一様な乱数が発生する。例えば、参照用メモリセルを構成するＴＦＴのチャネル幅を大きくすることで実現することができる。

以上のようにして、参照用メモリセル３０２を構成するＴＦＴのしきい値電圧と選択されたメモリセル３０５を構成するＴＦＴのしきい値電圧の差に基づいて、１ビットの乱数が決定しラッチ回路３０４に格納される。より正確には、乱数は差動増幅回路３０３を構成するＴＦＴのばらつきも含めて決定されるが、いずれにせよ、ＴＦＴの特性ばらつきによって乱数が決まる。こうして、同じ製造工程を用いてもランダムな固定データを格納する乱数ＲＯＭを構成することができる。

なお、上述した乱数ＲＯＭは、通常のＴＦＴ作製技術を用いることで作製することが可能であり、他の集積回路を製造するプロセスと同じプロセスで作製することが可能である。従って、本乱数ＲＯＭの作製に伴うプロセスコストの上昇はなく、フラッシュメモリを作製する場合と比較してプロセスコストを低く抑えることが可能である。

なお、乱数メモリ回路に格納される値はランダムであるから、異なるＩＤチップにおいて同一のＩＤが格納される確率は０ではない。しかしながら、例えば、１２８ビット程度の容量を考えても、存在し得る乱数は２¹²⁸個あり、乱数一致する確率は実質的に０となるため、問題にはならない。

上記のような乱数ＲＯＭを用い、そのデータをＩＤチップに固有のデータ（識別番号など）として使用することで、マスクＲＯＭを製造する場合のフォトマスクの使い捨てを回避し、かつ、プロセスコストの上昇を伴わない、低コストのＩＤチップを作製することが可能となる。

以下に本発明の実施例を示す。

本実施例では、図２、図３に示した例とは異なる乱数ＲＯＭの構成例について、図５を用いて説明する。図２、図３では、各メモリセルを参照用メモリセルと比較することによってデータの判定を行う乱数ＲＯＭを示したが、本実施例では、隣り合うメモリセル間の電位比較によってデータの判定を行う乱数ＲＯＭの構成例を示す。

図５には、メモリセルアレイ５０６と読み出し回路５０１のうち、１ビット乱数の読み出しに関わる部分のみを示す。メモリセルアレイ５０３内のメモリセル５０４、及び５０５が選択されると、各メモリセルを構成するＴＦＴのしきい値電圧を反映した電位が対応するビット線に充電される。差動増幅回路５０２は両ビット線の電位差を増幅し、ラッチ回路５０３にデータを格納する。

本実施例の乱数ＲＯＭの構成は、図２に示した乱数ＲＯＭと比して、比較するメモリセルが隣り合う位置にあるために、場所に依存するようなプロセスばらつきの影響を受けにくいという特徴がある。その結果、グレインパタンに基づく特性ばらつきなど、分布の偏りの少ない、良質乱数が得られる。一方、図２に示したタイプは、プロセスによっては偏った乱数が発生する可能性があるものの、面積的に有利な回路構成である。

ＩＤチップは、認証番号等の固定データを読み出す機能だけであれば、小容量のデータで十分である。例えば、１２８ビットもあれば、ＩＤチップ固有の識別番号として十分である。そのような場合には、乱数ＲＯＭを構成するメモリセルをマトリクス状に配置するのではなく、シフトレジスタの初期値を与えるような構成とすることも可能である。

そのような例を、図４を用いて説明する。図４（Ａ）にはブロック図、図４（Ｂ）にはその一部分を抽出した回路図、図４（Ｃ）にはタイミングチャートをそれぞれ示す。図４（Ａ）において、シフトレジスタ４０１はクロック信号、ロード信号を入力とし、乱数ＲＯＭ４０２はロード信号とアドレス信号を入力とする。同図に示した回路は、ロード信号により乱数ＲＯＭからシフトレジスタ４０１へ乱数データをロードした後、クロック信号に従ってシフトレジスタ４０１から乱数データをシリアルに出力する。

図４（Ｂ）は、図４（Ａ）に示したブロック図において乱数１ビットに関わるの回路構成例を示したものである。同図には、クロックドインバータを用いたシフトレジスタ４０１と、これを構成するフリップフロップ４０３の両端に、選択ＴＦＴ４０４、４０５を介して接続される、メモリセル４０６、４０７が示されている。

図４（Ｃ）にはタイミングチャートが示されている。まずクロック信号を停止した状態で、シフトレジスタ４０１に乱数ＲＯＭ４０２から初期値をロードする。ロード信号がアサートされるとシフトレジスタ４０１の電源電位が接地されレジスタに格納された情報が消去されると共に、メモリセル４０６、４０７からはランダムな電位がビット線Ｂ１，Ｂ２に読み出されて、選択ＴＦＴを介して、フリップフロップ４０３の両端Ｐ１，Ｐ２に与えられる。その後、ロード信号がデアサートされると、選択トランジスタがオフになりレジスタとメモリセルは切り離される。同時に、フリップフロップ４０３にはメモリセル４０６、４０７によって充電されたアナログ電位を初期値としたデータが格納され、シフトレジスタ４０１への乱数のロードが完了する。その後、クロック信号を動作させることにより、チップに固有なデータがシリアルに出力される。

以上のようにして、ＩＤチップに固有なデータを格納し、これを読み出す機能を有する簡単な回路を実現することができる。

本発明は、ＣＰＵ等を含むロジック部を有する高機能ＩＤチップとして使用することも可能である。図６にそのような構成例を示す。同図において、ＩＤチップ６０１は、アンテナ６０２、ＲＦ回路６０３、電源／クロック信号／リセット信号発生回路６０４、データ復調／変調回路６０５、およびロジック部６０６によって構成されている。ロジック部６０６はさらに制御回路６０７、ＣＰＵ６０８、プログラムＲＯＭ６０９、ワークＲＡＭ６１０、乱数ＲＯＭ６１１によって構成されている。

図６に示した集積回路は全てガラス基板上、もしくはフレキシブル基板上に形成されている。アンテナ６０２は集積回路を形成する基板上に形成されていてもよいし、集積回路を形成する基板の外部にあり、入出力端子を介して集積回路と接続されるものであってもよい。

図６に示したＩＤチップは、単にＩＤチップに付与された識別番号を読み出す機能に限らず、ＣＰＵ６０８がプログラムＲＯＭ６０９に格納されたプログラムを実行し処理を行うことで、様々な機能を有しうる。

代表的には、セキュリティ機能であり、例えばパスワードの照合を行ったり、メモリをセグメントに分け、セグメント毎にアクセス権限を制御するなどの処理を行うことが可能である。また、暗号化／復号化処理などを行うことも可能である。暗号化／復号化処理は処理速度向上のために専用ハードウェアを設けてもよい。

なお、このような複雑な集積回路を単結晶シリコン基板を用いて実現する場合には、回路面積が大きくなり、耐衝撃性能が問題となる。この点、本発明ではフレキシブル基板上に形成することによって、多少回路面積が大きくなっても高い耐衝撃性能を有するＩＤチップを実現することができる。

なお、本実施例は、その他の実施例と組み合わせて実施することが可能である。

本実施例は、ガラス基板上に半導体素子を形成した後、プラスチック基板に転写する工程について説明する。ガラス基板上に半導体素子を形成する工程は公知の方法を用いれば良く、簡単な説明にとどめる。本実施例では半導体素子として２つのＴＦＴを例に挙げて示すが、ダイオード、抵抗素子、容量素子等を形成する場合も同様である。

まず図７（Ａ）に示すように、スパッタ法を用いて第１の基板７００上に金属膜７０１を成膜する。ここでは金属膜７０１にタングステンを用い、膜厚を１０ｎｍ〜２００ｎｍ、好ましくは５０ｎｍ〜７５ｎｍとする。金属膜５０１の成膜後、大気に曝すことなく酸化物膜７０２を積層するように成膜する。ここでは酸化物膜７０２として酸化珪素膜を膜厚１５０ｎｍ〜３００ｎｍとなるように成膜する。

酸化物膜７０２の成膜の際には、スパッタの前段階としてターゲットと基板との間をシャッターで遮断してプラズマを発生させる、プレスパッタを行う。プレスパッタにより、金属膜７０１と酸化物膜７０２の間に極薄い数ｎｍ程度の金属酸化膜７０３が形成される。本実施例では、金属酸化膜７０３は酸化タングステンで形成される。

次に、ＰＣＶＤ法を用いて下地膜７０４を成膜する。ここでは下地膜７０４として、酸化窒化珪素膜を膜厚１００ｎｍ程度となるように成膜する。そして下地膜７０４を成膜した後、半導体膜７０５を形成する。半導体膜７０５は、非晶質半導体であっても良いし、多結晶半導体であっても良い。その後、レーザ結晶化法や熱結晶化法によって良質の多結晶半導体膜を形成する。なお、本発明において、乱数ＲＯＭに格納されるデータは、多結晶半導体膜のグレインパタンに起因するＴＦＴの特性ばらつきが重要になる。特に乱数ＲＯＭのメモリセルを構成するＴＦＴにおいて、結晶粒径がチャネル長と同程度の大きさである場合に、特性ばらつきが大きくなり好ましい。

本実施例では、多結晶半導体膜を用いてトップゲート型のＴＦＴ７０６、７０７を形成する（図７（Ｂ））。
絶縁表面を有する基板上に、必要に応じて下地膜を形成し、半導体膜を成膜する。その後、レーザー光を用いて半導体膜の結晶化を行う。

レーザー光は、連続発振型のレーザー（ＣＷレーザー）やパルス発振型のレーザー（パルスレーザー）を用いることができる。レーザーとしては、Arレーザー、Krレーザー、エキシマレーザー、YAGレーザー、Y₂O₃レーザー、YVO₄レーザー、YLFレーザー、YalO₃レーザー、ガラスレーザー、ルビーレーザー、アレキサンドライドレーザー、Ti：サファイヤレーザー、銅蒸気レーザーまたは金蒸気レーザーのうち一種または複数種を用いることができる。またレーザーのビーム形状は、線状とすると好ましく、長軸の長さは２００〜３５０μｍとすればよい。またさらにレーザーは、半導体膜に対して入射角θ（０＜θ＜９０度）を持たせてもよい。

なお連続発振の基本波のレーザー光と連続発振の高調波のレーザー光とを照射するようにしてもよいし、連続発振の基本波のレーザー光とパルス発振の高調波のレーザー光とを照射するようにしてもよい。

また周波数を１０ＭＨｚ以上としてレーザーを発振してもよい。高周波発振レーザーにより連続発振型レーザーと同様に結晶性の高い半導体膜を得ることが出来る。

またレーザー光の代わりに加熱炉を用いて結晶化しても良い。この場合、結晶化を促進する金属元素、例えばＮｉを添加することにより低温で結晶化することができる。

また石英基板を用いる場合、直接結晶性半導体膜を形成することができる。また原料ガスによっては、ガラス基板上に直接結晶性半導体膜を形成することもできる。この場合、ＧｅＦ₄、又はＦ₂等のフッ素系ガスと、ＳｉＨ₄、又はＳｉ₂Ｈ₆等のシラン系ガスとを用い、熱又はプラズマを利用して直接被形成面に、結晶性半導体膜を形成する。

その後パターニングにより島状の半導体膜の形成、ゲート絶縁膜７０８の成膜、ゲート電極層の成膜及びパターニングによるゲート電極７０９、７１０の形成、不純物添加によるソース領域、ドレイン領域、ＬＤＤ領域等の形成、第１層間絶縁膜７１１の成膜、コンタクトホール形成、配線７１２〜７１５の形成を順次行う。さらに必要に応じて、第２層間絶縁膜７１６の成膜、コンタクトホール形成、パッド７１７形成を行う。パッド７１７は、非接触型ＩＤチップのアンテナ接続用端子、又は接触型ＩＤチップの入出力端子として用いられる。

次に、第２の層間絶縁膜７１６及びパッド７１７上に保護層７１８を形成する。保護層７１８は、後に第２の基板を張り合わせたり剥離したりする際に、第２の層間絶縁膜７１６及びパッド７１７の表面を保護することができ、なおかつ第２の基板の剥離後に除去することが可能な材料を用いる。例えば、水またはアルコール類に可溶なエポキシ系、アクリレート系、シリコーン系の樹脂を全面に塗布し、焼成することで保護層７１８を形成することができる（図７（Ｃ））。

次に、金属酸化膜７０３を結晶化させる。結晶化により、金属酸化膜７０３が粒界において割れやすくなり、後の剥離を行い易くなる。本実施例では、４００℃〜５５０℃、０．５〜５時間程度加熱処理を行い、結晶化を行った。

次に、金属酸化膜７０３と酸化物膜７０２の間の密着性、または金属酸化膜７０３と金属膜７０１の間の密着性を部分的に低下させ、剥離開始のきっかけとなる部分を形成する処理を行う。具体的には、剥離しようとする領域の周縁に沿って金属酸化膜７０３にレーザ光を部分的に照射したり、或いは、剥離しようとする領域の周縁に沿って外部から局所的に圧力を加えて金属酸化膜７０３の層内または界面近傍の一部に損傷を与えたりする。

次いで、両面テープ７１９を用い、保護層７１８に第２の基板７２０を貼り付け、さらに両面テープ７２１を用い、第１の基板７００に第３の基板７２２を貼り付ける。第３の基板７２２は、後の剥離工程で第１の基板７００が破損することを防ぐ。第２の基板７２０および第３の基板７２２としては、第１の基板７００よりも剛性の高い基板、例えば石英基板、半導体基板を用いることが好ましい。

次いで、金属膜７０１と酸化物膜７０２とを物理的に引き剥がす。引き剥がしは、先の工程において、金属酸化膜７０３の金属膜７０１または酸化物膜７０２に対する密着性が部分的に低下した領域から開始する。そして第２の基板７２０側に半導体素子（ここではＴＦＴ７０６、７０７）が、第３の基板７２２側に第１の基板７００及び金属膜７０１が、それぞれ張り付いたまま分離する。剥離後の状態を図７（Ｄ）に示す。

次に、接着剤７２４でフレキシブル基板７２３と酸化物層７０２とを接着する（図８（Ａ））。フレキシブル基板７２３としては、ステンレスに代表される金属や、プラスチック基板等の公知の材料を用いることができる。また、接着剤７２４としては、反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤を用いることができる。

次に図８（Ｂ）に示すように、保護層７１８から両面テープ７１９と第２の基板７２０を順に、または同時に剥がす。そして図８（Ｃ）に示すように保護層７１８を除去する。ここでは保護層７１８に水溶性の樹脂が使われているので、水に溶かして除去する。

以上のようにして、ガラス基板上に半導体素子を形成し、さらに必要に応じてフレキシブル基板に転写することで、本発明のＩＤチップに内蔵する半導体集積回路を作製することができる。

なお、本実施例は、その他の実施例に示した形態に対しても適用することが可能である。

本発明の応用例について図９を用いて説明する。本発明のＩＤチップを構成する半導体集積回路は、ガラス基板上で作製され、ガラス基板上からの転写技術を用いてフレキシブル基板上あるいは対象物に直接貼り合わせてもよい。この場合には、ＩＤチップは、ガラス基板から剥離された薄膜集積回路を有する構成となる。以下、薄膜集積回路を用いて説明する。

また、半導体集積回路又は薄膜集積回路はアンテナから受信した信号を用いて動作するが、アンテナは該半導体集積回路と共に形成しても良いし、別個に形成しても良い。

図９（Ａ）は、薄膜集積回路９０１とアンテナ９０２とを共に形成し、対象物９０３に直接貼り合わせている様子を示す。図９（Ａ）に示す形態の場合、アンテナと薄膜集積回路の接続は既に完了しているため貼り合わせの精度はそれほど必要なく、かつ一度の貼り合わせで済ませることができるという利点を有する。

なお図９（Ａ）では、対象物９０３に薄膜集積回路９０１とアンテナ９０２とを直接貼り合わせる形態を示しているが、フレキシブル基板上の薄膜集積回路９０１とアンテナ９０２とを、対象物９０３に貼り合わせるようにしても良い。この場合、ＩＣタグの対象物への貼り合わせがより簡便になり、ＩＣタグの汎用性を高めることができる。

図９（Ｂ）は、薄膜集積回路９１１とアンテナ９１２とを別個に形成し、共に対象物９１３に貼り合わせている様子を示す。なお図９（Ｂ）では、アンテナ９１２をフレキシブル基板９１４に形成した状態で、さらに対象物９１３に貼り合わせている。アンテナ９１２は別途形成しておいてフレキシブル基板９１４上に転写しても良いし、直接、スクリーン印刷法、オフセット印刷法に代表される印刷法、液滴吐出法、蒸着法、フォトリソグラフィ法などを用いてフレキシブル基板９１４上に形成しても良い。

なお液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出して所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。

なお、薄膜集積回路９１１とアンテナ９１２とは、図９（Ｂ）に示すように積層するように貼り合わせてもよいし、並べるように貼り合わせても良い。また薄膜集積回路９１１とアンテナ９１２の積層する順序も、図９（Ｂ）に示した形態に限定されない。

また図９（Ｂ）において、別途形成されたアンテナ９１２と薄膜集積回路９１１とを同じ支持体上に貼り合わせ、その状態でさらに対象物９１３に貼り合わせるようにしても良い。この場合、ＩＣタグの対象物への貼り合わせがより簡便になり、ＩＣタグの汎用性を高めることができる。

図９（Ｃ）では、アンテナ１２２を予め対象物１２３上に形成しておく例を示す。アンテナ９２２は、別途形成しておいて対象物９２３上に貼り合わせるようにしても良いし、直接印刷法、液滴吐出法、蒸着法、フォトリソグラフィ法などを用いて対象物９２３上に形成しておいても良い。そしてアンテナ９２２が形成された対象物９２３上に、薄膜集積回路９２１を直接、もしくはこれをフレキシブル基板上に形成した状態で、貼り合わせるようにする。なお薄膜集積回路９２１は、アンテナ９２２と並べるように貼り合わせても良いし、積層するようにアンテナ９２２と重ねて貼り合わせても良い。

なお、本実施例は、その他の実施例に示したと組み合わせて実施することが可能である。

本実施例では、本発明のＩＤチップに内蔵される薄膜集積回路の製造方法、特に半導体集積回路を基板から剥離する工程について説明する。薄膜トランジスタ等、その他の構成は、上記実施例と同様であるため同一番号を付し、説明を省略する。

図１２（Ａ）に示すように、基板７００上に剥離層７２０を形成し、前記剥離層上に下地膜７０４を介して薄膜集積回路を有する複数のＩＤチップを形成する。

基板としては、ガラス基板、石英基板、アルミナなど絶縁物質で形成される基板、シリコンウエハ基板、後工程の処理温度に耐え得る耐熱性を有するプラスチック基板等を用いることができる。この場合、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）（ｘ、ｙ＝１、２・・・）等、基板側から不純物などの拡散を防止するための下地絶縁膜を形成しておいてもよい。また、ステンレスなどの金属または半導体基板などの表面に酸化シリコンや窒化シリコンなどの絶縁膜を形成した基板なども用いることができる。

剥離層（ピールオフ・レイヤー）は、基板と薄膜集積回路の間に設けられる層であり、後に該剥離層を除去することにより、基板と薄膜集積回路を分離することができる。剥離層としては、非晶質シリコン、多結晶シリコン、単結晶シリコン、ＳＡＳ（セミアモルファスシリコン（微結晶シリコンともいう。））等、シリコン（Ｓｉ、珪素）を主成分とする層を用いることができる。

ＣｌＦ₃（三フッ化塩素）等のハロゲン化フッ素は、珪素を選択的にエッチングするという特性があるため、剥離層としてシリコン（Ｓｉ、珪素）を主成分とする層を用いることにより、ＣｌＦ₃を含む気体又は液体によって前記剥離層を容易に除去することができる。

下地膜は、剥離層と薄膜集積回路の間に設けられるものであり、ＣｌＦ₃等のハロゲン化フッ素によるエッチングから、薄膜集積回路を保護する役割を有するものである。ここで、ＣｌＦ₃等のハロゲン化フッ素は、珪素を選択的にエッチングするという特性がある反面、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸窒化珪素（ＳｉＯｘＮｙ又はＳｉＮｘＯｙ）はほとんどエッチングされない。したがって、時間の経過ととも剥離層はエッチングされてゆくが、酸化珪素、窒化珪素、酸窒化珪素からなる下地膜はほとんどエッチングされないため、薄膜集積回路への損傷を防止することができる。

なお、ＣｌＦ₃等のハロゲン化フッ素によってエッチングされる材料を剥離層として用い、一方、エッチングされない材料を下地膜として用いるという条件に従うならば、剥離層及び下地膜の組合せは、上記材料に限定されるものではなく、適宜選択することができる。

図１２（Ｂ）に示すように、複数のＩＤチップの境界に溝７２１を形成する。

薄膜集積回路の境界をなす溝の形成は、ダイシング、スクライビング又はマスクを利用したエッチング等によって行うことができる。ダイシングの場合には、ダイシング装置（ダイサー；dicer）を用いるブレードダイシング法が一般的である。ブレード（blade）とは、ダイヤモンド砥粒を埋め込んだ砥石で、その幅は約３０〜５０μｍであり、このブレードを高速回転させることにより、薄膜集積回路を分離する。また、スクライビングの場合には、ダイヤモンドスクライビング法とレーザースクライビング法等がある。また、エッチングの場合には、露光、現像工程によりマスクパターンを形成し、ドライエッチング、ウエットエッチング等により素子分離を行うことができる。ドライエッチングにおいては、大気圧プラズマ法を用いてもよい。

図１２（Ｃ）に示すように、溝にハロゲン化フッ素を含む気体又は液体７２２を導入し、剥離層を除去する。

また、ハロゲン化フッ素としては、上記ＣｌＦ₃等に窒素を混合したガスを用いてもよい。また、ＣｌＦ₃は、反応空間の温度によっては液体の場合もあり（沸点１１．７５℃）、その際にはウエットエッチングを採用することもできる。なお、ＣｌＦ₃は、塩素を２００℃以上でフッ素と反応させることにより、Ｃｌ₂（ｇ）＋３Ｆ₂（ｇ）→２ＣｌＦ₃（ｇ）の過程を経て生成することができる。なお、上記剥離層をエッチングし、上記下地膜をエッチングしないようなエッチャントであれば、ＣｌＦ₃に限定されるものでなく、またハロゲン化フッ素に限定されるものでもない。

その後図１２（Ｄ）に示すように、時間の経過ととも剥離層はエッチングされ、最終的に基板８００を剥離することができる。一方、酸化珪素、窒化珪素、酸窒化珪素等や、耐熱性樹脂からなる下地膜や、層間絶縁膜はほとんどエッチングされないため、薄膜集積回路への損傷を防止することができる。なお、剥離した基板７００は再利用することができ、コスト削減に繋がる。再利用する場合、上記ダイシングやスクライビング等において、基板に傷が生成されないように制御するのが望ましい。しかし、傷が生成された場合であっても、有機樹脂や無機膜を塗布法又は液滴吐出法（インクジェット法等）によって形成し、平坦化処理を行ってもよい。

なお、薄膜集積回路をハロゲン化フッ素等によるエッチングから保護するために、薄膜集積回路上に保護層７１８を形成することは好ましい。特に、減圧ＣＶＤ法のようにハロゲン化フッ素ガスを加熱してエッチングを行う場合には、耐熱性有機樹脂や、耐熱性無機膜を用いるのが望ましい。耐熱性有機樹脂の代表的なものとして、シリコンと酸素との結合で骨格構造が構成され、置換基に少なくとも水素を含む材料、若しくは置換基にフッ素、アルキル基、または芳香族炭化水素のうち少なくとも一種を有する材料があり、所謂シロキサン系樹脂などとも呼ばれる。

また本実施例において、複数の薄膜集積回路の上方に、接着剤を介してジグ（治具）を形成し、溝にハロゲン化フッ素を含む気体又は液体を導入してもよい。

ジグとは、剥離層を除去した後に薄膜集積回路がバラバラに分離しないように、一時的に薄膜集積回路を固定するための支持基板を指す。ジグは、一つのチップ又は薄膜集積回路を構成する薄膜集積回路毎、又は複数の薄膜集積回路が水平方向若しくは高さ方向に集積されてできた素子毎に形成する。ジグの形状としては、後にハロゲン化フッ素を含む気体又は液体の導入を容易にするために、突起部を設けた櫛状の構造とするのが望ましいが、平坦なジグを用いても構わない。また、ジグとしては、ハロゲン化フッ素によって冒されない酸化珪素を主成分とするガラス基板、石英基板、ステンレス（ＳＵＳ）基板等を用いることができるが、ハロゲン化フッ素によって冒されない材料であれば、これらに限定されるものではない。

また、ジグと薄膜集積回路との間には、仮接着するための接着剤が設けられている。接着剤としては、ＵＶ光照射によって接着力（粘着力）が低下又は喪失する材料を用いることができる。あるいは、３Ｍ社製のポストイット（登録商標）製品や、ムーア社製ノートスティックス（登録商標）製品等に用いられる再剥離再接着可能な接着剤を用いても構わない。勿論、ジグを簡単に取り外すことができる材料であれば、これらに限定されるものではない。

また本実施例において、薄膜集積回路上に耐熱性を有する絶縁膜を形成し、複数の薄膜集積回路の境界に溝を形成してもよい。

耐熱性を有する絶縁膜としては、シリコンと酸素との結合で骨格構造が構成され、置換基に少なくとも水素を含む材料、若しくは置換基にフッ素、アルキル基、または芳香族炭化水素のうち少なくとも一種を有する材料、すなわちシロキサン系樹脂等の耐熱性有機樹脂や、耐熱性の無機材料を用いることができる。

本実施例のような剥離方法は、複数の薄膜集積回路が形成された基板にストレスを与え、基板を物理的に剥離する物理的方法と比較すると、複数の薄膜集積回路が形成された基板から該薄膜集積回路を素子分離する際に、ハロゲン化フッ素を用いた化学的方法を採用しているため、素子分離を確実に行うことができ好ましい。

また基板として、ステンレスなどの金属または半導体基板などの表面に酸化シリコンや窒化シリコンなどの絶縁膜を形成した基板なども用いることができることは上述した通りである。例えば図１５（Ａ）に示すように、Ｓｉウェハ９００を覆って、熱酸化等により酸化膜、つまり酸化珪素膜９０１を形成し、これを基板として使用することができる。その後同様に、図１５（Ｂ）に示すように、溝にハロゲン化フッ素を含む気体又は液体８２２を導入し、剥離層を除去する。そして図１５（Ｃ）に示すように、最終的に基板８００を剥離することができる。

本実施例では、本発明のＩＤチップの完成図について説明する。なお本実施例では、半導体集積回路を搭載するＩＤチップについて説明するが、基板を剥離した薄膜集積回路を搭載しても構わない。

図１３（Ａ）に示すように、基板８００上の半導体集積回路等を有する領域（半導体集積回路領域）８５０を形成する。半導体集積回路等の作製方法は、上記実施例を参照することができる。
半導体集積回路領域上に絶縁膜８５２を介してアンテナ８５１を形成する。アンテナは、例えば液滴吐出法により形成することができる。絶縁膜８５２は、例えば上記実施例で説明した保護膜８１３を用いることができる。
アンテナは半導体集積回路と接続する必要がある。そのため例えば、絶縁膜にコンタクトホールを形成し、アンテナに設けられる接続端子部と、半導体集積回路が有するパッドとを接続する。このとき、導電性樹脂を介して接続してもよい。

その後図１３（Ｂ）に示すように、半導体集積回路及びアンテナを覆うように保護膜として機能する絶縁膜８５３を形成する。絶縁膜８５３は、有機材料又は無機材料を用いることができる。その結果、半導体集積回路を外部から保護することができ、持ち運びが容易な形態としてＩＤチップを完成することができる。またさらに絶縁膜８５３で覆うことにより、半導体集積回路の機能を補助することも出来うる。

図１４（Ａ）には、図１３（Ｂ）におけるＡ−Ｂの断面図を示す。
基板８００上に設けられた半導体集積回路８５０、半導体集積回路上に設けられた絶縁膜８５２、絶縁膜上に設けられたアンテナ８５１、アンテナを覆うように設けられた保護膜として機能する絶縁膜８５４が順に形成され、これらを覆って絶縁膜８５３を設ける。
上述のように絶縁膜にコンタクトホールを形成し、アンテナに設けられる接続端子部と、半導体集積回路が有するパッドとを接続することにより、アンテナと半導体集積回路とは接続することができる（図示しない）。

半導体集積回路上にアンテナを形成することにより、ＩＤチップの小型化を達成することができる。

また図１３及び図１４（Ａ）以外の構成で、ＩＤチップを完成することができる。

例えば図１４（Ｂ）に示すように、絶縁膜８５３側にアンテナ８５１を設けてもよい。アンテナは、保護膜として機能する絶縁膜８５５に覆われており、半導体集積回路と接続する領域にコンタクトホールが設けられている。
また半導体集積回路側は、パッド８１２上に設けられた絶縁膜８５２において、アンテナと接続する領域にコンタクトホールが設けられている。そして、半導体集積回路が有するパッド８１２と、該アンテナ８５１とを導電性樹脂８５６を介して接続することができる。

このように絶縁膜８５３側にアンテナを形成し、半導体集積回路と別に形成することによって、歩留まりがよくなる。

また図１４（Ｃ）に示すように、半導体集積回路上に設けられるアンテナ８５１ａと、絶縁膜８５３側に設けられるアンテナ８５１ｂとを合わせて形成してもよい。この場合、アンテナ８５１ａを覆う絶縁膜８５４において、アンテナ８５１ｂと接続する領域にコンタクトホールが設けられ、アンテナ８５１ｂを覆う絶縁膜８５５において、アンテナ８５１ａと接続する領域にコンタクトホールが設けられている。そして、アンテナ８５１ａと、アンテナ８５１ｂとを、導電性樹脂８５６を介して接続することができる。

このようにアンテナを多くの領域に形成する構成により、高感度なＩＤチップを形成することができる。

以上のようにＩＤチップは多様な構成をとることができる。

本実施例では、本発明のＩＤチップをＩＣタグとして利用する例について説明する。

本発明のＩＤチップは、様々な分野に利用可能である。例えば、商品のラベルに本発明のＩＤチップを付けておき、該ＩＤチップを用いて商品の流通を管理することが可能である。

図１０（Ａ）に示すように、シール１００１などの裏面が粘着性を有する支持体に、ＩＣタグ１００２を形成する。そして該ＩＣタグ１００２を商品のラベル１００３に貼り合わせる。次に図１０（Ｂ）に示すように、ＩＣタグ１００２が貼り合わされたラベル１００３を、商品１００４に装着する。

商品１００４に関する識別情報は、ラベル１００３に貼り合わされたＩＣタグ１００２から、図１１（Ｃ）に示すように無線で読み取ることが可能である。例えば、ＩＣタグに内蔵された乱数ＲＯＭから固有の識別番号を読み出し、ネットワーク上で照合することでデータベース上の管理を行うことが可能である。データベースには、商品１００４の流通プロセスの記録、生産段階におけるプロセスの記録が含まれ、これにより卸売業者、小売業者、消費者が、産地、生産者、製造年月日、加工方法などを把握することが可能となる。このようにして、流通過程における商品の管理を容易に行うことができる。

なお本実施例では、本発明のＩＤチップの用途のほんの一例を示したに過ぎない。本発明のＩＤチップの用途は、図１０に示す形態に限定されず、様々な形態をとることが可能である。

なお、本実施例は、実施例１〜７に示したと組み合わせて実施することが可能である。

本実施例では、本発明のＩＤチップの利用形態について説明する。

図１１（Ａ）、（Ｂ）、（Ｃ）には、本発明のＩＤチップ１１０２を有する小切手１１０１、パスポート１１１１、表示ラベル１１２３が貼られた商品パック１１２１の例をそれぞれ示す。

本発明のＩＤチップが内蔵するデータの書き換えができない乱数ＲＯＭのデータを識別番号として用いることによって、紙幣、小切手、戸籍謄本、住民票、トラベラーズチェック、パスポートなどの偽造を防止することができる。また例えば、産地、生産者などによって商品価値が大きく左右される食料品に、本発明のＩＤチップを用いることは、産地、生産者などの偽装を低いコストで防止するのに有用である。

また本発明のＩＤチップは安価であるため、最終的に消費者によって使い捨てられるような用途に向いている。特に、数円、数十円単位の値段の差が売り上げに大きく影響する商品（例えば図１１（Ｃ））の場合、本発明の安価なＩＤチップは非常に有用である。ＩＤチップ１１２２に、商品の値段がデータとして書き込まれていれば、従来のバーコードを用いる方式よりも、レジスタと商品との距離が長くても商品の清算が可能になり、また万引きなどの防止にも役立つ。

また本発明のＩＤチップは、可撓性を有し耐衝撃性に優れるため、ＩＤチップを取り付ける対象物の形状に合わせて、その形状をある程度変化させることができる。よって本発明のＩＤチップは、単結晶シリコン基板上に形成された集積回路を用いては利用できないような様々な用途に対しても用いることができる。

本発明のＩＤチップのブロック図。本発明における乱数ＲＯＭを説明する図。本発明における乱数ＲＯＭを説明する図。本発明における乱数ＲＯＭとシフトレジスタを説明する図。本発明における乱数ＲＯＭを説明する図。本発明のＩＤチップのブロック図。本発明のＩＤチップの製造工程図。本発明のＩＤチップの製造工程図。本発明のＩＤチップの形態を表す図。本発明のＩＤチップの応用例。本発明のＩＤチップの応用例。剥離工程を有する本発明のＩＤチップの製造工程図。ＩＤチップの完成図を説明する図。ＩＤチップの完成図を説明する断面図。剥離工程を有する本発明のＩＤチップの製造工程図。

Claims

絶縁基板上に第１及び第２の薄膜トランジスタを有する、書き換え不可能な不揮発性メモリを有し、
前記不揮発性メモリは、前記第１及び第２の薄膜トランジスタがそれぞれ有する多結晶半導体膜の結晶粒パターン、または前記第１及び第２の薄膜トランジスタの製造に起因したしきい値電圧のばらつきに基づく固有なデータが格納され、
前記第１及び第２の薄膜トランジスタの互いのゲートが電気的に接続され、互いのソース又はドレインの一方が電気的に接続され、互いのソース又はドレインの他方がそれぞれ第１及び第２の選択用トランジスタに電気的に接続され、前記第１及び第２の選択用トランジスタは、フリップフロップの両端子に電気的に接続されていることを特徴とする薄膜集積回路。
絶縁基板上に第１及び第２の薄膜トランジスタを有する、書き換え不可能な不揮発性メモリと、前記不揮発性メモリに電気的に接続されたアンテナとを有し、
前記不揮発性メモリは、前記第１及び第２の薄膜トランジスタがそれぞれ有する多結晶半導体膜の結晶粒パターン、または前記第１及び第２の薄膜トランジスタの製造に起因したしきい値電圧のばらつきに基づく固有なデータが格納され、
非接触で、前記不揮発性メモリのデータが読出し可能であり、
前記第１及び第２の薄膜トランジスタの互いのゲートが電気的に接続され、互いのソース又はドレインの一方が電気的に接続され、互いのソース又はドレインの他方がそれぞれ第１及び第２の選択用トランジスタに電気的に接続され、前記第１及び第２の選択用トランジスタは、フリップフロップの両端子に電気的に接続されていることを特徴とする薄膜集積回路。
絶縁基板上に第１及び第２の薄膜トランジスタを有する、書き換え不可能な不揮発性メモリを有し、
前記不揮発性メモリは、前記第１及び第２の薄膜トランジスタがそれぞれ有する多結晶半導体膜の結晶粒パターン、または前記第１及び第２の薄膜トランジスタの製造に起因したしきい値電圧のばらつきに基づく固有なデータが格納され、
アンテナを接続することで、前記不揮発性メモリのデータが読出し可能であり、
前記第１及び第２の薄膜トランジスタの互いのゲートが電気的に接続され、互いのソース又はドレインの一方が電気的に接続され、互いのソース又はドレインの他方がそれぞれ第１及び第２の選択用トランジスタに電気的に接続され、前記第１及び第２の選択用トランジスタは、フリップフロップの両端子に電気的に接続されていることを特徴とする薄膜集積回路。
絶縁基板上に第１及び第２の薄膜トランジスタを有する、書き換え不可能な不揮発性メモリを有し、
前記不揮発性メモリは、前記第１の薄膜トランジスタの多結晶半導体膜の結晶粒パターン、または前記薄膜トランジスタの製造に起因した第１のしきい値電圧と、前記第２の薄膜トランジスタの多結晶半導体膜の結晶粒パターン、または前記薄膜トランジスタの製造に起因した第２のしきい値電圧との差に基づき乱数が決定され、該乱数に基づく固有なデータが格納され、
前記第１及び第２の薄膜トランジスタの互いのゲートが電気的に接続され、互いのソース又はドレインの一方が電気的に接続され、互いのソース又はドレインの他方がそれぞれ第１及び第２の選択用トランジスタに電気的に接続され、前記第１及び第２の選択用トランジスタは、フリップフロップの両端子に電気的に接続されていることを特徴とする薄膜集積回路。
絶縁基板上に第１及び第２の薄膜トランジスタを有する、書き換え不可能な不揮発性メモリと、前記不揮発性メモリに電気的に接続されたアンテナとを有し、
前記不揮発性メモリは、前記第１の薄膜トランジスタの多結晶半導体膜の結晶粒パターン、または前記薄膜トランジスタの製造に起因した第１のしきい値電圧と、前記第２の薄膜トランジスタの多結晶半導体膜の結晶粒パターン、または前記薄膜トランジスタの製造に起因した第２のしきい値電圧との差に基づき乱数が決定され、該乱数に基づく固有なデータが格納され、
非接触で、前記不揮発性メモリのデータが読出し可能であり、
前記第１及び第２の薄膜トランジスタの互いのゲートが電気的に接続され、互いのソース又はドレインの一方が電気的に接続され、互いのソース又はドレインの他方がそれぞれ第１及び第２の選択用トランジスタに電気的に接続され、前記第１及び第２の選択用トランジスタは、フリップフロップの両端子に電気的に接続されていることを特徴とする薄膜集積回路。
絶縁基板上に第１及び第２の薄膜トランジスタを有する、書き換え不可能な不揮発性メモリを有し、
前記不揮発性メモリは、前記第１の薄膜トランジスタの多結晶半導体膜の結晶粒パターン、または前記薄膜トランジスタの製造に起因した第１のしきい値電圧と、前記第２の薄膜トランジスタの多結晶半導体膜の結晶粒パターン、または前記薄膜トランジスタの製造に起因した第２のしきい値電圧との差に基づき乱数が決定され、該乱数に基づく固有なデータが格納され、
アンテナを接続することで、前記不揮発性メモリのデータが読出し可能であり、
前記第１及び第２の薄膜トランジスタの互いのゲートが電気的に接続され、互いのソース又はドレインの一方が電気的に接続され、互いのソース又はドレインの他方がそれぞれ第１及び第２の選択用トランジスタに電気的に接続され、前記第１及び第２の選択用トランジスタは、フリップフロップの両端子に電気的に接続されていることを特徴とする薄膜集積回路。