JP2005204493A

JP2005204493A - 半導体装置及び半導体装置の駆動方法

Info

Publication number: JP2005204493A
Application number: JP2004345439A
Authority: JP
Inventors: Jun Koyama; 潤小山; Toshihiko Saito; 利彦齋藤
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2003-12-19
Filing date: 2004-11-30
Publication date: 2005-07-28
Anticipated expiration: 2024-11-30
Also published as: JP4536496B2

Abstract

【課題】無電池稼動のＲＦＩＤチップにおいて、アンテナが強電磁界にさらされたとき高電圧交流信号が発生し、その交流信号を整流することによって得られた直流電圧も高電圧になってしまい、結果として論理回路、クロック発生回路の発熱や素子破壊といった不具合を招いていた。
【解決手段】本発明においては、以下の手段を講じる。交流信号を整流することによって発生する直流電圧と参照電圧とを比較回路によって比較し、直流電圧の方が高くなるとスイッチング素子がオンしてアンテナ回路に容量を追加する。このことによってアンテナの共振周波数が変化してアンテナ回路に発生する交流信号が減衰し、よって直流電圧を抑制する。
【選択図】図１

Description

本発明はＩＣカードおよびＲＦＩＤ（ＲａｄｉｏＦｒｅｑｕｅｎｃｙＩＤｅｎｔｉｆｉｃａｔｉｏｎ：無線周波数による非接触自動識別技術）に用いる半導体装置に関し、特に非接触で外部機器から電力供給および情報を受け、該外部機器へ情報を送出する非接触ＩＣカードおよびＲＦＩＤチップを含む半導体装置およびその駆動方法に関する。

なお、ＲＦＩＤチップは例えば、タグとして用いられる。ＩＣカードはＲＦＩＤチップの一種である。

近年、ＩＣチップとして無線周波数による非接触なＩＤチップ、すなわちＲＦＩＤチップと呼ばれているものが注目され、高性能化への期待が高まってきている。ＲＦＩＤチップは非接触で記録情報が読み取れ、無電池で動作し、耐久性、耐候性に優れるなどの特徴を有する。

また、ＲＦＩＤチップにはＣＰＵなどのコンピュータ回路を組み込むこともでき、情報の記録保存の道具としてだけでなく、セキュリティ管理などの論理回路を組み込むと言ったようなこともできる。ＲＦＩＤチップを用いた応用分野として、個人認証、商品の識別、位置測定などがある。

従来のＲＦＩＤチップは図２のような構成を取っていた。図２に示すＲＦＩＤチップ２１７は電源回路２１４、入出力回路２１５、アンテナ回路２１６、論理回路２１０、増幅器２１１、クロック生成回路・デコーダ２１２、メモリ２１３等を有する。アンテナ回路２１６は、アンテナ配線２０１と、アンテナ容量２０２とを有している。

ＲＦＩＤチップは独自の電源を持たない代わりに、ＲＦリーダー／ライター２００から発せられる電磁波２１８を受け取ることで電力が供給され動作する。

ＲＦＩＤチップ２１７の動作を図２を用いて説明する。ＲＦリーダー／ライター２００からの電磁波２１８をアンテナ回路２１６が受け取ると、第１の容量手段２０３、第１のダイオード２０４及び第３のダイオード２０７、第３の容量手段２０８等によって構成される入出力回路２１５により、検波出力信号として検出される。この信号は増幅器２１１によって十分大きな振幅に増幅された後、クロック生成回路・デコーダ２１２によってクロックとデータ・命令に分離され、送られた命令を論理回路２１０で解読し、メモリ２１３内のデータの返答、必要事項のメモリへの書き込み等を行う。

データの返答は論理回路２１０の出力によってスイッチング素子２０９をオン／オフすることによって行う。これによってアンテナ回路２１６のインピーダンスが変化して結果としてアンテナ回路２１６の反射率を変化させる。ＲＦリーダー／ライター２００はアンテナ回路２１６の反射率の変化をモニターすることで、ＲＦＩＤチップ２１７からの情報を読み取る。

ＲＦＩＤチップ２１７内の各回路で消費する電力は電源回路２１４において、アンテナ２１６で受信した電磁波２１８を検波、平滑することで生じる直流電源ＶＤＤによって供給される。電源回路２１４は、第１の容量手段２０３、第１のダイオード２０４、第２のダイオード２０５、第２の容量手段２０６によって構成されるが、第２の容量手段２０６は各回路に電力を供給するために十分大きな値を設定している。

図１１はアンテナ回路２１６が受信したアンテナ入力信号（Ａ）に対する電源回路２１４から出力される直流電源の出力（Ｂ）を示したものである。アンテナ入力信号は第１のダイオード２０４および第２のダイオード２０５によって負成分は取り除かれ、正成分のみが第２のダイオード２０５を通過して各回路に供給される。容量手段２０６は第２のダイオード２０５を通過した正成分を蓄え、アンテナ入力信号が負のときに電力を供給する。したがってＶＤＤはおおむね一定値となり、電源回路２１４は直流電圧源としての働きを持つ。

このような回路の例として、例えば下記特許文献１がある。
特開２０００−２９９４４０号公報

図３は、ＲＦＩＤチップ３０９に使われる回路のうち、アンテナ回路３０８と電源回路３０７を抜き出したものである。アンテナ回路３０８は、アンテナ配線３０１と、アンテナ容量３０２とを有している。また電源回路３０７は、第１の容量手段３０３と、第１のダイオード３０４と、第２のダイオード３０５と、第２の容量手段３０６とを有している。

ＲＦＩＤチップは無電池で動作することを特徴のひとつとして挙げられるが、前述したようにＲＦＩＤリーダー／ライターから発せられる電磁界をアンテナ回路３０８で取りこみ、電源回路３０７で整流することにより発生する直流電圧によって、ＲＦＩＤチップ内に組み込まれた回路が作動する仕組みになっている。

図１２に、アンテナ回路３０８が受信した電磁界の強度（実効値）に対する電源回路３０７が整流した直流電圧の強度の関係を示す。図１２に示すように、電源回路３０７が整流した直流電圧の強度は元の電磁界の強度におおむね比例して決まる。したがって、アンテナ回路３０８が強電磁界にさらされた場合にはアンテナ回路３０８内部で高電圧交流信号が発生し、その結果電源回路３０７で行われる交流電圧の整流によって得られた直流電圧もまた高電圧となる。

このことにより論理回路部内のメモリ、クロック生成回路などに高電圧が印加され、論理回路部が発熱する、もしくは回路に用いられる素子が高電圧によって破壊されるなどの不具合が発生してしまうという問題があった。

上記問題に鑑み、本発明では強電磁界に置かれた場合においても高電圧の発生を防ぎ、以って回路の加熱、素子の破損を防ぐことを課題とする。

上記課題を解決するために、本発明では、電源回路に出力される直流電圧をモニターし、参照電圧との比較を行なう。そして、モニターされた直流電圧が前記参照電圧を超えたときに、容量手段をアンテナ回路内のアンテナ配線と並列に接続して、アンテナ回路における交流電圧の共振点を変化させ、前記交流電圧を減衰させることを特徴とする。上記構成により、電源回路に出力される直流電圧値を下げることができる。

本発明は、交流電圧を整流して直流電圧に変換する変換回路と、論理回路と、メモリと、入出力回路とを有する半導体装置において、入出力回路および変換回路にはアンテナ回路が電気的に接続され、参照電圧源と、参照電圧源の出力電圧と変換回路の出力電圧とを比較する比較回路と、比較回路によって制御され、一端が接地されたスイッチング素子と、一端がアンテナ回路に電気的に接続され、他端がスイッチング素子の接地されていない端に電気的に接続された容量手段とを、有することを特徴とする。

また本発明は、交流電圧を整流して直流電圧に変換する変換回路と、論理回路と、メモリと、入出力回路とを有する半導体装置において、入出力回路および変換回路にはアンテナ回路が電気的に接続され、複数の参照電圧源と、複数の参照電圧源の出力電圧と変換回路の出力電圧とを比較する複数の比較回路と、複数の比較回路によって制御され、一端が接地された複数のスイッチング素子と、一端がアンテナ回路に電気的に接続され、他端が複数のスイッチング素子の接地されていない端に電気的に接続された複数の容量手段とを、有することを特徴とする。

また本発明は、交流電圧を整流して直流電圧に変換する変換回路と、論理回路と、メモリと、入出力回路回路と、比較回路と、参照電圧源と、スイッチング素子と、容量手段とを有する半導体装置の駆動方法において、入出力回路および変換回路にはアンテナ回路が電気的に接続され、変換回路の出力と、参照電圧源とが比較回路に電気的に接続され、比較回路の出力がスイッチング素子と電気的に接続され、スイッチング素子の一端は接地され、他端は容量手段と電気的に接続され、容量手段のスイッチング素子と接続されていない一端がアンテナ回路に電気的に接続され、比較回路で変換回路によって変換された直流電圧の値と参照電圧の値の比較を行い、直流電圧の値が参照電圧の値を超えたときに、スイッチング素子が動作して、容量手段の一端を接地することによって、アンテナ回路における交流電圧の共振点が変化して交流電圧を減衰させることにより、変換回路の出力電圧を下げることを特徴とする。

また本発明は、交流電圧を整流して直流電圧に変換する変換回路と、論理回路と、メモリと、入出力回路と、複数の比較回路と、複数の参照電圧源と、複数のスイッチング素子と、複数の容量手段とを有する半導体装置の駆動方法において、入出力回路および変換回路にはアンテナ回路が電気的に接続され、変換回路の出力と、複数の参照電圧源とが複数の比較回路のそれぞれと電気的に接続され、複数の比較回路の出力がそれぞれ異なる複数のスイッチング素子と電気的に接続され、複数のスイッチング素子の一端は接地され、他端はそれぞれ異なる複数の容量手段と電気的に接続され、複数の容量手段それぞれのスイッチング素子と接続されていない一端がアンテナ回路に電気的に接続され、複数の比較回路のそれぞれで変換回路によって変換された直流電圧の値と複数の参照電圧の値の比較を行い、直流電圧の値が参照電圧の値を超えたときに、複数のスイッチング素子のうち一つまたは複数が動作して、複数の容量手段のうち一つまたは複数のものの一端を接地させることによって、アンテナ回路における交流電圧の共振点が変化して交流電圧を減衰させることにより、変換回路の出力電圧を下げることを特徴とする。

本発明により特殊なプロセスを適用することなく、強電磁界中においても素子の破損を招くことのない半導体装置、およびその駆動方法を実現することができる。また、比較回路を複数設ける構成を取った場合、擬似的に電圧を標準化する標準化回路を提供することが可能である。

図４を用いて本発明のＲＦＩＤチップ４１３ついて説明する。図４に示すように本発明では、電源回路に出力されるＶＤＤのモニター回路４０７、参照電圧源４１２および直流電圧と参照電圧源４１２の電圧とを比較する比較回路４０８、スイッチング素子４０９、第１の容量手段４０３を電源回路４１０に新たに設ける。

さらに電源回路４１０は、第１のダイオード４０４と、第２のダイオード４０５と、第２の容量手段４０６とを有している。第１のダイオード４０４、第２のダイオード４０５、第２の容量手段４０６からなる回路部（変換回路４１４）は、交流信号を整流して直流信号に変換する機能を有する。また、アンテナ回路４１１は、アンテナ配線４０１と、アンテナ容量４０２とを有している。

図４を用いてＲＦＩＤチップ４１３の動作の説明を行う。アンテナ回路４１１にさらされる電磁界が強くない場合、すなわち発生する直流電圧の値が参照電圧源４１２の電圧の値を下回るような場合は比較回路４０８は動作せず、よってスイッチング素子４０９も動作しない。

アンテナ回路４１１が強電磁界にさらされることによって直流電圧の値がある一定以上になると比較回路４０８が作動し、それによってスイッチング素子４０９がオンして容量手段４０３の一端が接地される。これはすなわちアンテナ回路４１１の容量が増大することと等価であり、アンテナ回路４１１の同調点が最適値より変化することで信号が減衰する。それによって、発生するＶＤＤの電圧値が低下する。よってアンテナ回路４１１が強電磁界にさらされた場合でもＶＤＤの電圧を抑えることができ、論理回路に高電圧が掛かることを防ぐことができる。このようなアンテナ実装のチップは無線チップとも呼ぶ。

本発明のより具体的な構成について、図１を用いて説明する。図１は、本発明のＲＦＩＤチップの一例である。ＲＦＩＤチップ１００は絶縁基板上に形成されたアンテナ回路１０１、電源回路１０２、入出力回路１０３、変換回路１２３などを有する。

アンテナ回路１０１は、アンテナ配線１０５、アンテナ容量１０６を有する。電源回路１０２は、モニター回路１０４、第１のダイオード１０７、第２のダイオード１０８、第１の容量手段１０９、比較回路１１２、第１のスイッチング素子１１３、第２の容量手段１１４を有する。入出力回路１０３は第１のダイオード１０７（電源回路１０２で用いられているものと共通）、第３のダイオード１１５、第３の容量手段１１６、第２のスイッチング素子１１７、増幅器１１８、クロック生成回路・デコーダ１１９、論理回路１２０、メモリ１２１、参照電圧源１２２を有する。変換回路１２３は、第１のダイオード１０７、第１のダイオード１０８、第１の容量手段１０９を有する。

本発明のＲＦＩＤチップの動作について、図１を用いて説明する。ＲＦリーダー／ライター（図示せず）からの電磁波をアンテナ回路１０１が受け取ると、入出力回路１０３により、検波出力信号として検出される。この信号は増幅器１１８によって十分大きな振幅に増幅された後、クロック生成回路・デコーダ１１９によってクロックとデータ・命令に分離され、送られた命令を論理回路１２０で解読し、メモリ１２１内のデータの返答、必要事項のメモリへの書き込み等を行う。

返答は入出力回路１０３の出力によって第２のスイッチング素子１１７をオン／オフすることによって行う。これによってアンテナ回路１０１のインピーダンスが変化して結果としてアンテナ回路１０１の反射率を変化させる。ＲＦリーダー／ライターはアンテナ回路１０１の反射率の変化をモニターすることで、ＲＦＩＤチップ１００からの情報を読み取る。

ＲＦＩＤチップ内の各回路で消費する電力は電源回路１０２により受信した電磁波を検波、平滑することで生じる直流電源ＶＤＤによって供給される。電源回路１０２内の変換回路１２３は、交流電圧を整流して直流電圧に変換する機能を有する。変換回路１２３は、第１のダイオード１０７と第２のダイオード１０８と第１の容量手段１０９によって構成されるが、第１の容量手段１０９は各回路に電力を供給するために十分大きな値を設定している。

直流電源の電圧ＶＤＤはＲＦリーダー／ライターからの電磁波の強度によって決定されるが、このとき電磁波が強すぎることによってＶＤＤが必要以上に高電圧となり、回路の発熱や素子の破壊などの不具合が起きることを防ぐためにモニター回路１０４、比較回路１１２、第１のスイッチング素子１１３、参照電圧源１２２を用いて直流電圧ＶＤＤのコントロールを行う。

モニター回路１０４として、図１では抵抗素子１１０、抵抗素子１１１を用いた。比較回路１１２内でモニター回路１０４から出力されたＶＤＤと参照電圧源１２２の電圧との比較を行う。参照電圧源１２２はどのような構成でも構わないが、ＲＦＩＤチップの性質上特に回路の面積に制約があると考えられるのでＶＤＤを利用して構成すると好ましい。本実施形態ではＶＤＤを用いて参照電圧を発生させる回路を構成した。

参照電圧源１２２の構成例を図２１に示す。この回路は抵抗素子１７０１及びダイオード１７０２〜１７０４から構成される。ダイオード１７０２〜１７０４には例えば、ＴＦＴ素子をダイオード接続したものを用いることができる。

図２１において、抵抗素子１７０１は一端をＶＤＤに接続し、もう一端はＯＵＴＰＵＴ（これが図１において参照電圧源１２２の電圧となる）に接続されている。また、ダイオード１７０２〜１７０４は直列に接続され、一端は接地され、もう一端はＯＵＴＰＵＴに接続されている。このような構成によって参照電圧を発生させることができる。このときのＯＵＴＰＵＴとＶＤＤの電圧比は抵抗素子１７０１によって容易に決定、変更することが可能である。もちろん、この図で挙げた例は一例であって、回路構成、ダイオードの材質及び個数はこれに限定されるものではない事を付記する。

このように参照電圧源１２２で発生させた電圧とモニター回路１０４からの出力電圧を比較回路１１２で比較し、参照電圧源１２２で発生させた電圧の方が大きい場合、第１のスイッチング素子は駆動せずにＶＤＤの電圧値はそのまま論理回路１２０などに掛かる。一方、モニター回路１０４からの出力電圧が参照電圧源１２２で発生させた電圧を上回る場合は、比較回路１１２からの出力によって第１のスイッチング素子１１３を駆動させることで第２の容量手段１１４の一端が接地される。これはすなわちアンテナ回路１０１の容量が増大することと等価であり、アンテナ回路１０１の同調点が最適値より変化することで信号が減衰する。それによって、発生するＶＤＤの電圧値が低下する。よってアンテナ回路１０１が強電磁界にさらされた場合でもＶＤＤの電圧を抑えることができ、論理回路１２０などに高電圧が掛かることを防ぐことができる。

比較回路１１２は公知のものを用いることができるが、ここでは比較回路１１２の一例として、図１６にコンパレータ回路を示す。コンパレータ回路はＰ型ＴＦＴ６０１、６０２、Ｎ型ＴＦＴ６０３、６０４、定電流源６０５、インバータ６０６、６０７を有する。コンパレータ回路は２つの入力端子ＩＮ１、ＩＮ２を有し、ＩＮ１はＮｃｈＴＦＴ６０３のゲートに接続され、ＩＮ２はＮｃｈＴＦＴ６０４のゲートと接続される。ＮｃｈＴＦＴ６０３のドレインもしくはソースのどちらか一端はＰｃｈＴＦＴ６０１、６０２のゲートと、ＰｃｈＴＦＴ６０１のドレインもしくはソースのどちらか一端と接続される。ＮｃｈＴＦＴ６０４のドレインもしくはソースのどちらか一端は（この点をＡ点とする）ＰｃｈＴＦＴ６０１のドレインもしくはソースのどちらか一端と接続される。またＡ点は直列に接続されたインバータ６０６、６０７と接続されてこの回路の出力となる。そしてＮｃｈＴＦＴ６０３、６０４のもう一端は定電流源６０５と接続され、ＰｃｈＴＦＴ６０１、６０２のもう一端はＶＤＤと接続される。

コンパレータ回路は２つの入力端子ＩＮ１、ＩＮ２を有し、両者の信号電圧によって出力が変化する。ＩＮ１、ＩＮ２ともＮ型ＴＦＴ６０３をオンできない場合、Ａ点は浮遊状態となる。ＩＮ１のみがＮ型ＴＦＴ６０３をオンできる場合は、定電流源６０５はＰ型ＴＦＴ６０１、６０２に電流を送りＰ型ＴＦＴ６０１、６０２をオンさせる。従ってＡ点の電位はＨｉとなり、出力もまたＨｉとなる。一方、ＩＮ２のみがＮ型ＴＦＴ６０３をオンできる場合はＡ点に定電流源６０５からの電流が入りＡ点の電位はＬｏとなる。両方ともＮ型ＴＦＴ６０３をオンできる、すなわちＩＮ１はＮ型ＴＦＴ６０３をオンでき、ＩＮ２はＮ型ＴＦＴ６０４をオンできる電圧の場合は電圧の高い方が優先される。例えばＩＮ１の電圧がＩＮ２の電圧を上回るとＮ型ＴＦＴ６０３が先にオンして定電流源６０５はＰ型ＴＦＴ６０１、６０２に電流を送りＰ型ＴＦＴ６０１、６０２をオンさせる。従ってＡ点の電位はＨｉとなり、出力もまたＨｉとなる。

この仕組みを利用して、ＩＮ１にモニター回路１０４からの出力、ＩＮ２に参照電圧源１２２からの電圧信号を入力する。このとき、参照電圧源１２２の電圧は少なくともＮ型ＴＦＴ６０４をオンできるだけの電圧を持つようにする。このような入力にすることで、参照電圧源１２２の電圧の方が高いときには比較回路の出力はＬｏとなり、モニター回路１０４からの出力が参照電圧源１２２の電圧よりも高くなった時点で比較回路１１２の出力はＨｉとなる。

もちろんコンパレータ回路の例はこれだけに限定されず、例えば図２３に示すような構成をとり、モニター回路１０４からの出力ＶＤＤが大きくなるまではＩＮ１側に入る電圧よりもＩＮ２側に入る電圧が大きくなるようにしてもよい。

図２３で示されているコンパレータ回路の構成は、ＰｃｈＴＦＴ１９０１、１９０２、ＮｃｈＴＦＴ１９０３、１９０４、定電流源１９０５、インバータ１９０６、１９０７、ＮｃｈＴＦＴ１９０８から構成される。コンパレータ回路は２つの入力端子ＩＮ１、ＩＮ２を有し、ＩＮ１はＮｃｈＴＦＴ１９０８のドレインもしくはソースのどちらか一端と接続される。ＮｃｈＴＦＴ１９０８のもう一端はＮｃｈＴＦＴ１９０３のゲートに接続される。ＩＮ２はＮｃｈＴＦＴ１９０４のゲート及びＮｃｈＴＦＴ１９０８のゲートと接続される。ＮｃｈＴＦＴ１９０３のドレインもしくはソースのどちらか一端はＰｃｈＴＦＴ１９０１、１９０２のゲートと、ＰｃｈＴＦＴ１９０１のドレインもしくはソースのどちらか一端と接続される。ＮｃｈＴＦＴ１９０４のドレインもしくはソースのどちらか一端は（この点をＡ点とする）ＰｃｈＴＦＴ１９０２のドレインもしくはソースのどちらか一端と接続される。またＡ点は直列に接続されたインバータ１９０６、１９０７と接続されてこの回路の出力となる。そしてＮｃｈＴＦＴ１９０３、１９０４のもう一端は定電流源１９０５と接続され、ＰｃｈＴＦＴ１９０１、１９０２のもう一端はＶＤＤに接続される。図２３で示されている回路はＩＮ１の入力がＮｃｈＴＦＴ１９０８を通ることによって閾値分の電圧が低下することを利用してＩＮ１側に入る電圧よりもＩＮ２側に入る電圧が大きくなるように構成されていることを特徴とする。

なお、比較回路１１２および参照電圧源１２２は一種類に限定する必要はなく、複数の参照電圧源を用いてもよい。図５においては複数の比較回路および参照電圧源を用いた一例として、３つの比較回路およびそれぞれ異なる参照電圧源を用いた例を示す。

モニター回路から出力された直流電圧ＶＤＤは、第１の比較回路５０７、第２の比較回路５０８、第３の比較回路５０９において異なる３つの参照電圧源５１０、５１１、５１２からの電圧信号ｒｅｆ１、ｒｅｆ２、ｒｅｆ３とモニター回路からの出力電圧の比較を行う。

ここで参照電圧源５１０、５１１、５１２からの電圧ｒｅｆ１、ｒｅｆ２、ｒｅｆ３の大きさをｒｅｆ１＜ｒｅｆ２＜ｒｅｆ３と定めると、モニター回路からの出力がｒｅｆ１を下回る場合はどのスイッチング素子も動作せず、モニター回路からの出力がｒｅｆ１を上回りｒｅｆ２を下回る場合は第１のスイッチング素子５０４のみが動作して第１の容量手段５０１の容量が実効的にアンテナ回路に追加される。モニター回路からの出力がｒｅｆ２を上回りｒｅｆ３を下回る場合は第１のスイッチング素子５０４と第２のスイッチング素子５０５が動作して第１の容量手段５０１と第２の容量手段５０２の容量が実効的にアンテナ回路に追加される。そしてモニター回路からの出力がｒｅｆ３を上回る場合はすべてのスイッチング素子が動作して第１の容量手段５０１、第２の容量手段５０２、第３の容量手段５０３の容量が実効的にアンテナ回路に追加される。

このように複数の参照電圧源と比較回路を用いた場合、アンテナ回路が受信する電磁波の強度によって段階的に容量を増やすことができるのでより好ましい。電圧参照源の数によっては、出力する電圧を特定の値に擬似的に標準化することも可能である。

これらの回路を同一基板上で構成することにより、ＲＦＩＤチップとしての機能をもつ回路が構成される。なお、ＲＦＩＤチップ１００に用いられる基板は絶縁性をもつものであればどのような材質でも用いることができる。例えばガラス、プラスチック、フィルム状の絶縁体などである。

図２２を用いて、図１で示した電源回路１０２と異なる形態の電源回路部について説明する。図２２は第１のアンテナ回路１８０１、第２のアンテナ回路１８０２、第１の変換回路１８０３、第２の変換回路１８０４、比較回路１８０５スイッチング素子１８０６、容量手段１８０７から構成される回路である。第２のアンテナ回路１８０２は第１のアンテナ回路１８０１よりも発生する電圧値が低くなるように構成する。例えば、第２のアンテナ回路内部のアンテナの面積を第１のアンテナ回路１８０２内部で用いられているアンテナの面積よりも小さくする、またはアンテナ回路内部のアンテナまたは容量手段の構成を変更して共振周波数からわずかにずらすというような構成を取ることができる。図示しないが、変換回路と比較回路の間に図１で示されたようなモニター回路を設けてもよい。

この回路の動作を説明する。第１のアンテナ回路１８０１で発生された交流電圧は第１の変換回路１８０３によって整流されて直流電圧ＶＤＤ１となり、第２のアンテナ回路で発生された交流電圧は第２の変換回路１８０４によって整流されて直流電圧ＶＤＤ２となり、比較回路１８０５に入力される。比較回路１８０５でＶＤＤ１とＶＤＤ２の比較をおこない、ＶＤＤ１の方が大きければ比較回路１８０５は、Ｈｉを出力してスイッチング素子１８０６を駆動して第１のアンテナ回路１８０１に容量手段１８０７の容量が実効的に追加されてＶＤＤ１の電位を低減させる。

なお、このような構成をとることにより第１の変換回路で発生される電圧ＶＤＤ１と第２の変換回路で発生される電圧ＶＤＤ２の関係は常にＶＤＤ１＞ＶＤＤ２が成り立つことになるが、例えば比較回路に図２３のような回路を用いることによってＶＤＤ１を閾値分低下させる構成を取れば、ＶＤＤ１とＶＤＤ２の差が閾値分になるまで比較回路１８０５の出力をＬｏにしてスイッチング素子１８０６を動作させないようにすることができる。

このような構成を取ることによって、図１で示した例と同様に回路に過大な電圧が掛かることを防ぐことが可能となる。

本実施例においては、同一の絶縁基板上に実施の形態で示したスイッチング素子及びダイオードに用いるＴＦＴを同時（一体的）に作製する方法について図６乃至図８を用いて説明する。なお、本実施例では半導体素子としてＮ型ＴＦＴ、Ｐ型ＴＦＴを例に挙げて示すが、本発明においてＩＤチップに含まれる半導体素子はこれに限定されない。また、この作製方法は一例であって、本発明は絶縁基板上での作製方法を限定するものではない。

まず、図６（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る、もしくは耐熱性プラスチックからなる基板３０００上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜３００１を形成する。例えば、プラズマＣＶＤ法でＳｉＨ₄、ＮＨ₃、Ｎ₂Ｏから作製される酸化窒化シリコン膜３００１ａを１０〜２００ｎｍ（好ましくは５０〜１００ｎｍ）形成し、同様にＳｉＨ₄、Ｎ₂Ｏから作製される酸化窒化水素化シリコン膜３００１ｂを５０〜２００ｎｍ（好ましくは１００〜１５０ｎｍ）の厚さに積層形成する。本実施例では下地膜３００１を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。

なお基板３０００として、石英基板、セラミック基板等を用いても良い。

島状半導体層３００２〜３００６は、非晶質構造を有する半導体膜をレーザ結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層３００２〜３００６の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。

結晶質半導体膜を用いる場合、まず非晶質半導体を成膜して、公知の結晶化方法を用いて該非晶質半導体を結晶化すれば良い。公知の結晶化方法としては、加熱器による加熱で結晶化を行なう方法、レーザー光の照射で結晶化を行なう方法、触媒金属を用いて結晶化を行なう方法、赤外光を用いて結晶化を行なう方法等が挙げられる。

レーザ結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザやＹＡＧレーザ、ＹＶＯ₄レーザを用いる。これらのレーザを用いる場合には、レーザ発振器から放射されたレーザ光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザを用いる場合はパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜４００ｍＪ／ｃｍ² （代表的には２００〜３００ｍＪ／ｃｍ²）とする。また、ＹＡＧレーザを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜６００ｍＪ／ｃｍ² （代表的には３５０〜５００ｍＪ／ｃｍ²）とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザ光を基板全面に渡って照射し、この時の線状レーザ光の重ね合わせ率（オーバーラップ率）を８０〜９８％として行う。

また、その発振周波数が１０ＭＨｚ以上のパルス発振のレーザ（ＭＨｚＬＣ）を用いて結晶化を行なっても良い。

次いで、島状半導体層３００２〜３００６を覆うゲート絶縁膜３００７を形成する。ゲート絶縁膜３００７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、１２０ｎｍの厚さの酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（ＴｅｔｒａｅｔｈｙｌＯｒｔｈｏｓｉｌｉｃａｔｅ）とＯ₂とを混合し、反応圧力４０Ｐａ、基板温度３００〜４００℃とし、高周波（１３．５６ＭＨｚ）、電力密度０．５〜０．８Ｗ／ｃｍ²で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。

そして、ゲート絶縁膜３００７上にゲート電極を形成するための第１の導電膜３００８と第２の導電膜３００９とを形成する。本実施例では、第１の導電膜３００８をＴａで５０〜１００ｎｍの厚さに形成し、第２の導電膜３００９をＷで１００〜３００ｎｍの厚さに形成する。

Ｔａ膜はスパッタ法で、Ｔａのターゲットを不活性ガスＡｒでスパッタすることにより形成する。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することができる。また、α相のＴａ膜の抵抗率は２０μΩｃｍ程度でありゲート電極に使用することができるが、β相のＴａ膜の抵抗率は１８０μΩｃｍ程度でありゲート電極とするには不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造をもつ窒化タンタルを１０〜５０ｎｍ程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることができる。

Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ₆）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９％のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができる。

なお、本実施例では、第１の導電膜３００８をＴａ、第２の導電膜３００９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕなどから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成しても良い。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いても良い。本実施例以外の３００８、３００９の組み合わせの一例で望ましいものとしては、第１の導電膜３００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜３００９をＷとする組み合わせ、第１の導電膜３００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜３００９をＡｌとする組み合わせ、第１の導電膜３００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜３００９をＣｕとする組み合わせ等が挙げられる。

また、ＬＤＤの長さを小さくして済むような場合は、Ｗ単層などの構成にしても良いし、構成は同じでも、テーパー角を立てることによって、ＬＤＤの長さを小さくすることができる。

次に、レジストによるマスク３０１０〜３０１５を形成し、電極及び配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（ＩｎｄｕｃｔｉｖｅｌｙＣｏｕｐｌｅｄＰｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスとしてＣＦ₄とＣｌ₂を混合し、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ₄とＣｌ₂を混合した場合にはＷ膜及びＴａ膜とも同程度にエッチングされる。

上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層３０１７ａ〜３０２２ａ及び第２の導電層３０１７ｂ〜３０２２ｂの端部がテーパー形状となる。テーパー部の角度は１５〜４５°となる。ゲート絶縁膜上をエッチングすることによって生じる残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０ｎｍ程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層３０１７〜３０２２（第１の導電層３０１７ａ〜３０２２ａと第２の導電層３０１７ｂ〜３０２２ｂ）を形成する。このとき、ゲート絶縁膜３００７の第１の形状の導電層３０１７〜３０２２で覆われない領域には、２０〜５０ｎｍ程度エッチングされ薄くなった領域３０１６が形成される（図６（Ｂ））。

続いて、図６（Ｃ）に示すように、レジストマスク３０１０〜３０１５は除去しないまま、第２のエッチング処理を行う。エッチングガスとしてＣＦ₄とＣｌ₂とＯ₂とを用い、Ｗ膜を選択的にエッチングする。この時、第２のエッチング処理により第２の形状の導電層３０２４〜３０２９（第１の導電層３０２４ａ〜３０２９ａと第２の導電層３０２４ｂ〜３０２９ｂ）を形成する。このとき、ゲート絶縁膜３００７の第２の形状の導電層３０２４〜３０２９で覆われない領域には、さらに２０〜５０ｎｍ程度エッチングされ薄くなった領域３０２３が形成される。

Ｗ膜やＴａ膜のＣＦ₄とＣｌ₂の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することができる。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ₆が極端に高く、一方でＷＣｌ₅、ＴａＦ₅、ＴａＣｌ₅は同程度である。従って、ＣＦ₄とＣｌ₂の混合ガスではＷ膜及びＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ₂を添加するとＣＦ₄とＯ₂が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ₂を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａ膜よりも大きくすることが可能となる。

そして第１のドーピング処理を行い、Ｎ型を付与する不純物元素を添加する。ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０¹³〜５×１０¹⁴ａｔｏｍｓ／ｃｍ²とし、加速電圧を６０〜１００ｋｅＶとして行う。Ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電層３０２４〜３０２９がＮ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域３０３０〜３０３３が形成される。第１の不純物領域３０３０〜３０３３には１×１０²⁰〜１×１０²¹ａｔｏｍｓ／ｃｍ³濃度範囲でＮ型を付与する不純物元素を添加する（図６（Ｃ））。

そして、図７（Ａ）に示すようにＰ型ＴＦＴになる部分をレジストマスク３０３４、３０３５で覆った上での第２のドーピング処理を行う。このとき、画素部ＴＦＴは全てレジストマスクで覆わずに外側を開けてドーピングを行う。第２のドーピング処理は、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてＮ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０ｋｅＶとし、１×１０¹³ａｔｏｍｓ／ｃｍ²のドーズ量で行い、図６（Ｃ）で島状半導体層に形成された第１の不純物領域３０３０、３０３２、３０３３内に新たな不純物領域３０３６、３０３７、３０３８を形成する。第２のドーピングは、第２の形状の導電層３０２４、３０２６、３０２８を不純物元素に対するマスクとして用い、レジストマスクで覆われていないところの第１の導電層３０２４ａ、３０２６ａ、３０２８ａの下側の領域の半導体層にも不純物元素が添加されるようにドーピングする。こうして、第３の不純物領域３０３９、３０４０、３０４１が形成される。この第３の不純物領域３０３９、３０４０、３０４１に添加されたリン（Ｐ）の濃度は、第１の導電層３０２４ａ、３０２６ａ、３０２８ａのテーパー部の膜厚に従って緩やかな濃度勾配を有している。なお、第１の導電層３０２４ａ、３０２６ａ、３０２８ａのテーパー部と重なる半導体層において、第１の導電層３０２４ａ、３０２６ａ、３０２８ａのテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。

そして、図７（Ｂ）に示すように、Ｐ型ＴＦＴを形成する島状半導体層３００３、３００５と容量手段を形成する島状半導体層３００６に、第１の導電層とは逆の導電型の第４の不純物領域３０４４、３０４５、３０４６を形成する。第２の形状の導電層３０２５ｂ、３０２７ｂ、３０２８ｂを不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、Ｎ型ＴＦＴを形成する島状半導体層３００２、および３００４はレジストマスク３０４２、３０４３で全面を被覆しておく。ドーピングは、第２の形状の導電層３０２５、３０２７、３０２８を不純物元素に対するマスクとして用い、レジストマスクで覆われていないところの第２の導電層３０２５ａ、３０２７ａ、３０２８ａの下側の領域の半導体層にも不純物元素が添加されるようにドーピングする。こうして、第５の不純物領域３０４７、３０４８、３０４９が形成される。不純物領域３０４４と３０４５、３０４６にはそれぞれ異なる濃度でリンが添加されているが、ジボラン（Ｂ₂Ｈ₆いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度が２×１０²⁰〜２×１０²¹ａｔｏｍｓ／ｃｍ³なるようにする。

以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と重なる第２の形状の導電層３０２４〜３０２７がゲート電極として機能する。また、第２の形状の導電層３０２９は島状のソース信号線として機能する。第２の形状の導電層３０２８は容量配線として機能する。

レジストマスク３０４２、３０４３を除去した後、導電率の制御を目的として、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５００℃で４時間の熱処理を行う。ただし、第２の形状の導電層３０２４〜３０２９に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜３０５０（シリコンを主成分とする）を形成した後で活性化を行うことが好ましい。

さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。

次いで、第１の層間絶縁膜３０５０として酸化窒化シリコン膜を１００〜２００ｎｍの厚さで形成する。その上にアクリルなどの有機絶縁物材料から成る第２の層間絶縁膜３０５１を形成する。また、第２の層間絶縁膜３０５１として有機絶縁物材料の代わりに無機材料を用いることもできる。無機材料としては無機ＳｉＯ₂やプラズマＣＶＤ法で作製したＳｉＯ₂（ＰＣＶＤ‐ＳｉＯ₂）、ＳＯＧ（ＳｐｉｎｏｎＧｌａｓｓ；塗布珪素酸化膜）等が用いられる。２つの層間絶縁膜を形成した後にコンタクトホールを形成するためのエッチング工程を行う。

そして、論理回路部において島状半導体層のソース領域とコンタクトを形成するソース配線３０５２、３０５３、ドレイン領域とコンタクトを形成するドレイン配線３０５６、を形成する。また、入出力回路部、電源回路部においても同様に、ソース電極３０５４、３０５５、ドレイン電極３０５７、接続電極３０５８を形成する（図８）。

以上のようにして、Ｎ型ＴＦＴ、Ｐ型ＴＦＴを有する論理回路部と、Ｎ型ＴＦＴ、Ｐ型ＴＦＴ、容量手段を有する入出力回路部、電源回路部とを同一の基板上に形成することができる。

この実施例は実施の形態と組み合わせて用いることが可能である。

本実施例では、ＩＤチップを形成し、可撓性を有する基板（フレキシブル基板）へ転写するまでの作製方法について、図９、図１０を用いて説明する。なお、本実施例では半導体素子としてＮ型ＴＦＴ、Ｐ型ＴＦＴを例に挙げて示すが、本発明においてＩＤチップに含まれる半導体素子はこれに限定されない。また、この作製方法は一例であって、本発明は絶縁基板上での作製方法を限定するものではない。

実施例２に示した作業工程に従い、図８に示すように、第１および第２の層間絶縁膜までを形成する。ただし本実施例では、基板３０００と下地膜３００１との間に金属酸化膜４０２１を形成する。金属酸化膜４０２１には、Ｗ、ＴｉＮ、ＷＮ、Ｍｏ等の酸化物や、またこれらの合金の酸化物を用いることができる。金属酸化膜４０２１は極薄い数ｎｍ（ここでは３ｎｍ）程度の膜厚とする。また基板３０００に金属膜を形成し、その表面を酸化することで金属酸化膜４０２１を形成しても良い。

そして、金属酸化膜４０２１に加熱処理を施し、結晶化することでその脆性を高めておく。なお、半導体素子の作製工程における加熱処理が、上記金属酸化膜４０２１の脆性を高めるための加熱処理を兼ねていても良い。具体的に酸化タングステンを金属酸化膜４０２１に用いる場合、４２０℃〜５５０℃、０．５〜５時間程度の加熱処理を行なう。

なお合金を用いて金属酸化膜を形成する場合、その組成比によって結晶化の際の加熱処理の最適な温度が異なる。よって組成比を調整することで、半導体素子の作製工程にとって妨げとならない温度で加熱処理を行なうことができ、半導体素子のプロセスの選択肢が制限されにくい。

次に、ソースまたはドレイン配線３０５２〜３０５７、接続配線３０５８を覆うように、第３の層間絶縁膜４０３０を形成する。そして第３の層間絶縁膜４０３０にコンタクトホールを形成し、ソース配線３０５２、３０５５にそれぞれ接続されるパッド４００１、４００２を第３のス間絶縁膜上に形成する。

次に、第３の層間絶縁膜４０３０及びパッド４００１、４００２上に保護層４００３を形成する。次いで、両面テープ４００４、４００５を用い、保護層４００３に第２の基板４００６を貼り付け、基板３０００に第３の基板４００７を貼り付ける（図９（Ａ））。第３の基板４００７は、後の剥離工程で基板３０００が破損することを防ぐ。

そして金属酸化膜４０２１を境に、基板３０００を物理的に引き剥がす。剥離後の状態を図９（Ｂ）に示す。その後、接着剤４００８でフレキシブル基板４００９と、下地膜３００１とを接着する（図１０（Ａ））。

次に図１０（Ｂ）に示すように、保護層４００３から両面テープ４００４と第２の基板４００６を剥がし、保護層４００３を除去する事で、フレキシブル基板への転写を行うことができる。

なお半導体素子の剥離は、上記方法の他に、耐熱性の高い基板と半導体素子の間に水素を含む非晶質珪素膜を設け、レーザ光の照射またはエッチングにより該非晶質珪素膜を除去することで基板を除去する方法、半導体素子が形成された耐熱性の高い基板を機械的に削除または溶液やガスによるエッチングで除去する方法等、様々な方法を用いることができる。

本実施例では本発明を用いた回路に外付けのアンテナをつけた例を図１３、図１４を用いて説明する。

図１３（Ａ）に、回路の周りにアンテナを形成したＲＦＩＤチップの構成を示す。基板１０００上にアンテナ１００１を形成し、本発明を用いた回路部１００２を接続する。図面では回路部１００２の周りをアンテナ１００１で覆う構成になっているが、基板１０００の全面をアンテナで覆い、その上に電極を形成した回路１００２を貼り付けるような構造を取っても良い。

図１３（Ｂ）は細いアンテナを回路の周りを回るように配置したものである。基板１００３上にアンテナ１００４を形成し、本発明を用いた回路部１００５を接続する。なお、アンテナの配線は一例であってこれに限定するものではない。

図１３（Ｃ）は高周波数のアンテナである。基板１００６上にアンテナ１００７を形成し、本発明を用いた回路部１００８を接続する。

図１３（Ｄ）は１８０度無指向性（どの方向からでも同じく受信可能）なアンテナである。基板１００９上にアンテナ１０１０を形成し、本発明を用いた回路部１０１１を接続する。

図１３（Ｅ）は棒状に長く伸ばしたアンテナである。基板１０１２上にアンテナ１０１３を形成し、本発明を用いた回路部１０１４を接続する。

本発明を用いた回路部とこれらのアンテナへの接続は公知の方法で行うことができる。例えばアンテナと回路をワイヤボンディング接続やバンプ接続を用いて接続する、あるいは回路部（例えばＩＤチップ）の一面を電極にしてアンテナに貼り付けるという方法を取ってもよい。この方式ではＡＣＦ（ａｎｉｓｏｔｒｏｐｉｃｃｏｎｄｕｃｔｉｖｅｆｉｌｍ；異方性導電性フィルム）を用いて貼り付けることができる。

アンテナに必要な長さは受信に用いる周波数によって適正な長さが異なる。一般には波長の整数分の１の長さにすると良いとされる。例えば周波数が２．４５ＧＨｚの場合は約６０ｍｍ（１／２波長）、約３０ｍｍ（１／４波長）とすれば良い。

また図１４に示すように、基板１１００上に、回路部１１０２と、らせん状のアンテナ配線１１０１を形成してもよい。なお図１４（Ａ）はＲＦＩＤチップの上面図、図１４（Ｂ）は図１４（Ａ）のＡ−Ａ’における断面図、図１４（Ｃ）は図１４（Ａ）のＣ−Ｃ’における断面図に相当する。

なお、本実施例に示した例はごく一例であり、アンテナの形状を限定するものではない。あらゆる形状のアンテナについて本発明は実施することが可能である。

この実施例は実施の形態および実施例２または実施例３と自由に組み合わせて用いることが可能である。

本実施例では本発明のＩＣカード、ＩＤタグおよびＩＤチップなどの例を図１５を用いて説明する。

図１５（Ａ）はＩＣカードであり、個人の識別用のほかに内蔵された回路のメモリが書き換え可能であることを利用して現金を使わずに代金の決済が可能なクレジットカード、あるいは電子マネーといったような使い方もできる。ＩＣカード２０００の中に本発明を用いた回路部２００１を組み込んでいる。

図１５（Ｂ）はＩＤタグであり、個人の識別用のほかに、小型化可能であることから特定の場所での入場管理などに用いることができる。ＩＤタグ２０１０の中に本発明を用いた回路部２０１１が組み込まれたＲＦＩＤタグである。

図１５（Ｃ）はスーパーマーケットなどの小売店で商品を扱う際の商品管理を行うためのＲＦＩＤチップ２０２２を商品２０２０に貼付した例である。本発明はＲＦＩＤチップ２０２２内の回路に適用される。このようにＲＦＩＤチップを用いることにより、在庫管理が容易になるだけではなく、万引きなどの被害を防ぐことも可能である。図面ではＲＦＩＤチップ２０２２が剥がれ落ちてしまうことを防ぐために接着を兼ねた保護膜２０２１を用いているが、ＲＦＩＤチップ２０２２を接着剤を用いて直接貼付するような構造を取っていてもよい。また、商品に貼付する構造上、実施例３で挙げたフレキシブル基板を用いて作製すると好ましい。

図１５（Ｄ）は商品製造時に識別用のＲＦＩＤチップを商品に組み込んだ例である。図面では例としてディスプレイの筐体２０３０にＲＦＩＤチップ２０３１を組み込まれている。本発明はＲＦＩＤチップ２０３１内の回路に適用される。このような構造を取ることにより製造者の識別、商品の流通管理などを容易に行うことができる。なお、図面ではディスプレイの筐体を例として取り上げているが、本発明はこれに限定されることはなく、さまざまな物品に対して適用することが可能である。

図１５（Ｅ）は物品搬送用の荷札である。図面では荷札２０４０内にＲＦＩＤチップ２０４１が組み込まれている。本発明はＲＦＩＤチップ２０４１内の回路に適用される。このような構造を取ることにより搬送先の選別や商品の流通管理などを容易に行うことができる。なお、図面では物品を縛るひも状のものにくくりつけるような構造を取っているが、本発明はこれに限定されることはなく、シール材のようなものを用いて物品に直接貼付するような構造を取ってもよい。

図１５（Ｆ）は本２０５０にＲＦＩＤチップ２０５２が組み込まれたものである。本発明はＲＦＩＤチップ２０５２内の回路に適用される。このような構造を取ることにより書店における流通管理や図書館などでの貸し出し処理などを容易に行うことができる。図面ではＲＦＩＤチップ２０５２が剥がれ落ちてしまうことを防ぐために接着を兼ねた保護膜２０５１を用いているが、ＲＦＩＤチップ２０５２を接着剤を用いて直接貼付するような構造を取る、または本２０５０の表紙に埋め込む構造を取っていてもよい。

図１５（Ｇ）は紙幣２０６０にＲＦＩＤチップ２０６１が組み込まれたものである。本発明はＲＦＩＤチップ２０６１内の回路に適用される。このような構造を取ることにより偽札の流通を阻止することが容易に行える。なお、紙幣の性質上ＲＦＩＤ２０６１チップが剥がれ落ちるのを防ぐために紙幣２０６０に埋め込むような構造を取るとより好ましい。

図１５（Ｈ）は靴２０７０にＲＦＩＤチップ２０７２が組み込まれたものである。本発明はＲＦＩＤチップ２０７２内の回路に適用される。このような構造を取ることにより製造者の識別、商品の流通管理などを容易に行うことができる。図面ではＲＦＩＤチップ２０７２が剥がれ落ちてしまうことを防ぐために接着を兼ねた保護膜２０７１を用いているが、ＲＦＩＤチップ２０７２を接着剤を用いて直接貼付するような構造を取る、または靴２０７０に埋め込む構造を取っていてもよい。

なお、本実施例に示した例はごく一例であり、これらの用途に限定するものではないことを付記する。

この実施例は実施の形態および実施例２乃至実施例４と自由に組み合わせて用いることが可能である。

本実施例では、本発明のＲＦＩＤチップにおける、回路部とアンテナ配線との接続の仕方について説明する。

図１７（Ａ）に、回路部８０１とアンテナ配線８０２とを共に形成したＲＦＩＤチップを示す。図１７（Ａ）の場合、回路部８０１及びアンテナ配線８０２の作製工程を簡略化することができ、なおかつ貼り合わせも一度で済ませることができる。

図１７（Ｂ）では、アンテナ配線８２２を予め支持体８２３上に形成しておく様子を示す。アンテナ配線８２２は、別途形成しておいて支持体８２３上に貼り合わせるようにしても良いし、直接印刷法、液滴吐出法、蒸着法、フォトリソグラフィ法などを用いて支持体８２３上に形成しておいても良い。そしてアンテナ配線８２２が形成された支持体８２３上に、回路部８２１を貼り合わせるようにする。なお回路部８２１は、アンテナ配線８２２と並べるように貼り合わせても良いし、積層するようにアンテナ配線８２２と重ねて貼り合わせても良い。

図１７（Ｃ）は、共に形成した回路部８１１とアンテナ配線８１２とを、予め支持体８１３上に形成したアンテナ配線８１４に貼り合わせている様子を示す。なおンテナ配線８１４を別途形成しておき、支持体８１３に貼り合わせるようにしても良いし、直接、スクリーン印刷法、オフセット印刷法に代表される印刷法、液滴吐出法、蒸着法、フォトリソグラフィ法などを用いて支持体８１３上に形成しておいても良い。

なおフレキシブルな支持体を用いる場合、アンテナ配線または回路が支持体に囲まれるまたは挟まれるように、ＲＦＩＤチップを形成することができる。図１８を用いて、折り畳まれた支持体を用いて形成された、ＲＦＩＤチップの構成について説明する。

図１８は、アンテナ配線８３１及び回路部８３２が形成されたフレキシブルな支持体８３３を、アンテナ配線８３１及び回路部８３２が内側にくるように折り曲げている様子を示す。上記構成によって、アンテナ配線８３１と回路部８３２とが表に露出されないようにすることができるので、ＲＦＩＤチップの機械的強度を高めることができる。

なお折り曲げることで、アンテナ配線８３１どうしの重なった部分が接触しないように、絶縁性を有する樹脂等でアンテナ配線８３１及び回路部８３２を覆っておいても良い。

また図１８では、支持体を折り曲げることで、一方が閉じた形状のＲＦＩＤチップを形成する場合について説明したが、本発明はこの構成に限定されない。本発明のＲＦＩＤチップは、支持体の２方が閉じた形状であっても良いし、３方が閉じた袋状であっても良い。さらに回路を支持体に貼り合わせた後に、４方を全部閉じるようにしても良い。

本実施例では、本発明のＩＤチップに内蔵される回路部の製造方法、特に上記実施例と異なる剥離工程について説明する。

図１９（Ａ）に示すように、基板７００上に剥離層７２０を形成し、前記剥離層７２０上に下地膜７０４を形成し、下地膜７０４上に回路が有する半導体素子（ここではＴＦＴ７０７、７０８を例示）を形成する。

基板７００としては、ガラス基板、石英基板、アルミナなど絶縁物質で形成される基板、シリコンウェハ基板、後工程の処理温度に耐え得る耐熱性を有するプラスチック基板等を用いることができる。この場合、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等、基板側から不純物などの拡散を防止するための下地絶縁膜を形成しておいてもよい。また、ステンレスなどの金属または半導体基板などの表面に酸化シリコンや窒化シリコンなどの絶縁膜を形成した基板なども用いることができる。

剥離層（ピールオフ・レイヤー）は、基板と半導体素子の間に設けられる層であり、後に該剥離層を除去することにより、基板と半導体素子を分離することができる。剥離層としては、非晶質シリコン層、多結晶シリコン層、単結晶シリコン層、ＳＡＳ層（セミアモルファスシリコン層（微結晶シリコン層ともいう。））等、シリコン（Ｓｉ、珪素）を主成分とする層を用いることができる。

ＣｌＦ₃（三フッ化塩素）等のハロゲン化フッ素は、珪素を選択的にエッチングするという特性があるため、剥離層としてシリコン（Ｓｉ、珪素）を主成分とする層を用いることにより、ＣｌＦ₃を含む気体又は液体によって前記剥離層を容易に除去することができる。

下地膜は、剥離層と半導体素子の間に設けられるものであり、ＣｌＦ₃等のハロゲン化フッ素によるエッチングから、半導体素子を保護する役割を有するものである。ここで、ＣｌＦ₃等のハロゲン化フッ素は、珪素を選択的にエッチングするという特性がある反面、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸窒化珪素（ＳｉＯｘＮｙ又はＳｉＮｘＯｙ）はほとんどエッチングされない。したがって、時間の経過ととも剥離層はエッチングされてゆくが、酸化珪素、窒化珪素、酸窒化珪素からなる下地膜はほとんどエッチングされないため、半導体素子への損傷を防止することができる。

なお、ＣｌＦ₃等のハロゲン化フッ素によってエッチングされる材料を剥離層として用い、一方、エッチングされない材料を下地膜として用いるという条件に従うならば、剥離層及び下地膜の組合せは、上記材料に限定されるものではなく、適宜選択することができる。

図１９（Ｂ）に示すように、回路部の境界に溝７２１を形成する。

回路部の境界をなす溝７２１の形成は、ダイシング、スクライビング又はマスクを利用したエッチング等によって行うことができる。ダイシングの場合には、ダイシング装置（ダイサー；ｄｉｃｅｒ）を用いるブレードダイシング法が一般的である。ブレード（ｂｌａｄｅ）とは、ダイヤモンド砥粒を埋め込んだ砥石で、その幅は約３０〜５０μｍであり、このブレードを高速回転させることにより、回路部どうしを分離する。また、スクライビングの場合には、ダイヤモンドスクライビング法とレーザースクライビング法等がある。また、エッチングの場合には、露光、現像工程によりマスクパターンを形成し、ドライエッチング、ウエットエッチング等により分離を行うことができる。ドライエッチングにおいては、大気圧プラズマ法を用いてもよい。

図１９（Ｃ）に示すように、溝７２１にハロゲン化フッ素を含む気体又は液体７２２を導入し、剥離層を除去する。

また、ハロゲン化フッ素としては、上記ＣｌＦ₃等に窒素を混合したガスを用いてもよい。また、ＣｌＦ₃は、反応空間の温度によっては液体の場合もあり（沸点１１．７５℃）、その際にはウエットエッチングを採用することもできる。なお、ＣｌＦ₃は、塩素を２００℃以上でフッ素と反応させることにより、Ｃｌ₂（ｇ）＋３Ｆ₂（ｇ）→２ＣｌＦ₃（ｇ）の過程を経て生成することができる。なお、上記剥離層をエッチングし、上記下地膜をエッチングしないようなエッチャントであれば、ＣｌＦ₃に限定されるものでなく、またハロゲン化フッ素に限定されるものでもない。

その後図１９（Ｄ）に示すように、時間の経過ととも剥離層はエッチングされ、最終的に基板７００を剥離することができる。一方、酸化珪素、窒化珪素、酸窒化珪素等や、耐熱性樹脂からなる下地膜や、層間絶縁膜はほとんどエッチングされないため、半導体素子への損傷を防止することができる。なお、剥離した基板７００は再利用することができ、コスト削減に繋がる。再利用する場合、上記ダイシングやスクライビング等において、基板に傷が生成されないように制御するのが望ましい。しかし、傷が生成された場合であっても、有機樹脂や無機膜を塗布法又は液滴吐出法（インクジェット法等）によって形成し、平坦化処理を行ってもよい。

なお、半導体素子をハロゲン化フッ素等によるエッチングから保護するために、半導体素子上に保護層７１３を形成することは好ましい。特に、減圧ＣＶＤ法のようにハロゲン化フッ素ガスを加熱してエッチングを行う場合には、耐熱性有機樹脂や、耐熱性無機膜を用いるのが望ましい。耐熱性有機樹脂の代表的なものとして、シリコンと酸素との結合で骨格構造が構成され、置換基に少なくとも水素を含む材料、若しくは置換基にフッ素、アルキル基、または芳香族炭化水素のうち少なくとも一種を有する材料があり、所謂シロキサン系樹脂などとも呼ばれる。

また本実施例において、複数の半導体素子の上方に、接着剤を介してジグ（治具）を形成し、溝にハロゲン化フッ素を含む気体又は液体を導入してもよい。

ジグとは、剥離層を除去した後に半導体素子がバラバラに分離しないように、一時的に半導体素子を固定するための支持体を指す。ジグは、一つのチップ又は半導体素子を構成する半導体素子群毎、又は複数の半導体素子が水平方向若しくは高さ方向に集積されてできた素子群毎に形成する。ジグの形状としては、後にハロゲン化フッ素を含む気体又は液体の導入を容易にするために、突起部を設けた櫛状の構造とするのが望ましいが、平坦なジグを用いても構わない。また、ジグとしては、ハロゲン化フッ素によって冒されない酸化珪素を主成分とするガラス基板、石英基板、ステンレス（ＳＵＳ）基板等を用いることができるが、ハロゲン化フッ素によって冒されない材料であれば、これらに限定されるものではない。

また、ジグと半導体素子との間には、仮接着するための接着剤が設けられている。接着剤としては、ＵＶ光照射によって接着力（粘着力）が低下又は喪失する材料を用いることができる。あるいは、３Ｍ社製のポストイット（登録商標）製品や、ムーア社製ノートスティクス（登録商標）製品等に用いられる再剥離再接着可能な接着剤を用いても構わない。勿論、ジグを簡単に取り外すことができる材料であれば、これらに限定されるものではない。

また本実施例において、半導体素子上に耐熱性を有する絶縁膜を形成し、複数の回路の境界に溝を形成してもよい。

耐熱性を有する絶縁膜としては、シリコンと酸素との結合で骨格構造が構成され、置換基に少なくとも水素を含む材料、若しくは置換基にフッ素、アルキル基、または芳香族炭化水素のうち少なくとも一種を有する材料、すなわちシロキサン系樹脂等の耐熱性有機樹脂や、耐熱性の無機材料を用いることができる。

本実施例のような剥離方法は、複数の回路部が形成された基板にストレスを与え、基板を物理的に剥離する物理的方法と比較すると、複数の回路部が形成された基板から該回路部を素子分離する際に、ハロゲン化フッ素を用いた化学的方法を採用しているため、素子分離を確実に行うことができ好ましい。

また基板として、ステンレスなどの金属または半導体基板などの表面に酸化シリコンや窒化シリコンなどの絶縁膜を形成した基板なども用いることができることは上述した通りである。例えば、Ｓｉウェハを覆って、酸化珪素膜を形成し、これを基板として使用することができる。図２０に、Ｓｉウェハ９０２を覆うように酸化珪素膜９０３を形成し、該酸化珪素膜９０３上に剥離層９０４を形成し、該剥離層９０４上に回路部及びアンテナ配線９０１を形成している様子を示す。図２０に示した状態を形成した後、剥離層９０４をエッチング等により除去することで、回路部及びアンテナ配線９０１を剥離するようにしても良い。なお剥離の際、回路部の境界をなす溝９０５をダイシング、スクライビング又はマスクを利用したエッチング等によって形成することができる。

またはＳｉウェハ上に酸化珪素膜等を形成したものを基板として使用してもよい。この場合、ＳｉウェハをＣｌＦ₃（三フッ化塩素）等のハロゲン化フッ素によりエッチングし、Ｓｉウェハを除去する。また酸化珪素膜等上には、単結晶シリコンを形成し、単結晶シリコンを有するトランジスタを形成することができる。

またＳＩＭＯＸ基板を用い、ＳＩＭＯＸ基板の内部に形成された酸化珪素の層を境に剥離を行なっても良い。

このようにＳｉウェハを用いる場合、その他の基板上に回路を形成する場合と比較して、微細化を達成することができる。

以上のように剥離された回路部は、上記実施例と同様に転写することができる。

本発明の実施の形態を示した図である。ＲＦＩＤチップの従来例を示した図である。従来のＲＦＩＤチップの電源回路を示した図である。本発明における課題の解決手段を示した図である。本発明における複数の比較回路を配置した例を示した図である。本発明における実施例（絶縁基板上のＴＦＴ作製）を示した図である。本発明における実施例（絶縁基板上のＴＦＴ作製）を示した図である。本発明における実施例（絶縁基板上のＴＦＴ作製）を示した図である。本発明における実施例（フィルム状基板へのＴＦＴの転写）を示した図である。本発明における実施例（フィルム状基板へのＴＦＴの転写）を示した図である。従来例において、入力信号に対する電源回路からの出力信号を示した図である。従来例において、入力信号の強度に対する電源回路からの出力信号の強度の関係を示した図である。本発明における実施例（アンテナの形状）を示した図である。本発明における実施例（回路上に配置されたアンテナ）を示した図である。本発明における実施例（ＲＦＩＤチップの使用例）を示した図である。本発明における比較回路の例を示した図である。本発明のＲＦＩＤチップの形態を示す図である。本発明のＲＦＩＤチップの形態を示す図である。本発明における実施例（フィルム状基板へのＴＦＴの転写）を示した図である。本発明における実施例（フィルム状基板へのＴＦＴの転写）を示した図である。本発明における参照電圧源の例を示す図である。本発明の電源回路の実施形態を示した図である。本発明における比較回路の例を示した図である。

符号の説明

１００ＲＦＩＤチップ
１０１アンテナ回路
１０２電源回路
１０３入出力回路
１０４モニター回路
１０５アンテナ配線
１０６アンテナ容量
１０７ダイオード
１０８ダイオード
１０９容量手段
１１０抵抗素子
１１１抵抗素子
１１２比較回路
１１３スイッチング素子
１１４容量手段
１１５ダイオード
１１６容量手段
１１７スイッチング素子
１１８増幅器
１１９クロック生成回路・デコーダ
１２０論理回路
１２１メモリ
１２２参照電圧源
１２３変換回路
２００ＲＦリーダー／ライター
２０１アンテナ配線
２０２アンテナ容量
２０３容量手段
２０４ダイオード
２０５ダイオード
２０６容量手段
２０７ダイオード
２０８容量手段
２０９スイッチング素子
２１０論理回路
２１１増幅器
２１２クロック生成回路・デコーダ
２１３メモリ
２１４電源回路
２１５入出力回路
２１６アンテナ回路
２１７ＲＦＩＤチップ
２１８電磁波
３０１アンテナ配線
３０２アンテナ容量
３０３容量手段
３０４ダイオード
３０５ダイオード
３０６容量手段
３０７電源回路
３０８アンテナ回路
３０９ＲＦＩＤチップ
４００後
４０１アンテナ配線
４０２アンテナ容量
４０３容量手段
４０４ダイオード
４０５ダイオード
４０６容量手段
４０７モニター回路
４０８比較回路
４０９スイッチング素子
４１０電源回路
４１１アンテナ回路
４１２参照電圧源
４１３ＲＦＩＤチップ
４１４変換回路
５０１容量手段
５０２容量手段
５０３容量手段
５０４スイッチング素子
５０５スイッチング素子
５０７比較回路
５０８比較回路
５０９比較回路
５１０参照電圧源
５１１参照電圧源
５１２参照電圧源
６０１Ｐ型ＴＦＴ
６０２Ｐ型ＴＦＴ
６０３Ｎ型ＴＦＴ
６０４Ｎ型ＴＦＴ
６０５定電流源
６０６インバータ
６０７インバータ
７００基板
７０４下地膜
７０７ＴＦＴ
７０８ＴＦＴ
７１３保護層
７２０剥離層
７２１溝
７２２液体
８０１回路
８０２アンテナ配線
８１１回路
８１２アンテナ配線
８１３支持体
８１４アンテナ配線
８２１回路
８２２アンテナ配線
８２３支持体
８３１アンテナ配線
８３２回路
８３３支持体
９０１アンテナ配線
９０２Ｓｉウェハ
９０３酸化珪素膜
９０４剥離層
９０５溝
１０００基板
１００１アンテナ
１００２回路
１００３基板
１００４アンテナ
１００５回路
１００６基板
１００７アンテナ
１００８回路
１００９基板
１０１０アンテナ
１０１１回路
１０１２基板
１０１３アンテナ
１０１４回路
１１００基板
１１０１アンテナ配線
１１０２回路
１７０１抵抗素子
１７０２ダイオード
１７０３ダイオード
１７０４ダイオード
１８０１アンテナ回路
１８０２アンテナ回路
１８０３変換回路
１８０４変換回路
１８０５比較回路
１８０６スイッチング素子
１８０７容量手段
１９０１ＰｃｈＴＦＴ
１９０２ＰｃｈＴＦＴ
１９０３ＮｃｈＴＦＴ
１９０４ＮｃｈＴＦＴ
１９０５定電流源
１９０６インバータ
１９０７インバータ
１９０８ＮｃｈＴＦＴ
２０００ＩＣカード
２００１回路
２０１０ＩＤタグ
２０１１回路
２０２１保護膜
２０２２ＲＦＩＤチップ
２０３０筐体
２０３１ＲＦＩＤチップ
２０４０荷札
２０４１ＲＦＩＤチップ
２０５０本
２０５１保護膜
２０５２ＲＦＩＤチップ
２０６０紙幣
２０６１ＲＦＩＤチップ
２０７０靴
２０７１ＲＦＩＤチップ
２０７１保護膜
２０７２ＲＦＩＤチップ
３０００基板
３００１下地膜
３００１ａ酸化窒化シリコン膜
３００１ｂ酸化窒化水素化シリコン膜
３００２島状半導体層
３００３島状半導体層
３００４島状半導体層
３００５島状半導体層
３００６島状半導体層
３００７ゲート絶縁膜
３００８導電膜
３００９導電膜
３０１０マスク
３０１１マスク
３０１２マスク
３０１３マスク
３０１４マスク
３０１５マスク
３０１６領域
３０１７導電層
３０１８導電層
３０１９導電層
３０２０導電層
３０２１導電層
３０２２導電層
３０１７ａ導電層
３０１８ａ導電層
３０１９ａ導電層
３０２０ａ導電層
３０２１ａ導電層
３０２２ａ導電層
３０１７ｂ導電層
３０１８ｂ導電層
３０１９ｂ導電層
３０２０ｂ導電層
３０２１ｂ導電層
３０２２ｂ導電層
３０２３領域
３０２４導電層
３０２５導電層
３０２６導電層
３０２７導電層
３０２８導電層
３０２９導電層
３０２４ａ導電層
３０２５ａ導電層
３０２６ａ導電層
３０２７ａ導電層
３０２８ａ導電層
３０２９ａ導電層
３０２４ｂ導電層
３０２５ｂ導電層
３０２６ｂ導電層
３０２７ｂ導電層
３０２８ｂ導電層
３０２９ｂ導電層
３０３０不純物領域
３０３１不純物領域
３０３２不純物領域
３０３３不純物領域
３０３４レジストマスク
３０３５レジストマスク
３０３６不純物領域
３０３７不純物領域
３０３８不純物領域
３０３９不純物領域
３０４０不純物領域
３０４１不純物領域
３０４２レジストマスク
３０４３レジストマスク
３０４４不純物領域
３０４５不純物領域
３０４６不純物領域
３０４７不純物領域
３０４８不純物領域
３０４９不純物領域
３０４８層間絶縁膜
３０５０層間絶縁膜
３０５１層間絶縁膜
３０５２ソース配線
３０５３ソース配線
３０５４ソース電極
３０５５ソース電極
３０５６ドレイン配線
３０５７ドレイン電極
３０５８接続電極
４００１パッド
４００２パッド
４００３保護層
４００４両面テープ
４００５両面テープ
４００６基板
４００７基板
４００８接着剤
４００９フレキシブル基板
４０２１金属酸化膜
４０３０層間絶縁膜

Claims

交流電圧を整流して直流電圧に変換する変換回路と、
前記変換回路と電気的に接続したアンテナ回路と、
参照電圧源と、
前記参照電圧源の出力電圧と前記変換回路の出力電圧とを比較する比較回路と、
一端が前記比較回路に接続され、他端が接地されたスイッチング素子と、
前記アンテナ回路および前記スイッチング素子と電気的に接続した容量手段とを有することを特徴とする半導体装置。
交流電圧を整流して直流電圧に変換する変換回路と、
前記変換回路と電気的に接続したアンテナ回路と、
複数の参照電圧源と、
前記複数の参照電圧源の出力電圧と前記変換回路の出力電圧とを比較する複数の比較回路と、
一端が前記比較回路と電気的に接続され、他端が接地された複数のスイッチング素子と、
前記アンテナ回路と前記複数のスイッチング素子と電気的に接続した複数の容量手段とを有することを特徴とする半導体装置。
交流電圧を整流して直流電圧に変換する第１の変換回路と、
交流電圧を整流して直流電圧に変換する第２の変換回路と、
前記第1の変換回路の出力電圧と前記第２の変換回路の出力電圧とを比較する比較回路と、
前記第１の変換回路と電気的に接続した第１のアンテナ回路と、
前記第２の変換回路と電気的に接続した第２のアンテナ回路と、
前記比較回路と電気的に接続したスイッチング素子と、
前記第１のアンテナ回路および前記スイッチング素子と電気的に接続した容量手段とを有することを特徴とする半導体装置。
交流電圧を整流して直流電圧に変換する変換回路と、
前記変換回路と電気的に接続したアンテナ回路と、
参照電圧源と、
前記参照電圧源の出力電圧と前記変換回路の出力電圧とを比較する比較回路と、
一端が前記比較回路に接続され、他端が接地されたスイッチング素子と、
前記アンテナ回路および前記スイッチング素子と電気的に接続した容量手段と、
前記変換回路及び前記比較回路に接続されたモニタ回路を有することを特徴とする半導体装置。
請求項１乃至請求項４のいずれか一項において、
前記アンテナ回路、前記変換回路、前記比較回路、前記容量手段、前記スイッチング素子が
それぞれ同一の絶縁基板上に一体形成されていることを特徴とする半導体装置。
請求項１乃至請求項４のいずれか一項において、
前記変換回路、前記比較回路、前記容量手段、前記スイッチング素子がそれぞれ同一の絶縁基板上に一体形成され、
前記アンテナ回路は別基板に形成されていることを特徴とする半導体装置。
請求項１乃至請求項６のいずれか一項において、
前記変換回路、前記比較回路、前記スイッチング素子の少なくとも一つは薄膜トランジスタで構成されていることを特徴とする半導体装置。
請求項５または請求項６において、
前記絶縁基板はガラス、プラスチック、またはフィルム状の絶縁物であることを特徴とする半導体装置。
請求項１乃至請求項４のいずれか一項において、
前記アンテナ回路は前記変換回路、前記比較回路、または前記スイッチング素子の上に形成されていることを特徴とする半導体装置。
請求項１乃至請求項９のいずれか一項において、
前記半導体装置は、ＩＣカード、ＲＦＩＤタグまたはＲＦＩＤチップに組み込まれていることを特徴とする半導体装置。
アンテナ回路において生じた交流電圧を整流して直流電圧に変換し、
前記直流電圧と参照電圧を比較し、
前記直流電圧が前記参照電圧を超えたときに、容量手段が前記アンテナ回路と並列に接続され、
前記アンテナ回路において生じる交流電圧が減衰し、
前記減衰した交流電圧を整流して直流電圧に変換することを特徴とする半導体装置の駆動方法。
アンテナ回路において生じた交流電圧を整流して直流電圧に変換し、
前記直流電圧と複数の参照電圧を比較し、
前記直流電圧が前記複数の参照電圧のいずれか１つを超えたときに、前記直流電圧を超えた参照電圧に対応する容量手段が前記アンテナ回路と並列に接続され、
前記アンテナ回路において生じる交流電圧が減衰し、
前記減衰した交流電圧を整流して直流電圧に変換することを特徴とする半導体装置の駆動方法。
第１のアンテナ回路において生じた交流電圧を整流して第１の直流電圧に変換し、
第２のアンテナ回路において生じた交流電圧を整流して第２の直流電圧に変換し、
前記第１の直流電圧と前記第２の直流電圧を比較し、
前記第１の直流電圧が前記第２の直流電圧を超えたときに、容量手段が前記第１のアンテナ回路と並列に接続され、
前記第１のアンテナ回路において生じる交流電圧が減衰し、
前記減衰した交流電圧を整流して直流電圧に変換することを特徴とする半導体装置の駆動方法。