KR101301928B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR101301928B1
KR101301928B1 KR1020060099477A KR20060099477A KR101301928B1 KR 101301928 B1 KR101301928 B1 KR 101301928B1 KR 1020060099477 A KR1020060099477 A KR 1020060099477A KR 20060099477 A KR20060099477 A KR 20060099477A KR 101301928 B1 KR101301928 B1 KR 101301928B1
Authority
KR
South Korea
Prior art keywords
delete delete
power supply
voltage
region
electrical resistance
Prior art date
Application number
KR1020060099477A
Other languages
English (en)
Other versions
KR20070040740A (ko
Inventor
요시유키 쿠로카와
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20070040740A publication Critical patent/KR20070040740A/ko
Application granted granted Critical
Publication of KR101301928B1 publication Critical patent/KR101301928B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors with potential-jump barrier or surface barrier
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/0723—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips the record carrier comprising an arrangement for non-contact communication, e.g. wireless communication circuits on transponder cards, non-contact smart cards or RFIDs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
    • H01L27/0676—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type comprising combinations of diodes, or capacitors or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0805—Capacitors only
    • H01L27/0811—MIS diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

본 발명에서는, 무선 칩에서는, 통신신호로부터 전원 전압을 생성하기 때문에, 강대한 통신신호를 주었을 경우에는, 무선 칩 내부에서 대전압을 생성하고, 회로를 전기적으로 파괴해 버릴 우려가 있다. 그래서, 강대한 통신신호에 대한 내성을 구비하는 무선 칩을 제공하는 것을 과제로 한다.
무선 칩은, 전기회로가 파괴하는 전압, 즉, 규정 전압치 이상의 전원 전압에 도달한 경우, 전원 배선과 접지 배선이 전기적으로 단락하는 소자를 가진다. 그 결과, 강대한 통신신호에 대한 내성을 구비하는 무선 칩을 제공할 수 있다.
Figure R1020060099477
누설 소자, 전원 회로, MIS 커패시터, 무선 칩, 전기 저항, 규정 전압

Description

반도체 장치{Semiconductor device}
도 1은 본 발명에 있어서의 반도체 장치의 전원 회로를 도시하는 도면.
도 2a 내지 도 2b는 본 발명에 있어서의 반도체 장치의 전원 회로의 신호파형을 도시하는 도면.
도 3은 종래의 전원 회로의 예를 도시하는 도면.
도 4a 내지 도 4b는 종래의 전원 회로의 신호파형의 예를 도시하는 도면.
도 5는 본 발명에 있어서의 반도체 장치의 전원 회로를 도시하는 도면.
도 6a 내지 도 6b는 본 발명에 있어서의 반도체 장치의 전원 회로의 신호파형을 도시하는 도면.
도 7a 내지 도 7b는 본 발명에 있어서의 반도체 장치의 누설 소자를 MOS 트랜지스터로 구성한 회로를 도시하는 도면.
도 8a 내지 도 8b는 본 발명에 있어서의 반도체 장치의 누설 소자를 메모리 트랜지스터로 구성한 회로를 도시하는 도면.
도 9는 본 발명에 있어서의 반도체 장치의 누설 소자를 MIS 커패시터로 구성한 회로를 도시하는 도면.
도 10a 내지 도 10c는 본 발명에 있어서의 반도체 장치의 누설 소자의 레이아웃을 도시하는 도면.
도 11은 본 발명에 있어서의 반도체 장치를 이용한 이용자 인증 시스템의 개요를 도시하는 도면.
도 12는 본 발명에 있어서의 반도체 장치를 이용한 이용자 인증 시스템의 플로 차트를 도시하는 도면.
도 13은 본 발명에 있어서의 반도체 장치의 구성예를 도시하는 도면.
도 14는 본 발명에 있어서의 반도체 장치의 레이아웃예를 도시하는 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
101: 안테나부 102: 정류부
103: 저장 커패시터부 104: 안테나
105: 공진 커패시터 106: 출력단자
107: 출력단자 108: 다이오드
109: 입력단자 110: 입력단자
111: 출력단자 112: 출력단자
113: 저장 커패시터 114: 입력단자
115: 입력단자 116: 출력단자
117: 출력단자 118: 누설 소자
201: 파형(波形) 202: 파형
203: 파형 301: 안테나부
302: 정류부 303: 저장 커패시터부
304: 안테나 305: 공진 커패시터
306: 출력단자 307: 출력단자
308: 다이오드 309: 입력단자
310: 입력단자 311: 출력단자
312: 출력단자 313: 저장 커패시터
314: 입력단자 315: 입력단자
316: 출력단자 317: 출력단자
401: 파형 402: 파형
403: 파형 501: 안테나부
502: 정류부 503: 저장 커패시터부
506: 출력단자 507: 출력단자
509: 입력단자 510: 입력단자
511: 출력단자 512: 출력단자
513: 저장 커패시터 514: 입력단자
515: 입력단자 516: 출력단자
517: 출력단자 518:누설 소자
519: 다이오드 520: 다이오드
521: 다이오드 522: 다이오드
601: 파형 602: 파형
603: 파형 701: N형 MOS 트랜지스터
702: 단자 703: 단자
704: P형 MOS 트랜지스터 705: 단자
706: 단자 801: N형 메모리 트랜지스터
802: 단자 803: 단자
804: P형 메모리 트랜지스터 805: 단자
806: 단자 901: MIS 커패시터
902: 단자 903: 단자
1001: 반도체 박막 1002: 게이트 전극
1003: 소스 전극 및 드레인 전극 1004: 콘택트
1005: 누설 경로 1006: 반도체 박막
1007: 게이트 전극 1008: 소스 전극 및 드레인 전극
1009: 콘택트 1010: 누설 경로
1011: 반도체 박막 1012: 게이트 전극
1013: 소스 전극 및 드레인 전극 1014: 콘택트
1015: 누설 경로 1016: 게이트 절연막
1017: 게이트 절연막 1018: 게이트 절연막
1019: 결함 1020: 격자 결함
1501: 퍼스널 컴퓨터 1502: 무선 칩
2001: 퍼스널 컴퓨터 2002: 무선 칩
2003: 입력장치 2004: 리더/라이터
2005: 공통 키 2101: 이용자명 입력
2102: 암호 데이터 제작 2103: 암호 데이터 송신
2104: 북호화 처리 2105: 북호 데이터 송신
2106: 인증 2107: 평상 이용
2601: 무선 칩 2602: CPU
2603: ROM 2604: RAM
2605: 컨트롤러 2606: 연산회로
2607: 안테나부 2608: 공진회로
2609: 전원 회로 2610: 리셋회로
2611: 클록생성회로 2612: 북조회로
2613: 변조회로 2614: 전원관리회로
2615: 아날로그부 2616: CPU 인터페이스(CPUIF)
2617: 제어 레지스터 2618: 코드추출회로
2619: 부호화회로 2620: 수신신호
2621: 송신신호 2622: 수신 데이터
2623: 송신 데이터 2624: 비밀 키
2707: FPC 패드 2708: 안테나 범프
[특허문헌 1] 특개2000-149194호 공보
본 발명은, 무선통신용 반도체 장치에 관한 것이다. 특히, 반도체 박막트랜지스터를 이용해서 형성한 회로에, 통신신호로부터 생성한 전원 전압을 공급하는 반도체 장치에 관한 것이다.
근년, 초소형 IC칩과, 무선 통신용 안테나를 조합한 소형의 반도체 장치(이하, 무선 칩이라고 기재한다)가 각광을 받고 있다. 무선 칩은, 무선통신장치(이하, 리더/라이터라고 기재한다)를 이용하는 통신신호의 수수에 의해서, 데이터를 입력하거나, 데이터를 출력할 수 있다.
무선 칩의 응용분야로서, 예를 들면, 유통업계에 있어서의 상품관리를 들 수 있다. 현재의 상품관리에서는, 바코드 등을 이용한 상품관리가 주류이지만, 바코드는 광학적으로 판독하기 때문에, 차폐물이 있으면 데이터를 판독할 수 없다. 한편, 무선 칩을 상품관리에 이용하면, 무선으로 데이터를 판독하기 때문에, 무선에 의한 통신신호가 통과한다면 차폐물이 있어도 판독할 수 있다. 따라서, 상품관리에 무선 칩을 이용함으로써, 상품관리의 효율화, 저비용화 등이 기대되고 있다. 기타, 승차권, 항공여객권, 요금의 자동정산 등, 광범한 응용이 기대되고 있다(특허문헌 1 참조).
무선 칩에 있어서, 통신신호로부터 전원 전압을 생성하는 방법을, 도 3 및 도 4a 및 4b를 이용해서 설명한다. 도 3은 무선 칩에 있어서의 전원 회로이며, 도 4a 및 4b는 전원 회로의 각 부에 있어서의 전압의 시간변화이다.
도 3에 있어서, 전원 회로는 안테나부(301), 정류부(302), 저장 커패시터부(303)를 가진다. 안테나부(301)는 안테나(304), 공진 커패시터(305)를 가진다. 통신신호를 수신함으로써, 안테나부(301)의 제 1 출력단자(306)와 제 2 출력단자(307)의 사이에 전위차(이하, 안테나부(301)의 출력전위라고 기재한다)가 생긴다. 정류부(302)는, 다이오드(308)로 구성된다. 또한, 간단하게 설명하기 위해서, 정류부(302)는 반파 정류부로서 설명한다. 정류부(302)의 제 1 입력단자(309)와 제 2 입력단자(310)에 안테나부(301)의 제 1 출력단자(306)와 제 2 출력단자(307)가 접속되고, 정류부(302)의 제 1 출력단자(311)와 제 2 출력단자(312)의 사이에 정류된 전위차(이하, 정류부(302)의 출력전위라고 기재한다)가 생긴다. 저장 커패시터부(303)는, 저장 커패시터(313)를 가진다. 저장 커패시터부(303)의 제 1 입력단자(314)와 제 2 입력단자(315)에 정류부(302)의 제 1 출력단자(311)와 제 2 출력단자(312)가 접속되고, 저장 커패시터부(303)의 제 1 출력단자(316)와 제 2 출력단자(317)의 사이에 전위차(이하, 저장 커패시터부(303)의 출력전위라고 기재한다)가 생긴다. 저장 커패시터부(303)의 출력전위가, 무선 칩의 전원 전압으로 된다.
도 4에 있어서, 도 3의 안테나부(301)에 있어서의 출력전위의 시간변화를 도 4a의 파형(波形; 401)으로 한다. 이때, 도 3의 정류부(302)의 출력전위의 시간변화가 도 4b의 파형(402)으로 된다. 또, 도 3의 저장 커패시터부(303)의 출력전위의 시간변화가 도 4b의 파형(403)으로 된다. 정류부(302)에 있어서의 다이오 드(308)는 정류부(302)에 있어서의 제 1 출력단자(311)의 전위보다 제 1 입력단자(309)에 있어서의 전위가 높은 경우만 도전상태로 된다. 따라서, 다이오드(308)는 안테나부(301)의 출력전위가 정전위의 부분에만 정류하는 기능을 가진다. 정류부(302)의 출력전위는, 저장 커패시터(313)에 의해서 평활화되고, 저장 커패시터부(303)의 출력전위로 되지만, 무선 칩의 회로에 전력으로서 소비되기 때문에, 서서히 감쇠한다. 이상의 것을 반복하기 때문에, 저장 커패시터부(303)의 출력전위는, 파형(403)처럼 시간변화한다.
이상과 같이, 무선 칩에서는, 통신신호로부터 전원 전압을 생성하기 때문에, 진폭이 강대한 통신신호를 준 경우에, 무선 칩 내부에서 회로를 전기적으로 파괴하는 대전압이 생성되어 버릴 우려가 있다. 또, 이것을 역이용해서, 제3자가, 일부러 강대한 통신신호를 무선 칩에 주어서, 회로를 전기적으로 파괴하는 것으로, 무선 칩으로부터 정보를 판독할 수 없게 하는 것도 상정된다. 이와 같이, 진폭이 강대한 통신신호에 의해서, 무선 칩을 파괴하는 것을, 이하, 강전파 공격이라고 부르기로 한다. 무선 칩으로부터 정보를 판독할 수 없게 되는 것을 방지하기 위해서, 무선 칩에서는, 이러한 강전파 공격에 대한 내성이 필요하게 된다.
본 발명은, 상기의 문제를 감안하여 이루어진 것이며, 강전파 공격에 대한 고내성을 가지는 무선 칩을 제공한다. 특히, 강대한 통신신호를 수신해도, 무선 칩 내부에서 생성하는 전원 전압을 규정치로 하는 회로를 구비하는 무선 칩을 제공한다.
본 발명에 있어서의 무선 칩에서는, 전원 회로에 있어서, 전원 회로가 파괴되는 전압, 즉 규정 전압을 초과하는 전원 전압에 도달한 경우, 전원 배선과 접지 배선이 전기적으로 단락하는 소자를 구비하는 회로를 가진다. 또한, 전원 전압은, 소정의 전위차를 가지기 때문에, 상기 소자는 규정 전압을 초과하는 전위차에 도달한 경우, 전원 배선과 접지 배선을 전기적으로 단락하는 기능을 가진다. 이러한 구성으로 하는 것으로, 강대한 통신신호가 주어졌을 때에도, 전원 회로에서 생성하는 전원 전압은, 규정 전압을 초과하지 않는다. 따라서, 강전파 공격에 대한 고내성을 가지는, 신뢰성이 높은 무선 칩을 제공한다.
본 명세서에서 개시하는 본 발명의 구성은, 무선 신호로부터 전원 전압이 생성되는 반도체 장치에 있어서, 전원 전압을 생성하는 전원 회로는, 누설 소자를 가지고, 누설 소자는, 규정 전압을 초과하는 전압이 전원 회로 내에 생겼을 때의 누설 소자의 전기 저항이, 규정 전압의 범위내의 전압이 전원 회로 내에 생겼을 때의 누설 소자의 전기 저항보다 낮아짐으로써, 전원 전압을 규정 전압의 범위내에 유지하는 것을 특징으로 하는 반도체 장치이다.
본 발명의 다른 구성은, 무선 신호로부터 전원 전압이 생성되는 반도체 장치에 있어서, 전원 전압을 생성하는 전원 회로는, 저장 커패시터와, 누설 소자를 가지고, 누설 소자는, 규정 전압을 초과하는 전압이 전원 회로 내에 생겼을 때의 누설 소자의 전기 저항이, 규정 전압의 범위내의 전압이 전원 회로 내에 생겼을 때의 누설 소자의 전기 저항보다 낮아짐으로써, 저장 커패시터에 축적된 전하를 전류로서 누설 소자에 흘려, 전원 전압을 규정 전압의 범위내에 유지하는 것을 특징으로 하는 반도체 장치이다.
본 발명의 다른 구성은, 무선 신호로부터 전원 전압이 생성되는 반도체 장치에 있어서, 상기 전원 전압을 생성하는 전원 회로는, 안테나부와 정류부와 저장 커패시터부를 포함하고, 상기 안테나부는, 안테나와 공진 커패시터를 가지고, 정류부는, 다이오드를 가지고, 저장 커패시터부는, 저장 커패시터와 누설 소자를 가지고, 누설 소자는, 규정 전압을 초과하는 전압이 전원 회로 내에 생겼을 때의 누설 소자의 전기 저항이, 규정 전압의 범위내의 전압이 전원 회로 내에 생겼을 때의 누설 소자의 전기 저항보다 낮아짐으로써, 저장 커패시터에 축적된 전하를 전류로서 누설 소자에 흘려, 전원 전압을 규정 전압의 범위내에 유지하는 것을 특징으로 하는 반도체 장치이다.
본 발명에 있어서, 정류부는, 복수의 다이오드를 적용할 수 있다.
본 발명에 있어서, 전원 회로는, 절연 표면을 가지는 기판 위에 형성된 반도체 박막을 가지는 박막 트랜지스터를 이용해서 구성된다.
본 발명에 있어서, 절연 표면을 가지는 기판은, 유리 기판, 석영 기판, 플라스틱 기판, SOI 기판 중 어느 하나를 적용할 수 있다.
본 발명에 있어서, 저장 커패시터부의 제 1 출력단자와 제 2 출력단자의 사이의 전위차가 전원 전압으로 된다.
본 발명에 있어서, 누설 소자는, N형 MOS 트랜지스터, 또는, P형 MOS 트랜지스터를 적용할 수 있다.
본 발명에 있어서, 누설 소자는, N형 메모리 트랜지스터, 또는 P형 메모리 트랜지스터를 적용할 수 있다.
본 발명에 있어서, 누설 소자는, 제 1 영역과 제 1 영역보다 게이트 절연막의 막 두께가 얇은 제 2 영역을 가지는 게이트 절연막을 포함하는 MIS 커패시터를 적용할 수 있다. 또는, 누설 소자는, 반도체 박막과, 게이트 절연막과, 게이트 전극을 적층하는 것으로 형성되는 MIS 커패시터를 가지고, 게이트 절연막은, 제 1 영역과 제 1 영역보다 게이트 절연막의 막 두께가 얇은 제 2 영역을 가져도 좋다. 이 경우는, 제 2 영역에 있어서의 게이트 절연막의 막 두께는, 제 1 영역의 게이트 절연막의 막 두께의 50% 내지 80%가 된다.
본 발명에 있어서, 누설 소자는, 반도체막과, 게이트 절연막과, 게이트 전극을 적층하는 것으로 형성되는 MIS 커패시터를 적용할 수 있다. 이 경우는, 게이트 절연막은, 제 1 영역과 제 1 영역보다 게이트 절연막의 막 두께가 얇은 제 2 영역을 가지고, 제 2 영역은, 게이트 전극의 단부(端部)와 겹쳐 있다.
본 발명에 있어서, 누설 소자는, 반도체막과, 게이트 절연막과, 게이트 전극을 적층하는 것으로 형성되는 MIS 커패시터를 적용할 수 있다. 이 경우는, 게이트 절연막은, 제 1 영역과 제 1 영역보다 게이트 절연막의 막 두께가 얇은 제 2 영역을 가지고, 제 1 영역은, 반도체 박막과 겹쳐 있고, 제 2 영역은 반도체 박막의 단부와 겹쳐 있다.
이하에, 본 발명의 실시형태 및 실시예를, 도면에 의거해서 설명한다. 그러나, 본 발명은 많은 다른 모양으로 실시하는 것이 가능하고, 본 발명의 형태 및 상세한 사항은 본 발명의 취지 및 범위에서 벗어남이 없이 다양하게 변경될 수 있다 는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명이 하기 실시형태 및 실시예의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 실시형태 및 실시예를 설명하기 위한 전도면에 있어서, 동일 부분 또는 동일 기능을 가지는 부분에는 동일한 부호를 붙이고, 그 반복 설명은 생략한다.
실시형태 1
본 실시형태에서는, 본 발명에 있어서의 무선 칩을 도 1 및 도 2를 이용해서 설명한다. 도 1은, 본 발명에 있어서의 무선 칩에 있어서의 전원 회로이며, 도 2는, 전원 회로의 각 부에 있어서의 전압의 시간변화이다.
도 1에 있어서, 전원 회로는 안테나부(101), 정류부(102), 저장 커패시터부(103)를 가진다. 안테나부(101)는, 안테나(104), 공진 커패시터(105)를 가진다. 통신신호를 수신함으로써, 안테나부(101)의 제 1 출력단자(106)와 제 2 출력단자(107)의 사이에 전위차(이하, 안테나부(101)의 출력전위라고 기재한다)가 생긴다. 통신신호는, 유선에 의해 얻을 수 있는 경우와 무선에 의해 얻을 수 있는 경우가 있고, 어느 형태에나 대응 가능하지만, 안테나부를 가지고, 무선에 의한 통신신호(무선 신호라고 기재한다)를 얻는 형태를 이용해서 설명한다.
정류부(102)는, 다이오드(108)를 가진다. 또한, 간단히 설명하기 위해서, 정류부(102)는 반파 정류부로서 설명하지만, 전파 정류부이라도 좋다. 정류부(102)의 제 1 입력단자(109)와 제 2 입력단자(110)에 안테나부(101)의 제 1 출력단자(106)와 제 2 출력단자(107)가 접속된다. 다이오드(108)는, 입력단자가 정류부(102)의 제 1 입력단자(109)에 접속되고, 출력단자가 제 1 출력단자(111)에 접속 된다. 다이오드(108)는, 제 1 입력단자(109)의 전위가 제 2 입력단자(110)의 전위보다 높은 경우만, 도통(導通)한다. 따라서, 정류부(102)의 제 1 출력단자(111)와 제 2 출력단자(112)의 사이에 정류된 전위차(이하, 정류부(102)의 출력전위라고 기재한다)가 생긴다. 또한, 출력단자와 입력단자를 합해서 접속단자라고 기재할 수 있다.
저장 커패시터부(103)는, 저장 커패시터(113)와 누설 소자(118)를 가진다. 저장 커패시터부(103)의 제 1 입력단자(114)와 제 2 입력단자(115)에 정류부(102)의 제 1 출력단자(111)와 제 2 출력단자(112)가 접속되고, 저장 커패시터부(103)의 제 1 출력단자(116)와 제 2 출력단자(117)의 사이에 전위차(이하, 저장 커패시터부(103)의 출력전위라고 기재한다)가 생긴다. 이 저장 커패시터부(103)의 출력전위가 무선 칩의 전원 전압으로 된다.
누설 소자(118)는, 규정 전압을 초과하는 전압이 생긴 경우에, 전기 저항이 대단히 낮아지는 전기 특성을 가지는 소자이다. 규정 전압은, 무선 칩의 회로, 대표적으로는 전원 회로가 전기적으로 파괴되지 않는 전압의 뜻이며, 구체적으로는 1V 내지 8V가 바람직하지만, 이것에 한정되지 않는다. 누설 소자(118)로서, 예를 들면, 규정 전압을 임계값 전압으로 하는 다이오드, 트랜지스터, 규정 전압을 넘으면 게이트 누설 전류가 팽대해지는 MIS 커패시터 등을 생각할 수 있다.
도 2에 있어서, 도 1의 안테나부(101)에 있어서의 출력전위의 시간변화를 도 2a의 파형(201)에 도시한다. 이때, 도 1 정류부(102)의 출력전위의 시간변화가 도 2b의 파형(202)이다. 또, 도 1의 저장 커패시터부(103)의 출력전위의 시간변화가 도 2b의 파형(203)이다. 정류부(102)에 있어서의 다이오드(108)는, 정류부(102)에 있어서의 제 1 출력단자(111)의 전위보다 제 1 입력단자(109)에 있어서의 전위가 높은 경우만 도통상태로 된다. 따라서, 다이오드(108)는, 안테나부(101)의 출력전위가 정전위의 부분에만 정류하는 기능을 가진다.
여기에서, 정류부(102)의 출력전위, 즉 저장 커패시터부(103)의 제 1 입력단자(114)와 제 2 입력단자(115)의 사이의 전위차가 규정 전압 이하인 경우, 저장 커패시터(113)에, 정류부(102)의 출력전위가 인가되고, 공급된 전하가 축적된다. 한편, 정류부(102)의 출력전위가 규정 전압을 초과한 경우, 누설 소자(118)는, 정류부(102)의 출력전위가 규정 전압 이하인 경우보다, 전기 저항이 낮아진다. 따라서, 저장 커패시터(113)에 축적된 전하는, 전류로서 누설 소자(118)에 흐른다. 즉, 저장 커패시터부(103)의 출력전위, 즉, 도 2b에 있어서의 파형(203)은, 규정치를 넘어서 상승하지 않게 된다.
정류부(102)의 출력전위는, 저장 커패시터(113)에 의해서 평활화되고, 저장 커패시터부(103)의 출력전위가 되지만, 무선 칩의 회로에 전력으로서 소비되기 때문에, 서서히 감쇠한다. 이상의 것을 반복하기 때문에, 저장 커패시터부(103)의 출력전위는, 도 2b의 파형(203)처럼 시간변화한다.
이상과 같은 구성으로 하는 것으로, 통신신호로부터 전원 전압을 내부에서 생성하는 무선 칩에 있어서, 진폭이 강대한 통신신호가 주어진 경우에 있어서도, 생성되는 전원 전압을 규정 전압의 범위내에 유지할 수 있다. 따라서, 강전파 공격에 대해서도, 회로가 전기적으로 파괴되지 않고, 신뢰성이 높은 무선 칩을 제공 한다.
본 실시형태에 있어서의 무선 칩은, 유리 기판, 석영 기판, 플라스틱 기판, SOI 기판 위에 형성할 수 있다. 유리 기판, 석영 기판, 플라스틱 기판 등의 절연 표면을 가지는 기판 위에 형성된 반도체 박막을 이용한 박막 트랜지스터로 구성하는 것으로, 고성능, 저소비전력, 고신뢰성의 무선 칩을 회로 규모가 증대하지 않고, 보다 경량이며 저가로 제공할 수 있다.
실시형태 2
본 실시형태에서는, 실시형태 1에서 설명한 형태와 다른 형태의, 본 발명에 있어서의 무선 칩에 대해서, 도 5 및 도 6을 이용해서 설명한다. 도 5는, 본 실시형태에 있어서의 무선 칩에 있어서의 전원 회로이며, 도 6은, 전원 회로의 각 부에 있어서의 전압의 시간변화이다.
도 5에 있어서, 전원 회로는 안테나부(501), 정류부(502), 저장 커패시터부(503)를 가진다. 안테나부(501)와 저장 커패시터부(503)는, 실시형태 1과 같고, 정류부(502)가 제 1 다이오드(519) 내지 제 4 다이오드(522)와 복수개의 다이오드를 가지는 점이 다르다. 안테나부(503)는 안테나(504)와 공진 커패시터(505)를 가지고, 통신신호를 수신함으로써, 안테나부(501)의 제 1 출력단자(506)와 제 2 출력단자(507)의 사이에 전위차(이하, 안테나부(501)의 출력전위라고 기재한다)가 생긴다. 통신신호는, 유선에 의해 얻을 수 있는 경우와 무선에 의해 얻을 수 있는 경우가 있고, 어느 형태에나 대응 가능하지만, 안테나부를 가지고, 무선에 의한 통신신호(무선 신호라고 기재한다)를 얻는 형태를 이용해서 설명한다.
또한, 본 실시형태에서는 정류부(502)는 전파 정류부로서 설명한다. 정류부(502)의 제 1 입력단자(509)와 제 2 입력단자(510)에 안테나부(501)의 제 1 출력단자(506)와 제 2 출력단자(507)가 접속되고, 정류부(502)의 제 1 출력단자(511)와 제 2 출력단자(512)의 사이에 정류된 전위차(이하, 정류부(502)의 출력전위라고 기재한다)가 생긴다. 또, 제 1 다이오드(519)는, 입력단자가 정류부(502)의 제 2 출력단자(512)에 접속되고, 출력단자가 제 1 입력단자(509)에 접속된다. 제 2 다이오드(520)는, 입력단자가 정류부(502)의 제 1 입력단자(509)에 접속되고, 출력단자가 제 1 출력단자(511)에 접속된다. 제 3 다이오드(521)는, 입력단자가 정류부(502)의 제 2 출력단자(512)에 접속되고, 출력단자가 제 2 입력단자(510)에 접속된다. 제 4 다이오드(522)는, 입력단자가 정류부(502)의 제 2 입력단자(510)에 접속되고, 출력단자가 제 1의 출력단자(511)에 접속된다.
저장 커패시터부(503)는, 저장 커패시터(513)과 누설 소자(518)를 가진다. 저장 커패시터부(503)의 제 1 입력단자(514)와 제 2 입력단자(515)에 정류부(502)의 제 1 출력단자(511)와 제 2 출력단자(512)가 접속되고, 저장 커패시터부(503)의 제 1 출력단자(516)와 제 2 출력단자(517)의 사이에 전위차(이하, 저장 커패시터부(503)의 출력전위라고 기재한다)가 생긴다. 이 저장 커패시터부(503)의 출력전위가, 무선 칩의 전원 전압으로 된다.
누설 소자(518)는, 규정 전압을 초과하는 전압이 생긴 경우에, 전기 저항이 낮아지는 전기 특성을 가지는 소자이다. 규정 전압은, 무선 칩의 회로, 대표적으로는 전원 회로가 전기적으로 파괴되지 않는 전압의 뜻이며, 구체적으로는 1V 내지 8V가 바람직하지만, 이것에 한정되지 않는다. 누설 소자(518)로서, 예를 들면, 규정 전압을 임계값 전압으로 하는 다이오드, 트랜지스터, 규정 전압을 넘으면 게이트 누설 전류가 팽대해지는 MIS 커패시터 등을 생각할 수 있다.
도 6에 있어서, 도 5의 안테나부(501)에 있어서의 출력전위의 시간변화를 도 6a의 파형(601)으로 한다. 이때, 도 5의 정류부(502)의 출력전위의 시간변화가 도 6b의 파형(602)이다. 또, 도 5의 저장 커패시터부(503)의 출력전위의 시간변화가 도 6b의 파형(603)이다.
정류부(502)에 있어서의 제 1 다이오드(519)는, 정류부(502)의 제 1 입력단자(509)의 전위보다 제 2 출력단자(512)에 있어서의 전위가 높은 경우만 도통상태로 된다. 또, 정류부(502)에 있어서의 제 2 다이오드(520)는, 정류부(502)에 있어서의 제 1 출력단자(511)의 전위보다 제 1 입력단자(509)에 있어서의 전위가 높은 경우만 도통상태로 된다. 따라서, 제 1 다이오드(519) 및 제 2 다이오드(520)는, 안테나부(501)의 출력전위가 정전위의 부분에만 정류하는 작용이 있다. 또한, 정류부(502)에 있어서의 제 3 다이오드(521)는, 정류부(502)에 있어서의 제 2 입력단자(510)의 전위보다 제 2 출력단자(512)에 있어서의 전위가 높은 경우만 도통상태로 된다. 또, 정류부(502)에 있어서의 제 4 다이오드(522)는, 정류부(502)에 있어서의 제 1 출력단자(511)의 전위보다 제 2 입력단자(510)에 있어서의 전위가 높은 경우만 도통상태로 된다. 따라서, 제 3 다이오드(521) 및 제 4 다이오드(522)는, 안테나부(501)의 출력전위가 부전위의 부분에만 정류하는 작용이 있다.
실시형태 1에 있어서의 반파 정류부의 정류부(102)의 출력전위의 시간변화 (도 2b의 파형(202))와, 본 실시형태에 있어서의 정류부(502)의 출력전위의 시간변화(도 6b의 파형(602))를 비교하면, 정류부의 출력전위가 출력되는 시간은 2배가 되는 것을 알 수 있다. 즉, 본 실시형태에서 나타낸 전파 정류부에서는, 실시형태 1에 있어서의 반파 정류부와 비교하면, 다이오드의 수는 증가하지만, 통신신호로부터 얻은 안테나부(501)의 출력전위를 효율적으로 저장 커패시터부(503)에 줄 수 있다.
여기에서, 정류부(502)의 출력전위, 즉 저장 커패시터부(503)의 제 1 입력단자(514)와 제 2 입력단자(515)의 사이의 전위차가 규정 전압 이하인 경우, 저장 커패시터(513)에, 정류부(502)의 출력전위가 인가되고, 공급된 전하가 축적된다. 한편, 정류부(502)의 출력전위가 규정 전압을 초과한 경우, 누설 소자(518)는, 정류부(502)의 출력전위가 규정 전압 이하인 경우보다, 전기 저항이 낮아진다. 따라서, 저장 커패시터(513)에 축적된 전하는, 전류로서 누설 소자(518)에 흐른다. 즉, 저장 커패시터부(503)의 출력전위, 즉 도 6b에 있어서의 파형(603)은, 규정치를 넘어서 상승하지 않게 된다.
정류부(502)의 출력전위는, 저장 커패시터(513)에 의해서 평활화되고, 저장 커패시터부(503)의 출력전위로 되지만, 무선 칩의 회로에 전력으로서 소비되기 때문에, 서서히 감쇠한다. 이상을 반복하기 때문에, 저장 커패시터부(503)의 출력전위는, 파형(603)처럼 시간변화한다.
이상과 같은 구성으로 하는 것으로, 통신신호로부터 전원 전압을 내부에서 생성하는 무선 칩에 있어서, 강대한 통신신호가 주어진 경우에 있어서도, 생성되는 전원 전압을 규정 전압으로 유지할 수 있다. 따라서, 강전파 공격에 대해서도, 회로가 전기적으로 파괴되지 않고, 신뢰성이 높은 무선 칩을 제공한다.
본 실시형태에 있어서의 무선 칩은, 유리 기판, 석영 기판, 플라스틱 기판, SOI 기판에 형성할 수 있다. 유리 기판, 석영 기판, 플라스틱 기판 등의 절연 표면을 가지는 기판 위에 형성된 반도체 박막을 이용하는 박막 트랜지스터로 구성하는 것으로, 고성능, 저소비전력, 고신뢰성의 무선 칩을 회로 규모가 증대하지 않고, 보다 경량으로 염가로 제공할 수 있다.
이하에, 본 발명의 실시예를 도면에 의거해서 설명한다.
[실시예 1]
본 실시예에서는, 실시형태 1 및 실시형태 2에서 나타낸 본 발명에 있어서의 무선 칩의 구성으로, 누설 소자의 예로서, MOS 트랜지스터를 이용해서 구성하는 예에 대해서, 도 7을 이용해서 설명한다.
도 7a는, N형 MOS 트랜지스터(701)를 이용해서, 누설 소자를 구성한 예이다. 제 1 단자(702), 제 2 단자(703)는, 실시형태 1에서 설명한 도 1에 있어서, 저장 커패시터부(103)의 제 1 출력단자(116), 제 2 출력단자(117)에 각각 전기적으로 접속된다. 또, 제 1 단자(702), 제 2 단자(703)는, 실시형태 2에서 설명한 도 5에 있어서, 저장 커패시터부(503)의 제 1 출력단자(516), 제 2 출력단자(517)에 각각 전기적으로 접속된다.
N형 MOS 트랜지스터(701)의 임계값 전압은, 무선 칩의 회로가 전기적으로 파괴되지 않는 전압으로서 결정되는 규정 전압으로 된다. 실시형태 1에 있어서, 제 2 단자(703)에 대한 제 1 단자(702)의 전위가 규정 전압 이하인 경우, 저장 커패시터(113)에 정류부(102)의 출력전위가 인가되고, 공급된 전하가 축적된다. 한편, 정류부(102)의 출력전위가 규정 전압을 초과한 경우, N형 MOS 트랜지스터(701)는, 정류부(102)의 출력전위가 규정 전압 이하인 경우보다 전기 저항이 낮아져서, 제 1 단자(702)와 제 2 단자(703)는 전기적으로 단락함으로써, 저장 커패시터(113)에 축적된 전하는 전류로서 N형 MOS 트랜지스터(701)에 흐른다. 마찬가지로, 실시형태 2에 있어서, 제 2 단자(703)에 대한 제 1 단자(702)의 전위가 규정 전압 이하인 경우, 저장 커패시터(513)에 정류부(502)의 출력전위가 인가되고, 공급된 전하가 축적된다. 한편, 정류부(502)의 출력전위가 규정 전압을 초과한 경우, N형 MOS 트랜지스터(701)는 정류부(502)의 출력전위가 규정 전압 이하인 경우보다 전기 저항이 낮아지고, 제 1 단자(702)와 제 2 단자(703)는 전기적으로 단락함으로써, 저장 커패시터(513)에 축적된 전하는 전류로서 N형 MOS 트랜지스터(701)에 흐른다. 따라서, 실시형태 1에서 설명한 저장 커패시터부(103)의 출력전위 및 실시형태 2에서 설명한 저장 커패시터부(503)의 출력전위는, 규정 전압을 넘지 않는다.
도 7b는, P형 MOS 트랜지스터(704)를 이용해서, 누설 소자를 구성한 예이다. 제 1 단자(705), 제 2 단자(706)는, 실시형태 1에서 설명한 도 1에 있어서, 저장 커패시터부(103)의 제 1 출력단자(116), 제 2 출력단자(117)에, 각각 전기적으로 접속된다. 혹은, 제 1 단자(705), 제 2 단자(706)는, 실시형태 2에서 설명한 도 5에 있어서, 저장 커패시터부(503)의 제 1 출력단자(516), 제 2 출력단자(517)에, 각각 전기적으로 접속된다.
P형 MOS 트랜지스터(704)의 임계값 전압의 절대치는, 무선 칩의 회로가 전기적으로 파괴되지 않는 전압으로서 결정되는 규정 전압의 범위내로 된다. 실시형태 1에 있어서, 제 2 단자(706)에 대한 제 1 단자(705)의 전위가 규정 전압 이하인 경우, 저장 커패시터(113)에 정류부(102)의 출력전위가 인가되고, 공급된 전하가 축적된다. 한편, 정류부(102)의 출력전위가 규정 전압을 초과한 경우, P형 MOS 트랜지스터(704)는, 정류부(102)의 출력전위가 규정 전압 이하인 경우보다 전기 저항이 낮아져, 제 1 단자(705)와 제 2 단자(706)는 전기적으로 단락함으로써, 저장 커패시터(113)에 축적된 전하는 전류로서 P형 MOS 트랜지스터(704)에 흐른다. 마찬가지로, 실시형태 2에 있어서, 제 2 단자(706)에 대한 제 1 단자(705)의 전위가 규정 전압 이하인 경우, 유사용량(513)에 정류부(502)의 출력전위가 인가되고, 공급된 전하가 축적된다. 한편, 정류부(502)의 출력전위가 규정 전압을 초과한 경우, P형 MOS 트랜지스터(704)는, 정류부(502)의 출력전위가 규정 전압 이하인 경우보다 전기 저항이 낮아져, 제 1 단자(705)와 제 2 단자(706)는 전기적으로 단락함으로써, 저장 커패시터(513)에 축적된 전하는 전류로서 P형 MOS 트랜지스터(704)에 흐른다. 따라서, 실시형태 1에서 설명한 저장 커패시터부(103)의 출력전위 및 실시형태 2에서 설명한 저장 커패시터부(503)의 출력전위는 규정 전압을 넘지 않는다.
이상과 같은 구성으로 하는 것으로, 통신신호로부터 전원 전압을 내부에서 생성하는 무선 칩에 있어서, 진폭이 강대한 통신신호가 주어진 경우에 있어서도, 생성되는 전원 전압을 규정 전압의 범위내에 유지할 수 있다. 따라서, 강전파 공격에 대해서도, 회로가 전기적으로 파괴되지 않고, 신뢰성이 높은 무선 칩을 제공 한다.
실시예 2
본 실시예에서는, 실시형태 1 및 실시형태 2에서 나타낸 본 발명에 있어서의 무선 칩의 구성으로, 누설 소자의 예로서, 메모리 트랜지스터를 이용해서 구성하는 예에 대해서, 도 8을 이용해서 설명한다. 메모리 트랜지스터는, 기억 기능을 가지는 소자이며, 예를 들면, 부유 게이트를 가진 트랜지스터나 게이트 절연막 중에, 전자의 트랩 준위를 가진 트랜지스터를 들 수 있다.
도 8a는, N형 메모리 트랜지스터(801)를 이용해서, 누설 소자를 구성하는 예이다. 제 1 단자(802), 제 2 단자(803)는, 실시형태 1에서 설명한 도 1에 있어서, 저장 커패시터부(103)의 제 1 출력단자(116), 제 2 출력단자(117)에, 각각 전기적으로 접속된다. 또는, 제 1 단자(802), 제 2 단자(803)는, 실시형태 2에서 설명한 도 5에 있어서, 저장 커패시터부(503)의 제 1 출력단자(516), 제 2 출력단자(517)에, 각각 전기적으로 접속된다.
N형 메모리 트랜지스터(801)는, N형 MOS 트랜지스터의 게이트 절연막 중에 부유 게이트를 추가한 불휘발성 메모리로 하는 것이 가능하다. 이 경우, 부유 게이트에 유지되는 전하량을 변경하는 것으로, N형 메모리 트랜지스터(801)의 임계값 전압을 결정하는 것이 가능하다. 또, N형 메모리 트랜지스터(801)는, N형 MOS 트랜지스터의 게이트 절연막 중에 전하의 트랩 준위를 형성하는 질화막을 추가한 불휘발성 메모리로 하는 것이 가능하다. 이 경우, 질화막 중에 유지되는 전하량을 병경하는 것으로, N형 메모리 트랜지스터(801)의 임계값 전압을 결정하는 것이 가 능하다.
N형 메모리 트랜지스터(801)의 임계값 전압은, 본 발명에 있어서의 무선 칩의 회로가 전기적으로 파괴되지 않는 전압으로서 결정되는 규정 전압으로 된다. 실시형태 1에 있어서, 제 2 단자(803)에 대한 제 1 단자(802)의 전위가 규정 전압 이하인 경우, 저장 커패시터(113)에 정류부(102)의 출력전위가 인가되고, 공급된 전하가 축적된다. 한편, 정류부(102)의 출력전위가 규정 전압을 초과한 경우, N형 메모리 트랜지스터(801)는, 정류부(102)의 출력전위가 규정 전압 이하인 경우보다 전기 저항이 낮아져, 제 1 단자(802)와 제 2 단자(803)는 전기적으로 단락함으로써, 저장 커패시터(113)에 축적된 전하는 전류로서 N형 메모리 트랜지스터(801)에 흐른다. 마찬가지로, 실시형태 2에 있어서, 제 2 단자(803)에 대한 제 1 단자(802)의 전위가 규정 전압 이하인 경우, 저장 커패시터(513)에 정류부(502)의 출력전위가 인가되고, 공급된 전하가 축적된다. 한편, 정류부(502)의 출력전위가 규정 전압을 초과한 경우, N형 메모리 트랜지스터(801)는, 정류부(502)의 출력전위가 규정 전압 이하인 경우보다 전기 저항이 낮아져, 제 1 단자(802)와 제 2 단자(803)는 전기적으로 단락함으로써, 저장 커패시터(113)에 축적된 전하는 전류로서 N형 메모리 트랜지스터(801)에 흐른다. 따라서, 실시형태 1에서 설명한 저장 커패시터부(103)의 출력전위 및 실시형태 2에서 설명한 저장 커패시터부(503)의 출력전위는, 규정 전압을 넘지 않는다.
도 8b는, P형 메모리 트랜지스터(804)를 이용해서, 누설 소자를 구성하는 예이다. 제 1 단자(805), 제 2 단자(806)는, 실시형태 1에서 설명한 도 1에 있어서, 저장 커패시터부(103)의 제 1 출력단자(116), 제 2 출력단자(117)에 각각 전기적으로 접속된다. 또는, 제 1 단자(802), 제 2 단자(806)는, 실시형태 1에서 설명한 도 5에 있어서, 저장 커패시터부(503)의 제 1 출력단자(116), 제 2 출력단자(117)에 각각 전기적으로 접속된다.
P형 메모리 트랜지스터(804)는, P형 MOS 트랜지스터의 게이트 절연막 중에 부유 게이트를 추가한 불휘발성 메모리로 하는 것이 가능하다. 이 경우, 부유 게이트에 유지되는 전하량을 병경하는 것으로, P형 메모리 트랜지스터(804)의 임계값 전압을 결정하는 것이 가능하다. 또, P형 메모리 트랜지스터(804)는, P형 MOS 트랜지스터의 게이트 절연막 중에 전하의 트랩 준위를 형성하는 질화막을 추가한 불휘발성 메모리로 하는 것이 가능하다. 이 경우, 질화막 중에 유지되는 전하량을 병경하는 것으로, P형 메모리 트랜지스터(804)의 임계값 전압을 결정하는 것이 가능하다.
P형 메모리 트랜지스터(804)의 임계값 전압의 절대치는, 본 발명에 있어서의 무선 칩의 회로가 전기적으로 파괴되지 않는 전압으로서 결정되는 규정 전압으로 된다. 실시형태 1에 있어서, 제 2 단자(806)에 대한 제 1 단자(805)의 전위가 규정 전압 이하인 경우, 저장 커패시터(113)에 정류부(102)의 출력전위가 인가되고, 공급된 전하가 축적된다. 한편, 정류부(102)의 출력전위가 규정 전압을 초과한 경우, P형 메모리 트랜지스터(804)는, 정류부(102)의 출력전위가 규정 전압 이하인 경우보다 전기 저항이 낮아져, 제 1 단자(805)와 제 2 단자(806)는 전기적으로 단락함으로써, 저장 커패시터(113)에 축적된 전하는 전류로서 P형 메모리 트랜지스 터(804)에 흐른다. 마찬가지로, 실시형태 2에 있어서, 제 2 단자(803)에 대한 제 1 단자(802)의 전위가 규정 전압 이하인 경우, 저장 커패시터(513)에 정류부(502)의 출력전위가 인가되고, 공급된 전하가 축적된다. 한편, 정류부(502)의 출력전위가 규정 전압을 초과한 경우, P형 메모리 트랜지스터(804)는, 정류부(502)의 출력전위가 규정 전압 이하인 경우보다 전기 저항이 낮아져, 제 1 단자(805)와 제 2 단자(806)는 전기적으로 단락함으로써, 저장 커패시터(113)에 축적된 전하는 전류로서 P형 메모리 트랜지스터(804)에 흐른다. 따라서, 실시형태 1에서 설명한 저장 커패시터부(103)의 출력전위 및 실시형태 2에서 설명한 저장 커패시터부(503)의 출력전위는, 규정 전압을 넘지 않는다.
이상과 같은 구성으로 하는 것으로, 통신신호로부터 전원 전압을 내부에서 생성하는 무선 칩에 있어서, 강대한 통신신호가 주어진 경우에 있어서도, 생성되는 전원 전압을 규정 전압의 범위내에 유지할 수 있다. 따라서, 강전파 공격에 대해서도, 회로가 전기적으로 파괴되지 않고, 신뢰성이 높은 무선 칩을 제공한다.
실시예 3
본 실시예에서는, 실시형태 1 및 실시형태 2에서 나타낸 본 발명에 있어서의 무선 칩의 구성으로, 누설 소자의 예로서, MIS 커패시터를 이용해서 구성하는 예에 대해서, 도 9 및 도 10을 이용해서 설명한다.
도 9는 MIS 커패시터(901)를 이용해서, 누설 소자를 구성한 예이다. 제 1 단자(902), 제 2 단자(903)는, 실시형태 1에서 설명한 도 1에 있어서, 저장 커패시터부(103)의 제 1 출력단자(116), 제 2 출력단자(117)에 각각 전기적으로 접속된 다. 또는, 제 1 단자(902), 제 2 단자(903)는, 실시형태 2에서 설명한 도 5에 있어서, 저장 커패시터부(503)의 제 1 출력단자(516), 제 2 출력단자(517)에 각각 전기적으로 접속된다.
MIS 커패시터(901)는, 본 발명에 있어서의 무선 칩의 회로가 전기적으로 파괴되지 않는 전압으로서 결정되는 규정 전압을 초과하는 전압이 생기면, 게이트 누설 전류가 팽대해지는 특성을 가진다. 따라서, 제 2 단자(903)에 대한 제 1 단자(902)의 전위가 규정 전압을 넘으면, MIS 커패시터(901)는, 정류부(502)의 출력전위가 규정 전압 이하인 경우보다 전기 저항이 낮아져, 제 1 단자(902)와 제 2 단자(903)는 전기적으로 단락하게 된다. 따라서, 실시형태 1에서 설명한 저장 커패시터부(103)의 출력전위 및 실시형태 2에서 설명한 저장 커패시터부(503)의 출력전위는, 규정 전압을 넘지 않는다.
이상과 같은 특성을 가지는 MIS 커패시터(901)의 레이아웃 및 단면도를 도 10에 도시한다. 도 10a에 있어서, 반도체 박막(1001)의 위에 게이트 절연막(1016)을 적층하고, 그 위에 게이트 전극(1002)을 형성한다. 또한 층간 절연막을 적층하고, 그 위에는 소스 전극 및 드레인 전극(1003)을 형성한다. 소스 전극 및 드레인 전극(1003)은, 콘택트(1004)를 통해서 반도체 박막(1001)에 전기적으로 접속된다. 또한, 게이트 전극(1002)과 소스 전극 및 드레인 전극(1003)은, 도 9에 있어서의 제 1 단자(902)와 제 2 단자(903)에 각각 상당한다.
MIS 커패시터(901)는, 제 1 영역과, 게이트 절연막의 막 두께가 제 1 영역보다 얇은 제 2 영역을 가지는 게이트 절연막(1016)을 가지고, 누설 경로(1005)는, 게이트 절연막의 제 2 영역이다. 즉, 게이트 절연막의 전기내압이 낮은 영역이다. 누설 경로(1005)를 형성하려면, 예를 들면, 게이트 절연막(1016)을 성막한 후, 포토 마스크를 이용한 에칭공정에 의해 형성하면 좋다. 여기에서, MIS 커패시터에 규정 전압을 초과하는 전압이 생기면, 누설 경로(1005)를 통해서 팽대한 게이트 누설 전류가 흐르도록, 게이트 절연막의 막 두께를 결정한다. 예를 들면, 열산화법에 의해서 실리콘의 표면에 3nm에서 10nm의 막 두께를 가지는 게이트 절연막을 형성할 수 있다. 그리고 게이트 누설 전류를 흘리기 위해서 제 2 영역의 게이트 절연막의 막 두께는, 제 1 영역의 게이트 절연막의 막 두께의 50%에서 80%까지의 범위내로 하면 좋다. 예를 들면, 제 1 영역의 게이트 절연막의 막 두께가 30nm인 경우, 제 2 영역의 게이트 절연막의 막 두께는 15nm에서 24nm가 된다.
따라서, 실시형태 1에서 설명한 저장 커패시터부(103)의 출력전위 및 실시형태 2에서 설명한 저장 커패시터부(503)의 출력전위는, 규정 전압을 넘지 않는다.
또, 도 10b에 있어서, 반도체 박막(1006)의 위에 게이트 절연막(1017)을 적층하고, 그 위에 게이트 전극(1007)을 형성한다. 또한 층간 절연막을 적층하고, 그 위에 소스 전극 및 드레인 전극(1008)을 형성한다. 소스 전극 및 드레인 전극(1008)은, 콘택트(1009)를 통해서 반도체 박막(1006)에 전기적으로 접속되어 있다. 또한, 게이트 전극(1007)과 소스 전극 및 드레인 전극(1008)은, 도 9에 있어서의 제 1 단자(902)와 제 2 단자(903)에 각각 상당한다.
MIS 커패시터(901)는, 제 1 영역과, 제 1 영역보다 게이트 절연막의 막 두께가 얇은 제 2 영역을 가지는 게이트 절연막(1017)을 가지고, 누설 경로(1010)는, 게이트 절연막의 제 2 영역이다. 누설 경로(1010)는, 게이트 형성 공정시에, 에칭에 이방성이 있으면, 게이트 전극(1007) 아래의 게이트 절연막(1017)은 패여서, 결함(1019)이 생긴 영역이며, 게이트 절연막(1017)의 막 두께가 얇은 영역이다. 즉, 게이트 절연막의 전기내압이 낮은 영역이다. MIS 커패시터에 규정 전압을 초과하는 전압이 생기면, 누설 경로(1010)를 통해서 팽대한 게이트 누설 전류가 흐른다. 도 10b에서는, 게이트 전극(1007)의 단부에 겹치도록 게이트 절연막(1017)의 제 2 영역이 복수 설치되도록 형성된다. 이러한 누설 경로 전류를 가지는 MIS 커패시터를 적용함으로써, 실시형태 1에서 설명한 저장 커패시터부(103)의 출력전위 및 실시형태 2에서 설명한 저장 커패시터부(503)의 출력전위는, 규정 전압을 넘지 않는다.
또, 도 10c에 있어서, 반도체 박막(1011)의 위에 게이트 절연막(1018)을 적층하고, 그 위에 게이트 전극(1012)을 형성한다. 또한, 층간 절연막을 적층하고, 그 위에 소스전극 및 드레인 전극(1013)을 형성한다. 소스 전극 및 드레인 전극(1013)은, 콘택트(1014)를 통해서 반도체 박막(1011)과 전기적으로 접속된다. 또한, 게이트 전극(1012)과 소스 전극 및 드레인 전극(1013)은, 도 9에 있어서의 제 1 단자(902)와 제 2 단자(903)에 각각 상당한다.
MIS 커패시터(901)는, 반도체 박막(1011)에 겹치는 제 1 영역과 제 1 영역보다 게이트 절연막의 막 두께가 얇은 제 2 영역을 가지는 게이트 절연막(1018)을 가지고, 누설 경로(1015)는, 게이트 절연막의 제 2 영역이다. 누설 경로(1015)는, 게이트 절연막 성막 공정시에, 기계적인 스트레스에 의해서 격자결함(1020)이 생긴 게이트 절연막 중의 영역이며, 게이트 절연막(1018)의 막 두께가 얇은 영역이다. 이러한 얇은 영역은, 게이트 절연막의 전기내압이 낮은 영역으로 된다. MIS 커패시터에 규정 전압을 초과하는 전압이 생기면, 누설 경로(1015)를 통해서 팽대한 게이트 누설 전류가 흐른다. 도 10c에서는, 반도체 박막(1011)의 단부에 겹치도록 게이트 절연막(1018)의 제 2 영역이 복수 설치되도록 형성된다. 이러한 누설 경로를 가지는 MIS 커패시터를 적용함으로써, 실시형태 1에서 설명한 저장 커패시터부(103)의 출력전위 및 실시형태 2에서 설명한 저장 커패시터부(503)의 출력전위는, 규정 전압을 넘지 않는다.
이상과 같은 구성으로 하는 것으로, 통신신호로부터 전원 전압을 내부에서 생성하는 무선 칩에 있어서, 진폭이 강대한 통신신호가 주어진 경우에 있어서도, 생성되는 전원 전압을 규정 전압의 범위내에 유지할 수 있다. 따라서, 강전파 공격에 대해서도, 회로가 전기적으로 파괴되지 않고, 신뢰성이 높은 무선 칩을 제공한다.
본 실시예에서는 MIS 커패시터를 이용해서 설명했지만, 박막 트랜지스터로 이루어지는 용량(TFT용량이라고 기재한다)을 이용해서 제작할 수 있다. TFT용량을 이용하는 경우, 게이트 절연막의 막 두께는 20nm에서 100nm로 할 수 있다. 또, 도 10a에 있어서, 게이트 절연막의 제 2 영역의 막 두께는, 제 1 영역의 막 두께의 50% 내지 80%로 하면 좋다. 예를 들면, 제 1 영역의 게이트 절연막의 막 두께가 20nm인 경우, 제 2 영역의 게이트 절연막의 막 두께는 10nm에서 16nm로 된다.
실시예 4
본 실시예에서는, 본 발명에 있어서의 반도체 장치의 예로서, 암호처리 기능을 가지는 무선 칩에 대해서 도 13 및 도 14를 이용해서 설명한다. 도 13은 무선 칩의 블록도, 도 14는 무선 칩의 레이아웃도이다.
먼저, 도 13을 이용해서 무선 칩의 블록 구성을 설명한다. 도 13에 있어서, 무선 칩(2601)은, CPU(2602), ROM(2603), RAM(2604)과 컨트롤러(2605)를 가지는 연산회로(2606)와, 안테나를 가지는 안테나부(2607)와, 공진 커패시터를 가지는 공진회로(2608), 전원 회로(2609), 리셋회로(2610), 클록생성회로(2611), 복조회로(2612), 변조회로(2613)와 전원관리회로(2614)를 가지는 아날로그부(2615)를 포함한다. 전원 회로(2609)에는, 상기에 기재한 회로 구성을 적용할 수 있다.
컨트롤러(2605)는, CPU 인터페이스(CPUIF; 2616), 제어 레지스터(2617), 코드추출회로(2618)와 부호화회로(2619)를 가진다. 또한, 도 13에서는, 설명을 간단히 하기 의해서, 통신신호를 수신신호(2620)와 송신신호(2621)로 나누어서 나타냈지만, 실제로는, 양자는 겹쳐져 있고, 무선 칩(2601) 및 리더/라이터의 사이에서 동시에 송수신된다. 수신신호(2620)는, 안테나부(2607)와 공진회로(2608)에서 수신된 후, 복조회로(2612)에 의해서 복조된다. 또, 송신신호(2621)는, 변조회로(2613)에 의해서 변조된 후, 안테나부(2607)로부터 송신된다.
도 13에 있어서, 통신신호에 의해 형성되는 자계 중에 무선 칩(2601)을 두면, 안테나부(2607)와 공진회로(2608)에 의해서, 유도기전력(誘導起電力)이 생긴다. 유도기전력은, 전원 회로(2609)에 있어서의 전기용량에 의해서 유지되고, 또 전기용량에 의해서 전위가 안정화되고, 무선 칩(2601)의 각 회로에 전원 전압으로 서 공급된다. 리셋회로(2610)는, 무선 칩(2601)의 전체의 초기 리셋신호를 생성한다. 예를 들면, 전원 전압의 상승에 지연되어 상승하는 신호를 리셋신호로서 생성한다. 클록생성회로(2611)는, 전원관리회로(2614)로부터 생성되는 제어신호에 따라, 클록신호의 주파수와 듀티비를 병경한다. 복조회로(2612)는 ASK방식의 수신신호(2620)의 진폭의 변경을 "0"/"1"의 수신 데이터(2622)로서 검출한다. 복조회로(2612)는, 예를 들면, 로우 패스 필터로 한다. 또한, 변조회로(2613)는, 송신 데이터를 ASK방식의 송신신호(2621)의 진폭을 변동시켜 송신한다. 예를 들면, 송신 데이터(2623)가 "0"인 경우, 공진회로(2608)의 공진점을 변화시키고, 통신신호의 진폭을 변화시킨다. 전원관리회로(2614)는, 전원 회로(2609)로부터 연산회로(2606)에 공급되는 전원 전압 및 연산회로(2606)에 있어서의 소비전류를 감시하고, 클록생성회로(2611)에 있어서, 클록신호의 주파수와 듀티비를 변경하기 위한 제어신호를 생성한다.
본 실시예에 있어서의 무선 칩의 동작을 설명한다. 먼저, 리더/라이터로부터 무선 칩(2601)이 암호문 데이터를 포함하는 수신신호(2620)를 수신한다. 수신신호(2620)는, 복조회로(2612)에서 복조된 후, 코드 추출회로(2618)에서 제어 커맨드나 암호문의 데이터 등으로 분해되고, 제어 레지스터(2617)에 격납된다. 여기에서, 제어 커맨드는, 무선 칩(2601)의 응답을 지정하는 데이터이다. 예를 들면, 고유 ID번호의 송신, 동작정지, 암호해독 등을 지정한다. 여기에서는, 암호해독의 제어 커맨드를 수신했다고 한다. 또, CPU(2602), ROM(2603), RAM(2604), 복호회로(2612) 및 변조회로(2613)는 조작상 컨트롤러(2605)에 접속되어 있다. 여기서 본 명세서 중의 조작상 접속되어 있다고 하는 것은 각 회로가 상기 동작을 정상으로 행할 수 있는 접속 관계에 있다는 것을 나타내고 있다.
계속해서, 연산회로(2606)에 있어서, CPU(2602)가, ROM(2603)에 격납된 암호해독 프로그램에 따라서, ROM(2603)에 미리 격납된 비밀 키(2624)를 이용해서 암호문을 해독(복호)한다. 복호된 암호문(복호문)은, 제어 레지스터(2617)에 격납된다. 이때, RAM(2604)을 데이터 격납영역으로서 이용한다. 또한, CPU(2602)는, CPU 인터페이스(CPUIF; 2616)를 통해서 ROM(2603), RAM(2604), 제어 레지스터(2617)에 액세스한다. CPU 인터페이스(CPUIF; 2616)는, CPU(2602)가 요구하는 어드레스로부터, ROM(2603), RAM(2604), 제어 레지스터(2617) 중 어느 하나에 대한 액세스 신호를 생성하는 기능을 가지고 있다.
마지막으로, 부호화회로(2619)에 있어서, 복호문으로부터 송신 데이터(2623)를 생성하여, 변조회로(2613)에서 변조하고, 안테나부로부터 송신신호(2621)를 리더/라이터에 송신한다.
또한, 본 실시예에서는, 연산방식으로서, 소프트웨어적으로 처리하는 방식, 즉, CPU와 대규모 메모리로 연산회로를 구성하고, 프로그램을 CPU로 실행하는 방식에 대해서 설명했지만, 목적에 따라서, 최적의 연산방식을 선택하고, 상기 방식에 의거해서 구성하는 것도 가능하다. 예를 들면, 연산 방식으로서, 그 밖에도, 연산을 하드웨어적으로 처리하는 방식과, 하드웨어 및 소프트웨어를 병용하는 방식을 생각할 수 있다. 하드웨어적으로 처리하는 방식에는, 전용회로로 연산회로를 구성하면 좋다. 하드웨어 및 소프트웨어를 병용하는 방식에는, 전용회로, CPU와 메모 리로 연산회로를 구성하고, 전용회로에서 연산처리의 일부분을 행하고, 남은 연산처리의 프로그램을 CPU에서 실행하면 좋다.
다음에, 도 14를 이용해서, 무선 칩의 레이아웃 구성에 대해서 설명한다. 또한, 도 14에 있어서, 도 13에 상당하는 부분에는, 동일한 번호를 붙이고, 설명을 생략한다.
도 14에 있어서, FPC 패드(2707)는, FPC(Flexible Printed Circuit)를 무선 칩(2601)에 붙일 때에 이용하는 전극 패드군이며, 안테나 범프(2708)는, 안테나(도시하지 않다)를 붙이는 전극 패드이다. 또한, 안테나를 붙일 때에는, 안테나 범프(2708)에 과도한 압력이 인가될 가능성이 있다. 따라서, 안테나 범프(2708)의 아래에는, 트랜지스터 등, 회로를 구성하는 부품을 배치하지 않는 것이 바람직하다.
FPC 패드(2707)는, 주로 불량 분석을 할 때에 이용하면 유효하다. 무선 칩에서는, 전원 전압을 통신신호로부터 얻기 위해서, 예를 들면, 안테나나 전원 회로에서 불량이 발생한 경우, 연산회로가 전혀 동작하지 않는다. 이 때문에, 불량 분석이 두드러지게 곤란해진다. 그러나, FPC로부터, FPC 패드(2707)를 통해서 무선 칩(2601)에 전원 전압을 공급하고, 또, 안테나로부터 공급되는 전기신호 대신에, 임의의 전기신호를 입력하는 것으로, 연산회로를 동작시키는 것이 가능하게 된다. 따라서, 불량 분석을 효율적으로 행할 수 있다.
또한, FPC 패드(2707)를 프로버를 이용하는 측정이 가능한 배치로 하면 또한 유효하다. 즉, FPC 패드(2707)에 있어서, 전극 패드를, 프로버의 침의 피치에 맞 추어 배치하는 것으로, 프로버에 의한 측정이 가능하게 된다. 프로버를 이용하는 것으로, 불량 해석을 할 때에, FPC를 붙이는 공수(工數)를 줄일 수 있다. 또, 기판 위에 복수의 무선 칩을 형성한 상태에서도 측정할 수 있으므로, 개개의 무선 칩으로 분단하는 공수도 줄일 수 있다. 또 양산시에, 안테나를 붙이는 공정 직전에, 무선 칩의 양품(良品) 검사를 행할 수 있다. 따라서, 공정의 빠른 단계에서 불량품을 선별할 수 있기 때문에, 생성비용을 삭감할 수 있다.
또한, 실시형태 1, 실시형태 2, 실시예 1 내지 3에서 설명한 누설 소자를, 본 실시예에 있어서의 전원 회로(2609)에 넣을 수 있다. 이러한 구성으로 하는 것으로, 통신신호로부터 전원 전압을 내부에서 생성하는 무선 칩에 있어서, 강대한 통신신호가 주어진 경우에 있어서도, 생성되는 전원 전압을 규정 전압의 범위내에 유지할 수 있다. 따라서, 강전파 공격에 대해서도, 회로가 전기적으로 파괴되지 않고, 신뢰성이 높은 무선 칩을 제공한다.
실시예 5
본 실시예에서는, 본 발명에 있어서의 반도체 장치를 이용하는 시스템예에 대해서, 도 11 및 도 12를 이용해서 설명한다. 본 실시예에서는, 본 발명에 있어서의 반도체 장치로서 무선 칩을 이용한, 시큐리티성이 뛰어난 퍼스널 컴퓨터의 이용자 인증 시스템에 대해서 설명한다.
도 11은, 본 실시예에 있어서의 이용자 인증 시스템의 개요도로, 퍼스널 컴퓨터(2001), 무선 칩(2002)이다. 퍼스널 컴퓨터(2001)에는, 입력장치(2003) 및 리더/라이터(2004)가 접속되어 있다.
퍼스널 컴퓨터(2001) 및 무선 칩(2002)은, 암호용 공통 키(2005)를 가진다. 구체적으로는, 퍼스널 컴퓨터(2001) 및 무선 칩(2002)의 메모리에 공통 키(2005)의 데이터를 각각 격납한다. 공통 키는, 예를 들면, 64비트 내지 128비트의 데이터로, 평문(암호화하기 전의 데이터)의 암호화 및 암호문의 복호에 이용된다. 공통 키는, 정규로 등록된 이용자마다 다른 공통 키가 제작되고, 퍼스널 컴퓨터(2001)는 모두 가지고 있다. 즉, 정규로 등록된 이용자수만큼의 공통키를 퍼스널 컴퓨터(2001)는 가지고 있다. 한편, 무선 칩(2002)은, 정규로 등록된 이용자가 소유하고, 상기한 이용자가 고유의 공통 키만을 가진다. 공통 키는, 다른 사람에게 알려지지 않도록, 보존해야만 한다.
또한, 본 실시예에서는, 암호방식으로서 공통 키 암호방식(ISO/IEC 9798-2 Information technology-Security techniques-Entity authentication-Part 2: Mechanisms using symmetric encipherment algorithms 참조)을 이용하는 경우의 예에 대해서 나타내지만, 공개 키 암호방식(ISO/IEC 9798-3 Information technology-Security techniques-Entity authentication- Part 3: Mechanisms using digital signature techniques 참조) 등, 다른 암호방식에서도 적용할 수 있다.
퍼스널 컴퓨터(2001)는, 공통 키(2005)를 이용해서, 평문을 암호화하는 수단을 가진다. 구체적으로는, 암호화 알고리듬을 실행하는 소프트웨어를 탑재하는 것으로 한다. 또, 무선 칩(2002)은, 공통 키(2005)를 이용해서, 암호문을 복호하는 수단을 가진다. 구체적으로는, 상기 실시형태에서 나타낸 연산회로에 있어서, 복호 알고리듬을 실행한다.
이하, 도 12의 플로차트를 이용하여, 본 실시예에 있어서의 이용자 인증 시스템의 이용방법을 설명한다.
먼저, 이용 희망자가 입력장치를 이용해서, 퍼스널 컴퓨터(2001)에 있어서의 이용자명 및 패스워드를 입력한다(이용자명 입력(2101)). 패스워드는, 정규의 이용자가 사전에 등록해 놓는다. 퍼스널 컴퓨터(2001)는, 입력된 이용자명으로부터 상기하는 공통키를 이용해서, 어떤 평문을 암호화한다(암호 데이터 제작(2102)). 여기에서, 평문은, 특정한 의미를 가진 데이터이어도, 무의미한 데이터이어도 좋다. 다음에는, 암호 데이터를 리더/라이터(2004)로부터 송신한다(암호 데이터 송신(2103)). 무선 칩(2002)은, 암호 데이터를 수신하고, 공통 키(2005)를 이용해서 암호 데이터를 복호하고(복호화 처리(2104)), 복호 데이터를 리더/라이터에 송신한다(복호 데이터 송신(2105)). 퍼스널 컴퓨터(2001)는, 복호 데이터를, 최초의 평문과 비교해서(인증(2106)), 일치한 경우에만, 이용 희망자가 정규로 등록되어 있는 이용자라고 인정해서, 이용 가능하게 한다(평상 이용(2107)).
이상과 같이, 본 실시예에 있어서의 이용자 인증 시스템에서는, 패스워드를 알고, 더욱이 무선 칩을 소유하지 않았으면 컴퓨터를 이용할 수 없다. 따라서, 패스워드뿐인 인증보다 시큐리티성이 대단히 높다. 또, 이용자는, 무선 칩을 휴대하고 있으면, 종래의 패스워드에만 의한 인증과 전혀 변화가 없이, 퍼스널 컴퓨터를 이용할 수 있어, 새로운 부담은 적다.
또한, 본 실시예에서는, 퍼스널 컴퓨터의 이용자 인증에 대해서 설명했지만, 정규로 등록된 이용자만이 이용할 수 있는 다른 시스템에 대해서도 용이하게 적용 할 수 있다. 예를 들면, ATM(Automated Teller Machine 현금자동지불기), CD(Cash Dispenser 현금자동배출기) 등에, 용이하게 적용할 수 있다.
이상과 같은 구성으로 하는 것으로, 본 발명에 있어서의 반도체 장치를 이용한, 상당히 시큐리티성이 높은 이용자 인증 시스템을 저가로 구축할 수 있다.
또한, 본 실시예는, 실시형태 1, 실시형태 2, 실시예 1 내지 실시예 4와 자유롭게 조합해서 실시하는 것이 가능하다.
본 발명에 의해서, 전원 전압을 통신신호로 제작되는 무선 칩에 있어서, 신뢰성이 높은 무선 칩을 제공할 수 있다. 특히, 무선 칩을 박막 트랜지스터에 의해서 형성한 경우에, 본 발명은 유효하다.

Claims (68)

  1. 반도체 장치로서,
    누설 소자를 포함하는, 무선 신호에 의해 전원 전압을 생성하는 전원 회로를 포함하고,
    상기 누설 소자는 상기 누설 소자의 제 1 전기 저항이 상기 누설 소자의 제 2 전기 저항보다 낮아지도록 함으로써, 규정 전압 범위 내로 상기 전원 전압을 유지하며,
    상기 제 1 전기 저항은 상기 규정 전압 범위를 초과하는 전압이 상기 전원 회로 내에 발생할 때의 상기 누설 소자의 저항이고, 상기 제 2 전기 저항은 상기 규정 전압 범위 내의 전압이 상기 전원 회로 내에 발생할 때의 상기 누설 소자의 저항이고, 이에 의해 상기 누설 소자는 상기 전원 전압을 상기 규정 전압 범위 내로 유지하고,
    상기 누설 소자는 게이트 절연막을 포함하는 MIS 커패시터를 포함하며,
    상기 게이트 절연막은 적어도 제 1 영역 및 상기 제 1 영역보다 얇은 막 두께를 갖는 제 2 영역을 갖는, 반도체 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 반도체 장치로서,
    무선 신호에 의해 전원 전압을 생성하는 전원 회로를 포함하고,
    상기 전원 회로는:
    저장 커패시터; 및
    상기 저장 커패시터에 전기적으로 접속되는 누설 소자를 포함하며,
    상기 저장 커패시터에 축적된 전하들은 상기 누설 소자의 제 1 전기 저항이 상기 누설 소자의 제 2 전기 저항보다 낮아지도록 함으로써, 전류로서 상기 누설 소자로 흐르고, 이에 의해 상기 누설 소자는 상기 전원 전압을 규정 전압 범위 내로 유지하고,
    상기 제 1 전기 저항은 상기 규정 전압 범위를 초과하는 전압이 상기 전원 회로 내에 발생할 때의 상기 누설 소자의 저항이고, 상기 제 2 전기 저항은 상기 규정 전압 범위 내의 전압이 상기 전원 회로 내에 발생할 때의 상기 누설 소자의 저항이며,
    상기 누설 소자는 게이트 절연막을 포함하는 MIS 커패시터를 포함하고,
    상기 게이트 절연막은 적어도 제 1 영역 및 상기 제 1 영역보다 얇은 막 두께를 갖는 제 2 영역을 갖는, 반도체 장치.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 반도체 장치로서,
    무선 신호에 의해 전원 전압을 생성하는 전원 회로를 포함하고,
    상기 전원 회로는:
    안테나 및 상기 안테나에 전기적으로 접속되는 공진 커패시터를 포함하는 안테나부;
    상기 안테나에 전기적으로 접속되는 다이오드를 포함하는 정류부; 및
    저장 커패시터 및 상기 저장 커패시터에 전기적으로 접속되는 누설 소자를 포함하는 저장 커패시터부를 포함하며,
    상기 저장 커패시터에 축적된 전하들은 상기 누설 소자의 제 1 전기 저항이 상기 누설 소자의 제 2 전기 저항보다 낮아지도록 함으로써, 전류로서 상기 누설 소자로 흐르고, 이에 의해 상기 누설 소자는 상기 전원 전압을 규정 전압 범위 내로 유지하고,
    상기 제 1 전기 저항은 상기 규정 전압 범위를 초과하는 전압이 상기 전원 회로 내에 발생할 때의 상기 누설 소자의 저항이고, 상기 제 2 전기 저항은 상기 규정 전압 범위 내의 전압이 상기 전원 회로 내에 발생할 때의 상기 누설 소자의 저항이며,
    상기 누설 소자는 게이트 절연막을 포함하는 MIS 커패시터를 포함하고,
    상기 게이트 절연막은 적어도 제 1 영역 및 상기 제 1 영역보다 얇은 막 두께를 갖는 제 2 영역을 갖는, 반도체 장치.
  23. 제 1 항, 제 11 항, 또는 제 22 항 중 어느 한 항에 있어서,
    상기 전원 회로는 절연 표면을 가지는 기판 위에 형성된 반도체 박막을 가지는 박막 트랜지스터로 형성되는, 반도체 장치.
  24. 삭제
  25. 제 22 항에 있어서,
    상기 전원 전압은 상기 저장 커패시터부의 제 1 출력 단자와 제 2 출력 단자간의 전위차인, 반도체 장치.
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
  33. 제 22 항에 있어서,
    상기 정류부는 복수의 상기 다이오드들을 갖는, 반도체 장치.
  34. 반도체 장치로서,
    안테나;
    상기 안테나에 전기적으로 접속되는 다이오드;
    상기 다이오드에 전기적으로 접속되는 저장 커패시터; 및
    상기 저장 커패시터에 전기적으로 접속되는 누설 소자를 포함하고,
    상기 누설 소자는 규정 전압 범위를 초과하는 전압이 인가되었을 때의 제 1 전기 저항 및 상기 규정 전압 범위 내의 전압이 인가되었을 때의 제 2 전기 저항을 가지며,
    상기 제 1 전기 저항은 상기 제 2 전기 저항보다 낮고,
    상기 누설 소자는 게이트 절연막을 포함하는 MIS 커패시터를 포함하며,
    상기 게이트 절연막은 적어도 제 1 영역 및 상기 제 1 영역보다 얇은 막 두께를 갖는 제 2 영역을 갖는, 반도체 장치.
  35. 제 34 항에 있어서,
    상기 누설 소자는 절연 표면을 가지는 기판 위에 형성된 반도체 박막을 가지는 박막 트랜지스터로 형성되는, 반도체 장치.
  36. 삭제
  37. 삭제
  38. 삭제
  39. 삭제
  40. 삭제
  41. 삭제
  42. 삭제
  43. 삭제
  44. 삭제
  45. 반도체 장치로서,
    무선 칩에 전원 전압을 공급하는 회로로서:
    안테나;
    상기 안테나에 전기적으로 접속되는 저장 커패시터; 및
    상기 저장 커패시터에 전기적으로 접속되는 누설 소자를 포함하는, 상기 회로;
    클록 발생 회로;
    복조 회로; 및
    변조 회로를 포함하는, 무선 칩을 포함하고,
    상기 전원 전압을 공급하는 회로는 각 회로에 전압을 공급하며,
    상기 누설 소자는 규정 전압 범위를 초과하는 전압이 상기 무선 칩 내에 발생할 때의 제 1 전기 저항 및 상기 규정 전압 범위 내의 전압이 상기 무선 칩 내에 발생할 때의 제 2 전기 저항을 가지고,
    상기 제 1 전기 저항은 상기 제 2 전기 저항보다 낮고,
    상기 누설 소자는 게이트 절연막을 포함하는 MIS 커패시터를 포함하며,
    상기 게이트 절연막은 적어도 제 1 영역 및 상기 제 1 영역보다 얇은 막 두께를 갖는 제 2 영역을 갖는, 반도체 장치.
  46. 삭제
  47. 삭제
  48. 삭제
  49. 삭제
  50. 삭제
  51. 삭제
  52. 삭제
  53. 삭제
  54. 삭제
  55. 삭제
  56. 반도체 장치로서,
    컨트롤러;
    CPU;
    ROM;
    RAM;
    무선 칩에 전원 전압을 공급하는 회로로서:
    안테나;
    상기 안테나에 전기적으로 접속되는 저장 커패시터; 및
    상기 저장 커패시터에 전기적으로 접속되는 누설 소자를 포함하는, 상기 회로;
    클록 발생 회로;
    복조 회로; 및
    변조 회로를 포함하는, 무선 칩을 포함하고,
    상기 CPU, 상기 ROM, 상기 RAM, 상기 복조 회로, 및 상기 변조 회로는 상기 컨트롤러에 접속되며,
    상기 누설 소자는 규정 전압 범위를 초과하는 전압이 상기 무선 칩 내에 발생할 때의 제 1 전기 저항 및 상기 규정 전압 범위 내의 전압이 상기 무선 칩 내에 발생할 때의 제 2 전기 저항을 가지고,
    상기 제 1 전기 저항은 상기 제 2 전기 저항보다 낮고,
    상기 누설 소자는 게이트 절연막을 포함하는 MIS 커패시터를 포함하며,
    상기 게이트 절연막은 적어도 제 1 영역 및 상기 제 1 영역보다 얇은 막 두께를 갖는 제 2 영역을 갖는, 반도체 장치.
  57. 제 45 항 또는 제 56 항 중 어느 한 항에 있어서,
    상기 무선 칩은 절연 표면을 가지는 기판 위에 형성된 반도체 박막을 가지는 박막 트랜지스터로 형성되는, 반도체 장치.
  58. 제 57 항에 있어서,
    절연 표면을 가지는 상기 기판은 유리 기판, 석영 기판, 플라스틱 기판, 및 SOI 기판 중 어느 하나인, 반도체 장치.
  59. 제 11 항, 제 45 항, 또는 제 56 항 중 어느 한 항에 있어서,
    상기 전원 전압은 상기 저장 커패시터의 제 1 출력 단자와 제 2 출력 단자간의 전위차인, 반도체 장치.
  60. 제 1 항, 제 11 항, 제 22 항, 제 34 항, 제 45 항, 또는 제 56 항 중 어느 한 항에 있어서,
    상기 누설 소자는 N형 MOS 트랜지스터 또는 P형 MOS 트랜지스터를 포함하는, 반도체 장치.
  61. 제 1 항, 제 11 항, 제 22 항, 제 34 항, 제 45 항, 또는 제 56 항 중 어느 한 항에 있어서,
    상기 누설 소자는 N형 메모리 트랜지스터 또는 P형 메모리 트랜지스터를 포함하는, 반도체 장치.
  62. 삭제
  63. 제 1 항, 제 11 항, 제 22 항, 제 34 항, 제 45 항, 또는 제 56 항 중 어느 한 항에 있어서,
    상기 MIS 커패시터는 반도체 박막, 게이트 전극, 및 그들의 사이에 상기 게이트 절연막을 포함하는, 반도체 장치.
  64. 제 1 항, 제 11 항, 제 22 항, 제 34 항, 제 45 항, 또는 제 56 항 중 어느 한 항에 있어서,
    상기 제 2 영역에 있어서의 상기 게이트 절연막의 막 두께는, 상기 제 1 영역의 상기 게이트 절연막의 막 두께의 50% 내지 80%까지의 범위인, 반도체 장치.
  65. 제 1 항, 제 11 항, 제 22 항, 제 34 항, 제 45 항, 또는 제 56 항 중 어느 한 항에 있어서,
    상기 MIS 커패시터는 반도체 박막, 게이트 전극, 및 그들의 사이에 상기 게이트 절연막을 포함하고,
    상기 제 2 영역은 상기 게이트 전극의 단부와 겹치는, 반도체 장치.
  66. 제 1 항, 제 11 항, 제 22 항, 제 34 항, 제 45 항, 또는 제 56 항 중 어느 한 항에 있어서,
    상기 MIS 커패시터는 반도체 박막, 게이트 전극, 및 그들의 사이에 상기 게이트 절연막을 포함하고,
    상기 제 1 영역은 상기 반도체 박막과 겹치고,
    상기 제 2 영역은 상기 반도체 박막의 단부와 겹치는, 반도체 장치.
  67. 제 23 항에 있어서,
    절연 표면을 가지는 상기 기판은 유리 기판, 석영 기판, 플라스틱 기판, 및 SOI 기판 중 어느 하나인, 반도체 장치.
  68. 제 35 항에 있어서,
    절연 표면을 가지는 상기 기판은 유리 기판, 석영 기판, 플라스틱 기판, 및 SOI 기판 중 어느 하나인, 반도체 장치.
KR1020060099477A 2005-10-12 2006-10-12 반도체 장치 KR101301928B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005298244 2005-10-12
JPJP-P-2005-00298244 2005-10-12

Publications (2)

Publication Number Publication Date
KR20070040740A KR20070040740A (ko) 2007-04-17
KR101301928B1 true KR101301928B1 (ko) 2013-09-02

Family

ID=37467435

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060099477A KR101301928B1 (ko) 2005-10-12 2006-10-12 반도체 장치

Country Status (5)

Country Link
US (1) US7973410B2 (ko)
EP (1) EP1777645B1 (ko)
KR (1) KR101301928B1 (ko)
CN (1) CN1983763B (ko)
TW (1) TWI409934B (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7897971B2 (en) * 2007-07-26 2011-03-01 Semiconductor Energy Laboratory Co., Ltd. Display device
JP5388632B2 (ja) 2008-03-14 2014-01-15 株式会社半導体エネルギー研究所 半導体装置
JP4687744B2 (ja) * 2008-05-13 2011-05-25 コニカミノルタビジネステクノロジーズ株式会社 画像形成装置及び画像形成システム
US8224277B2 (en) * 2008-09-26 2012-07-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5319469B2 (ja) * 2008-10-03 2013-10-16 株式会社半導体エネルギー研究所 Ｒｆｉｄタグ
TWI535028B (zh) * 2009-12-21 2016-05-21 半導體能源研究所股份有限公司 薄膜電晶體
KR101836067B1 (ko) * 2009-12-21 2018-03-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막 트랜지스터와 그 제작 방법
US8476744B2 (en) 2009-12-28 2013-07-02 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor with channel including microcrystalline and amorphous semiconductor regions
US9230826B2 (en) 2010-08-26 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Etching method using mixed gas and method for manufacturing semiconductor device
US8704230B2 (en) 2010-08-26 2014-04-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000348152A (ja) * 1999-06-09 2000-12-15 Hitachi Ltd 非接触ｉｃカード
JP2002319007A (ja) * 2001-04-19 2002-10-31 Matsushita Electric Ind Co Ltd 半導体集積回路とこれを搭載した非接触型情報媒体
JP2005204493A (ja) * 2003-12-19 2005-07-28 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の駆動方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB878922A (en) * 1958-11-25 1961-10-04 Marconi Wireless Telegraph Co Improvements in or relating to protective circuit arrangements
NO870996L (no) * 1986-04-04 1987-10-05 Siemens Ag Koblingsanordning til aa verne en forbruker mot overspenninger.
US5946561A (en) * 1991-03-18 1999-08-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for forming the same
US6975296B1 (en) 1991-06-14 2005-12-13 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method of driving the same
JP2866016B2 (ja) * 1994-12-22 1999-03-08 三菱電機株式会社 Ｉｃカードのリード・ライト装置の変調器、その復調器
JP3362566B2 (ja) * 1995-06-16 2003-01-07 ソニー株式会社 Ｓｉ３Ｎ４膜の形成方法
SG54559A1 (en) 1996-09-13 1998-11-16 Hitachi Ltd Power transmission system ic card and information communication system using ic card
US20010000414A1 (en) * 1998-02-05 2001-04-26 Hiroyuki Fukayama MIS variable capacitor and temperature-compensated oscillator using the same
WO1999056374A1 (en) * 1998-04-15 1999-11-04 Tyco Electronics Corporation Protection systems for rechargeable elements
US6147605A (en) * 1998-09-11 2000-11-14 Motorola, Inc. Method and apparatus for an optimized circuit for an electrostatic radio frequency identification tag
JP2000149194A (ja) 1998-11-12 2000-05-30 Toshiba Corp 駐車管理システム
US6427067B1 (en) 1999-06-10 2002-07-30 The Whitaker Corporation Detector driven bias circuit for power transistors
US6478395B2 (en) * 1999-12-01 2002-11-12 Seiko Epson Corporation Liquid jetting apparatus
JP2001216780A (ja) * 2000-01-31 2001-08-10 Fujitsu Ltd 半導体装置の駆動電力供給方法、半導体装置、半導体記憶装置の駆動電力供給方法及び半導体記憶装置
JP4118485B2 (ja) 2000-03-13 2008-07-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4718677B2 (ja) 2000-12-06 2011-07-06 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
US7592980B2 (en) 2002-06-05 2009-09-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP3803085B2 (ja) * 2002-08-08 2006-08-02 株式会社日立製作所 無線ｉｃタグ
US7019617B2 (en) * 2002-10-02 2006-03-28 Battelle Memorial Institute Radio frequency identification devices, backscatter communication device wake-up methods, communication device wake-up methods and a radio frequency identification device wake-up method
US7030481B2 (en) * 2002-12-09 2006-04-18 Internation Business Machines Corporation High density chip carrier with integrated passive devices
EP1437683B1 (en) * 2002-12-27 2017-03-08 Semiconductor Energy Laboratory Co., Ltd. IC card and booking account system using the IC card
DE10306689A1 (de) 2003-02-11 2004-08-19 Atmel Germany Gmbh Schaltungsanordnung zur Signaldetektion
JP4574130B2 (ja) 2003-06-18 2010-11-04 株式会社半導体エネルギー研究所 半導体装置、電子機器
US7042290B2 (en) * 2003-09-16 2006-05-09 Texas Instruments Incorporated Output stage circuit for an operational amplifier
US7551058B1 (en) * 2003-12-10 2009-06-23 Advanced Design Consulting Usa, Inc. Sensor for monitoring environmental parameters in concrete
TWI457835B (zh) * 2004-02-04 2014-10-21 Semiconductor Energy Lab 攜帶薄膜積體電路的物品
JP4641741B2 (ja) * 2004-05-28 2011-03-02 三菱電機株式会社 半導体装置
US7406297B2 (en) 2005-05-30 2008-07-29 Semiconductor Energy Laboratory Co., Ltd. Clock generation circuit and semiconductor device provided therewith
EP1748344A3 (en) 2005-07-29 2015-12-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000348152A (ja) * 1999-06-09 2000-12-15 Hitachi Ltd 非接触ｉｃカード
JP2002319007A (ja) * 2001-04-19 2002-10-31 Matsushita Electric Ind Co Ltd 半導体集積回路とこれを搭載した非接触型情報媒体
JP2005204493A (ja) * 2003-12-19 2005-07-28 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の駆動方法

Also Published As

Publication number Publication date
US20070080374A1 (en) 2007-04-12
EP1777645A2 (en) 2007-04-25
EP1777645A3 (en) 2011-08-24
CN1983763A (zh) 2007-06-20
US7973410B2 (en) 2011-07-05
TW200729454A (en) 2007-08-01
KR20070040740A (ko) 2007-04-17
CN1983763B (zh) 2011-09-28
TWI409934B (zh) 2013-09-21
EP1777645B1 (en) 2014-11-26

Similar Documents

Publication Publication Date Title
KR101301928B1 (ko) 반도체 장치
EP2890040B1 (en) Apparatus and method for processing authentication information
KR101293509B1 (ko) 반도체 장치
US9292710B2 (en) Apparatus and method for generating identification key
TWI276001B (en) Semiconductor device having identification number, manufacturing method thereof and electronic device
US20160048704A1 (en) Secure Semiconductor Device Having Features to Prevent Reverse Engineering
KR101663341B1 (ko) 식별키 생성 장치 및 방법
JP2008015802A (ja) 情報処理システム、情報処理装置および方法
EP3043281B1 (en) Device and method for generating identification key
US20030154389A1 (en) Method and arrangement for increasing the security of circuits against unauthorized access
JP2001244414A (ja) 半導体集積回路
JP2009536389A (ja) 回路装置付きセンサ
JP5105817B2 (ja) 半導体装置
TWI430182B (zh) 積體電路及電子設備
KR101489088B1 (ko) 식별키 생성 장치 및 방법
JP2002368737A (ja) ネットワーク認証システムおよび方法ならびにプログラム、サービス提供装置、認証局、ユーザ端末
JP4906076B2 (ja) 半導体装置
JP2005100205A (ja) 非接触ｉｃタグのデータ暗号化・復号化方法およびシステムおよび非接触ｉｃタグ
JP2005165511A (ja) 半導体装置
CN113919468A (zh) 内部电压发生器和包括该发生器的智能卡
KR20190035641A (ko) 식별 키 생성 장치 및 방법
GB2485846A (en) A tactile-membrane switch for a radio-frequency identification tag (RFID)
JP2006133850A (ja) 認証システム及び方法、並びにｉｄカード

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160722

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20170804

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20180730

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20190729

Year of fee payment: 7