JP4574130B2 - 半導体装置、電子機器 - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は、トランジスタなどの半導体素子を用いた半導体装置に関し、より詳しくは、静電破壊による影響を抑制するために保護手段を設けた半導体装置に関する。
【0002】
【従来の技術】
導体、半導体、絶縁体のいずれの物体及び空気には摩擦や接触等により発生した静電気が帯電する。前記物体が強く帯電すると、静電気放電が生じ、この現象が入力端子などの解放されたノードに対して生じると、基板上に作製された微細な半導体素子は劣化或いは破壊されてしまう。これを静電破壊とよぶ。このような静電破壊を防止するため、基板上に形成された回路(以下内部回路と表記)は、保護回路及びFPCを介して外付けのIC(以下外部回路と表記)と接続される。保護回路は外部回路から内部回路に供給する電圧・電流などを検出し、異常時には内部回路の破損を防止するために、電圧や電流値を制御する。
【0003】
ところで、近年、発光素子を有する半導体装置の開発が活発に進められている。前記半導体装置は、既存の液晶表示装置がもつ利点の他、応答速度が速く動画表示に優れ、なおかつ視野角が広いなどの特徴を有する。この半導体装置は、発光素子とトランジスタを具備した画素を複数有しており、画素において、発光素子と直列に接続されたトランジスタは、発光素子の発光又は非発光を制御する役目を担う。
【0004】
また、発光素子を駆動するトランジスタには、その高い電界効果移動度から結晶質半導体(ポリシリコン)を用いることが好適である。しかしながら、ポリシリコンを用いたトランジスタは、結晶粒界に形成される欠陥に起因してその特性にバラツキが生じやすい。従って、トランジスタのドレイン電流にバラツキが生じていた場合、入力された信号電圧が同じであっても、そのドレイン電流が画素毎に異なってしまい、結果的に輝度ムラが生じてしまう。このような輝度ムラを改善するため、ゲート・ソース間電圧VGSに応じたドレイン電流を流すために、駆動用トランジスタを飽和領域で動作させるものがある(例えば特許文献1参照)。
【0005】
【特許文献1】
特開2002-108285号公報
【0006】
【発明が解決しようとする課題】
発光素子を有する半導体装置を作製する場合、まず基板上にトランジスタを作製し、その後発光素子を作製する。より詳しくは、まず基板上にトランジスタを作製し、次いでトランジスタのソース領域及びドレイン領域と電気的に接続するように、配線を作製する。続いて、前記配線と電気的に接続するように発光素子の画素電極を作製する。この工程まで経た状態は、画素電極が露出した状態であるため、該画素電極には静電気が帯電されやすい。特にドライエッチングや電子ビーム蒸着などの荷電粒子が伴う作製工程では、画素電極がアンテナとなって静電破壊が誘発されやすい。画素電極に帯電した電荷の急激な放電は、前記画素電極に接続された半導体素子の劣化或いは破壊につながる。また、画素電極まで作製した基板を搬送する際には、基板上の画素電極が剥き出しの状態であるため、仮に基板搬送中に静電気が発生した場合、画素電極を介して静電破壊を引き起こす可能性が有る。
【0007】
上記の実情を鑑み、本発明は、発光素子を有する半導体装置において、作製工程中の静電破壊を防止した半導体装置を提供することを課題とする。より詳しくは、画素電極まで作製した状態における静電破壊を防止した半導体装置を提供することを課題とする。
【0008】
また、駆動用トランジスタの飽和領域におけるドレイン電流IDSは、IDS=β(VGS−VTH2/2の式で与えられる。この式から、ドレイン電流IDSは、ゲート・ソース間電圧VGSの僅かな変化に対して大きく影響を受けることが分かる。つまり、発光素子が発光している期間には、駆動用トランジスタのゲート・ソース間電圧VGSが変化しないようにする必要がある。従って、駆動用トランジスタのゲート・ソース間に設けられた容量素子の容量値を大きくするか、又はスイッチング用トランジスタのオフ電流を低く抑制することが必要となる。しかしながら、容量値を大きくすることと、オフ電流を低くすることの両方の要求を満たすことは、作製工程において困難である。
【0009】
上記の実情を鑑み、本発明は、駆動用トランジスタのゲート・ソース間に設けられた容量素子の容量値を大きくしたり、スイッチング用トランジスタのオフ電流を低く抑制したりする必要がなく、なおかつ駆動用トランジスタの特性バラツキに起因した発光素子の輝度ムラを改善した半導体装置を提供することを課題とする。
【0010】
【課題を解決するための手段】
上述した従来技術の課題を解決するために、本発明においては以下の手段を講じる。
【0011】
本発明は、発光素子及び駆動用トランジスタ、並びに前記発光素子と前記駆動用トランジスタの間に配置された保護手段(保護回路)を有し、前記保護手段は抵抗素子、容量素子及び整流素子から選択された1個又は複数個を有する半導体装置を提供する。より詳しくは、発光素子の画素電極と、駆動用トランジスタのソース電極又はドレイン電極との間に、前記保護手段が配置された半導体装置を提供する。なお前記駆動用トランジスタとは、発光素子に流れる電流量を制御する役目を担うトランジスタであり、仮に保護手段が配置されない場合に、そのソース電極又はドレイン電極が発光素子の画素電極と直接接続するトランジスタに相当する。また前記整流素子とは、整流作用を有する素子であり、例えばドレイン電極とゲート電極が接続されたトランジスタやダイオードなどに相当する。
【0012】
保護手段として抵抗素子を用いる場合、該抵抗素子を画素電極とトランジスタのソース電極又はドレイン電極の間に配置して、該画素電極に帯電した電荷が一度に且つ直接トランジスタに供給されないようにすることで、該トランジスタのソース電極又はドレイン電極の電位の急激な変動を緩和する。このときの抵抗素子は、数十kΩ〜数百kΩの抵抗値を有し、好ましくは20〜50kΩの抵抗値を有する。または、発光素子の抵抗値の1%以下の抵抗値を有する。
【0013】
保護手段として容量素子を用いる場合、該容量素子は画素電極に帯電した電荷を充電又は放電し、該電荷を容量素子とトランジスタに分配することで、該トランジスタのソース電極又はドレイン電極の電位の急激な変動を緩和する。このときの容量素子は、数十〜数百fFの容量値を有し、好ましくは100〜200fFの容量値を有する。
【0014】
保護手段として、ドレイン電極とゲート電極が接続され、ソース電極が電源線に接続されたトランジスタを用いる場合、前記画素電極に帯電した電荷を前記電源線に放電することで、前記画素電極の電位を前記電源線の電位と同電位もしくはそれに準ずる電位に設定する。このようにして、前記画素電極に帯電した電荷に起因したトランジスタのソース電極又はドレイン電極の電位の急激な変動を緩和する。
【0015】
保護手段として、一方の電極が画素電極に接続され、他方の電極が電源線に接続されたダイオードを用いる場合、前記画素電極に帯電した電荷を前記電源線に放電することで、前記画素電極の電位を前記電源線の電位と同電位に設定する。
このようにして、画素電極に帯電した電荷に起因したトランジスタのソース電極又はドレイン電極の電位の急激な変動を緩和する。
【0016】
上記構成を有する本発明は、画素電極に帯電した電荷によるトランジスタのソース電極又はドレイン電極の電位の急激な変動を緩和し、静電破壊を防止する。
また本発明は、作製工程中における静電破壊、特に画素電極まで作製した状態における静電破壊を防止する。
【0017】
本発明は、駆動用トランジスタのゲート電極を一定の電位に保持した配線に接続することにより、このゲート電極の電位を固定にする。また、駆動用トランジスタを飽和領域で動作させることにより、常に電流を流せる状態にする。そして、駆動用トランジスタと直列に接続させ、線形領域で動作する電流制御用トランジスタを新たに配置し、この電流制御用トランジスタのゲート電極には、スイッチング用トランジスタを介して、画素の点灯又は非点灯の情報を伝えるビデオ信号を入力する。
【0018】
線形領域で動作する電流制御用トランジスタのソース・ドレイン間電圧VDSの値は小さい。そのため、電流制御用トランジスタのゲート・ソース間電圧VGSの僅かな変動は、発光素子に流れる電流値には影響を及ぼさない。従って、発光素子に流れる電流値は、飽和領域で動作する駆動用トランジスタにより決定される。
【0019】
上記構成を有する本発明は、駆動用トランジスタのゲート・ソース間に設けられた容量素子の容量値を大きくしたり、スイッチング用トランジスタのオフ電流を低く抑制したりする必要がなく、なおかつ駆動用トランジスタの特性バラツキに起因した発光素子の輝度ムラを改善して画質を高めた半導体装置を提供することができる。
【0020】
【発明の実施の形態】
(実施の形態1)
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。
【0021】
本発明の半導体装置の一画素における回路図について、図1を用いて説明する。図1(A)に示す画素は、列方向に信号線21及び電源線22、23、行方向に走査線24が配置される。また、スイッチング用トランジスタ11(以下トランジスタ11と表記)、駆動用トランジスタ13(以下トランジスタ13と表記)、電流制御用トランジスタ14(以下トランジスタ14と表記)、保護手段15及び発光素子16を有する。発光素子16の一方の電極は、対向電源25に接続される。
【0022】
図1(B)に示す画素は、トランジスタ13のゲート電極が、行方向に配置された電源線26に接続される点が異なっており、それ以外は図1(A)に示す画素と同じ構成である。つまり、図1(A)(B)に示す両画素は、同じ等価回路図を示す。しかしながら、行方向に電源線23が配置される場合(図1(A))には、電源線23は走査線21及び電源線22と同じレイヤーの導電体で形成され、列方向に電源線26が配置される場合(図1(B))には、電源線26は走査線24と同じレイヤーの導電体で形成される。本実施の形態では、電源線23と電源線26のみに注目し、これらを作製するレイヤーが異なることを表すために、図1(A)(B)として分けて記載する。
【0023】
図1(A)(B)に示す画素の特徴として、トランジスタ13と発光素子16の間に保護手段15が設けられる点が上げられる。保護手段15は、抵抗素子、容量素子及び整流素子から選択された1個又は複数個に相当し、整流素子は、ドレイン電極とゲート電極が接続されたトランジスタ、又はダイオードに相当する。
【0024】
保護手段15として、抵抗素子30を用いる場合(図1(C))、抵抗素子30を画素電極とトランジスタ13のソース電極又はドレイン電極の間に配置して、画素電極に帯電した電荷が一度に且つ直接トランジスタに供給されないようにすることで、トランジスタ13のソース電極又はドレイン電極の電位の急激な変動を緩和する。このときの抵抗素子30は、数十kΩ〜数百kΩの抵抗値を有し、好ましくは20〜80kΩの抵抗値を有する。又は、発光素子の抵抗値の1%以下の抵抗値を有する。抵抗素子30を構成する材料としては、半導体や、ゲート電極や配線を構成する金属等を用いればよく、画素内における形状は特に限定されない。
【0025】
保護手段15として、容量素子31を用いる場合(図1(D))、容量素子31は画素電極に帯電した電荷を充電又は放電し、該電荷を容量素子とトランジスタ13に分配することで、トランジスタ13のソース電極又はドレイン電極の電位の急激な変動を緩和する。このときの容量素子31は、数十〜数百fFの容量値を有し、好ましくは100〜200fFの容量値を有する。容量素子31を構成する材料としては、半導体、ゲート電極や配線を構成する金属等を用いればよく、画素内における形状は特に限定されない。なお、図1(D)では、容量素子31の一方の電極がトランジスタ13のゲート電極に接続されているが、本発明はこれに限定されず、トランジスタ14のゲート電極に接続されていてもよい。
【0026】
保護手段15として、ゲート電極とドレイン電極が接続され、ソース電極が配線に接続されたトランジスタ32を用いる場合(図1(E)、(F))、画素電極に帯電した電荷を配線に放電することで、画素電極の電位を配線の電位と同電位もしくはそれに準ずる電位に設定する。前記配線とは、トランジスタ32のソース電極が接続された配線に相当し、例えば、一定の電位に保たれた配線である電源線22、23、25、26のいずれかの配線に相当する。また、トランジスタ32としてN型を示すが、本発明はこれに限定されず、P型を用いてもよい。
さらに、図1(E)に示すように、トランジスタ32のゲート電極及びドレイン電極が発光素子16の一方の電極に接続されていてもよいし、図1(F)に示すように、トランジスタ32のソース電極が発光素子16の一方の電極に接続されていてもよい。このようにして、画素電極に帯電した電荷に起因した駆動用トランジスタ13のソース電極又はドレイン電極の電位の急激な変動を緩和する。
【0027】
保護手段15として、一方の電極が画素電極に接続され、他方の電極が配線に接続されたダイオード33を用いる場合(図1(G)、(H))、画素電極に帯電した電荷を電源線25に放電することで、画素電極の電位を配線の電位と同電位に設定する。前記配線とは、ダイオード33の一方の電極が接続された配線に相当し、例えば、一定の電位に保たれた配線である電源線22、23、25、26に相当する。また、図1(G)(H)に示すように、ダイオード33の向きは特に限定されない。このようにして、画素電極に帯電した電荷に起因したトランジスタのソース電極又はドレイン電極の電位の急激な変動を緩和する。
【0028】
保護手段15として、抵抗素子34及び容量素子35を用いる場合(図1(G))、抵抗素子34及び容量素子35は画素電極に帯電した余分な電荷に起因した駆動用トランジスタ13の電位の急激な変動を緩和する。このように、保護手段35として、抵抗素子、容量素子及び整流素子から選択された1個のみを用いる場合だけでなく、複数個を用いてもよい。つまり、図1(C)〜(I)に示した保護回路の構成はどのように組み合わせてもよい。
【0029】
また、上記以外の図1(A)(B)に示す画素の特徴として、画素内にトランジスタ13、14が直列に接続されており、トランジスタ13のチャネル長L13、チャネル幅W13、トランジスタ14のチャネル長L14、チャネル幅W14は、L13/W13:L14/W14=5〜6000:1を満たすように設定される点が挙げられる。一例として、L13が500μm、W13が3μm、L14が3μm、W14が100μmの場合がある。
【0030】
なお、トランジスタ13は、飽和領域で動作し発光素子16に流れる電流値を制御する役目を有し、トランジスタ14は線形領域で動作し発光素子16に対する電流の供給を制御する役目を有する。両トランジスタは同じ導電型を有していると作製工程上好ましい。またトランジスタ13には、エンハンスメント型だけでなく、ディプリーション型のトランジスタを用いてもよい。上記構成を有する本発明は、トランジスタ14は線形領域で動作するために、トランジスタ14のVGSの僅かな変動は発光素子16の電流値に影響を及ぼさない。つまり、発光素子16の電流値は、飽和領域で動作するトランジスタ13により決定される。
【0031】
また、トランジスタ11は、画素に対するビデオ信号の入力を制御するものであり、トランジスタ11がオンして、画素内にビデオ信号が入力されると、容量素子にそのビデオ信号が保持される。なお、ビデオ信号を保持する容量としてゲート容量を用いているため、容量素子を設けていない構成を示すが、本発明はこれに限定されず、図1(A)(B)に示すように、明示的に容量素子を設けてもよい。
【0032】
発光素子16は、2つの電極間に電界発光層が挟まれた構造を有し、順バイアス方向の電圧が印加されるように、画素電極と対向電極の間(陽極と陰極の間)に電位差が設けられる。電界発光層は有機材料や無機材料等の広汎に渡る材料により構成され、この電界発光層におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光(蛍光)と、三重項励起状態から基底状態に戻る際の発光(リン光)とが含まれる。
【0033】
上記のように保護手段を有する本発明は、画素電極に帯電した電荷によるトランジスタのソース電極又はドレイン電極の電位の急激な変動を緩和し、静電破壊を防止した半導体装置を提供することができる。また、飽和領域で動作する駆動用トランジスタと、線形領域で動作する電流制御用トランジスタが直列に配置された画素を有する本発明は、トランジスタの特性バラツキに起因した発光素子の輝度ムラを改善して画質を高めた半導体装置を提供することができる。
【0034】
(実施の形態2)
本発明の半導体装置の一画素における回路図について、図2を用いて説明する。図2(A)に示す画素は、列方向に信号線21及び電源線22、23、行方向に走査線24、27が配置される。また、トランジスタ11、トランジスタ13、トランジスタ14、消去用トランジスタ28(以下トランジスタ28と表記)、容量素子12、保護手段15及び発光素子16を有する。発光素子16の一方の電極は、対向電源25に接続される。
【0035】
図2(A)に示す画素は、容量素子12、トランジスタ28及び走査線27を追加している点以外は、図1(A)に示す画素構成と同じであるため、ここでは詳しい説明を省略する。同様に、図2(B)に示す画素は、容量素子12、トランジスタ28及び走査線27を追加している点以外は、図1(B)に示す画素構成と同じであるため、ここでは詳しい説明を省略する。
【0036】
トランジスタ28は、新たに配置される走査線27によりオン又はオフが制御される。トランジスタ28がオンになると、容量素子12に保持された電荷が放電して、トランジスタ14がオフする。つまり、トランジスタ28の配置により、強制的に発光素子16に電流が流れない状態を作ることができる。
【0037】
上記構成により、全ての画素に対する信号の書き込みを待つことなく、書き込み期間の開始と同時又は直後に点灯期間を開始することができるため、デューティ比が向上する。
【0038】
(実施の形態3)
発光素子は、2つの電極間に電界発光層が挟まれた構造を有し、パターン加工された第1の導電膜(第1の電極)上に電界発光層を形成し、該電界発光層上の全面を覆うように第2の導電膜(第2の電極)を形成する。この場合、電界発光層上に形成された第2の導電膜に熱処理を施すことにより低抵抗化を図ることが好適であるが、電界発光層は耐熱性が低く、高温の熱処理を行うことができない。従って、抵抗値の相違により、端部と中心部とで両電極間に印加される電圧値が異なり、そのために画質不良や消費電力の増加が生じる場合がある。ここでは、このような問題点を鑑み、電界発光層上の導電膜に、補助的な導電膜(配線)を接続することにより、該導電膜の低抵抗化を図る実施の形態について図面を用いて説明する。
【0039】
パネルにおける配線の引き回しの方法、特に高電位電圧VDDと同電位である電源線(以下アノード線と表記)と、低電位電圧VSSと同電位である電源線(以下カソード線と表記)の引き回しの方法について、図12を用いて説明する。
なお、図12では、画素部104において列方向に配置される配線のみを図示する。
【0040】
図12(A)はパネルの上面図を示したものであり、基板100上にマトリクス状に複数の画素105が配置された画素部104、該画素部104の周辺に信号線駆動回路101、走査線駆動回路102、103が配置される。これらの駆動回路の個数は特に限定されず、画素105の構成に応じて適宜変更される。
【0041】
画素部104内において列方向に配置された信号線111は、信号線駆動回路101と接続する。同様に、列方向に配置された電源線112〜114は、アノード線107〜109のいずれかと接続する。また同様に、列方向に配置された補助配線110は、カソード線106と接続する。アノード線107〜109及びカソード線106は、画素部104とその周辺に配置された駆動回路の周りを囲むように引き回されて、FPCの端子と接続する。
【0042】
アノード線107〜109は、RGBのいずれかの色に対応したものである。
これは、各アノード線107〜109の電位を変えることで、各色間で生じる輝度バラツキの補正を目的としたものである。つまり、発光素子の電界発光層の電流密度が各色で異なるために、同じ電流値を流しても各色で輝度が異なってしまう問題を改善するものである。なお、ここでは、RGBで電界発光層を塗り分ける場合を想定しているが、カラー化の方法として、白色を発光する発光素子とカラーフィルタを用いる方法など、各色での電流密度の相違が問題とならない方法を採用した場合やモノクロ表示を行う場合には、アノード線を複数本設ける必要はない。
【0043】
図12(B)はマスクレイアウト図を簡単に示したものであり、信号線駆動回路101の周囲にアノード線107〜109、カソード線106が配置され、アノード線107〜109は、画素部105内において列方向に配置された電源線112〜114と接続する。図示するように、カソード線106と補助配線110は同じレイヤーの導電体により形成される。
【0044】
そして、カソード線106及び補助配線110を形成後、発光素子の第1の導電膜(第1の電極)が形成される。その後絶縁膜(土手ともよばれる)が形成され、続いて、カソード線106及び補助配線110の上方に位置する領域に開口部が設けられる。この開口部の形成により、カソード線106と補助配線110は露出した状態となり、この状態で、該開口部には積層しないように、電界発光層が形成される。その後、第2の導電膜(第2の電極)が、電界発光層、カソード線106及び補助配線110上に積層して形成される。従って、第2の導電膜は、カソード線106及び補助配線110と電気的に接続するように形成され、本実施の形態では、この構成を大きな特徴とする。本特徴により、電界発光層を覆うように形成される第2の導電膜の低抵抗化を図ることができるため、この第2の導電膜の抵抗値に起因した画質不良、消費電力の増加を改善することができる。本特徴は、数十インチの大型のパネルを作製する場合に特に有効であり、これは、パネルのインチ数が大きくなる程、その抵抗値が問題になるためである。
【0045】
なお、本実施の形態では、第2の導電膜がカソード線に接続された場合を例に挙げるが、本発明はこれに限定されない。第2の導電膜は、アノード線に接続してもよく、この場合は、発光素子の対向電極が陽極となるように設定する。
【0046】
なお、補助配線110を形成するレイヤーは、図12に示すように列方向に配置される信号線と同じレイヤーの導電体に限らず、行方向に配置される走査線と同じレイヤーの導電膜を用いてもよい。また、補助配線110と第2の導電膜とのコンタクト(接続)は、列方向に線状に設けてもよいし、点状に設けてもよいし、それらを組み合わせてもよい。また行方向に線状に設けてもよいし、点状に設けてもよいし、それらを組み合わせてもよい。そこで、以下には、いくつかの場合を例に挙げて、そのマスクレイアウト図について、図13〜図15を用いて説明する。
【0047】
まず、補助配線110と信号線111を同じレイヤーの導電体で形成し、線状に形成された開口部を介して、補助配線110と第2の導電膜が接続する場合について図13を用いて説明する。図13において、画素部104には複数の画素105がマトリクス状に配置され、またこの画素部104には列方向に信号線111と補助配線112、行方向に走査線128が配置される。この補助配線112はカソード線106と接続される。なお、補助配線110とカソード線106は、同じレイヤーの導電体により形成される配線であるが、ここでは、画素部105内に配置される配線を補助配線110とよび、それ以外の領域に配置される配線をカソード線106とよぶ。
【0048】
そして、カソード線106と補助配線110の上方には線状の開口部120が形成され、この開口部120を介して、補助配線110及びカソード線116と第2の導電膜とが接続する。この場合、補助配線100は、線状に形成された開口部120を介して、第2の導電膜と接続する。
【0049】
次いで、カソード線106の上方に線状の開口部122が形成され、補助配線110上に点状の開口部123が形成された場合について、図14を用いて説明する。この場合、補助配線110は、点状に形成された開口部123を介して、第2の導電膜と接続する。それ以外は、図13の構成と同じであるため、ここでは説明を省略する。
【0050】
最後に、補助配線124と走査線128を同じレイヤーの導電体で形成し、点状に形成された開口部を介して、補助配線124と第2の導電膜が接続する場合について図15を用いて説明する。図15において、画素部104には複数の画素105がマトリクス状に配置され、また画素部104には列方向に信号線111、行方向に走査線128と補助配線124が配置される。この補助配線124は、カソード線126と接続される。補助配線124とカソード線126は、別のレイヤーの導電体により形成され、コンタクトホールを介して接続される。
【0051】
そして、カソード線126の上方に線状の開口部125が形成され、補助配線124の上方に点状の開口部127が形成され、これらの開口部を介して、カソード線126、補助配線124及び第2の導電膜とが接続する。この場合には、補助配線124は、点状に形成された開口部127を介して、第2の導電膜と接続する。
【0052】
このように、補助配線は、列方向に配置される配線(例えば信号線)と同じレイヤーの導電体で形成する方法(図13、14)と、行方向に配置される配線(例えば走査線)と同じレイヤーの導電体で形成する方法(図15)が主な方法として挙げられ、これらの方法は新たにマスクを作製する必要がない。従って、マスクの増加に伴う作製費用の上昇や信頼性の低減といった問題を回避することができる。また、補助配線と第2の導電膜とのコンタクトを点状に設けた場合、該コンタクトの形成箇所を画素の端部に配置すると、開口部の低減を抑制することができ、より明るい画像を提供することができる。
【0053】
次に、基板上にトランジスタ及び発光素子、並びに補助配線が設けられたときの断面構造について、図16を用いて説明する。より詳しくは、列方向に配置される配線と同じレイヤーで補助配線を作成したときの断面構造(図16(A))と、行方向に配置される配線と同じレイヤーで補助配線を作成したときの断面構造(図16(B))について説明する。
【0054】
図16(A)において、絶縁表面を有する基板201上に駆動用トランジスタ203が設けられ、該駆動用トランジスタ203のソース配線又はドレイン配線と接続するように、第1の導電膜(第1の電極、画素電極)221、電界発光層222及び第2の導電膜(第2の電極、対向電極)223が設けられる。第1の導電膜221、電界発光層222及び第2の導電膜223の積層体が発光素子225に相当する。第2の導電膜223上には保護膜224が設けられる。
【0055】
この構造では、駆動用トランジスタ203のソース配線及びドレイン配線を形成する際、同時に補助配線204と信号線205を形成する。次に第1の導電膜221を形成し、該第1の導電膜上に絶縁膜207を形成する。次に、絶縁膜207の所定の箇所に開口部を形成する。より詳しくは、第1の導電膜221の上方と補助電極204の上方に開口部を形成する。その後、電界発光層223を形成し、続いて、第2の導電膜223を全面に形成する。その際、第1の導電膜221と補助電極204は露出した状態になっているため、第2の導電膜223は、電界発光層222と補助配線204上に積層して形成される。このようにして、図16(A)に示す断面構造が完成する。
【0056】
図16(B)において、206が補助配線であり、駆動用トランジスタ203のゲート電極と同じレイヤーで形成される。それ以外は、上記の図16の構造と同じであるため、ここでは説明を省略する。但し、第2の導電膜223を形成する際には、この補助配線206とコンタクトするように、絶縁膜207、208に開口部を形成して露出させておく必要がある。
【0057】
続いて、上記の図16とは異なる断面構造について、図17を用いて説明する。
【0058】
図17(A)において、絶縁表面を有する基板230上に駆動用トランジスタ231が設けられ、該駆動用トランジスタ231のソース電極又はドレイン電極と接続する配線232上に絶縁膜240が設けられ、該絶縁膜240上に接続配線233、補助配線234が設けられる。接続配線233及び補助配線234上に絶縁膜241が設けられ、該絶縁膜241上に第1の導電膜235、電界発光層236及び第2の導電膜237が設けられる。第1の導電膜235、電界発光層236及び第2の導電膜237の積層体が発光素子238に相当する。
【0059】
図17(B)において、絶縁表面を有する基板230上に駆動用トランジスタ231が設けられ、該駆動用トランジスタ231のソース電極又はドレイン電極と接続する配線251と補助配線252が設けられる。配線251と補助配線253上に絶縁膜253が形成され、所定の箇所に開口部が形成された後、第1の導電膜(画素電極)254が設けられ、該第1の導電膜254上に絶縁膜258が設けられる。絶縁膜258の所定の箇所に開口部が形成された後、電界発光層255、256が形成される。次に、電界発光層255、256上に第2の導電膜(対向電極)257が形成される。
【0060】
図17(B)に示す構成では、補助配線252上の電界発光層256の膜厚は薄く、また蒸着法で形成されるため、補助配線252の側面までには形成されない。本構成はその点を活用しており、そのために、補助配線252の側面と導電体257とは電気的に接続される。
【0061】
なお、本発明の半導体装置は、駆動用トランジスタと発光素子との間に保護手段が具備される点を特徴としているが、上記の図16、17においては、前記保護手段の記載を省略している。
【0062】
発光素子を構成する一対の電極は、一方は陽極、他方は陰極に相当する。陽極及び陰極には、金属、合金、電気伝導体化合物及びこれらの混合物といった材料を用いることが好ましく、陽極には仕事関数の大きい材料、陰極には仕事関数の小さい材料を用いる。陽極と陰極の間に挟まれる電界発光層は、有機材料、無機材料の広汎に渡る材料により形成され、この電界発光層におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光(蛍光)と、三重項励起状態から基底状態に戻る際の発光(リン光)とが含まれる。
【0063】
また、絶縁膜には、有機材料、無機材料のいずれの材料を用いてもよい。但し、有機材料は、その吸湿性に問題があるため、窒化珪素膜などのバリア膜を設けるとよい。有機材料のうち、レジスト材料は、アクリルやポリイミドといった他の有機材料よりも低コストで、コンタクトホールの径が小さく、且つ吸湿性が低いため、バリア膜を必要としないため、用いることが好適である。しかし、レジスト材料は有色であるため、上面出射型の半導体装置に用いることが好適である。具体的なレジスト材料としては、クレゾール樹脂等を溶媒(プロピレングリコールモノメチルエーテルアセテート;PGMEA)を溶かした溶液が挙げられ、該溶液をスピンコート法により塗布して形成する。
【0064】
上記構成を有する本発明は、第2の導電膜の実質的な抵抗値を低減することができ、その結果消費電力の低減が実現する。さらに、配線抵抗による信号の書き込み不良や階調不良などの防止や、電圧降下の発生が抑制され、発光素子に対して均一な電圧を印加することができる。従って、画像品質を向上させた半導体装置を提供することができる。本構成は、大型の半導体装置に用いる場合に特に有効である。
【0065】
【実施例】
(実施例1)
本実施例では、図1、2に示した画素のマスクレイアウト図の一実施例について、図3〜5、10、11、18、19を用いて説明する。
【0066】
まず、保護手段として抵抗素子を用いる場合であって、等価回路図は図2(A)に相当する画素のマスクレイアウト図について、図3を用いて説明する。図3において、8001は信号線、8002は電源線、8003、8004は走査線、8005はスイッチング用トランジスタ、8006は消去用トランジスタ、8007は駆動用トランジスタ、8008は電流制御用トランジスタ、8009は画素電極、8010は点灯領域(発光領域)、8011は電源線、8012は容量手段、8013は抵抗素子(抵抗手段)である。信号線8001、電源線8002、8011は同じレイヤーの導電体で形成する。また、走査線8003、8004は同じレイヤーの導電体で形成する。
【0067】
次に、上記の図3のマスクレイアウトに、補助配線8080が列方向に配置された場合を図18に示す。補助配線8080が配置されている以外は、図3の構成と同じであるため、ここでは説明を省略する。
【0068】
次に、保護手段としてダイオード接続をしたトランジスタを用いる場合について説明する。この場合、図2(B)に示す回路図に、電源線8025を新たに配置した回路が、本構成の等価回路図となる。図4において、8020は信号線、8021は電源線、8023、8024は走査線、8025は電源線、8026はスイッチング用トランジスタ、8027は消去用トランジスタ、8028は駆動用トランジスタ、8029は電流制御用トランジスタ、8030は保護手段用トランジスタ、8031は容量手段、8032は画素電極、8033は点灯領域(発光領域)である。信号線8020、電源線8021は同じレイヤーの導電体で形成する。また、走査線8023、8024、電源線8025は同じレイヤーの導電体で形成する。
【0069】
次に、保護手段として容量素子及び抵抗素子を用いる場合であって、等価回路図は図2(B)に相当する画素のマスクレイアウト図について、図5を用いて説明する。図5において、8041は信号線、8042は電源線、8043、8044は走査線、8045はスイッチング用トランジスタ、8046は消去用トランジスタ、8047は電流制御用トランジスタ、8048は駆動用トランジスタ、8049は容量手段、8050は抵抗手段(抵抗素子)、8051は容量手段(容量素子)、8052は画素電極、8053は点灯領域(発光領域)である。
信号線8041と電源線8042は同じレイヤーの導電体で形成する。走査線8043、8044は同じレイヤーの導電体で形成する。
【0070】
次に、保護手段として抵抗素子を用いる場合であって、等価回路図は図11の回路図に相当する画素のマスクレイアウト図について、図10を用いて説明する。図10において、8060は信号線、8061は電源線、8062、8063は走査線、8064〜8066は電源線、8067はスイッチング用トランジスタ、8068は消去用トランジスタ、8069は容量手段、8070は電流制御用トランジスタ、8071は駆動用トランジスタ、8072は抵抗素子(抵抗手段)、8073は画素電極、8074は点灯領域(発光領域)である。信号線8060と電源線8061は同じレイヤーの導電体で形成する。走査線8062、8063と、電源線8064〜8066は同じレイヤーの導電体で形成する。図11に示す等価回路図では、発光素子8076は、カソード線(図示せず)8075に接続する。
【0071】
最後に、保護手段として抵抗素子を用いる場合であって、等価回路図は図2(A)に相当する画素のマスクレイアウト図について、図19を用いて説明する。
図19において、8086は信号線、8087、8088は電源線、8089、8090は走査線、8081はスイッチング用トランジスタ、8082は消去用トランジスタ、8084は電流制御用トランジスタ、8083は駆動用トランジスタ、8085は抵抗素子、8091は画素電極、8092が点灯領域(発光領域)である。信号線8086、電源線8087、8088は同じレイヤーの導電体で形成する。走査線8089、8090は同じレイヤーの導電体で形成する。
本レイアウト図の特徴として、電源線8084は、列方向に1本の配線を配置せずに、画素ピッチの縦方向において半分程度にしか配置せず、これらの電源線を駆動用トランジスタ8083のゲート電極で電気的に接続される点が挙げられる。
【0072】
上述した図3〜5、10、11、18、19のマスクレイアウト図において、駆動用トランジスタのL/Wの値は、電流制御用トランジスタのL/Wの値よりも大きくなるように、活性層が曲がって配置されている。また、画素電極上には電界発光層及び対向電極(共に図示せず)が配置され、それらの積層体が点灯領域に相当する。また、列方向に配置される配線の材料としては、アルミニウム(Al)やチタン(Ti)及びそれらの化合物を用いればよく、さらに、単層構造でもよいし、積層構造でもよい。
【0073】
本実施例は、上記の実施の形態と自由に組み合わせることができる。
【0074】
(実施例2)
本実施例では、図3〜5に示したマスクレイアウト図において、駆動用トランジスタと発光素子の断面構造について、図6を用いて説明する。
【0075】
図6(A)には、駆動用トランジスタ9021がPチャネル型であり、発光素子9022から発せられる光が陽極9023側に抜ける場合の断面構造を示す。
発光素子9022の陽極9023と駆動用トランジスタ9021が電気的に接続されており、陽極9023上に電界発光層9024、陰極9025が順に積層されている。陰極9025は仕事関数が小さく、なおかつ光を反射する導電膜であれば公知の材料を用いることができる。例えば、Ca、Al、CaF、MgAg、AlLi等が望ましい。そして電界発光層9024は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良く、複数の層で構成されている場合、陽極9023上にホール注入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層する。但し、これらの層を全て設ける必要はない。陽極9023は光を透過する透明導電膜を用いて形成し、例えばITOの他、酸化インジウムに2〜20%の酸化亜鉛(ZnO)を混合した透明導電膜を用いても良い。
【0076】
陽極9023、電界発光層9024及び陰極9025の積層体が発光素子9022に相当する。図6(A)に示した画素の場合、発光素子9022から発せられる光は、白抜きの矢印で示すように陽極9023側に抜ける。
【0077】
図6(B)には、駆動用トランジスタ9001がNチャネル型であり、発光素子9002から発せられる光が陽極9005側に抜ける場合の画素の断面構造を示す。発光素子9002の陰極9003と駆動用トランジスタ9001が電気的に接続されており、陰極9003上に電界発光層9004、陽極9005が順に積層されている。陰極9003は仕事関数が小さく、なおかつ光を反射する導電膜であれば公知の材料を用いることができる。例えば、Ca、Al、CaF、MgAg、AlLi等が望ましい。そして電界発光層9004は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良く、複数の層で構成されている場合、陰極9003上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。但し、これらの層を全て設ける必要はない。陽極9005は光を透過する透明導電膜を用いて形成する
【0078】
陰極9003、電界発光層9004及び陽極9005の積層体が発光素子9002に相当する。図6(B)に示した画素の場合、発光素子9002から発せられる光は、白抜きの矢印で示すように陽極9005側に抜ける。
【0079】
なお本実施例では、発光素子から発せられる光は、陽極側に抜ける場合のみを示したが、本発明はこれに限定されない。発光素子を構成する2つ電極の材料として、透光性を有する材料を用いることで、陽極側及び陰極側に光が抜けるようにしてもよい。
【0080】
本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。
【0081】
(実施例3)
本発明の半導体装置をデジタル駆動する場合、多階調の画像を表現するためには時間階調方式を用いることが好適である。本実施例は時間階調方式について説明するものであり、図7(A)は、縦軸は走査線、横軸は時間のときのタイミングチャートを示し、図7(B)はj行目の走査線のタイミングチャートを示す。
【0082】
半導体装置は、そのフレーム周波数を通常60Hz程度とする。つまり、1秒間に60回程度の画面の描画が行われ、画面の描画を1回行う期間を1フレーム期間と呼ぶ。時間階調方式では、1フレーム期間を複数のサブフレーム期間に分割する。このときの分割数は、階調ビット数に等しい場合が多く、ここでは簡単のために、分割数が階調ビット数に等しい場合を示す。つまり本実施例では5ビット階調を例示しているので、5つのサブフレーム期間SF1〜SF5に分割した例を示す。各サブフレーム期間は、画素にビデオ信号を書き込むアドレス期間Taと、画素が点灯又は非点灯するサステイン期間Tsを有する。サステイン期間Ts1〜Ts5は、その長さの比をTs1:・・・:Ts5=16:8:4:2:1とする。つまり、nビット階調を表現する場合、n個のサステイン期間は、その長さの比を2(n-1):2(n-2):・・・:21:20とする。
【0083】
そして、書き込み期間よりも短い点灯期間を有するサブフレーム期間(ここではサブフレーム期間SF5が該当)は消去期間Te5を有する。消去期間Te5は、画素に書き込まれたビデオ信号をリセットし、発光素子が強制的にリセットされる期間であり、点灯期間の終了後、直ちに次の期間が開始しないようにする。
【0084】
なお、表示階調数を増やしたい場合は、サブフレーム期間の分割数を増やせば良い。また、サブフレーム期間の順序は、必ずしも上位ビットから下位ビットといった順序である必要はなく、1フレーム期間中、ランダムに並んでいても良い。さらにフレーム期間毎に、その順序が変化してもよい。
【0085】
本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。
【0086】
(実施例4)
本実施例では、本発明の半導体装置の動作について、図20を用いて説明する。より詳しくは、図2(A)に図示した画素回路の動作について、書き込み、データ保持、消去の各々の期間に分けて説明する。なお、図中、破線は電流の流れる方向を示している。
【0087】
まず、書き込み期間における動作について説明する(図20(A))。この期間では、走査線24が選択されて、トランジスタ11がオンになる。そして、信号線21に入力されたビデオ信号は、トランジスタ11を介してトランジスタ14のゲート電極に入力される。トランジスタ13は、そのゲート電極が電源線23に接続され、常にオンである。ビデオ信号によってトランジスタ14がオンになる場合は、電源線22を介して、電流が発光素子16に供給される。このとき、トランジスタ14は線形領域で動作しているため、発光素子16に流れる電流は、飽和領域で動作する駆動用トランジスタ13と発光素子16の電圧電流特性によって決まる。そして発光素子16は、供給される電流に見合った高さの輝度で発光する。またビデオ信号によってトランジスタ14がオフになる場合は、発光素子16への電流の供給は行なわれず、発光素子16は発光しない。
【0088】
次に、データ保持期間における動作について説明する(図20(B))。この期間では、走査線24の電位を制御することでトランジスタ11をオフにし、上記の書き込み期間において書き込まれたビデオ信号の電位を保持する。そして、前記ビデオ信号の電位に従って、発光素子16は発光、又は非発光する。
【0089】
最後に、消去期間における動作について説明する(図20(C))。この期間では、トランジスタ28がオンになり、電源線22の電位がトランジスタ28を介して、トランジスタ14のゲート電極に与えられる。従って、トランジスタ14がオフになり、発光素子16には強制的に電流が供給されない状態となる。
【0090】
本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。
【0091】
(実施例5)
本発明の画素構成を用いてパネルを形成したときの概略と、このパネルに接続される外部回路について、図8(A)を用いて説明する。
【0092】
パネル3010は外部回路3004に接続され、この外部回路3004はA/D変換部3001、電源部3002及び信号生成部3003を有する。A/D変換部3001はアナログ信号で入力された映像データ信号をデジタル信号(ビデオ信号)に変換し、信号線駆動回路3006へ供給する。電源部3002はバッテリーやコンセントより供給された電源から、それぞれ所望の電圧値の電源を生成し、信号線駆動回路3006、走査線駆動回路3007、発光素子3011、信号生成部3003等に供給する。信号生成部3003には、電源、映像信号及び同期信号等が入力され、各種信号の変換を行う他、信号線駆動回路3006及び走査線駆動回路3007を駆動するためのクロック信号等を生成する。外部回路3004からの信号及び電源はFPCを介して、パネル3010内のFPC接続部3005から内部回路等に入力される。また、パネル3010は基板3008上に、FPC接続部3005と内部回路が配置される。内部回路は信号線駆動回路3006、走査線駆動回路3007及び画素部3009を有する。
【0093】
なお、上記の走査線駆動回路や信号線駆動回路以外に、CPUやコントローラなどの回路を基板に一体形成してもよい。そうすると、接続する外部回路(IC)の個数が減少し、軽量、薄型がさらに図れるため、携帯端末などには特に有効である。
【0094】
次に、信号線駆動回路3006、走査線駆動回路3007の構成の一例について、図8(B)(C)を用いて説明する。信号線駆動回路3006は、シフトレジスタ3021、第1のラッチ回路3022及び第2のラッチ回路3023を有する。また、走査線駆動回路3007は、シフトレジスタ3024、バッファ3025を有する。但し本発明はこの構成に限定されず、例えば、信号線駆動回路3006にレベルシフタやバッファを新たに配置した構成にしたり、走査線駆動回路3007において、シフトレジスタ3024とバッファ3025の間にレベルシフタを配置した構成にしたりしてもよい。レベルシフタを配置すると、ロジック回路部とバッファ部の電圧振幅を変えることが出来る。
【0095】
本実施の形態は、上記の実施の形態、実施例と任意に組み合わせることが可能である。
【0096】
(実施例6)
本発明の実施例について、図21を用いて説明する。図21は、TFTが形成された基板をシーリング材によって封止することによって形成されたパネルの上面図であり、図21(B)は図21(A)のA-A’における断面図である。
【0097】
図21(A)はパネルの上面図を示しており、第1の基板1210上には、画素部(表示部)1202、該画素部1202を囲むように設けられた信号線駆動回路1201、走査線駆動回路1203が配置され、これらを囲むようにしてシール材1205が設けられている。画素部1202の構造については、上述の実施の形態及びその説明を参照すれば良い。シール材1205としては、ガラス材、金属材(代表的にはステンレス材)、セラミックス材、プラスチック材(プラスチックフィルムも含む)が用いられる。
【0098】
このシール材1205は、信号線駆動回路1201、走査線駆動回路1203の一部に重畳させて設けても良い。そして、該シール材1205を用いて第2の基板1204が設けられる。第1の基板1210上には、信号線駆動回路1201及び走査線駆動回路1203に信号を伝達するための入力端子部が設けられ、該入力端子部へはFPC1209を介してビデオ信号等のデータ信号が伝達される。
【0099】
図21(B)はパネルの断面構造を示しており、第1の基板1210上に、画素部1202及び信号線駆動回路1201が配置される。画素部1202は、スイッチング用TFT1211、駆動用TFT1212を有する。また、第1の電極1213、有機化合物を含む層1215及び第2の電極1216を具備した発光素子1218を有する。信号線駆動回路1201はnチャネル型TFT1223とpチャネル型TFT1224を有する。また、第1の基板1210、シール材1205及び第2の基板1204によって形成される空間には水分を吸収する機能を有する樹脂1230で充填される。この樹脂1230はスピン塗布で形成すればよく、パネルの薄型化に大きく貢献する。
【0100】
本発明における半導体装置とは、発光素子を有する画素部及び駆動回路を基板とカバー材との間に封入したパネル、前記パネルにIC等を実装したモジュール、表示装置として用いられるディスプレイなどを範疇に含む。つまり発光装置は、パネル、モジュール及びディスプレイなどの総称に相当する。
【0101】
本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。
【0102】
(実施例7)
本発明を適用して作製される電子機器の一例として、デジタルカメラ、カーオーディオなどの音響再生装置、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末(携帯電話、携帯型ゲーム機等)、家庭用ゲーム機などの記録媒体を備えた画像再生装置などが挙げられる。それら電子機器の具体例を図9に示す。
【0103】
図9(A)は表示装置であり、筐体2001、支持台2002、表示部2003、スピーカー部2004、ビデオ入力端子2005等を含む。図9(B)はデジタルスチルカメラであり、本体2101、表示部2102、受像部2103、操作キー2104、外部接続ポート2105、シャッター2106等を含む。図9(C)はノート型パーソナルコンピュータであり、本体2201、筐体2202、表示部2203、キーボード2204、外部接続ポート2205、ポインティングマウス2206等を含む。
【0104】
図9(D)はモバイルコンピュータであり、本体2301、表示部2302、スイッチ2303、操作キー2304、赤外線ポート2305等を含む。図9(E)は記録媒体を備えた携帯型の画像再生装置であり、本体2401、筐体2402、表示部A2403、表示部B2404、記録媒体読込部2405、操作キー2406、スピーカー部2407等を含む。表示部A2403は主として画像情報を表示し、表示部B2404は主として文字情報を表示する。図9(F)はゴーグル型ディスプレイであり、本体2501、表示部2502、アーム部2503を含む。
【0105】
図9(G)はビデオカメラであり、本体2601、表示部2602、筐体2603、外部接続ポート2604、リモコン受信部2605、受像部2606、バッテリー2607、音声入力部2608、操作キー2609等を含む。図9(H)は携帯端末のうちの携帯電話機であり、本体2701、筐体2702、表示部2703、音声入力部2704、音声出力部2705、操作キー2706、外部接続ポート2707、アンテナ2708等を含む。
【0106】
本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。
【0107】
【発明の効果】
上記構成を有する本発明は、画素電極に帯電した電荷によるトランジスタのソース電極又はドレイン電極の電位の急激な変動を緩和し、静電破壊を防止する。
また本発明は、作製工程中における静電破壊、特に画素電極まで作製した状態における静電破壊を防止する。
【0108】
上記構成を有する本発明は、駆動用トランジスタのゲート・ソース間に設けられた容量素子の容量値を大きくしたり、スイッチング用トランジスタのオフ電流を低く抑制したりする必要がなく、なおかつ駆動用トランジスタの特性バラツキに起因した発光素子の輝度ムラを抑制して画質を高めた半導体装置を提供することができる。
【図面の簡単な説明】
【図1】本発明の半導体装置の画素の回路図。
【図2】本発明の半導体装置の画素の回路図。
【図3】マスクレイアウトを示す図。
【図4】マスクレイアウトを示す図。
【図5】マスクレイアウトを示す図。
【図6】トランジスタと発光素子の断面構造を示す図。
【図7】タイミングチャートを示す図。
【図8】パネルと駆動回路の構成を説明する図。
【図9】本発明を適用した電子機器を示す図。
【図10】マスクレイアウトを示す図。
【図11】本発明の半導体装置の画素の回路図。
【図12】パネルと電源線の引き回しを説明する図。
【図13】補助配線と導電膜とのコンタクト箇所を説明する図。
【図14】補助配線と導電膜とのコンタクト箇所を説明する図。
【図15】補助配線と導電膜とのコンタクト箇所を説明する図。
【図16】トランジスタと発光素子の断面構造を示す図。
【図17】トランジスタと発光素子の断面構造を示す図。
【図18】マスクレイアウトを示す図。
【図19】マスクレイアウトを示す図。
【図20】画素の動作を説明する図。
【図21】パネルを示す図。

Claims (11)

  1. 発光素子、保護手段、第1のトランジスタ、及び第2のトランジスタを有する画素が複数設けられ、
    前記保護手段は、前記発光素子の画素電極に帯電した電荷を第1の電源線に放電するダイオードであり、
    前記ダイオードの一方の電極は、前記画素電極と前記第1のトランジスタのソース又はドレインの一方に電気的に接続され、
    前記ダイオードの他方の電極は、前記第1の電源線に電気的に接続され、
    前記第1のトランジスタのソース又はドレインの他方は、前記第2のトランジスタのソース又はドレインの一方に電気的に接続され
    前記第2のトランジスタのソース又はドレインの他方は、第2の電源線に電気的に接続されていることを特徴とする半導体装置。
  2. 発光素子、保護手段、第1のトランジスタ、及び第2のトランジスタを有する画素が複数設けられ、
    前記保護手段は、前記発光素子の画素電極に帯電した電荷を第1の電源線に放電する第3のトランジスタであり、
    前記第3のトランジスタのゲートは、前記画素電極、前記第1のトランジスタのソース又はドレインの一方、及び前記第3のトランジスタのソース又はドレインの一方に電気的に接続され、
    前記第3のトランジスタのソース又はドレインの他方は、前記第1の電源線に電気的に接続され、
    前記第1のトランジスタのソース又はドレインの他方は、前記第2のトランジスタのソース又はドレインの一方に電気的に接続され
    前記第2のトランジスタのソース又はドレインの他方は、第2の電源線に電気的に接続されていることを特徴とする半導体装置。
  3. 発光素子、保護手段、第1のトランジスタ、及び第2のトランジスタを有する画素が複数設けられ、
    前記保護手段は、前記発光素子の画素電極に帯電した電荷を第1の電源線に放電する第3のトランジスタであり、
    前記第3のトランジスタのゲートは、前記第3のトランジスタのソース又はドレインの一方と前記第1の電源線に電気的に接続され、
    前記第3のトランジスタのソース又はドレインの他方は、前記画素電極と前記第1のトランジスタのソース又はドレインの一方に電気的に接続され、
    前記第1のトランジスタのソース又はドレインの他方は、前記第2のトランジスタのソース又はドレインの一方に電気的に接続され
    前記第2のトランジスタのソース又はドレインの他方は、第2の電源線に電気的に接続されていることを特徴とする半導体装置。
  4. 請求項1乃至請求項3のいずれか一項において、
    前記第1のトランジスタはディプリーション型であることを特徴とする半導体装置。
  5. 請求項1乃至請求項3のいずれか一項において、
    前記第1のトランジスタは飽和領域で動作することを特徴とする半導体装置。
  6. 請求項1乃至請求項3のいずれか一項において、
    前記第2のトランジスタは線形領域で動作することを特徴とする半導体装置。
  7. 請求項1乃至請求項3のいずれか一項において、
    前記第1のトランジスタと前記第2のトランジスタの導電型は、同じであることを特徴とする半導体装置。
  8. 請求項1乃至請求項3のいずれか一項において、
    前記第1のトランジスタのチャネル長L1、前記第1のトランジスタのチャネル幅W1、前記第2のトランジスタのチャネル長L2、及び前記第2のトランジスタのチャネル幅W2は、5≦(L1×W2)/(W1×L2)≦6000を満たすことを特徴とする半導体装置。
  9. 請求項1において、
    前記画素は第3のトランジスタを有し、
    前記第3のトランジスタのゲートは走査線に電気的に接続され、
    前記第3のトランジスタのソース又はドレインの一方は信号線に電気的に接続され、
    前記第3のトランジスタのソース又はドレインの他方は前記第2のトランジスタのゲートに電気的に接続されていることを特徴とする半導体装置。
  10. 請求項2または請求項3において、
    前記画素は第4のトランジスタを有し、
    前記第4のトランジスタのゲートは走査線に電気的に接続され、
    前記第4のトランジスタのソース又はドレインの一方は信号線に電気的に接続され、
    前記第4のトランジスタのソース又はドレインの他方は前記第2のトランジスタのゲートに電気的に接続されていることを特徴とする半導体装置。
  11. 請求項1乃至請求項10のいずれか一項に記載の前記半導体装置を用いた電子機器。
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