KR101293509B1 - 반도체 장치 - Google Patents

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KR101293509B1
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요시유키 쿠로카와
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

큰 규모의 연산 회로를 갖는 반도체 장치에서, 클록 신호의 지연이 있는 때에, 회로에 오작동이 발생한다. 특히, 공급 전압이 무선 칩에서 변화되는 환경에서, 설계시 클록 신호의 지연을 정밀하게 추정하는 것은 어렵다. 또한, 공급 전압을 안정적으로 유지하기 위해 큰 규모의 전원 회로가 요구되는데, 이것은 칩의 면적과 그에 따른 비용을 증가시킨다. 전원 제어 회로 및 클록 생성 회로가 제공된 반도체 장치는 전원 제어 회로를 사용하고, 클록 생성 회로를 사용하여 클록 회로의 주파수 및 듀티비를 변화시킴으로써 공급 전압에서의 변동을 검출하여 연산회로를 안정적으로 작동시키는데 사용된다. 그러한 큰 규모의 연산 회로에 제공된 고성능 반도체 장치는 저렴한 비용으로 제공될 수 있다.
Figure R1020060071520
반도체 장치, 클록 신호, 전원 제어 회로, 클록 생성 회로, 연산 회로

Description

반도체 장치{Semiconductor device}
도 1은 본 발명 반도체 장치의 개략도.
도 2는 데이터가 ASK 시스템에 의해 송신/수신되는 때의 통신 신호를 도시하는 도면.
도 3은 동기 회로를 도시하는 도면.
도 4a 및 도 4b는 동기 회로의 흐름도의 예에 관한 도면.
도 5는 본 발명 반도체 장치 동기 회로를 도시하는 도면.
도 6a 및 도 6b는 본 발명 반도체 장치의 흐름도의 예에 관한 도면.
도 7은 본 발명 전원 제어 회로(1)에 대한 도면.
도 8은 본 발명 반도체 장치 전원 제어 회로의 흐름도의 예(1)에 대한 도면.
도 9는 본 발명 반도체 장치 전원 제어 회로(2)에 대한 도면.
도 10은 본 발명 반도체 장치 전원 제어 회로의 흐름도의 예(2)에 대한 도면.
도 11a 및 도 11b는 본 발명 반도체 장치(1)의 단면도.
도 12는 본 발명 반도체 장치(1, 반도체 층)의 레이 아웃에 대한 도면.
도 13은 본 발명 반도체 장치(1, 게이트 배선)에 대한 도면.
도 14는 본 발명 반도체 장치(1, 배선)에 대한 도면.
도 15a 및 도 15b는 본 발명 반도체 장치(2, 반도체 층)에 대한 도면.
도 16a 및 도 16b는 본 발명 반도체 장치(2, 게이트 전극)에 대한 도면.
도 17a 및 도 17b는 본 발명 반도체 장치(2, 배선)에 대한 도면.
도 18은 본 발명 반도체 장치(2)에 대한 도면.
도 19a 내지 도 19e는 본 발명 반도체 장치를 형성하는 전기 소자에 대한 도면.
도 20은 본 발명 반도체 장치를 이용하는 사용자 인증 시스템에 대한 흐름도.
도 21은 본 발명 반도체 장치 전원 제어 회로(3)에 대한 도면.
도 22는 본 발명 반도체 장치 전원 제어 회로 예(3)에 대한 도면.
도 23은 본 발명 전원 제어 회로 흐름도의 예(3)에 대한 도면.
도 24는 본 발명 전원 제어 회로(4)에 대한 도면.
도 25는 본 발명 반도체 장치 전원 제어 회로 흐름도의 예(4)에 대한 도면.
도 26은 본 발명 반도체 장치의 블록도.
도 27은 본 발명 반도체 장치의 블록도.
도 28은 본 발명 반도체 장치의 단면도.
도 29a 내지 도 29d는 본 발명 반도체 장치 안테나의 모양에 대한 도면.
도 30은 본 발명 반도체 장치의 블록도.
도 31은 본 발명 반도체 장치의 작동을 도시하는 상태 전이 도면.
도 32는 본 발명 반도체 장치에 대한 사진.
도 33은 본 발명 반도체 장치의 블록도.
도 34는 본 발명 반도체 장치의 작동 측정 데이터를 도시하는 도면.
<도면의 주요부호에 대한 간단한 설명>
101 : 무선 칩 102 : 연산 회로
103 : 클록 생성 회로 104 : 전원 제어 회로
105 : 변조/복조 회로 106 : 안테나
107 : 공명 회로 108 : 전원 회로
109 : 수신 신호 110 : 송신 신호
기술 분야
본 발명은 큰 규모의 연산 회로를 포함하는 반도체 장치, 특히, 공급 전압이 변화하는 경우에조차도 연산 회로가 안정적으로 작동될 수 있는 반도체 장치에 관한 것이다. 특히, 본 발명은 공급 전압이 무선 통신 신호로 공급되고, 고도의 연산 기능을 갖는 큰 규모의 회로가 반도체 박막 트랜지스터로 형성되는 반도체 장치에 관한 것이다.
종래 기술
최근에, IC 칩과 무선 통신용 안테나가 조합되는(이하에서 무선 칩으로 참조됨) 소형 반도체 장치가 각광을 받는다. 무선 칩은, 무선 통신 장치(이하에서 판 독기/기록기로 참조됨)를 이용하여 통신 신호(작동 자계)를 송신/수신하는 것에 의해 데이터를 기록 또는 판독할 수 있다.
무선 칩은 예를 들면, 유통 산업의 상품 관리에 적용된다. 현재, 바코드등을 이용한 상품 관리가 주류이나, 바아코드의 데이터가 광학적으로 읽히기 때문에, 그 데이터들이 차폐물이 존재할 때에는 읽히지 못한다. 한편, 무선 칩에 관해서는, 데이터가 무선적으로 읽히기 때문에, 차폐물이 존재할 때에도 읽힌다. 따라서, 상품 관리의 보다 높은 효율, 보다 낮은 비용 등이 기대된다. 또한, 승차권, 항공 여객권, 요금 자동 정산 등의 광범위한 응용이 기대된다(참조1 : 일본국 특허출원 공개 제 2000-149194호).
무선 칩의 응용 범위가 확장됨에 따라서, 고동의 기능을 갖는 무선 칩이 점점 요구된다. 예를 들면, 송신/수신된 데이터를 암호화함으로써 데이터가 제 3자에게 누설되는 것을 방지하는 것이 기대된다. 하드웨어, 소프트웨어 및 하드웨어와 소프트웨어를 이용하여 암호화/복호화 처리를 수행하는 여러 방법이 존재한다. 하드웨어를 이용하여 처리하는 방법에서, 연산 회로는 암호화/복호화에 전용된 회로이다. 소프트웨어를 이용하는 처리 방법에서, 연산 회로는 중앙 처리 장치(CPU), 큰 규모의 메모리를 포함하는데, CPU는 암호화/복호화 프로그램을 수행한다. 하드웨어 및 소프트웨어를 이용하는 처리 방법에서는, 연산 회로는 암호화/복호화 전용회로, CPU 및 메모리를 포함하는데, 그 전용 회로는 암호화/복호화 연산 처리의 일부를 수행하고, 그 CPU는 연산 처리처럼 프로그램을 수행한다. 그러나, 어떤 경우에든, 무선 칩은 큰 규모의 회로를 구비한다.
무선 칩을 사용하는 통신의 표준으로서, 예를 들면 ISO/IEC 15693 등이 설정되어 있다. ISO/IEC 15693에 따르면, 13.56 MHz ± 7 kHz의 주파수가 통신 신호에서 캐리어파 용으로 사용되고, ASK(Amplitude Shift Keying, 진폭 시프트 키잉)가 데이터를 판독기/기록기로부터 무선 칩으로 송신하기 위해 사용된다. 도 2는 데이터가 ASK 시스템에서 무선 칩으로 송신될 때의 통신 신호를 도시하고 있다. 도 2에서, 통신 신호(201)는 캐리어파의 주파수로 진동하는 전자기파이다. 통신 신호(201)로 송신된 데이터는 통신 신호(201)의 진폭의 엔빌로프(202)로 나타난다. 통신 신호(201)의 최데 진폭은 "1"로, 그리고 최소 진폭은 "0"으로 나타난다. 무선 칩은 전술한 바와 같이 통신 신호(201)로 "0" 과 "1"을 수신한다.
또한, 무선 칩 작동을 위한 공급 전압 또는 클록(clock) 신호는 통신 신호(201)에 의해 발생 된다. 따라서, 무선 칩의 연산 회로를 작동시키기 위해서, 큰 규모의 안테나 또는 통신 신호에 큰 전류를 공급할 수 있는 큰 규모의 전력 전원 회로, 안정적인 클록 신호를 공급할 수 있는 클록 발생 신호등이 요구된다. 또한, ASK 시스템이 데이터 송신을 위해 사용되기 때문에, 공급 전압 또는 클록 신호의 공급은 "0"을 수신할 때에 불안정화되는 경향이 있다.
공급 전압 또는 클록 신호의 공급이 불안정화되는 때에, 동기 회로에서 오작동이 발생한다. 이것은 도 3 및 도 4를 참조하여 기술될 것이다. 도 3은 동기 회로의 예로서 제 1 플립-플롭(flip-flop, 301)(이하에서 FF로 참조됨) 및 제 2 FF(302)가 직렬로 연결되는 시프트 레지스터를 도시하고 있다. 제 1 FF(301) 및 제 2 FF(302)는 각각, 제 1 클록 배선(303) 및 제 2 클록 배선(304)에 의해 각각 공급된 제 1 클록 신호 및 제 2 클록 신호의 상승 에지(rising edge)에 제 1 데이터 배선(305) 및 제 2 데이터 배선(306)의 전압값을 저장하고, 저장된 전압값은 제 2 데이터 배선(306) 및 제 3 데이터 배선(307)의 전압값으로 출력된다.
도 4a 및 도 4b는 도 3의 시프트 레지스터의 흐름도를 도시하고 있다. 도 4a는 도 3의 시프트 레지스터가 이상적으로 작동하는 경우 흐름도의 예를 도시하고 있다. 여기서, 제 1 클록 배선(303) 및 제 2 클록 배선(304)에 의해 공급된 도 3의 제 1 클록 신호 및 제 2 클록 신호의 흐름도는 각각 도 4a의 제 1 클록 신호(401) 및 제 2 클록 신호(402)이다. 제 1 클록 신호(401) 및 제 2 클록 신호(402) 사이에 어떤 인터벌도 없다는 사실을 알아야 한다. 또한, 도 3의 제 1 데이터 배선(305)의 전압 값의 흐름도는 도 4a의 제 1 데이터 신호(403)이다. 이 경우에, 도 3의 제 2 데이터 배선(306) 및 제 3 데이터 배선(307)의 전압 값의 흐름도는 각각 도 4a의 제 2 데이터 신호(404) 및 제 3 데이터 신호(405)이다.
그러나, 도 3에서, 제 1 클록 배선(303) 및 제 2 클록 배선(304)에 의해 공급된 제 1 클록 신호 및 제 2 클록 신호 사이에 인터벌이 존재하는 경우에, 도 4a의 흐름도와는 다르게 오작동이 야기된다. 도 4b는 오작동의 경우를 도시하는 흐름도이다. 도 3의 제 1 클록 배선(303) 및 제 2 클록 배선(304)에 의해 공급되는 제 1 클록 신호 및 제 2 클록 신호의 흐름도는 도 4b의 제 1 클록 신호(411) 및 제 2 클록 신호(412)로서 도시되었다. 제 1 클록 신호(411) 및 제 2 클록 신호(412) 사이에 인터벌이 존재함을 알아야 한다. 따라서, 제 2 클록 신호(412)는 제 1 클 록 신호(411)에 대해 지연된다. 도 3의 제 1 데이터 배선(305)의 전압 값에 대한 흐름도는 도 4b의 제 1 데이터 신호(413) 이다. 이 경우에, 도 3의 제 2 데이터 배선(306) 및 제 3 데이터 배선(307)의 전압 값에 대한 흐름도는 각각 도 4b의 제 2 데이터 신호(414) 및 제 3 데이터 신호(415)이다.
여기서, 도 4a 및 도 4b는 도 3의 제 2 데이터 배선(306)의 전압 값의 흐름도와 동일하다. 그러나, 제 3 데이터 배선(307)의 전압 값에 대한 흐름도는 상이하다. 이것은 도 4b의 제 2 클록 신호(412)의 지연으로 인해 제 2 클록 신호(412)의 다음 라이즈에서 정상적으로 저장되는 전압 값이 한 사이클 먼저 저장되기 때문이다. FF의 그러한 현상은 레이싱, 데이터 레이싱 등으로 불린다. 따라서, 오작동이 클록 신호를 전파하는데 지연이 있는 경우의 동기 회로에서 발생한다.
클록 신호의 전파에 대해서, 지연은 설계에 의해 부분적으로 제어될 수 있다. 그러나, 공급 전압이 무선 칩에서와 같이 변화하는 경우에, 제어가 매우 힘들게 된다. 특히, 제공되는 회로의 크기가 커짐에 따라서, 설계는 점점 어려워진다. 공급 전압에서의 변동, 클록 신호 전파에서의 지연은 무선 칩처럼 큰 연산 회로를 포함하는 반도체 장치에서 일반적으로 문제가 될 수 있다. 특히, 고도의 연산 기능을 갖는 큰 규모의 연산회로가 반도체를 포함하는 박막 트랜지스터를 이용하여 구조화되는 반도체 장치에서 심각하게 된다.
본 발명은 상기 관점에서 이루어졌고, 큰 규모의 회로가 탑재된 반도체 장치로서 적절한 구조를 갖는 반도체 장치를 제공한다. 또한, 본 발명은 공급 전압에서의 변동이 문제되는 경우에도 안정적으로 작동될 수 있는 반도체 장치를 제공한 다. 특히, 본 발명은 반도체 박막 트랜지스터를 이용하여 형성된 큰 규모의 회로가 탑재된 반도체 장치에 적합하다. 또한, 본 발명은 공급 전압 또는 클록 신호가 통신 신호에 의해 발생하고, ASK 시스템이 송신/수신 데이터에 사용되는 무선 칩의 경유에 적합하다.
본 발명의 반도체 장치에서, 포지티브 클록 신호 및 네가티브 클록 신호가 발생되어 FF를 작동시킨다. 여기서, 포지티브 클록 신호 및 네가티브 클록 신호에 대해서 설명하면, 그 들 신호들은 한 사이클 존재하고, 그들 신호 중 하나는 하나의 "0" 기간 및 하나의 "1" 기간을 포함하고, 양 신호가 동시에 "1" 인 경우에는 아무런 기간도 없다. 이하에서, 포지티브 클록 신호 및 네가트브 클록 신호 사이의 그러한 관계는 비-중첩으로서 참조되고, 포지티브 클록 신호 및 네가티브 클록 신호 양자 또는 그 중 하나는 비-중첩 클록으로 참조된다. 또한, 비-중첩 클록의 기간을 변경시키는 기능과 작동 환경에 의해 듀티비가 제공되는 경우에, 큰 규모의 연산 회로가 안정적으로 작동될 수 있다. 또한, "1"의 기간과 "0"의 기간은 각각 클록 신호의 하이 상태 및 로우 상태에 대응한다.
전술된 구성으로, 안정적으로 작동되는 반도체 장치가 공급 전압이 불안정하고, 클록 신호 전파에서 지연이 존재하는 경우에도 제공될 수 있다. 또한, 큰 규모의 연산 회로를 장착한 무선 칩이 제공될 수 있다.
특히, 유리질 기판과 같은 절연 표면을 갖는 기판 위에 형성되는, 본 발명의 반도체 장치가 활성층으로서 반도체 막을 갖는 박막 트랜지스터를 이용하여 제조되는 경우에, 수정 기판, 플라스틱 기판 또는 큰 규모의 기판이 제조 공정에 사용될 수 있다. 따라서, 본 발명의 반도체 장치의 제조 비용이 실제적으로 감소될 수 있다. 또한, 기계적 신축성을 갖는 플라스틱 기판을 사용하는 경우에 특히, 본 발명의 완성된 반도체 장치가 제조 비용 감소 외에 다양한 형태로 취급될 수 있다.
본 발명의 한 모드는 반도체 장치로서: 연산 회로, 클록 생성 회로 및 연산 회로와 클록 생성 회로에 작동 가능하게 접속된 전원 회로를 포함하고, 연산 회로는 제 1 게이트 신호에 의해 데이터가 유지되는 기간을 변경시키는 기능을 갖는 제 1 레벨 감지 래치와, 제 2 게이트 신호에 의해 데이터가 유지되는 기간을 변경시키는 기능을 갖는 제 2 래치를 포함하고, 전원 제어 회로는 연산 회로에 공급되는 전압에 따라서 제어 신호를 생성하는 기능을 갖고, 클록 생성 회로는 제 1 클록 신호 및 제 2 클록 신호를 생성하는 기능을 갖고, 그리고 제 1 게이트 신호 및 제 2 게이트 신호가 각각 클록 생성 회로에서 생성된 제 1 클록 신호 및 제 2 클록 신호에 기초하여 생성된다. 제 1 레벨 감지 래치 또는 제 2 레벨 감지 래치가 데이터를 보유하는 기간은 로우 클록 신호가 제 1 레벨 감지 래치 또는 제 2 레벨 감지 래치에 입력되는 경우의 기간이다. 선택적으로 데이터는 각 하이 클록 신호가 제 1 레벨 감지 래치 또는 제 2 레벨 감지 래치에 입력되는 때에 제 1 레벨 감지 래치 또는 제 2 레벨 감지 래치에 의해 데이터가 보유될 수 있다.
본 발명의 한 모드는 반도체 장치로서: 연산 회로, 전원 제어 회로 및 클록 생성 회로를 포함하고, 연산 회로가 제 1 게이트 신호로서 제 1 클록 신호를 사용하는 제 1 레벨 감지 래치와, 제 2 게이트 신호로서 제 2 클록 신호를 사용하는 제 2 레벨 감지 래치를 포함하고, 전원 제어 회로는 연산 회로에 공급되는 전압으로부터 제어 신호를 생성하는 기능을 갖고, 클록 생성 회로는 제어 신호를 이용하여 제 1 클록 신호 및 제 2 클록 신호가 각각 "0" 인 경우의 기간을 변화시킨다.
본 발명의 다른 모드는 반도체 장치로서: 연산 회로, 전원 제어 회로 및 클록 생성 회로를 포함하고, 연산 회로가 제 1 게이트 신호로서 제 1 클록 신호를 사용하는 제 1 레벨 감지 래치와, 제 2 게이트 신호로서 제 2 클록 신호를 사용하는 제 2 레벨 감지 래치를 포함하고, 전원 제어 회로는 연산 회로에 공급되는 전류 값으로부터 제어 신호를 생성하는 기능을 갖고, 클록 생성 회로는 제어 신호를 이용하여 제 1 클록 신호 및 제 2 클록 신호가 각각 "0" 인 경우의 기간을 변화시킨다.
본 발명의 다른 모드는 반도체 장치로서: 연산 회로, 전원 제어 회로 및 클록 생성 회로를 포함하고, 연산 회로, 전원 제어 회로 및 클록 생성 회로 중 하나가 활성층으로서 절연 표면을 갖는 기판 위에 형성된 반도체막을 갖는 박막 트랜지스터를 포함하고, 연산 회로가 제 1 게이트 신호로서 제 1 클록 신호를 사용하는 제 1 레벨 감지 래치와, 제 2 게이트 신호로서 제 2 클록 신호를 사용하는 제 2 레벨 감지 래치를 포함하고, 전원 제어 회로는 연산 회로에 공급되는 공급 전압 값으로부터 제어 신호를 생성하는 기능을 갖고, 클록 생성 회로는 제어 신호를 이용하여 제 1 클록 신호 및 제 2 클록 신호가 각각 "0" 인 경우의 기간을 변화시킨다.
본 발명의 다른 모드는 반도체 장치로서: 연산 회로, 전원 제어 회로 및 클록 생성 회로를 포함하고, 연산 회로, 전원 제어 회로 및 클록 생성 회로 중 하나가 활성층으로서 절연 표면을 갖는 기판 위에 형성된 반도체막을 갖는 박막 트랜지스터를 포함하고, 연산 회로가 제 1 게이트 신호로서 제 1 클록 신호를 사용하는 제 1 레벨 감지 래치와, 제 2 게이트 신호로서 제 2 클록 신호를 사용하는 제 2 레벨 감지 래치를 포함하고, 전원 제어 회로는 연산 회로에 공급되는 전류 값으로부터 제어 신호를 생성하는 기능을 갖고, 클록 생성 회로는 제어 신호를 이용하여 제 1 클록 신호 및 제 2 클록 신호가 각각 "0" 인 경우의 기간을 변화시킨다.
본 발명의 다른 모드는 반도체 장치로서: 연산 회로, 전원 제어 회로 및 클록 생성 회로를 포함하고, 연산 회로, 전원 제어 회로 및 클록 생성 회로 각각이 활성층으로서 절연 표면을 갖는 기판 위에 형성된 반도체막을 갖는 박막 트랜지스터를 포함하고, 연산 회로가 제 1 게이트 신호로서 제 1 클록 신호를 사용하는 제 1 레벨 감지 래치와, 제 2 게이트 신호로서 제 2 클록 신호를 사용하는 제 2 레벨 감지 래치를 포함하고, 전원 제어 회로는 연산 회로에 공급되는 공급 전압 값으로부터 제어 신호를 생성하는 기능을 갖고, 클록 생성 회로는 제어 신호를 이용하여 제 1 클록 신호 및 제 2 클록 신호가 각각 "0" 인 경우의 기간을 변화시킨다.
본 발명의 다른 모드는 반도체 장치로서: 연산 회로, 전원 제어 회로 및 클록 생성 회로를 포함하고, 연산 회로, 전원 제어 회로 및 클록 생성 회로 각각이 활성층으로서 절연 표면을 갖는 기판 위에 형성된 반도체막을 갖는 박막 트랜지스터를 포함하고, 연산 회로가 제 1 게이트 신호로서 제 1 클록 신호를 사용하는 제 1 레벨 감지 래치와, 제 2 게이트 신호로서 제 2 클록 신호를 사용하는 제 2 레벨 감지 래치를 포함하고, 전원 제어 회로는 연산 회로에 공급되는 전류 값으로부터 제어 신호를 생성하는 기능을 갖고, 클록 생성 회로는 제어 신호를 이용하여 제 1 클록 신호 및 제 2 클록 신호가 각각 "0" 인 경우의 기간을 변화시킨다.
본 발명의 제 1 레벨 감지 래치는 데이터가 제 1 게이트 신호에 의해 보유되는 기간을 변화시킬 수 있고, 제 2 레벨 감지 래치는 데이터가 제 2 게이트 신호에 의해 보유되는 기간을 변화시킬 수 있다. 또한, 제 1 게이트 신호 및 제 2 게이트 신호는 각각 클록 생성 회로에서 생성되는 제 1 클록 신호 및 제 2 클록 신호에 ㄱ기초하여 생성된다. 또한, 클록 신호가 "0"인 기간은 로우 상태에 대응하고, 클록 신호가 "1" 인 기간은 하이 상태에 대응한다.
따라서, 연산 회로에 공급되는 전류 값에 따라 제어 신호를 생성시키기 위한 전원 제어 회로가 제공되어, 연산 회로에 공급되는 클록 신호의 듀티비가 적정화될 수 있다. 예를 들면, 클록 신호 듀티비 감소를 위한 제어 신호가, 연산 회로에 공급되는 전류값이 높은 경우에, 특히 전류 소모가 큰 경우에(이것은 공급 전압을 불안정하게 하고 따라서 회로 작용을 불안정하게 만든다) 생성된다.
또한, 제 1 클록 신호 및 제 2 클록 신호가 제어 신호에 의해 "0"으로 만들어진 기간을 변경시키는 기능을 갖는 클록 생성 회로를 제공함으로써, 연산 회로에 공급되는 클록 신호의 듀티비를 적정화시킬 수 있다. 예를 들면, 클록 신호 듀티비 감소를 위한 제어 신호가 전원 제어 회로에 의해 생성되는 경우에, 클록 신호의 듀티비는 제 1 클록 신호 및 제 2 클록 신호가 "0" 인 기간을 증가시키는 것에 의해 감소될 수 있다. 따라서, 회로 작용이 안정화될 수 있다.
본 발명에서, 유리 기판, 수정 기판, 플라스틱 기판 및 SOI 기판 중의 어느 것이라도 절연 표면을 갖는 기판으로서 사용될 수 있다.
본 발명에서, 전원 제어 회로는 레귤레이터 및 연산 증폭 회로를 가질 수 있다.
본 발명에서, 전원 제어 회로는 레귤레이터, 연산 증폭 회로 및 아날로그-디지털 변환 회로를 가질 수 있다.
본 발명에서, 클록 생성 회로는 제어 신호를 사용하여 제 1 클록 신호 및 제 2 클록 신호의 주파수를 변경시키는 수단을 가질 수 있다.
본 발명에서, 연산 회로는 CPU 및 메모리를 가질 수 있다.
본 발명에 따르면, 반도체 장치의 공급 전압이 변화하고 클록 신호의 전파시에 지연이 발생하는 경우에도, 큰 규모의 연산 회로가 안정적으로 작동될 수 있다. 따라서, 고성능 연산 회로를 갖는 높은 신뢰도의 반도체 장치가 제공될 수 있다. 특히, 고성능 연산 회로를 갖는 반도체 장치가 그것을 박막 트랜지스터를 이용하여 제조함으로써 저렴한 비용으로 제공될 수 있다. 또한, 고성능 연산 회로를 갖는 무선 칩이 저렴한 비용으로 제공될 수 있는데, 그 안에서, 공급 전압이 전자기 유동에 의해 통신 신호를 통하여 공급되고, ASK 시스템이 송신/수신 데이터용으로 사용된다.
본 발명의 실시예 모드들 및 실시예가 도면을 참조하여 아래에 기술될 것이다. 본 발명은 다음의 기술에 제한되지 않고, 당업자에게는 본 발명의 정신 및 범위를 이탈하지 않는 한 다양한 변화가 모드와 상세한 설명에 가능함을 이해할 수 있을 것이다. 실시예 모드 및 실시예를 설명하기 위한 도면에서, 동일한 참조 번호가 유사한 부품에 주어지고, 그 부품은 반복되지 않는다.
실시예 모드 1
본 발명의 반도체 장치에 대한 한 실시예 모드로서, 먼저, 도 5, 도 6a 및 도 6b는 동기 회로에서 데이터 레이싱이 비-중첩 클록에 의해 방지되는 것을 보여 주고 있다. 도 5는 본 발명 반도체 장치에 포함된 동기 회로의 예로서 시프트 레지스터를 도시하고 있다. 도 6a 및 도 6b는 도 5에 도시된 시프트 레시스터 반응에 대한 타임잉 차트이다. 도 5에서, 제 1 내지 제 4 래치(501-504)가 직렬로 연결된다. 제 1 내지 제 4 래치(501-504)는 게이트 신호로서 제 1 내지 제 4 클록 신호를 제 1 내지 제4 클록 배선(505-508)에 각각 공급하기 위한 레벨 감지 래치이다. 따라서, 제 1 내지 제 4 래치는 각각, 제 1 내지 제 4 클록 배선(505-508)에 공급된 제 1 내지 제 4 클록 신호가 "1" 인 때에, 제 1 내지 제 4 데이터 배선(509-512)의 전류 값을 저장하고, 저장된 전류 값을 제 2 내지 제 5 데이터 배선(510-513)에 출력한다.
여기서, 도 5에 도시된 시프트 레지스터는 다음 조건하에서 두 FF가 직렬로 연결된 회로와 같은데, 즉, 제 1 래치(510)과 제 2 래치(502)가 제 1FF를 포함하고, 제 3 래치(503)과 제 4 래치(504)가 제 2 FF를 포함하는 조건이다. 여기서, 클록 신호는 제 2 클록 배선(506) 및 제 4 클록 배선(508)로 공급되고, 클록 신호의 인버터 출력은 제 1 클록 배선(505) 및 제 3 클록 배선(507)으로 공급된다. 이런 방법으로, 임의의 동기 회로가 래치를 사용하여 구성된다.
다음으로, 도 6a 및 도 6b에 도시된 흐름도를 참고하여 설명한다. 도 6a는 도 5의 동기 회로가 이상적으로 작동하는 경우를 도시하는 흐름도이다. 여기서, 도 5에 도시된 제 1 내지 제 4 클록 배선(505-508)에 공급된 제 1 내지 제 4 클록 신호는 각각 도 6a의 제 1 내지 제 4 클록 신호(601-604)이다. 여기서, 제 1 클록 신호(601)와 제 3 클록 신호(603) 사이에 아무런 지연도 없다. 또한, 제 2 클록 신호(602)와 제 4 클록 신호(604) 사이에도 지연이 없다. 한편, 도 5의 제 1 데이터 배선(509)의 전압 값의 흐름도는 도 6의 제 1 데이터 신호(605)이다. 이 경우에, 제 2 내지 제 5 데이터 배선(510-513)의 전압 값의 흐름도는 도 6a의 제 2 내지 제 5 데이터 신호(606-609)이다.
도 5의 제 1 클록 배선(505) 및 제 3 클록 배선(507)에 공급된 제 1 클록 신호 및 제 3 클록 신호 사이에 지연이 존재하고, 또한, 도 5의 제 2 클록 배선(506) 및 제 4 클록 배선(508)에 공급된 제 2 클록 신호 및 제 4 클록 신호 사이에 지연이 존재하는 것으로 가정한다. 여기서, 도 5의 제 1 내지 제 4 클록 배선(505-508)에 공급된 제 1 내지 제 4 클록 신호의 흐름도는 각각 도 6b의 제 1 내지 제 4 클록 신호(611-614)이다. 여기서, 제 1 클록 신호(611) 및 제 3 클록 신호(613) 사이의 지연 시간은 620에 대응하고, 제 2 클록 신호(612) 및 제 4 클록 신호(614) 사이의 지연 시간은 621에 대응한다. 또한, 도 5의 제 1 데이터 배선(590)의 전압 값의 흐름도는 도 6b의 제 1 데이터 신호(615)이다. 이 경우에, 도 5의 제 2 내지 제 5 데이터 배선(510-513)의 전압 값의 흐름도는 도 6b의 제 2 내지 제 5 데이터 신호(616-619)에 대응한다. 도 6b의 제 2 데이터 신호(616) 및 제 3 데이터 신호(617)는 각각 도 6a의 제 2 데이터 신호(606) 및 제 3 데이터 신호(607)에 대응한다. 또한, 도 6b의 제 4 데이터 신호(618) 및 제 5 데이터 신호(619)의 전압 값 은 각각 도 6a의 제 2 데이터 신호(605) 및 제 3 데이터 신호(606)에 대해서 지연 시간(620,621)으로 출력된다. 그러나, 데이터 레이싱은 발생하지 않는 것으로 밝혀졌다.
전술한 바와 같이, 비-중첩 클록의 FF를 이용하는 동기 회로는 데이터 레이싱이 거의 일어나지 않는 구성을 갖는다. 포지티브 클록 신호 및 네가티브 클록 신호 양자가 "로우"인 경우, 즉, "0"인 기간이 변화하여 연장되는 때에, 클록 신호의 지연에 대한 마진(margin)이 증가할 수 있다. 환언하면, 동기 회로의 작동 주파수가 감소되고, 클록 신호의 듀티비가 감소되는 경우에, 클록 신호의 지연으로 인한 오작동이 방지된다. 한편, 포지티브 클록 신호 및 네가티브 클록 신호 양자가 "하이"인, 즉, "1"인 기간이 증가되는 때에, 동기 회로의 작동 주파수는 감소될 수 있다. 따라서, 클록 신호의 로우 또는 하이 조건은 적절하게 세팅될 수 있다.
도 1은 본 발명 반도체 장치의 한 실시예 모드로서 무선 칩의 구성을 도시하고 있다. 도 1에서, 무선 칩(101)은 연산 회로(102), 클록 발생 회로(103), 전원 제어 회로(104), 변조/복조 회로(105), 안테나(106), 공명 회로(107) 및 전원 회로(108)를 포함한다. 도 1에서, 통신 신호는 간단한 설명을 위해 수신 신호(109) 및 송신 신호(110)로 분리해서 도시되었으나, 실제적으로 그들은 집적 회로를 구성하고, 신호는 동시에 무선 칩과 판독기/기록기 사이에서 송수신된다. 이하에서, 통신 신호는 수신 신호 또는 송신 신호로 참조된다. 수신 신호(109)는 안테나(106) 및 공명 회로(107)로 수신한 후에, 변조/복조 회로(105)로 변조된다. 또한, 송신 신호(110)는 변조/복조 회로(105)로 변조된 후에 안테나(106)에 의해 송신된다.
도 1에서, 무선 칩(101)이 통신 신호에 의해 발생한 자계 내부에 놓이는 때에, 유도된 기전력이 안테나(106) 및 공명 회로(107)에 의해 생성된다. 유도된 기전력은 전원 회로(107)의 캐패시터에 보유되고, 또한, 전압은 캐패시턴스에 의해 안정화되고, 유도된 기전력은 공급 전압으로서 무선 칩(101)의 각 회로에 공급된다. 변조/복조 회로(105)는 "0"/"1"의 수신된 데이터로서 ASK 시스템의 수신 신호(109)의 진폭 변동을 검출한다. 변조/복조 회로(105)는 예를 들면, 로우-패스 필터이다. 또한, 변조/복조 회로(105)는 ASK 시스템의 송신 신호(110)의 진폭을 변화시킴으로써 송신 데이터를 송신한다. 예를 들면, 송신 데이터(112)가 "0"인 경우에, 공명 회로(107)의 공명 포인트가 변화하고, 그것에 의해 통신 신호의 진폭을 변화시킨다.
연산 회로(102)에 대해 설명하면, 광학적 연산 방법이 목적에 따라 선택되고, 연산 회로는 그 방법에 근거하여 구성될 수 있다. 하드웨어, 소프트웨어 및 그 양자를 이용하는 연산 방법이 있다. 하드웨어를 이용하는 처리 방법에서는, 연산 회로가 전용 회로이다. 소프트웨어를 이용하는 처리 방법에서는, 연산 회로가 CPU 및 큰 규모의 메모리를 포함하고, CPU가 프로그램을 수행한다. 하드웨어 및 소프트웨어 양자를 이용하는 처리 방법에서는, 연산 회로가 전용 회로, CPU 및 메모리를 포함하고, 전용 회로가 연산 처리의 일부를 수행하고, CPU는 연산 처리처럼 프로그램을 수행한다.
본 발명 반도체 장치의 메인 특징인, 작동 환경에 따른 비-중첩 클록 및 듀티비의 사이클을 변경시키는 기능은 클록 생성 회로(103) 및 전원 제어 회로(104)를 이용하여 구현된다.
클록 생성 회로(103)는 연산 회로(102)에 공급되는 비-중첩 클록 신호(111)를 생성한다. 전원 제어 회로(104)는 전원 회로(108)에 의해 공급된 공급 전압에 의해 클록 생성 회로(103)에 공급된 제어 신호(114)를 생성시킨다. 클록 생성 회로(103)에서, 비-중첩 클록 신호(113)의 사이클 및 듀티비는 전원 제어 회로(104)로부터 공급된 제어 신호(114)에 의해 제어된다.
비-중첩 클록 신호(113)는 기준 클록 신호로부터 생성된다. 예를 들면, 수신 신호와 동일한 주파수를 갖는 기준 클록을 사용하는 경우에, 수신 신호가 다이오드에 의해 반-파장 정류되고 인버터 회로에 의해 처리되어서, 비-중첩 클록 신호(113)가 생성될 수 있다. 또한, 높은 주파수를 갖는 기준 클록이 생성되고, 비-중첩 클록 신호(113)가 기준 클록을 사용하여 생성된다. 예를 들면, PLL(Phase Lock Loop) 회로가 제공된다.
클록 신호의 사이클 및 듀티비가 기준 클록을 사용하여 디바이드-바이-n(n≥2) 카운터가 작동되는 회로를 이용하여 변화될 수 있고, 카운터 값이 mpr-mpf(0 ≤ mpr ≤ mnf ≤ n-1)인 경우에 포지티브 클록 신호는 "1" 이고, 반면에, 카운터 값이 mnr-mnf(0 ≤ mnr ≤ mnf ≤ n-1)인 경우에 네가티브 클록 신호는 "1"이 되는 곳에서 적절하게 제어 신호(114)에 따라서 n, mpr, mpf, mnr 및 mnf를 변화시킴으로써 클록 신호의 사이클 및 듀티비가 변화될 수 있다. 전술한 바와 같이, 비-중첩 클록 신호가 전원 제어 신호(104)에 의해 발생한 제어 신호(114)로부터 생성될 수 있다. 그러한 비-중첩 클록 신호는 레벨 감지 래치 등과 같은 래치 회로에 입력된다.
전원 제어 회로(104)는 전원 회로(108)에서 공급 전압을 모니터링하고, 클록 생성 회로(103)의 제어 신호(114)를 생성시킨다. 예를 들면, 전원 제어 회로(104)는 규제 회로를 구비하고, 기준 전압이 전원 회로(108)에 의해 인가된 공급 전압으로부터 생성된다. 제어 신호(114)가 기준 전압을 전원 회로(108)에 의해 인가된 공급 전압과 비교한 결과에 따라 생성된다. 전술한 바와 같이, 제어 신호(114)가 연산 회로(102)에 의해 인가된 공급 전압으로부터 생성된다.
전원 제어 회로(104)에서 생성된 제어 신호(114)는 예를 들면, 공급 전압 값이 소정 값인 경우에 "11"이고, 공급 전압 값을 증가시키기 위한 경우에, 즉, 클록 신호를 지연을 증가시키기 위한 경우에 "10", "01" 또는 "00"이 된다. 그 때에, 제어 신호(114)가 "11" 이 되고, 예를 들면, 클록 생성 회로(103)가 100 MHz의 주파수 및 30 %의 듀티비를 갖는 클록 신호를 생성한다. 선택적으로, 80 MHz 주파수와 30 %의 듀티비에서의 클록 신호가, 제어 신호(114)가 "10" 인 경우에, 50 MHz의 주파수 및 40 %의 듀티비를 갖는 클록 신호가 제어 신호가 "01" 인 경우에, 그리고 30 MHz의 주파수 및 40 %의 듀티비를 갖는 클록 신호가 제어 신호가 "00"인 경우에 생성될 수 있다.
전원 제어 신호(104)에서 생성된 제어 신호(114)의 형태는 클록 생성 회로(103) 또는 전원 제어 회로(104)의 구성에 의존한다는 것을 유의하라. 또한, 클록 신호의 주파수 및 듀티비의 특수 값은 연산 회로의 회로 크기 및 요구되는 명세 사항에 의존한다. 따라서, 클록 생성 회로, 전원 제어 회로 및 제어 신호의 특수한 구성은 실시자에 의해 결정될 수 있다.
또한, 전류 소비가 높을 때에 본 발명의 반도체 장치에 대해 설명하면, 반도체 장치에 탑재된 회로는 열을 생성하고, 클록 신호의 지연이 증가된다. 따라서, 공급 전압이 변화하는 경우와 동일한 문제점이 발생한다. 그러므로, 전류 소비를 모니터하여 비-중첩 클록의 사이클 및 듀티비를 변경시키는 것이 효율적이다.
클록 생성 회로(103)의 제어 신호(114)가 전원 제어 회로(104)를 통하여 연산 회로(102)에서 전류 소비를 모니터하는 것에 의해 생성될 수 있다. 예를 들면, 기준 전압이 제공된 규제 회로를 사용하여 전원 회로(108)에 의해 인가된 공급 전압으로부터 생성된다. 제어 신호(114)는 기준 전압을, 전원 회로(108) 및 연산 회로(102) 사이에 개재된 기준 저항기에서 생성된 전압, 즉, 연산 회로(102)에서 전류 소비에 비례하는 전압과 비교한 결과에 따라서 생성된다. 전술한 바와 같이, 제어 신호(114)가 연산 회로(102)에 공급된 전류 값으로부터 생성된다.
전원 제어 회로(104)에서 생성된 제어 신호(114)는 예를 들면, 전류 값이 소정 값인 경우에 "00"이고, 그리고 전류 값을 증가시키는 순서인 경우에, 즉, 클록 신호 지연을 증가시키는 순서인 경우에는 "01", "10" 또는 "11"이 된다. 그 때에, 예를 들면, 제어 신호(114)가 "00"인 때에, 클록 생성 회로(103)는 100 MHz의 주파수 및 30 %의 듀티비를 갖는 클록 신호를 생성시킨다. 또한, 80 MHZ의 주파수 및 30 %의 듀티비를 갖는 클록 신호가 제어 신호(114)가 "01"인 경우에 생성되고, 50 MHz의 주파수 및 40 %의 듀티비를 갖는 클록 신호가 제어 신호가 "10"인 경우에 생성되며, 30 MHz의 주파수 및 40 %의 듀티비를 갖는 클록 신호가 제어 신호가 "11"인 경우에 생성된다.
전원 제어 회로(104)에서 생성된 제어 신호(114)의 형태는 클록 생성 회로(103) 또는 전원 제어 회로(104)의 구성에 의존함을 알아야 한다. 또한, 클록 신호의 주파수 또는 듀티비의 특수 값은 연산 회로의 회로 크기 및 요구되는 명세 사항에 의존하게 된다. 따라서, 클록 생성 회로, 또는 전원 제어 회로의 특수한 구성 또는 제어 신호의 특수 값은 실시자에 의해 결정될 수 있다.
전술된 구성을 통해서, 반도체 장치의 공급 전압이 변화하고, 클록 신호 전파시에 지연이 발생되는 경우에도, 연산 회로는 안정적으로 작동될 수 있다. 따라서, 고성능의 연산 회로를 갖는 높은 신뢰도의 반도체 장치가 제공될 수 있다. 또한, 공급 전압이 통신 신호 및 통신 데이터로부터의 유도 기전력에 의해 공급 전압이 공급되고, 통신 데이터가 ASK 시스템에 의해 송신/수신되는 무선 칩에서, 통신 신호가 불안정하거나 공급 전압이 불안정한 경우에도, 동기 회로가 안정적으로 작동될 수 있다. 따라서, 큰 규모의 연산 회로를 탑재한 고성능 및 고신뢰도의 무선 칩이 적절한 구조로 제공될 수 있다.
특히, 본 발명의 반도체 장치가, 유리 기판, 수정 기판 또는 플라스틱 기판과 같은 절연 표면을 갖는 기판 위에 형성되는, 활성층으로서 반도체 막을 갖는 박막 트랜지스터를 사용하여 제조되는 경우에, 큰 규모의 기판이 제조 공정에 사용될 수 있다. 따라서, 본 발명 반도체 장치의 제조 비용이 실제적으로 감소될 수 있다. 한편, 특히 기계적 신축성을 갖는 플라스틱 기판을 사용하는 경우에, 본 발명에서 완성된 반도체 장치가 제조 비용 감소 외에 다양한 형태로 취급될 수 있다.
본 발명의 실시예가 도면을 참조하여 기술될 것이다.
실시예 1
이 실시예에서는, 실시예 모드에서 기술된 구성에서 전원 제어 회로의 예로서, 공급 전압에서 변동을 모니터하는 것에 의해 클록 신호를 제어하는 방법이 도 7 및 도 8을 참조하여 기술될 것이다. 도 7은 이 실시예에서 전원 제어 회로의 회로 도면을 도시하고 있다. 도 8은 이 실시예에서 전원 제어 회로의 반응을 보여주는 흐름도이다.
먼저, 이 실시예의 전원 제어 회로의 회로 도면이 도 7을 참조하여 기술될 것이다. 도 7에는, 제 1 레귤레이터(701)의 출력 단자가 저항기(707)에 연결되고, 제 2 레귤레이터(702)의 출력 단자가 저항기(709)에 연결되며, 제 n 레귤레이터(703)의 출력 단자가 저항기(711)에 연결된다. 제 1 연산 증폭기(719)의 입력 단자가 저항기(707, 708, 713, 714)에 연결되고, 출력 단자가 래시스터(720) 및 제 1 디지털 버퍼(722)에 연결된다. 제 2 연산 증폭기(720)의 입력 단자가 저항기(709, 710, 715, 716)에 연결되고, 출력 단자가 저항기(715) 및 제 2 디지털 버퍼(723)에 연결된다. 제 n 연산 증폭기(721)의 입력 단자가 저항기(711, 712, 717, 718)에 연결되고 출력 단자가 래시스터(717) 및 디지털 버퍼(724)에 연결된다.
도 7에서, 도 1의 전원 회로(108)로부터 공급된 공급 전압은 배선(725)을 통하여 제 1 내지 제 n 레귤레이터(701-703)로 공급되고, 제 1 내지 제 n 기준 전압은 제 1 내지 제 n 기준 전압 배선(704-706)으로 출력된다. 공급 전압 및 제 1 내지 제 n 기준 전압은 도 7에 도시된 저항기(707-718)를 경유하여 제 1 내지 제 n 연산 증폭기(719-721)로 입력된다. 저항기(707-718)는 차등 증폭기 회로로서 제 1 내지 제 n 연산 증폭기(719-721) 작동을 위해서 요구되는 저항을 구성한다. 제 1 내지 제 n 연산 증폭기(719-721)의 출력은 제 1 내지 제 n 디지털 버퍼(722-724)를 통하여 디지털 신호를 생성시키고, 배선(726)으로 출력된다. 그들은 도 1의 전원 제어 회로(104)로부터 클록 생성 회로(103)에 입력된 제어 신호(114)가 된다.
다음으로, 이 실시예의 전원 제어 회로의 작용이 도 8을 참조하여 기술될 것이다. 여기서, n=4인 경우의 도 7의 전원 제어 회로가 기술될 것이다. 도 8에서, 도 1의 전원 회로(108)로부터 공급된 공급 전압의 흐름도는 801이 되어야 한다. 제 1 내지 제 4의 레귤레이터에 의해 생성된 제 1 내지 제 4 기준 전압의 흐름도는 802-805가 되어야 한다. 그 때에, 806-809는 제 1 내지 제 4 디지털 버퍼의 출력에 대한 흐름도이다. 여기서, 공급 전압이 제 1 내지 제 4의 기준 전압 각각 보다 낮은 경우에, 제 1 내지 제 4 디지털 버퍼 각각의 출력은 "0"이다.
전술된 전원 제어 회로의 구성을 통하여, 전원 회로(108)에 의해 공급된 공급 전압의 상태는 제어 신호(114, 제 1 내지 제 4 디지털 버퍼의 출력)에 따라서 검출된다. 특히, 제어 신호(114)가 "1", "1", "1", "1"; "0", "1", "1", "1"; "0", "0", "1", "1"; "0", "0", "0", "1"; 및 "0", "0", "0", "0"인 경우의 순서로 낮다 것이 검출된다. 따라서, 클록 생성 회로(103)의 비-중첩 클록의 주파수는 제어 회로(114)를 이용하여 변화될 수 있다. 다른 경우에는, 클록 생성 회로(103)의 듀티비가 제어 회로(114)를 이용하여 변화될 수 있다. 특히, 검출된 공급 전압이 낮은 경우에는, 비-중첩 클록의 주파수가 감소될 수 있다. 선택적으로, 검출된 공급 전압이 낮은 경우에는, 듀티비가 양호하게 감소될 수 있다.
전원 제어 회로(104)에서 검출된 공급 전압의 상태에 따라서, 클록 생성 회로(103)의 비-중첩 클록의 주파수 또는 듀티비의 특수한 값이 반도체 장치에 제공된 회로의 회로 규모, 전력 소비, 작동 성능 등을 고려하여 실시자에 의해 결정될 수 있다.
전술된 구성을 통하여, 반도체 장치의 공급 전압이 변화하고 클록 신호 전파시에 지연이 발생하는 경우에도, 연산 회로가 안정적으로 작동될 수 있다. 따라서, 고성능 연산 회로를 갖는 높은 신뢰도의 반도체 장치가 제공될 수 있다. 특히, 그러한 구성은 박막 트랜지스터로 반도체 장치를 형성하는 경우에 효율적이다. 또한, 공급 전압이 통신 신호로부터의 유도 기전력에 의해 공급되고, 통신 데이터가 ASK 시스템에 의해 송신/수신되는 무선 칩에서, 통신 신호가 불안정하거나 공급 전압이 불안정한 경우에도, 동기 회로가 안정적으로 작동될 수 있다. 따라서, 큰 규모 연산 회로를 탑재한 고성능, 고신뢰도의 무선 칩이 적절한 구조로 제공될 수 있다.
실시예 2
이 실시예에서는, 실시예 모드에서 기술된 구성의 전원 제어 회로의 한 예로서, 실시예 1과 다르게 공급 전압에서 변동을 모니터하는 것에 의해 클록 신호를 재어하는 방법이 도 9 및 도 10을 참조하여 기술될 것이다. 도 9는 이 실시예의 전원 제어 회로에 대한 회로 도면이다. 도 10은 이 실시예의 전원 제어 회로의 작용을 보여주는 흐름도이다.
먼저, 이 실시예의 전원 제어 회로의 회로 도면이 도 9을 참조하여 기술될 것이다. 도 9에서, 제 1 레귤레이터(901)의 출력 단자가 저항기(903)에 연결된다. 제 1 연산 증폭기(907)의 입력 단자가 저항기(903, 904, 905, 906)에 연결되고, 출력 단자가 저항기(905) 및 ADC(Analog-Digital Converter, 908)에 연결된다.
도 9에서, 도 1의 전원 회로(108)로부터 공급된 공급 전압은 배선(909)을 통하여 레귤레이터(901)에 공급되고, 기준 전압은 기준 전압 배선(902)으로 출력된다. 공급 전압 및 기준 전압은 도 9에 도시된 배선(909) 및 기준 전압 배선(902)을 통하여 저항기(903-906)를 경유하여 연산 증폭기(907)로 입력된다. 저항기(903-906)는 차등 증폭기 회로로서 연산 증폭기(907) 작동을 위해서 요구되는 저항을 구성한다. 연산 증폭기(907)의 출력 전압은 ADC(908)에 의해 디지털 신호를 생성하고, 배선(910)으로 출력된다. 그것은 도 1의 전원 제어 회로(104)로부터 클록 생성 회로(103)에 입력된 제어 신호(114)가 된다.
다음으로, 이 실시예의 전원 제어 회로의 작용이 도 10을 참조하여 기술될 것이다. 여기서, 네 레벨의 공급 전압이 검출되는 경우에 도 9의 전원 제어 회로가 기술될 것이다. 도 10에서, 도 1의 전원 회로(108)로부터 공급된 공급 전압의 흐름도는 1001이 되어야 한다. 도 9의 레귤레이터에 의해 생성된 기준 전압의 흐름도는 1002가 되어야 한다. 그 때에, 1003은 제어 신호(114)의 흐름도이다. 여기서, 제어 신호(114)는 공급 전압을 증가시키는 순서로, 즉, 기준 전압과 공급 전압 사이의 전압을 증가시키는 순서로 "00", "01", "10" 및 "11"이 돤다.
전술된 전원 제어 회로의 구성을 통하여, 전원 회로(108)에 의해 공급된 공급 전압의 상태가 검출된다. 특히, 제어 신호(114)가 "11", "10", "01" 및 "00"인 경우의 순서로 공급 전압이 낮다 것이 검출된다. 따라서, 클록 생성 회로(103)의 비-중첩 클록의 주파수는 제어 회로(114)를 이용하여 변화될 수 있다. 다른 경우에는, 클록 생성 회로(103)의 듀티비가 제어 회로(114)를 이용하여 변화될 수 있다. 특히, 검출된 공급 전압이 보다 낮은 경우에는, 비-중첩 클록의 주파수가 감소될 수 있다. 선택적으로, 검출된 공급 전압이 보다 낮은 경우에는, 듀티비가 양호하게 감소될 수 있다.
전원 제어 회로(104)에서 검출된 공급 전압의 상태에 따라서, 클록 생성 회로(103)의 비-중첩 클록의 주파수 또는 듀티비의 특수한 값이 반도체 장치에 제공된 회로의 회로 규모, 전력 소비, 작동 성능 등을 고려하여 실시자에 의해 결정될 수 있다는 것을 유의하라.
전술된 구성을 통하여, 반도체 장치의 공급 전압이 변화하고 클록 신호 전파시에 지연이 발생하는 경우에도, 연산 회로가 안정적으로 작동될 수 있다. 따라서, 고성능 연산 회로를 갖는 높은 신뢰도의 반도체 장치가 제공될 수 있다. 특히, 그러한 구성은 박막 트랜지스터로 반도체 장치를 형성하는 경우에 효율적이다. 또한, 공급 전압이 통신 신호로부터의 유도 기전력에 의해 공급되고, 통신 데이터가 ASK 시스템에 의해 송신/수신되는 무선 칩에서, 통신 신호가 불안정하거나 공급 전압이 불안정한 경우에도, 동기 회로가 안정적으로 작동될 수 있다. 따라서, 큰 규모 연산 회로를 탑재한 고성능, 고신뢰도의 무선 칩이 적절한 구조로 제공될 수 있다.
실시예 3
이 실시예에서는, 실시예 모드에서 기술된 구성에서 전원 제어 회로의 예로서, 연산 회로에서 전류 소비를 모니터하는 것에 의해 클록 신호를 제어하는 방법이 도 22 및 도 23을 참조하여 기술될 것이다. 도 22는 전원 제어 회로의 회로 도면을 도시하고 있다. 도 23은 이 실시예에서 전원 제어 회로의 반응을 보여주는 흐름도이다.
먼저, 이 실시예의 전원 제어 회로의 회로 도면이 도 22를 참조하여 기술될 것이다. 도 22에는, 제 1 연산 증폭기(2202)의 입력 단자가 저항기(2203, 2204, 2205, 2206)에 연결되고, 출력 단자가 저항기(2205, 2213, 2215)에 연결된다. 제 1 레귤레이터(2208)의 출력 단자가 저항기(2212)에 연결되고, 제 2 레귤레이터(2209)의 출력 단자가 저항기(2214)에 연결된다. 제 2 연산 증폭기(2220)의 입력 단자가 저항기(2212, 2213, 2216, 2217)에 연결되고, 출력 단자가 저항기(2216) 및 제 1 디지털 버퍼(2222)에 연결된다. 제 n+1의 연산 증폭기(2221)의 입력 단자가 저항기(2215, 2218, 2219)에 연결되고, 출력 단자가 저항기(2218) 및 제 2 디지털 버퍼(2223)에 연결된다.
도 22에서, 도 1의 전원 회로(108)로부터 공급된 공급 전압은 배선(2224)을 통하여 모니터 저항기(2201)를 경유하여 연산 회로(102)에 공급된다. 연산 회로(102)에서 전류 소비에 비례하는 전압이 모니터 저항기(2201)의 각 단부 사이에서 생성된다. 전압은 제 1 연산 증폭기(2202) 및 제 1 내지 제 4 저항기(2203-2206)를 갖는 증폭기 회로의 입력 전압이고, 모니터 전압은 모니터 전압 배선(2207)에 입력된다.
공급 전압은 제 1 내지 제 n 레귤레이터(2208, 2209)로 공급되고, 제 1 내지 제 n 기준 전압은 제 1 내지 제 n 기준 전압 배선(2210-2211)으로 출력된다. 모니터 전압 및 제 1 내지 제 n 기준 전압은 도 22에 도시된 저항기(2212-2219)를 경유하여 제 2 내지 제 n+1 연산 증폭기(2220-2221)로 입력된다. 저항기(2212-2219)는 차등 증폭기 회로로서 제 2 내지 제 n+1 연산 증폭기(2220-2221) 작동을 위해서 요구되는 저항을 구성한다. 제 2 내지 제 n+1 연산 증폭기(2220-2221)의 출력은 제 1 내지 제 n 디지털 버퍼(2222-2223)를 통하여 디지털 신호를 생성시키고, 배선(2225)으로 출력된다. 그들은 도 1의 전원 제어 회로(104)로부터 클록 생성 회로(103)에 입력된 제어 신호(114)가 된다.
다음으로, 이 실시예의 전원 제어 회로의 작용이 도 23을 참조하여 기술될 것이다. 여기서, n=4인 경우의 도 22의 전원 제어 회로가 기술될 것이다. 도 23에서, 2301은 도 22의 모니터 저항기(2201)에 공급된 전류, 즉, 연산 회로(102)의 전류 소비에 대한 흐름도이다. 한편, 2302는 모니터 전압의 흐름도이다. 제 1 내지 제 4 레귤레이터에 의해 생성된 제 1 내지 제 4 기준 전압의 흐름도는 2303-2306이 되어야 한다. 그 때에, 2307-2310은 제 1 내지 제 4 디지털 버퍼 출력에 대한 흐름도이다. 여기서, 모니터 전압 배선(2207)의 모니터 전압이 제 1 내지 제 4 기준 전압 각각 보다 낮은 경우에, 제 1 내지 제 4 디지털 버퍼 각각의 출력은 "0"이 된다.
전술된 전원 제어 회로의 구성을 통하여, 연산 회로(102)에 의해 공급된 전류 소비의 상태는 제어 신호(114, 제 1 내지 제 4 디지털 버퍼의 출력)에 따라서 검출된다. 특히, 제어 신호(114)가 "0", "0", "0", "0"; "0", "0", "0", "1"; "0", "0", "1", "1"; "0", "1", "1", "1"; 및 "1", "1", "1", "1"인 경우의 순서로 낮다 것이 검출된다. 따라서, 클록 생성 회로(103)의 비-중첩 클록의 주파수는 제어 회로(114)를 이용하여 변화될 수 있다. 다른 경우에는, 듀티비가 변화될 수 있다. 특히, 검출된 공급 전압이 낮은 경우에는, 비-중첩 클록의 주파수가 감소될 수 있다. 특히, 검출된 전류 소비가 큰 경우에는, 비-중첩 클록의 주파수는 감소될 수 있다.
전원 제어 회로(104)에서 검출된 공급 전압의 상태에 따라서, 클록 생성 회로(103)의 비-중첩 클록의 주파수 또는 듀티비의 특수한 값이 반도체 장치에 제공된 연산 회로의 회로 규모, 전력 소비, 작동 성능 등을 고려하여 실시자에 의해 결정될 수 있다.
전술된 구성을 통하여, 반도체 장치의 공급 전압이 변화하고 클록 신호 전파시에 지연이 발생하는 경우에도, 연산 회로가 안정적으로 작동될 수 있다. 따라서, 고성능 연산 회로를 갖는 높은 신뢰도의 반도체 장치가 제공될 수 있다. 특히, 그러한 구성은 박막 트랜지스터로 반도체 장치를 형성하는 경우에 효율적이다. 또한, 공급 전압이 통신 신호로부터의 유도 기전력에 의해 공급되고, 통신 데이터가 ASK 시스템에 의해 송신/수신되는 무선 칩에서, 통신 신호가 불안정하거나 공급 전압이 불안정한 경우에도, 동기 회로가 안정적으로 작동될 수 있다. 따라서, 큰 규모 연산 회로를 탑재한 고성능, 고신뢰도의 무선 칩이 적절한 구조로 제공될 수 있다.
실시예 4
이 실시예에서는, 실시예 모드에서 기술된 구성의 전원 제어 회로의 한 예로서, 실시예 3과 다르게 전류 소비에서 변동을 모니터하는 것에 의해 클록 신호를 재어하는 방법이 도 24 및 도 25를 참조하여 기술될 것이다. 도 24는 전원 제어 회로에 대한 회로 도면이다. 도 25는 이 실시예의 전원 제어 회로의 작용을 보여주는 흐름도이다.
먼저, 이 실시예의 전원 제어 회로의 회로 도면이 도 24를 참조하여 기술될 것이다. 도 24에서, 제 1 연산 증폭기(2402)의 입력 단자가 저항기(2403, 2404, 2405, 2406)에 연결되고, 출력 단자가 저항기(2405) 및 레귤레이터(2408)에 연결된다. 레귤레이터(2408)의 출력 단자는 저항기(2410)에 연결된다. 제 2 연산 증폭기(2414)의 입력 단자는 저항기(2410, 2411, 2412, 2413)에 연결되고, 출력 단자는 ADC(2415)에 연결된다.
도 24에서, 도 1의 전원 회로(108)로부터 공급된 공급 전압은 배선(2416)을 통하여 모니터 저항기(2401)를 경유하여 연산 회로(102)에 공급된다. 연산 회로(102)에서 전류 소비에 비례하는 전압이 모니터 저항기(2401)의 각 단부 사이에서 생성된다. 그 전압은 제 1 연산 증폭기(2402)와 제 1 내지 제 4 저항기(2403-2406)를 포함하는 증폭기 회로의 입력 전압이고, 모니터 전압은 모니터 전압 배선(2407)으로 출력된다.
공급 전압은 배선(2416)을 통하여 레귤레이터(2408)에 공급되고, 기준 전압은 기준 전압 배선(2409)으로 출력된다. 공급 전압 및 기준 전압은 도 24에 도시된 저항기(2410-2413)를 경유하여 제 2 연산 증폭기(2414)로 입력된다. 저항기(2410-2413)는 차등 증폭기 회로로서 제 2 연산 증폭기(2414) 작동을 위해서 요구되는 저항을 구성한다. 제 2 연산 증폭기(2414)의 출력은 ADC(2415)에 의해 디지털 신호를 생성하고, 배선(2417)으로 출력된다. 그것은 도 1의 전원 제어 회로(104)로부터 클록 생성 회로(103)에 입력된 제어 신호(114)가 된다.
다음으로, 이 실시예의 전원 제어 회로의 작용이 도 25를 참조하여 기술될 것이다. 여기서, 네 레벨의 공급 전압이 검출되는 경우에 도 24의 전원 제어 회로가 기술될 것이다. 도 25에서, 모니터 저항기(2401)에 공급된 전류, 즉, 도 24의 연산 회로(102)의 전류 소비에 대한 흐름도는 2501이 되어야 한다. 모니터 전압에 대한 흐름도는 2502가 되어야 한다. 도 24의 레귤레이터(2408)에 의해 생성된 기준 전압에 대한 흐름도는 2503이 되어야 한다. 그 때에, 2504는 제어 신호(114)의 흐름도이다. 제어 신호(114)는 모니터 전압을 증가시키는 순서로, 즉, 전류 소비를 증가시키는 순서로 "00", "01", "10" 및 "11"이 된다.
전술된 전원 제어 회로의 구성을 통하여, 연산 회로(102)에서 전류 소비 상태가 검출된다. 특히, 제어 신호(114)가 "11", "10", "01" 및 "00"인 경우의 순서로 전류 소비가 커지는 것이 검출된다. 따라서, 클록 생성 회로(103)의 비-중첩 클록의 주파수는 제어 회로(114)를 이용하여 변화될 수 있다. 다른 경우에는, 듀티비가 변화될 수 있다. 특히, 검출된 전류 소비가 커짐에 따라서, 비-중첩 클록의 주파수가 양호하게 감소될 수 있다.
전원 제어 회로(104)에서 검출된 공급 전압의 상태에 따라서, 클록 생성 회로(103)의 비-중첩 클록의 주파수 또는 듀티비의 특수한 값이 반도체 장치에 제공된 회로의 회로 규모, 전력 소비, 작동 성능 등을 고려하여 실시자에 의해 결정될 수 있다는 것을 유의하라.
전술된 구성을 통하여, 반도체 장치의 공급 전압이 변화하고 클록 신호 전파시에 지연이 발생하는 경우에도, 연산 회로가 안정적으로 작동될 수 있다. 따라서, 고성능 연산 회로를 갖는 높은 신뢰도의 반도체 장치가 제공될 수 있다. 특히, 그러한 구성은 박막 트랜지스터로 반도체 장치를 형성하는 경우에 효율적이다. 또한, 공급 전압이 통신 신호로부터의 유도 기전력에 의해 공급되고, 통신 데이터가 ASK 시스템에 의해 송신/수신되는 무선 칩에서, 통신 신호가 불안정하거나 공급 전압이 불안정한 경우에도, 동기 회로가 안정적으로 작동될 수 있다. 따라서, 큰 규모 연산 회로를 구비한 고성능, 고신뢰도의 무선 칩이 적절한 구조로 제공될 수 있다.
실시예 5
이 실시예에서는, 박막 트랜지스터(TFT)를 이용하여 본 발명 반도체 장치가 제조되는 경우가 도 11a 및 도 11b를 참조하여 기술될 것이다.
도 11a는 TFT부(1101) 및 절연 기판(1110) 상에 형성된 메모리부(1102)에 대한 횡단면도이다. TFT부(1101)는 양호하게 예를 들면, 연산 회로에 이용된다. 메모리부(1102)는 양호하게 예를 들면, 비휘발성 메모리의 메모리 소자에 이용된다. 유리 기판, 수정 기판, 실리콘으로 형성된 기판, 금속 기판, 플라스틱 기판 등이 절연 기판(1110)에 사용된다.
유리 기판을 사용하는 경우에, TFT 등이 그 위에 형성되는 표면의 반대 방향의 사용을 위해 얇게 연마된다. 그러한 유기 기판은 두께가 감소되어 중량과 장치의 두께 감소에 기여한다.
베이스막(1111)이 절연 기판(1110) 위에 제공된다. 박막 트랜지스터(1120, 1121)가 TFT부(1101)의 베이스막(1111) 위에 제공되고, 박막 트랜지스터(1122)가 메모리부(1102)의 베이스막(1111) 위에 제공된다. 각 박막 트랜지스터는 아일랜드(island) 모양으로 분리되어 형성되는 반도체막(1112), 게이트 절연막 위에 제공되는 게이트 전극(1114), 그리고 측벽(1113)으로 불리는 게이트 전극의 표면에 제공되는 절연체를 갖는다. 반도체막(1112)은 0.2 ㎛ 정도, 일반적으로 40-170 nm, 양호하게는 50-150 nm 두께로 형성된다. 또한, 측벽(1113)과 반도체막(1112)을 커버하는 절연막(1116)과, 반도체막(1112)에 형성된 불순물 영역에 연결되는 전극(1115)이 포함된다. 불순물 영역과 연결되는 전극(1115)은 게이트 절연막 및 절연막(1016)에 접속 홀을 형성하고, 접속 홀에 도전막을 형성하고, 그리고 도전막을 패터닝함으로써 형성될 수 있다.
본 발명 반도체 장치를 형성하기 위한 박막 트랜지스터에서, 게이트 절연막등으로 정형화되는 절연막이 고밀도 플라즈마 처리에 의해 형성될 수 있다. 고밀도 플라즈마 처리는 플라즈마 밀도가 1 x 1011 cm-3 정도, 양호하게는, 1 x 1011 cm-3 내 지 9 x 1015 cm-3이고, 마이크로파(예를 들면, 2.45 GHz의 주파수)와 같은 고주파가 사용된다. 그런 조건에서 플라즈마가 생성되면, 낮은 전자 온도는 0.2 eV 내지 2 eV가 될 것이다. 전술한 낮은 전자 온도 특성을 갖는 고밀도 플라즈마에 대해 설명하면, 활성종의 운동 에너지가 낮고, 따라서, 플라즈마 손상이 작고 결함이 작은 막이 형성된다. 형성되는 몸체와, 게이트 절연막을 형성하는 경우에 패턴화된 반도체막이 형성되는 기판이 그러한 플라즈마 처리를 위해 챔버에 위치된다. 이어서, 안테나로 불리는 플라즈마 생성용 전극과 형성되는 몸체 사이의 막을 형성하기 위한 거리는 20-80 mm, 양호하게는 20-60 mm이다. 그러한 고밀도 플라즈마 처리는 저온-공정(기판 온도가 400 ℃ 정도)을 가능하게 한다. 따라서, 낮은 열저항을 갖는 플라스틱 막이 기판 위에 형성될 수 있다.
그러한 절연막은 질소 대기 또는 산소 대기에서 형성될 수 있다. 질소 대기는 일반적으로, 질소와 희가스(rare gas)가 혼합되거나 질소, 수소 및 희가스가 혼합되는 대기를 말한다. 희가스로서 헬륨, 네온, 크립톤 또는 크세논 중위 적어도 하나가 사용될 수 있다. 또한, 산소 대기는 일반적으로, 산호 및 희가스가 혼합되거나 또는 산소, 수소 및 희가스가 혼합되는 대기를 말한다. 유사한 효과를 달성하기 위해 일산화이질소 및 희가스가 혼합되는 대기기 사용될 수 있다. 희가스로서 헬륨, 네온, 아르곤, 크립톤, 크세논 중의 적어도 하나가 사용될 수 있다.
이 방법으로 형성되는 절연막은 다른 코팅을 손상시키지 않고 조밀하게 형성된다. 또한, 고밀도 플라즈마 처리에 의해 형성되는 절연막은 절연막과 접촉하는 반도체막의 인터페이스 상태를 개선시킬 수 있다. 예를 들면, 게이트 절연막이 고밀도 플라즈마 처리를 사용하여 형성되는 경우에, 절연막 및 반도체막 사이의 인터페이스 상태가 개선될 수 있다. 그 결과, 박막 트랜지스터의 전기적 특성이 개선될 수 있다.
절연막 형성을 위해 고밀도 플라즈마 처리를 사용하는 경우가 기술되어 왔고, 고밀도 플라즈마 처리는 반도체막에도 또한 적용된다. 고밀도 플라즈마 처리에 의해 반도체막의 표면이 변형될 수 있다. 그 결과, 인터페이스 상태가 개선될 수 있고, 박막 트랜지스터의 전기적 특성이 따라서 개선될 수 있다.
또한, 절연막(1117, 1118)이 제공되어 평탄화를 개선 시킨다. 이 때에, 절연막(1117)은 양호하게 유기재료로 형성되고, 절연막(1118)은 양호하게 무기 재료로 형성된다. 절연막(1117, 1118)이 제공되는 경우에, 전극(1115)이 절연막(1117, 1118) 위에 형성되어 접속홀을 통하여 불순물 영역에 연결된다.
또한, 절연막(1125)이 제공되고, 하부 전극(1127)이 형성되어 전극(1115)에 연결된다. 절연막(1128)이 하부 전극(1127)의 단부를 커버하게 형성되고, 개구부가 제공되어 하부 전극(1127)을 노출시킨다. 개구부에, 메모리 재료층(1129) 및 상부 전극(1130)이 형성된다. 이런 방법에서, 하부 전극(1127)을 갖는 메모리 소자(1123), 메모리 재료층(1129), 그리고 상부 전극(1130)이 형성된다. 메모리 재료층(1129)이 유기 재료 또는 무기 재료로 형성될 수 있다. 하부 전극(1127) 및 상부 전극(1130)은 도전 재료로 형성될 수 있다. 예를 들면, 그것은 전술한 소자를 이용하여 알루미늄(Al), 티나늄(Ti), 몰리브데늄(Mo), 텅스텐(W) 또는 실리 콘(Si)으로 제조된 막 또는 합금막으로 형성될 수 있다. 또한, 산화주석 인듐(ITO), 산화 실리콘을 포함하는 산화 주석 인듐, 또는 2-20 %의 산화 아연을 포함하는 산화 인듐과 같은 투광 재료가 사용될 수 있다.
평활도(flatness)를 더욱 개선시키고, 불순물 소자의 침입을 방지하기 위해서 절연막(113)이 양호하게 형성된다.
이 실시예에서 기술된 절연막에 대해서, 무기 재료 또는 유기 재료가 사용될 수 있다. 무기 재료로서, 산화 실리콘 또는 질화 실리콘이 사용될 수 있다. 유기 재료로서, 폴리미드, 아크릴, 폴리마이드, 폴리미드디아민, 레지스트, 벤조시클로뷰텐, 실록산 또는 폴리실란잔(polysilanzane)이 사용될 수 있다. 실록산은 실리콘(Si) 및 산소(O) 결합을 갖는 골격을 포함하는데, 치환기로서 적어도 수소(예를 들면, 알킬 그룹 또는 방향족 탄화수소)를 포함하는 유기물 그룹이 사용된다. 다른 선택으로서, 적어도 수소를 포함하는 플로로(fluoro) 그룹 및 유기물 그룹이 사용될 수 있다. 폴리실란잔은 개시 재료로서 실리콘(Si) 및 질소(N) 결합을 갖는 폴리머 재료로 형성된다.
도 11b는 도 11a와 다르게 메모리 재료 층이 전극(1115)의 접속 홀(1151)에 형성되는 메모리에 대한 단면도이다. 도 11a와 유사하게, 전극(1115)은 하부 전극으로서 사용되고, 전극(1115) 위에 메모리 재료층(1129) 및 상부 전극(1130)이 형성되어 메모리 소자(1123)를 형성한다. 이어서, 절연막(1131)이 형성된다. 다른 구조는 도 11a와 동일하므로, 그것에 관한 기술은 생략될 것이다.
전술한 바와 같이 접속 홀(1151)에 메모리 소자를 형성함으로써, 메모리 소 자의 크기를 감소시킬 수 있다. 또한, 메모리용 전극이 불필요한 것으로 간주되고, 따라서, 제조 단계가 감소 될 수 있고, 메모리가 탑재된 반도체 장치가 낮은 비용으로 제공될 수 있다.
전술한 바와 같이, 유리 기판, 수정 기판 또는 플라스틱 기판과 같은 절연층을 갖는 기판 위에 형성된 각각의 반도체 박막이 활성층으로서 사용되는 박막 트랜지스터를 사용하는 반도체 장치를 구성함으로써, 고성능 및 저전력 소비 반도체 장치가 적은 중량으로 저렴하게 제공될 수 있다.
이 실시예는 전술된 실시예 모드 및 실시예와 자유롭게 조합될 수 있다.
실시예 6
이 실시예에서는, 전술된 실시예와 다르게 반도체 장치 제조 방법이 기술될 것이다.
전술된 실시예 모드와 유사하게, 절연 기판이 준비되고, 릴리즈 층이 형성된다. 릴리즈 층은 절연 기판의 전면에 또는 선택적으로 형성될 수 있다. 릴리즈 층은, W, Ti, Ta, Mo, Nb, Nd, Ni, Co, Zr, Zn, Ru, Rh, Pd, Os, Ir 또는 Si로부터 선택된 원소; 또는 그들 원소를 함유하는 합금 또는 혼합물로 형성된다. 릴리즈 층은 전술한 원소 등의 싱글 층 또는 전술한 원소 등의 다층 구조를 사용할 수 있다. 그러한 릴리즈 층은 CVD, 스퍼터링, 전자 빔등에 의해 형성될 수 있다. 이 실시예에서는, W이 CVD에 의해 형성된다. 그 때에, 플라즈마 처리가 양호하게 O2, N2 또는 N20를 사용하여 수행된다. 따라서, 후속 단계인 분리가 용이하게 수행될 수 있 다.
이어서, 베이스막과 반도체막이 전술한 실시예 모드에서와 같이 릴리즈 층위에 형성된다. 반도체막이 열처리되는 경우에, 릴리즈 층 역시 열처리 된다. 비정질 반도체막이 CVD에 의해 열처리를 사용하여 형성되는 경우에, 반도체막은 많은 수소를 함유한다. 따라서, 수소 제거를 위한 열처리 및 비정질 반도체막을 결정화하기 위한 열처리가 존재한다. 막 필링(peeling)이 수소 제거를 위한 열처리에 의해 방지될 수 있다.
그 후에, 전술한 실시예 모드에서 처럼, 박막 트랜지스터가 반도체막을 사용하여 형성된다. 이어서, 다수의 박막 트랜지스터가 전기적으로 연결되어, 반도체 장치에 포함된 회로를 형성하게 된다. 그 회로는 전원 회로, 시스템 리세트 회로, 복조 회로, 변조 회로 또는 CPU, ROM, RAM 또는 제어기와 같은 논리 회로와 같은 무선 통신 회로일 수 있다.
그 후에, 절연 기판이 물리적으로 또는 화학적으로 분리되어 박막 트랜지스터등은 플라스틱 기판과 같은 신축성 기판에 전달된다. 그 후에, 절연 기판이 릴리즈 층의 상태를 변화시킴으로써 분리될 수 있다. 예를 들면, 개구가 제공되어 릴리즈 층의 일부를 노출시키고, 노출된 릴리즈 층이 레이저로 조사된다. 레이저로 릴리즈 층을 조사하는 것은 분리를 셋 오프시킬 수 있다. 그 후에, 절연 기판 및 박막 트랜지스터등은 서로 각각 물리적으로 분리된다. 선택적으로, 박막 트랜지스터등은 어떤 외부 힘을 가하지 않고도 막 응력으로 인해 기판 등을 자연적으로 벗길 수 있다.
또한, 박막 트랜지스터 등이 신축성 기판으로 전달되는 반도체 장치가 형성될 수 있다. 그러한 반도체 장치는 중량이 가볍고, 두께가 얇으며, 높은 신축성의 증가된 가치를 갖는다.
이 실시예는 전술된 실시예 모드 및/또는 실시예와의 조합에 의해 보충될 수 있다.
실시예 7
이 실시예에서는, 본 발명 반도체 장치의 회로 일부를 구성하는 박막 트랜지스터의 레이아웃이 도 12, 도 13 및 도 14를 참조하여 기술될 것이다.
실시예 3에서 기술된 반도체막(1112)에 대응하는 반도체 층이 베이스막이 그들 사이에 개재된 상태로, 절연 표면을 갖는 기판의 전면 또는 그 일부(트랜지스터의 반도체 영역으로서 결정된 영역보다 큰 영역을 갖는 영역) 위에 형성된다. 이어서, 마스크 패턴이 광노광에 의해 반도체 층위에 형성된다. 마스크 패턴을 사용하여 반도체 층을 에칭함으로써, 도 12에 도시된 박막 트랜지스터의 소스 영역, 드레인 영역 및 채널 영역을 포함하는 특수한 모양을 갖는 아일랜드-모양 반도체 패턴(1201)이 형성된다.
반도체 층 패턴의 모양은 박막 트랜지스터의 특성에 기초하여 레이아웃의 요구되는 회로 특성 또는 적합성을 고려하여 결정된다.
본 발명 무선 칩의 회로를 구성하기 위한 박막 트랜지스터에서, 반도체 층 형성을 위한 포토마스크는 하나의 패턴을 갖는다. 포토마스크의 이 패턴은 코너부에 10 ㎛ 또는 그 보다 짧은 한 측부를 갖는 직각 삼각형을 제거함으로써 둥글게 된다. 이 마스크 패턴의 모양은 도 12에 도시된 반도체 층의 패턴 모양으로서 전환될 수 있다. 마스크 패턴은 반도체 층으로 전환되어 반도체 패턴의 코너가 포토 마스크 패턴의 코너보다 더 둥글게 된다. 환언하면, 반도체 막 패턴의 코너는 포토마스크 패턴보다 더 완만하게 둥글어진다. 도 12에서, 후에 형성되는 게이트 전극(1114), 게이트 배선(1301), 전극(1115) 등은 점선에 의해 표시된다는 것을 유의하라.
이어서, 게이트 절연막이 둥근 코너를 갖도록 패턴화된 반도체 층위에 형성된다. 이어서, 실시예 3에서 기술된 바와 같이, 반도체 층과 부분적으로 중첩되는 게이트 전극(1114) 및 게이트 배선(1301)이 동시에 형성된다. 게이트 전극 및 게이트 배선은 금속 층 및 반도체 층을 형성시키고 광노광을 수행함으로써 형성될 수 있다.
게이트 전극 또는 게이트 배선 형성을 위한 포토마스크는 패턴을 갖는다. 포토마스크의 이 패턴은 배선 폭의 1/5 내지 배선 폭의 1/2 범위에서 10 ㎛ 정도의 길이를 갖는, 각 측부가 제거된 코너 및 그곳의 직각 삼각형을 갖는다. 이 마스크 패턴의 모양은 도 13에 도시된 게이트 전극 또는 게이트 배선의 패턴으로서 전환될 수 있다. 그 마스크 패턴은 게이트 전극 또는 게이트 배선으로 전환되어 게이트 전극 또는 게이트 배선의 코너가 보다 둥글게 된다. 환언하면, 게이트 전극 또는 게이트 배선은 마스크 패턴의 코너보다 더 완만하게 둥글어진 코너를 구비한 패턴을 갖는다.
그러한 포토마스크를 이용하여 형성된 게이트 전극 또는 게이트 배선의 코너 에서, 굴곡 라인이 상부에서 볼 때에 게이트 전극 또는 게이트 배선의 외측 코너에 형성된다. 또한, 내측 코너가 또한 형성되어 외측 코너를 따라서 둥글어진다. 도 13에서, 후에 형성되는 전극(1115)은 점선으로 표시되었다.
그러한 게이트 전극 또는 게이트 배선은 직각으로 휘는데, 레이 아웃의 한계 때문이다. 따라서, 게이트 전극 또는 게이트 배선의 둥근 코너에 대해서, 돌출부(외측) 및 함몰부(내측)가 제공된다. 둥근 돌출부에서, 건조 플라즈마 에칭시에 변칙적인 방출로 인한 미립자의 생성을 억제하는 것이 가능하다. 또한, 둥근 함몰부에서, 미립자가 생성되는 경우라도, 코너부에 집적되는 경향이 있는 미립자는 세정시에 세정된다. 그 결과, 큰 수율 개선이 기대될 수 있는 유리한 효과가 있다.
이어서, 게이트 전극 및 게이트 배선 위에 절연막(1116, 1117, 1118)에 대응하는 절연층 등이 실시예 3에서 기술한 바와 같이 형성된다. 기본적으로, 절연막은 본 발명에서 싱글 막이다.
이어서, 절연층 위에, 개구가 절연막의 소정 위치에 형성되고, 개구에 전극(1115)에 대응하는 배선이 형성된다. 이 개구는 반도체 층 또는 하부 층에 있는 게이트 배선 층과 배선 층을 서로 각각 전기적으로 연결한다. 배선에 대해서는, 마스크 패턴이 광노광에 의해 형성되고, 에칭 공정에 의해 소정 패턴으로 형성된다.
배선을 통하여, 소정의 소자들이 서로 각각 연결된다. 이 배선은 직선에 의해 소정 소자들을 연결하지 않지만, 레이아웃 한계 때문에 직각으로 벤딩된다(이하에서 "벤딩부"로 참조됨). 또한, 배선은 개구부 또는 다른 영역에서 폭이 변화될 수 있다. 예를 들면, 개구부에서, 개구가 배선 폭과 동등하거나 또는 큰 경우에, 배선 폭이 그 부분에서 넓어지도록 변화한다. 또한, 배선은 또한 회로 레이아웃으로 인해 캐패시터부의 한 전극으로 기능하기 때문에, 배선 폭이 커질 수 있다.
그 경우에, 마스크패턴의 벤딩부에서, 배선의 코너는 10 ㎛ 또는 그 보다 짧거나 또는 한측부에서 배선 폭의 1/5 및 배선 폭의 1/2 범위에서 직각 삼각형을 제거함으로써 둥글어질 수 있다. 배선 패턴은 도 14에 도시된 것과 유사한 둥근 코너를 갖는다. 배선의 코너부는 배선 폭의 1/5 및 배선 폭의 1/2 범위에서 측부를 갖는 컷아웃으로 둥글게 된다. 즉, 코너부에서 배선 층의 원주는 상부에서 볼 때에 굴곡된다. 또한, 내측 코너는 또한 외측 코너를 따라서 둥글어진다. 둥근 코너를 갖는 그러한 배선은 미립자가 플라즈마로 건조 에칭하는 때에 벤딩부의 돌출부에 변칙적인 방출에 인해 생성되는 것을 억제한다. 한편, 함몰부에서, 미립자가 생성되는 경우라도, 코너부에서 집적되는 경향이 있은 미립자는 세정시에 세정된다. 그 결과, 큰 수율 개선이 기대되는 유리한 효과를 얻을 수 있다. 둥근 코너를 갖는 배선은 또한 전기 도전성을 갖도록 할 수 있다.
도 14에 도시된 레이아웃을 갖는 회로에서, 벤딩부의 코너부를 벤딩하지 않거나 또는 배선 폭이 변화하는 위치에서 많은 라운드니스가 제공되므로, 플라즈마로 건도 에칭이 수행되는 경우에 변칙적인 방출로 인한 미립자의 생성을 억제할 가능성이 있다. 또한, 코너에 집적되는 경향이 있는 미립자는 세정시 용이하게 세정될 수 있고, 이것은 생산성의 개선을 초래한다. 즉, 제조 공정에서 생성되는 먼지 또는 미립자 문제가 해결될 수 있다. 또한, 둥근 코너를 갖는 배선은 전기 도전성이 이루어지는 것을 기대할 수 있다. 특히, 많은 평행 배선이 제공되는 구동기 회 로 영역 등의 배선의 경우에, 먼지가 세정될 수 있는 것은 매우 유리하다.
이 실시예에서, 반도체 층, 게이트 배선 및 배선의 세 레이아웃에서 코너부 또는 벤딩부가 둥근 모드가 기술되었지만, 본 발명은 이것에 제한되지 않는다. 즉, 코너부 또는 벤딩부는 층의 어느 하나에서 둥글어질 수 있어서, 제조 공정에서 먼지, 미립자등의 문제는 해결될 수 있다.
반도체 장치가 전술한 레이아웃을 사용하여 구성되는 경우에는, 적은 전력을 소비하는 고성능 및 저전력 소모 반도체 장치가 감소된 중량으로 저렴하게 제공될 수 있다.
이 실시예는 실시예 모드 및 실시예의 임의의 조합으로 구현될 수 있다는 것을 유의하라.
실시예 8
이 실시예에서, 본 발명 반도체 장치의 한 부품으로서 스태틱 RAM(SRAM)을 형성 예가 도 15a 내지 도 17b를 참조하여 기술될 것이다.
도 15a에 도시된 반도체 층(1510, 1511)은 양호하게 실리콘 또는 그 한 성분으로 실리콘을 함유하는 결정성 반도체로 구성된다. 예를 들면, 레이저 어닐링 등에 의해 실리콘막을 결정화시키어 얻은 다결정 실리콘, 단결정 실리콘등이 사용된다. 전술한 것처럼, 산화 금속 반도체, 비정질 실리콘 또는 반도체 특성을 보여주는 유기물 실리콘이 또한 사용될 수 있다.
어떤 경우에도, 먼저 형성되는 반도체 층이, 절연 표면 또는 그 일부(트랜지스터의 반도체 영역으로서 결정되는 영역보다 큰 영역을 갖는 지역)를 갖는 기판의 전면에 걸쳐 형성된다. 이어서, 광노광 기술로 마스크 패턴이 반도체 층위에 형성된다. 마스크 패턴을 이용하여 반도체 층을 에칭함으로써, 각각이 특수한 모양을 갖는 아일랜드-모양 반도체 층(1510, 1511)이 형성되는데, 그것은 소스 및 드레인 영역과 TFT의 채널 영역을 갖는다. 반도체 층(1510, 1511)은 레이아웃의 적합성을 고려하여 결정된다.
도 15a에 도시된 반도체 층(1510, 1511)을 형성하기 위한 포토마스크는 도 15b에 도시된 마스크패턴(1520)을 갖는다. 이 마스크 패턴(1520)은 광 노광 공정에 사용되는 레지스트가 포지티브 형태 또는 네가티브 형태냐에 따라서 상이하다. 포지티브 레지스트가 사용되는 경우에, 도 15b에 도시된 마스크 패턴이 광 차폐부로서 형성된다. 마스크 패턴(1520)은 정상부(A)가 절삭되는 모양을 갖는다. 또한, 벤딩부(B)는 여러 차례 벤딩되어 그것의 코너에서 직각으로 벤딩되지 않도록 한다. 이 포토마스크 패턴에서, 예를 들면, 패턴의 코너부(직각 삼각형)가 한 측부에서 10 ㎛ 정도 길이로 제거된다.
도 15b에 도시된 마스크 패턴(1520)의 모양은 도 15a에 도시된 반도체 층(1510, 1520)의 모양이 반영된다. 그 경우에, 마스크 패턴(1520)과 유사한 모양이 전환되거나 또는 전환되어 마스크 패턴(1520)의 코너부가 보다 둥글어 진다. 즉, 포토마스크 패턴(1520)보더 덜 벤딩되는 패턴 모양의 라운드니스가 유지된다.
반도체 층(1510, 1511) 위에, 적어도 부분적으로 산화 실리콘 또는 질화 실리콘을 함유하는 절연층이 형성된다. 이 절연 층을 형성하는 한 목적은 게이트 절연층을 형성하기 위함이다. 이어서, 도 16a에 도시된 바와 같이, 게이트 배 선(1612, 1613, 1614)이 형성되어 부분적으로 반도체 층과 중첩된다. 게이트 배선(1612)은 반도체 층(1510)에 대응하여 형성된다. 게이트 배선(1613)은 반도체 층(1510, 1511)에 대응하여 형성된다. 또한, 게이트 배선(1614)은 반도체 층(1510, 1511)에 대응하여 형성된다. 게이트 배선에 대해, 금속 층 또는 고도-도전성 반도체 층이 형성되고, 그것의 모양은 광노광에 의해 절연층위에 형성된다.
게이트 배선 형성을 위한 포토마스크는 도 16b에 도시된 마스크 패턴(1621)을 갖는다. 포토마스크 패턴(1621)에서, 코너부(직각 삼각형)는 10 ㎛ 정도 길이 또는 배선 라인 폭의 1/2 내지 1/5 범위에서 제거될 수 있다. 도 16b에 도시된 마스크 패턴(1621)의 모양은 도 16a에 도시된 게이트 배선(1612, 1613, 1614)에 반영된다. 그 경우에, 마스크 패턴(1621)에 유사한 모양이 전환되거나 전환되어 마스크 패턴(1621)의 코너부가 보다 둥글어진다. 즉, 그것의 패턴이 포토마스크 패턴(1621) 보다 더욱 완만하게 둥글게 된다. 다시 말해서, 게이트 배선(1612, 1613, 1614)의 코너부가 각 배선 폭의 1/5 및 1/2 범위의 한 측부를 갖는 컷아웃으로 둥글게 된다. 돌출부에서, 플라즈마로 건조 에칭이 수행되는 경우에 변칙적인 방출로 인한 미립자의 생성을 억제하는 것이 가능하다. 한편, 함몰부에서, 미립자가 생성되는 경우조차도, 코너부에 집적되는 경향이 있는 미립자는 세정시 세정이 된다. 그 결과, 큰 수율 개선이 기대되는 효과가 있다.
층간 절연층은 게이트 배선(1612, 1613, 1614)에 연속하여 형성되는 층이다. 층간 절연층은 산화 실리콘과 같은 무기물 재료 또는 폴리미드, 아크릴 수지등의 유기물 절연 재료로 형성된다. 절연 층은 질화 실리콘, 산화 실리콘 또는 산질화 실리콘등으로부터 제조되고, 층간 절연층 및 게이트 배선(1612, 1613, 1614) 사이에 개재된다. 더욱이, 절연 층은 질화 실리콘, 산질화 실리콘 등으로 제조되고, 층간 절연층 위에 또한 개재된다. 이 층간 절연층은 불순물이 외생 금속 이온 또는 습기와 같은 TFT에 좋지 않은 불순물에 의한 반도체 층 또는 게이트 절연 층을 오염시키는 것을 방지한다.
층간 절연 층에서, 개구가 소정 위치에 형성된다. 예를 들면, 그것은 게이트 배선 또는 하부층에 있는 반도체 층에 대응하여 제공된다. 금속 또는 금속 화합물로 제조되는 하나의 층 또는 다수의 층으로 형성된 배선 층에 대해서, 마스크 패턴이 광노광에 의해 형성되고, 에칭 공정에 의해 소정 패턴으로 형성된다. 이어서, 도 17a에 도시된 바와 같이, 배선(1715, 1720)이 형성되어, 부분적으로 반도체 층과 중첩된다. 배선을 통하여, 소정 소자들이 서로 각각 연결된다. 배선은 소정 소자들을 직선으로 연결시키지 않으나, 레이아웃의 한계로 인해 벤딩부를 갖는다. 또한, 배선은 접촉부 또는 다른 영역에서 폭에서 변화된다. 접촉부에서, 접속홀의 직경이 배선 폭과 동등하거나 큰 경우에, 배선 폭이 그 부분에서 보다 넓어지도록 변화된다.
배선(1715 내지 1720) 형성을 위한 포토마스크는 도 17b에 도시된 마스크 패턴(1722)을 갖는다. 이 경우에 또한, 배선은 10 ㎛ 정도의 측부를 갖고, 배선 라인 폭의 1/2 및 1/5 범위에서 코너부(직각 삼각형)를 제거함으로써 둥글어진다. 그러한 배선에 대해서, 돌출부에서 플라즈마로 건조 에칭이 수행되는 경우에 변칙적인 방출로 인한 미립자의 생성이 억제되는 가능성이 있고, 미립자가 생성되는 경 우에도, 코너에 집적되는 경향이 있는 미립자는 세정시에 세정될 수 있다. 그 결과, 큰 수율의 개선이 기대되는 효과가 있다. 또한, 다수의 평행 배선의 경우에, 먼지를 세정하기에 매우 적절하다.
도 17a에는, n-채널 박막 트랜지스터(1721-1724) 및 p-채널 박막 트랜지스터1725, 1726)가 형성된다. 인버터는 n-채널 박막 트랜지스터(1723) 및 p-채널 박막 트랜지스터(1725)와, n-채널 박막 트랜지스터(1724) 및 p-채널 박막 트랜지스터(1726)로 각각 구성된다. 6 개의 트랜지스터를 포함하는 회로는 SRAM을 형성한다. 절연 층은 질화 실리콘, 산화 실리콘 등으로 제조되고, 이들 트랜지스터 위의 층에 형성된다.
전술한 구조를 통해서, 가볍고, 고성능이며, 낮은 전력 소모 반도체 장치가 저렴한 비용으로 제공될 수 있다.
이 실시예는 전술한 실시예 모드 및 실시예와의 임의의 조합으로 구현될 수 있다는 것을 유의하라.
실시예 9
이 실시예에서는, 본 발명 반도체 장치를 구성하는 트랜지스터가 도 18 내지 도 19e를 참조하여 기술될 것이다.
본 발명 반도체 장치를 구성하는 트랜지스터는 단결정 기판 위에 형성된 MOS 트랜지스터뿐 아니라 박막 트랜지스터(TFT)를 이용하여 구성될 수 있다. 도 18은 회로를 구성하는 그러한 트랜지스터의 단부 구조를 도시하는 도면이다. 도 18은 n-채널 박막 트랜지스터(1821), n-채널 박막 트랜지스터(1822), 캐패시터(1824), 저항기(1825) 및 p-채널 박막 트랜지스터(1823)를 도시하고 있다. 각 박막 트랜지스터는 반도체 층(1805), 절연 층(1808) 및 게이트 전극(1809)을 포함한다. 게이트 전극(1809)은 제 1 도전층(1803) 및 제 2 도전층(1802)을 적층함으로써 형성된다. 도 19a 내지 도 19d는 추가적으로 참조되는 n-채널 박막 트랜지스터(1821), n-채널 박막 트랜지스터(1822), 캐패시터(1824), 저항기(1825) 및 p-채널 박막 트랜지스터(1823)에 대응하는 평면도이다.
도 18의 n-채널 박막 트랜지스터(1821)에서 채널 길이 방향(캐리어 유동 방향)으로, 배선(1804)과 코택을 형성하는 소스 또는 드레인 영역을 형성하는 불순물 영역(1806)의 불순물 농도 보다 낮은 농도의 불순물로 도핑된 불순물 영역(1807)이, (이것은 또한 경-도핑 드레인(Lightly-doped drain, LDD)으로 불림), 반도체 층(1805)에 형성된다. 불순물 영역(1806) 및 불순물 영역(1807) 내로 인 등이 불순물로서 부가되어 n-채널 박막 트랜지스터(1821)를 형성하는 경우에 n-형태 도전성을 가져다 준다. LDD는 열간-전자 열화 및 쇼트-채널 효과를 억제하는 수단으로서 형성된다.
도 19a에 도시된 바와 같이, n-채널 박막 트랜지스터(1821)의 게이트 전극(1809)에서, 제 1 도전층(1803)이 제 2 도전층(1802)의 양측에 퍼지도록 형성된다. 이 경우에, 제 1 도전층(1803)의 두께는 제 2 도전층의 두께보다 작게 형성된다. 제 1 도전층(1803)은 10-100 kV의 전기장에서 가속되는 이온종이 통과할 수 있는 두께로 형성된다. 불순물 영역(1807)은 게이트 전극(1809)의 제 1 도전층(1803)과 중첩되도록 형성된다. 즉, 게이트 전극(1809)에 의해 중첩되는 LDD 영 역이 형성된다. 이 구조에서, 하나의 도전 형태 불순물이 마스크로서 제 2 도전층(1802)을 이용하여 제 1 도전층(1803)을 관통하여 불순물 영역(1807)에 부가되어서, 자체-정력 방법으로 불순물 영역(1807)을 형성한다. 따라서, 게이트 전극과 중첩되는 LDD가 자체-정렬 방법으로 형성된다.
양측에 LDD를 갖는 박막 트랜지스터는 실시예 모드에서 전력 전원 회로(108)의 정류 TFT 또는 논리 회로에 사용된 전송 회로 게이트(또한 "아날로그 스위치로 불림) 형성을 위한 박막 트랜지스터에 적용된다. 그러한 TFT의 소스 또는 드레인 전극에 포지티브 또는 네가티브 전압이 인가되기 때문에, LDD가 양호하게는 게이트 전극의 양측에 제공된다.
또한, 게이트 배선이 제 2 도전층(1802)을 사용하여 형성되는 경우에는, 제 1 도전층(1803)이 패턴화되어 두 층의 양단부가 정렬된다. 그 결과, 미소 게이트 배선이 형성될 수 있다. 한편, 자체-정렬 방법에서 게이트 전극과 중첩되는 LDD를 형성할 필요는 없다.
도 18의 n-채널 박막 트랜지스터(1822)에서, 불순물 영역(1806)의 불순물 농도보다 낮은 농도의 불순물로 도핑된 불순물 영역(1807)이 반도체 층(1822)의 게이트 전극의 한 측부에 형성된다. 도 14b에 도시된 바와 같이, n-채널 박막 트랜지스터(1822)의 게이트 전극(1809)에, 제 1 도전층(1803)이 제 2 도전층(1802)의 한 측부상에 분포되어 형성된다. 이 경우에 또한, 하나의 도전 형태 불순물이 마스크로서 제 2 도전층(1802)을 이용하여 제 1 도전층(1803)을 통하여 부가되어 LDD가 자체-배열 방법으로 형성될 수 있다.
한 측부에 LDD를 갖는 박막 트랜지스터가 포지티브 또는 네가티브 전압 중 단지 하나가 소스 및 드레인 전극 사이에 인가되는 박막 트랜지스터에 적용될 수 있다. 특히, 그것은 인버터 회로, NAND 회로, NOR 회로 또는 래치 회로와 같은 논리 회로 형성을 위한 박막 트랜지스터, 또는 화면 증폭기, 일정한 전압 생성 회로 또는 VCO와 같은 아날로그 회로 형성을 위한 박막 트랜지스터에 적용될 수 있다.
도 18에서, 게이트 절연 층(1808)이 제 1 도전층(1803) 및 제 2 도전층(1805) 사이에 개재되는 곳에 캐패시터(1824)가 형성된다. 캐패시터(1824) 형성을 위한 반도체 층(1805)에서, 불순물 영역(1810) 및 불순물 영역(1811)이 제공된다. 불순물 영역(1811)은 반도체 층(1805)의 제 1 도전층(1803)과 중첩되는 위치에 형성된다. 또한, 불순물 영역(1810)은 배선(1804)과 접속을 만든다. 불순물 영역(1811)은 제 1 도전층(1803)을 통하여 하나의 도전 형태 불순물을 부가함으로써 형성될 수 있고, 따라서, 불순물 농도는 동일하게 또는 다르게 이루어질 수 있다. 어떤 경우에든, 캐패시터(1824)에서 전극으로 기능하는 반도체 층(1805)은 양호하게 하나의 도전 형태 불순물을 부가하는 것에 의해 저항이 감소된다. 또한, 제 1 도전층(1803)이 도 19c에 도시된 보조 전극으로서 제 2 도전층(1803)을 이용하여 하나의 전극으로서 충분히 기능하도록 제조될 수 있다. 제 1 도전층(1803) 및 제 2 도전층(1802)이 조합되는 복합 전극을 통하여 캐패시터(1824)가 자체-정력 방법으로 형성될 수 있다.
캐패시터는, 전원 회로(108)에 제공된 저장 캐패시터로서, 또는 실시예 모드에서 공명 회로(107)에 제공된 공명 캐패시터로서 사용된다. 특히, 캐패시터의 두 단자 사이에 포지티브 전압 및 네가티브 전압이 인가되는 공명 캐패시터는 두 단자 사이의 전압이 포지티브 또는 네가티브에 관계없이 캐패시터로서 기능하는 것이 요구된다.
도 19d에서는, 저항기(1825)가 제 1 도전층(1803)으로부터 형성된다. 제 1 도전층(1803)이 약 30-150 nm의 두께로 형성되기 때문에, 저항기는 적절한 폭 및 길이로 세팅함으로써 구성될 수 있다.
저항기는 실시예 모드의 변조/복조 회로(105)에 제공된 저항 부하로서 이용된다. 또한, VCO등을 이용하여 전류를 제어하는 경우에 부하로서 이용될 수 있다. 저항기는 고농도의 불순물 소자를 함유하는 반도체 층 또는 박막의 금속 층을 이용하여 형성될 수 있다. 저항값이 막 두께, 막 품질, 불순물 농도, 활성율등에 의존하는 반도체 층과 비교하여, 저항값이 막 두께 및 막 품질의 몇 개의 변수에 의해 결정되는 금속 층이 변동이 적기 때문에 적절하다.
도 19e에서는, p-채널 박막 트랜지스터(1823)가 반도체 층(1805)의 불순물 영역(1812)을 갖는다. 이 불순물 영역(1812)은 배선과 접속을 만드는 소스 또는 드레인 영역을 형성한다. 게이트 전극(1809)의 구조에서, 제 1 도전층(1803)이 제 2 도전층(1802)과 중첩된다. p-채널 박막 트랜지스터(1823)는 하나의 LDD가 제공되지 않는 싱글 드레인 구조체를 갖는다. p-채널 박막 트랜지스터(1823)가 형성되는 경우에, 붕소 등이 불순물 영역(1812) 내로 p-형태 도전성을 부여하는 불순물로서 부가된다. 다른 한편, 인이 불순물 영역(1812) 내로 부가되는 경우에는, 싱글 드레인 구조체의 n-채널 트랜지스터가 또한 형성될 수 있다.
게이트 층으로서 작용하는 반도체 층(1805) 및 절연 층(1808) 중의 양자 또는 하나가, 마이크로파에 의해 발생되는 고밀도 플라즈마 처리에 의해 산화 또는 질화될 수 있는데, 그 처리는 전자 온도가 2 eV 정도, 이온 에너지가 5 eV 정도, 전자 밀도가 약 1111-1113/cm3에서 수행된다. 이때에, 그 처리는 기판 온도를 300-450 ℃ 로 세팅하고 산화성 대기(예컨데, O2 또는 N2O) 또는 질화성 대기(예컨데, N2 또는 NH3)에서 수행되어 반도체 층(1805) 및 게이트 절연 층으로서 작용하는 절연 층(1808) 사이의 인터페이스의 결함 레벨을 감소시킬 수 있다. 게이트 층으로서 작용하는 절연 층(1808)에 이 처리를 수행하는 것에 의해, 이 절연 층의 밀화가 달성될 수 있다. 즉, 전하의 생성이 억제되고, 트랜지스터의 임계 전압의 변화가 억제될 수 있다. 또한, 트랜지스터가 3 V 정도에서 작동되는 경우에, 플라즈마 처리로 산화 또는 질화된 이 절연 층은 게이트 절연 층으로 작용하는 절연층(1808)으로서 적용될 수 있다. 또한, 트랜지스터의 구동 전압이 3 V 정도인 경우에, 게이트 절연 층으로서 작용하는 절연 층(1808)이, 플라즈마 처리에 의해 반도체 층(1805) 위에 형성된 절연 층과 CVD법(플라즈마 CVD 또는 열적 CVD)에 의해 서로 각각 적재된 절연 층을 조합하여 형성될 수 있다. 또한, 이 절연 층은 또한 캐패시터(1824)의 유전 층으로서 사용될 수 있다. 이 경우에, 플라즈마 처리로 형성된 절연 층이 1-10 nm 두께로 형성된 조밀한 막이므로, 큰 전하 캐패시티를 갖는 캐패시터가 형성될 수 있다.
도 18과 도 19a 내지 도 19e를 참조하여 기술한 바와 같이, 상이한 두께를 갖는 도전층들을 조합하는 것에 의해, 다양한 구조를 갖는 소자들을 형성할 수 있다. 단지 제 1 도전층이 형성되는 영역과 제 1 및 제 2 도전층들이 적재되는 영역이, 포토마스크 또는 회절 격자 패턴이 제공된 레티클 또는 반투명막으로 형성된 광학 강도를 감소시키는 기능을 갖는 보조 패턴을 이용하여 형성될 수 있다. 즉, 광노광 공정에서, 포토마스크를 관통하여 전달된 광의 양이 포토레지스트를 노출시키는 때에 제어되어, 현상되는 레지스트 마스크의 두께가 변화된다. 이 경우에, 해상도 제한에서의 슬릿이 복합 모양을 갖는 전술한 레지스트를 형성하도록 포토마스크 또는 레티클에 제공될 수 있다. 또한, 현상 후에 200 ℃ 에서 베이킹에 의해 포토레지스트 재료로부터 제조된 마스크 패턴이 모양에서 변화될 수 있다.
또한, 회절 격자 패턴 또는 반투명 막으로 형성된 광학 강도를 감소시키는 기능을 갖는 보조 패턴이 제공된 포토마스크 또는 레티클을 사용하여, 단지 제 1 도전층이 형성되는 영역 및 제 1 및 제 2 도전층이 적재되는 영역이 성공적으로 형성될 수 있다. 도 19a에 도시된 바와 같이, 단지 제 1 도전층이 형성되는 영역이 반도체 층 위에 선택적으로 형성될 수 있다. 그러한 영역은 반도체 층위에서는 효율적이나, 다른 영역(게이트 전극에 연속하는 배선 영역)에서는 요구되지 않는다. 단지 제 1 도전층이 형성되는 영역은 이 포토마스크 또는 레티클을 이용하여 배선 영역에 형성되는 것이 요구되지 않으므로, 배선 밀도가 실제적으로 개선될 수 있다.
도 18과 도 19a 내지 도 19e의 경우에, 제 1 도전층이, 30-50 nm 두께로, 텅스텐(W), 크롬(Cr), 탄탈륨(Ta), 질화 탄탈륨(TaN) 또는 몰리브데늄(Mo)과 같은 고 융점 금속, 또는 주성분으로서 고용융점 금속을 함유하는 합금 또는 혼합물로 형성된다. 또한, 제 2 도전층이 300-600 nm 두께로, 텅스텐(W), 크롬(Cr), 탄탈륨(Ta), 질화 탄탈륨(TaN) 또는 몰리브데늄(Mo)과 같은 고융점 금속, 또는 주성분으로서 고용융점 금속을 함유하는 합금 또는 혼합물로 형성된다. 예를 들면, 상이한 도전 재료가 제 1 도전층과 제 2 도전층에 대해 각각 사용되어서, 후속의 에칭 공정에서 에칭 비율이 상이하게 나타난다. 한 예로서, TaN 막이 제 1 도전층에 사용되고, 텅스텐 막이 제 2 도전층에 대해 사용될 수 있다.
이 실시예의 기술에 따르면, 상이한 전극 구조, 캐패시터 및 저항기를 갖는 트랜지스터가, 회절 격자 패턴 또는 반투명 막으로 형성된 광학 강도를 감소시키는 기능을 갖는 보조 패턴이 제공된 포토마스크 또는 레티클을 사용하여 동일한 패턴 공정으로 별개로 형성될 수 있다. 따라서, 회로 특성에 따라 상이한 모드를 갖는 소자들이 단계 증가없이도 형성될 수 있고, 집적될 수 있다.
반도체 장치가 전술된 트랜지스터로부터 형성되는 경우에, 가벼운 고성능의 낮은 전력 소모의 무선 칩이 저렴하게 제공될 수 있다.
이 실시예는 실시예 모드 및 실시예와 임의의 조합으로 구현될 수 있다는 것을 유의하라.
실시예 10
이 실시예에서는, 본 발명 반도체 장치로서 무선 칩을 사용하는 시스템의 한 예가 도 20 및 도 21을 참조하여 기술될 것이다. 이 실시예는 본 발명 반도체 장치를 사용하는, 고도 보안의 개인용 컴퓨터의 사용자 인증 시스템을 기술할 것이다.
도 20은 이 실시예의 사용자 인증 시스템에 대한 개략적인 도면이며, 이것은 개인용 컴퓨터(2001) 및 무선 칩(2002)을 포함한다. 입력 장치(2003)와 판독기/기록기(2004)가 개인용 컴퓨터(2001)에 연결된다.
개인용 컴퓨터(2001) 및 무선 칩(2002)은 인코딩을 위한 공통의 키(2005)를 갖는다. 특히, 공통 키(2005)의 데이터는 개인용 컴퓨터(2001) 및 무선 칩(2002)의 각 메모리에 저장된다. 공통 키(2005)는 예를 들면, 64-128 비트의 데이터인데, 이것은 플래인 텍스트(인코딩되기 전의 데이터)를 인코딩하고, 인코딩된 데이터를 디코딩하기 위해 사용된다. 공통 키에 대해서는, 상이한 공통 키가 공식적으로 등록한 각 사용자에 대해 형성되고, 그들 모두는 개인용 컴퓨터(2001)에 저장된다. 환언하면, 개인용 컴퓨터(2001)는 공식적으로 등록한 사용자 숫자에 대응하는 공통 키 숫자를 갖는다. 다른 한편, 무선 칩(2002)은 공식적으로 등록한 사용자에 의해 소유되고, 사용자에게 특수한 공통 키만을 갖는다. 공통의 키는 다른 사람에게 공지되지 않게 유지되어야 한다.
이 실시예에서 공통 키 인코딩 방법(ISO/IEC 9798-2 정보 기술- 보안 기술-정체성인증-파트 2: 대칭적인 암호화 알고리즘을 사용하는 기구 참조)이 인코딩 방법으로서 사용되지만, 본 발명은 공중 키 인코딩 방법(ISO/IEC 9798-3 정보 기술- 보안 기술-정체성인증-파트 3: 디지털 서명 기술을 이용하는 기구 참조)으로서 다른 인코딩 방법에 용이하게 적용될 수 있다.
개인용 컴퓨터(2001)는 공통 키(2005)를 사용하여 플래인 텍스트를 인코딩하기 위한 수단을 갖는다. 특히, 인코딩 알고리즘을 수행하는 소프트웨어가 제공된 다. 또한, 무선 칩(2002)은 공통 키(2005)를 이용하여 인코딩된 텍스트를 디코딩하기 위한 수단을 갖는다. 특히, 디코딩 알고리즘은 실시예 모드 1 또는 실시예 모드 2에서 기술된 연산 회로에서 수행된다.
이하에서, 이 실시예의 사용자 인증 시스템이 도 21의 플로어 차트를 참조하여 기술될 것이다.
먼저, 관망적인 사용자가 입력 장치(2003)로 사용자 이름과 개인용 컴퓨터(2001)의 패스워드를 입력한다(사용자 이름 입력, 2001). 그 패스워드는 공식적으로 등록된 사용자에 의해 미리 등록이 된다. 개인용 컴퓨터(2001)는 입력 사용자 이름에 따라서 대응하는 공통 키를 사용하여 플래인 텍스트를 인코딩한다(인코딩 데이터 생성, 2102). 여기서, 플래인 텍스트는 특수한 의미를 갖는 데이터 또는 아무 의미 없는 데이터일 수 있다. 다음으로, 인코딩 데이터는 판독기/기록기(2004)로부터 전환된다(인코딩 데이터 전송, 2103). 무선 칩(2002)은 인코딩 데이터를 수신하고, 공통 키(2005)로 그것을 디코딩하고(디코딩 공정, 2104), 디코딩 데이터를 판독기/기록기로 전송한다(디코딩 데이터 전송, 2105). 개인용 컴퓨터(2001)는 디코딩 데이터를 제 1 플래인 텍스트와 비교하고(인증, 2106), 그들이 서로 일치하는 경우에만 관망적 사용자를 공식적으로 등록된 사용자로서 검증하고 사용을 허용한다(정상 사용, 2107).
전술한 바와 같은 사용자 인증 시스템에서, 컴퓨터가 단지 그의 패스워드 및 본 발명 무선 칩을 소유하는 개인에 의해서만 사용될 수는 없다. 따라서, 단지 패스워드로 인증하는 것보다 보안이 극도로 높다. 또한, 사용자는, 사용자가 반도체 장치를 갖는 경우, 이것은 몇 가지 의무 사항을 요구하는데, 단지 패스워드로 통상적인 인증이 이루어지는 경우와 동일한 방법으로 개인용 컴퓨터를 이용할 수 있다.
개인용 컴퓨터의 사용자 인증이 이 실시예에서 기술되었지만, 이 실시예는 공식적으로 등록된 사용자에 의해 단지 사용될 수 있는 다른 시스템에 용이하게 적용될 수 있다. 예를 들면, 본 발명은 ATM(자동 텔러 기구), CD(캐쉬 디스펜서)등에 용이하게 적용될 수 있다.
전술된 구성을 통하여, 본 발명의 반도체 장치를 사용하여 극도의 보안을 구비한 사용자 인증 시스템이 저렴한 비용으로 달성될 수 있다.
이 실시예는 실시예 모드 및 전술한 실시예와 임의의 조합으로 구현될 수 있다.
실시예 11
이 실시예에서, 암호표기 기능을 갖는 무선 칩이 도 27 및 도 28을 참조하여 본 발명의 반도체 장치의 한 예로서 기술될 것이다. 도 26은 무선 칩의 블록도가고, 도 28은 무선 칩의 횡단면도이다.
먼저, 무선 칩의 블록도가 도 26을 참조하여 기술될 것이다. 도 26에서, 무선 칩(2601)은, CPU(2602), ROM(2603), RAM(2604) 및 제어기(2605)를 갖는 연산 회로(2606)와, 안테나(2607), 공명 회로(2608), 전원 회로(2609), 리셋 회로(2610), 클록 생성 회로(2611), 복조 회로(2612) 변조 회로(2613) 및 전원 회로(2614)를 포함하는 아날로그부(2515)를 포함한다. 제어기(2605)는 CPU 인터페이스(CPUIF, 2616), 제어 레지스터(2617), 코드 추출 회로(2618), 인코딩 회로(2619)를 포함한다. 도 26에서, 통신 신호가 설명을 단순화하기 위해 수신 신호(2620) 및 송신 신호(2621)로서 개별적으로 도시되었으나, 그들은 실제적으로 합체되어 신호를 구성하고, 그 신호는 무선 칩(2601) 및 판독기/기록기 사이에서 동시에 수신 및 송신된다. 수신 신호(2620)가 안테나(2607) 및 공명 회로(2608)에 의해 수신된 후에, 그것은 복조 회로(2612)에 의해 복조된다. 또한, 송신된 신호(2621)는 변조 회로(2613)에 의해 변조되고, 이어서 안테나(2607)에 의해 송신된다.
도 26에서, 무선 칩(2601)이 통신 신호에 의해 생성된 자기장 내부에 위치되는 경우에, 유도 기전력이 안테나(2607) 및 공명 회로(2608)에 의해 발생된다. 유도 기전력은 전원 회로(2609)의 캐패시터에 보유되고, 또한, 전압이 캐패시턴스에 의해 안정화되며, 유도 기전력이 무선 칩(2601)의 각 회로에 공급 전압으로서 공급된다. 리셋 회로(2610)는 전체 무선 칩(2601)을 위한 최초의 리셋 신호를 생성한다. 예를 들면, 리셋 회로는 리셋 신호로서 지연이 있는 공급 전압에서 점점 상승되는 신호를 생성한다. 클록 생성 회로(2611)는 클록 신호 주파수 및 듀티비를 변화시킨다. 변조 회로(2612)는 "0"/"1"의 수신 데이터(2622)로서의 ASK 시스템의 수신 신호(2620)의 진폭 편차를 검출한다. 복조 회로(2612)는, 예를 들어, 로우-패스 필터이다. 또한, 복조 회로(2612)는 ASK 시스템의 송신 신호(2621)의 진폭을 변화시킴으로써 송신 데이터를 송신한다. 예를 들어, 송신 데이터(2623)가 "0"인 경우에, 공명 회로(2608)의 공명 포인트가 변화되고, 그에 따라 통신 신호의 진폭이 변화된다. 전원 제어 회로(2614)는 전원 회로(2609)로부터 연산 회로(2606)로 공급되는 공급 전압 또는 연산 회로 내의 전류 소모를 모니터링하며, 그에 따라 클록 생성 회로(2611)의 듀티비 및 클록 신호의 주파수를 변경하기 위한 제어 신호를 생성한다.
이러한 실시예의 무선 칩의 작동에 대해 설명한다. 첫번째로, 무선 칩(2601)은 판독기/기록기로부터 송신되는 수신 신호(2620) 내의 암호 텍스트 데이터를 수신한다. 수신 신호(2620)가 복조 회로(2612)에 의해 복조된 후에, 코드 추출 회로(2618)에 의해 수신 신호(2620)가 제어 명령, 암호 텍스트 데이터 등으로 분리되고, 이어서 제어 레지스터(2617) 내에 저장된다. 여기서, 제어 명령은 무선 칩(2601)의 응답을 지정하기 위한 데이터이다. 예를 들어, 특유의 ID 번호의 송신, 작업 중단, 디코딩, 등이 지정된다. 여기서, 디코딩을 위한 제어 명령이 수신된 것으로 간주한다.
이어서, 연산 회로(2606)에서, CPU(2602)는 ROM(2603)내에 저장된 개인 키(2624)를 이용하여 미리 ROM(2603)내에 저장된 디코딩 프로그램에 따라 암호 텍스트를 디코딩한다. 디코딩된 암호 텍스트(디코딩된 텍스트)가 제어 레지스터(2617)내에 저장된다. 그때, RAM(2604)이 데이터 저장 영역으로 사용된다. CPU(2602)는 CPUIF(2616)을 통해 ROM(2603), RAM(2604), 및 제어 레지스터(2617)에 액세스한다. CPU(2602)가 요구하는 어드레스에 따라, CPUIF(2616)는 ROM(2603), RAM(2604), 및 제어 레지스터(2617) 중 임의의 하나와 관련된 접근 신호를 생성하는 기능을 갖는다.
마지막으로, 인코딩 회로(2619) 내에서, 인코딩된 데이터로부터 송신 데이 터(2623)가 생성되고 변조 회로(2612)에 의해 변조되며, 송신 신호(2621)가 판독기/기록기로 송신된다.
이러한 실시예에서, 소프트웨어를 이용하는 방법, 즉 연산 회로가 CPU 및 대용량 메모리에 의해 형성되고 그러한 CPU에 의해 프로그램이 실행되는 시스템이 연산 방법으로 개시되어 있다; 그러나, 연산 방법은 목적에 따라 선택될 수 있을 것이고 연산 회로가 그러한 방법을 기초로 하여 형성될 수 있을 것이다. 예를 들어, 다른 연산 방법으로서, 하드웨어를 이용하는 방법이 있을 수 있고 하드웨어와 소프트웨어 모두를 이용하는 방법이 있을 수 있다. 하드웨어를 이용하는 프로세싱 방법에서, 연산 회로가 지정된 회로일 수 있다. 하드웨어와 소프트웨어 모두를 이용하는 방법에서, 연산 회로는 지정된 회로, CPU, 및 메모리를 포함할 수 있으며; 지정된 회로는 연산 프로세싱의 일부를 수행하며, CPU는 연산 프로세싱 이외의 프로그램을 실행한다.
이어서, 도 27을 참조하여 무선 칩의 레이아웃 구성에 대해 설명한다. 도 27에서, 도 26에 도시된 부품들에 대응하는 부품들에 대해서는 동일한 참조번호를 부여하였고 그에 관한 상세한 설명은 생략하였다.
도 27에서, FPC 패드(2707)는 FPC(신축성 인쇄 회로)를 무선 칩(2601)에 부착하기 위해 사용되는 전극 패드 그룹이며, 안테나 범프(2708)는 안테나(도시 안 됨) 부착에 이용되는 전극 패드이다. 안테나의 부착시에, 과다한 압력이 안테나 범프(2708)에 인가될 수 있을 것이다. 따라서, 트랜지스터와 같이 회로를 형성하는 부품이 안테나 범프(2708)의 아래쪽에 위치하지 않는 것이 바람직할 것이다.
FPC 패드(2707)는 고장 분석을 위해 사용될 때 가장 효과적이다. 무선 칩에서, 공급 전압은 통신 신호에 의해 얻어지며, 그에 따라 예를 들어 안테나 또는 전력 전원 회로에 문제가 발생하였을 때 연산 회로는 완전히 작동되지 않는다. 따라서, 고장 분석이 상당히 곤란하다. 그러나, 공급 전압이 FPC 패드(2707)를 경유하여 FPC 패드로부터 무선 칩(2601)으로 공급되고 전기 신호 대신에 임의 전기 신호가 입력될 때, 연산 회로는 작동될 수 있다. 따라서, 고장 분석이 효과적으로 실시될 수 있다.
또한, 프로버를 이용한 측정이 실시될 수 있도록, FPC 패드(2707)를 제공하는 것이 보다 바람직하다. 특히, FPC 패드(2707)에서, 프로버 바늘의 피치에 따라 전극 패드가 위치될 때, 프로버를 이용한 측정이 가능해진다. 프로버의 이용에 따라, 고장 분석시에 FPC 부착을 위한 다수의 단계들을 생략할 수 있게 된다. 또한, 다수의 무선 칩들이 기판에 걸쳐 형성된 상태에서도 측정이 실시될 수 있으며; 그에 따라 각각의 무선 칩으로의 분할을 위한 다수의 단계들도 생략될 수 있다. 또한, 대량 생산중의 안테나 부착 단계 직전에 무선 칩의 품질 검사를 실시할 수도 있다. 따라서, 공정의 조기 단계에서 결함을 걸러낼 수 있으며, 그에 따라 제조 비용을 절감할 수 있게 된다.
무선 칩의 단면이 도 28에 도시되어 있다. 첫번째로, 도 18에 도시된 바와 같이, 배선(1804) 형성까지의 단계들이 완료된다. 배선(1804)을 덮도록 절연 층(1853)이 형성된다. 절연 층(1853)을 형성하기 위해 무기 재료 또는 유기 재료을 이용할 수 있다. 산화 실리콘 또는 질화 실리콘이 무기 재료로서 이용될 수 있 다. 폴리이미드, 아크릴, 폴리아미드, 폴리이미드 아미드, 레지스트(resist), 벤조시클로부틴, 실록산, 또는 폴리실라잔이 유기 재료로서 이용될 수 있다. 실록산은 실리콘(Si) 및 산소(O)의 결합에 의해 형성된 골격으로 구성되고, 이때 적어도 수소를 포함하는 유기 그룹이 치환제로서 포함된다. 그 대신에, 플루오르 그룹이 치환제로 사용될 수도 있다. 또한, 그 대신에, 플루오르 그룹 및 적어도 수소를 포함하는 유기 그룹이 치환제로 사용될 수도 있다. 폴리실라잔은 시작재료로서 질소(N) 및 실리콘(Si)의 결합을 가지는 폴리머 재료로 형성된다.
접속 영역(1850)과 관련하여, 배선(1804)과 동시에 형성되는 배선(1851)이 노출되도록 개구부가 절연 층(1853)에 형성된다. 개구부 내에서, 상단부들이 둥글게 라운딩가공되고 측면부가 테이퍼 가공되는 것이 바람직하다. 따라서, 계단부에 걸쳐 형성된 패턴 내에 브레이크가 형성되는 것을 방지할 수 있다.
개구부 내에서, 연결 배선(1852)이 형성된다. 연결 배선(1852)은 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 실리콘(Si) 원소로 제조된 필름, 또는 상기 원소들을 이용한 합금 필름으로 형성될 수 있다. 또한, 인듐 틴 옥사이드(ITO), 실리콘 옥사이드를 포함하는 인듐 틴 옥사이드, 또는 아연 옥사이드를 포함하는 인듐 옥사이드와 같은 빛-투과성 재료이 2% 내지 20%로 사용될 수 있다. n-채널 박막 트랜지스터(1821), n-채널 박막 트랜지스터(1822), 캐패시터 요소(1824), 저항기(1825), 및 p-채널 박막 트랜지스터(1823)와 같은 영역과 중첩되지 않도록 연결 배선(1852)을 제공한다. 따라서, 불필요한 기생(parasitic) 캐패시턴스가 형성되는 것이 방지된다.
절연 층(1853) 및 연결 배선(1852)을 덮기 위해 절연 층(1854)이 형성된다. 절연 층(1854)은 절연 층(1853)과 유사한 방식으로 형성될 수 있다.
절연 층(1853)에 걸쳐 제공된 연결 배선(1852)을 노출시키기 위해 개구부가 절연 층(1854) 내에 형성된다. 개구부 내에서, 도전성 미립자(1855)를 포함하는 이방성 컨덕터(1856)가 제공되고, 도전성 층(1857)을 포함하는 FPC(신축성 인쇄 회로)(1858)가 연결된다.
이러한 방식으로, 본 발명의 무선 칩이 제조될 수 있다.
실시예 12
안테나와 관련하여, 목표 주파수에 대응하는 형상 및 크기를 가지는 안테나가 무선 관련법에 따라 사용될 수 있을 것이다. 송신되고 수신되는 신호의 주파수는 125 kHz, 13.56 MHz, 915 MHz, 2.45 GHz 등이며, 그 주파수들 각각은 ISO 등에 의해 표준화된다. 특히, 양극성 안테나, 패치 안테나, 루프 안테나, 야기(Yagi) 안테나 등이 이용될 수 있을 것이다. 무선 칩에 연결되는 안테나의 형상은 이러한 실시예에서 설명할 것이다.
도 29a에는 외부 안테나(1602)가 연결된 무선 칩(1601)이 도시되어 있다. 도 29a에서, 무선 칩(1601)이 중심부에 제공되고, 안테나(1602)가 무선 칩(1601)의 연결 단자에 연결된다. 안테나 길이의 확보를 위해 안테나(1602)가 사각형으로 굽혀진다.
도 29b는 무선 칩(1601)의 일측 단부에 위치하는 연결 단자에 외부 안테나(1603)가 제공된 형태를 도시한다. 안테나 길이의 확보를 위해 안테나(1603)가 사각형으로 굽혀진다.
도 29c는 외부 안테나(1604)가 사각형으로 굽혀진 모드가 무선 칩(1601)의 양단부에 제공된 것을 도시한다.
도 29d는 선형 외부 안테나(1605)가 무선 칩(1601)의 양단부에 제공된 모드를 도시한다.
안테나의 형상은 안테나의 극성 파동이나 형상에 따라, 또는 무선 칩의 구조나 용도에 따라 선택될 수 있을 것이다. 특히, 양극 안테나가 안테나로 사용된다면, 그 안테나는 접혀지는 양극 안테나일 것이다. 루프 안테나가 안테나로 사용된다면, 그 안테나는 원형 루프 안테나 또는 사각형 루프 안테나일 것이다. 패치 안테나가 안테나로 이용되는 경우에, 그 안테나는 원형 패치 안테나 또는 사각형 패치 안테나일 수 있다.
만약, 패치 안테나가 사용된다면, 바람직하게 안테나는 세라믹과 같은 유전 재료을 이용한다. 패치 안테나의 기판에 사용되는 유전체 재료의 유전상수를 크게 함으로써, 안테나를 소형화할 수 있다. 또한, 패치 안테나는 높은 기계적 강도를 가지며, 그에 따라 반복적으로 사용될 수 있다.
패치 안테나의 유전 재료은 세라믹, 유기 수지, 세라믹과 유기 수지의 혼합물 등으로 형성될 수 있다. 세라믹은 알류미늄, 유리, 고토감람석 등으로 대표된다. 또한, 수많은 종류의 세라믹을 혼합하여 사용할 수도 있다. 높은 유전상수를 얻기 위해, 바람직하게는 유전 층은 강유전체 재료로 형성된다. 강유전체 재료는 바륨 티타네이트(BaTiO3), 납 티타네이트(PbTiO3), 스트론튬 티타네이트(SrTiO3), 납 지르코네이트(PbZrO3), 리튬 리보네이트(LiNbO3), 납 지르코네이트 티타네이트(PZT) 등으로 대표된다. 또한, 다수 종류의 강유전체 재료를 혼합하여 사용할 수도 있다.
실시예 모드 및 상기 실시예에 도시된 구조를 무선 칩(1601)에 적용할 수 있을 것이다.
실시예 13
이러한 실시예에서, 본 발명의 반도체 소자가 플라스틱 기판에 걸쳐 형성되는 모드를 설명한다. 이러한 실시예 모드의 반도체 소자는 무선 통신을 위한 RF 회로, 및 CPU에서의 연산 회로를 포함한다.
본 발명의 반도체 소자의 통신 요건은 표 1에 기재된 바와 같다.
ISO ISO/IEC 15693
(파트 호환성)
주파수 13.56 MHz
판독기/기록기로부터
반도체 소자로		 변조 진폭 변환 키잉
변조 인덱스 100%
데이터 레이트 26.48 kbits/s
데이터 인코드 펄스-위치 변조
데이터 인코드 모드 4개 중 하나
반도체 소자로부터
판독기/기록기로		 통신 신호 인터페이스 로드 변조
서브캐리어 주파수 423.75 KHz
데이터 레이트 26.48 kbits/s
데이터 인코드 맨체스터 시스템
통신에는 13.56 MHz 무선 신호가 사용되었으며, 통신 표준 및 프로토콜은 ISO/IEC 15693을 부분적으로 기초로 하였다. 본 발명의 반도체 소자에서, 공급 전압은 안테나를 통해 무선 신호를 이용하여 공급된다. 본 발명의 반도체 소자는 외부 안테나를 가지나; 그 안테나는 회로와 일체인 내부 안테나로 대체될 수 있다. 데이터 레이트는 26.48. kbits/s로 설정되고, 펄스 위치 변조는 판독기/기록기로부터 반도체 소자로 데이터를 인코딩하는데 사용되며, 반도체로부터 판독기/기록기로 데이터를 인코딩하기 위해 맨체스터 인코딩을 사용하였다.
본 발명의 반도체 소자의 개괄적인 사항을 표 2에 기재하였다.
총 TFTs 71K
칩 코어 크기* 20mm x 20mm x 195㎛
(코어 : 14mm x 14mm x 195㎛)
중량* 103mg
논리 회로 CPU 주파수 3.39MHz
총 TFTs 26K
아키텍쳐 8b CISC
제네럴 레지스터 16 x 8b
어드레스 버스 16b
데이터 버스 8b
ROM 크기 2KB
RAM 크기 64b
제어기
 Tr 카운트 11K
회로 구성 CPU 인터페이스
RF 인터페이스
레지스터
클록 제어 회로
RF 회로 회로 구성 공명 캐패시터
전력 회로
시스템 리셋 회로
클록 생성 회로
복조 회로
변조 회로
* 안테나를 포함하지 않음
본 발명의 반도체 소자는 신축성 기판을 위한 박막 트랜지스터를 이용하여 103mg의 경량 반도체로 형성될 수 있다.
본 발명의 반도체 소자의 블록 구성이 도 30에 도시되어 있다. 본 발명의 반도체 소자(550)는 무선 통신 회로(551) 및 논리 회로(570)를 포함한다. 무선 통신 회로(551)는 공명 캐패시터(552), 전력 전원 회로(553), 시스템 리셋 회로(554), 클록 생성기(555), 복조 회로(556), 변조 회로(557), 등을 포함한다. 공명 캐패시터(552)는 공명 회로를 구비한 외부 안테나를 구성할 수 있다. 전력 전원 회로(553)는 정류기 회로 및 저장 캐패시터를 포함하고, 공급 전압을 제공할 수 있다. 시스템 리셋 회로(554)는 시스템 리셋 신호를 생성할 수 있고, 클록 생성기(555)는 시스템 클록 신호를 생성할 수 있다. 변조 회로(557)는 LPF(로우 패스 필터)를 포함하고, 무선 신호로부터 데이터를 추출할 수 있다. 변조 회로(557)는 맨채스터 코딩에 의해 무선 신호에 데이터를 중첩시킬 수 있다. 이러한 회로들은 박막 트랜지스터로부터 형성될 수 있다.
논리 회로(570)는 제어부, CPU(571), ROM(572), RAM(573) 등을 포함하며; 제는 클록 제어 회로(561), 제어 레지스터(562), 데이터 수신 레지스터(563), 데이터 송신 레지스터(564), 무선 통신 인터페이스(567), CPU 인터페이스(568)를 포함한다. 이러한 회로 등은 박막 트랜지스터로부터 형성될 수 있다. 복조 회로(556) 및 변조 회로(557)는 무선 통신 인터페이스(567)를 통해서 제어 레지스터(562), 데이터 수신 레지스터(563), 또는 데이터 송신 레지스터(564) 내외로 신호를 송신/수신할 수 있다. 클록 생성기(555)는 클록 제어 회로(561)에 의해 제어되며; 클록 제어 회로(561)는 제어 레지스터(562)를 기초로 하여 작동된다. 제어 레지스터(562), 데이터 수신 레지스터(563) 및 데이터 송신 레지스터(564)는 CPU 인터페이스(568)를 통해 CPU(571), ROM(572), 및 RAM(573) 내외로 신호를 송신/수신할 수 있다.
반도체 소자내에 포함된 CPU는 8 비트 CISC이며, 상기 실시예 모드에서 설명된 2 페이즈 논-오버랩 클록 작동의 플립-플롭을 이용하여 구성될 수 있다. 2 페이즈 논-오버랩 클록 작동의 플립-플롭을 이용하여, TFT 특성의 클록 왜곡 또는 변화로 인한 오작동을 방지할 수 있고, 신뢰성을 개선할 수 있다. 2 KB 마스크 ROM을 ROM(572)으로 이용할 수 있고, 그 롬은 프로그램, 개인 키, 등을 저장할 수 있다. 64 B RAM을 RAM(573)으로 이용할 수 있으며, SRAM을 CPU의 작업 공간으로 이용할 수 있다. 따라서, 메모리 셀의 회로 구성은 기록/판독 신뢰성의 개선을 위한 것이다. 제어부(560)는 반도체 소자의 상태 기계(state machine)의 역할을 한다.
도 31은 반도체 소자의 상태 전이 도면을 도시한다. 제어 레지스터(562) 내의 상태 플래그가 변화되었을 때, 작동 상태(580), 수신 상태(581), 및 송신 상태(582)의 연속적인 전이가 발생된다. 수신 상태(581)에서, 무선 신호로부터 추출된 일련의 데이터가 데이터 레지스터(563) 내에 저장된다. 작동 상태(580)에서, CPU(571)는 ROM(572)에 저장된 프로그램 및 데이터 수신 레지스터(563) 내의 데이터를 이용하여 프로세싱을 수행하며, 송신된 데이터는 송신 데이터 레지스터(564)내에 저장된다. 송신 상태(582)에서, 송신 데이터 레지스터(564) 내에 저장된 송신 데이터가 일련의 데이터로 변환되고, 그 변환된 데이터들은 순차적으로 송신된다. 논리 회로(570)는 작동 상태(580), 수신 상태(581), 및 송신 상태(582)에서 작동하는 회로들 각각에 대한 수신 블록, 작동 블록, 송신 블록으로 분리되며, 각 블록에 대한 클록 신호의 공급은 클록 제어 회로(561)에서 제어된다. 그러한 복잡한 클록 신호 제어는 반도체 소자의 전류 소모를 줄일 수 있으며 반도체 소자의 신뢰성을 개선할 수 있다.
그러한 반도체 소자의 디자인에 대해 이하에서 설명한다. 무선 통신 회로(551)와 관련하여, SPICE를 이용하여 각각의 하위 회로에 대한 디자인을 한 후에, 커스텀 레이아웃을 실행하고, Nanosim(R)을 이용하여 전체 RF 회로의 작동을 체크하며, 디자인을 결정한다. CPU(571)와 관련하여, VerilogHDL(R)을 이용한 RTL 디자인 후에, 레지스터 및 표준 셀-베이스 논리 합성에 대한 커스텀 레이아웃을 실행하고, 기타에 대해 자동 레이아웃을 실행하며, 디자인을 결정한다. ROM(572) 및 RAM(573)과 관련하여, SPICE를 이용하여 메모리 셀을 디자인한 후에, 커스텀 레이아웃을 실행하고, 디자인을 결정한다. CPU(571), ROM(572), 및 RAM(573)과 관련하여, 레이아웃 후에 Nanosim(R)을 이용하여 타이밍 확인 작업을 실시하는 것이 바람직하다. 제어부(560)의 디자인과 관련하여, VerilogHDL(R)을 이용한 RTL 디자인 후에, 표준 셀-베이스 논리 합성, 자동 레이아웃을 실행하고, 디자인을 결정한다.
반도체 소자에서, SAFER(Secure And Fast Encryption Routine)을 암호 프로세싱 알고리즘으로 이용할 수 있다. SAFER는 주로 8 비트 작동을 포함하고 8 비트 CPU에 적합한 알고리즘이다. 반도체 소자에 포함된 무선 칩의 기능은 암호 텍스트를 위한 데이터를 수신하고, 개인 키를 이용하여 데이터를 디코딩하고, 플래인 텍스트를 위해 데이터를 판독기/기록기로 송신하는 것이다. 당연히, DES 또는 AES와 같은 다른 암호 프로세싱 알고리즘도 반도체 소자를 위해 사용될 수 있다.
도 32는 유리 기판상에 형성된 반도체 소자를 포함하는 무선 칩 및 신축성 기판상에 형성된 반도체 소자를 포함하는 무선 칩을 도시하고 있다. 도 33은 무선 칩 및 블록 도면을 확대 도시한다. 본 발명은 그러한 초박형 무선 칩을 제공할 수 있다.
도 34a 내지 도 34c는 스펙트럼 분석기로 측정된 무선 칩의 통신 신호의 파형을 측정한 결과를 도시한다. 각 도면은 신호의 파형을 나타내며, 이때 도 34a에서 종축은 신호 강도를 나타내고, 수직 축선은 시간을 나타내며; 도 34b에서 종축은 신호 강도를 나타내고, 수직 축선은 주파수를 나타내며; 도 34c에서 종축은 신호 강도를 나타내고, 수직 축선은 신호를 나타낸다. 측정 예로서, 암호 텍스트로부터 데이터를 수신한 후에, 개인 키를 이용하여 데이터를 디코딩하고, 플래인 텍스트에 대한 데이터를 송신한다. 측정 결과, 신축성 기판에 형성된 무선 칩의 13.56 MHz 신호가 얻어졌다. 내부 생성 전압이 1.8V 인 경우에, 무선 칩의 전류 소모는 2.3 mA이었다. 따라서, 전력 소모가 적은 무선 칩이 얻어질 수 있다.
본 출원은 2005년 7월 29일자로 출원된 일본 특허 출원 제 2005-222194 호 및 2005년 11월 1일자로 출원된 일본 특허 출원 제 2005-318543 호를 기초로 하며; 상기 출원들은 모두 본 명세서에서 참조로서 통합된다.
본 발명에 따르면, 반도체 장치의 공급 전압이 변화하고 클록 신호의 전파시에 지연이 발생하는 경우에도, 큰 규모의 연산 회로가 안정적으로 작동될 수 있다. 따라서, 고성능 연산 회로를 갖는 높은 신뢰도의 반도체 장치가 제공될 수 있다. 특히, 고성능 연산 회로를 갖는 반도체 장치가 그것을 박막 트랜지스터를 이용하여 제조함으로써 저렴한 비용으로 제공될 수 있다. 또한, 고성능 연산 회로를 갖는 무선 칩이 저렴한 비용으로 제공될 수 있는데, 그 안에서, 공급 전압이 전자기 유동에 의해 통신 신호를 통하여 공급되고, ASK 시스템이 송신/수신 데이터용으로 사용된다.

Claims (30)

  1. 반도체 장치에 있어서:
    연산 회로;
    클록 생성 회로;
    전원 제어 회로(power control circuit); 및
    전원 회로를 포함하고,
    상기 연산 회로는 게이트 신호를 이용하여 데이터를 유지하는 래치(latch)를 포함하고,
    상기 전원 제어 회로는 상기 전원 회로로부터 상기 연산 회로에 공급된 전류에 따라 상기 클록 생성 회로에 제어 신호를 생성하고,
    상기 클록 생성 회로는 상기 게이트 신호를 생성하고, 상기 제어 신호에 따라 상기 게이트 신호의 듀티비(duty ratio)를 변경시키는, 반도체 장치.
  2. 반도체 장치에 있어서:
    연산 회로;
    클록 생성 회로;
    전원 제어 회로; 및
    전원 회로를 포함하고,
    상기 연산 회로는 게이트 신호를 이용하여 데이터를 유지하는 래치를 포함하고,
    상기 전원 제어 회로는 상기 전원 회로로부터 상기 연산 회로에 공급된 전압에 따라 상기 클록 생성 회로에 제어 신호를 생성하고,
    상기 클록 생성 회로는 상기 게이트 신호를 생성하고, 상기 제어 신호에 따라 상기 게이트 신호의 듀티비를 변경시키는, 반도체 장치.
  3. 반도체 장치에 있어서:
    연산 회로;
    전원 제어 회로; 및
    클록 생성 회로를 포함하고,
    상기 연산 회로는 제 1 게이트 신호에 의해 데이터가 유지되는 기간을 변경시키는 기능을 갖는 제 1 래치와, 제 2 게이트 신호에 의해 데이터가 유지되는 기간을 변경시키는 기능을 갖는 제 2 래치를 포함하고,
    상기 전원 제어 회로는 상기 연산 회로에 공급된 전압에 따라서 제어 신호를 생성하는 기능을 갖고,
    상기 클록 생성 회로는 제 1 클록 신호 및 제 2 클록 신호를 생성하는 기능들을 갖고,
    상기 제 1 게이트 신호 및 상기 제 2 게이트 신호는 상기 클록 생성 회로에서 생성된 상기 제 1 클록 신호 및 상기 제 2 클록 신호에 기초하여 각각 생성되는, 반도체 장치.
  4. 반도체 장치에 있어서:
    연산 회로;
    전원 제어 회로; 및
    클록 생성 회로를 포함하고,
    상기 연산 회로는 제 1 게이트 신호에 의해 데이터가 유지되는 기간을 변경시키는 기능을 갖는 제 1 래치와, 제 2 게이트 신호에 의해 데이터가 유지되는 기간을 변경시키는 기능을 갖는 제 2 래치를 포함하고,
    상기 전원 제어 회로는 상기 연산 회로에 공급된 전압에 따라서 제어 신호를 생성하는 기능을 갖고,
    상기 클록 생성 회로는 제 1 클록 신호 및 제 2 클록 신호를 생성하는 기능들을 갖고,
    상기 제어 신호는 상기 제 1 클록 신호 및 상기 제 2 클록 신호가 로우(LOW)인 기간을 변경시키고,
    상기 제 1 게이트 신호 및 상기 제 2 게이트 신호는 상기 클록 생성 회로에서 생성된 상기 제 1 클록 신호 및 상기 제 2 클록 신호에 기초하여 생성되는, 반도체 장치.
  5. 반도체 장치에 있어서:
    연산 회로;
    전원 제어 회로; 및
    클록 생성 회로를 포함하고,
    상기 연산 회로는 제 1 게이트 신호에 의해 데이터가 유지되는 기간을 변경시키는 기능을 갖는 제 1 래치와, 제 2 게이트 신호에 의해 데이터가 유지되는 기간을 변경시키는 기능을 갖는 제 2 래치를 포함하고,
    상기 전원 제어 회로는 상기 연산 회로에 공급된 전류에 따라서 제어 신호를 생성하는 기능을 갖고,
    상기 클록 생성 회로는 제 1 클록 신호 및 제 2 클록 신호를 생성하는 기능들을 갖고,
    상기 제 1 게이트 신호 및 상기 제 2 게이트 신호는 상기 클록 생성 회로에서 생성된 상기 제 1 클록 신호 및 상기 제 2 클록 신호에 기초하여 각각 생성되는, 반도체 장치.
  6. 반도체 장치에 있어서:
    연산 회로;
    전원 제어 회로; 및
    클록 생성 회로를 포함하고,
    상기 연산 회로는 제 1 게이트 신호에 의해 데이터가 유지되는 기간을 변경시키는 기능을 갖는 제 1 래치와, 제 2 게이트 신호에 의해 데이터가 유지되는 기간을 변경시키는 기능을 갖는 제 2 래치를 포함하고,
    상기 전원 제어 회로는 상기 연산 회로에 공급된 전류에 따라서 제어 신호를 생성하는 기능을 갖고,
    상기 클록 생성 회로는 제 1 클록 신호 및 제 2 클록 신호를 생성하는 기능들을 갖고,
    상기 제어 신호는 상기 제 1 클록 신호 및 상기 제 2 클록 신호가 로우인 기간을 변경시키고,
    상기 제 1 게이트 신호 및 상기 제 2 게이트 신호는 상기 클록 생성 회로에서 생성된 상기 제 1 클록 신호 및 상기 제 2 클록 신호에 기초하여 생성되는, 반도체 장치.
  7. 반도체 장치에 있어서:
    연산 회로;
    전원 제어 회로; 및
    클록 생성 회로를 포함하고,
    상기 연산 회로, 상기 전원 제어 회로, 및 상기 클록 생성 회로 중 하나는 활성층으로서 절연 표면을 갖는 기판 위에 제공된 반도체막을 갖는 박막 트랜지스터를 포함하고,
    상기 연산 회로는 제 1 게이트 신호에 의해 데이터가 유지되는 기간을 변경시키는 기능을 갖는 제 1 래치와, 제 2 게이트 신호에 의해 데이터가 유지되는 기간을 변경시키는 기능을 갖는 제 2 래치를 포함하고,
    상기 전원 제어 회로는 상기 연산 회로에 공급된 전압에 따라서 제어 신호를 생성하는 기능을 갖고,
    상기 클록 생성 회로는 제 1 클록 신호 및 제 2 클록 신호를 생성하는 기능들을 갖고,
    상기 제 1 게이트 신호 및 상기 제 2 게이트 신호는 상기 클록 생성 회로에서 생성된 상기 제 1 클록 신호 및 상기 제 2 클록 신호에 기초하여 각각 생성되는, 반도체 장치.
  8. 반도체 장치에 있어서:
    연산 회로;
    전원 제어 회로; 및
    클록 생성 회로를 포함하고,
    상기 연산 회로, 상기 전원 제어 회로, 및 상기 클록 생성 회로 중 하나는 활성층으로서 절연 표면을 갖는 기판 위에 제공된 반도체막을 갖는 박막 트랜지스터를 포함하고,
    상기 연산 회로는 제 1 게이트 신호에 의해 데이터가 유지되는 기간을 변경시키는 기능을 갖는 제 1 래치와, 제 2 게이트 신호에 의해 데이터가 유지되는 기간을 변경시키는 기능을 갖는 제 2 래치를 포함하고,
    상기 전원 제어 회로는 상기 연산 회로에 공급된 전압에 따라서 제어 신호를 생성하는 기능을 갖고,
    상기 클록 생성 회로는 제 1 클록 신호 및 제 2 클록 신호를 생성하는 기능들을 갖고,
    상기 제어 신호는 상기 제 1 클록 신호 및 상기 제 2 클록 신호가 로우인 기간을 변경시키고,
    상기 제 1 게이트 신호 및 상기 제 2 게이트 신호는 상기 클록 생성 회로에서 생성된 상기 제 1 클록 신호 및 상기 제 2 클록 신호에 기초하여 생성되는, 반도체 장치.
  9. 반도체 장치에 있어서:
    연산 회로;
    전원 제어 회로; 및
    클록 생성 회로를 포함하고,
    상기 연산 회로, 상기 전원 제어 회로, 및 상기 클록 생성 회로 중 하나는 활성층으로서 절연 표면을 갖는 기판 위에 제공된 반도체막을 갖는 박막 트랜지스터를 포함하고,
    상기 연산 회로는 제 1 게이트 신호에 의해 데이터가 유지되는 기간을 변경시키는 기능을 갖는 제 1 래치와, 제 2 게이트 신호에 의해 데이터가 유지되는 기간을 변경시키는 기능을 갖는 제 2 래치를 포함하고,
    상기 전원 제어 회로는 상기 연산 회로에 공급된 전류에 따라서 제어 신호를 생성하는 기능을 갖고,
    상기 클록 생성 회로는 제 1 클록 신호 및 제 2 클록 신호를 생성하는 기능들을 갖고,
    상기 제 1 게이트 신호 및 상기 제 2 게이트 신호는 상기 클록 생성 회로에서 생성된 상기 제 1 클록 신호 및 상기 제 2 클록 신호에 기초하여 생성되는, 반도체 장치.
  10. 반도체 장치에 있어서:
    연산 회로;
    전원 제어 회로; 및
    클록 생성 회로를 포함하고,
    상기 연산 회로, 상기 전원 제어 회로, 및 상기 클록 생성 회로 중 하나는 활성층으로서 절연 표면을 갖는 기판 위에 제공된 반도체막을 갖는 박막 트랜지스터를 포함하고,
    상기 연산 회로는 제 1 게이트 신호에 의해 데이터가 유지되는 기간을 변경시키는 기능을 갖는 제 1 래치와, 제 2 게이트 신호에 의해 데이터가 유지되는 기간을 변경시키는 기능을 갖는 제 2 래치를 포함하고,
    상기 전원 제어 회로는 상기 연산 회로에 공급된 전류에 따라서 제어 신호를 생성하는 기능을 갖고,
    상기 클록 생성 회로는 제 1 클록 신호 및 제 2 클록 신호를 생성하는 기능들을 갖고,
    상기 제어 신호는 상기 제 1 클록 신호 및 상기 제 2 클록 신호가 로우인 기간을 변경시키고,
    상기 제 1 게이트 신호 및 상기 제 2 게이트 신호는 상기 클록 생성 회로에서 생성된 상기 제 1 클록 신호 및 상기 제 2 클록 신호에 기초하여 생성되는, 반도체 장치.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 제 7 항, 제 8 항, 제 9 항 또는 제 10 항 중 어느 한 항에 있어서,
    절연 표면을 갖는 상기 기판은 유리 기판, 플라스틱 기판, 및 SOI 기판 중 어느 하나인, 반도체 장치.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 제 4 항, 제 6 항, 제 8 항 또는 제 10 항 중 어느 한 항에 있어서,
    상기 전원 제어 회로는 레귤레이터 및 연산 증폭 회로를 포함하는, 반도체 장치.
  19. 삭제
  20. 삭제
  21. 삭제
  22. 제 4 항, 제 6 항, 제 8 항 또는 제 10 항 중 어느 한 항에 있어서,
    상기 전원 제어 회로는 레귤레이터, 연산 증폭 회로, 및 아날로그-디지털 컨버터를 포함하는, 반도체 장치.
  23. 삭제
  24. 삭제
  25. 삭제
  26. 제 4 항, 제 6 항, 제 8 항 또는 제 10 항 중 어느 한 항에 있어서,
    상기 클록 생성 회로는 상기 제 1 클록 신호 및 상기 제 2 클록 신호의 주파수들을 변경시키는 수단을 갖는, 반도체 장치.
  27. 삭제
  28. 삭제
  29. 삭제
  30. 제 4 항, 제 6 항, 제 8 항 또는 제 10 항 중 어느 한 항에 있어서,
    상기 연산 회로는 CPU 및 메모리를 갖는, 반도체 장치.
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7590397B2 (en) * 2003-09-10 2009-09-15 Sony Corporation Signal processing apparatus and signal processing method, program, and recording medium
US7669094B2 (en) * 2005-08-05 2010-02-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and inspection method of semiconductor device and wireless chip
TWI409934B (zh) 2005-10-12 2013-09-21 Semiconductor Energy Lab 半導體裝置
CN101454840B (zh) * 2006-05-25 2012-02-22 株式会社半导体能源研究所 半导体器件
US8429634B2 (en) * 2006-07-26 2013-04-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory circuit, and machine language program generation device, and method for operating semiconductor device and memory circuit
US7475366B2 (en) * 2006-08-04 2009-01-06 International Business Machines Corporation Integrated circuit design closure method for selective voltage binning
US7649787B2 (en) * 2006-09-05 2010-01-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
EP1928056A1 (en) * 2006-11-28 2008-06-04 Saab AB Method for designing array antennas
KR101428787B1 (ko) 2007-02-08 2014-08-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 클록 신호 생성 회로 및 반도체 장치
US20090247532A1 (en) * 2008-03-28 2009-10-01 Mae De Ltd. Crystalline polymorph of sitagliptin phosphate and its preparation
DE102009009846A1 (de) * 2009-02-20 2010-09-02 Bundesdruckerei Gmbh Verbessertes Kartenlesegerät für kontaktlos auslesbare Karten und Verfahren zum Betreiben eines solchen Kartenlesegeräts
WO2011118351A1 (en) * 2010-03-25 2011-09-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102013402B1 (ko) 2012-08-13 2019-08-22 삼성전자주식회사 Ｒｆｉｄ 장치
KR102652370B1 (ko) 2017-02-15 2024-03-27 삼성전자주식회사 박막 트랜지스터, 그 제조 방법, 및 박막 트랜지스터를 포함하는 전자 기기
CN107471255A (zh) * 2017-07-17 2017-12-15 合肥智灵机器人有限公司 用于机器人的电源板、机器人
USD863268S1 (en) 2018-05-04 2019-10-15 Scott R. Archer Yagi-uda antenna with triangle loop
CN113223568B (zh) * 2021-05-17 2022-04-22 杭州雄迈集成电路技术股份有限公司 一种锁存结构和锁存方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003161765A (ja) 2001-11-27 2003-06-06 Ando Electric Co Ltd クロック発生回路およびｉｃ測定装置
US20050007171A1 (en) * 2003-07-10 2005-01-13 Matsushita Elec. Ind. Co. Ltd. Semiconductor equipment
JP2005071586A (ja) * 2003-08-22 2005-03-17 Samsung Electronics Co Ltd 回路装置、メモリ装置及びクロックスキュー補償方法
JP2005191961A (ja) 2003-12-25 2005-07-14 Sharp Corp 非接触型ｉｃカード、電子情報機器、携帯型電子情報機器、開放型システム、消費電力制御方法、制御プログラムおよび可読記録媒体

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000149194A (ja) 1998-11-12 2000-05-30 Toshiba Corp 駐車管理システム
DE10004922A1 (de) * 2000-02-04 2001-08-09 Giesecke & Devrient Gmbh Transponder, insbesondere für eine kontaktlose Chipkarte
JP3583999B2 (ja) * 2000-03-01 2004-11-04 三洋電機株式会社 レベル変換回路
DE10035418A1 (de) * 2000-07-20 2002-02-14 Infineon Technologies Ag Volldigitaler Spannungswandler
US6466126B2 (en) * 2001-01-19 2002-10-15 Motorola, Inc. Portable data device efficiently utilizing its available power and method thereof
JP3463675B2 (ja) * 2001-06-29 2003-11-05 ソニー株式会社 スイッチング電源装置
US7539878B2 (en) * 2001-09-19 2009-05-26 Freescale Semiconductor, Inc. CPU powerdown method and apparatus therefor
US6868503B1 (en) * 2002-01-19 2005-03-15 National Semiconductor Corporation Adaptive voltage scaling digital processing component and method of operating the same
KR100471181B1 (ko) * 2002-08-20 2005-03-10 삼성전자주식회사 소모 전력에 따라 동작 성능을 최적화할 수 있는 집적회로 장치
CN1490784A (zh) * 2002-08-28 2004-04-21 松下电器产业株式会社 数据驱动器
JP4015937B2 (ja) * 2002-12-06 2007-11-28 松下電器産業株式会社 デューティ比補正回路
KR100591759B1 (ko) * 2003-12-03 2006-06-22 삼성전자주식회사 반도체 메모리의 전원 공급장치
JP2006012002A (ja) * 2004-06-29 2006-01-12 Felica Networks Inc データ処理装置およびデータ処理方法、並びに携帯通信端末装置
KR100638618B1 (ko) * 2004-09-22 2006-10-26 삼성전기주식회사 압전 액츄에이터 구동 시스템

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003161765A (ja) 2001-11-27 2003-06-06 Ando Electric Co Ltd クロック発生回路およびｉｃ測定装置
US20050007171A1 (en) * 2003-07-10 2005-01-13 Matsushita Elec. Ind. Co. Ltd. Semiconductor equipment
JP2005071586A (ja) * 2003-08-22 2005-03-17 Samsung Electronics Co Ltd 回路装置、メモリ装置及びクロックスキュー補償方法
JP2005191961A (ja) 2003-12-25 2005-07-14 Sharp Corp 非接触型ｉｃカード、電子情報機器、携帯型電子情報機器、開放型システム、消費電力制御方法、制御プログラムおよび可読記録媒体

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