TWI421876B - 半導體裝置 - Google Patents

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Description

半導體裝置
本發明係關於包含大規模運算電路的半導體裝置，尤其關於即使在電源電壓改變時，運算電路也能穩定地工作的半導體裝置。具體來說，本發明係關於一種半導體裝置，其中由半導體薄膜電晶體構成具有高級運算功能的大規模電路，利用無線通訊訊號對該大規模電路提供電源電壓。
近年來，其中結合有微型IC晶片和用於無線通訊的天線的小型半導體裝置(下文中稱為無線晶片)令人矚目。無線晶片可以藉由利用無線通訊設備(下文中稱為讀取器/寫入器)發送/接收通訊訊號(工作磁場)讀數據或寫資料。
無線晶片被應用於多種領域，例如，發行業中的產品管理。目前，使用條碼等的產品管理是主流；然而，由於條碼資料是藉由光學讀取的，因此在存在遮罩時無法被讀取。而對於無線晶片而言，由於資料是藉由無線方式讀取的，因此即使存在遮罩時也能被讀取。因此，期待有更高效率、更低成本等的產品管理。另外，期待在票券、航空客票、自動結帳上獲得廣泛使用(參考文件1：日本專利申請公開案No.2000－149194)。
隨著無線晶片的應用範圍的擴大，越來越需要具有更高級功能的無線晶片。例如，期待藉由加密被發送/接收的資料來防止資料洩漏給第三方。存在利用硬體、利用軟體以及利用軟硬體執行編碼/解碼處理的方法。在利用硬體的處理方法中，運算電路是專用於編碼/解碼的電路。在利用軟體的處理方法中，運算電路包括CPU(中央處理器)和大規模記憶體，CPU執行編碼/解碼程式。在利用軟硬體的處理方法中，運算電路包括編碼/解碼專用電路、CPU和記憶體；該專用電路執行一部分編碼/解碼的運算處理，而CPU執行除運算處理以外的程式。然而，在任一情況下，無線晶片都要具備大規模電路。
作為利用無線晶片通訊的標準，建立了例如ISO/IEC 15693等標準。根據ISO/IEC 15693，13.56MHz±7kHz的頻率被用於通訊訊號中的載波，而ASK(幅移鍵控)被用於從讀取器/寫入器發送資料到無線晶片。圖2顯示在將資料發送到ASK系統中的無線晶片時的通訊訊號。在圖2中，通訊訊號201是以載波頻率振蕩的電磁波。藉由通訊訊號201發送的資料是由通訊訊號201的振幅的封包202表示的。通訊訊號201的最大振幅被表示為“1”，而最小振幅被表示為“0”。無線晶片藉由上述的通訊訊號201接收“0”和“1”。
此外，由通訊訊號201生成用於操作無線晶片所需的電源電壓或時脈訊號。因此，為了操作無線晶片中的運算電路，需要能夠藉由通訊訊號提供大電流的大規模天線或大規模電源電路、能夠提供穩定的時脈訊號的時脈產生電路等等；此外，晶片面積的增大，晶片成本的提高等等都有利害關係。另外，由於ASK系統被用於資料傳輸，在接收到“0”時，時脈訊號或電源電壓的供應趨於不穩定。
當時脈訊號或電源電壓的供應變得不穩定時，在同步電路中發生故障。這將參考圖3和圖4進行說明。圖3顯示其中第一正反器(下文中稱為FF)301和第二FF 302串聯的移位暫存器作為同步電路的一個實例。第一FF 301和第二FF 302分別在由第一時鐘佈線303和第二時鐘佈線304提供的第一時脈訊號和第二時脈訊號的上升緣儲存第一資料佈線305和第二資料佈線306的電壓值，而且將所儲存的電壓值輸出作為第二資料佈線306和第三資料佈線307的電壓值。
圖4A和4B顯示圖3中的移位暫存器的時序圖的實例。圖4A顯示圖3中的移位暫存器理想工作的情況下的時序圖。在此，由圖3中第一時鐘佈線303和第二時鐘佈線304提供的第一時脈訊號和第二時脈訊號的時序圖分別是圖4A中的第一時脈訊號401和第二時脈訊號402。注意，在第一時脈訊號401和第二時脈訊號402之間沒有間隔。此外，圖3中第一資料佈線305的電壓值的時序圖是圖4A中的第一資料訊號403。在此情況下，圖3中的第二資料佈線306和第三資料佈線307的電壓值的時序圖分別是圖4A中的第二資料訊號404和第三資料訊號405。
然而，在圖3中，在由第一時鐘佈線303和第二時鐘佈線304提供的第一時脈訊號和第二時脈訊號之間有間隔的情況下，與圖4A中的時序圖不同的是引起了故障。圖4B顯示故障情況下的時序圖。由圖3中的第一時鐘佈線303和第二時鐘佈線304提供的第一時脈訊號和第二時脈訊號的時序圖被表示為圖4B中的第一時脈訊號411和第二時脈訊號412。注意，在第一時脈訊號411和第二時脈訊號412之間有間隔416。於是，第二時脈訊號412相對於第一時脈訊號411被延遲。圖3中第一資料佈線305的電壓值的時序圖是圖4B中的第一資料訊號413。在此情況下，圖3中的第二資料佈線306和第三資料佈線307的電壓值的時序圖分別是圖4B中的第二資料訊號414和第三資料訊號415。
這裏，圖4A和圖4B具有與圖3中的第二資料佈線306的電壓值相同的時序圖。然而，第三資料佈線307的電壓值的時序圖不同。這是因為，由於圖4B中的第二時脈訊號412的延遲，通常要在第二時脈訊號412的下一上升時儲存的電壓值卻早一個周期被儲存。FF的這一行為被稱為競爭、資料競爭等等。因此，當傳播時脈訊號存在延遲時，在同步電路中出現故障。
對於時脈訊號的傳播，可以藉由設計部分地控制延遲。然而，在電源電壓如同無線晶片中一樣發生變化的情況下，很難進行控制。尤其是，隨著要提供的電路的規模變大，設計變得更難。注意，電源電壓的變化、在傳播時脈訊號時引起的延遲，在除無線晶片以外的包含大規模運算電路的半導體裝置中通常都是問題。尤其是在使用包含半導體的薄膜電晶體構成具有高級運算功能的大規模電路的半導體裝置中，這成為嚴重的問題。
本發明是考慮上述問題而提出的，並且提供了一種具有穩定結構的半導體裝置作為安裝有大規模電路的半導體裝置。此外，本發明提供一種即使在電源電壓的變化有利害關係的情況下也能穩定地工作的半導體裝置。具體來說，本發明適合於安裝有利用半導體薄膜電晶體形成的大規模電路的半導體裝置。此外，本發明適合於其中藉由通訊訊號生成電源電壓或時脈訊號的無線晶片，而且ASK系統被用於發送/接收資料。
在本發明的半導體裝置中，生成正時脈訊號和負時脈訊號以操作FF。這裏，對於正時脈訊號和負時脈訊號而言，這些訊號位於一個周期而且它們中的任何一個都包括一個“0”期間和一個“1”期間，而且不存在這兩個訊號同時為“1”的期間。在下文中，正時脈訊號和負時脈訊號之間的這種關係被稱為非重疊，而正時脈訊號和負時脈訊號之一或二者被稱為非重疊時鐘。此外，當提供藉由工作環境修正非重疊時鐘的期間和占空比的功能時，可以穩定地操作大規模運算電路。另外，“1”期間和“0”期間分別對應於時脈訊號的HIGH狀態和LOW狀態。
利用上述的配置，即使在電源電壓不穩定而且在傳播時脈訊號時存在延遲的情況下，也能夠提供可穩定工作的半導體裝置。此外，還可以提供能夠配備大規模運算電路的高性能無線晶片。
尤其是在使用具有半導體膜作為主動層的薄膜電晶體製造本發明的半導體裝置時，該半導體膜形成在具有絕緣表面的諸如玻璃基板、石英基板或塑膠基板的基板之上，可以在製造技術中使用大面積基板。因此，本發明的半導體裝置的製造成本可以大幅降低。另外，尤其在利用具有機械撓性的塑膠基板的情況下，除了製造成本的降低，本發明中的整個半導體裝置都可以以各種形式處理。
本發明的一種模式是一種半導體裝置，包括運算電路、電源控制電路和時脈產生電路，其中運算電路包括具有用於改變資料被第一閘訊號保持的期間的功能的第一位準感應鎖存器，以及具有用於改變資料被第二閘訊號保持的期間的功能的第二位準感應鎖存器；電源控制電路具有用於從提供給運算電路的電源電壓的值生成控制訊號的功能；時脈產生電路具有用於生成第一時脈訊號和第二時脈訊號的功能；以及分別基於在時脈產生電路中生成的第一時脈訊號和第二時脈訊號生成第一閘訊號和第二閘訊號。第一位準感應鎖存器或者第二靈敏鎖存器保持資料的期間是LOW時脈訊號被輸入到第一位準感應鎖存器或第二位準感應鎖存器的期間。作為選擇，當每一HIGH時脈訊號被輸入到第一位準感應鎖存器或第二位準感應鎖存器時可以藉由第一位準感應鎖存器或第二位準感應鎖存器來保持資料。
本發明的一種模式是一種半導體裝置，包括運算電路、電源控制電路和時脈產生電路，其中運算電路包括使用第一時脈訊號作為第一閘訊號的第一位準感應鎖存器和使用第二時脈訊號作為第二閘訊號的第二位準感應鎖存器；電源控制電路具有用於從提供給運算電路的電源電壓的值中生成控制訊號的功能；以及，時脈產生電路利用該控制訊號改變第一時脈訊號和第二時脈訊號均為“0”的期間。
本發明的另一種模式是一種半導體裝置，包括運算電路、電源控制電路和時脈產生電路，其中運算電路包括使用第一時脈訊號作為第一閘訊號的第一位準感應鎖存器和使用第二時脈訊號作為第二閘訊號的第二位準感應鎖存器；電源控制電路具有用於從提供給運算電路的電流的值中生成控制訊號的功能；以及，時脈產生電路利用該控制訊號改變第一時脈訊號和第二時脈訊號均為“0”的期間。
本發明的另一種模式是一種半導體裝置，包括運算電路、電源控制電路和時脈產生電路，其中運算電路、電源控制電路和時脈產生電路之一包括薄膜電晶體，該薄膜電晶體具有形成在含絕緣表面的基板之上的半導體膜作為主動層，其中運算電路包括使用第一時脈訊號作為第一閘訊號的第一位準感應鎖存器和使用第二時脈訊號作為第二閘訊號的第二位準感應鎖存器；電源控制電路具有用於從提供給運算電路的電源電壓的值中生成控制訊號的功能；以及，時脈產生電路利用該控制訊號改變第一時脈訊號和第二時脈訊號均為“0”的期間。
本發明的另一種模式是一種半導體裝置，包括運算電路、電源控制電路和時脈產生電路，其中運算電路、電源控制電路和時脈產生電路之一包括薄膜電晶體，該薄膜電晶體具有形成在含絕緣表面的基板之上的半導體膜作為主動層，其中運算電路包括使用第一時脈訊號作為第一閘訊號的第一位準感應鎖存器和使用第二時脈訊號作為第二閘訊號的第二位準感應鎖存器；電源控制電路具有用於從提供給運算電路的電流的值中生成控制訊號的功能；以及，時脈產生電路利用該控制訊號改變第一時脈訊號和第二時脈訊號均為“0”的期間。
本發明的另一種模式是一種半導體裝置，包括運算電路、電源控制電路和時脈產生電路，其中運算電路、電源控制電路和時脈產生電路均包括薄膜電晶體，該薄膜電晶體具有形成在含絕緣表面的基板之上的半導體膜作為主動層，其中運算電路包括使用第一時脈訊號作為第一閘訊號的第一位準感應鎖存器和使用第二時脈訊號作為第二閘訊號的第二位準感應鎖存器；電源控制電路具有用於從提供給運算電路的電源電壓的值中生成控制訊號的功能；以及，時脈產生電路利用該控制訊號改變第一時脈訊號和第二時脈訊號均為“0”的期間。
本發明的另一種模式是一種半導體裝置，包括運算電路、電源控制電路和時脈產生電路，其中運算電路、電源控制電路和時脈產生電路均包括薄膜電晶體，該薄膜電晶體具有形成在含絕緣表面的基板之上的半導體膜作為主動層，其中運算電路包括使用第一時脈訊號作為第一閘訊號的第一位準感應鎖存器和使用第二時脈訊號作為第二閘訊號的第二位準感應鎖存器；電源控制電路具有用於從提供給運算電路的電流的值中生成控制訊號的功能；以及，時脈產生電路利用該控制訊號改變第一時脈訊號和第二時脈訊號均為“0”的期間。
本發明的第一位準感應鎖存器可以改變資料被第一閘訊號保持的期間，而第二位準感應鎖存器可以改變資料被第二閘訊號保持的期間。此外，第一閘訊號和第二閘訊號分別基於在時脈產生電路中生成的第一時脈訊號和第二時脈訊號而生成。此外，時脈訊號為“0”的期間對應於LOW狀態，而時脈訊號為“1”的期間對應於HIGH狀態。
因此，提供了根據供給至運算電路的電流的值而生成控制訊號的電源控制電路，使得提供給運算電路的時脈訊號的占空比得以較佳化。例如，在提供給運算電路的電流的值為高的情況下，具體來說，電流消耗為高的情況下(這使得電源電壓不穩定而且電路性能相應地變得不穩定)，生成用於降低時脈訊號的占空比的控制訊號。
此外，藉由提供一種具有藉由控制訊號改變使第一時脈訊號和第二時脈訊號為“0”的期間的功能的時脈產生電路，可以較佳化提供給運算電路的時脈訊號的占空比。例如，在藉由電源控制電路生成用於降低時脈訊號的占空比的控制訊號的情況下，藉由增大第一時脈訊號和第二時脈訊號均為“0”的期間可以降低時脈訊號的占空比。從而能夠使電路性能穩定。
在本發明中，玻璃基板、石英基板、塑膠基板以及SOI基板中的任何一種都可以用作具有絕緣表面的基板。
在本發明中，電源控制電路可以具有調節器和運算放大器電路。
在本發明中，電源控制電路可以具有調節器、運算放大器電路和類比－數位變換器電路。
在本發明中，時脈產生電路可以具有利用控制訊號改變第一時脈訊號和第二時脈訊號的頻率的裝置。
在本發明中，運算電路可以具有CPU和記憶體。
根據本發明，即使在半導體裝置的電源電壓改變而且在傳播時脈訊號時出現延遲的情況下，也可以穩定地操作大規模運算電路。因此，可以提供具有高性能運算電路的高穩定半導體裝置。尤其是藉由利用薄膜電晶體製造可以以低成本提供具有高性能運算電路的半導體裝置。此外，可以以低成本提供具有高性能運算電路的無線晶片，其中藉由電磁感應經通訊訊號提供電源電壓，而且ASK系統被用於發送/接收資料。
 實施例模式和實施例
下面參考附圖說明本發明的實施例模式和實施例。注意，本發明並不局限於以下的說明，本領域的技術人員很容易理解可以在模式和細節上進行各種變化而不偏離本發明的精神和範圍。在用於說明實施例模式和實施例的附圖中，相同的附圖標記通常賦予相同的元件，因此不再重復說明這些元件。
實施例模式1
作為本發明的半導體裝置的一種實施例模式，首先，圖5以及圖6A和6B顯示在同步電路中的資料競爭能夠藉由非重疊時鐘來阻止。圖5顯示一種移位暫存器作為在本發明的半導體裝置中包含的同步電路的一個實例。圖6A和6B為圖5所示的移位暫存器的性能的時序圖。在圖5中，第一至第四鎖存器501－504串聯。第一至第四鎖存器501－504為分別向第一至第四時鐘佈線505－508提供第一至第四時脈訊號作為閘訊號的各位準感應鎖存器。因此，當提供給第一至第四時鐘佈線505－508的第一至第四時脈訊號為“1”時，第一至第四鎖存器501－504分別儲存了第一至第四資料佈線509－512的電壓值，以及將儲存的電壓值輸出到第二至第五資料佈線510－513。
這裏，圖5所示的移位暫存器等效於其中兩個FF在以下條件下串聯的電路：第一鎖存器501和第二鎖存器502構成第一FF，而第三鎖存器503和第四鎖存器504構成第二FF。這裏，時脈訊號被供給第二時鐘佈線506和第四時鐘佈線508，而時脈訊號的反向輸出被供給第一時鐘佈線505和第三時鐘佈線507。藉由這種方式，可以利用鎖存器配置任意同步電路。
接下來，參考圖6A和6B所示的時序圖進行說明。圖6A是顯示圖5中的同步電路理想工作的情況的時序圖。這裏，供給圖5所示的第一至第四時鐘佈線505－508的第一至第四時脈訊號的時序圖分別為圖6A中的第一至第四時脈訊號601－604。因此，在第一時脈訊號601和第三時脈訊號603之間沒有延遲。此外，在第二時脈訊號602和第四時脈訊號604之間也沒有延遲。另外，圖5中第一資料佈線509的電壓值的時序圖是圖6中的第一資料訊號605。在此情況下，圖5中第二至第五資料佈線510－513的電壓值的時序圖是圖6A中的第二至第五資料訊號606－609。
假設，在供給圖5中的第一時鐘佈線505和第三時鐘佈線507的第一時脈訊號和第三時脈訊號之間存在延遲，另外，在供給圖5中的第二時鐘佈線506和第四時鐘佈線508的第二時脈訊號和第四時脈訊號之間也存在延遲。這裏，供給圖5中的第一至第四時鐘佈線505－508的第一至第四時脈訊號的時序圖分別是圖6B中的第一至第四時脈訊號611－614。這裏，第一時脈訊號611和第三時脈訊號613之間的延遲時間對應於620，而第二時脈訊號612和第四時脈訊號614之間的延遲時間對應於621。另外，圖5中第一資料佈線509的電壓值的時序圖是圖6B中的第一資料訊號615。在此情況下，圖5中的第二至第五資料佈線510－513的電壓值的時序圖對應於圖6B中的第二至第五資料訊號616－619。圖6B中的第二資料訊號616和第三資料訊號617分別對應於圖6A中的第二資料訊號606和第三資料訊號607。此外，圖6B中的第四資料訊號618和第五資料訊號619的值相對於圖6A中的第二資料訊號605和第三資料訊號606分別有620和621的輸出延遲時間；然而，並未發現產生資料競爭。
如上所述，使用非重疊時鐘的FF的同步電路具有幾乎不出現資料競爭的配置。當正時脈訊號和負時脈訊號都為“LOW”(即“0”)的周期被改變時，在這裏是被延長時，可以增大相對於時脈訊號的延遲的容限。換言之，如果同步電路的工作頻率降低而且時脈訊號的占空比降低，則可以防止由於時脈訊號的延遲導致的故障。其間，當正時脈訊號和負時脈訊號都為“HIGH”(即“1”)的周期增大時，可以降低同步電路的工作頻率。因此，可以適當地設置時脈訊號的LOW或HIGH狀態。
圖1顯示無線晶片的配置作為本發明的半導體裝置的一種實施例模式。在圖1中，無線晶片101包括運算電路102、時脈產生電路103、電源控制電路104、調制/解調電路105、天線106、諧振電路107和電源電路108。注意，在圖1中，為簡化說明起見，將通訊訊號分別顯示為接收訊號109和發送訊號110；然而，實際上，它們構成了一個綜合訊號，而且該訊號是同時在無線晶片101和讀取器/寫入器之間被發送和接收的。下文中，通訊訊號是指接收訊號或發送訊號。接收訊號109是利用天線106和諧振電路107接收的，然後藉由調制/解調電路105解調。此外，發送訊號110藉由調制/解調電路105調制，然後藉由天線106發送。
在圖1中，當無線晶片101置於由通訊訊號產生的磁場內時，藉由天線106和諧振電路107產生感應電動勢。感應電動勢被保持在電源電路108的電容器中，此外，電位藉由電容來穩定，而且感應電動勢作為電源電壓被供給無線晶片101的每個電路。調制/解調電路105檢測ASK系統的接收訊號109的振幅變化使其作為接收資料“0”/“1”。調制/解調電路105例如是低通濾波器。此外，調制/解調電路105藉由改變ASK系統的發送訊號110的振幅發送該發送資料。例如，在發送資料112為“0”的情況下，諧振電路107的諧振點改變，從而改變通訊訊號的振幅。
對於運算電路102，根據用途來選擇最佳運算方法，而且基於該方法配置運算電路。存在使用硬體、使用軟體以及使用軟硬體的運算方法。在使用硬體的處理方法中，運算電路是專用電路，在使用軟體的處理方法中，運算電路包括CPU和大規模記憶體，CPU執行程式。在使用軟硬體的處理方法中，運算電路包括專用電路、CPU和記憶體；專用電路執行一部分運算處理，而CPU執行除運算處理以外的程式。
利用時脈產生電路103和電源控制電路104來實現根據工作環境改變非重疊時鐘的周期和占空比的功能，這是本發明的半導體裝置的主要特徵。
時脈產生電路103生成將要供給運算電路102的非重疊時脈訊號111。電源控制電路104藉由由電源電路108供給的電源電壓生成提供至時脈產生電路103的控制訊號114。在時脈產生電路103中，非重疊時脈訊號113的周期和占空比是藉由從電源控制電路104供給的控制訊號控制的。
非重疊時脈訊號113是從參考時脈訊號中生成的。例如，在利用具有與接收訊號相同頻率的參考時鐘的情況下，在接收訊號被二極體半波整流並藉由反相器電路處理之後，可以生成非重疊時脈訊號113。此外，生成了具有更高頻率的參考時鐘，而且利用參考時鐘生成了非重疊時脈訊號113。例如，提供有PLL(鎖相迴路)電路。
可以根據控制訊號114適當地藉由利用一種電路和藉由改變n、mpr、mpf、mnr和mnf來改變時脈訊號的周期和占空比，在該電路中，利用參考時鐘操作除n(n2)計數器，而且在計數器值為mpr至mpf(0mprmpfn－1)的情況下，正時脈訊號為“1”，同時在計數器值為mnr至mnf(0mnrmnfn－1)的情況下，負時脈訊號為“1”。如上所述，非重疊時脈訊號可以藉由由電源控制電路104生成的控制訊號114生成。這種非重疊時脈訊號被輸入到諸如一位準感應鎖存器等的鎖存器電路。
電源控制電路104監控電源電路108中的電源電壓並生成時脈產生電路103的控制訊號114。例如，電源控制電路104配備調節器電路，而且從由電源電路108施加的電源電壓中生成參考電壓。根據比較參考電壓與由電源電路108施加的電源電壓的結果生成控制訊號114。如上所述，控制訊號114是從由運算電路102施加的電源電壓生成的。
在電源控制電路104中生成的控制訊號114在電源電壓值為期望值的情況下例如為“11”，以及按照電源電壓值增大的順序(即按照時脈訊號的延遲增大的順序)，為“10”、“01”或“00”。此時，當控制訊號114例如為“11”時，時脈產生電路103生成具有100 MHz頻率和30%占空比的時脈訊號。作為選擇，在控制訊號114為“10”的情況下可以生成具有80 MHz頻率和30%占空比的時脈訊號，在控制訊號114為“01”的情況下可以生成具有50 MHz頻率和40%占空比的時脈訊號，以及在控制訊號114為“00”的情況下可以生成具有30 MHz頻率和40%占空比的時脈訊號。
注意，在電源控制電路104中生成的控制訊號114的類型取決於時脈產生電路103或電源控制電路104的配置。此外，時脈訊號的頻率或占空比的特定值取決於運算電路的電路規模和所需規格。因此，時脈產生電路、電源控制電路和控制訊號的特定配置可以由研製者確定。
此外，對於本發明的半導體裝置而言，當電流消耗較高時，半導體裝置上安裝的電路產生熱量，而且時脈訊號的延遲增大。因此，出現了如同電源電壓改變的情況下的相同問題。因此，監控電流消耗，從而改變非重疊時鐘的周期和占空比還是很有效的。
時脈產生電路103的控制訊號可以藉由藉由電源控制電路104監控運算電路102中的電流消耗來生成。例如，參考電壓是藉由利用所提供的調節器電路從電源電路108施加的電源電壓中生成的。控制訊號114是根據比較參考電壓與介於電源電路108和運算電路102之間的參考電阻中產生的電壓(即與運算電路102中的電流消耗成比例的電壓)的比較結果而生成的。如上所述，控制訊號114是從供給運算電路102的電流值中生成的。
在電源控制電路104中生成的控制訊號114在電流值為期望值的情況下例如是“00”，以及按照電流值增大的順序(即按照時脈訊號的延遲增大的順序)為“01”、“10”或“11”。此時，當控制訊號114例如為“00”時，時脈產生電路103生成具有100 MHz頻率和30%占空比的時脈訊號。作為選擇，在控制訊號114為“01”的情況下生成具有80 MHz頻率和30%占空比的時脈訊號，在控制訊號114為“10”的情況下生成具有50 MHz頻率和40%占空比的時脈訊號，在控制訊號114為“11”的情況下生成具有30 MHz頻率和40%占空比的時脈訊號。
注意，在電源控制電路104中生成的控制訊號114的類型取決於時脈產生電路103或電源控制電路104的配置。此外，時脈訊號的頻率或占空比的特定值取決於運算電路的電路規模和所需規格。因此，時脈產生電路或電源控制電路的特定配置，或控制訊號的特定值可以由研製者確定。
利用上述配置，即使在半導體裝置的電源電壓改變而且在傳播時脈訊號時出現延遲的情況下，運算電路也能穩定地工作。因此，可以提供具有高性能運算電路的高度可靠半導體裝置。此外，在其中藉由感應電動勢從通訊訊號中供給電源電壓以及藉由ASK系統發送/接收通訊資料的無線晶片中，即使在通訊訊號不穩定或者電源電壓不穩定時，同步電路也能夠穩定地工作。因此，藉由適當的結構可以提供配備大規模運算電路的高性能和高度可靠無線晶片。
尤其是在利用具有半導體膜作為主動層的薄膜電晶體製造本發明的半導體裝置時，該半導體膜形成在具有絕緣表面的諸如玻璃基板、石英基板或塑膠基板的基板之上，可以在製造處理中使用大面積基板。因此，本發明的半導體裝置的製造成本可以大幅降低。另外，尤其是在使用具有機械撓性的塑膠基板的情況下，除了製造成本的降低，還能夠以各種形式處理本發明中的整個半導體裝置。
實施例
下面藉由附圖說明本發明的實施例。
實施例1
在此實施例中，作為在上述實施例模式中說明的配置中的電源控制電路的一個實例，參考圖7和圖8說明藉由監控電源電壓的變化控制時脈訊號的方法。圖7顯示在本實施例中電源控制電路的電路圖。圖8是顯示在本實施例中的電源控制電路的性能的流程圖。
首先參考圖7說明本實施例的電源控制電路的電路圖。在圖7中，第一調節器701的輸出端與電阻707相連，第二調節器702的輸出端與電阻709相連，而第n個調節器703的輸出端與電阻711相連。第一運算放大器719的輸入端與電阻707、708、713和714相連，而輸出端與電阻713和第一數位緩衝器722相連。第二運算放大器720的輸入端與電阻709、710、715和716相連，而輸出端與電阻715和第二數位緩衝器723相連。第n個運算放大器721的輸入端與電阻711、712、717和718相連，而輸出端與電阻717和第n個數位緩衝器724相連。
在圖7中，從圖1中的電源電路108供給的電源電壓藉由佈線725被供給第一至第n個調節器701－703，而第一至第n個參考電位被輸出到第一至第n個參考電位佈線704－706。電源電壓和第一至第n個參考電位經由圖7所示的電阻707－708輸入到第一至第n個運算放大器719721。注意，電阻707－708構成了用於操作作為差分放大器電路的第一至第n個運算放大器719－721所需的電阻。第一至第n個運算放大器719－721的輸出藉由第一至第n個數位緩衝器722－724生成數位訊號，並被輸出到佈線726。它們成為從圖1中的電源控制電路104輸入到時脈產生電路103的控制訊號114。
下面參考圖8說明本實施例的電源控制電路的性能。這裏，將說明在n＝4的情況下圖7中的電源控制電路。在圖8中，從圖1中的電源電路108供給的電源電壓的時序圖應為801。由第一至第四調節器生成的第一至第四參考電位的時序圖應為802－805。此時，806－809為第一至第四數位緩衝器的輸出的時序圖。這裏，如果電源電壓低於第一至第四參考電位中的每一個電位，則第一至第四數位緩衝器的每一個的輸出都為“0”。
利用上述的電源控制電路的配置，可以根據控制訊號114(第一至第四數位緩衝器的輸出)檢測藉由電源電路108供給的電源電壓的狀態。具體來說，可以檢測到按照控制訊號114為“1”、“1”、“1”、“1”、“0”、“1”、“1”、“1”、“0”、“0”、“1”、“1”、“0”、“0”、“0”、“1”；以及“0”、“0”、“0”、“0”的情況的順序，電源電壓為低。因此，利用控制訊號114可以改變時脈產生電路103的非重疊時鐘的頻率。另外，利用控制訊號114可以改變時脈產生電路103的占空比。具體來說，當所檢測的電源電壓較低時，非重疊時鐘的頻率可以降低。作為選擇，當所檢測的電源電壓較低時，較佳的可以降低占空比。
注意，根據在電源控制電路104中檢測到的電源電壓的狀態，考慮到在半導體裝置上提供的運算電路的電路規模、功耗、運算性能等，研製者可以確定時脈產生電路103的非重疊時鐘的頻率，或者占空比的特定值。
利用上述配置，即使在半導體裝置的電源電壓改變而且在傳播時脈訊號時出現延遲的情況下，運算電路也能穩定地工作。因此，可以提供具有高性能運算電路的高度可靠半導體裝置。這種配置尤其是在由薄膜電晶體構成半導體裝置的情況下很有效。此外，在其中藉由感應電動勢從通訊訊號中提供電源電壓以及藉由ASK系統發送/接收通訊資料的無線晶片中，即使在通訊訊號不穩定或者電源電壓不穩定時，同步電路也能穩定地工作。因此，藉由適當的結構可以提供配備有大規模運算電路的高性能和高度可靠無線晶片。
實施例2
在本實施例中，作為在上述實施例模式所說明配置中的電源控制電路的一個實例，參考圖9和圖10說明不同於實施例1的藉由監控電源電壓變化控制時脈訊號的方法。圖9顯示在此實施例中的電源控制電路的電路圖。圖10是示出在本實施例中的電源控制電路的性能的流程圖。
首先，參考圖9說明本實施例的電源控制電路的電路圖。圖9中的第一調節器901的輸出端與電阻903相連。第一運算放大器907的輸入端與電阻903、904、905和906相連，而輸出端與電阻905和ADC(類比數位變換器)908相連。
在圖9中，從圖1中的電源電路108供給的電源電壓藉由佈線909被供給調節器901，而且參考電位被輸出到參考電位佈線902。電源電壓和參考電位藉由圖9所示的佈線909和參考電位佈線902經電阻903－906輸入到運算放大器907。注意，電阻903－906構成了用於操作作為差分放大器電路的運算放大器907所需的電阻。運算放大器907的輸出電壓藉由ADC 908生成數位訊號，並被輸出到佈線910。它成為從圖1中的電源控制電路104輸入到時脈產生電路103的控制訊號114。
下面參考圖10說明本實施例的電源控制電路的性能。這裏，將說明以4個級別檢測電源電壓的情況下圖9中的電源控制電路。在圖10中，從圖1中的電源電路108供給的電源電壓的時序圖應為1001。由圖9中的調節器901生成的參考電位的時序圖應為1002。此時，1003為控制訊號114的時序圖。這裏，控制訊號114按照電源電壓增大的順序(即參考電位和電源電壓之差增大的順序)為“00”、“01”、“10”和“11”。
利用上述的電源控制電路的配置，可以檢測藉由電源電路108供給的電源電壓的狀態。具體來說，可以檢測到電源電壓按照控制訊號114為“11”、“10”、“01”和“00”的情況的順序為低。因此，可以利用控制訊號114，以改變時脈產生電路103的非重疊時鐘的頻率。另外，可以利用控制訊號114改變時脈產生電路103的占空比。具體來說，當所檢測的電源電壓較低時，可以降低非重疊時鐘的頻率。作為選擇，當所檢測的電源電壓較低時，較佳的可以降低占空比。
注意，根據在電源控制電路104中檢測到的電源電壓的狀態，考慮到在半導體裝置上提供的運算電路的電路規模、功耗、運算性能等，研製者可以確定時脈產生電路103的非重疊時鐘的頻率，或者占空比的特定值。
利用上述配置，即使在半導體裝置的電源電壓改變而且在傳播時脈訊號時出現延遲的情況下，運算電路也能穩定地工作。因此，可以提供具有高性能運算電路的高度可靠半導體裝置。這種配置尤其是在由薄膜電晶體構成半導體裝置的情況下很有效。此外，在其中藉由感應電動勢從通訊訊號提供電源電壓以及藉由ASK系統發送/接收通訊資料的無線晶片中，即使在通訊訊號不穩定或者電源電壓不穩定時，同步電路也能穩定地工作。因此，藉由適當的結構可以提供配備有大規模運算電路的高性能和高度可靠無線晶片。
實施例3
在此實施例中，作為在上述實施例模式所說明配置中的電源控制電路的一個實例，參考圖22和圖23說明藉由監控運算電路的電流消耗來控制時脈訊號的方法。圖22顯示電源控制電路的電路圖。圖23是示出在此實施例中電源控制電路的性能的流程圖。
首先，參考圖22說明本實施例的電源控制電路的電路圖。在圖22中，第一運算放大器2202的輸入端與電阻2203、2204、2205和2206相連，而輸出端與電阻2205、2213和2215相連。第一調節器2208的輸出端與電阻2212相連，而第二調節器2209的輸出端與電阻2214相連。第二運算放大器2220的輸入端與電阻2212、2213、2216和2217相連，而輸出端與電阻2216和第一數位緩衝器2222相連。第(n＋1)個運算放大器2221的輸入端與電阻2214、2215、2218和2219相連，而輸出端與電阻2218和第二數位緩衝器2223相連。
在圖22中，從圖1中的電源電路108提供的電源電壓藉由佈線2224經由監控電阻2201被供給圖1所示的運算電路102。在監控電阻2201的每一端之間生成與運算電路102中的電流消耗成比例的電壓。假設，該電壓是具有第一運算放大器2202和第一至第四電阻2203－2206的放大器電路的輸入電壓，監控器電壓被輸出到監控器電壓佈線2207。
將電源電壓供給第一至第n個調節器2208和2209，並且將第一至第n個參考電位輸出到第一至第n個參考電位佈線2210和2211。監控器電壓和第一至第n個參考電位經圖22所示的電阻2212－2219被輸入第二至第(n＋1)個運算放大器2220和2221。注意，電阻2212－2219構成了用於操作作為差分放大器電路的第二至第(n＋1)個運算放大器2220和2221所需的電阻。第二至第(n＋1)個運算放大器2220－2221的輸出藉由第一至第n個數位緩衝器2222－2223生成數位訊號並被輸出到佈線2225。它們成為從圖1中的電源控制電路104輸入到時脈產生電路103的控制訊號114。
下面參考圖23說明本實施例的電源控制電路的性能。這裏，將說明在n＝4的情況下圖22中的電源控制電路。在圖23中，2301是供給圖22中的監控電阻2201的電流的時序圖，即在運算電路102中的電流消耗。同時，2302是監控器電壓的時序圖。由第一至第四調節器生成的第一至第四參考電位的時序圖應為2303－2306。此時，2307－2310為第一至第四數位緩衝器的輸出的時序圖。這裏，如果監控器電壓佈線2207的監控器電壓低於第一至第四參考電位中的每一個電位，則第一至第四數位緩衝器的每一個的輸出都為“0”。
利用上述的電源控制電路的配置，可以根據控制訊號114(第一至第四數位緩衝器的輸出)檢測藉由運算電路102供給的電流消耗的狀態。具體來說，可以檢測到電流消耗按照控制訊號114為“0”、“0”、“0”、“0”、“0”、“0”、“0”、“1”、“0”、“0”、“1”、“1”、“0”、“1”、“1”、“1”；以及“1”、“1”、“1”、“1”的情況的順序為低。因此，利用控制訊號114可以改變時脈產生電路103中非重疊時鐘的頻率。另外可以改變占空比。具體來說，當所檢測的電流消耗較大時，非重疊時鐘的頻率可以降低。
注意，根據在電源控制電路104中檢測到的電源電壓的狀態，考慮在半導體裝置上提供的運算電路的電路規模、功耗、運算性能等，研製者可以確定時脈產生電路103的非重疊時鐘的頻率，或者占空比的特定值。
利用上述配置，即使在半導體裝置的電源電壓改變而且在傳播時脈訊號時出現延遲的情況下，運算電路也能穩定地工作。因此，可以提供具有高性能運算電路的高度可靠半導體裝置。這種配置尤其是在由薄膜電晶體構成半導體裝置的情況下很有效。此外，在藉由感應電動勢從通訊訊號中提供電源電壓以及藉由ASK系統發送/接收通訊資料的無線晶片中，即使在通訊訊號不穩定或者電源電壓不穩定時，同步電路也能穩定地工作。因此，藉由適當的結構可以提供配備有大規模運算電路的高性能和高度可靠無線晶片。
實施例4
在此實施例中，作為在上述實施例模式中說明的配置中的電源控制電路的一個實例，參考圖24和圖25說明不同於實施例3的藉由監控電流消耗的變化控制時脈訊號的方法。圖24顯示電源控制電路的電路圖。圖25是示出本實施例中的電源控制電路的性能的流程圖。
首先，參考圖24說明本實施例的電源控制電路的電路圖。在圖24中，第一運算放大器2402的輸入端與電阻2403、2404、2405和2406相連，而輸出端與電阻2405和調節器2408相連。調節器2408的輸出端與電阻2410相連。第二運算放大器2414的輸入端與電阻2410、2411、2412和2413相連，而輸出端與ADC 2415相連。
在圖24中，從圖1中的電源電路108供給的電源電壓藉由佈線2416經由監控電阻2401供給圖1中的運算電路102。在監控電阻2401的每一端之間生成與運算電路102中的電流消耗成比例的電壓。假設，該電壓是包括第一運算放大器2402和第一至第四電阻2403－2406的放大器電路的輸入電壓，監控器電壓被輸出到監控器電壓佈線2407。
將電源電壓藉由佈線2416供給調節器2408，以及將參考電位輸出到參考電位佈線2409。電源電壓和參考電位經圖24所示的電阻2410－2413輸入到第二運算放大器2414。注意，電阻2410－2413構成了用於操作作為差分放大器電路的第二運算放大器2414所需的電阻。第二運算放大器2414的輸出藉由ADC 2415生成數位訊號並被輸出到佈線2417。它成為從圖1中的電源控制電路104輸入到時脈產生電路103的控制訊號114。
下面參考圖25說明本實施例的電源控制電路的性能。這裏，將說明以4個級別檢測電源電壓的情況下圖24中的電源控制電路。在圖25中，供給監控電阻2401的電流(即圖24中的運算電路102的電流消耗)的時序圖應為2501。監控器電壓的時序圖應為2502。由圖24中的調節器2408生成的參考電位的時序圖應為2503。此時，2504是控制訊號114的時序圖。按照監控器電壓增大的順序，即按照電流消耗增大的順序，控制訊號114為“00”、“01”、“10”和“11”。
利用上述的電源控制電路的配置，可以檢測運算電路102中電流消耗的狀態。具體來說，可以檢測到電流消耗按照控制訊號114為“11”、“10”、“01”、“00”的情況的順序變高。因此，利用控制訊號114可以改變時脈產生電路103中非重疊時鐘的頻率。另外可以改變占空比。具體來說，當所檢測的電流消耗較高時，非重疊時鐘的頻率或占空比較佳的可以降低。
注意，根據在電源控制電路104中檢測到的電源電壓的狀態，考慮到在半導體裝置上提供的運算電路的電路規模、功耗、運算性能等，研製者可以確定時脈產生電路103的非重疊時鐘的頻率，或者占空比的特定值。
利用上述配置，即使在半導體裝置的電源電壓改變而且在傳播時脈訊號時出現延遲的情況下，運算電路也能穩定地工作。因此，可以提供具有高性能運算電路的高度可靠半導體裝置。這種配置尤其是在由薄膜電晶體構成半導體裝置的情況下很有效。此外，在藉由感應電動勢從通訊訊號中提供電源電壓以及藉由ASK系統發送/接收通訊資料的無線晶片中，即使在通訊訊號不穩定或者電源電壓不穩定時，同步電路也能穩定地工作。因此，藉由適當的結構可以提供配備有大規模運算電路的高性能和高度可靠無線晶片。
實施例5
在此實施例中，參考圖11A和11B說明使用薄膜電晶體(TFT)構成的本發明的半導體裝置的情況。
圖11A是在絕緣基板1110之上形成的TFT部分1101和記憶體部分1102的截面圖。TFT部分1101較佳的用於例如運算電路。記憶體部分1102較佳的用於例如非揮發性記憶體的記憶元件。玻璃基板、石英基板、由矽製成的基板、金屬基板、塑膠基板等可用於絕緣基板1110。
在使用玻璃基板的情況下，與其上形成有TFT等的表面相對的玻璃基板的一個表面可以磨得很薄以供使用。這種玻璃基板厚度減小，這對裝置的重量和厚度減小有貢獻。
在絕緣基板1110之上提供底膜1111。在TFT部分1110中的底膜1111之上提供薄膜電晶體1120和1121，而在記憶體部分1102的底膜1111之上提供薄膜電晶體1122。每個薄膜電晶體具有單獨形成島狀的半導體膜1112，在閘極絕緣膜之上提供的閘極電極1114，以及在閘極電極的表面上提供的稱作側壁1113的絕緣體。半導體膜1112被構成為厚度小於等於0.2μm，通常厚度為40 nm－170 nm，較佳的厚度為50 nm－150 nm。此外，包含有覆蓋側壁1113和半導體膜1112的絕緣膜1116，以及與在半導體膜1112中形成的雜質區相連的電極1115。與雜質區相連的電極1115可以藉由在閘極絕緣膜和絕緣膜1016中形成接觸孔，在接觸孔中形成導電膜以及對導電膜構圖而形成。
在用於形成本發明的半導體裝置的薄膜電晶體中，由閘極絕緣膜等作為代表的絕緣膜可以藉由高密度電漿處理形成。高密度電漿處理是電漿密度大於等於1×101 1 cm－ 3 ，較佳的在1×101 1 cm－ 3 至9×101 5 cm－ 3 的範圍內，以及使用諸如微波(例如頻率在2.45 GHz)的高頻波的電漿處理。如果在這種條件下生成電漿，則低電子溫度將為0.2 eV－2 eV。對於上述具有低電子溫度特性的高密度電漿，被啟動的物種的動能很低，因此可以形成其中電漿損害小而且缺陷小的膜。要形成的物體，即在形成閘極絕緣膜的情況下在其上形成有構圖的半導體膜的基板，被佈置在用於執行這種電漿處理的腔中。然後將用於生成電漿的電極(稱為天線)和要形成的物體之間的距離設置為20 mm－80 mm，較佳的為20 mm－60 mm，用於完成薄膜形成。這種高密度電漿處理啟用了低溫處理(基板溫度小於等於400℃)。因此，在基板之上可以形成具有低熱阻基板的塑膠膜。
這種絕緣膜可以在氮氣氣氛或氧氣氣氛中形成。氮氣氣氛通常是混合有氮和稀有氣體的氣氛或者混合有氮、氫和稀有氣體的氣氛。作為稀有氣體，可以使用氦，氛，氬，氪或氙中的至少一種。另外，在氧氣氣氛中，通常為混合有氧和稀有氣體的氣氛，或者混合有氧、氫和稀有氣體的氣氛。其中混合有一氧化二氮和稀有氣體的氣氛可用於實現類似效果。作為稀有氣體，可以使用氦，氖，氬，氪或氙中的至少一種。
以此方式形成的絕緣膜很密，不會損害其他塗層。另外，藉由高密度電漿處理形成的絕緣膜可以改善接觸絕緣膜的半導體膜的介面態的狀態。例如，如果閘極絕緣膜是利用高密度電漿處理形成的，則可以改善絕緣膜和半導體膜之間的介面的狀態。由此可以改善薄膜電晶體的電特性。
上面已經說明了使用高密度電漿處理用於形成絕緣膜的情況；高密度電漿處理也可應用於半導體膜。藉由高密度電漿處理可以改造半導體膜的表面。結果，介面態得以改善，而且相應地改善了薄膜電晶體的電特性。
另外，較佳的提供絕緣膜1117和1118以改善平面性。此時，絕緣膜1117較佳的由有機材料構成，而絕緣膜1118較佳的由無機材料構成。在提供絕緣膜1117和1118的情況下，可以在絕緣膜1117和1118之上形成電極1115以便藉由接觸孔與雜質區相連。
此外，提供絕緣膜1125，並形成底部電極1127以便與電極1115相連。形成覆蓋底部電極1127的端部、並具備開口部分以暴露底部電極1127的絕緣膜1128。在該開口部分中形成有記憶體材料層1129和上部電極1130。藉由這種方式，形成了具有底部電極1127、記憶體材料層1129和上部電極1130的記憶元件1123。記憶體材料層1129可以由有機材料或無機材料形成。底部電極1127和上部電極1130可以由導電材料構成。例如，其可以由鋁(Al)、鈦(Ti)、鉬(Mo)、鎢(W)或矽(Si)元素製成的膜構成，或者由利用上述元素的合金膜構成。另外，也可使用透光材料，如氧化銦錫(ITO)、含二氧化矽的氧化銦錫、或含2－20%的氧化鋅的氧化銦。
為了進一步改善平整度和防止雜質元素穿透，較佳的形成絕緣膜1113。
對於該實施例中所述的絕緣膜，可以使用無機材料或有機材料。作為無機材料，可以使用氧化矽或氮化矽。作為有機材料，可以使用聚醯亞胺、丙烯酸、聚醯胺、聚醯亞胺醯胺、抗蝕劑、苯並環丁烯、矽氧烷或聚矽氮烷。矽氧烷包括具有矽(Si)和氧(O)鍵的骨架，其中至少含有氫的有機基團(例如，烴基或芳烴)被用作取代基。作為選擇，氟基可用作取代基。此外，作為選擇，氟基和至少含有氫的有機基團可用作取代基。聚矽氮烷由具有矽(Si)和氮(N)鍵的聚合物材料作為啟始材料而形成。
圖11B不同於圖11A，是其中在電極1115的接觸孔1151中形成有記憶體材料層的記憶體的截面圖。與圖11A類似的是，電極1115被用作底部電極，而且在電極1115之上形成記憶體材料層1129和上部電極1130，從而形成記憶元件1123。接著形成絕緣膜1131。由於其他結構與圖11A中的相同，因此省略對它的說明。
藉由如上所述在接觸孔1151中形成記憶元件，可以實現記憶元件的小型化。另外，用於記憶體的電極變得不必要了，因此可以減少製造步驟的數量，並且可以以低成本提供安裝有記憶體的半導體裝置。
如上所述，藉由利用薄膜電晶體構成半導體裝置，在每個薄膜電晶體中，在具有絕緣表面的諸如玻璃基板、石英基板或塑膠基板的基板之上形成的半導體薄膜被用作主動層，可以以低成本、減小的重量提供高性能、低功耗的半導體裝置。
本實施例可以自由地與上述實施例模式和上述各實施例組合。
實施例6
在此實施例中，說明不同於上述實施例的製造半導體裝置的方法。
如上述實施例模式類似的是，製備了絕緣基板並形成了釋放層。釋放層可以在絕緣基板的整個表面上形成或選擇性地形成。釋放層由選自W、Ti、Ta、Mo、Nb、Nd、Ni、Co、Zr、Zn、Ru、Rh、Pd、Os、Ir或Si的元素，或者主要包含這種元素的複合材料或者合金元素構成。釋放層可以利用上述元素等的單層結構或者上述元素等的多層結構，這種釋放層可以藉由CVD、濺射、電子束等形成。在此實施例中，W是藉由CVD形成的。此時，較佳的使用O2 、N2 或N2 O執行電漿處理。因此很容易執行作為後續步驟的分離。
接著如同上述實施例模式中一樣在釋放層之上形成底膜和半導體膜。當對半導體膜進行熱處理時可能也將釋放層加熱。當利用熱處理藉由CVD形成了非晶半導體膜時，半導體膜包含很多氫。相應地，存在用於去除氫的熱處理和用於使非晶半導體膜結晶的熱處理。藉由用於去除氫的熱處理可以防止膜剝離。
之後，如同在上述實施例模式中一樣，藉由利用半導體膜形成薄膜電晶體。接著將多個薄膜電晶體電連接，從而形成半導體裝置中所包含的電路。該電路可以是諸如電源電路的無線通訊電路；系統重置電路、解調電路、調制電路或諸如CPU、ROM、RAM或控制器的邏輯電路。
之後，將絕緣基板物理和化學分離，並將薄膜電晶體等轉移到諸如塑膠基板的撓性基板上。於是，藉由改變釋放層的狀態能夠分離絕緣基板。例如，提供一個開口以便暴露釋放層的一部分，而且用雷射照射所暴露的釋放層。用雷射照射釋放層可以引起分離。之後，可以將絕緣基板和薄膜電晶體等相互物理分離。作為選擇，薄膜電晶體等由於膜應力可以自然地剝去絕緣基板等，而不用施加任何附加的力。
此外，可以形成其中薄膜電晶體等被轉移到撓性基板的半導體裝置。這種半導體裝置具有重量更輕、厚度更薄、撓性更高的增值價值。
本實施例可以在實施例模式和/或上述各實施例的任一組合中實現。
實施例7
在此實施例中，參考圖12、13和14說明構成本發明的半導體裝置中的一部分電路的薄膜電晶體的佈局。
對應於在實施例3中所述的半導體膜1112的半導體層是在具有絕緣表面的基板的整個表面之上或一部分表面(面積大於被確定為電晶體的半導體區域的面積的區域)之上形成的，有一個底膜或類似膜介於其間。接著，藉由光微影在半導體層上形成掩模圖案。藉由利用掩模圖案蝕刻半導體層，島狀半導體圖案1201具有特定形狀，包括圖12所示的薄膜電晶體的源區、汲區和通道區。
考慮到所需的電路特性或佈局的恰當，基於薄膜電晶體的特性決定半導體層圖案的形狀。
在用於構成本發明的無線晶片中的電路的薄膜電晶體中，用於形成半導體層的光掩模具有圖案。這種光掩模的圖案具有角落，藉由在角落部分以小於等於10μm的一條邊來去除直角三角形使該角落變圓。這種掩模圖案的形狀可以被轉移為如圖12所示的半導體層的圖案形狀。該掩模圖案可以被轉移到半導體層使得半導體圖案1201的角落比光掩模圖案的角落更圓。換言之，半導體膜的圖案的角落可以具有比光掩模圖案更為圓滑的圖案形狀。注意，在圖12中，之後要形成的閘極電極1114、閘極佈線1301、電極1115等由虛線表示。
接下來，在被構圖為具有圓角落的半導體層1101之上形成閘極絕緣膜。接著，如實施例3中所述，同時形成與半導體層部分重疊的閘極電極1114以及閘極佈線1301。閘極電極和閘極佈線可以藉由形成金屬層或半導體層並進行光微影來形成。
用於形成閘極電極或閘極佈線的光掩模具有圖案。該光掩模的圖案有一角落，其中長度小於等於10μm或者在該佈線1/5寬度和在每一邊上該佈線的一半寬度之間的範圍內的直角三角形被去除。這種掩模圖案的形狀可以作為圖13所示閘極電極或閘極佈線的圖案被轉移。該掩模圖案可以轉移到閘極電極或閘極佈線使得閘極電極或閘極佈線的角落更圓。換言之，閘極電極或閘極佈線可以具有一種圖案，該圖案的角落比掩模圖案的角落具有更為圓滑的形狀。
在利用這種光掩模形成的閘極電極或閘極佈線的角落處，當從上看時，在閘極電極或閘極佈線的轉角處形成曲線。此外，還沿轉角形成圓形的內角。注意在圖13中，之後要形成的電極1115是由虛線表示的。
由於佈局限制，這種閘極電極或閘極佈線成直角彎曲。因此，對於閘極電極或閘極佈線的圓角部分，提供凸起(外側)和凹陷(內側)。在圓凸起處，可以抑制在電漿乾蝕刻時由於異常放電導致的細粒的生成。另外，在圓凹陷處，即使生成了細粒也可以在清洗時洗去容易在角落部分聚集的細粒。結果，有利於預期顯著的產量改進。
接下來，在閘極電極或閘極佈線之上，如實施例3中所述的那樣形成對應於絕緣膜1116、1117和1118的絕緣層等。很自然，絕緣膜在本發明中可以是單層。
接著在絕緣層之上，在絕緣膜的預定部分形成一開口，而且在該開口中形成對應於電極1115的佈線。提供該開口是為了將處於低層中的半導體層或閘極佈線層與佈線層相互電連接。對於佈線而言，掩模圖案是藉由光微影形成的，而且藉由蝕刻技術形成為預定圖案。
利用佈線可以將預定元件相互連接。這種佈線不是藉由直線連接預定元件，而是由於佈局限製成直角彎曲(下文中稱為“彎曲部分”)。另外，在開口部分或另一區域中，佈線可以在寬度上改變。例如，在開口部分中，當開口等於或大於佈線寬度時，佈線寬度在該部分變得更寬。此外，由於電路佈局，佈線也用作電容器部分的一個電極，因此佈線寬度可以較大。
在此情況下，在掩模圖案的彎曲部分中，藉由去除小於等於l0μm，或者一邊在佈線的1/5寬度和在佈線的1/2寬度之間的範圍內的直角三角形可以使佈線的角落變圓。佈線圖案具有如圖14所示的類似的圓角部分。佈線的角落部分可以藉由各邊在佈線的1/5寬度和佈線的一半寬度的範圍內的切口變圓。也就是說，從上看時，佈線層在角落部分的圓周變得彎曲。此外，還使內角沿外角變圓。這種具有圓角的佈線具有以下優點：可以抑制由於在用電漿乾蝕刻時，在彎曲部分的凸起中的異常放電導致的細粒生成。其中，在凹陷中，即使生成了細粒，也能夠在清洗時洗去容易在角落部分聚集的細粒。結果，有利於預期顯著的產量改進。具有圓角的佈線也允許電導。
在具有圖14所述的佈局的電路中，藉由不彎曲彎曲部分的或者在佈線寬度被改變的位置處的角落部分以提供圓度，可能抑制在進行電漿乾蝕刻時由於異常放電導致的細粒的生成。另外，在清洗時也很容易洗去容易在角落處聚集的細粒。這導致生產力的提高。即，可以解決在製造過程中產生的灰塵或細粒的問題。此外，期望具有圓角的佈線允許電導。尤其是在其中提供有許多平行佈線的驅動器電路區域等的佈線的情況下，能洗去灰塵非常有利。
在此實施例中說明的是角落部分或彎曲部分在半導體層、閘極佈線和佈線的三種佈局中都為圓形的模式；然而本發明並不局限於此。即，角落部分或彎曲部分可以在上述任何一層中變圓，使得可以解決在製造過程中的灰塵、細粒等問題。
如果利用上述的佈局構成半導體裝置，則可以以低成本、減輕的重量提供功耗較小的高性能和低功耗半導體裝置。
注意，本實施例可以以與實施例模式和上述各實施例的任一組合實現。
實施例8
在本實施例中，參考圖15A－17B說明作為本發明的半導體裝置的一個元件的靜態RAM(SRAM)的形成實例。
圖15A所示的半導體層1510和1511較佳的由矽或者含有矽作為其成分的晶體半導體形成。例如，可以使用藉由雷射退火等使矽膜結晶獲得的多晶矽、單晶矽等。除此之外，還可以使用金屬氧化物半導體、非晶矽或者展現半導體特性的有機半導體。
在任何情況下，首先要形成的半導體層是在具有絕緣表面的基板的整個表面或其一部分表面(面積大於被確定為電晶體的半導體區域的面積的區域)之上形成的。接著，藉由光微影技術在半導體層之上形成掩模圖案。藉由利用掩模圖案蝕刻半導體層，形成有均具有特定形狀的島狀半導體層1510和1511，這種特定形狀包含TFT的源汲區以及通道區。半導體層1510和1511是考慮佈局的恰當性而確定的。
用於形成圖15A中所示的半導體層1510和1511的光掩模具有圖15B所示的掩模圖案1520。這種掩模圖案1520因在光微影技術中使用的抗蝕劑是正型還是負型而不同。在使用正型抗蝕劑的情況下，圖15B所示的掩模圖案1520被形成為光遮罩部分。掩模圖案1520具有頂部A被切割的形狀。另外，彎曲部分B被彎曲多次以使在其角落部分不彎曲成直角。在此光掩模圖案中，例如，該圖案的角落部分(直角三角形)在一邊被去除小於等於10μm的長度。
圖15B所示的掩模圖案1520的形狀被反映在圖15A所示的半導體層1510和1511中。在此情況下，與掩模圖案1520類似的形狀可以被轉移，或者可以轉移以使得掩模圖案1520的角落部分更圓，即，該圖案形狀比光掩模圖案1520彎曲更小的圓度。
在半導體層1510和1511之上，形成含有至少部分氧化矽或氮化矽的絕緣層。形成這種絕緣層的一個目的是形成閘極絕緣層。接著如圖16A所示形成閘極佈線1612、1613和1614，以便與半導體層部分重疊。閘極佈線1612的形成對應於半導體層1510。閘極佈線1613的形成對應於半導體層1510和1511。另外，閘極佈線1614的形成對應於半導體層1510和1511。對於閘極佈線而言，形成有金屬層或高導電半導體層而且藉由光微影在絕緣層之上形成其形狀。
用於形成閘極佈線的光掩模具有圖16B所示的掩模圖案1621。在光掩模圖案1621中，可以去除角落部分(直角三角形)，其長度小於等於10μm或者在佈線的線寬1/2和1/5之間的範圍內。圖16B所示的掩模圖案1621的形狀反映在圖16A所示的閘極佈線1612、1613和1614中。在此情況下，類似於掩模圖案1621的形狀可以被轉移，或者可以轉移以使使得掩模圖案1621的角落部分更圓，即，其圖案比光掩模圖案1621更為圓滑。換言之，利用一邊在每個佈線的1/5和1/2寬度之間範圍內的切口使閘極佈線1612、1613和1614的角落部分變圓。在凸起處，可以抑制進行電漿乾蝕刻時由於異常放電導致的細粒的生成。同時，在凹陷處，即使生成了細粒，也可以在清洗中洗去容易在角落部分收集的細粒。結果，存在預期顯著的產量改進的優點。
層間絕緣層是在閘極佈線1612、1613和1614之後形成的層。層間絕緣層由諸如氧化矽的無機絕緣材料或使用聚醯亞胺、丙烯酸類樹脂等的有機絕緣材料形成。由氮化矽、氮氧化矽等製成的絕緣層可以介於該層間絕緣層和閘極佈線1612、1613和1614之間。此外，也可以在層間絕緣層之上提供由氮化矽、矽的氮化物氧化物等製成的絕緣層。該絕緣層能防止被對於TFT不好的雜質(如外生金屬離子或濕氣)污染半導體層或閘極絕緣層。
在層間絕緣層中的預定部分處形成開口。例如，其對應於位於低層的閘極佈線或半導體層而提供。對於由金屬或金屬化合物製成的一層或多層形成的佈線層，掩模圖案是藉由光微影形成的，而且藉由蝕刻技術形成為預定圖案。接著，如圖17A所示，形成佈線1715－1720以便與半導體層部分重疊。利用該佈線，預定元件可以相互連接。該佈線並不藉由直線連接預定元件，而是由於佈局限制具有彎曲部分。另外，在接觸部分或另一區域，該佈線在寬度上變化。在接觸部分中，當接觸孔的直徑等於或大於佈線寬度時，佈線寬度在該部分變得更寬。
用於形成佈線1715－1720的光掩模具有圖17B所示的掩模圖案1722。在此情況下，該佈線也具有一圖案，在該圖案中藉由去除其中一邊小於等於10μm或者在該佈線的線寬1/2到1/5之間的範圍內的角落部分(直角三角形)，使該角落部分變圓。對於這種佈線，在凸起處，可能抑制在進行用電漿乾蝕刻時由於異常放電導致的細粒的生成，而且在凹陷處，即使生成了細粒，也能在清洗時洗去容易在角落部分收集的細粒。結果，具有預期顯著的產量改進的優點。另外，在有多個平行佈線的情況下極適合於洗去灰塵。
在圖17A中，形成了n通道薄膜電晶體1721－1724和p通道薄膜電晶體1725和1726。反相器是分別藉由n通道薄膜電晶體1723和p通道薄膜電晶體1725，以及n通道薄膜電晶體1724和p通道薄膜電晶體1726構成的。包含6個電晶體的電路構成了SRAM。由氮化矽、氧化矽等製成的絕緣層可以在這些電晶體上的層中形成。
利用上述結構，可以以低成本提供更輕、高性能和低功耗的半導體裝置。
注意，本實施例可以以與實施例模式和上述各實施例的任一組合實現。
實施例9
在此實施例中，參考圖18－19E說明用於構成本發明的半導體裝置的電晶體。
用於構成本發明的半導體裝置的電晶體可以利用在單晶基板之上形成的薄膜電晶體(TFT)以及MOS電晶體構成。圖18是形成電路的這種電晶體的截面結構圖。圖18顯示n通道薄膜電晶體1821、n通道薄膜電晶體1822、電容器1824、電阻1825以及p通道薄膜電晶體1823。每個薄膜電晶體包括半導體層1805、絕緣層1808和閘極電極1809。閘極電極1809是藉由層疊第一導電層1803和第二導電層1802形成的。圖19A－19D是對應於薄膜電晶體1821、薄膜電晶體1822、電容器1824、電阻1825和p通道薄膜電晶體1823的頂視圖，它們可供參考。
在圖18中，在n通道薄膜電晶體1821中，在通道長度方向(載子流動方向)上，在半導體層1805中形成摻雜有濃度低於雜質區1806的雜質濃度的雜質的雜質區1807，也稱之為輕摻雜汲區(LDD)，雜質區1806構成與佈線1804接觸的源區或汲區。向雜質區1806和雜質區1807中添加磷等作為在形成n通道薄膜電晶體1821的情況下給予n型導電率的雜質。LDD被形成作為抑制熱電子變劣和短通道效應的裝置。
如圖19A所示，在n通道薄膜電晶體1821的閘極電極1809中，第一導電層1803是在第二導電層1802的兩側之上延伸形成的。在此情況下，第一導電層1803的厚度被形成得比第二導電層的小。第一導電層1803形成有使得在10 kV－100 kV的電場中加速的離子物質可以通過的厚度。雜質區1807被形成使得與閘極電極1809的第一導電層1803重疊。即，形成了將被閘極電極1809重疊的LDD區。在這種結構中，利用第二導電層1802作為掩模將一種導電類型的雜質藉由第一導電層1803添加到雜質區1807中，從而以自對準方式形成雜質區1807。相應地，以自對準方式形成與閘極電極重疊的LDD。
在兩側具有LDD的薄膜電晶體被應用到實施例模式中電源電路108的整流TFT，或者用於形成在邏輯電路中使用的傳輸閘電路(也稱為“類比開關”)的薄膜電晶體。由於正電壓和負電壓都被施加到這種TFT的源電極或汲電極，較佳的在閘極電極的兩側提供LDD。
另外，在利用第二導電層1802形成閘極佈線的情況下，可以對第一導電層1803構圖以使使這兩層的兩端對準。結果，可以形成微小的閘極佈線。另外，不必以自對準方式構成與閘極電極重疊的LDD。
在圖18中，在n通道薄膜電晶體1822中，在半導體層1805的閘極電極的一側上形成摻雜有濃度低於雜質區1806的雜質濃度的雜質的雜質區1807。如圖14B所示，在n通道薄膜電晶體1822的閘極電極1809中，在第二導電層1802的一側上延伸形成第一導電層1803。在此情況下，還利用第二導電層1802作為掩模藉由第一導電層1803添加一種導電類型的雜質，從而以自對準方式形成LDD。
在一側具有LDD的薄膜電晶體可以應用於其中在源電極和汲電極之間只施加正電壓和負電壓之一的薄膜電晶體。具體來說，其可應用於形成諸如反相器電路、NAND電路、NOR電路或鎖存器電路的邏輯閘電路的電晶體，或者用於形成諸如讀出放大器、恒壓生成電路或VCO等的類比電路的薄膜電晶體。
在圖18中，形成有電容器1824，其中閘極絕緣層1808介於第一導電層1803和半導體層1805之間。在用於形成電容器1824的半導體層1805中，提供雜質區1810和雜質區1811。雜質區1811被形成在與半導體層1805中的第一導電層1803重疊的位置。另外，雜質區1810與佈線1804接觸。雜質區1811可以藉由經第一導電層1803添加一種導電類型的雜質形成；因此，可以使雜質濃度相同或不同。在任何情況下，較佳的藉由添加一種導電類型的雜質使用作電容器1824之電極的半導體層1805其電阻減小。另外，藉由利用第二導電層1802作為圖19C所示的輔助電極可以使第一導電層1803充分地用作電極。利用其中組合了第一導電層1803和第二導電層1802的這種複合電極結構，可以以自對準方式形成電容器1824。
在實施例模式中，電容器被用作電源電路108中提供的儲存電容器或者用作諧振電路107中提供的諧振電容器。特別是，需要在電容器的兩端子之間施加正電壓和負電壓的諧振電容器用作電容器，而無論這兩端子之間的電壓是正還是負。
在圖19D中，由第一導電層1803形成電阻1825。由於第一導電層1803的形成厚度為大約30 nm－150 nm，可以藉由適當地設置寬度和長度構成該電阻。
在實施例模式中，該電阻被用作在調制/解調電路105中提供的電阻負載。另外，在利用VCO等控制電流的情況下，其可用作負載。該電阻可利用含有高濃度雜質元素的半導體層或薄金屬層形成。與電阻值依賴於膜厚度、膜品質、雜質濃度、啟動率等的半導體層相比，電阻值由膜厚度和膜品質的幾個參數確定的金屬層更為適合，因為其變化小。
在圖19E中，p通道薄膜電晶體1823在半導體層1805中具有雜質區1812。該雜質區1812構成了與佈線1804接觸的源或汲區。在閘極電極1809的結構中，第一導電層1803與第二導電層1802重疊。p通道薄膜電晶體1823具有其中不提供LDD的單汲極結構。當形成了p通道薄膜電晶體1823時，添加硼等作為對雜質區1812提供p型導電率的雜質。另一方面，如果向雜質區1812添加磷，則也可以形成單汲極結構的n通道電晶體。
半導體層1805和用作閘極絕緣層的絕緣層1808之一或二者可以藉由其中用微波激勵電漿的高密度電漿處理來氧化或氮化，電子溫度為2eV或更低，離子能量為5eV或更低，而電子密度約為1111 -1113 /cm3 。此時，該處理可以藉由將基板溫度設置在300°至450°，並且在氧化氣氛(例如，O2 或N2 O)或氮化氣氛(例如，N2 或NH3 )中執行，從而可以降低半導體層1805和用作閘極絕緣層的絕緣層1808之間的介面的缺陷等級。藉由對用作閘極絕緣層的絕緣層1808進行這種處理，可以實現這種絕緣層的緻密化。即，抑制了電荷缺陷的生成，而且可以抑制電晶體臨界值電壓的變化。另外，在3V或更低電壓下操作電晶體的情況下，藉由電漿處理氧化或氮化的這種絕緣層可以應用為用作閘極絕緣層的絕緣層1808。另外，在電晶體的驅動電壓為3V或更高的情況下，可以藉由組合經電漿處理在半導體層1805的表面之上形成的絕緣層和藉由CVD方法(電漿CVD或熱CVD法)層疊的絕緣層來形成用作閘極絕緣層的絕緣層1808。另外，這種絕緣層也可用作電容器1824的電介質層。在此情況下，由於藉由電漿處理形成的絕緣層是厚度形成為1nm-10nm的緻密膜，可以形成具有大電荷容量的電容器。
如同參考圖18和19A－19E所述的那樣，藉由組合具有不同厚度的導電層，可以形成具有各種結構的元件。可以利用具備衍射光柵圖案或者具有減小光強功能的輔助圖案的光掩模或中間掩模形成只形成有第一導電層的區域和層疊第一導電層和第二導電層的區域，該光掩模或中間掩模由半透明膜形成。即，在光微影技術中，藉由光掩模透射的光的量是在暴露光致抗蝕劑中被控制，使得要顯影的抗蝕劑掩模的厚度可變。在此情況下，可以在光掩模或中間掩模中提供小於或等於解析度極限的縫隙以形成上述的具有複雜形狀的抗蝕劑。另外，藉由在顯影之後以大約200℃烘烤，可以改變由光致抗蝕劑材料製成的掩模圖案的形狀。
另外，藉由利用具備衍射光柵圖案或者具有減小光強功能的輔助圖案的光掩模或中間掩模，該光掩模或中間掩模由半透明膜形成，可以相繼形成只形成有第一導電層的區域和層疊有第一導電層和第二導電層的區域。如圖19A所示，可以選擇性地在半導體層上形成只形成有第一導電層的區域。這一區域在半導體層上是有效的，但是在其他區域(與閘極電極相繼的佈線區域)中並不需要。藉由利用這種光掩模或中間掩模，在佈線區域中不需要形成只形成有第一導電層的區域；因此，可以顯著地提高佈線密度。
在圖18和圖19A－19E的情況下，第一導電層由諸如鎢(W)、鉻(Cr)、鉭(Ta)、氮化鉭(TaN)或鉬(Mo)的高熔點金屬，或者含有高熔點金屬作為其主要成分的化合物，或者合金形成，厚度在30 nm－50 nm。另外，第二導電層由諸如鎢(W)、鉻(Cr)、鉭(Ta)、氮化鉭(TaN)或鉬(Mo)的高熔點金屬、或者含有高熔點金屬作為其主要成分的化合物、或者合金形成，厚度在300 nm－600 nm。例如，不同的導電材料分別用於第一導電層和第二導電層，使得在下一蝕刻技術中在蝕刻率方面出現差別。作為例子，TaN膜可用於第一導電層，而鎢膜可以用於第二導電層。
根據本實施例的說明，藉由利用具備衍射光柵圖案或者具有減小光強功能的輔助圖案的光掩模或中間掩模，可以利用相同的構圖技術分別形成具有不同電極結構、電容器和電阻的電晶體，該光掩模或中間掩模由半透明膜形成。因此，根據電路特性，不用增加步驟數量就可以形成具有不同模式的元件，而且可以整合這些元件。
如果由上述電晶體形成了半導體裝置，可以以低成本提供更輕、高性能和低功耗的無線晶片。
注意，本實施例可以以與實施例模式和上述各實施例的任一組合實現。
實施例10
在本實施例中，參考圖20和21說明利用無線晶片作為本發明的半導體裝置的系統實例。本實施例將說明利用本發明的半導體裝置的具有高安全性的個人電腦的用戶認證系統。
圖20是本實施例的用戶認證系統的示意圖，其包括個人電腦2001和無線晶片2002。輸入設備2003和讀取器/寫入器2004與個人電腦2001相連。
個人電腦2001和無線晶片2002都具有用於編碼的公用密鑰2005。具體來說，公用密鑰2005的資料儲存在個人電腦2001和無線晶片2002的相應記憶體中。公用密鑰2005例如是，64－128位元的資料，其用於編碼密文(編碼之前的資料)和解碼編碼後的文件。對於公用密鑰而言，對於正式註冊的每個用戶形成不同的公用密鑰，而且所有這些公用密鑰都儲存在個人電腦2001中。換言之，個人電腦2001具有對應於正式註冊用戶數量的公用密鑰數量。另一方面，無線晶片2002被正式註冊的用戶所擁有，其僅具有該用戶所特定的公用密鑰。公用密鑰必須被保存不讓別人知道。
雖然在本實施例中說明了使用公用密鑰編碼方法(見ISO/IEC 9798－2 information technology－security techniques－entity authentication－Part 2：mechanisms using symmetric encipherment algorithms)作為編碼方法的情況，本發明很容易應用於諸如公衆密鑰編碼方法(見ISO/IEC 9798－3 information technology－security techniques－entity authentication－Part 3：Mechanisms using digital signature techniques)的另一編碼方法的情況。
個人電腦2001具有用於藉由利用公用密鑰2005編碼密文的裝置。具體來說，提供執行編碼演算法的軟體。另外，無線晶片2002具有用於藉由利用公用密鑰2005解碼經編碼後的文件的裝置。具體來說，解碼演算法是在實施例模式1或實施例模式2中說明的運算電路中執行的。
下文中參考圖21的流程圖說明本實施例的用戶認證系統的使用。
首先，未來用戶藉由輸入設備2003輸入個人電腦2001的用戶名和密碼(USER NAME INPUT)2101。該密碼被正式註冊的用戶提前註冊。個人電腦2001根據輸入的用戶名利用對應的公用密鑰編碼密文(ENCODED DATA CREATION 2102)。這裏，密文可以是具有特定含義的資料或沒有含義的資料。接著，將編碼資料從讀取器/寫入器2004傳送(ENCODED DATA TRANSMISSION 2103)。無線晶片2002接收該編碼資料，用公用密鑰2005解碼(DECODING PROCESS 2104)，並將解碼後的資料傳送到讀取器/寫入器(DECODED DATA TRANSMISSION 2105)。個人電腦2001將解碼後的資料與第一密文進行比較(AUTHENTICATION 3106)，並且僅在它們相互匹配的情況下，驗證該未來用戶為正式註冊的用戶並且允許使用(NORMAL USE 2107)。
在上述的這種實施例的用戶認證系統中，電腦不可能只由本發明的無線晶片和擁有其密碼的個人使用。因此，其安全性比只用密碼的認證要高得多。另外，如果半導體裝置由用戶一道攜帶，則用戶只藉由密碼就可以以如同習知認證的相同方式使用個人電腦，這需要幾個附加的義務。
注意，在本實施例中已經說明了個人電腦的用戶驗證；然而本實施例很容易應用於能夠僅被正式註冊的用戶使用的另一系統。例如，本發明很容易應用於ATM(自動櫃員機)、CD(自動提款機)等等。
利用上述結構，可以以低成本建立利用本發明的半導體裝置的具有極高安全性的用戶認證系統。
本實施例可以以與實施例模式和上述各實施例的任一組合實現。
實施例11
在此實施例中，參考圖27和圖28說明具有加密功能的無線晶片作為本發明的半導體裝置的一個實例。圖26是無線晶片的方塊圖，而圖28是無線晶片的截面圖。
首先參考圖26說明無線晶片的方塊圖配置。在圖26中，無線晶片2601包括具有CPU 2602、ROM 2603、RAM 2604和控制器2605的運算電路2606，和包括天線2607、諧振電路2608、電源電路2609、重置電路2610、時脈產生電路2611、解調電路2612、調制電路2613和電源控制電路1614的類比部分1615。控制器2605包括CPU介面(CPUIF)2616、控制暫存器2617、代碼提取電路2618和編碼電路2619。注意，在圖26中，為簡化說明，通訊訊號分別表示為接收訊號2620和發送訊號2621；然而，它們實際上被結合以構成一個訊號，而且該訊號同時在無線晶片2601和讀取器/寫入器之間被發送和接收。在接收訊號2620被天線2607和諧振電路2608接收之後，被解調電路2612解調。此外，發送訊號2621被調制電路2613調制，然後被天線2607發送。
在圖26中，當無線晶片2601置於由通訊訊號產生的磁場內時，由天線2607和諧振電路2608產生感應電動勢。感應電動勢被保持在電源電路2609的電容器中，另外，藉由電容穩定電位，而且該感應電動勢作為電源電壓被供給無線晶片2601的每個電路。重置電路2610為整個無線晶片2601生成原始重置訊號。例如，重置電路生成在電源電壓升高之後延遲升高的訊號作為重置訊號。時脈產生電路2611改變時脈訊號的頻率和占空比。解調電路2612檢測ASK系統的接收訊號2620的振幅變化作為接收資料2622“0”/“1”。解調電路2612例如為低通濾波器。此外，解調電路2612藉由改變ASK系統的發送訊號2621的振幅發送所發送的資料。例如，在發送資料2623為“0”的情況下，諧振電路2608的諧振點改變，從而改變通訊訊號的振幅。電源控制電路2614監控從電源電路2609供給運算電路2606的電源電壓或者運算電路中的電流消耗，從而產生一控制訊號，用於改變時脈訊號的頻率和時脈產生電路2611中的占空比。
下面說明本實施例的無線晶片的操作。首先，無線晶片2601接收從讀取器/寫入器發送的接收訊號2620中的密文資料。在接收訊號2620被解調電路2612解調之後，接收訊號2620被代碼提取電路2618分離為控制命令、密文資料等，然後被儲存到控制暫存器2617中。這裏，控制命令是用於指定無線晶片2601的回應的資料。例如，指定了唯一ID號的發送、操作停止、解碼等等。這裏，假設接收到用於解碼的控制命令。
接下來，在運算電路2606中，CPU 2602根據ROM 2603中預先儲存的解碼程式利用ROM 2603中儲存的私鑰2624解碼密文。所解碼的密文(解碼文件)被儲存在控制暫存器2617中。此時，ROM 2604被用作資料儲存區。注意，CPU 2602經由CPU IF 2616訪問ROM 2603、RAM 2604和控制暫存器2617。CPU IF 2616具有根據CPU 2602所需的位址產生關於ROM 2603、RAM 2604和控制暫存器2617中任何一個的訪問訊號的功能。
最後，在編碼電路2619中，從編碼資料生成發送資料2623並且藉由調制電路2613調制它，而且發送訊號2621被發送到讀取器/寫入器。
注意，在本實施例中，已經說明了使用軟體的方法作為運算方法，該方法是其中從CPU和大規模記憶體構成運算電路的系統和藉由CPU執行的程式；然而，可以根據目的選擇運算方法而且可以基於該方法形成運算電路。例如，作為另一運算方法，存在使用硬體的方法和使用軟硬體的方法。在使用硬體的處理方法中，運算電路可以是專用電路。在使用軟硬體的方法中，運算電路可包括專用電路、CPU和記憶體；專用電路執行一部分運算處理，而CPU執行除運算處理以外的程式。
接下來參考圖27說明無線晶片的佈局配置。注意，在圖27中，與圖26中所示的元件對應的元件由相同的附圖標記表示，因此省略對它們的說明。
在圖27中，FPC墊2707是用於將FPC(撓性印刷電路)附著到無線晶片2601上的電極墊組，而天線突起2708是用於附著天線(未示出)的電極墊。注意，當附著天線時，可以向天線突起2708施加超壓。因此，希望用於形成諸如電晶體的電路的元件不位於天線突起2708之下。
FPC墊2707主要在用於故障分析時有效。在無線晶片中，電源電壓是藉由通訊訊號獲取的，使得例如，在天線或電源電路中產生缺陷時運算電路不完全工作。於是，故障分析相當難。然而，當從FPC墊經由FPC墊2707向無線晶片2601供給電源電壓以及輸入一個任意的電訊號而非通訊訊號時，可以操作運算電路。因此可以有效地執行故障分析。
另外，提供FPC墊2707更為有效，使得能夠執行利用探測器的測量。具體來說，在FPC墊2707中，當根據探測器探針的節距放置電極墊時，能夠啟用利用探測器的測量。利用探測器，在故障分析時可以排除用於附著FPC的多個步驟。此外，即使在基板之上形成多個無線晶片的狀態下也能執行測量；因此，也可以排除劃分成每個無線晶片的多個步驟。此外，在大規模生產中在附著天線的步驟之前可以立即執行無線晶片的品質檢查。因此，在生產流程中的較早階段可以篩去有缺陷的次品，從而可以降低生產成本。
圖28中顯示這種無線晶片的截面圖。首先，如圖18所示，完成了直到形成佈線1804的步驟。形成絕緣層1853以便覆蓋佈線1804。有機材料或無機材料可用於絕緣層1853。氧化矽或氮化矽可用作無機材料。聚醯亞胺、丙烯酸、聚醯胺、聚醯亞胺醯胺、抗蝕劑、苯並環丁烯、矽氧烷或聚矽氮烷可以用作有機材料。矽氧烷包括由矽(Si)和氧(O)鍵形成的骨架，其中含有至少氫的有機基團(例如，烴基或芳烴)被包含作為取代基。作為選擇，氟基可用作取代基。此外，作為選擇，氟基和含有至少氫的有機基團可用作取代基。聚矽氮烷由具有矽(Si)和氮(N)鍵的聚合物材料作為起始材料形成。
在連接區域1850，在絕緣層1853中形成一開口，使得與佈線1804同時形成的佈線1851被暴露。在該開口中，較佳的頂端為圓形而側面為錐形，因此可以防止在一個步驟中形成的圖案的破裂。
在該開口中，形成有連接佈線1852。連接佈線1852可以由鋁(Al)、鈦(Ti)、鉬(Mo)、鎢(W)或矽(Si)元素製成的膜形成，或者由利用上述元素的合金膜形成。另外，可以使用諸如氧化銦錫(ITO)、含有氧化矽的氧化銦錫，或含有2%~20%的氧化鋅的氧化銦的透光材料。於是，提供了連接佈線1852，以便不與諸如n通道薄膜電晶體1821、n通道薄膜電晶體1822、電容器元件1824、電阻1825以及p通道薄膜電晶體1823的區域重疊。因此，防止形成不必要的寄生電容。
形成絕緣層1854以便覆蓋絕緣層1853和連接佈線1852。絕緣層1854可以以類似於絕緣層1853的方式形成。
在絕緣層1854中形成一開口，以便暴露設在絕緣層1853之上的連接佈線1852。在該開口中，提供含有導電微粒1855的各向異性導體1856，而且一個含有導電層1857的FPC(撓性印刷電路)1858與之相連。
藉由這種方式，可以製造本發明的無線晶片。
實施例12
作為天線而言，可以遵循無線電定律使用具有對應於目標頻率的尺寸和形狀的天線。被發送和接收的訊號的頻率為12 5 kHz、13.56 MHz、915 MHz、2.45 GHz等等，每個頻率都是被ISO等標準化的。具體來說，可以使用偶極子天線、佈線天線、環形天線、Yagi天線等等。在此實施例中將說明與無線晶片相連的天線的形狀。
圖29A顯示外部天線1602所連接的無線晶片1601。在圖29A中，在中心部分提供無線晶片1601，而且天線與無線晶片1601的佈線端相連。天線1602成直角彎曲以確保天線的長度。
圖29B顯示在無線晶片1601的一個側端處在佈線端上提供外部天線1603的模式。天線1603成直角彎曲以確保天線的長度。
圖29C顯示在無線晶片1601的任一側端上提供的成直角彎曲的外部天線1604的模式。
圖29D顯示在無線晶片2601的任一端上提供線性外部天線1605的模式。
可以根據形狀或天線的偏振波或無線晶片的使用或結構來選擇天線的形狀。具體來說，如果將偶極子天線用作這種天線，則其可以是折疊式偶極子天線。如果使用環形天線作為這種天線，則其可以是圓形環形天線或方形環形天線。如果將佈線天線用作這種天線，則其可以是圓形佈線天線或方形佈線天線。
如果使用佈線天線，則天線較佳的使用諸如陶瓷的電介質材料。藉由增大用於佈線天線的基板的電介質材料的介電常數可以使天線最小化。另外，佈線天線具有高的機械強度，因此可反復使用。
佈線天線的電介質材料可以由陶瓷、有機樹脂、陶瓷和有機樹脂的混合等形成。陶瓷由氧化鋁、玻璃、鎂橄欖石等代表。此外，可以將多種陶瓷混合使用。為了獲得高的介電常數，電介質層較佳由鐵電材料形成。鐵電材料由鈦酸鋇(BaTiO3 )、鈦酸鉛(PbTiO3 )、鈦酸鍶(SrTiO3 )、鋯鈦酸鉛(PbZrO3 )、鈮酸鋰(LiNbO3 )、鋯鈦酸鉛(PZT)等代表。此外，可以將多種鐵電材料混合使用。
實施例模式和上述各實施例中所示的結構可以應用於無線晶片1601。
實施例13
在此實施例中，將說明在塑膠基板之上形成本發明的半導體裝置的模式。注意，本實施例模式的半導體裝置包括用於執行無線通訊的RF電路以及CPU中的運算電路。
表1中顯示本發明的半導體裝置的通訊規格。
13.56 MHz的無線電訊號被用於通訊，而且通訊標準和協定部分基於ISO/IEC 15693。在本發明的半導體裝置中，利用無線電訊號經天線提供電源電壓。本發明的半導體裝置具有外部天線；然而該天線可以用與電路整合的內部天線替代。資料傳輸率被設置在26.48kbit/s，而脈衝位置調制被用於從讀取器/寫入器到半導體裝置的資料編碼，以及曼徹斯特編碼被用於從半導體裝置到讀取器/寫入器的資料編碼。
表2中顯示本發明的半導體裝置的要點。
本發明的半導體裝置可以利用用於撓性基板、103mg的輕型半導體的薄膜電晶體形成。
圖30顯示本發明的半導體裝置的方塊圖配置。本發明的半導體裝置550包括無線通訊電路551和邏輯電路570。無線通訊電路551包括諧振電容器552、電源電路553、系統重置電路554、時鐘發生器555、解調電路556、調制電路557等。諧振電容器552可以與諧振電路構成外部天線。電源電路553包括整流器電路和儲存電容器，並且可提供電源電壓。系統重置電路554可以生成系統重置訊號，而時鐘發生器555可以生成系統時脈訊號。解調電路556包括LPF(低通濾波器)，而且可以從無線電訊號中提取資料。調制電路557可以藉由曼徹斯特編碼將資料疊加到無線電訊號上。這些電路可以由薄膜電晶體形成。
邏輯電路570包括控制器560、CPU 571、ROM 572、RAM 573等等；控制器560包括時鐘控制電路561、控制暫存器562、資料接收暫存器563、資料發送暫存器564、無線通訊介面567、CPU介面568，這些電路等可以由薄膜電晶體形成。解調電路556和調制電路557可以往返控制暫存器562、資料接收暫存器563或資料發送暫存器564經由無線通訊介面567發送/接收訊號。時鐘發生器555受時鐘控制電路561的控制；時鐘控制電路561基於控制暫存器562而工作。控制暫存器562、資料接收暫存器563和資料發送暫存器564可以往返CPU 571、ROM 572和RAM 573經CPU介面568發送/接收訊號。
在半導體裝置中包含的CPU為8位元CISC，其可利用在上述實施例模式中說明的兩相非重疊時鐘操作的正反器構成。利用兩相非重疊時鐘操作的正反器，可以防止由於時鐘相位差變化或者TFT特性的變化引起的故障，以及提高可靠性。2 KB的掩模ROM可用作ROM 572，而且其可儲存程式、私鑰等等。64 B SRAM可用作RAM 573，而SRAM可用作CPU的工作空間。因此，設計了讀/寫可靠性高的儲存單元的電路配置。控制器560具有半導體裝置的狀態機的功能。
圖31顯示半導體裝置的狀態轉換圖。當控制暫存器562中的狀態標誌改變時，出現操作狀態580、接收狀態581和發送狀態582的順序轉換。在接收狀態581中，從無線電訊號中提取的串列資料被儲存到資料暫存器563中。在操作狀態580中，CPU 571利用ROM 572中儲存的程式和資料接收暫存器563中的資料執行處理，而且發送資料被儲存在發送資料暫存器564中。在發送狀態582，在發送資料暫存器564中儲存的發送資料被轉換為串列資料並且被順序發送。邏輯電路570被分離成接收功能塊、操作功能塊和發送功能塊，分別用於在操作狀態580、接收狀態581和發送狀態582中操作的電路，向每個功能塊提供時脈訊號是在時鐘控制電路561中控制的。這種複雜的時脈訊號控制可以降低半導體裝置的電流消耗而且可以提高半導體裝置的可靠性。
可以如下確定這種半導體裝置的設計。對於無線通訊電路551，在利用SPICE設計每個子電路之後，執行定制佈局，而且利用Nanosim(R)檢查整個RF電路的操作，於是可以確定該設計。對於CPU 571，在利用VerilogHDL(R)的RTL設計之後對暫存器執行定制佈局，而且對其他暫存器執行基於標準單元的邏輯合成、自動佈局，於是可以確定該設計。對於ROM 572和RAM 573，在利用SPICE設計了儲存單元之後，執行定制佈局，於是可以確定該設計。對於CPU 571、ROM 572和RAM 573，較佳的在佈局後利用Nanosim(R)執行定時驗證。對於控制器560的設計，在利用VerilogHDL(R)的RTL設計之後，進行基於標準單元的邏輯合成、自動佈局，於是可以確定該設計。
在該半導體裝置中，SAFER(安全和快速加密常式)可用作加密處理的演算法。SIFER主要包括8位操作，並且是適合於8位元CPU的演算法。在半導體裝置中包含的無線晶片中，執行接收密文資料、利用私鑰解碼資料，並將密文資料發送到讀取器/寫入器的功能。用於諸如DES或AES的密碼處理的另一演算法自然可以用於該半導體裝置。
圖32顯示包含形成在玻璃基板之上的半導體裝置的無線晶片和包含形成在撓性基板之上的半導體裝置的無線晶片。圖33顯示無線晶片的放大圖和方塊圖。本發明可以提供這種薄的無線晶片。
圖34A－34C顯示用頻譜分析儀測量的、測量無線晶片的通訊訊號的波形的結果。各個圖顯示在橫軸代表訊號強度而縱軸代表時間(圖34A)；橫軸代表訊號強度而縱軸代表頻率(圖34B)；橫軸代表訊號強度而縱軸代表時間(圖34C)的情況下訊號的波形。作為一個測量實例，在接收密文資料之後，利用私鑰解碼該資料並發送密文資料。圖中顯示測量形成在撓性基板之上的無線晶片的13.56 MHz訊號的測量結果。在內部生成電壓為1.8V的情況下無線晶片的電流消耗為2.3mA。因此可以獲得較低功耗的無線晶片。
201．．．通訊訊號
202．．．封包
301．．．第一正反器
302．．．第二正反器
305．．．第一資料佈線
306．．．第二資料佈線
303．．．第一時鐘佈線
304．．．第二時鐘佈線
307．．．第三資料佈線
401．．．第一時脈訊號
402．．．第二時脈訊號
411．．．第一時脈訊號
412．．．第二時脈訊號
403．．．第一資料訊號
404．．．第二資料訊號
405．．．第三資料訊號
416．．．間隔
413．．．第一資料訊號
414．．．第二資料訊號
415．．．第三資料訊號
501－504．．．第一至第四鎖存器
505－508．．．第一至第四時鐘佈線
509－513．．．第一至第五資料佈線
601－604．．．第一至第四時脈訊號
605．．．第一資料訊號
606－609．．．第二至第五資料訊號
611－614．．．第一至第四時脈訊號
615．．．第一資料訊號
616－619．．．第二至第五資料訊號
620、621．．．延遲時間
101．．．無線晶片
102．．．運算電路
103．．．時脈產生電路
104．．．電源控制電路
105．．．調制/解調電路
106．．．天線
107．．．諧振電路
108．．．電源電路
109．．．接收訊號
110．．．發送訊號
112．．．發送資料
111．．．非重疊時脈訊號
114．．．控制訊號
113．．．非重疊時脈訊號
701．．．第一調節器
707．．．電阻
702．．．第二調節器
709．．．電阻
703．．．第n個調節器
711．．．電阻
719．．．第一運算放大器
708、713、714．．．電阻
722．．．第一數位緩衝器
720．．．第二運算放大器
710、715、716．．．電阻
723．．．第二數位緩衝器
721．．．第n個運算放大器
712、717、718．．．電阻
724．．．第n個數位緩衝器
725．．．佈線
704－706．．．第一至第n個參考電位佈線
726．．．佈線
801－809．．．時序圖
901．．．第一調節器
903．．．電阻
907．．．第一運算放大器
904、905、906．．．電阻
908．．．ADC
909．．．佈線
902．．．參考電位佈線
1001－1003．．．時序圖
2202．．．第一運算放大器
2203、2204、2205、2206．．．電阻
2213、2215．．．電阻
2208．．．第一調節器
2212．．．電阻
2209．．．第二調節器
2214．．．電阻
2220．．．第二運算放大器
2216、2217．．．電阻
2222．．．第一數位緩衝器
2221．．．第(n＋1)個運算放大器
2218、2219．．．電阻
2223．．．第二數位緩衝器
2201．．．監控電阻器
2224．．．佈線
2207．．．監控器電壓佈線
2208、2209．．．第一至第n個調整器
2210、2211．．．第一至第n個參考電位佈線
2225．．．佈線
2301－2310．．．時序圖
2402．．．第一運算放大器
2403－2406．．．電阻
2408．．．調節器
2410．．．電阻
2414．．．第二運算放大器
2410－2413．．．電阻
2415．．．ADC
2401．．．監控電阻
2416．．．佈線
2407．．．監控器電壓佈線
2409．．．參考電位佈線
2417．．．佈線
2501－2503．．．時序圖
1101．．．TFT部分
1102．．．記憶體部分
1110．．．絕緣基板
1111．．．底膜
1120、1121、1122．．．薄膜電晶體
1112．．．半導體膜
1114．．．閘極電極
1113．．．側壁
1115．．．電極
1116．．．絕緣膜
1016．．．絕緣膜
1117．．．絕緣膜
1118．．．絕緣膜
1125．．．絕緣膜
1127．．．底部電極
1128．．．絕緣膜
1129．．．記憶體材料層
1130．．．上部電極
1123．．．記憶元件
1151．．．接觸孔
1131．．．絕緣膜
1201．．．島狀半導體圖案
1301．．．閘極佈線
1510．．．半導體層
1511．．．半導體層
1520．．．掩模圖案
1612－1614．．．閘極佈線
1621．．．掩模圖案
1715－1720．．．佈線
1722．．．掩模圖案
1721－1724．．．n通道薄膜電晶體
1725、1726．．．p通道薄膜電晶體
1821．．．n通道薄膜電晶體
1822．．．n通道薄膜電晶體
1824．．．電容器
1825．．．電阻
1823．．．p通道薄膜電晶體
1805．．．半導體層
1808．．．絕緣層
1809．．．閘極電極
1803．．．第一導電層
1802．．．第二導電層
1807．．．雜質區
1804．．．佈線
1806．．．雜質區
1810．．．雜質區
1811．．．雜質區
1812．．．雜質區
2001．．．個人電腦
2002．．．無線晶片
2003．．．輸入設備
2004．．．讀取器/寫入器
2005．．．公共密鑰
2601．．．無線晶片
2606．．．運算電路
2602．．．CPU
2603．．．ROM
2604．．．RAM
2605．．．控制器
2615．．．類比部分
2607．．．天線
2608．．．諧振電路
2609．．．電源電路
2610．．．重置電路
2611．．．時脈產生電路
2612．．．解調電路
2613．．．調制電路
2614．．．電源控制電路
2616．．．CPU介面
2617．．．控制暫存器
2618．．．代碼提取電路
2619．．．編碼電路
2620．．．接收訊號
2621．．．發送訊號
2622．．．接收資料
2623．．．發送資料
2707．．．FPC墊
2708．．．天線突起
1853．．．絕緣層
1850．．．連接區
1852．．．連接佈線
1854．．．絕緣層
1855．．．導電微粒
1856．．．各向異性導體
1857．．．導電層
1858．．．FPC
1601．．．無線晶片
1602．．．外部天線
1603．．．天線
1604．．．外部天線
1605．．．外部天線
550．．．半導體裝置
551．．．無線通訊電路
570．．．邏輯電路
552．．．諧振電容器
553．．．電源電路
554．．．系統重置電路
555．．．時鐘發生器
556．．．解調電路
557．．．調制電路
560．．．控制器
571．．．CPU
572．．．ROM
573．．．RAM
561．．．時鐘控制電路
562．．．控制暫存器
563．．．資料接收暫存器
564．．．資料發送暫存器
567．．．無線通訊介面
568．．．CPU介面
580．．．操作狀態
581．．．接收狀態
582．．．發送狀態
圖1是本發明的半導體裝置的示意圖；圖2顯示資料藉由ASK系統發送/接收時的通訊訊號；圖3顯示同步電路；圖4A和4B是同步電路的時序圖的實例；圖5顯示在本發明的半導體裝置中的同步電路；圖6A和6B是本發明的半導體裝置的時序圖的實例；圖7顯示本發明的半導體裝置的電源控制電路；圖8是本發明(1)的半導體裝置的電源控制電路的時序圖實例；圖9顯示本發明(2)的半導體裝置的電源控制電路；圖10是本發明(2)的半導體裝置的電源控制電路的時序圖實例；圖11A和11B是本發明(1)的半導體裝置的截面圖；圖12顯示本發明(1)的半導體裝置的佈局(半導體層)；圖13顯示本發明(1)的半導體裝置的佈局(閘極佈線)；圖14顯示本發明(1)的半導體裝置的佈局(佈線)；圖15A和15B顯示本發明(2)的半導體裝置的佈局(半導體層)；圖16A和16B顯示本發明(2)的半導體裝置的佈局(閘極佈線)；圖17A和17B顯示本發明(2)的半導體裝置的佈局(佈線)；圖18是本發明(2)的半導體裝置的截面圖；圖19A－19E顯示構成本發明的半導體裝置的電元件；圖20是使用本發明的半導體裝置的用戶認證系統的示意圖；圖21是使用本發明的半導體裝置的用戶認證系統的流程圖；圖22顯示本發明(3)的半導體裝置的電源控制電路；圖23是本發明(3)的半導體裝置的電源控制電路的時序圖實例；圖24顯示本發明(4)的半導體裝置的電源控制電路；圖25是本發明(4)的半導體裝置的電源控制電路的時序圖實例；圖26是本發明的半導體裝置的方塊圖；圖27是本發明的半導體裝置的方塊圖；圖28顯示本發明的半導體裝置的截面圖；圖29A－29D顯示本發明的半導體裝置的天線的形狀；圖30是本發明的半導體裝置的方塊圖；圖31是顯示本發明的半導體裝置的工作的狀態轉換圖；圖32是本發明的半導體裝置的照片；圖33是本發明的半導體裝置的方塊圖；以及圖34顯示本發明的半導體裝置的操作測量資料。
101．．．無線晶片
102．．．運算電路
103．．．時鐘產生電路
104．．．電源控制電路
105．．．調制/解調電路
106．．．天線
107．．．諧振電路
108．．．電源電路
109．．．接收訊號
110．．．發送訊號
111．．．非重疊時鐘訊號
112．．．發送訊號
113．．．非重疊時鐘訊號
114．．．控制訊號

Claims (14)

  1. 一種半導體裝置，包含：運算電路；用於向該運算電路提供時脈訊號的時脈產生電路；電源控制電路；與該運算電路和該時脈產生電路操作性相連的電源供應電路，其中該電源控制電路係組態以比較從由該電源供應電路施加的供應電壓生成的參考電壓與由該電源供應電路施加的該供應電壓並且根據比較該參考電壓與該供應電壓的結果向該時脈產生電路輸出控制訊號，以及其中時脈訊號的占空比根據從該電源供應電路的該供應電壓改變。
  2. 一種半導體裝置，包含：運算電路；電源控制電路；和時脈產生電路，其中該運算電路包含具有用於改變資料被第一閘訊號保持的期間的功能的第一鎖存器，以及具有用於改變資料被第二閘訊號保持的期間的功能的第二鎖存器；該電源控制電路具有用於根據提供給該運算電路的電壓產生控制訊號的功能；該時脈產生電路具有用於產生第一時脈訊號和第二時脈訊號的功能；以及 分別基於在該時脈產生電路中產生的第一時脈訊號和第二時脈訊號產生第一閘訊號和第二閘訊號。
  3. 一種半導體裝置，包含：運算電路；電源控制電路；和時脈產生電路，其中該運算電路包含具有用於改變資料被第一閘訊號保持的期間的功能的第一鎖存器，以及具有用於改變資料被第二閘訊號保持的期間的功能的第二鎖存器；該電源控制電路具有用於根據提供給該運算電路的電壓產生控制訊號的功能；該時脈產生電路具有用於產生第一時脈訊號和第二時脈訊號的功能；該控制訊號改變第一時脈訊號和第二時脈訊號為LOW的期間，以及基於在該時脈產生電路中產生的第一時脈訊號和第二時脈訊號產生第一閘訊號和第二閘訊號。
  4. 一種半導體裝置，包含：運算電路；電源控制電路；和時脈產生電路，其中該運算電路包含具有用於改變資料被第一閘訊號保持的期間的功能的第一鎖存器，以及具有用於改變資料被第二閘訊號保持的期間的功能的第二鎖存器； 該電源控制電路具有根據供給運算電路的電流產生控制訊號的功能；該時脈產生電路具有用於產生第一時脈訊號和第二時脈訊號的功能；以及分別基於在該時脈產生電路中產生的第一時脈訊號和第二時脈訊號產生第一閘訊號和第二閘訊號。
  5. 一種半導體裝置，包含：運算電路；電源控制電路；和時脈產生電路，其中該運算電路包含具有用於改變資料被第一閘訊號保持的期間的功能的第一鎖存器，以及具有用於改變資料被第二閘訊號保持的期間的功能的第二鎖存器；該電源控制電路具有根據供給運算電路的電流產生控制訊號的功能；該時脈產生電路具有用於產生第一時脈訊號和第二時脈訊號的功能；該控制訊號改變第一時脈訊號和第二時脈訊號為LOW的期間，以及基於在該時脈產生電路中產生的第一時脈訊號和第二時脈訊號產生第一閘訊號和第二閘訊號。
  6. 一種半導體裝置，包含：運算電路；電源控制電路；和 時脈產生電路，其中該運算電路、電源控制電路和時脈產生電路的其中之一包含薄膜電晶體，該薄膜電晶體具有設在含絕緣表面的基板之上的半導體膜作為主動層；其中該運算電路包含具有用於改變資料被第一閘訊號保持的期間的功能的第一鎖存器，以及具有用於改變資料被第二閘訊號保持的期間的功能的第二鎖存器；該電源控制電路具有用於根據提供給該運算電路的電壓產生控制訊號的功能；該時脈產生電路具有用於產生第一時脈訊號和第二時脈訊號的功能；以及分別基於在該時脈產生電路中產生的第一時脈訊號和第二時脈訊號產生第一閘訊號和第二閘訊號。
  7. 一種半導體裝置，包含：運算電路；電源控制電路；和時脈產生電路，其中該運算電路、電源控制電路和時脈產生電路的其中之一包含薄膜電晶體，該薄膜電晶體具有設在含絕緣表面的基板之上的半導體膜作為主動層；其中該運算電路包含具有用於改變資料被第一閘訊號保持的期間的功能的第一鎖存器，以及具有用於改變資料被第二閘訊號保持的期間的功能的第二鎖存器；該電源控制電路具有用於根據提供給該運算電路的電 壓產生控制訊號的功能；該時脈產生電路具有用於產生第一時脈訊號和第二時脈訊號的功能；該控制訊號改變第一時脈訊號和第二時脈訊號為LOW的期間，以及基於在該時脈產生電路中產生的第一時脈訊號和第二時脈訊號產生第一閘訊號和第二閘訊號。
  8. 一種半導體裝置，包含：運算電路；電源控制電路；和時脈產生電路，其中該運算電路、電源控制電路和時脈產生電路的其中之一包含薄膜電晶體，該薄膜電晶體具有設在含絕緣表面的基板之上的半導體膜作為主動層；其中該運算電路包含具有用於改變資料被第一閘訊號保持的期間的功能的第一鎖存器，以及具有用於改變資料被第二閘訊號保持的期間的功能的第二鎖存器；該電源控制電路具有根據供給運算電路的電流產生控制訊號的功能；該時脈產生電路具有用於產生第一時脈訊號和第二時脈訊號的功能；以及基於在該時脈產生電路中產生的第一時脈訊號和第二時脈訊號產生第一閘訊號和第二閘訊號。
  9. 一種半導體裝置，包含： 運算電路；電源控制電路；和時脈產生電路，其中該運算電路、電源控制電路和時脈產生電路的其中之一包含薄膜電晶體，該薄膜電晶體具有設在含絕緣表面的基板之上的半導體膜作為主動層；其中該運算電路包含具有用於改變資料被第一閘訊號保持的期間的功能的第一鎖存器，以及具有用於改變資料被第二閘訊號保持的期間的功能的第二鎖存器；該電源控制電路具有根據供給運算電路的電流產生控制訊號的功能；該時脈產生電路具有用於產生第一時脈訊號和第二時脈訊號的功能；該控制訊號改變第一時脈訊號和第二時脈訊號為LOW的期間，以及基於在該時脈產生電路中產生的第一時脈訊號和第二時脈訊號產生第一閘訊號和第二閘訊號。
  10. 如申請專利範圍第6到9項中任一項的半導體裝置，其中該具有絕緣表面的基板是玻璃基板、塑膠基板、或SOI基板之一。
  11. 如申請專利範圍第3、5、7及9項中任一項的半導體裝置，其中該電源控制電路包含調節器和運算放大器電路。
  12. 如申請專利範圍第3、5、7及9項中任一項的半 導體裝置，其中該電源控制電路包含調節器、運算放大器電路以及類比數位變換器。
  13. 如申請專利範圍第3、5、7及9項中任一項的半導體裝置，其中該時脈產生電路具有用於改變第一時脈訊號和第二時脈訊號的頻率的裝置。
  14. 如申請專利範圍第3、5、7及9項中任一項的半導體裝置，其中該運算電路具有CPU和記憶體。
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