CN101454840B - 半导体器件 - Google Patents

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Abstract

本发明目的是实现高容量的存储器，同时降低功耗并使整个存储器上功耗均匀一致。存储器包括彼此对称排列的多个存储器块。而且，提供给存储器的地址信号中的信号的具体组合，指定了包括要被读或写的存储单元的存储器块。而且，提供给除上述存储器块之外的其它存储器块的信号保持在恒定值。因此，可以缩短存储器阵列中位线的布线长度，且可以使在对存储器内的不同地址的存储单元进行数据读或写当中，电流消耗均匀一致，同时降低负载电容。

Description

半导体器件
技术领域
本发明涉及一种半导体器件。具体地，本发明涉及一种安装有存储器的半导体器件。
背景技术
在安装有存储器的半导体器件中，存储器的性能在决定半导体器件的性能方面是非常重要的。例如，在安装有CPU和存储器的半导体器件中，CPU要处理的命令和该处理必需的数据都需要存储在存储器中。而且，CPU的处理是通过顺序读取存储器中的数据进行的。换句话说，在安装有CPU和存储器的半导体器件中，为了获得更高的性能，CPU需要能够处理更复杂的处理过程，而这要求高容量的存储器。此外，在安装有存储器的半导体器件中，在许多情况下，存储器的功耗占了半导体器件功耗的大部分。
在非专利文献1中，其是本发明人中的一个共同起草的，公开了一种安装有CPU和存储器的RFID。对于这种RFID，为了获得较高的性能，要求克服苦难实现增加存储器容量和降低功耗。
【非专利文献1】
Hiroki Dembo等人，“RFCPUs on Glass and Plastic Substratesfabricated by TFT Transfer Technology”IEEE，TECHNICALDIGEST OF INTERNATIONAL ELECTRONIC DEVICESMEETING，2005年12月5日，1067-1069页。
发明内容
为了提供具有低功耗的高性能的半导体器件，需要实现低功耗的高容量存储器。然而，高容量的存储器通常具有高功耗。换句话说，在安装有存储器的半导体器件中，存在性能和功耗之间的权衡。而且，在高容量的存储器中，功耗根据要从其读取或要向其写入的存储单元的物理地址而不同。因此，考虑存储器的最大功耗，在设计安装有存储器的半导体器件时，需要对电源分配和散热进行测量。因而，为了提供具有低功耗的高性能半导体器件，需要安装这样的高容量的存储器，利用该存储器可以降低功耗且使得功耗可以在整个存储器上为恒定。
考虑到上述问题制作了本发明，并且安装到半导体器件上的存储器包括多个存储器块，每个存储器块包括以矩阵形式排列的存储单元。注意，存储器中包括的多个存储器块对称排列。通过用这种方式排列它们，在降低了负载电容的同时，可以缩短存储器阵列中位线的布线长度，并且可以使在对存储器中不同地址的存储单元进行数据读或写当中，电流消耗均匀一致。
而且，包括要从其读取或向其写入的存储单元的存储器块可以通过提供给该存储器的多个地址信号中的一些电位的组合来指定。在这种存储器中，通过可以指定该存储器块的地址信号的电位的组合，提供给除上述存储器块之外的存储器块的地址信号、读控制信号、写控制信号和写数据信号中的至少一个具有恒定的值，该值不依赖于于提供给该存储器的地址信号、读控制信号、写控制信号和写数据信号的值。因而，可以降低与数据读或写不相关的存储器块的功耗。
注意，该存储器块也可以具有分级结构。也就是说，在包括第一到第n级(tier)(n≥1)的存储器中，多个存储器块排列在第m级(1≤m≤n-1)中，以形成在第(m+1)级中的一个存储器块，并且排列第n级中的多个存储器块以形成存储器。注意，第(m+1)级中的存储器块包括对称排列的第m级中的存储器块。而且，该存储器包括对称排列的第n级中的存储器块。因而，可以使在从存储器内的不同地址的存储单元的数据读或向其写数据当中，电流消耗均匀一致。
而且，在第一到第n级中，每个包括对其进行数据读或写的存储单元的存储器块可以通过提供给该存储器的多个地址信号中的一些电位的组合来指定。在这种存储器中，在第一到第n级中，通过可以指定第一到第n级每级中的存储器块的地址信号电位的组合，提供给第一到第n级中除了该存储器块之外的存储器块的地址信号、读控制信号、写控制信号和写数据信号中的至少一个具有恒定的值，该值不依赖于提供给该存储器的地址信号、读控制信号、写控制信号和写数据信号的值。因而，可以降低与数据读或写不相关的存储器块的功耗。
通过如上文中的结构，可以提供高性能的、功耗低且均匀一致的半导体器件，其包括具有低且均匀一致的功耗的高容量存储器。
注意，在该说明书中，半导体器件通常是一种通过利用半导体特性来工作的器件。
此外，除了预定的连接关系之外，电连接也可以是其中提供能够电连接的其它元件，例如开关、晶体管、电容器、电感器、电阻器或二极管的情形。
在本说明书中公开的本发明的结构是一种半导体器件，其安装有多个第一级存储器块、以及第二级存储器块。该第二级存储器块包括第二级存储器块操作控制电路、第二级存储器块输入信号控制电路、第二级存储器块输出信号控制电路、第二级存储器块地址信号线，第二级存储器块读数据信号线、第二级存储器块写数据信号线、第二级存储器块读控制信号线和第二级存储器块写控制信号线。
在本发明中，每个第一级存储器块包括：多个存储单元，其具有保持电位的功能和输出所保持的电位的功能；第一级存储器块地址信号线；第一级存储器块读数据信号线；第一级存储器块写数据信号线；第一级存储器块读控制信号线；和第一级存储器块写控制信号线。此外，每个第一级存储器块具有以下功能：根据从第一级存储器块读控制信号线提供的电位，向第一级存储器块读数据信号线输出存储在从第一级存储器块地址信号线提供的电位状态所确定的存储单元中的电位；和根据从第一级存储器块写控制信号线提供的电位，将第一级存储器块写数据信号线的电位存储在从第一级存储器块地址信号线提供的电位的状态所确定的存储单元中。
在本发明中，第二级存储器块操作控制电路具有以下功能：根据从第二级存储器块地址信号线提供的电位的状态，产生要提供给第二级存储器块操作控制信号线的电位。而且，第二级存储器块输入信号控制电路具有以下功能：根据第二级存储器块操作控制信号线的电位的状态，从第二级存储器块地址信号线提供的电位产生第一级存储器块地址信号线的电位；从第二级存储器块写数据信号线提供的电位产生要提供给第一级存储器块写数据信号线的电位；从第二级存储器块读控制信号线提供的电位产生要提供给第一级存储器块读控制信号线的电位；和从第二级存储器块写控制信号线提供的电位产生要提供给第一级存储器块写控制信号线的电位。
而且，第二级存储器块输出信号控制电路具有以下功能：根据第二级存储器块操作控制信号线的电位的状态，从提供给第一级存储器块读数据信号线的电位产生要提供给第二级存储器块读数据信号线的电位。
此外，在本说明书中公开的本发明的另一种结构是一种半导体器件，其安装有多个第一级存储器块、多个第二级存储器块、和第三级存储器块。每个第二级存储器块包括：第二级存储器块操作控制电路、第二级存储器块输入信号控制电路、第二级存储器块输出信号控制电路、第二级存储器块地址信号线、第二级存储器块读数据信号线第二级存储器块写数据信号线、第二级存储器块读控制信号线、和第二级存储器块写控制信号线。而且，第三级存储器块包括：第三级存储器块操作控制电路、第三级存储器块输入信号控制电路、第三级存储器块输出信号控制电路、第三级存储器块地址信号线、第三级存储器块读数据信号线、第三级存储器块写数据信号线、第三级存储器块读控制信号线、和第三级存储器块写控制信号线。
在前述结构中，每个第一级存储器块包括：多个具有保持电位的功能和输出所保持的电位的功能的存储单元；第一级存储器块地址信号线；第一级存储器块读数据信号线；第一级存储器块写数据信号线；第一级存储器块读控制信号线；和第一级存储器块写控制信号线。此外，每个第一级存储器块具有以下功能：根据从第一级存储器块读控制信号线提供的电位，向第一级存储器块读数据信号线输出存储在从第一级存储器块地址信号线提供的电位的状态所确定的存储单元中的电位；和根据从第一级存储器块写控制信号线提供的电位，将第一级存储器块写数据信号线的电位存储在从第一级存储器块地址信号线提供的电位的状态所确定的存储单元中。
第二级存储器块操作控制电路具有以下功能：根据从第二级存储器块地址信号线提供的电位的状态，产生要提供给第二级存储器块操作控制信号线的电位。而且，第二级存储器块输入信号控制电路具有以下功能：根据第二级存储器块操作控制信号线的电位的状态，从第二级存储器块地址信号线提供的电位产生第一级存储器块地址信号线的电位；从第二级存储器块写数据信号线提供的电位产生要提供给第一级存储器块写数据信号线的电位；从第二级存储器块读控制信号线提供的电位产生要提供给第一级存储器块读控制信号线的电位；和从第二级存储器块写控制信号线提供的电位产生要提供给第一级存储器块写控制信号线的电位。
此外，第二级存储器块输出信号控制电路具有以下功能：根据第二级存储器块操作控制信号线的电位的状态，由从第一级存储器块读数据信号线提供的电位产生要提供给第二级存储器块读数据信号线的电位。
另外，第三级存储器块操作控制电路具有以下功能：根据从第三级存储器块地址信号线提供的电位的状态，产生要提供给第三级存储器块操作控制信号线的电位。
第三级存储器块输入信号控制电路具有以下功能：根据第三级存储器块操作控制信号线的电位的状态，从第三级存储器块地址信号线提供的电位产生第二级存储器块地址信号线的电位；从第三级存储器块写数据信号线提供的电位产生要提供给第二级存储器块写数据信号线的电位；从第三级存储器块读控制信号线提供的电位产生要提供给第二级存储器块读控制信号线的电位；和从第三级存储器块写控制信号线提供的电位产生要提供给第二级存储器块写控制信号线的电位。
而且，第三级存储器块输出信号控制电路具有以下功能：根据第三级存储器块操作控制信号线的电位的状态，从提供给第二级存储器块读数据信号线的电位产生要提供给第三级存储器块读数据信号线的电位。
此外，在上述结构中，第三级存储器块包括彼此物理对称排列的多个第二级存储器块。
此外，在上述结构中，第二级存储器块还可包括彼此物理对称排列的多个第一级存储器块。
另外，根据本发明的半导体器件可以利用薄膜晶体管形成，该薄膜晶体管具有形成在具有绝缘表面的衬底上的半导体薄膜作为有源层。注意，具有绝缘表面的衬底也可以是玻璃衬底、石英衬底和塑料衬底中的任一个。
而且，根据本发明的半导体器件可以利用SOI衬底形成。
通过本发明，由于存储器可以分成多个存储器块，并且除了包括要被从其读取或向其写入的存储单元的存储器块之外的存储器块可以处于等待状态，所以即使存储器的容量增加，仍可以抑制功耗。此外，通过将存储器分成多个存储器块并且将这些存储器块彼此对称排列，可以降低存储阵列中位线的负载电容，并且使得在从存储器内不同地址的存储单元读取或向其写入数据当中，功耗均匀一致。换句话说，可以提供包括具有低且均匀一致的功耗的高容量存储器的高性能且低功耗的半导体器件。
附图说明
在附图中：
图1是本发明中安装到半导体器件上的存储器的框图；
图2是形成本发明中安装到半导体器件上的存储器的存储器块的框图；
图3是形成本发明中安装到半导体器件上的存储器的存储器块的时序图；
图4是本发明中安装到半导体器件上的存储器的时序图；
图5是形成本发明中安装到半导体器件上的存储器的存储器块的框图；
图6是本发明中安装到半导体器件上的存储器的时序图；
图7是形成本发明中安装到半导体器件上的存储器的存储器块的时序图；
图8是本发明中安装到半导体器件上的存储器的时序图；
图9A至9D是形成本发明中安装到半导体器件上的存储器的存储单元和RW电路的实例；
图10是本发明中安装到半导体器件上的存储器的布局实例；
图11A至11E每个都是示出本发明的非易失性半导体存储器件的使用实例的图；
图12A和12B是示出本发明的半导体器件的制造方法的布局图；
图13A和13B是示出本发明的半导体器件的制造方法的布局图；
图14A和14B是示出本发明的半导体器件的制造方法的布局图；
图15是形成本发明的半导体器件的薄膜晶体管的截面图；
图16A至16E每个都是形成本发明的半导体器件的半导体元件的布局图；
图17是本发明的无线芯片的框图；
图18是本发明的无线芯片的布局图；
图19是本发明的无线芯片的截面图；
图20A至20D每个都是示出本发明的无线芯片的天线设计的图；
图21A至21D是用来描述本发明的无线芯片的制造步骤的截面图；
图22A至22D是用来描述本发明的无线芯片的制造步骤的截面图；
图23A至23D是用来描述本发明的无线芯片的制造步骤的截面图；
图24A至24C是用来描述本发明的无线芯片的制造步骤的截面图；
图25A和25B是用来描述本发明的无线芯片的制造步骤的截面图；
图26是用来描述本发明的无线芯片的制造步骤的截面图；和
图27A至27F是用来描述本发明的无线芯片的使用模式的图。
具体实施方式
在下文中将参考附图描述本发明的实施例模式和实施例。然而，本发明可以用许多不同的模式来执行，并且本领域的技术人员很容易理解，这里公开的模式和细节可以用多种方式修改而不偏离本发明的精神和范围。因此，本发明不应该解释为被限于下面给出的实施例模式和实施例的描述。注意，在用来描述实施例模式和实施例的所有图中，相同的附图标记用于相同的部分或具有相似功能的部分，并且省略了它们的重复描述。
(实施例模式1)
参考图1至4，描述安装到本发明的半导体器件上的存储器的第一实施例模式。图1是该实施例模式的存储器的框图；图2是包括在该实施例模式的存储器中的存储器块的框图；图3是包括在本实施例模式的存储器中的存储器块的时序图；以及图4是该实施例模式的存储器的时序图。
如图1所示，该实施例模式的存储器100包括第一至第四存储器块101至104、操作控制电路105、输入信号控制电路106、和输出信号控制电路107。注意，第一至第四存储器块101至104每个都是图2中的存储器块200。
注意，在该实施例模式中，描述了包括四个存储器块的存储器的情况，其中存储器地址信号是4位，也就是，16个字，且存储器读/写数据信号是4位。通常，具有a位(a≥1)存储器地址信号、b位(b≥1)存储器读数据信号、和c位(c≥1)存储器写数据信号的存储器，可以包括d(d≥1)块存储器块。
在图2中，存储器块200包括存储阵列201、行译码器202和RW电路203。
存储阵列201包括第一至第十六存储单元204至219，它们排列成四乘四矩阵。
在存储阵列201中，第一读字信号线224和第一写字信号线228每个都电连接到第一至第四存储单元204至207；第二读字信号线225和第二写字信号线229每个都电连接到第五至第八存储单元208至211；第三读字信号线226和第三写字信号线230每个都电连接到第九至第十二存储单元212至215；且第四读字信号线227和第四写字信号线231每个都电连接到第十三至第十六存储单元216至219。
而且，在存储阵列210中，第一读位信号线232和第一写位信号线236每个都电连接到第一、第五、第九和第十三存储单元204、208、212和216；第二读位信号线233和第二写位信号线237每个都电连接到第二、第六、第十和第十四存储单元205、209、213和217；第三读位信号线234和第三写位信号线238每个都电连接到第三、第七、第十一和第十五存储单元206、210、214和218；第四读位信号线235和第四写位信号线239每个都电连接到第四、第八、第十二和第十六存储单元207、211、215和219。
这里，例如，当第一读字信号线224的电位为“H”时，根据存储在第一至第四存储单元204至207中的数据，第一至第四读位信号线232至235变成具有高电位或低电位。而且，当第一写字信号线228的电位为“H”时，根据第一至第四写位信号线236至239的电位，数据被存储在第一至第四存储单元204至207中。
行译码器202具有以下功能：响应于分别从第一和第二存储器块地址信号线220和221、存储器块读控制信号线222、和存储器块写控制信号线223提供的第一和第二存储器块地址信号、存储器块读控制信号、和存储器块写控制信号，产生提供给第一至第四读字信号线224至227的第一至第四读字信号和提供给第一至第四写字信号线228至231的第一至第四写字信号。
例如，在当存储器块读控制信号为“H”且第一存储器块地址信号和第二存储器块地址信号的电位的组合为“LL”、“LH”、“HL”和“HH”时的情况下，行译码器202具有分别使第一、第二、第三和第四读字信号为“H”的功能。例如，在存储器块读控制信号为“H”，第一存储器块地址信号的电位为“L”，和第二存储器块地址信号的电位为“H”的情况下，使得第二读字信号为“H”。
而且，例如，在当存储器块写控制信号为“H”且第一存储器块地址信号和第二存储器块地址信号的电位的组合为“LL”、“LH”、“HL”和“HH”时的情况下，行译码器202具有分别使第一、第二、第三和第四写字信号为“H”的功能。例如，在存储器块写控制信号为“H”，第一存储器块地址信号的电位为“L”，且第二存储器块地址信号的电位为“H”的情况下，使得第二写字信号为“H”。
注意，在本说明书中，“H”表示高电位，且“L”表示低电位。
RW电路203具有以下的功能：根据存储在存储单元中的数据，从提供给第一至第四读位信号线232至235的第一至第四读位信号，产生将要提供给第一至第四存储器块读数据信号线240至243的第一至第四存储器块读数据信号。而且，RW电路203具有以下功能：从第一至第四存储器块写数据信号线244至247提供的第一至第四存储器块写数据信号，产生提供给第一至第四写位信号线236至239的第一至第四写位信号。
例如，RW电路203利用读出放大器快速检测第一至第四读位信号线232至235是否具有高电位或低电位，并产生要通过锁存器和缓冲器提供给第一至第四存储器块读数据信号线240至243的第一至第四存储器块读数据信号。此外，根据第一至第四存储器块写数据信号线244至247的电位，RW电路203产生要提供给第一至第四写位信号线236至239的第一至第四写位信号。
图3是涉及存储器块200的输入/输出信号的时序图。图3中的第一信号151示出了从图2中的第一存储器块地址信号线220提供的第一存储器块地址信号的时序图。同样，图3中的第二信号152示出了从图2中的第二存储器块地址信号线221提供的第二存储器块地址信号的时序图。而且，图3中的第三信号153和第四信号154分别示出了从图2中的存储器块读控制信号线222提供的存储器块读控制信号的时序图和从存储器块写控制信号线223提供的存储器块写控制信号的时序图。此外，图3中的第五至第八信号155至158分别示出了分别从图2中的第一至第四存储器块写数据信号线244至247提供的第一至第四存储器块写数据信号的时序图。
注意，RW电路203具有经由缓冲器从第一至第四存储器块写数据信号产生第一至第四写位信号的功能。在这种情况下，提供给第一至第四写位信号线236至239的第一至第四写位信号的时序图与图3中的第五至第八信号155至158的时序图类似。
这里，存储器块写控制信号为“H”的周期，也就是，图3中的第一周期171，将成为存储器块写周期。而且，存储器块读控制信号为“H”的周期，也就是，图3中的第三周期173，将成为存储器块读周期。此外，存储器块读控制信号和存储器块写控制信号都为“L”的周期，也就是，图3中的第二周期172，将成为存储器块等待周期。
在存储器块写周期171中，在从图2中的存储器块写控制信号线223提供的存储器块写控制信号为“H”，且分别从第一存储器块地址信号线220和第二存储器块地址信号线221提供的第一存储器块地址信号和第二存储器块地址信号的电位的组合分别为“LL”、“LH”、“HL”和“HH”的情况下，第一、第二、第三和第四写字信号变为“H”。注意，第一、第二、第三和第四写字信号指的是分别从第一、第二、第三和第四写字信号线228、229、230和231提供的信号。因而，第一至第四写字信号的时序图变得如同图3中的第九至第十二信号159至162的时序图。
此外，在第一写字信号为“H”的周期中，第一至第四写位信号线236至239的电位，也就是，第一至第四存储器块写数据信号的电位，被存储到第一至第四存储单元204至207中。换句话说，“H”、“H”、“L”和“L”分别存储到图2中的第一至第四存储单元204至207中。以类似的方式，在第二写字信号为“H”的周期中，“L”、“L”、“H”和“H”分别存储到第五至第八存储单元208至211中；在第三写字信号为“H”的周期中，“H”、“L”、“L”和“H”分别存储到第九至第十二存储单元212至215中；以及在第四写字信号为“H”的周期中，“L”、“H”、“H”和“L”分别存储到第十三至第十六存储单元216至219中。
在存储器块读周期173中，在从图2中的存储器块读控制信号线222提供的存储器块读控制信号为“H”的情况下，当分别从第一存储器块地址信号线220和第二存储器块地址信号线221提供的第一存储器块地址信号和第二存储器块地址信号分别为“LL”、“LH”、“HL”和“HH”时，第一、第二、第三和第四读字信号变为“H”。注意，第一、第二、第三和第四读字信号指的是分别从第一、第二、第三和第四读字信号线224、225、226和227提供的信号。因而，第一至第四读字信号的时序图变得与图3中的第十三至第十六信号163至166的时序图一样。
在第一读字信号为“H”的周期中，根据存储在图2中的第一至第四存储单元204至207中的电位，第一至第四读位信号被提供给第一至第四读位信号线232至235。这里，通过存储在存储器块写周期171中的电位，第一至第四读位信号变为“H”、“H”、“L”和“L”。
同样，在第二读字信号为“H”的周期中，根据存储在图2中的第五至第八存储单元208至211中的电位，第一至第四读位信号被提供给第一至第四读位信号线232至235。这里，通过存储在存储器块写周期171中的电位，第一至第四读位信号变为“L”、“L”、“H”和“H”。
此外，在第三读字信号为“H”的周期中，根据存储在图2中的第九至第十二存储单元212至215中的电位，第一至第四读位信号被提供给第一至第四读位信号线232至235。这里，通过存储在存储器块写周期171中的电位，第一至第四读位信号变为“H”、“L”、“L”和“H”。
此外，在第四读字信号为“H”的周期中，根据存储在图2中的第十三至第十六存储单元216至219中的电位，第一至第四读位信号被提供给第一至第四读位信号线232至235。这里，通过存储在存储器块写周期171中的电位，第一至第四读位信号变为“L”、“H”、“H”和“L”。
换句话说，第一至第四读位信号的时序图是图3中的第十七至第二十信号167至170。
注意，RW电路203具有经由缓冲器从第一至第四读位信号产生第一至第四存储器块读数据信号的功能。在这种情况下，提供给第一至第四存储器块读数据信号线240至243的第一至第四存储器块读数据信号的时序图也类似于图3中的第十七至第二十信号167至170的时序图。
如图3所示，在存储器块等待周期172中，输入到存储器块的信号，也就是，第一和第二存储器块地址信号、存储器块读控制信号、存储器块写控制信号、和存储器块写数据信号，具有恒定值。在这种情况下，由于停止了存储器块的操作，所以可以显著降低功耗。
这里，图1中的第一至第四存储器块101至104是图2中的存储器块200。注意，第一存储器块101的输入信号线是图1中的第一存储器块输入信号线113，其是图2中的第一和第二存储器块地址信号220和221、存储器块读控制信号线222、存储器块写控制信号线223、以及第一至第四存储器块写数据信号线244至247。而且，第一存储器块101的输出信号线是图1中的第一存储器块输出信号线117，其是图2中的第一至第四存储器块读数据信号线240至243。
同样，第二至第四存储器块102至104的输入信号线是图1中的第二至第四存储器块输入信号线114至116，它们每个是图2中的第一和第二存储器块地址信号220和221、存储器块读控制信号线222、存储器块写控制信号线223、和第一至第四存储器块写数据信号线244至247。而且，第二至第四存储器块102至104的输出信号线是图1中的第二至第四存储器块输出信号线118至120，它们每个是图2中的第一至第四存储器块读数据信号线240至243。
操作控制电路105具有这样的功能：从其中包括第一至第四存储器地址信号线的存储器地址总线信号线111所提供的第一至第四存储器地址信号中的第三和第四存储器地址信号，产生第一至第四存储器块操作控制信号。根据前述的第一至第四存储器块操作控制信号中的每一个的电位，控制第一至第四存储器块101至104每个的操作。注意，第一至第四存储器块操作控制信号被提供给包括第一至第四存储器块操作控制信号线的存储器块操作控制总线信号线112。
例如，在第三存储器地址信号和第四存储器地址信号为“LL”的情况下，要被从其读取或向其写入的存储单元包含在第一存储器块101中。而且，以类似的方式，在第三存储器地址信号和第四存储器地址信号为“LH”、“HL”和“HH”的情况下，要被从其读取或向其写入的存储单元分别包含在第二存储器块102、第三存储器块103和第四存储器块104中。也就是说，在第三存储器地址信号为“L”而第四存储器地址信号为“H”的情况下，要被从其读取或向其写入的存储单元处于第二存储器块102中。
这里，在第三存储器地址信号和第四存储器地址信号的组合为“LL”的情况下，第一存储器块操作控制信号为“H”，且第二、第三和第四存储器块操作控制信号每个都为“L”。而且，通过相似的方式，在第三存储器地址信号和第四存储器地址信号的组合为“LH”、“HL”和“HH”的情况下，第二、第三和第四存储器块操作控制信号分别为“H”，同时其它存储器块操作控制信号为“L”。例如，在第三存储器地址信号为“L”且第四存储器地址信号为“L”的情况下，第一存储器块操作控制信号为“H”，而其余的第二至第四存储器块操作控制信号每个都为“L”。
输入信号控制电路106具有这样的功能：从分别由存储器读控制信号线108、存储器写控制信号线109、包括第一至第四存储器写数据信号线的存储器写数据总线信号线110、存储器地址总线信号线111、和存储器块操作控制总线信号线112提供的存储器读控制信号、存储器写控制信号、第一至第四存储器写数据信号、第一和第二存储器地址信号、和第一至第四存储器块操作控制信号，产生第一至第四存储器块输入信号。第一至第四存储器块输入信号分别被提供给第一至第四存储器块输入信号线113至116。
例如，在第一存储器块操作控制信号为“H”的情况下，也就是，在要被从其读取或向其写入的存储单元包含在第一存储器块101中的情况下，与存储器读控制信号、存储器写控制信号、第一至第四存储器写数据信号、和第一和第二存储器地址信号相对应的电位，变为第一存储器块输入信号。其间，第二、第三和第四存储器块输入信号将具有独立于存储器读控制信号、存储器写控制信号、存储器写数据信号和存储器地址信号的值的恒定值。而且，以类似的方式，例如，与存储器读控制信号、存储器写控制信号、第一至第四存储器写数据信号、和第一和第二存储器地址信号相对应的电位，当第二存储器块操作控制信号为“H”时是第二存储器块输入信号，当第三存储器块操作控制信号为“H”时是第三存储器块输入信号，且当第四存储器块操作控制信号为“H”时是第四存储器块输入信号。其间，其它存储器块输入信号具有独立于存储器读控制信号、存储器写控制信号、存储器写数据信号、和存储器地址信号的值的恒定值。
输出信号控制电路107具有这样的功能：从由第一至第四存储器块输出信号线117至120提供的第一至第四存储器块输出信号和从存储器块操作控制总线信号线112提供的第一至第四存储器块操作控制信号，产生要提供给包括第一至第四存储器读数据信号线的存储器读数据总线信号线121的第一至第四存储器读数据信号。
例如，根据第一至第四存储器块操作控制信号选择第一至第四存储器块输出信号中的任一个，并经由缓冲器，将存储器块输出信号提供到存储器读数据总线信号线121，作为存储器读数据信号。
图4是涉及本发明的实施例模式中的存储器的输入/输出信号的时序图。图4中的第一至第四信号401至404分别是分别从图1中的存储器地址总线信号线111、存储器读控制信号线108、存储器写控制信号线109、和存储器写数据总线信号线110提供的第一至第四存储器地址信号、存储器读控制信号、存储器写控制信号、和第一至第四存储器写数据信号的时序图。注意，顺序标记第一至第四存储器地址信号的电位以表示第一信号401。同样，顺序标记第一至第四存储器写数据信号的电位以表示第四信号404。
这里，存储器写控制信号为“H”的周期，也就是，图4中的第一周期418，将成为存储器写周期。而且，存储器读控制信号为“H”的周期，也就是，图4中的第三周期420，将成为存储器读周期。此外，存储器读控制信号和存储器写控制信号都为“L”的周期，也就是，图4中的第二周期419，将成为存储器等待周期。
在第三存储器地址信号和第四存储器地址信号的电位的组合为“LL”的情况下，第一存储器块操作控制信号变为“H”，且第二、第三和第四存储器块操作控制信号每个都变为“L”。以类似的方式，在第三存储器地址信号和第四存储器地址信号的电位的组合为“LH”、“HL”和“HH”的情况下，第二、第三和第四存储器块操作控制信号分别变为“H”，而其它存储器块操作控制信号变为“L”。从而，第一和第二存储器块操作控制信号的时序图变得与图4中的第五和第六信号405和406的时序相同。注意，虽然在图4中没有示出第三和第四存储器块操作控制信号的时序图，但是它们恒定为“L”。
这里，图1中的输入信号控制电路106，通过分别用第一、第二、第三和第四存储器块操作控制信号对存储器读控制信号、存储器写控制信号、第一至第四存储器写数据信号、和第一和第二存储器地址信号进行逻辑AND操作，产生第一至第四存储器块输入信号。也就是说，在第一存储器块操作控制信号为“H”的周期内，存储器读控制信号、存储器写控制信号、第一至第四存储器写数据信号、和第一和第二存储器地址信号成为第一存储器块输入信号，且所有的第二至第四存储器块输入信号成为“L”。
从而，第一存储器块101中第一和第二存储器块地址信号的时序图是图4中的第七信号407，存储器块读控制信号的时序图是图4中的第八信号408，存储器块写控制信号的时序图是图4中的第九信号409，且第一至第四存储器块写数据信号的时序图是图4中的第十信号410。
注意，顺序标记第一和第二存储器块地址信号的电位，以表示第七信号407。以类似的方式，顺序标记第一至第四存储器块写数据信号的电位，以表示第十信号410。在存储器写周期期间存储在第一存储器块101中的数据在存储器读周期期间被读出。从而，第一存储器块读数据信号的时序图是图4中的第十一信号411。
同样，第二存储器块102中第一和第二存储器块地址信号的时序图是图4中的第十二信号412，存储器块读控制信号的时序图是图4中的第十三信号413，存储器块写控制信号的时序图是图4中的第十四信号414，且第一至第四存储器块写数据信号的时序图是图4中的第十五信号415。
注意，顺序标记第一和第二存储器块地址信号的电位，以表示第十二信号412。以类似的方式，顺序标记第一至第四存储器块写数据信号的电位，以表示第十五信号415。注意，在存储器写周期期间存储在第二存储器块102中的数据在存储器读周期期间被读出。从而，第二存储器块读数据信号的时序图是图4中的第十六信号416。
这里，图1中的输出信号控制电路107，当第一存储器块操作控制信号为“H”时选择第一存储器块输出信号；当第二存储器块操作控制信号为“H”时选择第二存储器块输出信号；当第三存储器块操作控制信号为“H”时选择第三存储器块输出信号；且当第四存储器块操作控制信号为“H”时选择第四存储器块输出信号；并且使所选的信号分别为第一至第四存储器读数据信号。在这种情况下，第一至第四存储器读数据信号的时序图是图4中的第十七信号417。
注意，在第一存储器块操作控制信号为“H”的周期内，所有的第二至第四存储器块输入信号都将为“L”。从而，第二至第四存储器块102至104中存储器块输入信号的电位等效于图3中存储器块等待周期172的电位。也就是说，第二至第四存储器块102至104中的功耗等于等待周期内的功耗。同样，在第二存储器块操作控制信号为“H”的周期中，第一、第三和第四存储器块输入信号全部是“L”。从而，第一、第三和第四存储器块101、103和104中输入信号的电位等效于图3中存储器块等待周期172的电位。也就是说，第一、第三和第四存储器块101、103和104中的功耗等于等待周期中的功耗。因此，至少整个存储器的四分之三恒定处于等待状态，且可以显著降低整个存储器的功耗。
通过具有如上所述的结构，仅改变包括要被从其读取或向其写入的存储单元的存储器块的输入信号，而不改变其它存储器块的输入信号。也就是说，除了包括该存储单元的存储器块之外的其它存储器块的功耗是等待周期中的功耗。具体地，在该实施例模式中一个实例的情况下，至少可以使整个存储器的四分之三处于与等待周期中的状态相似的状态。因而，可以显著降低整个存储器的功耗。注意，该存储器包括对称排列的存储器块。从而，可以缩短存储器阵列中读位线或写位线的布线长度；因此，可以使在对存储器块内的不同地址的存储单元数据进行数据读或写当中，电流消耗均匀一致，同时降低负载电容。
利用前文的结构，可以提供包括低且均匀一致的功耗的高容量存储器的高性能和低功耗的半导体器件。
(实施例模式2)
作为本发明中的安装到半导体器件上的存储器的第二个实施例模式，将参考图2、3和5至8，描述具有分级结构的存储器。图2是也用于实施例模式1的描述的存储器块的框图，且是本实施例模式中的第一级存储器块的框图。图3是也用于实施例模式1的描述的存储器块的时序图，且是本实施例模式中的第一级存储器块的时序图。图5是包含于本实施例模式中的存储器的存储器块的框图，且是第二级存储器块的框图。图6是本实施例模式中存储器的框图。图7是本实施例模式中的第二级存储器块的时序图。图8是本实施例模式中的存储器的时序图。
在该实施例模式中，描述了存储器具有6位(也就是，64字)的存储器地址信号和4位的存储器读/写数据信号，其中第二级存储器块包括四个第一级存储器块，且该存储器包括四个第二级存储器块的情形。通常，具有a位(a≥1)地址信号、b位(b≥1)存储器读数据信号和c位(c≥1)存储器写数据信号的存储器可以包括n级存储器块(n≥1)。
注意，由于实施例模式1中相同的描述可以应用到作为该本实施例模式中的第一级存储器块的图2中的存储器块200，并可应用到图3中示出的存储器块200的时序图，所以省略了它们的描述。
在图5中，该实施例模式中的第二级存储器块500包括第一至第四第一级存储器块501至504、第二级操作控制电路505、第二级输入信号控制电路506和第二级输出信号控制电路507。
这里，第一至第四第一级存储器块501至504是图2中的存储器块200。注意，第一第一级存储器块501的输入信号线是图5中的第一第一级存储器块输入信号线513，其是第一和第二存储器块地址信号线220和221、存储器块读控制信号线222、存储器块写控制信号线223和第一至第四存储器块写数据信号线244至247。而且，第一第一级存储器块501的输出信号线是图5中的第一第一级存储器块输出信号线517，其包括第一至第四存储器块读数据信号线240至243。
同样，第二至第四第一级存储器块502至504的输入信号线是图5中的第二至第四第一级存储器块输入信号线514至516，它们每个是第一和第二存储器块地址信号线220和221、存储器块读控制信号线222存储器块写控制信号线223、和第一至第四存储器块写数据信号线244至247。而且，第二至第四第一级存储器块502至504的输出信号线是图5中的第二至第四第一级存储器块输出信号线518至520，它们每个是第一至第四存储器块读数据信号线240至243。
第二级操作控制电路505具有这样的功能：从包括第一至第四第二级存储器块地址信号线的第二级存储器块地址总线信号线511提供的第一至第四第二级存储器块地址信号中的第三和第四第二级存储器块地址信号，产生要提供给包括第一至第四第二级存储器块操作控制信号线的第二级存储器块操作控制总线信号线512的第一至第四第二级存储器块操作控制信号。
例如，在第三第二级存储器块地址信号和第四第二级存储器块地址信号的电位的组合为“LL”的情况下，要被读或写的存储单元包含在第一第一级存储器块501中。而且，以类似的方式，在第三第二级存储器块地址信号和第四第二级存储器块地址信号的电位的组合分别为“LH”、“HL”和“HH”的情况下，要被读或写的存储单元分别包含在第二第一级存储器块502、第三第一级存储器块503和第四第一级存储器块504中。例如，当第三第二级存储器块地址信号为“L”且第四第二级存储器块地址信号为“H”时，要被读或写的存储单元包含在第二第一级存储器块502中。
而且，在第三第二级存储器块地址信号和第四第二级存储器块地址信号为“LL”的情况下，第一第二级存储器块操作控制信号将为“H”，而第二、第三和第四第二级存储器块操作控制信号都将为“L”。以类似的方式，在第三第二级存储器块地址信号和第四第二级存储器块地址信号为“LH”、“HL”和“HH”的情况下，第二、第三和第四第二级存储器块操作控制信号分别为“H”，同时其它第二级存储器块操作控制信号都为“L”。
第二级输入信号控制电路506具有这样的功能：从分别从第二级存储器块读控制信号线508、第二级存储器块写控制信号线509、包括第一至第四第二级存储器块写数据信号线的第二级存储器块写数据总线信号线510、第二级存储器块地址总线信号线511和第二级存储器块操作控制总线信号线512提供的第二级存储器块读控制信号、第二级存储器块写控制信号、第一至第四第二级存储器块写数据信号、第一和第二第二级存储器块地址信号和第一至第四第二级存储器块操作控制信号，产生要提供给第一至第四第一级存储器块输入信号线513至516的第一至第四第一级存储器块输入信号。
例如，在第一第二级存储器块操作控制信号为“H”的情况下，与第二级存储器块读控制信号、第二级存储器块写控制信号、第一至第四第二级存储器块写数据信号、以及第一和第二第二级存储器块地址信号相对应的电位将成为第一第一级存储器块输入信号。其间，第二、第三和第四第一级存储器块输入信号将具有独立于第二级存储器块读控制信号、第二级存储器块写控制信号、第二级存储器块写数据信号和第二级存储器块地址信号的值的恒定值。而且，以类似的方式，与第二级存储器块读控制信号、第二级存储器块写控制信号、第一至第四第二级存储器块写数据信号、以及第一和第二第二级存储器块地址信号相对应的电位，在第二第二级存储器块操作控制信号为“H”时成为第二第一级存储器块输入信号，在第三第二级存储器块操作控制信号为“H”时成为第三第一级级存储器块输入信号，且在第四第二级存储器块操作控制信号为“H”时成为第四第一级级存储器块输入信号。其间，其它第一存储器块输入信号将具有独立于第二级存储器块读控制信号、第二级存储器块写控制信号、第二级存储器块写数据信号和第二级存储器块地址信号的值的恒定值。
第二级输出信号电路507具有这样的功能：从由第一至第四第一级存储器块输出信号线517至520提供的第一至第四第一级存储器块输出信号和从第二级存储器块操作控制总线信号线512提供的第一至第四第二级存储器块操作控制信号，产生要提供给包括第一至第四第二级存储器块读数据信号线的第二级存储器块读数据总线信号线521的第一至第四第二级存储器块读数据信号。
例如，根据第一至第四第二级存储器块操作控制信号选择第一至第四第一级存储器块输出信号中的任一个，并经由缓冲器，将该存储器块输出信号提供给第二级存储器块读数据总线信号线521，作为第二级存储器块读数据信号。
图7是涉及第二级存储器块的输入/输出信号的时序图。图7中的第一至第四信号701至704分别是分别从图5中的第二级存储器块地址总线信号线511、第二级存储器块读控制信号线508、第二级存储器块写控制信号线509、和第二级存储器块写数据总线信号线510提供的第一至第四第二级存储器块地址信号、第二级存储器块读控制信号、第二级存储器块写控制信号、和第一至第四第二级存储器块写数据信号的时序图。注意，顺次标记第一至第四第二级存储器块地址信号的电位以表示第一信号701。以类似的方式，顺次标记第一至第四第二级存储器块写数据信号的电位以表示第四信号704。
这里，第二级存储器块写控制信号为“H”的周期，也就是，图7中的第一周期718，将成为第二级存储器块写周期。而且，第二级存储器块读控制信号为“H”的周期，也就是，图7中的第三周期720，将成为第二级存储器块读周期。此外，第二级存储器块读控制信号和第二级存储器块写控制信号都为“L”的周期，也就是，图7中的第二周期719，将成为第二级存储器块等待周期。
在第三第二级存储器块地址信号和第四第二级存储器块地址信号为“LL”的情况下，第一第二级存储器块操作控制信号变为“H”，且第二、第三和第四第二级存储器块操作控制信号都变为“L”。以类似的方式，在第三第二级存储器块地址信号和第四第二级存储器块地址信号为“LH”、“HL”和“HH”的情况下，第二、第三和第四第二级存储器块操作控制信号分别变为“H”，同时其它第二级存储器块操作控制信号变为“L”。从而，第一和第二第二级存储器块操作控制信号的时序图变得与图7中的第五和第六信号705和706的时序图相同。注意，虽然在图7中没有示出第三和第四第二级存储器块操作控制信号的时序图，但是它们恒定为“L”。
这里，图5中的第二级输入信号控制电路506，通过分别用第一第二、第三和第四第二级存储器块操作控制信号对第二级存储器块读控制信号、第二级存储器块写控制信号、第一至第四第二级存储器块写数据信号、和第一和第二第二级存储器块地址信号进行逻辑AND操作，产生第一至第四第一级存储器块输入信号。也就是说，在第一第一级存储器块操作控制信号为“H”的周期内，第二级存储器块读控制信号、第二级存储器块写控制信号、第一至第四第二级存储器块写数据信号、以及第一和第二第二级存储器块地址信号成为第一第一级存储器块输入信号，且所有的第二至第四第一级存储器块输入信号都成为“L”。
从而，第一第一级存储器块501中第一和第二第二级存储器块地址信号的时序图是图7中的第七信号707，第二级存储器块读控制信号的时序图是图7中的第八信号708，第二级存储器块写控制信号的时序图是图7中的第九信号709，且第一至第四第二级存储器块写数据信号的时序图是图7中的第十信号710。
注意，顺次标记第一和第二第二级存储器块地址信号的电位，以表示第七信号707。以类似的方式，顺次标记第一至第四第二级存储器块写数据信号的电位，以表示第十信号710。在第二级存储器块写周期期间存储在第一第一级存储器块501中的数据在第二级存储器块读周期期间被读出。从而，第一第二级存储器块读数据信号的时序图是图7中的第十一信号711。
以类似的方式，第二第一级存储器块502中第一和第二第二级存储器块地址信号的时序图是图7中的第十二信号712，第二级存储器块读控制信号的时序图是图7中的第十三信号713，第二级存储器块写控制信号的时序图是图7中的第十四信号714，且第一至第四第二级存储器块写数据信号的时序图是图7中的第十五信号715。
注意，顺次标记第一和第二第二级存储器块地址信号的电位，以表示第十二信号712。以类似的方式，顺次标记第一至第四第二级存储器块写数据信号的电位，以表示第十五信号715。注意，在第二级存储器块写周期期间存储在第二第一级存储器块502中的数据在第二级存储器块读周期期间被读出。从而，第二第二级存储器块读数据信号的时序图是图7中的第十六信号716。
这里，图5中的第二级输出信号控制电路507，当第一第二级存储器块操作控制信号为“H”时选择第一第一级存储器块输出信号；当第二第二级存储器块操作控制信号为“H”时选择第二第一级存储器块输出信号；当第三第二级存储器块操作控制信号为“H”时选择第三第一级存储器块输出信号；且当第四第二级存储器块操作控制信号为“H”时选择第四第一级存储器块输出信号；并且分别使第一至第四第一级存储器块输出信号为第一至第四第二级存储器块读数据信号。在这种情况下，第一至第四第二级存储器块读数据信号的时序图是图7中的第十七信号717。
注意，在第一第一级存储器块操作控制信号为“H”的周期内，所有的第二至第四第一级存储器块输入信号都将为“L”。第二至第四第一级存储器块502至504中块输入信号的电位等效于图3中存储器块等待周期172的电位。也就是说，第二至第四第一级存储器块502至504中的功耗等于等待周期内的功耗。以类似的方式，在第二第一级存储器块操作控制信号为“H”的周期中，第一、第三和第四第一级存储器块输入信号全部是“L”。第一、第三和第四第一级存储器块501、503和504中输入信号的电位等于图3中存储器块等待周期172的电位。也就是说，第一、第三和第四第一级存储器块501、503和504中的功耗等于等待周期中的功耗。从而，在第二级存储器块500中，整个存储器块的至少四分之三恒定处于等待状态，且可以显著降低整个存储器的功耗。
在图6中，本实施例模式中的存储器600包括第一至第四第二级存储器块601至604、操作控制电路605、输入信号控制电路606和输出信号控制电路607。这里，第一至第四第二级存储器块601至604是图5中的第二级存储器块500。换句话说，本实施例模式的存储器600包括多个第二级存储器块500，每个具有与存储器600自身相同的框图。
注意，第一第二级存储器块601的输入信号线是图6中的第一第二级存储器块输入信号线613，该输入信号线是图5中的第二级存储器块地址总线信号线511、第二级存储器块读控制信号线508、第二级存储器块写控制信号线509、和第二级存储器块写数据总线信号线510。而且，第一第二级存储器块601的输出信号线是图6中的第一第二级存储器块输出信号线617，该输出信号线是图5中的第二级存储器块读数据总线信号线521。
以类似的方式，第二至第四第二级存储器块602至604的输入信号线是图6中的第二至第四第二级存储器块输入信号线614至616，它们每个是图5中的第二级存储器块地址总线信号线511、第二级存储器块读控制信号线508、第二级存储器块写控制信号线509、和第二级存储器块写数据总线信号线510。而且，第二至第四第二级存储器块602至604的输出信号线是图6中的第二至第四第二级存储器块输出信号线618至620，它们每个是图5中的第二级存储器块读数据总线信号线521。
操作控制电路605具有这样的功能：从包括第一至第四存储器地址信号线的存储器地址总线信号线611提供的第一至第六存储器地址信号中的第五和第六存储器地址信号，产生要提供给包括第一至第四存储器块操作控制信号线的存储器块操作控制总线信号线612的第一至第四存储器块操作控制信号。
例如，在第五存储器地址信号和第六存储器地址信号为“LL”的情况下，要被读或写的存储单元包含在第一第二级存储器块601中。而且，以类似的方式，在第五存储器地址信号和第六存储器地址信号为“LH”、“HL”和“HH”的情况下，要被读或写的存储单元分别包含在第二第二级存储器块602、第三第二级存储器块603、和第四第二级存储器块604中。
这里，在第五存储器地址信号和第六存储器地址信号为“LL”、“LH”、“HL”和“HH”的情况下，第一、第二、第三和第四存储器块操作控制信号分别为“H”，同时其它存储器块操作控制信号都将为“L”。例如，在第五存储器地址信号和第六存储器地址信号的电位都为“L”的情况下，第一存储器块操作控制信号将为“H”，而其余的第二至第四存储器块操作控制信号将为“L”。
输入信号控制电路606具有这样的功能：从分别由存储器读控制信号线608、存储器写控制信号线609、包括第一至第四存储器写数据信号线的存储器写数据总线信号线610、存储器地址总线信号线611、和存储器块操作控制总线信号线612提供的存储器读控制信号、存储器写控制信号、第一至第四存储器写数据信号、第一和第二存储器地址信号、和第一至第四第二级存储器块操作控制信号，产生要被提供给第一至第四第二级存储器块输入信号线613至616的第一至第四第二级存储器块输入信号。
例如，在第一存储器块操作控制信号线为“H”的情况下，与存储器读控制信号、存储器写控制信号、第一至第四存储器写数据信号、第一和第二存储器地址信号相对应的电位，变为第一第二级存储器块输入信号。其间，第二、第三和第四第二级存储器块输入信号将具有独立于所述存储器读控制信号、存储器写控制信号、存储器写数据信号、和存储器地址信号的值的恒定值。而且，以类似的方式，例如，与存储器读控制信号、存储器写控制信号、第一至第四存储器写数据信号、以及第一和第二存储器地址信号相对应的电位，当第二存储器块操作控制信号为“H”时是第二第二级存储器块输入信号，当第三存储器块操作控制信号为“H”时是第三第二级存储器块输入信号，且当第四存储器块操作控制信号为“H”时是第四第二级存储器块输入信号。其间，其它第二级存储器块输入信号具有独立于所述存储器读控制信号、存储器写控制信号、存储器写数据信号和存储器地址信号的值的恒定值。
输出信号控制电路607具有这样的功能：从由第一至第四第二级存储器块输出信号线617至620提供的第一至第四第二级存储器块输出信号和从存储器块操作控制总线信号线612提供的第一至第四存储器块操作控制信号，产生要提供给包括第一至第四存储器读数据信号线的存储器读数据总线信号线621的第一至第四存储器读数据信号。
例如，根据第一至第四存储器块操作控制信号选择第一至第四第二级存储器块输出信号中的一个，并经由缓冲器，将块输出信号提供给存储器读数据总线信号线621，作为存储器读数据信号。
图8是涉及本发明的实施例模式中的存储器的输入/输出信号的时序图。分别从图6中的存储器地址总线信号线611、存储器读控制信号线608、存储器写控制信号线609、和存储器写数据总线信号线610提供的第一至第六存储器地址信号、存储器读控制信号、存储器写控制信号、和第一至第四存储器写数据信号的时序图，分别是图8中的第一至第四信号801至804。注意，顺次标记第一至第六存储器地址信号的电位以表示第一信号801。同样，顺次标记第一至第四存储器写数据信号的电位以表示第四信号804。
这里，存储器写控制信号为“H”的周期，也就是，图8中的第一周期818，将成为存储器写周期。而且，存储器读控制信号为“H”的周期，也就是，图8中的第三周期820，将成为存储器读周期。此外，存储器读控制信号和存储器写控制信号都为“L”的周期，也就是，图8中的第二周期819，将成为存储器等待周期。
在第五存储器地址信号和第六存储器地址信号为“LL”的情况下，第一存储器块操作控制信号变为“H”，且第二、第三和第四存储器块操作控制信号都变为“L”。以类似的方式，在第五存储器地址信号和第六存储器地址信号为“LH”、“HL”和“HH”的情况下，第二、第三和第四存储器块操作控制信号分别变为“H”，同时其它存储器块操作控制信号变为“L”。从而，第一和第二存储器块操作控制信号的时序图变得与图8中的第五和第六信号805和806的时序相同。注意，虽然在图8中没有示出第三和第四存储器块操作控制信号的时序图，但是它们恒定为“L”。
这里，图6中的输入信号控制电路606，通过分别用第一、第二、第三和第四存储器块操作控制信号对存储器读控制信号、存储器写控制信号、第一至第四存储器写数据信号、和第一至第四存储器地址信号进行逻辑AND操作，产生第一至第四第二级存储器块输入信号。也就是说，在第一存储器块操作控制信号为“H”的周期内，存储器读控制信号、存储器写控制信号、第一至第四存储器写数据信号、和第一至第四存储器地址信号成为第一第二级存储器块输入信号，且所有的第二至第四第二级存储器块输入信号成为“L”。
从而，第一第二级存储器块601中第一至第四存储器块地址信号的时序图是图8中的第七信号807，第二级存储器块读控制信号的时序图是图8中的第八信号808，第二级存储器块写控制信号的时序图是图8中的第九信号809，且第一至第四第二级存储器块写数据信号的时序图是图8中的第十信号810。
注意，顺次标记第一至第四第二级存储器块地址信号的电位，以表示第七信号807。以类似的方式，顺次标记第一至第四第二级存储器块写数据信号的电位，以表示第十信号810。在存储器写周期期间存储在第一第二级存储器块601中的数据在存储器读周期期间被读出。从而，第一第二级存储器块读数据信号的时序图是图8中的第十一信号811。
以类似的方式，第二第二级存储器块602中第一至第四第二级存储器块地址信号的时序图是图8中的第十二信号812，第二级存储器块读控制信号的时序图是图8中的第十三信号813，第二级存储器块写控制信号的时序图是图8中的第十四信号814，且第一至第四第二级存储器块写数据信号的时序图是图8中的第十五信号815。
注意，顺次标记第一至第四第二级存储器块地址信号的电位，以表示第十二信号812。以类似的方式，顺次标记第一至第四第二级存储器块写数据信号的电位，以表示第十五信号815。注意，在存储器写周期期间存储在第二第二级存储器块602中的数据在存储器读周期期间被读出。从而，第二第二级存储器块读数据信号的时序图是图8中的第十六信号816。
这里，图6中的输出信号控制电路607，当第一存储器块操作控制信号为“H”时选择第一第二级存储器块输出信号；当第二存储器块操作控制信号为“H”时选择第二第二级存储器块输出信号；当第
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存储器块操作控制信号为“H”时选择第三第二级存储器块输出信号；且当第四存储器块操作控制信号为“H”时选择第四第二级存储器块输出信号；并且分别使第一至第四第二级存储器块输出信号为第一至第四存储器读数据信号。在这种情况下，第一至第四存储器读数据信号的时序图是图8中的第十七信号817。
注意，在第一第二级存储器块操作控制信号为“H”的周期内，所有的第二至第四第二级存储器块输入信号都将为“L”。从而，第二至第四第二级存储器块602至604中第二级存储器块输入信号的电位等效于图7中第二级存储器块等待周期719的电位。也就是说，第二至第四第二级存储器块602至604中的功耗等于等待周期内的功耗。同样，在第二第二级存储器块操作控制信号为“H”的周期中，第一、第三和第四第二级存储器块输入信号全部是“L”。从而，第一、第三和第四第二级存储器块601、603和604中输入信号的电位等效于第二级存储器块等待周期719的电位。也就是说，第一、第三和第四第二级存储器块601、603和604中的功耗等于等待周期中的功耗。因此，整个存储器600的至少四分之三恒定处于等待状态，且可以显著降低整个存储器的功耗。
此外，如先前提到的，在每个第二级存储器块中，整个存储器块的至少四分之三恒定处于等待状态。因而，整个存储器600的至少六分之五恒定处于等待状态，且可以显著降低整个存储器的功耗。
通过具有如上所述的结构，仅改变了包括要被读或写的存储单元的存储器块的输入信号，没有改变其它存储器块的输入信号。也就是说，除了包括该存储单元的存储器块之外的其它存储器块的功耗是等待周期中的功耗。具体地，在本实施例模式中一个实例的情况下，可以使整个存储器的至少六分之五处于与等待周期中的状态相同的状态。因而，可以显著降低整个功耗。注意，该存储器包括对称排列的存储器块。从而，可以缩短存储阵列中读位线或写位线的布线长度；因此，可以使在对存储器块内的不同地址的存储单元进行数据读或写当中，电流消耗均匀一致，同时降低负载电容。
利用前述的结构，可以提供包括低且均匀一致的功耗的高容量存储器的高性能且低功耗的半导体器件。
[实施例1]
在本实施例中，参考图9A至9D，描述安装到本发明的半导体器件上的存储器的一个实例。图9A和9B分别是在安装到本发明的半导体器件上的存储器为SRAM(静态RAM)的情况下存储单元和行RW电路的实例。而且，图9C和9D分别是在安装到本发明的半导体器件上的存储器为掩模ROM的情况下存储单元和行RW电路的实例。
首先，描述本发明的存储器包括图9A中的存储单元和图9B中的行RW电路的情况。
在图9A中，存储单元包括字信号线901、第一和第二位信号线902和903、第一和第二开关晶体管904和905、以及第一和第二反相器906和907。每个第一和第二开关晶体管904和905的栅电极电连接到字信号线901。而且，第一和第二开关晶体管904和905的漏电极分别电连接到第一和第二位信号线902和903。第一反相器906的输入端、第二反相器907的输出端、以及第一开关晶体管904的源电极彼此电连接。第二反相器907的输入端、第一反相器906的输出端、以及第二开关晶体管905的源电极彼此电连接。锁存器908包括第一和第二反相器906和907。
注意，图9A中示出的存储单元对应于图2中的第一至第十六存储单元204至219的每一个。注意，字信号线901整体地表示写字信号线和读字信号线。而且，读位信号线和写位信号线也是整体地表示的，且第一和第二位信号线902和903是提供正信号和负信号的一对信号线。
在图9B中，行RW电路包括第一和第二位信号线902和903、读出放大器911、第一和第二晶体管912和913、反相器914、读控制信号线915、读数据信号线916、写控制信号线917、写数据信号线918和反相写数据信号线919。
读出放大器911电连接到第一和第二位信号线902和903、读控制信号线915、和读数据信号线916。第一和第二晶体管912和913的栅电极电连接到写控制信号线917，它们的漏电极分别电连接到第一和第二位信号线902和903，且它们的源电极分别电连接到写数据信号线918和反相写数据信号线919。反相器914的输入端和输出端分别电连接到写数据信号线918和反相写数据信号线919。
图9B中示出的行RW电路对应于图2中RW电路203中的一行。注意，读位信号线和写位信号线整体地表示，且第一和第二位信号线902和903是提供正信号和负信号的一对信号线。
读出放大器911在读控制信号线915的电位为“H”时操作，并且具有以下的功能：通过分别从第一位信号线902和第二位信号线903提供的第一位信号和第二位信号之间的微小电位差，高速检测第一和第二位信号每个的电位，并向读数据信号线916提供读数据信号。而且，从写数据信号线918提供的写数据信号通过反相器914提供给反相写数据信号线919，作为反相写数据信号。
接下来，描述该存储器的操作。
描述存储器写操作。首先，提供给图9B中的写控制信号线917的写控制信号将为“H”。接下来，从写数据信号线918提供写数据信号。这里，作为例子，信号为“H”。此时，从反相写信号线919提供的反相写数据信号变为“L”。该写数据信号经由第一晶体管912被提供给第一位信号线902作为第一位信号，并变为“H”；且反相写数据信号经由第二晶体管913被提供给第二位信号线903作为第二位信号，并变为“L”。
随后，提供给图9A中的字信号线901的字信号将为“H”。此时，在锁存器908中，输入到第一反相器906以及从第二反相器907输出的是“H”，从第一反相器906输出以及输入到第二反相器907的是“L”，由此完成了对存储单元的数据写入。
接下来，描述存储器读操作。首先，提供给图9B中示出的写控制信号线917的写控制信号将为“L”，且第一和第二位信号线902和903的电位处于浮置状态。随后，提供给字信号线901的字信号为“H”。此时，在锁存器908中保持的电位被提供给第一和第二位信号线902和903，作为第一和第二位信号。例如，在锁存器908中，当为“H”的数据存储在第一反相器906的输入和第二反相器907的输出，且为“L”的数据存储在第一反相器906的输出和第二反相器907的输入时，第一和第二位信号分别为“H”和“L”。这里，提供给读控制信号线915的读控制信号为“H”。此时，“H”由读出放大器911提供给读数据信号线916，作为读数据信号。也就是说，读出了数据。
随后，描述本发明的存储器包括图9C中的存储单元和图9D中的行RW电路的情况。
在图9C中，存储单元包括字信号线921、位信号线922和存储器晶体管923。存储器晶体管923的栅电极电连接到字信号线921。存储器晶体管923的漏电极电连接到位信号线922。存储器晶体管923的源电极电连接到地线。注意，在图9C中，示出了数据“L”存储在存储单元中的实例。在存储了数据“H”的实例中，存储器晶体管923的源电极可以处于浮置状态。也就是说，根据存储器晶体管923的源电极是否电连接到地线，可以存储数据“L”或数据“H”。
注意，图9C中示出的存储单元对应于图2中的第一至第十六存储单元204至219中的每一个。然而，由于该存储单元不具有写功能，所以没有写字信号线或写位信号线。
在图9D中，行RW电路包括位信号线922、锁存器电路931、晶体管932、读数据信号线933和读控制信号线934。
锁存器931电连接到位信号线922和读数据信号线933。晶体管932的栅电极、源电极和漏电极分别电连接到读控制信号线934、电源线和位信号线922。
注意，图9D中示出的行RW电路对应于图2中RW电路203中的一行。然而，由于该行RW电路不具有写功能，所以没有写数据信号线或写控制信号线。
接下来，描述该存储器的操作。
首先，提供给图9D中示出的读控制信号线934的读控制信号将为“L”。此时，电位“H”从晶体管932提供给位信号线922，且位信号线922的电位变为“H”。而且，“H”被存储在锁存器电路931中。此外，将“H”提供给读数据信号线933，作为读数据信号。随后，读控制信号将为“H”。此时，位信号线922的电位通过锁存器电路931保持为“H”。而且，读数据信号保持为“H”。
然后，提供给图9C中示出的字信号线921的字信号将为“H”。此时，“L”从存储器晶体管923提供给位信号线922，作为位信号。从而，“L”存储在锁存器电路931中，且读数据信号也变为“L”。
注意，这里示出了数据“L”存储在存储单元中的实例。在数据“H”存储在存储单元中的情况下，当提供给字信号线921的字信号为“H”时，存储器晶体管923不具有驱动位信号的能力。也就是说，“H”保持存储在锁存器电路931中，且读数据也保持为“H”。换句话说，读出了数据。
利用前述结构，可以提供高性能、低功耗的半导体器件，其包括具有低且均匀一致的功耗的高容量存储器。
[实施例2]
在本实施例中，参考图10描述安装到本发明的半导体器件上的存储器的布置实例。图10是安装到本发明的半导体器件上的存储器包括四个存储器块情况的一个布置实例。
在图10中，存储器1000包括第一至第四存储器块1001至1004、控制电路1005、存储器输入/输出总线信号线1006、和第一至第四存储器块输入/输出总线信号线1007至1010。这里，存储器输入/输出总线信号线1006是整体地表示存储器1000的输入信号线和输出信号线的信号线。例如，其是整体地表示图1中存储器100的存储器读控制信号线108、存储器写控制信号线109、存储器写数据总线信号线110、存储器地址总线信号线111、和存储器读数据总线信号线121的信号线。而且，第一至第四存储器块输入/输出总线信号线1007至1010每个是整体地表示第一至第四存储器块1001至1004每个的输入信号线和输出信号线的信号线。例如，每个信号线整体地表示图1中的存储器100的第一至第四存储器块输入信号线113至116和第一至第四存储器块输出信号线117至120。
控制电路1005整体地表示除了存储器块之外的电路。例如，在图1中的存储器100中，其是整体地表示操作控制电路105、输入信号控制电路106和输出信号控制电路107的电路。
在图10中，第二存储器块1002与第一存储器块1001关于垂直轴轴对称布置。而且，第三存储器块1003与第一存储器块1001关于水平轴轴对称布置。此外，第四存储器块1004与第一存储器块1001点对称布置。
从而，通过布置第一至第四存储器块1001至1004，第一至第四存储器块输入/输出总线信号线1007至1010可以具有近似相等的长度。也就是说，可以使加载到每个存储器块输入/输出总线信号线上的电容彼此近似相等。因此，当对每个存储器块进行数据读和数据写时，可以使每个存储器块输入/输出总线信号线充电和放电中的功耗彼此近似相等。
在安装有存储器的半导体器件的设计中，需要进行电源分配且需要散热手段。也就是说，在功耗根据要被读或写的存储单元的物理地址而不同的情况下，设计成本就增加了。同时，在安装有本实施例的存储器的半导体器件中，可以降低功耗而与存储单元的物理地址无关。
注意，本实施例的存储器可以具有分级结构。也就是说，图10中的第一至第四存储器块1001至1004每个可以是包括多个第一级存储器块的第二级存储器块。在这种情况下，第一至第四第一级存储器块可以用与图10中存储器1000的第一至第四存储器块1001至1004相似的方式排列。
而且，通常，存储器可以具有n(n≥2)级。也就是说，该存储器可以包括第n级存储器块，且第m级(2≤m≤n)存储器块可以包括第(m-1)级存储器块。在这种情况下，对于第m级存储器块，第一至第四第(m-1)级存储器块可以用与图10中存储器1000的第一至第四存储器块1001至1004相似的方式排列。
注意，即使级数增加，通过对称排列存储器块，也可以使功耗在整个存储器上接近均匀一致，而与要被读或写的存储单元的物理地址无关。
利用前述的结构，可以提供高性能、功耗低的半导体器件，其包括具有低且均匀一致的功耗的高容量存储器。
[实施例3]
本发明的存储器可以用于配备有存储器的各种领域的电子设备。也就是说，本发明包括配备有存储器的电子设备。例如，作为应用本发明的存储器的电子设备，可以给出：例如摄影机或数码相机的照相机；护目镜型显示器(头部安装的显示器)；导航系统；声音再现系统(车载音频系统，音频部件等)；计算机；游戏机；便携式信息终端(移动计算机，移动电话，便携游戏机，电子书等)；配备有记录媒质的图像再现设备(具体地，可以再现记录媒质如DVD(数字化视频光盘)且配备有可以显示图像的显示器的设备)；等等。在图11A至11E中示出了这种电子设备的具体实例。
图11A和11B示出了数字照相机。图11B是图11A中照相机的后视图。该数字照相机包括外壳2111、显示部分2112、镜头2113、操作键2114和快门按钮2115。该数字照相机还包括可以取出的非易失性存储器2116，且由该数字照相机获取的数据存储在该存储器2116中。本发明的存储器可以应用于该非易失性存储器2116。
而且，图11C示出了便携式电话，其是便携式信息终端的一个典型例子。该便携式电话包括外壳2121、显示部分2122、操作键2123等。而且，该便携式电话包括可以取出的非易失性存储器2125，并且例如便携式电话的电话号码、图像、音乐数据等的数据可以存储在该存储器2125中，且可再现。本发明的存储器可以用于该存储器2125。
此外，图11D示出了数字播放器，其是声音再现设备的典型实例。图11D中示出的数字播放器包括主体2130、显示部分2131、存储器部分2132、操作部分2133、耳机2134等。注意，耳机2134可以用头戴受话器或无线耳机代替。本发明的存储器可以用于存储器部分2132。例如，通过利用具有20到200千兆字节(GB)存储容量的大容量存储器操作操作部分2133，可以记录和再现图像或音频(音乐)。注意，可以通过在黑背景上显示白色字符来抑制显示部分2131的功耗。在便携式音频设备中这是特别有效的。而且，存储器部分2132可以是能够取出的类型。
图11E示出了电子书(还称为电子纸)。该电子书包括主体2141、显示部分2142、操作键2143和存储器部分2144。而且，调制解调器可以整合在主体2141中，或者该电子书可以形成为能够无线地发送和接收信息。对于存储器部分2144，可以使用利用本发明形成的非易失性半导体存储器件。例如，通过利用具有20到200千兆字节(GB)存储容量的NAND型非易失性存储器来操作操作键2143，可以记录和再现图像或音频(音乐)。注意，存储器部分2144可以是能够取出的类型。
如上所述，本发明的应用范围极其广泛，本发明可以用于包括存储器的各种领域的电子设备。由于本发明的存储器是高容量的，且具有低功耗，所以使得能够在用电池驱动的电子设备中携带大量的数据，不会影响电池的驱动时间，所述电子设备诸如图11A至11E所示出的电子设备。
[实施例4]
在本实施例中，将参考图12A至14B，描述形成静态RAM(SRAM)的实例，该SRAM是包含于本发明的半导体器件的一个部件。
图12A中示出的半导体层1510和1511优选利用硅或包含硅作为成分的结晶半导体形成。例如，使用通过激光退火使硅膜结晶而获得的多晶硅、单晶硅等。可选地，可以采用金属氧化物半导体、非晶硅或呈现出半导体特性的有机半导体。
无论如何，在具有绝缘表面的衬底的整个表面上或其部分(具有比设置为晶体管的半导体区的区域更大面积的区域)上，形成首先形成的半导体层。然后，通过光刻技术在半导体层上方形成掩模图案。通过利用该掩模图案对该半导体层进行蚀刻处理，形成半导体层1510和1511，它们是岛状的，每个包括TFT的源区、漏区和沟道形成区。考虑到布局的适当性而确定半导体层1510和1511的形状。
图12A中示出的用来形成半导体层1510和1511的光掩模具有图12B中示出的掩模图案1520。该掩模图案1520根据用于光刻步骤的抗蚀剂是正型还是负型而有所不同。在使用正型抗蚀剂的情况下，图12B中示出的掩模图案1520形成为光屏蔽部分。掩模图案1520具有移除了顶点A的多边形形状。而且，弯曲部分B具有弯曲形状，使其拐角部不具有直角。在该光掩模图案中，例如，在该图案的拐角部中移除了具有10μm或更小的边的正三角形。
使图12B中示出的掩模图案1520的形状反映在图12A中示出的半导体层1510和1511上。在该情况下，可以转移与掩模图案1520的形状相似的形状，但是转移的形状可以是具有比掩模图案1520的形状更圆的拐角部分的形状。换句话说，相比掩模图案1520的形状，该形状可以是更平滑的图案形状，具有圆形的部分。
在半导体层1510和1511上，形成至少部分包括氧化硅或氮化硅的绝缘层。形成该绝缘层的一个目的是形成栅绝缘层。然后，如图13A所示，形成栅极布线1612、1613和1614，以与该半导体层部分交叠。形成栅极布线1612以对应于半导体层1510，形成栅极布线1613以对应于半导体层1510和1511，且形成栅极布线1614以对应于半导体层1510和1511。通过形成金属层或具有高导电性的半导体层，然后利用光刻技术将其在绝缘层上成形，从而形成栅极布线。
用来形成该栅极布线的光掩模具有图13B中示出的掩模图案1621。从该掩模图案1621的拐角部分，移除具有10μm或更小的边的正三角形或边长为布线宽度的1/5到1/2的三角形。使图13B中示出的掩模图案1621的形状反映在图13A中示出的栅极布线1612、1613和1614上。在该情况下，可以转移与掩模图案1621的形状相似的形状，但是转移的形状可以是具有比掩模图案1621的形状更圆的拐角部分的形状。换句话说，相比掩模图案1621的形状，栅极布线的形状可以是更平滑的图案形状，具有圆形的部分。也就是说，栅极布线1612、1613和1614每个的拐角部分进行了倒圆角，使得移除了1/5到1/2的布线宽度。因而，凸的部分抑制了在用等离子体进行干法蚀刻时由于异常的电气放电导致产生细小粉末，并且即使产生了这种细小粉末，在进行清洗时凹的部分也清洗掉了容易聚集在拐角处的细小粉末，所以可以实现生产率的极大提高。
层间绝缘层是在栅极布线1612、1613和1614之后形成的层。该层间绝缘层是利用例如氧化硅的无机绝缘材料或使用聚酰亚胺、丙烯酸树脂等的有机绝缘材料形成的。在该层间绝缘层和栅极布线1612、1613和1614之间，可以提供氮化硅、氮氧化硅等的绝缘层。而且，也可以提供在层间绝缘层的上方氮化硅、氮氧化硅等的绝缘层。该绝缘层可以防止对TFT不利的半导体层或栅绝缘层被例如外来金属离子或湿气的杂质污染。
在该层间绝缘层中，在预定的位置形成开口部分。例如，提供开口部分，对应于栅极布线或处于下层的半导体层。形成由单层的金属或金属化合物或由多层的金属或金属化合物形成的布线层，以利用光刻技术形成的掩模图案通过蚀刻工艺使其具有规定的图案。然后，如图14A所示，形成布线1715至1720，使得与半导体层部分交叠。该布线连接特定的元件。该布线并不直线连接特定的元件，因为布局的限制，存在弯曲部分。而且，在接触部分或在其它区域中布线宽度改变。在接触区域中，在接触孔与布线宽度一样大或比布线宽度更大的情况下，改变布线宽度，使其在接触部分中更宽。
用来形成这些布线1715至1720的光掩模具有图14B中示出的掩模图案1722。还在这种情况下，从每个布线的拐角部分移除了具有10μm或更小边的正三角形或边长为布线宽度的1/5到1/2的三角形，以便拐角部分具有圆形的图案。拐角部分进行了倒圆角，使得移除了1/5到1/2的布线宽度。通过这种布线，由于凸的部分抑制了在用等离子体进行干法蚀刻时由于异常的电气放电导致产生细小粉末，并且即使产生了这种细小粉末，在进行清洗时凹的部分清洗掉了容易聚集在拐角处的细小粉末，所以可以实现生产率的极大提高。通过使布线的拐角部分变圆，它们能更容易导电。此外，用许多平行布线，非常方便清洗掉灰尘。
在图14A中，形成n沟道薄膜晶体管1721至1724和p沟道薄膜晶体管1725和1726。n沟道薄膜晶体管1723和p沟道薄膜晶体管1725形成反相器，而n沟道薄膜晶体管1724和p沟道薄膜晶体管1726也形成反相器。包括这六个薄膜晶体管的电路形成SRAM。在这些薄膜晶体管之上的层中，可以形成氮化硅、氧化硅等的绝缘层。
通过如上的这种结构，可以提供低功率的高性能半导体元件，具有更轻的重量和更低的成本。
[实施例5]
在本实施例中，参考图15至16E，描述形成本发明的半导体器件的晶体管。
形成本发明的半导体器件的晶体管可以包括薄膜晶体管(TFT)，代替形成在单晶硅衬底上的MOS晶体管。图15是示出形成这种电路的薄膜晶体管的截面结构的图。在图15中，示出了n沟道薄膜晶体管1821、n沟道薄膜晶体管1822、电容器1824、电阻1825和p沟道薄膜晶体管1823。每个薄膜晶体管包括半导体层1805、绝缘层1808和栅电极1809。栅电极1809由第一导电层1803和第二导电层1802的叠层结构形成。而且，还可以参考图16A至16E，图16A至16E分别是图15中示出的n沟道薄膜晶体管1821、n沟道薄膜晶体管1822、电容器1824、电阻器1825和p沟道薄膜晶体管1823的顶视图。
在图15中的n沟道薄膜晶体管1821中，在半导体层1805中栅电极的两侧上形成杂质区1807。杂质区1807还称为低浓度漏区(LDD)，且掺杂浓度低于形成为源区或漏区的杂质区1806的杂质浓度，所述源区或漏区形成与布线1804接触。在n沟道薄膜晶体管1821的情况下，将磷等加入到杂质区1806和杂质区1807作为n型杂质。形成LDD，用来抑制热电子退化或短沟道效应。
如图16A所示，在n沟道薄膜晶体管1821的栅电极1809中，形成第一导电层1803，以扩展经过第二导电层1802的两侧。在这种情况下，第一导电层1803的膜厚度比第二导电层的膜厚度薄。第一导电层1803的厚度是使在10到100kV的电场中加速的离子颗粒可以穿过的厚度。形成杂质区1807，以与栅电极1809的第一导电层1803交叠。换句话说，形成与栅电极1809交叠的LDD区。在这种结构中，用第二导电层1802作为掩模，通过穿过第一导电层1803将赋予一种导电类型的杂质加入到半导体层1805，以自对准的方式形成杂质区1807。也就是说，以自对准的方式形成与栅电极交叠的LDD。
两侧上具有LDD的薄膜晶体管应用到用于电源电路的整流TFT或形成用于逻辑电路的传输门(也称为模拟开关)的薄膜晶体管。对于这种TFT，因为正和负电压都施加到源电极或漏电极上，所以优选在栅电极的两侧上提供LDD。
而且，在利用第二导电层1802形成栅极布线的情况下，可以图案化第一导电层1803，以便第一导电层1803的一侧与第二导电层1802的一侧对准，并且第一导电层1803的另一侧与第二导电层1802的另一侧对准。结果，可以形成精细的栅极布线。而且，不必以自对准的方式形成与栅电极交叠的LDD。
在图15的n沟道薄膜晶体管1822中，在半导体层1805中栅电极的一侧上形成以比杂质区1806的杂质浓度低的浓度掺杂的杂质区1807。如图16B所示，在n沟道薄膜晶体管1822的栅电极1809中，形成第一导电层1803，扩展经过第二导电层1802的一侧。同样，还在这种情况下，用第二导电层1802作为掩模，通过穿过第一导电层1803加入赋予一种导电类型的杂质，可以以自对准的方式形成LDD。
在一侧上具有LDD的薄膜晶体管可以应用于仅正电压或负电压施加在源电极和漏电极之间的薄膜晶体管。具体地，其可以应用于形成例如反相器电路、NAND电路、NOR电路或锁存器电路的逻辑门的薄膜晶体管；或应用于形成例如读出放大器、恒压产生电路或VCO的模拟电路的薄膜晶体管。
在图15中，通过用第一导电层1803和半导体层1805将绝缘层1808夹在中间形成电容器1824。用来形成电容器1824的半导体层1805包括杂质区1810和1811。杂质区1811形成在半导体层1805中与第一导电层1803交叠的位置中。杂质区1810形成与布线1804的接触。杂质区1811可以通过透过第一导电层1803加入赋予第一导电类型的杂质来形成；因此，杂质区1810和1811的杂质浓度可以相同或不同。无论在哪种情况下，由于电容器1824中的半导体层1805用作电极，所以优选通过加入赋予一种导电类型的杂质来降低半导体层1805的电阻。此外，如图16C所示，通过利用第二导电层1802作为辅助电极，第一导电层1803可以完全用作电极。以这种方式，通过形成第一导电层1803和第二导电层1802相结合的复合电极结构，可以以自对准的方式形成电容器1824。
该电容器用作包含在无线芯片的电源电路中的存储电容器或包含在后面实施例6中描述的谐振电路中的谐振电容器。特别地，谐振电容器需要用作与电容器两端之间的电压为正还是负无关的电容，因为在两端之间正电压和负电压都施加。
在图16D中，电阻器1825由第一导电层1803形成。由于第一导电层1803形成大约30到150nm的厚度，所以可以通过适当设定第一导电层1803的宽度和长度来形成该电阻器。
该电阻器用于包含在之后在实施例6中描述的无线芯片的调制/解调电路中的电阻负载。而且，在通过VCO等控制电流的情形中，该电阻器也可以用作负载。该电阻器可以由包含高浓度杂质元素的半导体层或薄金属层形成。金属层是优选的，因为电阻变化可以很小，这是由于与其电阻值取决于膜厚度、膜质量、杂质浓度、激活率等的半导体层相反，金属层的阻值由很少的参数决定，例如膜厚度和膜质量。
在图16E中，p沟道薄膜晶体管1823包括在半导体层1805中的杂质区1812。该杂质区1812形成源区和漏区，其形成与布线1804的接触。栅电极1809的结构是第一导电层1803和第二导电层1802交叠的结构。p沟道薄膜晶体管1823具有没有提供LDD的单漏(singledrain)结构。在形成p沟道薄膜晶体管1823时，硼等作为赋予p型的杂质被加入到杂质区1812中。可选地，通过向杂质区1812中加入磷，形成了具有单漏结构的n沟道薄膜晶体管。
可以通过在微波激发、电子温度小于或等于2eV、离子能量小于或等于5eV和电子密度在1×1011至1×1013cm3范围的情况下的高密度等离子体处理，对半导体层1805和起栅绝缘层作用的绝缘层1808中的一个或两个进行氧化或氮化。此时，通过在衬底温度设定在300至450℃情况下，在氧气氛(例如，O2、N2O等)或氮气氛(例如，N2、NH3等)中处理该层，可以降低半导体层1805和起栅极绝缘层作用的绝缘层1808之间的界面的缺陷水平。通过对起栅极绝缘层作用的绝缘层1808进行这种处理，可以使起栅极绝缘层作用的绝缘层1808变得致密。也就是说，可以抑制缺陷电荷的产生，并由此可以抑制晶体管阈值电压的波动。另外，在用小于或等于3V的电压驱动该晶体管的情况下，通过前述的等离子体处理氧化或氮化的绝缘层可以用作起栅绝缘层作用的绝缘层1808。其间，在用大于或等于3V的电压驱动该晶体管的情况下，通过结合由上文提到的等离子处理形成在半导体层1805表面上的绝缘层和通过CVD(等离子CVD或热CVD)沉积的绝缘层，可以形成起栅绝缘层作用的绝缘层1808。同样，这种绝缘层也可以用作电容器1824的介质层。在这种情况下，通过等离子处理形成的绝缘层是厚度为1到10nm的致密的膜；因此，可以形成高容量的电容器。
如参考图15至16E描述的，通过结合不同厚度的导电层，可以形成具有不同结构的元件。通过利用由半透膜形成的且具有降低光强度功能的光掩模或具有衍射光栅图案或辅助图案的掩模版，可以形成其中仅形成了第一导电层的区域以及其中形成了第一导电层和第二导电层两者的区域。也就是说，在光刻工艺中将光致抗蚀剂暴露于光的时候，通过控制可透过光掩模的光的量，改变要被显影的抗蚀剂掩模的厚度。在这种情况下，通过提供具有分辨率限制或比其更窄的裂缝的光掩模或掩模版，可以形成具有前述的复杂形状的抗蚀剂。此外，通过在显影之后在200℃下烘焙，可以使由光致抗蚀剂材料形成的掩模图案变形。
通过具有利用由半透膜形成的且具有降低光强度作用的衍射光栅图案或辅助图案的光掩模或掩模版，可以连续形成其中仅形成了第一导电层的区域和其中第一导电层和第二导电层叠置的区域。如图16A所示，仅形成第一导电层的区域可以选择性形成在半导体层上。尽管这种区域在半导体层上是有效的，但是在其它区域中(连接到栅电极的布线区域)并不需要。利用这种光掩模或掩模版，在布线部分中没有形成仅第一导电层的区域；因此，基本上可以增加布线的密度。
在图15至16E中，利用高熔点金属，例如钨(W)、铬(Cr)、钽(Ta)、氮化钽(TaN)或钼(Mo)，或包含这些金属作为主要成分的合金或化合物，将第一导电层形成为30至50nm厚；同时，利用高熔点金属，例如钨(W)、铬(Cr)、钽(Ta)、氮化钽(TaN)或钼(Mo)，或包含这些金属作为主要成分的合金或化合物，将第二导电层形成为300至600nm厚。例如，第一导电层和第二导电层由不同的导电材料形成，以便在后来进行的蚀刻工艺中，可以改变每个导电层的蚀刻率。例如，TaN可以用于第一导电层，而钨膜可以用于第二导电层。
本实施例示出了每一都具有不同电极结构的晶体管、电容器和电阻器可以利用具有由半透膜形成的且具有降低光强度功能的衍射光栅图案或辅助图案的光掩模或掩模版，通过相同的图案化工艺同时形成。因而，可以根据电路的特性需要，形成和集成具有不同模式的元件，而不会增加制造步骤数。
通过形成具有如上所述的这种薄膜晶体管的半导体器件，可以提供低功耗的高性能无线芯片使得重量更轻和成本更低。
[实施例6]
近年来，紧凑半导体器件(在下文中称为无线芯片)，其是超紧凑IC芯片和用于无线通讯的天线的组合，引起了很多关注。通过利用无线通讯器件(在下文中称为读/写器)发送和接收通讯信号(操作磁场)，可以将数据写入到或从无线芯片读出数据。
作为无线芯片的应用领域，给出了销售行业中的商品管理作为例子。虽然通常广泛使用利用条形码的商品管理，但是由于条形码的数据是光学读取的，当存在障碍物体时就不能读数据了。同时，由于无线芯片是无线读数据的，所以即使存在长提物体数据也可以读出。因此，可以实现商品管理的效率提高和成本降低。另外，无线芯片可以广泛地应用于例如火车票、飞机票和自动复位(automatic reset)。
随着无线芯片应用范围的扩大，越来越要求无线芯片具有另外的先进功能。例如，通过加密传送/接收的数据，可以防止数据泄露给第三方。为此，存在数种利用硬件、利用软件以及既利用硬件又利用软件进行编码/解码处理的方法。在利用硬件的处理方法中，运算电路是专用于编码/解码的电路。在利用软件的处理方法中，运算电路包括CPU(中央处理单元)和大规模存储器，并且该CPU执行编码/解码程序。在既利用硬件又利用软件的处理方法中，运算电路包括编码/解码专用电路、CPU和存储器；该专用电路进行编码/解码的运算处理部分，并且CPU执行运算处理之外的程序。然而，在一些情况下，无线芯片要提供有大容量存储器。通过应用本发明，即使存储器容量增加，也可以避免增加功耗。
在本实施例中，作为根据本发明的半导体器件的实例，参考图17至19描述一种具有密码处理功能的无线芯片。图17是该无线芯片的框图，图18是该无线芯片的布局图，而图19是该无线芯片的截面图。
首先，参考图17描述该无线芯片的块结构。在图17中，无线芯片2601包括：运算电路2606，其包括CPU 2602、ROM 2603、RAM2604和控制器2605；和模拟部分2615，其包括天线2607、谐振电路2608、电源电路2609、复位电路2610、时钟产生电路2611、解调电路2612、调制电路2613和电源管理电路2614。控制器2605包括CPU接口(CPUIF)2616、控制寄存器2617、码提取电路2618和编码电路2619。注意，虽然在图17中，为了描述简单，示出了通讯信号被分成接收信号2620和发送信号2621，但是它们实际上是彼此交叠的，并且在无线芯片2601和读/写器之间同时发送和接收。接收信号2620在通过天线2607和谐振电路2608接收之后，通过解调电路2612解调。而且，发送信号2621通过调制电路2613调制之后，从天线2607发送出去。
在图17中，当无线芯片2601放置在由通讯信号产生的磁场内时，通过天线2607和谐振电路2608产生感生电动势。该感生电动势被电源电路2609中的电容器保持，另外，该电位被该电容器稳定，并且该感生电动势被提供作为对无线芯片2601的每个电路的电源电压。复位电路2610产生用于整个无线芯片2601的原始复位信号。例如，复位电路产生在电源电压上升后延迟上升的信号作为复位信号。时钟产生电路2611响应由电源管理电路2614产生的控制信号，来改变时钟信号的频率和占空比。解调电路2612检测ASK系统的接收信号2620的幅度变化，作为“0”或“1”的接收数据2622。解调电路2612例如是低通滤波器。此外，调制电路2613通过变化ASK系统的发送信号2621的幅度，发射发送信号。例如，在发送数据2623为“0”的情况下，改变谐振电路2608的谐振点，由此改变了通讯信号的幅度。电源管理电路2614监控从电源电路2609提供给运算电路2606的电源电压或运算电路2606中的当前功耗，由此产生了用来改变时钟信号的频率和时钟产生电路2611中的占空比的控制信号。
下面描述本实施例的无线芯片的操作。首先，由从无线芯片2601从接收信号2620接收包括密文数据的信号2622，所述接收信号2620发射自读/写器。在接收信号2620被解调电路2612解调之后，接收信号2620被码提取电路2618分成控制命令、密文数据等，然后其被存储在控制寄存器2617中。这里，控制命令是用来指派无线芯片2601的响应的数据。例如，指派传送唯一的ID号码、操作停止、解码等。这里，假设接收了用来解码的控制命令。
随后，在运算电路2606中，CPU 2602利用预先存储在ROM 2603中的私有密钥2624，根据存储在ROM 2603中的解码程序，解码密文。解码的密文(解码文2623)存储在控制寄存器2617中。此时，RAM 2604用作数据存储区。注意，CPU 2602经由CPUIF 2616访问ROM 2603、RAM 2604和控制寄存器2617。CPUIF 2616具有根据CPU 2602命令的地址产生关于ROM 2603、RAM 2604和控制寄存器2617中任一个的访问信号的功能。
最后，在编码电路2619中，从解码文产生传送数据2623并由调制电路2613调制，并且该发送信号2621从天线2607传送到读/写器。
注意，在本实施例中，作为运算方法，已经描述了利用软件的方法，其是一个系统，其中运算电路包括CPU和大规模存储器，并且程序通过CPU执行；然而，可以根据用途选择运算方法，并且可以基于该方法形成运算电路。例如，作为另一运算方法，有利用硬件的方法和既利用硬件也利用软件的方法。在利用硬件处理的方法中，运算电路可以是专用电路。在硬件和软件都使用的处理方法中，运算电路可以包括专用电路、CPU和存储器；专用电路进行运算处理部分，而CPU执行除了运算处理之外的程序。
接下来，将参考图18描述无线芯片的布局结构。注意，在图18中，与图17中示出的部件相对应的部件由相同的附图标记表示，并且省略了它们的描述。
在图18中，FPC焊垫(pad)2707是用来将FPC(柔性印刷电路)贴附到无线芯片2601上的电极焊垫组，并且天线凸块2708是用来贴附天线(未示出)的电极焊垫。注意，当贴附天线时，过大压力会施加到天线凸块2708。因此，期望形成电路的部件例如晶体管不要放置在天线凸块2708的下面。
FPC焊垫2707主要在用于失效分析时有效。在无线芯片中，由于电源电压是通过通讯信号获得的，例如，但在天线或电源电路中产生故障时，运算电路就不能完全工作。因而，错误分析是非常困难的。然而，当从FPC经由FPC焊垫2707将电源电压提供给无线芯片2601，并且输入任意的电信号代替从天线提供的电信号时，运算电路可以工作。因而，能够有效地进行失效分析。
另外，更有效的是放置FPC焊垫2707使得可以用探测器(prober)进行测试。具体地，在FPC焊垫2707中，当根据探测器针的间距放置电极焊垫时，就能够用探测器进行测量。利用探测器，在失效分析时，可以消除用于贴附FPC的步骤数。此外，即使在衬底上形成多个无线芯片的情况下也可以进行测量；由此，也可以消除分成单个芯片的步骤数。此外，在大规模生产中，可以在贴附天线的步骤之前，进行无线芯片的质量检验。由此，缺陷可以在工艺流程的早期阶段中被筛选出，由此可以降低生产成本。
对于上面描述的结构，即使在半导体器件的电源电压变化并且在传播时钟信号中发生延迟的情况下，运算电路也可以稳定的工作。因而，可以提供具有高性能运算电路的高可靠性半导体器件。此外，在其中通过来自通讯信号的感生电动势提供电源电压并且通过ASK系统发射/接收通讯数据的无线芯片中，即使当通讯信号不稳定或电源电压不稳定时，同步的电路也可以稳定地操作。因此，可以用适当的结构提供配备有大规模运算电路的高性能且高稳定性的无线芯片。
具体地，当利用半导体薄膜作为有源层的薄膜晶体管制造本发明的半导体器件时，基本上可以降低制造成本，其中该半导体薄膜形成在具有绝缘表面的大衬底上，例如玻璃衬底、石英衬底或塑料衬底。另外，尤其是在利用具有机械柔性的塑料衬底的情况下，除了降低制造成本之外，还可以用各种形式实现本发明的完整半导体器件。而且，可以利用SOI衬底形成本发明的半导体器件。
图19示出了这种无线芯片的截面图。首先，如实施例5所述(参考图15)，完成了直到形成布线1804的步骤。形成绝缘层1853以覆盖布线1804。无机材料或有机材料可以用于该绝缘层1853。作为无机材料可以使用氧化硅或氮化硅。作为有机材料可以使用聚酰亚胺、丙烯酸、聚酰胺、聚酰亚胺酰胺(polyimide amide)、苯并环丁烯(benzocyclobutene)、硅氧烷、聚硅氮烷(polysilazane)或抗蚀剂。硅氧烷是由通过硅(Si)和氧(O)的键形成的骨架构成的，其中包括至少含氢的有机基团(例如，烷基团或芳烃)作为取代基。可选地，氟代基团(fluro group)可以用作取代基。进一步可选地，氟代基团和至少含氢的有机基团可以用作取代基。聚硅氮烷是用具有硅(Si)和氮(N)的键的聚合体材料作为原始材料形成的。
在连接区1850中，在绝缘层1853中形成开口部分，以暴露与布线1804同时形成的布线1851。在该开口部分中，优选上端是圆形的，侧面是锥形的。由此，可以防止在其后形成的图案破裂。
在该开口部分中，形成连接布线1852。连接布线1852可以用由铝(Al)、钛(Ti)、钼(Mo)、钨(W)或硅(Si)元素制成的膜或者利用上述元素的合金膜形成。另外，可以使用光透射材料，例如氧化铟锡(ITO)、包含氧化硅的氧化铟锡、或包含2％至20％氧化锌的氧化铟。因此，提供连接布线1852，使得不与例如n沟道薄膜晶体管1821、n沟道薄膜晶体管1822、电容器元件1824、电阻器1825和p沟道薄膜晶体管1823的区域交叠。由此，防止形成不必要的寄生电容。
形成绝缘层1854，使得覆盖绝缘层1853和连接布线1852。绝缘层1854可以用与绝缘层1853相似的方式形成。
在绝缘层1854中形成开口部分，以暴露提供在绝缘层1853上的连接布线1852。在该开口部分中，提供包含导电细粒1855的各向异性导体1856，包括导电层1857的FPC(柔性印刷电路)1858连接到其上。用这种方式，可以制造涉及本发明的无线芯片。
注意，作为天线，可以根据无线电定律使用具有与目标频率对应的尺寸和形状的天线。发射和接收的信号的频率是125kHz、13.56kHz、915MHz、2.45GHz等，其每个都由ISO等标准化。具体地，可以使用偶极天线、贴片天线(patch antenna)、环形天线、八木天线等。在下文中描述连接到无线芯片的天线的形状。
图20A示出了连接了外部天线1602的无线芯片1601。在图20A中，无线芯片1601提供在中心部分，天线1602连接至无线芯片1601的连接端子。天线1602被矩形地弯曲以确保天线的长度。
图20B示出了外部天线1603提供在无线芯片1601一侧端上的连接端子上的模式。天线1603被矩形地弯曲以确保天线的长度。
图20C示出了矩形地弯曲的外部天线1604提供在无线芯片1601的一侧端和另一侧端上的模式。
图20D示出了无线芯片1601在一侧端和另一侧端上贴附有直线式外部天线1605的模式。
天线的形状可根据无线芯片的结构或极化波或使用来选择。具体地，如果使用偶极天线作为天线，则其可以是折叠式偶极天线。如果使用环形天线作为天线，且其可以是圆环天线或方环天线。如果使用贴片天线作为天线，则其可以是圆形贴片天线或方形贴片天线。
如果使用贴片天线，则天线优选使用介质材料例如陶瓷。天线可以通过增加用于贴片天线的衬底的介质材料的介电常数来最小化。另外，贴片天线具有高的机械强度，由此可以重复使用。
贴片天线的介质材料可由陶瓷、有机树脂、陶瓷和有机树脂的混合物等形成。陶瓷以氧化铝、玻璃、镁橄榄石等为代表。而且，可混合多种陶瓷使用。为了获得高介电常数，介质层优选由铁电材料形成。铁电材料的代表是钛酸钡(BaTiO3)、钛酸铅(PbTiO3)、钛酸锶(SrTiO3)、锆酸铅(PbZrO3)、铌酸锂(LiNbO3)、锆钛酸铅(PZT)等。而且，可混合多种铁电材料来使用。
[实施例7]
在本实施例中，描述无线芯片的制造方法。包括在根据本发明的无线芯片中的电路每个都可以用薄膜晶体管制造。在本实施例中，示出了柔性无线芯片的制造方法，其中包括在无线芯片中的电路由薄膜晶体管形成，且将电路被从制造薄膜晶体管时使用的衬底转移到柔性衬底上。
在本实施例中，作为无线芯片中包括的电路，有代表性地描述了包括在反向器等中的p沟道TFT326(也称为pch-TFT)、n沟道TFT327(也称为nch-TFT)、电容器328、和提供用于电源电路等的耐高压型n沟道TFT 329。在下文，参考图21A至26描述无线芯片的制造方法。
衬底260是玻璃衬底。如图21A所示，在衬底260上形成包括三个层261a至261c的剥离层261。通过平行板型等离子CVD设备，利用SiH4和N2O作为原料气体，由100nm厚的氮氧化硅膜(SiOxNy，x>y)形成第一层261a。利用溅射设备，由30nm厚的钨膜形成第二层261b。利用溅射设备，由200nm厚的氧化硅膜形成第三层261c。
通过形成第三层261c(氧化硅)，氧化第二层261b(钨)的表面以在该界面形成氧化钨。通过形成氧化钨，当随后将元件形成层转移到另一衬底上时可以容易地分离衬底261。第一层261a是在元件形成层的制造期间用于保持与第二层261b紧密接触的层。
第二层261b优选由包括钨(W)、钼(Mo)、钛(Ti)、钽(Ta)、铌(Nb)、镍(Ni)、钴(Co)、锆(Zr)、钌(Ru)、铑(Rh)、钯(Pd)、锇(Os)或铱(Ir)的金属膜、或包括上述金属的化合物的膜形成。第二层261b可以具有20nm至40nm厚。
如图21B所示，在剥离层261上形成具有两层结构的基底绝缘层249。通过等离子CVD设备，利用SiH4、N2O、NH3和H2作为原料气体，由50nm厚的氮氧化硅膜(SiOxNy，x<y)形成第一层249a。通过将第一层249a的氮的组成比设置为40％或以上来增加阻挡性质。通过等离子CVD设备，利用SiH4和N2O作为原料气体，由100nm厚的氮氧化硅形成(SiOxNy，x>y)第二层249b。将第二层249b的氮的组成比设置为0.5％或以下。
随后，如图21C所示，在基底绝缘层249上形成结晶硅膜271。通过以下方法制造结晶硅膜271。通过等离子CVD设备，利用SiH4和H2作为原料气体，形成66nm厚的非晶硅膜。用激光照射该非晶硅膜以使其结晶化；由此，获得了结晶硅膜271。示出了激光照射方法的实例。对于该照射使用LD泵浦YVO4激光器的二次谐波(波长：532nm)。不必限于二次谐波，但二次谐波在能量效率方面比三次或更高次谐波好。调节光学系统使得照射面上的光束具有约500μm长度和约20μm宽度的直线形状和10至20W的强度。相对于衬底以10至50cm/sec的速度移动该光束。
在形成结晶硅膜271之后，将p型杂质加入到结晶硅膜271。这里，使用用氢稀释的乙硼烷(B2H6)作为离子掺杂设备中的掺杂气体，以便将硼加入到整个结晶硅膜271上。通过使非晶硅结晶化获得的结晶硅有悬挂键；因此，其不是本征硅但具有低n型导电性。因而，加入微量的p型杂质提供了使非晶硅膜271变成本征硅的效果。这个步骤可以在需要时进行。
接下来，如图21D所示，对于每个元件划分结晶硅膜271以形成半导体层273至276。通过使用半导体层273至275，形成TFT的沟道形成区、源区和漏区。半导体层276形成MIS电容器的电极。示出了用于处理结晶硅膜271的方法的实例。通过光刻步骤在结晶硅膜271上形成抗蚀剂，并且通过利用抗蚀剂作为掩模和利用SF6和O2作为蚀刻剂通过干法蚀刻设备来蚀刻结晶硅膜271；由此，形成了预定形状的半导体层273至276。
如图22A所示，通过光刻步骤形成抗蚀剂R31，且将微量的p型杂质加入到n沟道TFT的半导体层274和275(见图22A至22D)。这里，使用用氢稀释的乙硼烷(B2H6)作为掺杂气体，以便通过离子掺杂设备用硼掺杂半导体层274和275。在完成掺杂之后移除抗蚀剂R31。
为了避免n沟道TFT的阈值电压变成负的，进行图22A中的步骤。可以以5×1015atoms/cm3至1×1017atoms/cm3浓度将硼加入到n沟道TFT的半导体层274和275。图22A中的步骤可以在需要时执行。
接下来，如图22B所示，在衬底260的整个表面上形成绝缘膜277。绝缘膜277用作TFT的栅极绝缘膜和电容器的介质。这里，通过等离子体CVD设备，利用SiH4和N2O作为原料气体，由20nm至40nm厚的氮氧化硅(SiOxNy，x>y)形成绝缘膜277。
如图22C所示，通过光刻步骤形成抗蚀剂R32，并将n型杂质加入到电容器的半导体层272。利用用氢稀释的磷烷(PH3)作为掺杂气体，通过利用离子掺杂设备用磷掺杂半导体层276，并且在整个半导体层276上形成n型杂质区279。在完成掺杂步骤之后移除抗蚀剂R32。
如图22D所示，在绝缘膜277上形成导电膜281。导电膜281形成TFT的栅电极等。这里，导电膜281具有两层结构。其第一层由30nm厚的氮化钽(TaN)形成，且其第二层由370nm厚的钨(W)形成。氮化钽和钨是通过溅射设备形成的。
随后，通过光刻步骤在导电膜281上形成抗蚀剂，且通过蚀刻设备蚀刻导电膜281。由此，如图23A所示，在半导体层273至276上形成第一导电膜283至286。第一导电膜283至285用作TFT的栅电极或栅极布线。在耐高压类型的n沟道TFT中，形成导电膜285使得栅极宽度(沟道长度)比其它的TFT大。第一导电膜286形成电容器的一个电极。
通过干法蚀刻法蚀刻导电膜281。作为蚀刻设备，使用ICP(感应耦合等离子体)蚀刻设备。作为蚀刻剂，首先使用Cl2、SF6和O2的混合气体以蚀刻钨，然后把要引入处理室中的蚀刻剂改变为仅Cl2气体来蚀刻氮化钽。
如图23B所示，通过光刻步骤形成抗蚀剂R33。将n型杂质加入到n沟道TFT的半导体层274和275。通过利用第一导电膜284作为掩模，在半导体层274中以自对准的方式形成n型低浓度杂质区288和289，并且通过利用第一导电膜285作为掩模，在半导体层275中以自对准的方式形成n型低浓度杂质区290和291。使用用氢稀释的磷烷(PH3)作为掺杂气体，且通过离子掺杂设备将磷加入到半导体层274和275。图23B的步骤是用于在n沟道TFT中形成LDD区的步骤。在n型低浓度杂质区288和289中包括1×1016atoms/cm3至5×1018atoms/cm3浓度的n型杂质。
如图23C所示，通过光刻步骤形成抗蚀剂R34，并将p型杂质加入到p沟道TFT的半导体层273。由于留下作为n型杂质区的一部分半导体层被抗蚀剂R34覆盖，所以露出的半导体层283成为p型杂质区。通过利用第一导电膜283作为掩模，在半导体层273中以自对准的方式形成P型高浓度杂质区273a和273b。被第一导电膜283覆盖的区域273c以自对准的方式形成作为沟道形成区。p型杂质区的掺杂使用用氢稀释的乙硼烷(B2H6)作为掺杂气体。在完成掺杂之后移除抗蚀剂R34。
如图23D所示，在第一导电膜283至286的侧表面上形成绝缘层293至296。绝缘层293至296被称为侧墙或侧壁。首先，通过等离子CVD设备，利用SiH4和N2O作为原料气体，形成100nm厚的氮氧化硅膜(SiOxNy，x>y)。随后，通过LPCVD设备，利用SiH4和N2O作为原料气体，形成100nm厚的氧化硅膜。通过光刻步骤形成抗蚀剂。首先，利用该抗蚀剂，用缓冲的盐酸对上层的氧化硅膜进行湿法蚀刻处理。接下来，移除该抗蚀剂，并对下层的硅氮化物氧化物膜(silicon nitride oxide film)进行干法蚀刻处理，形成绝缘层293至296。根据这些步骤的顺序，还蚀刻了由氮氧化硅形成的绝缘膜277，且绝缘膜277仅留在第一导电膜283至286和绝缘层293至296的下面。
如图24A所示，通过光刻步骤形成抗蚀剂R35。并将n型杂质加入到n沟道TFT的半导体层274和275以及电容器的半导体层，由此形成了n型高浓度杂质区。在半导体层274中，通过利用第一导电膜284和绝缘层294作为掩模，将n型杂质进一步加入到n型低浓度杂质区288和289，由此以自对准的方式形成了n型高浓度杂质区274a和274b。以自对准的方式将与第一导电膜284交叠的区域274c确定为沟道形成区。另外，与绝缘层294交叠的n型低浓度杂质区288和289的区域274e和274d留下作为n型低浓度杂质区。与半导体层274类似，在半导体膜275中形成n型高浓度杂质区275a和275b、沟道形成区275c和n型低浓度杂质区275e和275d。而且，通过利用第一导电膜286和绝缘层296作为掩模，将n型杂质进一步加入到n型杂质区279，由此以自对准的方式形成了n型高浓度杂质区276a和276b。确定与第一导电膜286和绝缘层296交叠的半导体276的区域为n型杂质区276c。
如上所述，在加入n型杂质的步骤中，可使用离子掺杂设备且可使用用氢稀释的磷烷(PH3)作为掺杂气体。用磷掺杂n沟道TFT的n型高浓度杂质区274a、274b、275a和275b，使得磷的浓度范围为从1×1020atoms/cm3到2×1021atoms/cm3。
移除抗蚀剂R35以形成帽盖绝缘膜298，如图24B所示。通过等离子CVD设备，用氮氧化硅膜(SiOxNy，x>y)形成50nm厚的帽盖绝缘膜298。使用SiH4和N2O作为原料气体来形成氮氧化硅膜。在形成帽盖绝缘膜298之后，在550℃的含氮气氛中进行热处理，以激活加到半导体层273至276中的n型杂质和p型杂质。
如图24C所示，形成第一层间绝缘膜300。在本实施例中，第一层间绝缘膜300具有两层结构。通过等离子CVD设备，利用SiH4和N2O作为原料气体，由100nm厚的氮氧化硅膜(SiOxNy，x<y)形成第一层绝缘膜。通过等离子CVD设备，利用SiH4、N2O、NH3和H2作为原料气体，由600nm厚的氮氧化硅膜(SiOxNy，x>y)形成第二层绝缘膜。
通过光刻步骤和干法蚀刻步骤移除第一层间绝缘膜300和帽盖绝缘膜298的一部分，由此形成接触孔。在第一层间绝缘膜300上形成导电膜。这里，形成导电膜以具有四层结构，其中分别具有60nm、40nm、500nm和100nm厚的Ti、TiN、纯铝和Ti从底部按顺序叠置。通过溅射设备形成这些层。通过光刻步骤和干法蚀刻步骤将导电膜处理成预定的形状，由此形成了第二导电膜303至314。
尽管在图中第二导电膜和第一导电膜在半导体层上相互连接，来说明第二导电膜和第一导电膜之间的连接，但实践上，形成第二导电膜和第一导电膜之间的接触部分以避免半导体层。
n型高浓度杂质区276a和276b通过第二导电膜312相互连接。因此，形成了包括n型杂质区276c、绝缘膜277和第一导电膜285的叠层结构的MIS电容器。第二导电膜314形成天线电路的端子，在随后的步骤天线322与其连接。
如图25A所示，形成第二层间绝缘膜316。在第二层间绝缘膜316中，形成达到第二导电膜302和316的接触孔。示出了利用光敏聚酰亚胺形成第二层间绝缘膜316的实例。通过利用旋涂器涂敷1.5μm厚的聚酰亚胺。通过光刻步骤曝光聚酰亚胺并显影，由此形成了其中具有接触孔在的聚酰亚胺。显影之后，烘焙聚酰亚胺。
而且，在第二层间绝缘膜316上形成导电膜。通过光刻步骤和蚀刻步骤将该导电膜处理成预定的形状，由此形成第三导电膜320。形成第三导电膜320的导电膜是通过溅射设备由Ti形成100nm厚。第三导电膜320用作天线的凸块，用于连接天线332与天线电路的端子(第二导电膜314)。
如图25B所示，形成具有开口部分的第三层间绝缘膜321。这里，第三层间绝缘膜321是通过与形成第二层间绝缘膜316的方法类似的方法，由光敏聚酰亚胺形成的。开口部分形成在其中形成了天线322的区域中。
如图25B所示，形成天线322。借助于蒸发设备，通过利用金属掩模，蒸发铝，在开口部分中形成具有预定形状的天线322。
通过图21A至25B所示的步骤，在衬底260上形成电路，所述电路形成了无线芯片。接下来，将描述如图26所示在衬底260和柔性衬底之间密封无线芯片的步骤。
形成用于保护天线322的保护绝缘层323。然后，通过光刻步骤和蚀刻步骤或通过激光照射，一起移除叠置在衬底260上的绝缘膜与保护绝缘层323，由此形成达到剥离层261的开口部分。在衬底260上形成多个相同电路，其形成了多个无线芯片。形成这些电路使得这些电路对于每个无线芯片相互隔离。
随后，在将用于转移的衬底临时固定到保护绝缘层323上之后，剥离掉衬底260。由于剥离层261的第二层261b和第三层261c在它们之间的界面的结合弱，所以通过施加物理力该剥离从开口部分的端部进行，由此从元件形成层250剥离衬底260。用粘接剂将剥离了衬底260的基底绝缘层249固定到柔性衬底324上。然后，分离用于转移的衬底。用粘接剂将另一柔性衬底325固定到保护绝缘层323。然后，通过进行热处理同时从柔性衬底324和325的外部施加压力，通过柔性衬底324和柔性衬底325密封形成无线芯片的电路。
尽管在本实施例中描述了用薄膜晶体管形成天线322的实例，但也可以如同实施例5一样使用外部天线。
而且，尽管在本实施例中描述了剥离在制造期间使用的衬底260的实例，但制造期间使用的衬底也可以留下。在该情况下，可通过抛光或研磨削薄该衬底以使得衬底弯曲。
根据本实施例，可以制造能弯曲的薄且重量轻的无线芯片。注意，在本实施例中描述的衬底的剥离方法不限于无线芯片的制造方法，且通过将它应用到另一半导体器件，可以形成能弯曲的半导体器件。
[实施例8]
参考图27A至27F，描述用作上述实施例中描述的无线芯片的半导体器件300的使用。
无线芯片的应用范围广范。例如，无线芯片可以贴附到钞票、硬币、有价证券、不记名债券、识别证书(例如驾驶执照或居住卡，参考图27A)、包裹箱(例如包装纸或瓶，参考图27C)、记录媒质(例如DVD软件或录像磁带，参考图27B)、车辆(例如自行车，参考图27D)、个人物品(例如包或眼镜)、食品、植物、动物、人体、衣服、日用商品、例如电子器具的产品、行李标签等。电子器具包括液晶显示器、EL显示器、电视设备(也称为TV、TV接收机或电视接收机)、移动电话等。
本发明的半导体器件3000具有本发明的存储器元件，并且通过将该器件安装到印刷板上、贴附该器件到产品表面上、或将该器件嵌入在该产品内部从而固定到产品上。例如，如果产品是书籍，则通过将该器件嵌入在纸内从而将该器件固定到书上；如果产品是由有机树脂制成的包装，则通过将该器件嵌入在有机树脂内部从而将该器件固定到包装上。由于本发明的半导体器件3000可以是紧凑的、薄的且重量轻的，所以即使在将该器件固定到产品上，也不会降低设计的质量。当将本发明的半导体器件3000提供到钞票、硬币、有价证券、不记名债券、识别证书等上时，可以提供验证功能。利用这种验证功能，可以防止伪造。而且，当将本发明的半导体器件贴附到包装箱、记录媒质、个人物品、食品、衣服、日用商品、电子器具等上时，可以使系统，例如监视系统，更加有效。
本申请以2006年5月25日在日本专利局申请的日本专利申请序列no.2006-145970为基础，其全部内容通过参考结合在此。

Claims (23)

1.一种半导体器件，包括：
存储器；
存储器输入总线信号线，通过它信号输入到存储器；和
存储器输出总线信号线，通过它输出来自存储器的信号，
其中该存储器包括：
多个存储器块，其每个都包括多个存储单元；
控制电路，包括操作控制电路、输入信号控制电路和输出信号控制电路，
其中所述操作控制电路选择将被操作的所述存储器块中的一个存储器块，
其中所述输入信号控制电路产生输入到所述的一个存储器块的信号，
其中所述输出信号控制电路选择来自所述的一个存储器块的输出，并且基于从所述的一个存储器块获得的信号来输出信号，
其中存储器块中的每个彼此对称设置。
2.根据权利要求1的半导体器件，其中所述存储器包括薄膜晶体管，该薄膜晶体管具有在具有绝缘表面的衬底上形成的作为有源层的半导体薄膜。
3.根据权利要求2的半导体器件，其中所述具有绝缘表面的衬底是玻璃衬底、石英衬底和塑料衬底中的任一个。
4.根据权利要求1的半导体器件，其中所述半导体器件是利用SOI衬底形成的。
5.一种半导体器件，包括：
存储器；
存储器输入总线信号线，通过它信号输入到存储器；和
存储器输出总线信号线，通过它输出来自存储器的信号，
其中该存储器包括：
多个存储器块，其每个都包括多个存储单元；
控制电路，包括操作控制电路、输入信号控制电路和输出信号控制电路，
其中所述操作控制电路选择将被操作的所述存储器块中的一个存储器块，
其中所述输入信号控制电路产生输入到所述的一个存储器块的信号，
其中所述输出信号控制电路选择来自所述的一个存储器块的输出，并且基于从所述的一个存储器块获得的信号来输出信号，
其中存储器块中的每一个相对于存储器块中的至少一个轴对称地或点对称地设置。
6.根据权利要求5的半导体器件，其中所述存储器包括薄膜晶体管，该薄膜晶体管具有形成在具有绝缘表面的衬底上的作为有源层的半导体薄膜。
7.根据权利要求6的半导体器件，其中所述具有绝缘表面的衬底是玻璃衬底、石英衬底和塑料衬底中任一个。
8.根据权利要求5的半导体器件，其中该半导体器件是利用SOI衬底形成的。
9.一种半导体器件，包括：
存储器；
存储器输入总线信号线，通过它信号输入到存储器；和
存储器输出总线信号线，通过它输出来自存储器的信号，
其中该存储器包括：
多个存储器块，其每个都包括多个存储单元；
控制电路，包括操作控制电路、输入信号控制电路和输出信号控制电路；和
多个存储器块输入总线和多个存储器块输出总线，其每个都连接所述多个存储器块中的一个和所述控制电路，
其中所述操作控制电路选择将被操作的所述存储器块中的一个存储器块，
其中所述输入信号控制电路产生输入到所述的一个存储器块的信号，
其中所述输出信号控制电路选择来自所述的一个存储器块的输出，并且基于从所述的一个存储器块获得的信号来输出信号，
其中所述多个存储器块输入总线和所述多个存储器块输出总线具有基本相同的长度。
10.根据权利要求9的半导体器件，其中该存储器包括薄膜晶体管，该薄膜晶体管具有形成在具有绝缘表面的衬底上的作为有源层的半导体薄膜。
11.根据权利要求10的半导体器件，其中所述具有绝缘表面的衬底是玻璃衬底、石英衬底和塑料衬底中任一个。
12.根据权利要求9的半导体器件，其中该半导体器件是利用SOI衬底形成的。
13.一种半导体器件，包括：
第二级存储器块，
其中该第二级存储器块包括多个第一级存储器块，
其中所述多个第一级存储器块中的每一个包括：
多个存储单元，其中所述多个存储单元中的每个都保持电位和输出保持的电位；
第一级存储器块地址信号线；
第一级存储器块读数据信号线；
第一级存储器块写数据信号线；
第一级存储器块读控制信号线；和
第一级存储器块写控制信号线，
其中第二级存储器块包括：
第二级存储器块操作控制电路；
第二级存储器块输入信号控制电路；
第二级存储器块输出信号控制电路；
第二级存储器块地址信号线；
第二级存储器块读控制信号线；和
第二级存储器块写控制信号线，
其中所述多个第一级存储器块中的每个，根据从第一级存储器块读控制信号线提供的电位，向第一级存储器块读数据信号线输出存储在所述多个存储单元中的一个存储单元中的电位，其中所述多个存储单元中的这个存储单元是通过从第一级存储器块地址信号线提供的电位的状态确定的，
其中所述多个第一级存储器块中的每个，根据从第一级存储器块写控制信号线提供的电位，将第一级存储器块写数据信号线的电位存储在所述多个存储单元中的一个存储单元中，其中所述多个存储单元中的这个存储单元是通过从第一级存储器块地址信号线提供的电位的状态确定的，
其中第二级存储器块操作控制电路，根据从第二级存储器块地址信号线提供的电位的状态，产生要提供给第二级存储器块操作控制信号线的电位，
其中第二级存储器块输入信号控制电路，根据第二级存储器块操作控制信号线的电位的状态，从第二级存储器块地址信号线提供的电位产生第一级存储器块地址信号线的电位，
其中第二级存储器块输入信号控制电路从由第二级存储器块写数据信号线提供的电位产生要提供给第一级存储器块写数据信号线的电位，
其中第二级存储器块输入信号控制电路从由第二级存储器块读控制信号线提供的电位产生要提供给第一级存储器块读控制信号线的电位，
其中第二级存储器块输入信号控制电路从由第二级存储器块写控制信号线提供的电位产生要提供给第一级存储器块写控制信号线的电位，和
其中第二级存储器块输出信号控制电路，根据第二级存储器块操作控制信号线的电位的状态，从提供给第一级存储器块读数据信号线的电位，产生要提供给第二级存储器块读数据信号线的电位。
14.根据权利要求13的半导体器件，其中所述第一级存储器块彼此对称排列。
15.根据权利要求13的半导体器件，其中所述第二级存储器块包括薄膜晶体管，该薄膜晶体管具有形成在具有绝缘表面的衬底上的作为有源层的半导体薄膜。
16.根据权利要求15的半导体器件，其中所述具有绝缘表面的衬底是玻璃衬底、石英衬底和塑料衬底中任一个。
17.根据权利要求13的半导体器件，其中该半导体器件是利用SOI衬底形成的。
18.一种半导体器件，包括：
第三级存储器块，
其中第三级存储器块包括多个第二级存储器块，
其中第二级存储器块中的每一个都包括多个第一级存储器块，
其中所述多个第一级存储器块中的每一个都包括：
多个存储单元，其具有保持电位的功能和输出保持的电位的功能；
第一级存储器块地址信号线；
第一级存储器块读数据信号线；
第一级存储器块写数据信号线；
第一级存储器块读控制信号线；和
第一级存储器块写控制信号线，
其中所述多个第二级存储器块中的每一个都包括：
第二级存储器块操作控制电路；
第二级存储器块输入信号控制电路；
第二级存储器块输出信号控制电路；
第二级存储器块地址信号线；
第二级存储器块读数据信号线；
第二级存储器块写数据信号线；
第二级存储器块读控制信号线；和
第二级存储器块写控制信号线，
其中第三级存储器块包括：
第三级存储器块操作控制电路；
第三级存储器块输入信号控制电路；
第三级存储器块输出信号控制电路；
第三级存储器块地址信号线；
第三级存储器块读数据信号线；
第三级存储器块写数据信号线；
第三级存储器块读控制信号线；和
第三级存储器块写控制信号线，
其中所述多个第一级存储器块中的每一个，根据从第一级存储器块读控制信号线提供的电位，向第一级存储器块读数据信号线输出存储在所述多个存储单元中的一个存储单元中的电位，其中所述多个存储单元中的这个存储单元是通过从第一级存储器块地址信号线提供的电位的状态确定的，
其中所述多个第一级存储器块中的每一个，根据从第一级存储器块写控制信号线提供的电位，将第一级存储器块写数据信号线的电位存储在所述多个存储单元中的一个存储单元中，其中所述多个存储单元中的这个存储单元是通过从第一级存储器块地址信号线提供的电位的状态确定的，
其中第二级存储器块操作控制电路，根据从第二级存储器块地址信号线提供的电位的状态，产生要提供给第二级存储器块操作控制信号线的电位，
其中第二级存储器块输入信号控制电路，根据第二级存储器块操作控制信号线的电位的状态，从由第二级存储器块地址信号线提供的电位产生第一级存储器块地址信号线的电位，
其中第二级存储器块输入信号控制电路从由第二级存储器块写数据信号线提供的电位产生要提供给第一级存储器块写数据信号线的电位，
其中第二级存储器块输入信号控制电路从由第二级存储器块读控制信号线提供的电位产生要提供给第一级存储器块读控制信号线的电位，
其中第二级存储器块输入信号控制电路从由第二级存储器块写控制信号线提供的电位产生要提供给第一级存储器块写控制信号线的电位，和
其中第二级存储器块输出信号控制电路，根据第二级存储器块操作控制信号线的电位的状态，从提供给第一级存储器块读数据信号线的电位，产生要提供给第二级存储器块读数据信号线的电位，
其中第三级存储器块操作控制电路，根据从第三级存储器块地址信号线提供的电位的状态，产生要提供给第三级存储器块操作控制信号线的电位，
其中第三级存储器块输入信号控制电路，根据第三级存储器块操作控制信号线的电位的状态，从由第三级存储器块地址信号线提供的电位产生第二级存储器块地址信号线的电位；
其中第三级存储器块输入信号控制电路，从由第三级存储器块写数据信号线提供的电位，产生要提供给第二级存储器块写数据信号线的电位；
其中第三级存储器块输入信号控制电路，从由第三级存储器块读控制信号线提供的电位，产生要提供给第二级存储器块读控制信号线的电位；和
其中第三级存储器块输入信号控制电路，从由第三级存储器块写控制信号线提供的电位，产生要提供给第二级存储器块写控制信号线的电位，和
其中第三级存储器块输出信号控制电路，根据第三级存储器块操作控制信号线的电位的状态，从由提供给第二级存储器块读数据信号线的电位，产生要提供给第三级存储器块读数据信号线的电位。
19.根据权利要求18的半导体器件，其中所述第二级存储器块彼此对称排列。
20.根据权利要求18的半导体器件，其中所述第一级存储器块彼此对称排列。
21.根据权利要求18的半导体器件，其中多个所述第二级存储器块包括薄膜晶体管，该薄膜晶体管具有形成在具有绝缘表面的衬底上的作为有源层的半导体薄膜。
22.根据权利要求21的半导体器件，其中所述具有绝缘表面的衬底是玻璃衬底、石英衬底和塑料衬底中任一个。
23.根据权利要求18的半导体器件，其中该半导体器件是利用SOI衬底形成的。
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