JP2002026803A

JP2002026803A - 携帯無線端末装置

Info

Publication number: JP2002026803A
Application number: JP2000210908A
Authority: JP
Inventors: Soeki Miyamoto; 宗易宮本; Kiyoshi Miyazaki; 清志宮崎; Hiroyuki Yamashita; 博幸山下; Yasuhiro Terao; 康弘寺尾
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2000-07-12
Filing date: 2000-07-12
Publication date: 2002-01-25

Abstract

(57)【要約】【目的】携帯無線端末装置に関し、メモリの消費電力
を能率よく軽減可能なことを課題とする。【構成】無線送／受信部１１と、該無線送／受信部を
含む装置の主制御・処理を行うＣＰＵ５１と、該ＣＰＵ
が使用するプログラムやデータを記憶するメモリ５２と
を備え、これらをバッテリー（６１）給電により動作さ
せる携帯無線端末装置１０において、前記メモリ５２を
２以上の記憶領域（ａ，ｂ等）に分割すると共に、少な
くとも１の記憶領域（例えばｂ）をＣＰＵ５１の制御下
で給電ＯＮ／ＯＦＦ可能に構成し、前記ＣＰＵ５１は不
使用時の前記少なくとも１の記憶領域ｂに対する給電を
ＯＦＦにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は携帯無線端末装置に
関し、更に詳しくは無線送／受信部と、該無線送／受信
部を含む装置の主制御・処理を行うＣＰＵと、該ＣＰＵ
が使用するプログラムやデータを記憶するメモリとを備
え、これらをバッテリー給電により動作させる携帯無線
端末装置に関する。

【０００２】

【従来の技術】近年、携帯電話機の機能（サービス）拡
大に伴い、装置に搭載するＩＣメモリ（ＳＲＡＭ，ＤＲ
ＡＭ等）の大容量化が進んでおり、中でも、ＳＲＡＭに
近いアクセス時間を有しつつ、大きな記憶容量を小型に
実現できるＤＲＡＭが多用されつつある。かかる状況の
下で、従来の携帯電話機では、パワーＯＮ後の全ＩＣメ
モリを常時給電ＯＮ状態にしていた。

【０００３】

【発明が解決しようとする課題】しかし、例えば１Ｍビ
ットＤＲＡＭについて言うと、そのスタンバイモード時
における消費電流≒８〜１６ｍＡ、リフレッシュ時の消
費電流≒７０ｍＡ（インターバルを考慮して平均化する
と平均電流≒１７ｍＡ程度）のデータが示す如く、今後
のメモリの大容量化に向けては、メモリの消費電流が問
題となっている。

【０００４】本発明は上記従来技術の問題点に鑑みなさ
れたもので、その目的とする所は、メモリの消費電力を
能率よく軽減可能な携帯無線端末装置を提供することに
ある。

【０００５】

【課題を解決するための手段】上記の課題は例えば図１
の構成により解決される。即ち、本発明（１）の携帯無
線端末装置は、無線送／受信部１１と、該無線送／受信
部を含む装置の主制御・処理を行うＣＰＵ５１と、該Ｃ
ＰＵが使用するプログラムやデータを記憶するメモリ５
２とを備え、これらをバッテリー（６１）給電により動
作させる携帯無線端末装置１０において、前記メモリ５
２を２以上の記憶領域（ａ，ｂ等）に分割すると共に、
少なくとも１の記憶領域（例えばｂ）をＣＰＵ５１の制
御下で給電ＯＮ／ＯＦＦ可能に構成し、前記ＣＰＵ５１
は不使用時の前記少なくとも１の記憶領域ｂに対する給
電をＯＦＦにするものである。

【０００６】本発明（１）においては、メモリ５２を、
例えば制御プログラム等が常駐する記憶領域ａと、通話
時にのみ必要となるようなワーク目的又は一時的なバッ
クアップ目的の記憶領域ｂとに分割すると共に、ＣＰＵ
５１は不使用時（即ち、例えば待ち受け時における）の
記憶領域ｂに対する給電をＯＦＦにする。

【０００７】従って、本発明（１）によれば、呼の種類
（通話呼，データ通信呼等）及び又はその進行（待ち受
け中，通話中，データ通信中等）に応じて必要最小限の
記憶領域のみに給電ＯＮすることが可能となり、装置の
全体機能（サービス）に影響を与えること無く、メモリ
５２の消費電力を能率よく軽減可能となる。

【０００８】好ましくは本発明（２）においては、上記
本発明（１）において、給電ＯＮ／ＯＦＦ可能な記憶領
域ｂに、基地局の識別情報、サービスエリア情報、発着
信に係る通信パラメータ、受信電界強度、通信時間、外
部から通信チャネルを介してダウンロードされたプログ
ラム、その他のワークデータの内の何れか1又は２以上
を記憶する。従って、呼の種類及び又はその進行に応じ
てメモリ５２の消費電力をきめ細かく削減可能となる。

【０００９】また好ましくは本発明（３）においては、
上記本発明（１）において、給電ＯＮ／ＯＦＦ可能な記
憶領域ｂが独立したＩＣメモリからなる。従って、本発
明を既存のＩＣメモリを利用して容易に実現できる。

【００１０】

【発明の実施の形態】以下、添付図面に従って本発明に
好適なる実施の形態を詳細に説明する。なお、全図を通
して同一符号は同一又は相当部分を示すものとする。

【００１１】図２は実施の形態による移動局装置のブロ
ック図で、図において、３１はアンテナ、３２は送受分
波スイッチ、３３はＴＤＭＡ／ＣＤＭＡ方式による受信
部、３４は同じく送信部、３５は周波数シンセサイザ、
３６は受信部３３で検出した受信電界強度ＲＳＳＩをＡ
／Ｄ変換するＡ／Ｄ変換器、４１は基地局（不図示）と
の間のＴＤＭＡ／ＣＤＭＡ方式に従い、呼制御信号や音
声／データ信号のやり取りを仲介する同期制御部、４２
は音声信号の符号変換を行うコーデック（ＣＯＤＥ
Ｃ）、４３は音声帯域信号を処理するベースバンド処理
部、４４はスピーカ（ＳＰＫ）、４５はマイク（ＭＩ
Ｃ）である。

【００１２】更に、５１は本装置の主制御及び呼処理等
を行うＣＰＵ、５２はＣＰＵ５１が実行するプログラム
やデータ（運用データ，通信データ等）を記憶する主メ
モリ（ＭＥＭ）、５３は本装置の前面に設けられたコン
ソール（ＣＳＬ）、５４は液晶等による表示部（ＤＳ
Ｐ）、５５はダイヤルキー，ファンクションキー等を備
えるキーボード（ＫＢＤ）、５５ａは電源ＯＮ／ＯＦＦ
ボタン、５６はＣＰＵ５１の共通バスである。

【００１３】また、６１は外部から充電端子６３を介し
て充電可能なバッテリー（二次電池）、ＰＳＷは電源ス
イッチ、６２はバッテリー電圧を回路で必要な電圧に変
換して各部に分配する電源制御部（ＰＷＣ）である。

【００１４】図３は実施の形態によるメモリシステムの
ブロック図で、図２のＣＰＵ５１と主メモリ５２との接
続の詳細構成を示している。共通バス５６を介してＣＰ
Ｕ５１と主メモリ５２とが接続される。共通バス５６は
アドレスバスＡＢ、データバスＤＢ及び制御バスＣＢを
含む。主メモリ５２は、例えば４つのＤＲＡＭ０〜ＤＲ
ＡＭ３から成り、このうちのＤＲＡＭ０は不揮発性を要
するアプリケーションプログラムや運用データ等を記憶
する。このため、ＤＲＡＭ０はバックアップバッテリー
ＢＢＡＴによりバックアップ給電可能に構成されてい
る。なお、揮発性のＤＲＡＭ０に代えて、高速のＳＲＡ
Ｍ０を使用しても良いし、又は不揮発性のＲＯＭ，ＥＥ
ＰＲＯＭ又はフラッシュＲＯＭ等を使用でき、この場合
はバックアップバッテリーＢＢＡＴを省略できる。

【００１５】図３にＤＲＡＭ１の内部構成を示す。図に
おいて、制御部ＣＴＬは外部からのメモリアクセス信号
に同期して各種タイミング信号やクロック信号を発生す
る。メモリセルアレイＭＡＲＹはコンデンサによる記憶
素子とＦＥＴスイッチとからなるメモリセルを多数備え
る。アドレスレジスタＡＤＲはアドレスバスＡＢからの
アクセスアドレスを保持し、更に行アドレスデコーダＲ
ＤＥＣはメモリセルアレイの行アドレスＲＡをデコード
して出力する。ＷＯＲＤＬはデコード出力のワード線で
ある。また列アドレスデコーダＣＤＥＣはメモリセルア
レイの列アドレスＣＡをデコードして出力し、ＢＩＴＬ
はそのデコード出力のビット線である。センスアンプＳ
ＡＭＰはメモリセルアレイＭＡＲＹのデータ読／書制御
を行う。データレジスタＤＴＲはデータバスＤＢとメモ
リ（センスアンプＳＡＭＰ）との間で読／書データのや
り取りを行う。そして、リフレッシュ制御部ＲＥＦＣは
定期的にメモリセルアレイＭＡＲＹのリフレッシュ制御
を行う。ＤＲＡＭ０，２，３についても同様である。

【００１６】更に、電源電圧ＶＤＤは電源バスＰＢを介
してＤＲＡＭ０〜３に分配される。ＤＲＡＭ０は無条件
で給電されるが、ＤＲＡＭ１〜３については、夫々直列
にスイッチＳＷ１〜３が設けられており、ＣＰＵ５１の
制御下で給電ＯＮ／ＯＦＦ可能になっている。即ち、コ
マンドデコーダＣＤＥＣはＣＰＵ５１のＩ／Ｏコマンド
をデコードしてパワー制御信号ＰＣＳを生成する。パワ
ーデコーダＰＤＥＣはＩ／Ｏコマンドの一部を内部レジ
スタにラッチ及びデコードしてスイッチ制御信号ＳＣ１
〜ＳＣ３を生成する。

【００１７】例えば、スイッチ制御信号ＳＣ１＝１の時
にはスイッチＳＷ１が閉成し、ＤＲＡＭ１に給電され
る。またこのスイッチ制御信号ＳＣ１は３ステートのバ
ッファ回路ＢＵＦ１にも加えられ、スイッチ制御信号Ｓ
Ｃ１＝１の時にバッファ回路ＢＵＦ１の入出力端子間は
導通状態にある。ここで、データバスＤＢについてのバ
ッファ回路は双方向に設けられる。またスイッチ制御信
号ＳＣ１＝０の時は、スイッチＳＷ１が開成してＤＲＡ
Ｍ１には給電されず、よって消費電力の削減となる。こ
の時、バッファ回路ＢＵＦ１の入出力端子間はハイイン
ピーダンス状態にあり、これによってアドレスやデータ
等のバス信号電流が給電ＯＦＦ状態のＤＲＡＭ１に流れ
込むのを防止している。従って、共通のバス信号に影響
を与えずにＤＲＡＭ１を給電ＯＦＦにできる。他のＤＲ
ＡＭ２，３についても同様である。

【００１８】更に、アドレスデコーダＡＤＥＣは、メモ
リアクセスアドレスの所定の上位ビットをデコードして
おり、ＤＲＡＭ０〜３のチップ選択信号ＣＥ０〜ＣＥ３
を生成する。これにより、ＣＰＵ５１のメモリアクセス
コマンドに従って何れか一つのＤＲＡＭが選択され、デ
ータバスＤＢを介してデータの読み／書きが行われる。

【００１９】図４は実施の形態によるメモリマップと給
電制御とを説明する図である。図４（Ａ）において、主
メモリ５２の記憶領域は呼の種類及びその進行に対応さ
せて例えば４つの記憶領域Ａ〜Ｄに分けられる。この内
の記憶領域Ｄは図３のＤＲＡＭ０に割り付けられ、また
残りの記憶領域Ａ〜Ｃは図３のＤＲＡＭ１〜３に夫々割
り付けられている。

【００２０】記憶領域Ｄには装置の電源ＯＮ／ＯＦＦと
は無関係に不揮発性を要求されるデータ（自局番号，電
話帳，発信履歴，実時刻情報等）が記憶される。また図
示しないが、ここにはＯＳやその他の不揮発性を要求さ
れる各種通信アプリケーションプログラム（とまり木サ
ーチ制御，待ち受け制御，通話・通信制御等）が記憶さ
れる。また記憶領域Ａには装置の電源ＯＮ〜電源ＯＦＦ
の間に必要な運用情報（基地局識別情報，エリア識別情
報，制御チャネル情報等）が記憶される。また記憶領域
Ｂには通話時に必要な情報（送／受信パラメータ，通話
チャネル情報，受信電界強度，通話時間等）が記憶され
る。なお、記憶領域Ｂ中の所定の情報（例えば、自局の
発信による通話時間等）は通話終了後に上記記憶領域Ｄ
の発信履歴情報に転送される。そして、記憶領域Ｃには
データ通信（所謂ｉモード通信等）時に必要な情報｛外
部から無線配信（ダウンロード）された各種アプリケー
ションプログラム（ＪＡＶＡ（登録商標）等）を記憶・
実行するためのプログラムエリア，配信されたディジタ
ル表示情報，その他のワークエリア情報等｝が記憶され
る。

【００２１】図４（Ｂ）は記憶領域Ａ〜ＤとＣＰＵ５１
による該領域Ａ〜Ｄへの給電制御との関係を示してい
る。本装置の使用状態をその呼種別及びその進行状態で
まとめると「待ち受けモード」，「通話中Ａモード」，
「通信Ｂモード」，「電源ＯＦＦ」に分けられる。記憶
領域Ｄには常時給電されている。記憶領域Ａは電源ＯＦ
Ｆ以外は給電されている。記憶領域Ｂには通話中Ａモー
ド，通信中Ｂモードでのみ給電される。記憶領域Ｃは通
信中Ｂモードでのみ給電される。

【００２２】図５は実施の形態による通信制御のフロー
チャートである。本装置に電源投入するとこの処理に入
力する。ステップＳ１１では記憶領域Ａ〜Ｄに給電す
る。なお、記憶領域Ｄ（ＤＲＡＭ０）には自動的に給電
されるので、ＣＰＵ５１が給電ＯＮにするのは記憶領域
Ａ〜Ｃ（ＤＲＡＭ１〜３）である。ステップＳ１２では
ＣＰＵ５１は複数のとまり木チャネルをサーチし、最寄
り（受信電界強度最大／通信品質最良等）の基地局と接
続すると共に、該基地局から自局の待ち受け受信のため
の情報（待ち受け受信フレーム番号，待ち受け受信スロ
ット番号等）の指定を受け、ステップＳ１３で待ち受け
モードに移行する。ステップＳ１４では記憶領域Ｂ，Ｃ
の給電をＯＦＦにする。ステップＳ１５ではパワーオフ
か否かを判別し、パワーオフの場合はステップＳ２４で
パワーオフ処理を行う。またパワーオフでない場合はス
テップＳ１６で発／着信要求か否かを判別する。発／着
信要求でない場合はステップＳ１３に戻る。

【００２３】やがて、発／着信要求を受け付けると、ス
テップＳ１７では記憶領域Ｂを給電ＯＮにする。ステッ
プＳ１８では発／着信要求に係る通信モ−ドを判別し、
判別モードに従って処理分岐する。Ａモードの場合はス
テップＳ１９で通話中Ａモードを実行し、ステップＳ２
０では通話終了か否かを判別する。通話終了でない場合
はステップＳ１９に戻り、また通話終了の場合はステッ
プＳ１３に戻る。

【００２４】また上記ステップＳ1８の判別でＢモード
の場合はステップＳ２１で記憶領域Ｃに給電ＯＮする。
ステップＳ２２では通信中Ｂモードを実行し、ステップ
Ｓ２３では通信終了か否かを判別する。通信終了でない
場合はステップＳ２２に戻り、また通信終了の場合はス
テップＳ１３に戻る。かくして、本実施の形態によれば
メモリ（ＤＲＡＭ）の消費電流をきめ細かく削減でき、
よってバッテリー６１の長寿命化が図れる。

【００２５】図６は実施の形態における他のＤＲＡＭ７
０を説明する図で、ＤＲＡＭチップの内部に電力削減機
能を備える場合を示している。図６（Ａ）はそのブロッ
ク図を示している。このＤＲＡＭ７０には外部から電源
電圧ＶＤＤ（例えば２．５Ｖ）と接地電圧ＶＳＳとが加
えられ、該ＶＤＤ，ＶＳＳは、メモリコア７２の一部の
回路を除いて、ほとんどの回路に供給されている。また
内部回路７１は、通常のＤＲＡＭと同様のメモリコア７
２及びその周辺回路７３を有している。

【００２６】チップイネーブル信号ＣＥ１は、データ読
み／書きのアクセス信号として機能し、信号ＣＥ１＝０
（ＬＯＷレベル）の時にＤＲＡＭ７０を活性化させる。
チップイネーブル信号ＣＥ２は、リセット信号として機
能し、信号ＣＥ２＝０（ＬＯＷレベル）の時に内部回路
７１を非活性化（リセット）する。

【００２７】エントリ回路７４は、信号ＣＥ２＝０によ
り低消費電力モードを付勢する。またコマンドデコーダ
７５は、信号ＣＥ１＝０及び他の制御信号ＣＮを受けて
入力コマンドを解読し、解読したコマンドを内部コマン
ド信号として周辺回路７３に出力する。

【００２８】内部電圧発生回路７６は、通常時に活性化
され、ブースト電圧ＶＰＰ（例えば３．７Ｖ）、プリチ
ャージ電圧ＶＰＲ（例えば１．０Ｖ）、内部電源電圧Ｖ
ＩＩ（例えば２．０Ｖ）、基板及びメモリセルのｐウエ
ルに供給するための基板電圧ＶＢＢ（例えば−１．０
Ｖ）を発生する。一方、外部電圧供給回路７７は、低消
費電力モード時に活性化され、ブースト電圧ＶＰＰ及び
内部電源電圧ＶＩＩを外部供給電圧ＶＤＤとなし、かつ
プリチャージ電圧ＶＰＲ及び基板電圧ＶＢＢを外部供給
接地電圧ＶＳＳとなす。

【００２９】このように、低消費電力モード時に、内部
電圧発生回路７６を非活性化させることにより、低消費
電力モード時の消費電力を従来に比べ大幅に低減でき
る。またその際には、外部電源電圧ＶＤＤ及び接地電圧
ＶＳＳを供給することにより、内部回路７１にリークパ
スが生じることを防止できる。

【００３０】図６（Ｂ）はＤＲＡＭ７０の動作モードを
示している。装置への電源投入によりアイドルモードに
なる。このアイドルモード中にメモリアクセス（読み／
書き）コマンドが入力すると動作モードに移行し、デー
タの読み／書き動作を行う。この読み／書き動作の実行
後は自動的にアイドルモードに戻る。また、このアイド
ルモード中にセルフリフレッシュコマンドを受け付ける
とリフレッシュモードに移行し、内部で管理するリフレ
ッシュアドレスに従ってセルフリフレッシュ動作を行
う。このリフレッシュ動作終了後はアイドルモードに戻
る。また、このアイドルモード中に所定の状態（既存の
信号ＣＥ２＝０「付勢」、又は専用の低消費電力モード
信号＝０「付勢」）を検出すると低消費電力モードに移
行する。また低消費電力モード中に所定の状態を検出す
るとアイドルモードに戻る。

【００３１】なお、上記実施の形態ではＤＲＡＭを使用
した場合の適用例を述べたが、本発明は他の種類のＩＣ
メモリ（ＳＲＡＭ等）を使用して実現しても良い。

【００３２】また、上記実施の形態では給電ＯＮ／ＯＦ
Ｆ可能な記憶領域が夫々独立したＩＣメモリからなる場
合を述べたが、これに限らない。例えば独立したＩＣメ
モリ内の少なくとも一部に給電ＯＮ／ＯＦＦ可能な記憶
領域が設けられていても良い。

【００３３】また、上記本発明に好適なる実施の形態を
述べたが、本発明思想を逸脱しない範囲内で各部の構
成、制御、処理及びこれらの組み合わせの様々な変更が
行えることは言うまでも無い。

【００３４】（付記１）無線送／受信部と、該無線送／
受信部を含む装置の主制御・処理を行うＣＰＵと、該Ｃ
ＰＵが使用するプログラムやデータを記憶するメモリと
を備え、これらをバッテリー給電により動作させる携帯
無線端末装置において、前記メモリを２以上の記憶領域
に分割すると共に、少なくとも１の記憶領域をＣＰＵの
制御下で給電ＯＮ／ＯＦＦ可能に構成し、前記ＣＰＵは
不使用時の前記少なくとも１の記憶領域に対する給電を
ＯＦＦにすることを特徴とする携帯無線端末装置。

【００３５】（付記２）給電ＯＮ／ＯＦＦ可能な記憶領
域に、基地局の識別情報、サービスエリア情報、発着信
に係る通信パラメータ、受信電界強度、通信時間、外部
から通信チャネルを介してダウンロードされたプログラ
ム、その他のワークデータの内の何れか1又は２以上を
記憶することを特徴とする付記１に記載の携帯無線端末
装置。

【００３６】（付記３）給電ＯＮ／ＯＦＦ可能な記憶領
域が独立したＩＣメモリからなることを特徴とする付記
１に記載の携帯無線端末装置。

【００３７】（付記４）独立したＩＣメモリ内の少なく
とも一部に給電ＯＮ／ＯＦＦ可能な記憶領域が設けられ
ていることを特徴とする付記１に記載の携帯無線端末装
置。従って、本発明を少ない部品（ＩＣメモリ）数及び
省スペースで実現できる。

【００３８】

【発明の効果】以上述べた如く本発明によれば、呼の種
類及び又はその進行に応じて必要最小限の記憶領域のみ
に給電ＯＮすることが可能となり、装置の全体機能（サ
ービス）に影響を与えること無く、メモリ５２の消費電
力を能率よく軽減可能となる。

【図面の簡単な説明】

【図１】本発明の原理を説明する図である。

【図２】実施の形態による移動局装置のブロック図であ
る。

【図３】実施の形態によるメモリシステムのブロック図
である。

【図４】実施の形態によるメモリマップと給電制御とを
説明する図である。

【図５】実施の形態による通信制御のフローチャートで
ある。

【図６】実施の形態における他のＤＲＡＭを説明する図
である。

【符号の説明】

３１アンテナ３５周波数シンセサイザ３６Ａ／Ｄ変換器（Ａ／Ｄ）４２コーデック（ＣＯＤＥＣ）４４スピーカ（ＳＰＫ）４５マイク（ＭＩＣ）５２主メモリ（ＭＥＭ）５３コンソール（ＣＳＬ）５４表示部（ＤＳＰ）５５キーボード（ＫＢＤ）５５ａ電源ＯＮ／ＯＦＦボタン５６共通バス６１バッテリー（二次電池）６２電源制御部（ＰＷＣ）６３充電端子ＰＳＷ電源スイッチ

───────────────────────────────────────────────────── フロントページの続き (72)発明者山下博幸神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者寺尾康弘神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内Ｆターム(参考） 5B011 DA06 EA10 EB01 KK03 LL08 LL11 MA07 5K011 DA29 JA01 KA03 5K033 BA06 CC01 DA19 DB12 DB25 5K067 AA43 BB02 BB21 EE02 HH23 KK05 KK13 KK15

Claims

【特許請求の範囲】

【請求項１】無線送／受信部と、該無線送／受信部を
含む装置の主制御・処理を行うＣＰＵと、該ＣＰＵが使
用するプログラムやデータを記憶するメモリとを備え、
これらをバッテリー給電により動作させる携帯無線端末
装置において、前記メモリを２以上の記憶領域に分割すると共に、少な
くとも１の記憶領域をＣＰＵの制御下で給電ＯＮ／ＯＦ
Ｆ可能に構成し、前記ＣＰＵは不使用時の前記少なくと
も１の記憶領域に対する給電をＯＦＦにすることを特徴
とする携帯無線端末装置。
【請求項２】給電ＯＮ／ＯＦＦ可能な記憶領域に、基
地局の識別情報、サービスエリア情報、発着信に係る通
信パラメータ、受信電界強度、通信時間、外部から通信
チャネルを介してダウンロードされたプログラム、その
他のワークデータの内の何れか1又は２以上を記憶する
ことを特徴とする請求項１に記載の携帯無線端末装置。
【請求項３】給電ＯＮ／ＯＦＦ可能な記憶領域が独立
したＩＣメモリからなることを特徴とする請求項１に記
載の携帯無線端末装置。