JP5384114B2 - メモリのための低電力ワード線論理回路のためのシステム及び方法 - Google Patents

Description

関連文献

本出願は、米国特許仮出願番号第６０／７５６，１００号、名称“電力ゲーティングを利用する低電力設計のための方法及び装置（METHOD AND APPARATUS FOR LOW POWER DESIGN UTILIZING POWER GATING）”、２００６年１月４日出願、及び米国特許仮出願番号第６０／７５６，８５６号、名称“低電力ワード線論理回路（LOW-POWER WORD-LINE LOGIC）”、２００６年１月６日出願、に優先権を主張し、それぞれ本出願の譲受人に譲渡され、そして全ての目的のためにその全体が引用によって本明細書中に取り込まれている。

本明細書は、一般にメモリ中の電力消費を削減するシステム及び方法に係わり、そしてより詳しくは、メモリ・バンク中のワード線の電力消費を制限するためのシステム及び方法に関する。

技術の進歩は、より小さくそしてより高機能な個人計算デバイスをもたらしてきている。例えば、携帯無線電話機、個人ディジタル補助装置（ＰＤＡ：personal digital assistants）、及びページング・デバイスのような無線計算デバイスを含む、様々な携帯型個人計算デバイスは、小さく、軽量で、そしてユーザにより容易に持ち運ばれる。より具体的には、セルラ（アナログ及びディジタル）電話機及びインターネット・プロトコル（ＩＰ：internet protocol）電話機のような携帯型無線電話機は、無線ネットワークを介して音声及びデータ・パケットを通信することができる。さらに、そのような無線電話機の多くは、その中に組み込まれている別のタイプのデバイスを含む。例えば、無線電話機は、ディジタル静止画カメラ、ディジタル・ビデオ・カメラ、ディジタル・レコーダ、及びオーディオ・ファイル・プレーヤを同様に含むことができる。しかも、そのような無線電話機は、ウェブ・インターフェースを含むことができ、それはインターネットをアクセスするために使用されることができる。その意味で、これらの無線電話機は、相当量の計算能力を含む。

一般的に、携帯型計算デバイスは、バッテリーで電力を供給される。その結果、携帯デバイスのための電子回路は、切り詰めたエネルギー必要量を満足させることを多くの場合に要求される。チップ上のトランジスタの数は増加し続け、一方でこれらのトランジスタのしきい値電圧が低下し続けるために、トランジスタを経るリーク・エネルギーは、ますます重要になってきている。

現在のマイクロプロセッサは、一般に高密度のキャッシュ・メモリを含み、それは数多くのトランジスタを含む。リーク・エネルギーは、アクティブ動作モードにおいて６５ｎｍ素子により消費されるレベル１（Ｌ１）キャッシュ・エネルギーの３０％を占め、そして０．１３ミクロン・プロセスを使用して製造される半導体デバイスに関するレベル２（Ｌ２）キャッシュ・エネルギーの８０％を占めることが見積もられている。

処理周波数とダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ：dynamic random access memory）アクセス時間との間のギャップが広がり続けているので、半導体デバイス製造者は、性能要求を満足させるためにオン−ダイのスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ：static random access memory）をますます利用してきている。その結果、多くのチップでは、ＳＲＡＭアレイは、ダイ・エリアの６０％程を占有することがある。大部分のＳＲＡＭ回路素子が任意の所与の時間においてアイドルであるので、ＳＲＡＭアレイは、電流リークの重大なソースである。

プロセッサが特別な省電力モード、例えば、スリープ・モード（そこでは、ＳＲＡＭの状態はウェークアップで復帰される）又は停止モード（そこでは、ＳＲＡＭコンテントは無効にされる）、であるときに、メモリ・アドレス可能ユニットとともにワード線論理回路への電力供給をゲートすることが提案されてきている。これらのモードは、一般的にソフトウェアにより制御され、そしてデバイスの複雑さとオーバーヘッドを追加する。

したがって、メモリ・デバイスに関する電流リークを削減するための改善された電力制御機構を提供することは、都合がよいはずである。

サマリー

ある特定の実施形態では、メモリの電力消費を削減する方法は、メモリ・デバイスをアクセスするための要請を受け取ることを含む。該メモリ・デバイスは、デコーダと、複数のワード線ドライバと、そして複数のワード線とを含む、ここで、各ワード線は、該複数のワード線ドライバのうちの１つのワード線ドライバに関係する。該要請は、該要請に関係するアドレスを決定するために該デコーダにおいてデコードされる。該複数のワード線ドライバのうちのあるワード線ドライバは、該メモリ・デバイスの該アドレスをアクセスするために選択的に電力を供給されるが、該複数のワード線のうちの他のワード線に電力を供給することはない。該ワード線ドライバは、該要請に関係する該アドレスに関連する特定のワード線に関係する。

ある特定の実施形態では、該ワード線ドライバに選択的に電力を供給することは、該ワード線ドライバを電源に接続するために該特定のワード線のヘッド・スイッチとフット・スイッチとのうちの少なくとも１つを選択的にイネーブルすることを含む。該ヘッド・スイッチは、ｐ−チャネル・トランジスタを含むことができ、そして該フット・スイッチは、ｎ−チャネル・トランジスタを含むことができる。さらに別のある特定の実施形態では、該方法は、該メモリ・デバイスの該複数のワード線ドライバのそれぞれへの電力を遮断することを含む。別の１つの実施形態では、該ワード線ドライバは、該複数のワード線ドライバに関係する拡散容量を使用するローカル・キャパシタンスを充電するために該ワード線ドライバのインバータのｐ−チャネル・トランジスタを選択的にイネーブルすることによって選択的に電力を供給される。別の１つの実施形態では、該ワード線ドライバは、それぞれ給電キャパシタンス及びローカル・バーチャル接地からヘッド・スイッチとフット・スイッチとを充電することにより選択的に電力を供給される。ある特定の例示の実施形態では、該メモリ・デバイスは、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）である。別のある特定の実施形態では、該メモリ・デバイスは、キャッシュ・メモリであり、例えば、レベル１又はレベル２キャッシュ・メモリである。

さらに別の１つの実施形態では、メモリと、複数のワード線ドライバと、及びデコーダとを含む電子デバイスが、開示される。該メモリは、複数のワード線を含む。該複数のワード線ドライバは、該メモリに接続される、ここで、各ワード線ドライバは、該メモリの該複数のワード線のうちの１つのワード線に関係する。該複数のワード線ドライバのそれぞれへの電源は、デフォルト状態の間オフであり、そしてワード線アクセス期間の間選択的に電力を供給される。該デコーダは、メモリ・アクセス要請を受け取るために、そして該メモリ・アクセス要請に関係するアドレスを決定するために該メモリ・アクセス要請をデコードするための該複数のワード線ドライバに接続される。該デコーダは、該メモリ・アクセス要請に応じて選択されたワード線ドライバに電力を供給することに適合するが、該複数のワード線ドライバのうちの他のワード線ドライバには電力を供給しない。

ある特定の実施形態では、該電子デバイスは、該メモリ・アクセス要請に関係するアドレスを決定することに応じて該選択されたワード線ドライバを選択的にイネーブルするための電力マネージャを含む。別の１つの実施形態では、該メモリは、複数のメモリ・バンクを含む、ここで、該複数のメモリ・バンクのそれぞれは、サブ−バンクの対を含み、該サブ−バンクの対はプリ−デコードされたデータを共有する。さらに別の１つの実施形態では、各ワード線ドライバは、高しきい値電圧（ＶＴ）トランジスタを含む。

まだ別の１つの実施形態では、プロセッサの電力消費を削減するためにプロセッサ読み取り可能な命令を組み込んだプロセッサ読み取り可能な媒体が、提供される。該プロセッサ読み取り可能な命令は、メモリの選択されたワード線に対応するメモリ・アドレスを決定するためにメモリ・アクセス要請をデコードするための命令、及び該メモリ・アドレスを決定することに応じて、他のワード線に電力を供給することなく、該選択されたワード線に関係するワード線ドライバに選択的に電力を供給するための命令、を含む。

さらに別のある特定の実施形態では、メモリ・デバイスは、複数のワード線を含む記憶手段、複数のワード線のうちの選択された１つに対応するメモリ・アドレスを決定するためにアドレス入力をデコードするための手段、及び該メモリ・アドレスを決定することに応じて、該複数のワード線のうちの該選択された１つに電力を供給するが、該複数のワード線の他のワード線には電力を供給しないための手段、を含む。さらに別の１つの実施形態では、該メモリ・デバイスは、該デコードするための手段を電力供給端子に選択的に接続するためのスイッチング手段、を含む。

ある特定の実施形態では、携帯デバイスは、ディスプレイ・コントローラと、ユーザ入力を受け取るための入力インターフェースと、ディジタル信号を受け取るためのトランシーバと、そしてディジタル信号プロセッサとを含む。該ディジタル信号プロセッサは、該トランシーバに、該入力インターフェースに、そして該ディスプレイ・コントローラに接続される。該ディジタル信号プロセッサは、複数のワード線を含むランダム・アクセス・メモリと、該メモリ・アクセス要請に関係するワード線を決定するためにメモリ・アクセス要請をデコードするためのデコーダとを含む。該ディジタル信号プロセッサは、該複数のワード線のうちの他のワード線に電力を供給することなく、該ワード線に選択的に電力を供給するための電力マネージャを含む。

特定の例示の実施形態の１つの特別な利点は、ヘッド・スイッチとフット・スイッチの導入が、アクティブ動作モードと非アクティブ動作モードとの両方の期間にワード線ドライバを通り流れるリーク電流を従来のワード線ドライバに対して約２０分の１に削減できることである。

別の１つの特別な利点は、メモリによる総合的な電力消費が、性能オーバーヘッドを増加させることなしに削減されることである。電力消費のこの削減は、別の処理での使用のために及び／又はバッテリーのような電源の動作寿命を延長するために、電力が節約されるという点で追加の利点を提供する。

さらに別の１つの態様では、例示の実施形態の特別な利点は、ワード線ドライバのｐ−チャネル・トランジスタの拡散容量が、ワード線容量よりも大きく、トランジスタ全体にわたるローカル・キャパシタンスが電荷シェアリングを通して分散されることを可能にすることである。これは、ワード線遅延についてのヘッド・スイッチの効果を低減し、小さなヘッド／フット・スイッチを利用することを可能にさせる。

本発明の他の態様、利点、及び特徴は、以下の節：図面の簡単な説明、詳細な説明、及び特許請求の範囲を含む全体の明細書を概観した後で、明確になるであろう。

詳細な説明

本明細書中に記載される実施形態の態様そして付随する利点は、添付された図面とともに理解されるときに、下記の詳細な説明を参照することによってさらに容易に明確になるであろう。

図１は、キャッシュ・メモリのようなメモリの１つのワード線に選択的に電力を供給するが他のワード線には電力を供給しない電力マネージャを有する構造１００のある特定の実施形態を説明するブロック図である。構造１００は、電力マネージャ１０２、キャッシュ・メモリ・アレイ１０４、デコーダ１０６、及びワード線ドライバ１０８と１１０を含む。キャッシュ・メモリ・アレイ１０４は、２つの典型的なメモリ・バンク１１２と１１４へと細分化される。各バンク１１２と１１４は、それぞれ複数のワード線１１６と１１８を含む。各バンク１１２と１１４は、しかも、それぞれ複数のビット線１２０と１２２を含む。構造１００は、マルチプレクサ１２４と１２６、センス増幅器１２８と１３０、コンパレータ１３２、マルチプレクサ（ＭＵＸ）ドライバ１３４、出力ドライバ１３６、及び出力ドライバ１３８と１４０を同様に含む。

電力マネージャ１０２は、ワード線ドライバ１０８と１１０への電力のゲーティングを選択的にイネーブルしそしてディスエーブルするための論理回路を含む。デコーダ１０６は、１つの入力と複数のワード線出力を含む。各ワード線ドライバ１０８と１１０は、電力マネージャ１０２に接続された入力、デコーダ１０６の複数のワード線出力のうちの１つに接続された入力、及びバンク１１２又は１１４のうちの１つのワード線に接続された出力を含む。各ワード線ドライバ１０８と１１０は、クロック信号を受け取るためのクロック入力（図２に示される）を同様に含む。ワード線ドライバ１０８と１１０がデコーダ１０６中に含まれることができることは、理解されるはずである。

マルチプレクサ１２４と１２６は、それぞれビット線１２０と１２２に接続された入力を含む。マルチプレクサ１２４と１２６は、出力を同様に含む。センス増幅器１２８と１３０は、マルチプレクサ１２４と１２６の出力に接続される。コンパレータ回路１３２は、センス増幅器１２８の出力に接続された入力を含み、そして複数の出力を含む。コンパレータ回路１３２は、複数のコンパレータを含むことができる。マルチプレクサ（ＭＵＸ）ドライバ１３４は、コンパレータ回路１３２の複数の出力のうちの少なくとも１つに接続された入力を含み、そして複数の出力を含む。出力ドライバ１３６は、コンパレータ回路１３２の複数の出力のうちの少なくとも１つに接続された入力を含み、そして出力を含む。出力ドライバ１３８は、ＭＵＸドライバ１３４の複数の出力に接続された複数の入力、複数のセンス増幅器１３０のうちの１つの出力に接続された入力、そして複数の出力を含む。出力ドライバ１４０は、出力ドライバ１３８の複数の出力に接続された複数の入力、複数のセンス増幅器１３０のうちの１つの出力に接続された入力、及び複数の出力を含む。

動作において、デコーダ１０６は、メモリ読み出し動作又はメモリ書き込み動作のためのメモリ・アドレス入力のようなメモリ・アクセス要請を受け取る。デコーダ１０６は、メモリ・アクセス要請をデコードしてメモリ・アドレス入力に対応するメモリ１０４のメモリ・アドレスを決定する。一致するアドレスが見つかるときには、デコーダ１０６は、そのメモリ・アドレスに対応するワード線１０８又は１１０をアサートする。デコーダ出力に応じて、電力マネージャ１０２は、そのメモリ・アドレスに基づいて選択されたワード線への電力を選択的にイネーブルする。

例えば、メモリ・バンク１１４のワード線１４２がアサートされる場合には、電力マネージャ１０２は、そのワード線１４２に関係する特定のワード線ドライバ１４４への電力を選択的にイネーブルする。そのワード線１４２のデータ・ビットは、マルチプレクサ１２６により受け取られる。マルチプレクサ１２６は、出力を生成し、それはセンス増幅器１３０によって受け取られる。センス増幅器の出力は、関係する出力ドライバ１３８と１４０に与えられて、ワード線１４２により与えられるデータに関連する出力信号を生成する。

ワード線１１６と１１８の集合のうちの１つのワード線だけが任意の所定のクロック・サイクルにおいてアクティブであるので、アクセスされようとしているワード線１４２に関係する特定のワード線ドライバ１４４への電力を除いて、ワード線ドライバ１０８と１１０への電力はオフにされる。この電力管理機能は、特別な省電力プロセッサ・モードへと入ることなく、ハードウェア・レベルで通常動作の期間中、実行されることができる。

図１は説明の目的だけで与えられそして制限するように意図されていないことが理解されるはずである。その上、本メモリ構造がキャッシュ・アーキテクチャであるように示されているが、本発明の実施形態は、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、ダイナミックＲＡＭ、及びその他を含む他のメモリ構造に適用される。それに加えて、ワード線ドライバ１０８と１１０の集合が１つのメモリ・バンクに接続される個別のブロックとして示されるが、ワード線ドライバ１０８と１１０のそれぞれのワード線ドライバは、１対のメモリ・バンクに接続されることができ、そして電力マネージャ１０２は、選択される個別のワード線ドライバを選択的にイネーブルするように適合されることができて、任意の所定の時間に複数のメモリ・バンクのうちの１つの１ワード線に電力を供給する。

図２は、図１の電力マネージャ１０２のような電力マネージャに反応するヘッド・スイッチ２０２とフット・スイッチ２０４とを含んでいるゲート−レベル・ワード線論理回路２００の特定の実施形態を説明する論理図である。それに加えて、ワード線論理回路２００は、ワード線ドライバ・ブロック１４４、ＡＮＤ論理ゲート２０６と２０８、及びキャパシタ２１０と２１２を含む。ＡＮＤ論理ゲート２０６は、クロック入力２１４、左ライン・イネーブル入力２１６、及び出力２１８を含む。ＡＮＤ論理ゲート２０８は、クロック入力２１４、右ライン・イネーブル入力２２０、及び出力２２２を含む。ワード線ドライバ・ブロック１４４は、ＡＮＤ論理ゲート２０６の出力２１８に接続された左ワード線入力２４６、ＡＮＤ論理ゲート２０８の出力２２２に接続された右ワード線入力２４９、及びプリ−デコードされたデータを受け取るためにデコーダに接続された１対の入力２２８を含む。

ワード線ドライバ・ブロック１４４は、ＡＮＤ論理ゲート２３０、ＮＡＮＤ論理ゲート２３２と２３４、及びインバータ２３６と２３８を含む。ＡＮＤ論理ゲート２３０は、１対の入力２２８に接続された１対の入力２４０、及び出力２４２を含む。ＮＡＮＤ論理ゲート２３２は、ノード２４６を介してＡＮＤ論理ゲート２０６の出力２１８に接続された入力２４４、ＡＮＤ論理ゲート２３０の出力２４２に接続された入力２４７、電源入力２４８、及び出力２５１を含む。ＮＡＮＤ論理ゲート２３４は、ＡＮＤ論理ゲート２３０の出力２４２に接続された入力２５２、ノード２４９を介してＡＮＤ論理ゲート２０８の出力２２２に接続された入力２５４、電源入力２５０’、及び出力２５８を含む。インバータ２３６は、ＮＡＮＤ論理ゲート２３２の出力２５１に接続された入力２６０、電源入力２６２、及び左メモリ・バンクのワード線に接続された出力２６４を含む。インバータ２３８は、ＮＡＮＤ論理ゲート２３４の出力２５８に接続された入力２６６、電源入力２６８、及び右メモリ・バンクのワード線に接続された出力２７０を含む。用語 “左”と“右”は説明の目的だけのために使用されること、そしてワード線ドライバ・ブロックは任意のワード線をアクセスするために適合され得ることが、理解されるはずである。

ヘッド・スイッチ２０２は、ｐ−チャネル・トランジスタ２７２とｐ−チャネル・トランジスタ２７４とを含む。ｐ−チャネル・トランジスタ２７２と２７４は、高しきい値電圧（ＶＴ）トランジスタであり得る。ｐ−チャネル・トランジスタ２７２は、電圧供給端子（Ｖｄｄ）に接続された第１端子２７５、制御端子２７６、及びバーチャル供給ノード２７８を介してインバータ２３６の電源入力２６２に接続された第２端子２７７を含む。ｐ−チャネル・トランジスタ２７４は、電圧供給端子（Ｖｄｄ）に接続された第１端子２７９、制御端子２８０、及びバーチャル供給ノード２８２を介してインバータ２３８の電源入力２６８に接続された第２端子２８１を含む。フット・スイッチ２０４は、ｎ−チャネル・トランジスタ２８４とｎ−チャネル・トランジスタ２８６とを含む。ｎ−チャネル・トランジスタ２８４と２８６は、高しきい値電圧（ＶＴ）トランジスタであり得る。ｎ−チャネル・トランジスタ２８４は、バーチャル接地ノード２８８を介してＮＡＮＤ論理ゲート２３２の電源入力２４８に接続された第１端子２８７、左ライン・イネーブル入力２１６に接続された制御端子２８９、及び電圧供給端子（Ｖｓｓ）に接続された第２端子２９０を含む。ｎ−チャネル・トランジスタ２８６は、バーチャル接地ノード２９３を介してＮＡＮＤ論理ゲート２３４の電源入力２５０’に接続された第１端子２９２、右ライン・イネーブル入力２２０に接続された制御端子２９４、及び電圧供給端子（Ｖｓｓ）に接続された第２端子２９５を含む。キャパシタ２１０は、電源電圧供給端子（Ｖｓｓ）に接続された第１端子２９６、及びｐ−チャネル・トランジスタ２７４の第２端子２８１に接続された第２端子２９７を含む。キャパシタ２１２は、電圧供給端子（Ｖｓｓ）に接続された第１端子２９８、及びインバータ２３８の出力２７０に接続された第２端子２９９を含む。

動作の期間中、電力マネージャ（例えば、図１の電力マネージャ１０２）は、ライン・イネーブル信号、例えば、左ライン・イネーブル入力２１６を介して左ライン・イネーブル信号を、又は右ライン・イネーブル入力２１８を介して右ライン・イネーブル信号を与える。もし、ライン・イネーブル信号が左ライン・イネーブル信号である場合には、例えば、ｎ−チャネル・トランジスタ２８４は、制御端子２８９を介して左ライン・イネーブル入力２１６から左ライン・イネーブル信号を受け取り、それはＮＡＮＤ論理ゲート２３２に電力を供給するための電流を引き出すためにｎ−チャネル・トランジスタ２８４を起動する。左ライン・イネーブル信号２１６の逆が、ｐ−チャネル・トランジスタ２７２の制御端子２７６に与えられ、それによりトランジスタ２７２を通りインバータ２３６に電流が流れることを可能にする。ＡＮＤ論理ゲート２０６は、左ライン・イネーブル信号と、左ライン・イネーブル入力２１６とクロック入力２１４からのクロック信号のそれぞれについての論理ＡＮＤ演算を実行する。プリコード・データは、入力２２８を介してＡＮＤ論理ゲート２３０に与えられる。プリコード・データと左ライン・イネーブル信号は、ＮＡＮＤ論理ゲート２３２に与えられて、インバータ２３６を介して左ワード線に電力を供給する。

一般に、キャパシタ、例えば、キャパシタ２１０は、ｐ−チャネル・トランジスタ２７４の第２端子２８１に接続されることができ、ｐ−チャネル・トランジスタ２７４がイネーブルされたときに電源入力２６８を介したインバータ２３８への入力供給電圧を安定化させる。しかも、キャパシタ（図示されず）がｐ−チャネル・トランジスタ２７２の第２端子２７７に付け加えられることができ、ｐ−チャネル・トランジスタ２７２がイネーブルされたときに電源入力２６２を介したインバータ２３６への供給電圧を安定化させる。それに加えて、キャパシタ、例えば、キャパシタ２１２が、インバータ２３８の出力２７０に（又はインバータ２３６の出力２６４に）与えられることができ、メモリのワード線に電力を供給するための出力電圧を安定化させる。

一般に、メモリ・バンクの各ワード線は、ワード線論理回路２００を含むことができる。メモリ・バンクのメモリ・アレイがアクセスされないときには、全てのワード線への電源は、オフにされる。読み出しアクセス動作又は書き込みアクセス動作において、メモリ・バンクは、インデックス・ビットをデコードすることにより選択され、そのインデックス・ビットはアクセス動作に付随する要請のアドレス・ビットの一部である。メモリ要請に基づいて、複数のワード線のうちの１つがアサートされる。

ヘッド・スイッチ２０２とフット・スイッチ２０４は、電流リークを減少させるために高しきい値電圧トランジスタを含む。一般に、制御信号、左ライン・イネーブル（ｌｆｔ＿ｅｎ）と右ライン・イネーブル（ｌｒｔ＿ｅｎ）は、メモリ・サブ−バンク部に対して利用される既存の信号である。バンク当たり１つのワード線だけが作動されるので、ワード線ドライバ２００を駆動するためのＶｄｄとＶｓｓ供給端子の両方におけるアクティブな電流の量は、少ない。

それに加えて、バーチャル接地ノードとバーチャル供給ノードは、ワード線に比べて比較的大きな容量を有する。その結果、短いワード線スイッチング期間の間にヘッド・スイッチ／フット・スイッチ２０２と２０４により必要とされる電荷の量は、少ない。これは、それぞれの直列トランジスタに起因する速度劣化を制限する、というのは電荷が局所的なバーチャル接地キャパシタンス又はバーチャル供給キャパシタンスから来るためである。

先端プロセスにおける拡散容量対ゲート容量の大きな比のために、バーチャル供給ノード（ＶｄｄとＶｓｓ）（ヘッド・スイッチとワード線ｐ−チャネル・トランジスタとの間のノード）は、ワード線ドライバｐ−チャネル・トランジスタの全ての拡散容量である。ワード線ドライバｐ−チャネル・トランジスタの拡散容量は、次の通りである：
Ｃ_{ｌｏｃａｌ}＝６４・１０・Ｃ_ｄｉｆｆ （式１）。

Ｃ_ｄｉｆｆ＝０．８ｆＦ／μｍを代入すると、ローカル・キャパシタンスは、ほぼ５１２ｆＦである。このローカル・キャパシタンスは、式１に関連して上記したように、６２ｆＦのワード線容量よりも著しく大きい。ワード線のスイッチングの間に、インバータのｐ−チャネル・トランジスタは、オンに切り替えられ、そして容量の８対１の比は、Ｃ_{ｌｏｃａｌ}の電荷が電荷分割を通して分散されることを可能にする。これは、ワード線遅延のワード線速度への効果を低減する利点を有し、小さなヘッド・スイッチ２０２とフット・スイッチ２０４とを使用することを可能にする。

ワード線論理回路の最終段においてヘッド・スイッチ２０２とフット・スイッチ２０４に高ＶＴトランジスタを利用することによって、リーク電流は、制限される。その結果、ＮＡＮＤ論理ゲート２３２、２３４及びインバータ２３６と２３８を含むその他の論理デバイスは、速度損失を補償するために低ＶＴトランジスタを利用できる。代表的な６５ｎｍプロセスを用いて、図２のワード線論理回路が、相当量の付加的なゲート遅延を導入することなく実装されることができることを、シミュレーションは立証している。しかしながら、ヘッド・スイッチ２０２とフット・スイッチ２０４の高ＶＴトランジスタは、従来のワード線ドライバ回路のリーク電流と比較して、約２０分の１にリーク電流を実質的に削減する。

図３は、図２の論理図の一部分３００の拡大図である。その部分３００は、ｐ−チャネル・トランジスタ２７４、インバータ２３８、及びＮＡＮＤ論理ゲート２３４を含む。ｐ−チャネル・トランジスタ２７４は、電源電圧供給端子（Ｖｄｄ）に接続された第１端子２７９、右ワード線イネーブル信号を受け取るための制御端子２８０、及び第２端子２８１を含む。インバータ２３８は、低ＶＴトランジスタ３０２と低ＶＴトランジスタ３０４とを含む。低ＶＴトランジスタ３０２は、高ＶＴトランジスタ２７４の第２端子２８１に接続された第１端子３０６、制御端子３０８、及び第２端子３１０を含む。ＮＡＮＤ論理ゲート２３４は、第１入力２４４、第２入力２４７、及びトランジスタ３０２の制御端子３０８に接続された出力２５８を含む。低ＶＴトランジスタ３０４は、低ＶＴトランジスタ３０２の第２端子３１０に接続された第１端子３１２、ＮＡＮＤ論理ゲート２３４の出力２５８に接続された制御端子３１４、及び電圧供給端子（Ｖｓｓ）に接続された第２端子３１６を含む。

動作において、電流は、一般に矢印３１８により示されるように低ＶＴトランジスタを通りリークする。しかしながら、ｐ−チャネル・トランジスタ２７４は、電源がオフに切り替えられたときに、電流の流れを阻止する。電力マネージャは、例えば、トランジスタ２７４を介してワード線ドライバへの電源をオフに切り替えるので、全体の電力消費は、アクティブでないトランジスタを通る電流リークを低減することによって削減される。

一般に、ワード線ドライバ１０８又は１１０の集合の特定のワード線ドライバが電力を受けるときはいつでも、電流は、ドライバ内のトランジスタの低しきい値電圧のためにワード線ドライバを通りリークすることがある。用語しきい値電圧は、トランジスタがアクティブでない状態からアクティブな状態へとそこで遷移するしきい値オン電圧レベルを呼ぶ。特に、トランジスタを通り流れる電流は、休止電流レベル（ナノアンペアで測定される）から、はるかに高い電流レベルで伝導することができるアクティブな電流レベルへと増加する。したがって、単純化したサブ−しきい値電流方程式は、次式のように解釈することができる：

ここで、変数Ｉ_ｄｓ０は、しきい値電圧におけるリーク電流を表し、次式の通りである：

ここで、μは実効キャリア移動度であり、Ｗ／Ｉはデバイス幅対長さ比であり、φはプロセスに依存する定数であり、そしてＶ_ｔ＝ｋＴ／ｑは熱電圧（華氏３００°においてほぼ２６ｍＶ）である。

一般に、ヘッド・スイッチ２０２とフット・スイッチ２０４は、高しきい値電圧（ＶＴ）トランジスタを利用することができる。高ＶＴトランジスタは、高ゲートしきい値を有するデバイスを呼び、その結果、そのトランジスタは、電圧供給に対して高インピーダンスを示す。トランジスタにおいて、リーク電流は、しきい値電圧（Ｖ_ｔ）が減少するとともに指数関数的に増加する。それに加えて、リーク電流は、トランジスタ幅（Ｗ）に正比例し、そしてチャネル長（Ｌ）に逆比例して増加減少する。ワード線がアクセスされるときの短い時間の間に個々のワード線に選択的に電力を供給することによって、リーク電流は、著しく低減される。

例えば、メモリの特定の実施形態は、単一ポートの３２キロバイト（ＫＢ）スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）であり得る。ＳＲＡＭは、１６個のバンクへと分割されることが可能であり、そして各バンクは、図３に示されたもののように、ワード線論理回路を使用して、２つのサブ−バンクへと分割されることが可能である。ワード線論理回路２００は、プリ−デコードされたデータを共有し、そして最終段において従来の論理回路とは異なる。ＳＲＡＭ中の１つのｎ−チャネル・トランジスタのゲート容量（Ｃ_ｎｆｅｔ）が与えられると、メモリの各セルに対するアクセス・デバイスがワード線にＣ_ｎｆｅｔ＊２の容量負荷を増加させることが、理解されるはずである。セル当たりの配線容量は、９０ｎｍより小さくなるように設計された広い６Ｔ ＳＲＡＭセルに対する推定に基づいて、１つのトランジスタの容量にほぼ等しく、そしてそこではセルのアスペクト比は短い側であるビット線方向で２に近い。したがって、各セルは、ワード線に対して合計３Ｃ_ｎｆｅｔの容量の一因になる。

一般に、ワード線論理回路は、論理的エフォート（logical effort）の理論を使用して遅延を低減するように大きさを決められることが可能であり、それはいずれかの所定のパスの遅延低減のためのものを提案し、デバイスは各ステージが４のステージ・エフォートを容認するように大きさを決められるべきである。２^ｎ個のワード線と２^ｍ個のビット線を有するメモリ・ブロックに関して、インバータ２３６のようなワード線論理回路の最後のインバータは、次式のような入力容量を有するべきである：
ワード線入力容量＝（２ｍ・（３・Ｃ_ｎｆｅｔ））／４ （式４）。

１つの実施形態では、ｎ＝６とｍ＝７を用いて、各ＳＲＡＭサブ−バンクは、ほぼ１ＫＢであり、そしてワード線入力容量は、ほぼ６２ｆＦである。このインプリメンテーションに関して、ワード線インバータの全幅は、式４を用いて、９６Ｃ_ｎｆｅｔであると計算されることができる。パスゲートは、読み出し安定性改善のために長チャネルの縮小されたサイズであり、そしてＣ_ｎｆｅｔは、ほぼ０．１５フェムト−ファラッド（ｆＦ）である。ワード線を実際に駆動するインバータ（例えば、左のワード線に対してインバータ２３６）の入力容量は、９６・０．１５ｆＦ≒０．１５ｆＦである。６５ｎｍ技術におけるゲート容量は、ほぼ１ｆＦ／μｍのオーダーであり、そのためワード線ドライバ２００の全サイズは、ほぼ１５μｍであり得る。ホールが電子の大雑把に半分の移動度を有すると仮定し、そして立上り時間と立下りとが等しいことが望ましいと仮定すると、ヘッド・スイッチは、図３のｐ−チャネル・トランジスタ３０４のような、１０μｍの幅とほぼ５μｍの幅を有するｐ−チャネル・トランジスタを使用して設計されることができる。

低しきい値電圧トランジスタ、通常しきい値電圧トランジスタ、及び高しきい値電圧トランジスタを有する代表的なデバイスを使用して、ｐ−チャネル・トランジスタに対するゲート幅のμｍ当たりのリークは、Ｌ ｎＡ／μｍとみなされることができ、ここで、Ｌの値は、プロセス技術及びプロセスと、電圧とそして温度点とに依存する。６−Ｔトランジスタ・セルは、セル内のデバイスが、所定のプロセス技術に対して最小幅のデバイスであるように設計されることができる。そのデバイスは、長いチャネル長と高いしきい値注入を有することができ、それはリークを非常に小さくする。リークは、Ｌ ｐＡ／セル当たりとみなされることができる。２ＫＢバンクに関して、全てのワード線ドライバとアレイ・セルの全リーク電流は、次式のようであるはずである：
Ｉ_{ｗｌ＿ｌｅａｋ}＝１０μ・２２^６・Ｌ（ｎＡ）＝１．２８・Ｌ（μＡ）、そして（式５）
Ｉ_{ＳＲＡＭ＿ｌｅａｋ}＝２・２^６・２^７・Ｌ_ｓ＝０．０１６３８４・Ｌ_ｓ（μＡ）（式６）。

一般に、Ｌの異なる値に対するワード線ドライバ・リークは、表１に与えられる。

表２は、Ｌの異なる値に対するＳＲＡＭアレイ・リークの一例を示す。

表１と表２は、アレイへのワード線ドライバのリーク電流を説明し、そしてＬとＬ_ｓの値は、電力、電圧、及び温度の３つの動作点に対応する。リーク電力は、６５ｎｍプロセスに対して一般的である、１．２ボルトの電源を仮定して計算される。それぞれのケースにおいて、ワード線論理回路リーク電流は、メモリ・アレイの全ての６−Ｔセルからのリーク電流よりも大きい。

この削減は、上記の式２により例証されたように、高ＶＴトランジスタがリークを指数関数的に減少させるという理由のためである。リーク電流は、ヘッド・スイッチ２０２の幅により制限される。その上、スタックされたトランジスタの存在は、同様にリークを低減する。

一般に、最後のインバータからの節約されるリーク電力は、ヘッド・スイッチの全体の幅、それは高々４８μｍである、を計算することにより決定されることができる。高ＶＴトランジスタのリークが、通常ＶＴトランジスタのほぼ１０分の１であると仮定すると、トランジスタのスタッキング効果を考慮しないで、リーク減少（Ｉ_{ｒｅｄｕｃｅ}）は、μｍ当りのリーク電流と最終ドライバの実効幅の２つの設計における比を使用することにより計算されることができ、次の通りである：

リーク電流比の１０を式７に代入して、実効幅の比は、Ｗ_{ｅｆｆ＿ｏｒｉｇ}／Ｗ_{ｅｆｆ＿ｎｅｗ}＝１２８０／４８＝２６．７、そこで、θ＝１０・２６．７＝２６７。

ワード線論理回路の最終インバータからのリーク電流は、実質的に削減されることができる。図２のワード線論理回路との比較として従来のワード線論理回路を用いる２ＫＢブロックについてのシミュレーションにおいて、低電力ワード線論理回路は、ほぼ２０分の１の全体のリーク電流の削減を示す。リーク削減の正確な量は、高ＶＴトランジスタのリーク、メモリ・アクセス・パターン、及びバンク選択プロセスに依存する。アクティブ・モードでは、ワースト・ケースのＳＲＡＭアクセス・パターンに対してでさえも、リーク電力削減は、３２ＫＢ ＳＲＡＭに関してヘッド・スイッチとフット・スイッチの追加からくる電力消費の増加の補償よりも多い。

下記の表３は、１つのバンク・ヘッド／フット・スイッチがアクティブになることにより付加されるワースト・ケースのアクティブ電力の一例を示す。

１６バンク・メモリの他の１５インアクティブ・バンクについての表１からのワード線リークに対する値と表３の値との比較は、電力削減が追加デバイスによるアクティブ電力の増加を補償することよりも多いことを例証する。一部がアクティブであるとき、ジャンクション温度は高くなり、そしてワード線リークは、表１の６１４．４μＡのワースト・ケースのリークに向かう傾向がある。

図４は、個々のワード線に選択的に電力を供給することによりリーク電流消費を削減する方法の特定の実施形態を説明するフロー図である。特定のメモリ・バンクのワード線は、オフ−状態に維持される（ブロック４００）。あるメモリ位置をアクセスするための要請が受け取られる（ブロック４０２）。メモリ・アクセス要請の少なくとも一部は、メモリ・アドレスを決定するためにデコードされる（ブロック４０４）。複数のメモリ・バンクのうちのあるメモリ・バンクが、そのメモリ・アドレスを使用して選択される（ブロック４０６）。選択されたメモリ・バンクの他のワード線ドライバへの電源をオンにすることなく、電源は、そのメモリ・アドレスに対応するワード線の選択されたワード線ドライバに対してオンに切り替えられる（ブロック４０８）。そのワード線がアクセスされた後で、電源は、選択されたワード線ドライバに対してオフにされ、そしてそのメモリ・バンクは、非選択にされる（ブロック４１０）。

図５は、携帯通信デバイスの具体例の、非限定的な実施形態を図示し、一般的に５２０で示される。図５に図示されたように、携帯通信デバイスは、オン−チップ・システム５２２を含み、それはディジタル信号プロセッサ５２４を含む。図５は、しかもディスプレイ・コントローラ５２６を示し、それはディジタル信号プロセッサ５２４とディスプレイ５２８に接続される。その上、入力デバイス５３０は、ディジタル信号プロセッサ５２４に接続される。示されたように、メモリ５３２とキャッシュ５４６は、ディジタル信号プロセッサ５２４に接続される。それに加えて、ディジタル信号プロセッサ５２４は、キャッシュ５４８を含むことができる。それに加えて、コーダ／デコーダ（ＣＯＤＥＣ）５３４は、ディジタル信号プロセッサ５２４に接続されることができる。スピーカ５３６とマイクロフォン５３８は、ＣＯＤＥＣ５３４に接続されることができる。

一般に、メモリ５３２、キャッシュ５４６、及びキャッシュ５４８は、図１−図３のワード線論理回路を含むことができ、そして図４の省電力方法を利用することができる。キャッシュ５４６と５４８は、レベル１キャッシュ、レベル２キャッシュ、及びその他であり得る。ある特定の実施形態では、キャッシュ５４６は、レベル２キャシュであり、そしてキャッシュ５４８は、レベル１キャッシュである。

図５は、しかも無線コントローラ５４０がディジタル信号プロセッサ５２４と無線アンテナ５４２に接続されることが可能であることを示す。ある特定の実施形態では、電源５４４は、オン−チップ・システム５０２に接続される。その上、ある特定の実施形態では、図５に図示されたように、ディスプレイ５２６、入力デバイス５３０、スピーカ５３６、マイクロフォン５３８、無線アンテナ５４２、及び電源５４４は、オン−チップ・システム５２２に対して外部である。しかしながら、それぞれは、オン−チップ・システム５２２の構成要素に接続される。

ある特定の実施形態では、ディジタル信号プロセッサ５２４は、インターリーブされたマルチスレッディングを利用して、携帯通信デバイス５２０の様々な構成要素により必要とされる機能及び動作を実行するために必要なプログラム・スレッドに関係する命令を処理する。例えば、無線通信セッションが無線アンテナを介して設定されるとき、ユーザは、マイクロフォン５３８に話すことが可能である。ユーザの音声を表している電子信号は、エンコードされるためにＣＯＤＥＣ５３４に送られることができる。ディジタル信号プロセッサ５２４は、ＣＯＤＥＣ５３４のためのデータ処理を実行することが可能であり、マイクロフォンからの電子信号をエンコードする。さらに、無線アンテナ５４２を介して受信される着信信号は、無線コントローラ５４０によりＣＯＤＥＣ５３４に送られてデコードされることができ、そしてスピーカ５３６に送られる。ディジタル信号プロセッサ５２４は、しかも、無線アンテナ５４２を介して受信された信号をデコーディングするときに、ＣＯＤＥＣ５３４のためのデータ処理を実行することが可能である。

さらに、無線通信セッションの前に、間に、又は後で、ディジタル信号プロセッサ５２４は、入力デバイス５３０から受け取られる入力を処理することが可能である。例えば、無線通信セッションの間に、ユーザは、入力デバイス５３０とディスプレイ５２８とを使用することができ、携帯通信デバイス５２０のメモリ５３２内に埋め込まれているウェブ・ブラウザを介してインターネットをサーフすることができる。ディジタル信号プロセッサ５２４は、様々なプログラム・スレッドをインターリーブすることが可能であり、それは携帯通信デバイス５２０及びその中の様々な構成要素の動作を効率的に制御するために、本明細書中に説明されるように、入力デバイス５３０、ディスプレイ・コントローラ５２６、ディスプレイ５２８、ＣＯＤＥＣ５３４、及び無線コントローラ５４０によって使用される。様々なプログラム・スレッドに関係する命令の多くは、１又はそれより多くのクロック・サイクルの間に同時に実行される。その意味で、無駄なクロック・サイクルによる電力消費及びエネルギー消費は、実質的に削減されることができる。

ＤＳＰ５２４は、グローバル・モード制御レジスタ５６０をさらに含む。グローバル・モード制御レジスタは、インターリーブされたスレッドの実行モードを制御するために使用されることができる。各スレッドに対する実行モードは、待機モード、アクティブ・モード、オフ・モード、デバッグ・モード、又は他の適切なモードであり得る。

図６を参照して、セルラ電話機の具体例の、非限定的な実施形態が示され、一般的に６２０で示される。図示されたように、セルラ電話機６２０は、オン−チップ・システム６２２を含み、それは一緒に接続されたディジタル・ベースバンド・プロセッサ６２４とアナログ・ベースバンド・プロセッサ６２６とを含む。ある特定の実施形態では、ディジタル・ベースバンド・プロセッサ６２４は、ディジタル信号プロセッサである。ディジタル信号プロセッサは、グローバル・モード制御レジスタ６８２を含み、ディジタル信号プロセッサのスレッドに対する実行モードを制御する。図６に図示されたように、ディスプレイ・コントローラ６２８とタッチスクリーン・コントローラ６３０は、ディジタル・ベースバンド・プロセッサ６２４に接続される。順番に、オン−チップ・システム６２２の外部のタッチスクリーン・ディスプレイ６３２は、ディスプレイ・コントローラ６２８とタッチスクリーン・コントローラ６３０に接続される。

図６は、さらにビデオ・エンコーダ６３４、例えば、フェーズ・オルタネイティング・ライン（ＰＡＬ：phase alternating line）エンコーダ、シーケンシャル・クーラ・ア・メモワール（ＳＥＣＡＭ：sequential couluer a memoire）エンコーダ、又は米国テレビ放送規格審議会（ＮＴＳＣ：national television sytem(s) committee）エンコーダ、は、ディジタル・ベースバンド・プロセッサ６２４に接続される。さらに、ビデオ増幅器６３６がビデオ・エンコーダ６３４とタッチスクリーン・ディスプレイ６３２に接続される。しかも、ビデオ・ポート６３８は、ビデオ増幅器６３６に接続される。図６に図示されたように、ユニバーサル・シリアル・バス（ＵＳＢ：universal serial bus）コントローラ６４０は、ディジタル・ベースバンド・プロセッサ６２４に接続される。同様に、ＵＳＢポート６４２は、ＵＳＢコントローラ６４０に接続される。メモリ６４４と加入者識別モジュール（ＳＩＭ：subscriber identity module）カード６４６は、ディジタル・ベースバンド・プロセッサ６２４に同様に接続されることが可能である。メモリ６４４は、図１−図３のワード線論理回路を含むことができ、そして図４の省電力方法を利用することができる。

さらに、図６に示されたように、ディジタル・カメラ６４８が、ディジタル・ベースバンド・プロセッサ６２４に接続されることが可能である。ある具体例の実施形態では、ディジタル・カメラ６４８は、電荷結合デバイス（ＣＣＤ：charge-coupled device）カメラ又は相補型金属酸化物半導体（ＣＭＯＳ：complementary metal-oxide semiconductor）カメラである。

図６にさらに図示されたように、ステレオ・オーディオＣＯＤＥＣ６５０は、アナログ・ベースバンド・プロセッサ６２６に接続されることが可能である。その上、オーディオ増幅器６５２は、ステレオ・オーディオＣＯＤＥＣ６５０に接続されることができる。ある具体例の実施形態では、第１ステレオ・スピーカ６５４と第２ステレオ・スピーカ６５６は、オーディオ増幅器６５２に接続される。図６は、マイクロフォン増幅器６５８が同様にステレオ・オーディオＣＯＤＥＣ６５０に接続されることが可能であることを示す。それに加えて、マイクロフォン６６０は、マイクロフォン増幅器６５８に接続されることができる。ある特定の実施形態では、周波数変調（ＦＭ：frequency modulation）ラジオ・チューナ６６２は、ステレオ・オーディオＣＯＤＥＣ６５０に接続されることができる。同様に、ＦＭアンテナ６６４は、ＦＭラジオ・チューナ６６２に接続される。さらに、ステレオ・ヘッドフォン６６６は、ステレオ・オーディオＣＯＤＥＣ６５０に接続されることが可能である。

図６は、さらに、無線周波数（ＲＦ：radio frequency）トランシーバ６６８がアナログ・ベースバンド・プロセッサ６２６に接続されることが可能であることを示す。ＲＦスイッチ６７０は、ＲＦトランシーバ６６８とＲＦアンテナ６７２に接続されることができる。図６に示されたように、キーパッド６７４は、アナログ・ベースバンド・プロセッサ６２６に接続されることができる。しかも、マイクロフォン６７６を有するモノ・ヘッドセットは、アナログ・ベースバンド・プロセッサ６２６に接続されることができる。さらに、バイブレータ・デバイス６７８が、アナログ・ベースバンド・プロセッサ６２６に接続されることができる。図６は、しかも電源６８０がオン−チップ・システム６２２に接続されることが可能であることを示す。ある特定の実施形態では、電源６８０は、直流（ＤＣ：direct current）電源であり、それは電力を必要とするセルラ電話機６２０の様々な構成要素に電力を供給する。さらに、ある特定の実施形態では、電源は、再充電可能なＤＣバッテリー又は交流（ＡＣ：alternating current）電源に接続されるＡＣからＤＣ変換機により得られるＤＣ電源である。

ある特定の実施形態では、図６に図示されたように、タッチスクリーン・ディスプレイ６３２、ビデオ・ポート６３８、ＵＳＢポート６４２、カメラ６４８、第１ステレオ・スピーカ６５４、第２ステレオ・スピーカ６５６、マイクロフォン、ＦＭアンテナ６６４、ステレオ・ヘッドフォン６６６、ＲＦスイッチ６７０、ＲＦアンテナ６７２、キーパッド６７４、モノ・ヘッドセット６７６、バイブレータ６７８、及び電源６８０は、オン−チップ・システム６２２の外部である。その上、ある特定の実施形態では、ディジタル・ベースバンド・プロセッサ６２４は、セルラ電話機６２０に付随する１又はそれより多くの異なる構成要素に関係する様々なプログラム・スレッドを処理するために、本明細書中に記述されたインターリーブされたマルチスレッディングを使用することが可能である。

図７を参照して、無線インターネット・プロトコル（ＩＰ：internet protocol）電話機の具体例の、非限定的な実施形態が示され、一般的に７００で示される。示されるように、無線ＩＰ電話機７００は、ディジタル信号プロセッサ（ＤＳＰ）７０４を含んでいるオン−チップ・システム７０２を含む。ディジタル信号プロセッサ７０４は、グローバル・モード制御レジスタ７６０を含み、プロセッサのプログラム・スレッドを制御する。図７に図示されたように、ディスプレイ・コントローラ７０６は、ＤＳＰ７０４に接続され、そしてディスプレイ７０８は、ディスプレイ・コントローラ７０６に接続される。ある具体例の実施形態では、ディスプレイ７０８は、液晶ディスプレイ（ＬＣＤ：liquid crystal display）である。図７は、さらに、キーパッド７１０がＤＳＰ７０４に接続されることができることを示す。

図７にさらに図示されたように、フラッシュ・メモリ７１２は、ＤＳＰ７０４に接続されることが可能である。シンクロナス・ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ：synchronous dynamic random access memory）７１４、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ：static random access memory）７１６、と電気的消去書き込み可能読み出し専用メモリ（ＥＥＰＲＯＭ：electrically erasable programmable read only memory）７１８は、同様にＤＳＰ７０４に接続されることができる。ＳＤＲＡＭ７１４とＳＲＡＭ７１６は、図１−図３のワード線論理回路を含むことができ、そして図４の省電力方法を利用することができる。

図７は、発光ダイオード（ＬＥＤ：light emitting diode）７２０がＤＳＰ７０４に接続されることが可能であることを同様に示す。それに加えて、ある特定の実施形態では、音声ＣＯＤＥＣ７２２は、ＤＳＰ７０４に接続されることが可能である。増幅器７２４は、音声ＣＯＤＥＣ７２２に接続されることができ、そしてモノ・スピーカ７２６は、増幅器７２４に接続されることができる。図７は、さらにモノ・ヘッドセット７２８が同様に音声ＣＯＤＥＣ７２２に接続されることが可能であることを示す。ある特定の実施形態では、モノ・ヘッドセット７２８は、マイクロフォンを含む。

図７は、無線ローカル・エリア・ネットワーク（ＷＬＡＮ：wireless local area network）ベースバンド・プロセッサ７３０がＤＳＰ７０４に接続されることが可能であることを同様に図示する。ＲＦトランシーバ７３２は、ＷＬＡＮベースバンド・プロセッサ７３０に接続されることができ、そしてＲＦアンテナ７３４は、ＲＦトランシーバ７３２に接続されることができる。ある特定の実施形態では、ブルートゥース・コントローラ７３６は、同様にＤＳＰ７０４に接続されることができ、そしてブルートゥース・アンテナ７３８は、コントローラ７３６に接続されることができる。図７は、ＵＳＢポート７４０がしかもＤＳＰ７０４に接続されることが可能であることを同様に示す。その上、電源７４２は、オン−チップ・システム７０２に接続され、そしてオン−チップ・システム７０２を介して無線ＩＰ電話機７００の様々な構成要素に電力を供給する。

ある特定の実施形態では、図７に示されるように、ディスプレイ７０８、キーパッド７１０、ＬＥＤ７２０、モノ・スピーカ７２６、モノ・ヘッドセット７２８、ＲＦアンテナ７３４、ブルートゥース・アンテナ７３８、ＵＳＢポート７４０、及び電源７４２は、オン−チップ・システム７０２の外部である。しかしながら、これらの構成要素のそれぞれは、オン−チップ・システムの１又はそれより多くの構成要素に接続される。さらに、ある特定の実施形態では、ディジタル信号プロセッサ７０４は、無線ＩＰ電話機７００に付随する１又はそれより多くの異なる構成要素に関係するスレッドにリンクされたエグゼキューションを含む様々なプログラム・スレッドを処理するために、本明細書中に記述されたようにインターリーブされたマルチステッディングを使用することが可能である。

図８は、携帯ディジタル補助装置（ＰＤＡ：portable digital assistants）のある具体例の、非限定的な実施形態が示され、一般的に８００で示される。示されるように、ＰＤＡ８００は、オン−チップ・システム８０２を含み、それはディジタル信号プロセッサ（ＤＳＰ）８０４を含む。ディジタル信号プロセッサ８０４は、グローバル・モード制御レジスタ８６０を含み、プロセッサのプログラム・スレッドを制御する。図８に図示されたように、タッチスクリーン・コントローラ８０６とディスプレイ・コントローラ８０８は、ＤＳＰ８０４に接続される。その上、タッチスクリーン・ディスプレイは、タッチスクリーン・コントローラ８０６にそしてディスプレイ・コントローラ８０８に接続される。図８は、しかも、キーパッド８１２がＤＳＰ８０４に接続されることが可能であることを示す。

図８にさらに図示されたように、フラッシュ・メモリ８１４は、ＤＳＰ８０４に接続されることが可能である。同様に、読み出し専用メモリ（ＲＯＭ：read only memory）８１６、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ：dynamic random access memory）８１９と電気的消去書き込み可能読み出し専用メモリ（ＥＥＰＲＯＭ）８２０は、ＤＳＰ８０４に接続されることが可能である。ＰＤＡ８００のＤＲＡＭ８１９、フラッシュ・メモリ８１４とその他のメモリは、図１−図３のワード線論理回路を含むことができ、そして図４の省電力方法を利用することができる。

図８は、しかも、赤外線通信協会（ＩｒＤＡ：infrared data association）ポート８２２がＤＳＰ８０４に接続されることが可能であることを示す。それに加えて、ある特定の実施形態では、ディジタル・カメラ８２４は、ＤＳＰ８０４に接続されることが可能である。

図８に示されたように、ある特定の実施形態では、ステレオ・オーディオＣＯＤＥＣ８２６は、ＤＳＰ８０４に接続されることが可能である。第１ステレオ増幅器８２８は、ステレオ・オーディオＣＯＤＥＣ８２６に接続されることができ、そして第１ステレオ・スピーカ８３０が第１ステレオ増幅器８２８に接続されることができる。それに加えて、マイクロフォン増幅器８３２は、ステレオ・オーディオＣＯＤＥＣ８２６に接続されることができ、そしてマイクロフォン８３４がマイクロフォン増幅器８３２に接続されることができる。図８は、さらに、第２ステレオ増幅器８３６がステレオ・オーディオＣＯＤＥＣ８２６に接続されることが可能であり、そして第２ステレオ・スピーカ８３８が第２ステレオ増幅器８３６に接続されることが可能であることを示す。ある特定の実施形態では、ステレオ・ヘッドフォン８４０は、同様にステレオ・オーディオＣＯＤＥＣ８２６に接続されることが可能である。

図８は、しかも、８０２．１１コントローラ８４２がＤＳＰ８０４に接続されることが可能であり、そして８０２．１１アンテナ８４４が８０２．１１コントローラ８４２に接続されることが可能であることを図示する。そのうえ、ブルートゥース・コントローラ８４６は、ＤＳＰ８０４に接続されることができ、そしてブルートゥース・アンテナ８４８は、ブルートゥース・コントローラ８４６に接続されることができる。図８に示されたように、ＵＳＢコントローラ８５０は、ＤＳＰ８０４に接続されることが可能であり、そしてＵＳＢポート８５２は、ＵＳＢコントローラ８５０に接続されることが可能である。それに加えて、スマート・カード８５４、例えば、マルチメディア・カード（ＭＭＣ：multimedia card）又はセキュア・ディジタル・カード（ＳＤ：secure digital card）は、ＤＳＰ８０４に接続されることができる。さらに、図８に示されたように、電源８５６は、オン−チップ・システム８０２に接続されることが可能であり、そしてオン−チップ・システム８０２を介してＰＤＡ８００の様々な構成要素に電力を供給することができる。

ある特定の実施形態では、図８に示されたように、ディスプレイ８１０、キーパッド８１２、ＩｒＤＡポート８２２、ディジタル・カメラ８２４、第１ステレオ・スピーカ８３０、マイクロフォン８３４、第２ステレオ・スピーカ８３８、ステレオ・ヘッドフォン８４０、８０２．１１アンテナ８４４、ブルートゥース・アンテナ８４８、ＵＳＢポート８５２、及び電源８５０は、オン−チップ・システム８０２に対して外部である。しかしながら、これらの構成要素のそれぞれは、オン−チップ・システムの１又はそれより多くの構成要素に接続される。それに加えて、ある特定の実施形態では、ディジタル信号プロセッサ８０４は、携帯ディジタル補助装置８００に付随する２又はそれより多くの異なる構成要素に関係するスレッドにリンクされたエグゼキューションを含む、様々なプログラム・スレッドを処理するために、本明細書中に記述されたインターリーブされたマルチステッディングを使用することが可能である。

図９を参照して、動画エキスパート・グループ・オーディオ・レイヤ−３（ＭＰ３）プレーヤのようなオーディオ・ファイル・プレーヤの具体例の、非限定的な実施形態が示され、一般的に９００で示される。示されるように、オーディオ・ファイル・プレーヤ９００は、オン−チップ・システム９０２を含み、それはディジタル信号プロセッサ（ＤＳＰ）９０４を含む。ＤＳＰ９０４は、グローバル・モード制御レジスタ９６０を含み、プロセッサのプログラム・スレッドを制御する。図９に図示されたように、ディスプレイ・コントローラ９０６は、ＤＳＰ９０４に接続され、そしてディスプレイ９０８は、ディスプレイ・コントローラ９０６に接続される。ある具体例の実施形態では、ディスプレイ９０８は、液晶ディスプレイ（ＬＣＤ）である。図９は、さらに、キーパッド９１０がＤＳＰ９０４に接続されることが可能であることを示す。

図９にさらに図示されたように、フラッシュ・メモリ９１２と読み出し専用メモリ（ＲＯＭ）９１４は、ＤＳＰ９０４に接続されることが可能である。それに加えて、ＭＰ３プレーヤ９００は、ＤＳＰ９０４に接続されたキャッシュ９４６とＤＳＰ９０４内部のキャッシュ９４８とを含むことができる。キャッシュ９４６は、レベル２キャッシュであることができ、一方でキャッシュ９４８は、レベル１キャッシュであり得る。その上、キャッシュ９４６と９４８及びオーディオ・プレーヤ内部の他のメモリは、図１−図３のワード線論理回路を含むことができ、そして図４の省電力方法を利用することができる。

それに加えて、ある特定の実施形態では、オーディオＣＯＤＥＣ９１６は、ＤＳＰ９０４に接続されることが可能である。増幅器９１８は、オーディオＣＯＤＥＣ９１６に接続されることができ、そしてモノ・スピーカ９２０は、増幅器９１８に接続されることができる。図９は、さらに、マイクロフォン入力９２２とステレオ入力９２４とがオーディオＣＯＤＥＣ９１６に接続されることが可能であることを同様に示す。ある特定の実施形態では、ステレオ・ヘッドセット９２６は、オーディオＣＯＤＥＣ９１６に同様に接続されることができる。

図９は、ＵＳＢポート９２８とスマート・カード９３０が、ＤＳＰ９０４に接続されることが可能であることを同様に示す。それに加えて、電源９３２は、オン−チップ・システム９０２に接続されることが可能であり、そしてオン−チップ・システム９０２を介してオーディオ・ファイル・プレーヤ９００の様々な構成要素に電力を供給することができる。

ある特定の実施形態では、図９に示されたように、ディスプレイ９０８、キーパッド９１０、モノ・スピーカ９２０、マイクロフォン入力９２２、ステレオ入力９２４、ステレオ・ヘッドフォン９２６、ＵＳＢポート９２８、及び電源９３２は、オン−チップ・システム９０２に対して外部である。しかしながら、これらの構成要素のそれぞれは、オン−チップ・システムの１又はそれより多くの構成要素に接続される。しかも、ある特定の実施形態では、ディジタル信号プロセッサ９０４は、オーディオ・ファイル・プレーヤ９００に付随する２又はそれより多くの異なる構成要素に関係するスレッドにリンクされたエグゼキューションを含む、様々なプログラム・スレッドを処理するために、本明細書中に記述されたインターリーブされたマルチステッディングを使用することが可能である。

本明細書中に開示された構造の構成を用いて、マルチ−スレッド・プロセッサ中の複数のスレッドを制御するシステム及び方法は、異なるプログラム・スレッドを異なる状態へと位置を決める方法を提供する。さらに、本システム及び方法は、１つのスレッドが別の１つのスレッドの状態を決定することを可能にすることができる。本システム及び方法は、本明細書中に記述された方式で任意の数のプログラム・スレッドを制御するために使用されることが可能である。

本明細書中に開示された実施形態に関連して説明された様々な例示的な論理ブロック、構成、モジュール、回路、及びアルゴリズムのステップが、電子ハードウェア、コンピュータ・ソフトウェア、又は両者の組み合わせとして与えられることができることを、当業者は、さらに認識するはずである。ハードウェアとソフトウェアのこの互換性を明確に説明するために、様々な例示的な複数の構成要素、ブロック、構成、モジュール、回路、及びステップが、それらの機能性の面から一般的に上に説明されてきている。そのような機能性が、ハードウェア又はソフトウェアとして与えられるかどうかは、特定のアプリケーション及びシステム全体に課せられた設計の制約に依存する。知識のある者は、説明された機能性をそれぞれの特定のアプリケーションに対して違ったやり方で実行することができるが、しかし、そのような実行の判断は、本開示の範囲からの乖離を生じさせるように解釈されるべきではない。

本明細書中に開示された実施形態に関連して説明された方法又はアルゴリズムのステップは、ハードウェアにおいて、プロセッサにより実行されるソフトウェア・モジュールにおいて、又は２つの組み合わせにおいて直接実現されることができる。ソフトウェア・モジュールは、ＲＡＭメモリ、フラッシュ・メモリ、ＲＯＭメモリ、ＰＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハード・ディスク、脱着可能なディスク、ＣＤ−ＲＯＭ、又はこの技術において公知のいずれかの他形式の記憶媒体の中に存在できる。ある具体例の記憶媒体は、プロセッサが記憶媒体から情報を読み出し、そしてそこに情報を書き込めることができるようにプロセッサに接続される。あるいは、記憶媒体は、プロセッサに集積されることができる。プロセッサ及び記憶媒体は、ＡＳＩＣ中に存在することができる。ＡＳＩＣは、計算デバイス又はユーザ端末中に存在することができる。あるいは、プロセッサ及び記憶媒体は、通信デバイス又はユーザ端末中の単体素子として存在できる。

開示された実施形態のこれまでの説明は、当業者が、本発明を作成する又は使用することを可能にするために提供される。これらの実施形態への様々な変形は、当業者に容易に明白にされるであろう。そして、ここで規定される一般的な原理は、本明細書の精神及び範囲から逸脱することなく別の例に適用されることができる。それゆえ、本開示は、本明細書中に示された実施形態に制限することを意図したものではなく、添付された特許請求の範囲により規定されるように原理及び新奇な機能と整合する最も広い範囲に一致されるべきものである。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［１］
メモリ・デバイスをアクセスするための要請を受け取ること、ここで、該メモリ・デバイスはデコーダと、複数のワード線ドライバと、複数のワード線とを含み、各ワード線は該複数のワード線ドライバのうちの１つのワード線ドライバに関係する；
該要請に関係するアドレスを決定するために該要請をデコードすること；及び
該複数のワード線のうちの他のワード線に電力を供給することなく該メモリ・デバイスの該アドレスをアクセスするために該複数のワード線ドライバのうちの１つのワード線ドライバに選択的に電力を供給すること、ここにおいて、該ワード線ドライバは該アドレスに関連する特定のワード線に関係する、
を具備する方法。
［２］
該ワード線ドライバに選択的に電力を供給することは、該ワード線ドライバを電源に接続するために該特定のワード線のヘッド・スイッチとフット・スイッチとのうちの少なくとも１つを選択的にイネーブルすることを具備する、請求項１の方法。
［３］
該ヘッド・スイッチは、ｐ−チャネル・トランジスタを具備し、そして該フット・スイッチは、ｎ−チャネル・トランジスタを具備する、請求項２の方法。
［４］
該メモリ・デバイスの該複数のワード線ドライバのそれぞれへの電源を遮断することをさらに具備する、請求項１の方法。
［５］
該ワード線ドライバに選択的に電力を供給することは、該複数のワード線ドライバに関係する拡散容量を使用するローカル・キャパシタンスを充電するために該ワード線ドライバのインバータのｐ−チャネル・トランジスタを選択的にイネーブルすることを具備する、請求項１の方法。
［６］
該ワード線ドライバに選択的に電力を供給することは、それぞれ給電キャパシタンス及びローカル・バーチャル接地からヘッド・スイッチとフット・スイッチとを充電することを具備する、請求項５の方法。
［７］
該メモリ・デバイスは、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）を具備する、請求項１の方法。
［８］
該メモリ・デバイスは、キャッシュ・メモリを具備する、請求項１の方法。
［９］
該メモリ・デバイスは、レベル２キャッシュ・メモリを具備する、請求項１の方法。
［１０］
複数のワード線を含むメモリ；
該メモリに接続された複数のワード線ドライバ、ここで、各ワード線ドライバは該メモリの該複数のワード線のうちの１つのワード線に関係し、ここにおいて、該複数のワード線ドライバのそれぞれへの電力はワード線アクセス期間を除いてデフォルト状態の間オフである；
メモリ・アクセス要請を受け取り、該メモリ・アクセス要請に関係するアドレスを決定するために該メモリ・アクセス要請をデコードするために該複数のワード線ドライバに接続されたデコーダ、ここで、該デコーダは該メモリ・アクセス要請に応じて選択されるワード線ドライバに電力を供給するが、該複数のワード線ドライバのうちの他のワード線ドライバには電力を供給しない、
を具備する電子デバイス。
［１１］
該メモリは、キャッシュ・メモリを具備する、請求項１０の電子デバイス。
［１２］
該メモリ・アクセス要請に関係する該アドレスを決定することに応じて該選択されたワード線ドライバを選択的にイネーブルするための電力マネージャをさらに具備する、請求項１０の電子デバイス。
［１３］
該メモリは、複数のメモリ・バンクを含む、ここで、該複数のメモリ・バンクのそれぞれはサブ−バンクの対を含み、該サブ−バンクの対はプリ−デコードされたデータを共有する、請求項１０の電子デバイス。
［１４］
各ワード線ドライバは、高しきい値電圧（ＶＴ）トランジスタを含む、請求項１０の電子デバイス。
［１５］
各ワード線ドライバは：
イネーブル信号を受け取るための第１入力、クロック信号を受け取るための第２入力、及び出力を含む第１ＡＮＤゲート；
プリコード・データを受け取るための第１入力と第２入力、及び出力を含む第２ＡＮＤゲート；
電源端子、該第１ＡＮＤゲートの該出力に接続された第１入力、該第２ＡＮＤゲートの該出力に接続された第２入力、及び出力を含むＮＡＮＤゲート；
電源端子、該ＮＡＮＤゲートの該出力に接続された入力、及び該選択されたワード線に接続された出力を含むインバータ；
電圧供給端子に接続された第１端子、制御端子、及び該インバータの電源端子に接続された第２端子を含むヘッド・スイッチ；及び
電圧供給端子に接続された第１端子、制御端子、及び該ＮＡＮＤゲートの電源端子に接続された第２端子を含むフット・スイッチ、
を具備し、
ここにおいて、該デコーダは、該ワード線ドライバに選択的に電力を供給するために該ヘッド・スイッチと該フット・スイッチとの該制御端子につなげられるワード線イネーブル信号を生成する、
請求項１０の電子デバイス。
［１６］
プロセッサ読み取り可能な命令を組み込んだプロセッサ読み取り可能な媒体であって、該プロセッサ読み取り可能な命令は、
複数のワード線を含むメモリの選択されたワード線に対応するメモリ・アドレスを決定するためにメモリ・アクセス要請をデコードするための命令；及び
該メモリ・アドレスを決定することに応じて、該複数のワード線の他のワード線に電力を供給することなく、該選択されたワード線に関係するワード線ドライバに選択的に電力を供給するための命令、
を具備するプロセッサ読み取り可能な命令である、プロセッサ読み取り可能な媒体。
［１７］
該メモリは、レベル２キャッシュ・メモリを具備する、請求項１６のプロセッサ読み取り可能な媒体。
［１８］
該プロセッサ読み取り可能な命令は、該選択されたワード線上で読み出し動作を実行するための命令を含む、請求項１６のプロセッサ読み取り可能な媒体。
［１９］
該プロセッサ読み取り可能な命令は、該選択されたワード線上で書き込み動作を実行するための命令を含む、請求項１６のプロセッサ読み取り可能な媒体。
［２０］
複数のワード線を含む記憶手段；
複数のワード線のうちの選択された１つに対応するメモリ・アドレスを決定するためにアドレス入力をデコードするための手段；及び
該メモリ・アドレスを決定することに応じて、該複数のワード線の他のワード線に電力を供給することなく、該複数のワード線のうちの該選択された１つに電力を供給するための手段、
を具備するメモリ・デバイス。
［２１］
電力供給端子に該デコードするための手段を選択的に接続するためのスイッチング手段、
をさらに具備する、請求項２０のメモリ・デバイス。
［２２］
第１の複数の高しきい値電圧（ＶＴ）トランジスタ、ここで、該第１の複数の高ＶＴトランジスタの各ＶＴトランジスタは第１電力供給端子に接続された第１端子、制御端子、及び第２端子を含む；
第２の複数の高ＶＴトランジスタ、ここで、該第２の複数の高ＶＴトランジスタの各ＶＴトランジスタは第１端子、第２電力供給端子に接続された第２端子、及び制御端子を含む；
複数のワード線を含むメモリ；
該メモリに接続された複数のワード線ドライバ、ここで、該複数のワード線ドライバの各ワード線ドライバは該複数のワード線のうちの１つのワード線に関係し、各ワード線ドライバはデータ入力と、第１電源入力と、第２電源入力と、及び出力とを含み、各ワード線ドライバは該第１の複数の高ＶＴトランジスタのうちのそれぞれ１つ及び該第２の複数の高ＶＴトランジスタのうちのそれぞれ１つに接続される；及び
該第１の複数の高ＶＴトランジスタのそれぞれの該制御端子にそして該第２の複数の高ＶＴトランジスタのそれぞれの該制御端子に接続された電力コントローラ、ここで、該電力コントローラは、動作の間に同時に該第１の複数の高ＶＴトランジスタのうちの１つの高ＶＴトランジスタと該第２の複数の高ＶＴトランジスタのうちの１つの高ＶＴトランジスタとをイネーブルすることにより選択されるワード線への電力供給をイネーブルする、
を具備するプロセッサ。
［２３］
該メモリは、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）を具備する、請求項２２のプロセッサ。
［２４］
該複数のワード線ドライバの各ワード線ドライバは、該第１の複数の高ＶＴトランジスタの該それぞれ１つの該第２端子に接続された該第１電源入力と、該第２の複数の高ＶＴトランジスタの該それぞれ１つの該第１端子に接続された該第２電源入力とを含む、請求項２２のプロセッサ。
［２５］
該第１の複数の高ＶＴトランジスタの各トランジスタは、ｐ−チャネル・トランジスタを具備する、請求項２２のプロセッサ。
［２６］
該複数のワード線ドライバの各ワード線ドライバは、プリ−デコードされたデータを処理するための論理回路を含む、請求項２２のプロセッサ。
［２７］
ディスプレイ・コントローラ；
ユーザ入力を受け取るための入力インターフェース；
ディジタル信号を受け取るためのトランシーバ；及び
該トランシーバに、該入力インターフェースに、そして該ディスプレイ・コントローラに接続されたディジタル信号プロセッサ、ここで、該ディジタル信号プロセッサは複数のワード線を含むランダム・アクセス・メモリと、メモリ・アクセス要請に関係するワード線を決定するために該メモリ・アクセス要請をデコードするためのデコーダとを含み、該ディジタル信号プロセッサは該複数のワード線の他のワード線に電力を供給することなく、該ワード線に選択的に電力を供給するための電力マネージャを含む、
を具備する、携帯デバイス。
［２８］
オーディオ信号を増幅するためのオーディオ増幅器；
マイクロフォン増幅器；及び
該オーディオ増幅器に、該マイクロフォン増幅器に、そして該ディジタル信号プロセッサに接続されたコーデック；
をさらに具備する、請求項２７の携帯デバイス。

メモリの１つのワード線に選択的に電力を供給するが他のワード線には電力を供給しない電力マネージャを有する構造の特定の実施形態を説明するブロック図である。 図１の電力マネージャのようなある電力マネージャに反応するヘッド・スイッチとフット・スイッチとを含んでいるゲート−レベル・ワード線論理回路の特定の実施形態を説明する論理図である。 図３の論理図の一部の拡大図である。 個々のワード線に選択的に電力を供給することによりリーク電流消費量を削減する方法の特定の実施形態を説明するフロー図である。 図１−図４の電力消費削減システム及び方法がそこにおいて使用されることができるメモリを組み込んでいる携帯通信デバイスの一般的な図である。 図１−図４の電力消費削減システム及び方法がそこにおいて使用されることができるメモリ及びプロセッサを組み込んでいる具体例のセルラ電話機の一般的な図である。 図１−図４の電力消費削減システム及び方法がそこにおいて使用されることができるメモリ及びプロセッサを組み込んでいる具体例の無線インターネット・プロトコル電話機の一般的な図である。 図１−図４の電力消費削減システム及び方法がそこにおいて使用されることができるメモリ及びプロセッサを組み込んでいる具体例の携帯ディジタル補助装置の一般的な図である。 図１−図４の電力消費削減システム及び方法がそこにおいて使用されることができるメモリ及びプロセッサを組み込んでいる具体例のオーディオ・ファイル・プレーヤの一般的な図である。

Claims (27)

1. メモリ・デバイスをアクセスするための要請を受け取ること、ここで、該メモリ・デバイスはデコーダと、複数のワード線ドライバと、複数のワード線とを含み、各ワード線は該複数のワード線ドライバのうちの１つの対応するワード線ドライバに関連し、該複数のワード線ドライバのそれぞれは、該要請が受け取られる場合、電力が遮断された状態にある；
   該要請に関連するアドレスを決定するために該要請をデコードすること；及び
   該複数のワード線ドライバのうちの選択されなかったワード線ドライバに電力を供給することなく該メモリ・デバイスの該アドレスに関連するデータをアクセスするために、前記要請を復号した後に該複数のワード線ドライバのうちの１つの選択されたワード線ドライバに選択的に電力供給すること、ここにおいて、該選択されたワード線ドライバは該アドレスに関連する特定のワード線に関連する、
   を具備する方法。
2. 該選択されたワード線ドライバに選択的に電力供給することは、該選択されたワード線ドライバを電源に接続するために該特定のワード線のヘッド・スイッチとフット・スイッチとのうちの少なくとも１つを選択的にイネーブルすることを含む、請求項１の方法。
3. 該ヘッド・スイッチは、ｐ−チャネル・トランジスタを具備し、そして該フット・スイッチは、ｎ−チャネル・トランジスタを具備する、請求項２の方法。
4. 該メモリ・デバイスの該複数のワード線ドライバのそれぞれへの電源を遮断することをさらに具備する、請求項１の方法。
5. 該選択されたワード線ドライバに選択的に電力供給することは、該複数のワード線ドライバに関係する拡散容量を使用するローカル・キャパシタンスを充電するために該選択されたワード線ドライバのインバータのｐ−チャネル・トランジスタを選択的にイネーブルすることを具備する、請求項１の方法。
6. 該選択されたワード線ドライバに選択的に電力供給することは、それぞれ給電キャパシタンス及びローカル・バーチャル接地からヘッド・スイッチとフット・スイッチとを充電することを具備する、請求項５の方法。
7. 該メモリ・デバイスは、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）を具備する、請求項１の方法。
8. 該メモリ・デバイスは、キャッシュ・メモリを具備する、請求項１の方法。
9. 該メモリ・デバイスは、レベル２キャッシュ・メモリを具備する、請求項１の方法。
10. 複数のワード線と、複数のメモリ・バンクとを含むメモリ、ここで、該複数のメモリ・バンクのそれぞれは一対のサブ−バンクを含み、該一対のサブ−バンクはプリ−デコードされたデータを共有する；
    該メモリに接続された複数のワード線ドライバ、ここで、各ワード線ドライバは該メモリの該複数のワード線のうちの１つの対応するワード線に関連する；
    メモリ・アクセス要請を受け取り、
    該メモリ・アクセス要請に関係するアドレスを決定するために該メモリ・アクセス要請をデコードし、
    該メモリ・アクセス要請をデコードした後、該メモリ・アクセス要請に応じて、１つの選択されたワード線ドライバに電力供給するが、該複数のワード線ドライバのうちの選択されなかったワード線ドライバに電力供給しない、
    ように該複数のワード線ドライバに接続されたデコーダ、ここにおいて、該複数のワード線ドライバのそれぞれへの電力は、ワード線アクセス期間を除いて、前記メモリ・アクセス要請が受け取られる場合、デフォルト状態の間遮断する；
    を具備する電子デバイス。
11. 該メモリは、キャッシュ・メモリを具備する、請求項１０の電子デバイス。
12. 該メモリ・アクセス要請に関連する該アドレスを決定することに応じて該選択されたワード線ドライバを選択的にイネーブルするための電力マネージャをさらに具備する、請求項１０の電子デバイス。
13. 各ワード線ドライバは、対応する高しきい値電圧（ＶＴ）トランジスタを含む、請求項１０の電子デバイス。
14. 複数のワード線を含むメモリ；及び
    該メモリに接続された複数のワード線ドライバ、ここで、各ワード線ドライバは該複数のワード線のうちの１つのワード線に関連し、ここにおいて、各ワード線ドライバは：
    イネーブル信号を受け取るための第１入力、クロック信号を受け取るための第２入力、及び出力を含む第１ＡＮＤゲート；
    プリコード・データを受け取るための第１入力と第２入力、及び出力を含む第２ＡＮＤゲート；
    電源端子、該第１ＡＮＤゲートの該出力に接続された第１入力、該第２ＡＮＤゲートの該出力に接続された第２入力、及び出力を含むＮＡＮＤゲート；
    電源端子、該ＮＡＮＤゲートの該出力に接続された入力、及び該複数のワード線のうちの１つの選択されたワード線に接続された出力を含むインバータ；
    電圧供給端子に接続された第１端子、制御端子、及び該インバータの電源端子に接続された第２端子を含むヘッド・スイッチ；及び
    電圧供給端子に接続された第１端子、制御端子、及び該ＮＡＮＤゲートの電源端子に接続された第２端子を含むフット・スイッチ；を具備する；及び
    メモリ・アクセス要請を受信し、該メモリ・アクセス要請に関連するアドレスを決定するために該メモリ・アクセス要請をデコードするように該複数のワード線ドライバに接続されたデコーダ、ここで、該デコーダは、該メモリ・アクセス要請をデコードした後、１つの選択されたワード線ドライバに電力供給するが、該複数のワード線ドライバのうちの選択されなかったワード線ドライバに電力供給しない、ここにおいて、該複数のワード線ドライバのそれぞれは、該メモリ・アクセス要請が受け取られる場合、電力が遮断された状態であり、ここにおいて、該デコーダは、該選択されたワード線ドライバに選択的に電力供給するために該ヘッド・スイッチと該フット・スイッチとの該制御端子につなげられるワード線イネーブル信号を生成する、
    を具備する電子デバイス。
15. プロセッサ読み取り可能な命令を組み込んだプロセッサ読み取り可能な媒体であって、該プロセッサ読み取り可能な命令は、
    複数のワード線及び複数のワード線ドライバを含むメモリの選択されたワード線に対応するメモリ・アドレスを決定するためにメモリ・アクセス要請をデコードするための命令、ここにおいて、該複数のワード線ドライバのそれぞれは、該メモリ・アクセス要請が受け取られる場合、電力が遮断された状態にあり、該メモリは複数のメモリ・バンクを含み、該複数のメモリ・バンクのそれぞれは一対のサブ−バンクを含み、該一対のサブ−バンクはプリ−デコードされたデータを共有する；及び
    該メモリ・アドレスを決定することに応じて、該複数のワード線のうちの選択されなかったワード線ドライバに電力を供給することなく、該選択されたワード線に関係するワード線ドライバに選択的に電力を供給するための命令、
    を具備するプロセッサ読み取り可能な命令である、プロセッサ読み取り可能な記憶媒体。
16. 該メモリは、レベル２キャッシュ・メモリを具備する、請求項１５のプロセッサ読み取り可能な記憶媒体。
17. 該プロセッサ読み取り可能な命令は、該選択されたワード線上で読み出し動作を実行するための命令を含む、請求項１５のプロセッサ読み取り可能な記憶媒体。
18. 該プロセッサ読み取り可能な命令は、該選択されたワード線上で書き込み動作を実行するための命令を含む、請求項１５のプロセッサ読み取り可能な記憶媒体。
19. 複数のワード線ドライバを含む記憶手段、ここにおいて、該複数のワード線ドライバのそれぞれは、メモリ・アクセス要請が受け取られる場合、電力が遮断された状態にあり、該記憶手段はさらに、複数のメモリ・バンクを含み、該複数のメモリ・バンクのそれぞれは一対のサブ−バンクを含み、該一対のサブ−バンクはプリ−デコードされたデータを共有する；
    前記複数のワード線ドライバのうちの選択された１つに対応するメモリ・アドレスを決定するためにアドレス入力をデコードするための手段、ここにおいて、該アドレス入力は該メモリ・アクセス要請を受け取ることに応じてデコードされる；及び
    該メモリ・アドレスを決定することに応じて、該複数のワード線ドライバの他のワード線ドライバに電力を供給することなく、該複数のワード線ドライバのうちの該選択された１つに電力を供給するための手段、
    を具備するメモリ・デバイス。
20. 電力供給端子に該デコードするための手段を選択的に接続するためのスイッチング手段、
    をさらに具備する、請求項１９のメモリ・デバイス。
21. 第１の複数の高しきい値電圧（ＶＴ）トランジスタ、ここで、該第１の複数の高ＶＴトランジスタの各ＶＴトランジスタは第１電力供給端子に接続された第１端子、制御端子、及び第２端子を含む；
    第２の複数の高ＶＴトランジスタ、ここで、該第２の複数の高ＶＴトランジスタの各ＶＴトランジスタは第１端子、第２電力供給端子に接続された第２端子、及び制御端子を含む；
    複数のワード線を含むメモリ；
    該メモリに接続された複数のワード線ドライバ、ここで、該複数のワード線ドライバの各ワード線ドライバは該複数のワード線のうちの１つのワード線に関係し、各ワード線ドライバはデータ入力と、第１電源入力と、第２電源入力と、及び出力とを含み、各ワード線ドライバは該第１の複数の高ＶＴトランジスタのうちのそれぞれ１つ及び該第２の複数の高ＶＴトランジスタのうちのそれぞれ１つに接続され、ここにおいて、該複数のワード線ドライバのそれぞれは、メモリ・アクセス要請が受け取られる場合、電力が遮断された状態にある；及び
    該第１の複数の高ＶＴトランジスタのそれぞれの該制御端子にそして該第２の複数の高ＶＴトランジスタのそれぞれの該制御端子に接続された電力コントローラ、ここで、該電力コントローラは、動作の間に同時に該第１の複数の高ＶＴトランジスタのうちの１つの高ＶＴトランジスタと該第２の複数の高ＶＴトランジスタのうちの１つの高ＶＴトランジスタとをイネーブルすることにより、該メモリ・アクセス要請がデコードされた後、選択されたワード線ドライバへの電力供給をイネーブルする、
    を具備するプロセッサ。
22. 該メモリは、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）を具備する、請求項２１のプロセッサ。
23. 該複数のワード線ドライバの各ワード線ドライバは、該第１の複数の高ＶＴトランジスタの該それぞれ１つの対応する該第２端子に接続された対応する該第１電源入力と、該第２の複数の高ＶＴトランジスタの該それぞれ１つの対応する該第１端子に接続された対応する該第２電源入力とを含む、請求項２１のプロセッサ。
24. 該第１の複数の高ＶＴトランジスタの各トランジスタは、ｐ−チャネル・トランジスタを具備する、請求項２１のプロセッサ。
25. 該複数のワード線ドライバの各ワード線ドライバは、プリ−デコードされたデータを処理するための論理回路を含む、請求項２１のプロセッサ。
26. ディスプレイ・コントローラ；
    ユーザ入力を受け取るための入力インターフェース；
    ディジタル信号を受け取るためのトランシーバ；及び
    該トランシーバに、該入力インターフェースに、そして該ディスプレイ・コントローラに接続されたディジタル信号プロセッサ、ここで、該ディジタル信号プロセッサはランダム・アクセス・メモリを具備し、該ランダム・アクセス・メモリは、
    複数のワード線と、
    複数のワード線ドライバと、
    メモリ・アクセス要請に関係するワード線ドライバを決定するためにメモリ・アクセス要請をデコードするためのデコーダとを含み、該ディジタル信号プロセッサは該複数のワード線ドライバの他のワード線ドライバに電力を供給することなく、該メモリ・アクセス要請がデコードされた後に、該ワード線に選択的に電力を供給するための電力マネージャを含み、該複数のワード線ドライバのそれぞれは、該メモリ・アクセス要請が受け取られる場合、電力が遮断された状態にある、
    を具備する、携帯デバイス。
27. オーディオ信号を増幅するためのオーディオ増幅器；
    マイクロフォン増幅器；及び
    該オーディオ増幅器に、該マイクロフォン増幅器に、そして該ディジタル信号プロセッサに接続されたコーデック；
    をさらに具備する、請求項２６の携帯デバイス。

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