JP2011096353A - 半導体装置の駆動方法 - Google Patents

Abstract

【課題】電荷蓄積層での電子の蓄積または放出が十分でない場合に、不揮発性メモリ素子に保持された記憶状態の正誤を判定し、誤ったデータを読み出すことによる不良を低減する。
【解決手段】メモリセル領域１０４と、テスト領域１０５と、を含む半導体記憶回路１０３と、制御回路と、を有し、制御回路は、メモリセルへのデータの書き込み、第１の領域１０５Ａへの第１の記憶状態の書き込み、または第２の領域１０５Ｂへの第２の記憶状態の書き込みを行うための第１の動作を行い、第１の領域及び第２の領域からの第１の記憶状態または第２の記憶状態の読み出しを行うための第２の動作を行い、メモリセルからのデータの読み出しを行うための第３の動作を行い、第２の動作において、第１の領域からの読み出しが第１の記憶状態であるか、または第２の領域からの読み出しが第２の記憶状態であるかに応じて、第３の動作の正誤を判定する。
【選択図】図１

Description

本発明は、半導体装置の駆動方法に関する。書込及び消去が可能な不揮発性メモリ素子を有する半導体装置の駆動方法に関する。

なお本細書中において半導体装置とは、半導体特性を利用することで機能しうる装置を指すものである。

不揮発性メモリ素子は、電気的または物理的な作用を施すことにより、半永久的に保持できる半導体素子である。不揮発性メモリ素子は、電荷蓄積層での電荷の蓄積量によってしきい値電圧が異なることを利用して、複数の記憶状態の保持を可能にしている。

不揮発性メモリ素子は、電荷蓄積層に電子が多く蓄積されている状態では、しきい値電圧がプラス側にシフトし、電荷蓄積層から電子が放出されている状態では、しきい値電圧がマイナス側にシフトする。不揮発性メモリ素子のデータは、不揮発性メモリ素子に接続された各配線に電圧を印加して当該不揮発性メモリ素子のしきい値電圧を参照することにより、書き込み、または読み出しの動作を行うこととなる。

不揮発性メモリ素子を有する半導体装置は、しきい値電圧のシフトを参照することでデータを読み出すこととなるが、電荷蓄積層での電子の蓄積または放出が十分でないことがあり得る。電荷蓄積層での電子の蓄積または放出が十分でないと、半導体装置は不揮発性メモリ素子に保持された記憶状態を正しく読み出せないことがある（例えば特許文献１を参照）。

特開２００４−２５３０７９号公報

不揮発性メモリ素子の電荷蓄積層より電荷が抜き取られ、不揮発性メモリ素子のしきい値電圧をマイナス側にシフトする場合について説明する。この場合、各配線に供給される電位が不安定な際には、不揮発性メモリ素子の電荷蓄積層より電荷の抜き取りが不十分になり、誤ったデータを読み出すことによる不良が発生することがあり得る。ここで図６にしきい値電圧のシフトについて可視化した図を示し、不揮発性メモリ素子の電荷蓄積層より電荷の抜き取りが不十分な場合の問題点について更に詳述する。なお図６におけるグラフでは、横軸をしきい値電圧、縦軸を不揮発性メモリ素子の素子数としている。また図６におけるグラフでは、第１の記憶状態（’１’とも表記することもある）の場合、しきい値電圧のプラス側へのシフトにより、しきい値電圧の大きい側にて多くの素子数の分布となる様子を表している。また図６におけるグラフでは、第２の記憶状態（’０’とも表記することもある）の場合、しきい値電圧のマイナス側へのシフトにより、しきい値電圧の小さい側にて多くの素子数となる様子を表している。

不揮発性メモリ素子の電荷蓄積層に電荷が蓄積されている場合、図６（Ａ）の実線６０１に示すようにしきい値電圧のプラス側で多くの素子数となっている分布が、電荷蓄積層の電荷を抜き取る動作により下降し、点線６０２にシフトすることで正常な動作となる。一方で、電荷蓄積層の電荷を抜き取る動作にて各配線の電位が小さい場合、電荷蓄積層の電荷を抜き取る動作によりしきい値電圧の下降が十分でなく、しきい値電圧の分布がしきい値電圧が大きい側（図６（Ａ）の一点鎖線６０３）にシフトする状態となることがある。ただし、図６（Ａ）の場合には、データ’０’として読み出すことができるため読み出しエラーには至らず、正しいデータを出力することができる。

また更に図６（Ａ）よりも、電荷蓄積層の電荷を抜き取る動作にて各配線の電位が小さい場合には、電荷蓄積層の電荷を抜き取る動作によりしきい値電圧のマイナス側へのシフトが十分でないことがある。そのため、しきい値電圧の分布がしきい値電圧がプラス側（図６（Ｂ）の一点鎖線６０４）にシフトする状態となることがある。図６（Ｂ）の場合には、データ’０’としてもデータ’１’としても読み出すことが出来ず、読み出しエラーとなる。

また更に図６（Ｂ）よりも、電荷蓄積層の電荷を抜き取る動作にて各配線の電位が小さい場合には、電荷蓄積層の電荷を抜き取る動作によりしきい値電圧のマイナス側へのシフトが十分でないことがある。そのため、しきい値電圧の分布がしきい値電圧がプラス側（図６（Ｃ）の一点鎖線６０５）にシフトする状態となることがある。図６（Ｃ）の場合には、データ’０’とした不揮発性メモリ素子より読み出しを行うにも関わらず、データ’１’として読み出すこととなる。この場合、誤ったデータを読み出しているにもかかわらず、読み出しエラーともならないため、特に問題となる。

そこで、本発明の一態様は、電荷蓄積層での電子の蓄積または放出が十分でない場合に、不揮発性メモリ素子に保持された記憶状態の正誤を判定し、誤ったデータを読み出すことによる不良を低減する半導体装置の駆動方法を提供することを課題の１つとする。

本発明の一態様は、第１の記憶状態または第２の記憶状態のデータを保持するためのメモリセルが複数配置されたメモリセル領域と、第１の記憶状態を記憶する第１の領域及び第２の記憶状態を記憶する第２の領域を有するテスト領域と、を含む半導体記憶回路と、メモリセル及びテスト領域への書き込みまたは読み出しを行うための制御回路と、を有し、制御回路は、メモリセルへのデータの書き込み、第１の領域への第１の記憶状態の書き込みまたは第２の領域への第２の記憶状態の書き込みを行うための第１の動作を行い、第１の領域及び第２の領域からの第１の記憶状態または第２の記憶状態の読み出しを行うための第２の動作を行い、メモリセルからのデータの読み出しを行うための第３の動作を行い、第２の動作において、第１の領域からの読み出しが第１の記憶状態であるか、または第２の領域からの読み出しが第２の記憶状態であるかに応じて、第３の動作の正誤を判定する半導体装置の駆動方法である。

また本発明の一態様は、第１の記憶状態または第２の記憶状態のデータを保持するためのメモリセルが複数配置されたメモリセル領域と、第１の記憶状態を記憶する第１の領域及び第２の記憶状態を記憶する第２の領域を有するテスト領域と、を含む半導体記憶回路と、メモリセル及びテスト領域への書き込みまたは読み出しを行うための制御回路と、を有し、制御回路は、メモリセルへのデータの書き込み、第１の領域への第１の記憶状態の書き込み、及び第２の領域への第２の記憶状態の書き込みを行うための第１の動作を行い、第１の領域及び第２の領域からの第１の記憶状態または第２の記憶状態の読み出しを行うための第２の動作を行い、メモリセルからのデータの読み出しを行うための第３の動作を行い、第２の動作において、第１の領域からの読み出しが第１の記憶状態であるか、及び第２の領域からの読み出しが第２の記憶状態であるかに応じて、第３の動作の正誤を判定する半導体装置の駆動方法である。

本発明の一態様において、制御回路は、ロウデコーダ及びカラムデコーダを有し、第１の領域または第２の領域が、カラムデコーダに接続された配線毎に選択され、第１の動作乃至第３の動作が行われる半導体装置の駆動方法でもよい。

本発明の一態様において、制御回路は、ロウデコーダ及びカラムデコーダを有し、第１の領域及び第２の領域は、ロウデコーダに接続された配線毎に選択され、第１の動作乃至第３の動作が行われる半導体装置の駆動方法でもよい。

本発明の一態様において、メモリセルは、スイッチングトランジスタ及び不揮発性メモリトランジスタを有し、スイッチングトランジスタ及び不揮発性メモリトランジスタを駆動するための配線には、アンテナで受信した無線信号をもとに生成される電源電圧が供給される半導体装置の駆動方法でもよい。

本発明の一態様により、電荷蓄積層での電子の蓄積または放出が十分でない場合に、不揮発性メモリ素子に保持された記憶状態の正誤を判定し、誤ったデータを読み出すことなく不良を低減する半導体装置の駆動方法を提供することができる。

実施の形態１について説明するブロック図。 実施の形態１について説明する回路図。 実施の形態１について説明する回路図。 実施の形態１について説明するための図。 実施の形態１について説明する回路図。 しきい値電圧のシフトについて説明する図。 実施の形態１について説明するフローチャート図。 実施の形態２について説明するブロック図。 実施の形態２について説明するブロック図。 実施の形態３について説明するブロック図。 実施の形態４について説明するブロック図。 実施の形態５について説明する断面図。 実施の形態５について説明する断面図。 実施の形態５について説明する断面図。 実施の形態６について説明する図。

本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではないものとする。

（実施の形態１）
まず半導体装置が有するメモリセル領域（メモリセルアレイともいう）及び制御回路（駆動回路ともいう）の構成例を図１に示す。図１（Ａ）、（Ｂ）において、半導体装置１００は、ロウデコーダ１０１、カラムデコーダ１０２、半導体記憶回路１０３を有する。半導体記憶回路１０３は、不揮発性メモリ素子を有するメモリセルが行列状に配置されるメモリセル領域１０４、テスト領域１０５を有する。

テスト領域１０５は、第１の領域１０５Ａ、第２の領域１０５Ｂを有する。なお図１（Ａ）は、ロウデコーダ１０１より延在する１本のワード線及び選択線によりテスト領域１０５の第１の領域１０５Ａ及び第２の領域１０５Ｂが制御されるよう、カラムデコーダ１０２に平行な方向にテスト領域１０５が設けられている構成について示している。すなわち、メモリセルが、カラムデコーダ１０２より延在するビット線及びソース線のいずれか１組を介して、第１の領域１０５Ａまたは第２の領域１０５Ｂに接続される。

図１（Ｂ）の構成はロウデコーダ１０１より延在する異なるワード線によりテスト領域１０５の第１の領域１０５Ａ及び第２の領域１０５Ｂが制御されるよう、ロウデコーダ１０１に平行な方向にテスト領域１０５が設けられている。すなわち、メモリセルが、ロウデコーダ１０１より延在するワード線及び選択線のいずれか１組を介して、第１の領域１０５Ａ及び第２の領域１０５Ｂに接続される。また図１（Ａ）、（Ｂ）では図示していないが、メモリセル領域１０４には、第１の記憶状態及び第２の記憶状態のデータを保持するためのメモリセルが複数配置されている。

なお本明細書にて用いる第１、第２、第３、乃至第Ｎ（Ｎは自然数）という用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。

なお、ロウデコーダ１０１、カラムデコーダ１０２は、メモリセル領域１０４の不揮発性メモリ素子、テスト領域１０５の不揮発性メモリ素子への書き込み、または読み出しを制御するものである。そのため、ロウデコーダ１０１、カラムデコーダ１０２を併せて制御回路ということもある。ロウデコーダ１０１は、ワード線（ＷＬともいう）、及び選択線（ＳＥＬともいう）に接続され、ワード線及び選択線の電位を制御するための回路である。また、カラムデコーダ１０２は、ビット線（ＢＬともいう）、及びソース線（ＳＬともいう）に接続され、ビット線及びソース線の電位を制御するための回路である。

なお、ロウデコーダ１０１、カラムデコーダ１０２、メモリセル領域１０４、及びテスト領域１０５が有するトランジスタの半導体層として、様々な種類の半導体層を用いることが出来る。例えば、非晶質シリコン、多結晶シリコン、微結晶（マイクロクリスタル、セミアモルファスとも言う）シリコンなどに代表される非単結晶半導体、または単結晶シリコン等を用いた半導体層を用いることが出来る。なお、薄膜の半導体層を用いて素子を形成する場合、単結晶シリコンの場合よりも低い温度で製造できるため、製造コストの削減、又は製造装置の大型化を図ることができる

なお、第１の記憶状態、第２の記憶状態とは、メモリセル内の不揮発性メモリ素子の電荷蓄積層への電荷の蓄積量によって、しきい値電圧のシフトが異なることを利用した複数の記憶状態に関して呼称したものである。一例としては、電荷蓄積層に電子が多く蓄積されている状態、すなわちしきい値電圧がプラス側にシフトした記憶状態を第１の記憶状態（’１’とも表記することもある）、電荷蓄積層から電子が放出されている状態、すなわちしきい値電圧がマイナス側にシフトした記憶状態を第２の記憶状態（’０’とも表記することもある）という。なお、第１の記憶状態、第２の記憶状態に限らず、複数の記憶状態を取り得る、いわゆる多値化した不揮発性メモリ素子においても、任意の記憶状態を第１の記憶状態、第２の記憶状態と呼ぶこともある。

なおテスト領域１０５とは、メモリセル領域１０４と同様に、行方向及び／または列方向に不揮発性メモリ素子を有するメモリセルを備えた構成であるが、メモリセル領域１０４とは異なり、テスト領域１０５における不揮発性メモリ素子には記憶する記憶状態が予め定まった第１の領域及び第２の領域を具備する点で異なっている。具体的には、第１の領域は第１の記憶状態を記憶するための領域であり、第２の領域は第２の記憶状態を記憶するための領域である。

次に図１（Ａ）の構成について、図２を用いて更に詳しく説明し、本実施の形態の構成について説明していく。

図２（Ａ）では、図１（Ａ）のメモリセル領域、及びテスト領域におけるメモリセルについて具体的に示したものである。図２（Ｂ）では、メモリセルの具体的な回路構成について示したものであり、ここでは、スイッチングトランジスタと、不揮発性メモリ素子として不揮発性メモリトランジスタを具備する構成について示している。

図２（Ａ）に示す半導体装置１００は、図１（Ａ）と同様に、ロウデコーダ１０１、カラムデコーダ１０２、メモリセル領域１０４及びテスト領域１０５を含む半導体記憶回路１０３を有する。メモリセル領域１０４及びテスト領域１０５は、メモリセル２００を行列状に有しており、図２（Ａ）では一例としてメモリセル２００を格子状に並べた構成を示している。なおテスト領域１０５のメモリセルは、図１（Ａ）で説明したように、ロウデコーダ１０１より延在する１本のワード線によりテスト領域１０５の第１の領域及び第２の領域を構成するメモリセルが制御されるよう設けられている構成について示している。

なお図２（Ａ）では、メモリセル領域１０４及びテスト領域１０５を共に、メモリセル２００を平面に格子状に配置する例について示しているが、メモリセル領域１０４及びテスト領域１０５のメモリセル２００を三次元的に積層して配置する構成としてもよい。

また図２（Ｂ）に示すメモリセル２００の構成は、ワード線ＷＬ、選択線ＳＥＬ、ビット線ＢＬ、及びソース線ＳＬによって制御されるスイッチングトランジスタ２０１及び不揮発性メモリトランジスタ２０２を具備する構成について示している。

ワード線ＷＬは、不揮発性メモリトランジスタ２０２のゲートに接続され、高電源電位ＶＤＤ、Ｈ信号ＶＨ、グラウンド電位（低電源電位ともいう）ＧＮＤが供給される配線である。選択線ＳＥＬは、スイッチングトランジスタ２０１のゲートに接続され、高電源電位ＶＤＤ、Ｈ信号ＶＨ、グラウンド電位（低電源電位ともいう）ＧＮＤが供給される配線である。ビット線ＢＬは、スイッチングトランジスタ２０１の第１端子に接続され、高電源電位ＶＤＤ、Ｈ信号ＶＨ、Ｌ信号ＶＬが供給される配線である。ソース線ＳＬは、不揮発性メモリトランジスタ２０２の第２端子に接続され、Ｈ信号ＶＨ、Ｌ信号ＶＬ、グラウンド電位（低電源電位ともいう）ＧＮＤが供給される配線である。またスイッチングトランジスタ２０１の第２端子と不揮発性メモリトランジスタ２０２の第１端子が接続されている。なお、各配線に供給される電位の大小関係は、ＶＬ＜ＧＮＤ＜ＶＤＤ＜ＶＨの関係にある。

なお本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間に何らかの電気的作用を有する対象物が存在するとき、対象物を介してＡとＢとが概略同電位となる場合を表すものとする。

なお、本明細書において、トランジスタは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子であり、ドレイン領域とソース領域の間にチャネル領域を有しており、ドレイン領域とチャネル領域とソース領域とを介して電流を流すことができる。ここで、ソースとドレインとは、トランジスタの構造や動作条件等によって変わるため、いずれがソースまたはドレインであるかを限定することが困難な場合もある。そこで、本実施の形態においては、ソース及びドレインとして機能する領域のそれぞれを、第１端子、第２端子と表記することもある。またゲートとして機能する端子については、ゲートと表記することもある。

なお本明細書で説明する各配線での電圧とは、グラウンド電位ＧＮＤを基準電位とした場合の、電位差に相当する。そのため、電圧のことを電位、または電位のことを電圧と呼ぶこともある。

なおメモリセルとして図２（Ｂ）では、スイッチングトランジスタと不揮発性メモリトランジスタを具備する構成を示したが、フラッシュメモリ等の他の構成であってもよい。図３（Ａ）に示すような所謂ＮＯＲ型のメモリセルであってもよい。図３（Ａ）に示すメモリセル３００は、不揮発性メモリトランジスタ３０１を有し、ビット線ＢＬ、ソース線ＳＬ、及びワード線ＷＬに各端子が接続された構成である。また図３（Ｂ）に示すようなＮＡＮＤ型のメモリセルであってもよい。図３（Ｂ）に示すメモリセル３１０は、選択線ＳＥＬに制御されるスイッチングトランジスタ３１１Ａ、３１１Ｂ、ワード線ＷＬに制御される複数の不揮発性メモリトランジスタ３１２、を有し、ビット線ＢＬ及びソース線ＳＬにスイッチングトランジスタの端子が接続された構成である。

なおメモリセル領域１０４は、一例として、ｍ×ｎ個のメモリセルが縦ｍ個×横ｎ個のマトリクス状に配置されるものであればよい。そして、メモリセルの座標として（ＭＣ（１，１）〜ＭＣ（ｍ，ｎ））（ｍ、ｎは共に自然数）と表記することもある。

なお不揮発性メモリトランジスタは、電気的または物理的な作用を施すことにより、半永久的に保持できる素子である。不揮発性メモリトランジスタとしては、電荷蓄積層の違いによってＦＧ（Ｆｌｏａｔｉｎｇ−Ｇａｔｅ）型、ＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）型、またはＭＮＯＳ（Ｍｅｔａｌ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）型に大別されるが、いずれを用いてもよい。

次いで、図２（Ａ）に示す半導体装置の駆動方法について、図４（Ａ）を用いて更に具体的に説明していく。

まず図４（Ａ）を用いて、半導体装置の駆動方法の概要について説明する。

図４（Ａ）に示すように、まずメモリセル領域へのデータの書き込みを行う。このときメモリセル領域に書き込まれるデータに応じて、各メモリセルは第１の記憶状態または第２の記憶状態を保持することとなる。次いで、テスト領域への書き込みを行う。このときテスト領域内の第１の領域には第１の記憶状態、またテスト領域内の第２の領域には第２の記憶状態を記憶するようメモリセルへの書き込みを行う。なおメモリセルへのデータの書き込み、及びテスト領域への第１の状態及び第２の状態の書き込みを第１の動作ともいう。

次いで、図４（Ａ）に示すように、テスト領域での第１の領域及び第２の領域のメモリセルより、第１の記憶状態または第２の記憶状態であるかの読み出しを行う。なお、テスト領域からの第１の領域及び第２の領域より、第１の記憶状態または第２の記憶状態の読み出しを第２の動作ともいう。

次いで、図４（Ａ）に示すように、メモリセル領域のメモリセルに保持された第１の記憶状態または第２の記憶状態かのデータの読み出しを行う。なお、メモリセル領域のメモリセルからのデータの読み出しを第３の動作ともいう。

なおメモリセル領域への書き込みとテスト領域への書き込みとは、順序が前後してもよい。

なお図４（Ｂ）に示すようにテスト領域１０５における第１の領域１０５Ａ及び第２の領域１０５Ｂは、第１の記憶状態を保持するための領域と、第２の記憶状態を保持するための領域とが分かれて設けられていればよく、比率の大小は特にいずれの領域が大きい構成としてもよい。即ち図４（Ｂ）に示すように、メモリセル領域に（ＭＣ（１，１）〜ＭＣ（ｍ，ｎ））のメモリセルがマトリクス状に配置されている場合、一例として、第１の記憶状態を保持するための第１の領域１０５Ａは、ＭＣ（１，ｎ＋１）からＭＣ（ｊ，ｎ＋１）（ｊは１＜ｊ＜ｍの自然数）の領域となり、第２の記憶状態を保持するための第２の領域１０５Ｂは、ＭＣ（ｊ＋１，ｎ＋１）からＭＣ（ｍ，ｎ＋１）の領域となる。

なおテスト領域１０５への書き込まれる信号である第１の記憶状態を第１の領域１０５Ａに記憶する信号及び第２の記憶状態を第２の領域１０５Ｂに記憶する信号は、メモリセル領域１０４に書き込むデータの信号に次いで半導体装置に入力されるものであってもよいし、メモリセル領域にデータの信号が供給されるとともに、半導体装置の内部で生成される信号であってもよい。

次に図５（Ａ）乃至（Ｄ）にメモリセルでのデータ書き込み時、読み出し時に関して、本実施の形態で述べる半導体装置の駆動方法の概要について説明するため、各配線の電位を具体的に示す。

まず図５（Ａ）は、メモリセル２００の不揮発性メモリトランジスタ２０２に電荷を蓄積させる動作、即ち、不揮発性メモリトランジスタ２０２を第１の記憶状態とする書き込み動作時における各配線の電位の状態について示したものである。図５（Ａ）では、ワード線ＷＬをＨ信号ＶＨとし、選択線ＳＥＬをＨ信号ＶＨとし、ビット線ＢＬをＬ信号ＶＬとし、ソース線ＳＬをＬ信号ＶＬとしている。図５（Ａ）の動作により、不揮発性メモリトランジスタ２０２の電荷蓄積層に電荷が蓄積され、不揮発性メモリトランジスタ２０２のしきい値電圧が上昇する。

次いで図５（Ｂ）は、メモリセル２００の不揮発性メモリトランジスタ２０２において、電荷を蓄積させた不揮発性メモリトランジスタ２０２より、第１の記憶状態の読み出し動作時における各配線の電位の状態について示したものである。図５（Ｂ）では、ワード線ＷＬを高電源電位ＶＤＤとし、選択線ＳＥＬを高電源電位ＶＤＤとし、ビット線ＢＬを高電源電位ＶＤＤとし、ソース線ＳＬをグラウンド電位ＧＮＤとしている。図５（Ｂ）の動作により、不揮発性メモリトランジスタ２０２の電荷蓄積層に電荷が蓄積されている場合、不揮発性メモリトランジスタ２０２のしきい値電圧が上昇しているため、ソース線ＳＬとビット線とが導通せず、ビット線ＢＬの電位は高電源電位ＶＤＤのままとなる。

次いで図５（Ｃ）は、メモリセル２００の不揮発性メモリトランジスタ２０２より電荷を抜き取る動作、即ち、不揮発性メモリトランジスタ２０２を第２の記憶状態とする書き込み動作時における各配線の電位の状態について示したものである。図５（Ｃ）では、ワード線ＷＬをＬ信号ＶＬとし、選択線ＳＥＬをＨ信号ＶＨとし、ビット線ＢＬをＨ信号ＶＨとし、ソース線ＳＬをＨ信号ＶＨとしている。図５（Ｃ）の動作により、不揮発性メモリトランジスタ２０２の電荷蓄積層より電荷が抜き取られ、不揮発性メモリトランジスタ２０２のしきい値電圧が下降する。

次いで図５（Ｄ）は、メモリセル２００の不揮発性メモリトランジスタ２０２において、電荷の蓄積のない不揮発性メモリトランジスタ２０２より、第２の記憶状態の読み出し動作時における各配線の電位の状態について示したものである。図５（Ｄ）では、ワード線ＷＬを高電源電位ＶＤＤとし、選択線ＳＥＬを高電源電位ＶＤＤとし、ビット線ＢＬを高電源電位ＶＤＤとし、ソース線ＳＬをグラウンド電位ＧＮＤとしている。図５（Ｄ）の動作により、不揮発性メモリトランジスタの電荷蓄積層に電荷が蓄積されていない場合、不揮発性メモリトランジスタのしきい値電圧が下降しているため、ソース線ＳＬとビット線とが導通し、ビット線ＢＬの電位は高電源電位ＶＤＤからグラウンド電位ＧＮＤに下降することとなる。

すなわち、上記図２（Ｂ）の説明にて述べたワード線ＷＬ、選択線ＳＥＬ、ビット線ＢＬ、及びソース線ＳＬの各配線に供給される電位の大小関係については、上記図５（Ａ）乃至（Ｄ）の動作を行うことの電位であればよい。

図１の構成では、不揮発性メモリトランジスタ２０２からデータを読み出す図５（Ｄ）の場合、上述の図６（Ａ）乃至（Ｃ）のいずれかの状態によるデータの正誤を判定するために、図７に示す駆動方法のフローチャートを経るものである。そして、電荷蓄積層での電子の蓄積または放出が十分でない場合に、不揮発性メモリ素子に保持された記憶状態の正誤を判定し、誤ったデータを読み出すことなく不良を低減する半導体装置の駆動方法を提供することができる。

図７に示すフローチャートでは、まずメモリセル領域へのデータの書き込みを行う。このときメモリセル領域に書き込まれるデータに応じて、各メモリセルは第１の記憶状態または第２の記憶状態を保持することとなる（ステップ７０１）。

次いで、テスト領域への書き込みを行う。このときテスト領域内の第１の領域には第１の記憶状態、または第２の領域には第２の記憶状態を記憶するようメモリセルへの書き込みを行う（ステップ７０２）。なおメモリセル領域へのデータの書き込み、及びテスト領域へのデータの書き込みは、ビット線ＢＬ毎、すなわち列毎に行われる。そのため、例えばｊ列目のメモリセルへのデータ（第１の記憶状態または第２の記憶状態）の書き込みを行う際に、テスト領域の第１の領域（メモリセル（ｊ，ｎ＋１））に第１の記憶状態に関するデータを書き込むこととなる。以上、ステップ７０１とステップ７０２を併せて第１の動作ともいう。

なお図４（Ｂ）に示すようにテスト領域１０５における第１の領域１０５Ａ及び第２の領域１０５Ｂは、第１の記憶状態を保持するための領域と、第２の記憶状態を保持するための領域とが分かれて設けられていればよく、比率の大小は特にいずれの領域が大きい構成としてもよい。即ち図４（Ｂ）に示すように、メモリセル領域に（ＭＣ（１，１）〜ＭＣ（ｍ，ｎ））のメモリセルがマトリクス状に配置されている場合、一例として、第１の記憶状態（図４（Ｂ）中’０’）を保持するための第１の領域１０５Ａは、ＭＣ（１，ｎ＋１）からＭＣ（ｊ，ｎ＋１）（ｊは１＜ｊ＜ｍの自然数）の領域となり、第２の記憶状態（図４（Ｂ）中’１’）を保持するための第２の領域１０５Ｂは、ＭＣ（ｊ＋１，ｎ＋１）からＭＣ（ｍ，ｎ＋１）の領域となる。

次いで、テスト領域での第１の領域または第２の領域のメモリセルより、第１の記憶状態または第２の記憶状態であるかの読み出しを行う（ステップ７０３）。以上ステップ７０３を第２の動作ともいう。

次いで、メモリセル領域のメモリセルに保持された第１の記憶状態または第２の記憶状態かのデータの読み出しを行う（ステップ７０４）。以上ステップ７０４を第３の動作という。なお、メモリセルに記憶されるデータは、行毎にデータを読み出すこととなるため、例えば（ｎ＋１）行目のデータを読み出す際には、（ｎ＋１）行目に接続されたテスト領域の第１の領域に記憶されるデータを読み出した後に、メモリセル領域の１行目に接続されたメモリセルより、データの読み出しを行う構成とすればよい。

次いで、ステップ７０３で行ったテスト領域からの読み出しにおいて、第１の領域から読み出されたデータが第１の記憶状態に関するデータであるか、または第２の領域から読み出されたデータが第２の記憶状態に関するデータであるかの判定を行う（ステップ７０５）。例えばｊ列目のメモリセルへのデータ（第１の記憶状態または第２の記憶状態）の読み出しを行う際に、予めテスト領域の第１の領域（メモリセル（ｊ，ｎ＋１））に第１の記憶状態に関するデータを読み出す。そして、第１の領域から読み出されたデータが第１の記憶状態に関するデータであるか否かの判定を行うこととなる。

ステップ７０５において、第１の領域から読み出されたデータが第２の記憶状態に関するデータ、または第２の領域から読み出されたデータが第１の記憶状態に関するデータの場合には、メモリセル領域に記憶されたデータがエラーのデータであると判定する（ステップ７０６）。すなわち、ｊ列目のテスト領域の第１の領域（メモリセル（ｊ，ｎ＋１））に第１の記憶状態に関するデータが、電荷蓄積層での電子の蓄積または放出が十分でないために、第２の記憶状態と判定された場合に、メモリセルへのデータがエラーのデータであると判定するものである。

ステップ７０５において、第１の領域から読み出されたデータが第１の記憶状態に関するデータ、または第２の領域から読み出されたデータが第２の記憶状態に関するデータの場合には、メモリセル領域に記憶されたデータが正常に記憶されたデータであると判定する（ステップ７０７）。ステップ７０６とは逆に、ｊ列目のテスト領域の第１の領域（メモリセル（ｊ，ｎ＋１））に第１の記憶状態に関するデータが、電荷蓄積層での電子の蓄積または放出が十分であり、第１の記憶状態と判定された場合に、メモリセルへのデータが正常に記憶されたデータであると判定するものである。

すなわち、メモリセル領域への書き込みと共に書き込まれたテスト領域への書き込みの正誤を参照することで、メモリセル領域でのデータの正誤を判定することができる。すなわち、最低動作電圧を向上するといった効果も奏することが出来る。

なおテスト領域のメモリセルの数は、本実施の形態と動作を行うことができれば、これに限らないことを付記する。また本実施の形態では、テスト領域１０５を半導体記憶回路１０３の端部に設ける構成としたが、他の箇所、例えば、メモリセル領域を分断するように配置する構成としてもよい。

なお、上記実施の形態は他の実施の形態と適宜組み合わせることができる。

（実施の形態２）
本実施の形態においては、図１（Ｂ）の構成について、図８、図９を用いて説明していく。なお実施の形態１と重複する説明の箇所については、実施の形態１の記載を援用するものとする。

図８では、図１（Ｂ）のメモリセル領域、及びテスト領域におけるメモリセルについて具体的に示したものである。図８に示す半導体装置１００は、図１（Ｂ）と同様に、ロウデコーダ１０１、カラムデコーダ１０２、メモリセル領域１０４及びテスト領域１０５を含む半導体記憶回路１０３を有する。メモリセル領域１０４及びテスト領域１０５は、メモリセル２００を行列状に有しており、図８では一例としてメモリセル２００を格子状に並べた構成を示している。

なおメモリセル領域１０４、メモリセル２００の構成、及び半導体装置１００の駆動方法については、実施の形態１での説明と同様である。

なお図９に示すようにテスト領域１０５における第１の領域１０５Ａ及び第２の領域１０５Ｂは、実施の形態１とは異なり、第１の記憶状態を保持するための第１の領域１０５Ａと、第２の記憶状態を保持するための第２の領域１０５Ｂとが列方向に分かれて設けられている。

第１の領域１０５Ａと第２の領域１０５Ｂを列方向に配置することにより、一列目のメモリセルＭＣ（１，１）からの読み出しを行うとともに、テスト領域である第１の領域のメモリセルＭＣ（ｍ＋１，１）、第２の領域のメモリセルＭＣ（ｍ＋２，１）の読み出しを行うことができる。データの書き込みは行毎に行われるため、第１の領域１０５Ａ及び第２の領域１０５Ｂによる、メモリセル領域での書き込みがエラーであるか否かの判定をより正確に判定することが出来る。

なお、上記実施の形態は他の実施の形態と適宜組み合わせることができる。

（実施の形態３）
本実施の形態では、本発明の一態様の半導体記憶装置について説明する。

上記実施の形態で述べた半導体装置の構成例を図１０に示す。

また図１０には、上記実施の形態１で説明した半導体装置のブロック図の構成に加え、入出力される各信号について示している。図１０に示す半導体装置１０００は、インターフェース部１００１、昇圧回路１００２、ロウデコーダ１０１、カラムデコーダ１０２、及び半導体記憶回路１０３を有する。

なお半導体記憶回路１０３には、上記実施の形態と同様に、メモリセル領域及びテスト領域を具備するものである。インターフェース部１００１では、半導体装置１０００の外部より、半導体記憶回路１０３内のメモリセル領域及びテスト領域のアドレスに関するデータ（ａｄｄｒｅｓｓ）、書き込み制御信号（ＷＥ）、読み出し制御信号（ＲＥ）が入力される。また半導体記憶回路の外部に、半導体記憶回路１０３内のメモリセル領域及びテスト領域から読み出されたデータ（ｄａｔａ）が出力される。また昇圧回路１００２は、内部にチャージポンプ回路を有し、半導体記憶回路１０３へのデータの書き込みに要する電圧レベルを生成する。また半導体装置１０００には、クロック信号（ＣＬＫ）、電源電圧（ＶＤＤ、ＶＳＳ）が入力され、動作することとなる。

なお、インターフェース部１００１、昇圧回路１００２、ロウデコーダ１０１、カラムデコーダ１０２、及び半導体記憶回路１０３を構成する論理回路及びスイッチング素子等については、トランジスタ、特に薄膜トランジスタ（ＴＦＴ）を用いると、単結晶シリコン基板を用いて作製する場合に比べ、安価に作製することができるといった利点がある。

なお、上記実施の形態は他の実施の形態と適宜組み合わせることができる。

（実施の形態４）
本実施の形態では、上記実施の形態で述べた半導体装置の適用例として、無線通信装置について説明する。

本実施の形態における無線通信装置は、内部に半導体記憶回路を有し、半導体記憶回路に必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報のやりとりを行うものである。この特徴を利用して、無線通信装置は、物品などの個体情報を記憶させておき、その情報を読み取ることにより物品の認識をさせる個体認証システムなどの用途があり、これらの用途に用いるには、個体情報のデータを記憶して物品の識別などを行うため、より高い信頼性が要求される。

無線通信装置の構成について図１１を用いて説明する。図１１は、無線通信装置の構成を示すブロック図である。

図１１に示すように無線通信装置１１００は、リーダ／ライタ１１０１（質問器ともいう）に接続されたアンテナ１１０２から送信される無線信号１１０３を受信するアンテナ１１０４を有する。また無線通信装置１１００は、整流回路１１０５、定電圧回路１１０６、復調回路１１０７、変調回路１１０８、論理回路１１０９、半導体装置１１１０、ＲＯＭ１１１１により構成されている。なお半導体装置１１１０は、上記実施の形態と同様にメモリセル領域及びテスト領域でなる半導体記憶回路を具備する構成となる。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の３つに大別され、本実施の形態ではいずれの方式でも適用することができる。

次に各回路の構成について説明する。アンテナ１１０４は、リーダ／ライタ１１０１に接続されたアンテナ１１０２と無線信号１１０３の送受信を行うためのものである。また整流回路１１０５は、アンテナ１１０４で無線信号を受信することにより生成される入力交流信号を整流、例えば半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑化することで入力電位を生成するための回路である。

なお整流回路１１０５の入力側または出力側には、リミッタ回路を設けてもよい。リミッタ回路は、入力交流信号の振幅が大きく、内部生成電圧が大きい場合、ある電力以上は後段の回路に入力しないように制御するための回路である。また定電圧回路１１０６は、入力電位から安定した電源電圧を生成し、各ブロックに供給するための回路である。

また定電圧回路１１０６は内部に、リセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路１１０９のリセット信号を生成するための回路である。また復調回路１１０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。

また論理回路１１０９は復調信号を解析し、処理を行うための回路である。半導体装置１１１０は、上記実施の形態で説明したロウデコーダ、カラムデコーダ、半導体記憶回路を有する。半導体装置１１１０は、電荷蓄積層での電子の蓄積または放出が十分でない場合に、不揮発性メモリ素子に保持された記憶状態の正誤を判定し、誤ったデータを読み出すことなく不良を低減することが出来る。

またＲＯＭ１１１１は、固有番号（ＩＤ）を格納し、処理に応じて出力を行うための回路である。なお、ＲＯＭ１１１１は、必要に応じて設ければよい。また変調回路１１０８は、アンテナ１１０４より出力されるデータに応じて変調をおこなうための回路である。

本実施の形態では、上記実施の形態で説明した半導体装置を無線通信装置１１００の半導体装置１１１０として搭載することができる。そのため、電荷蓄積層での電子の蓄積または放出が十分でない場合に、不揮発性メモリ素子に保持された記憶状態の正誤を判定し、誤ったデータを読み出すことなく不良を低減することができる。

なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。

（実施の形態５）
本実施形態の半導体装置の作製方法について、図１２、図１３及び図１４を参照して説明する。本実施の形態では、不揮発性メモリトランジスタＴｍ及びスイッチングトランジスタＴｓの作製方法についての断面図を示し、説明することとする。

なお本実施の形態では、ＭＯＮＯＳ型の不揮発性メモリトランジスタについて説明するが、ＦＧ（Ｆｌｏａｔｉｎｇ−Ｇａｔｅ）型であってもよい。

まず、図１２（Ａ）に示すように、基板１２０１上に下地絶縁膜１２０２を形成する。基板１２０１は、ガラス基板、石英基板、セラミック基板、金属基板（例えば、ステンレス基板など）を用いることができる。下地絶縁膜１２０２は、ＣＶＤ法やスパッタ法等を用いて、酸化シリコン、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン等の絶縁材料でなる単層構造、または積層構造とすることができる。

次に、下地絶縁膜１２０２上に、半導体膜１２０３を形成する。半導体膜１２０３の形成は、一例として、スパッタ法、ＬＰＣＶＤ法、またはＰＥＣＶＤ法等を用いて、シリコン（Ｓｉ）を主成分とする非晶質半導体膜を形成し、非晶質半導体膜を結晶化させて、結晶性半導体膜を形成すればよい。また基板１２０１として、ＳＯＩ基板を用いた場合には、ＳＯＩ基板の半導体層が半導体膜１２０３を構成し、半導体層の下層の絶縁層が下地絶縁膜１２０２を構成するものとなる。

次に、半導体膜１２０３を島状にエッチングして、図１２（Ｂ）に示すように、半導体膜１２０４Ａ，１２０４Ｂを形成する。半導体膜１２０４Ａ，１２０４Ｂは、それぞれ、不揮発性メモリトランジスタＴｍ及びスイッチングトランジスタＴｓの半導体領域を構成する膜である。

次に、半導体膜１２０４Ａ，１２０４Ｂを覆って、厚さ１０ｎｍ〜５０ｎｍの絶縁膜を形成する。この絶縁膜は、ＬＰＣＶＤ法、ＰＥＣＶＤ法などにより、酸化シリコン、窒化シリコン、窒化酸化シリコン、酸化窒化シリコンでなる単層膜または２層以上の多層膜で形成される。

次に、この絶縁膜を選択的に除去し、図１２（Ｃ）に示すように、半導体膜１２０４Ａの表面を露出させ、半導体膜１２０４Ｂを覆う絶縁膜１２０５を形成する。絶縁膜１２０５の形成工程は、絶縁膜１２０６を形成する部分をレジストによって覆い、そのほかの部分をエッチングで除去することで行うことができる。

次いで、図１２（Ｃ）に示すように、半導体膜１２０４Ａ上に絶縁膜１２０６をそれぞれ形成する。絶縁膜１２０６は不揮発性メモリトランジスタＴｍの第１絶縁膜を構成する。絶縁膜１２０６は、半導体膜１２０４Ａへの熱処理又はプラズマ処理等によって厚さ１ｎｍ〜１０ｎｍで形成することが好ましい。

次に、図１２（Ｄ）に示すように、半導体膜１２０４Ａ，１２０４Ｂを覆って、窒化シリコン膜１２０７を形成する。窒化シリコン膜１２０７は、例えば、ＰＥＣＶＤ法で、プロセスガスにＮＨ_３およびＳｉＨ_４の混合ガスを用いて形成することができる。

次に、窒化処理された窒化シリコン膜１２０７をエッチングして、図１３（Ａ）に示すように、半導体膜１２０４Ａ上に電荷蓄積層１３０１を形成する。

次に、図１３（Ｂ）に示すように絶縁膜１２０５及び窒化シリコン膜１２０７上に絶縁膜１３０２を形成する。この絶縁膜１３０２は、不揮発性メモリトランジスタＴｍの第２絶縁膜を構成する。絶縁膜１３０２の形成は、一例としては、絶縁膜１３０２を単層で設ける場合には、ＣＶＤ法により酸化窒化シリコン膜を５〜５０ｎｍの厚さで形成する。

次に、図１３（Ｃ）に示すように、絶縁膜１３０２上に導電膜を形成し、該導電膜をエッチングして半導体膜１２０４Ａに重なる導電膜１３０３Ａ、半導体膜１２０４Ｂに重なる導電膜１３０３Ｂを形成する。導電膜１３０３Ａは不揮発性メモリトランジスタＴｍのゲート電極、導電膜１３０３Ｂはスイッチングトランジスタのゲート電極、を構成する。導電膜１３０３Ａ、１３０３Ｂは、単層構造または２層以上の多層構造とすることができ、一例としては、導電膜１３０３Ａ、１３０３Ｂを窒化タンタル膜とタングステン膜の積層膜で形成することができる。

次に、図１３（Ｄ）に示すように、導電膜１３０３Ａ、１３０３Ｂをマスクに用いて、半導体膜１２０４Ａ、１２０４Ｂにｎ型またはｐ型の導電型を付与する不純物元素を添加しチャネル形成領域１３０５、不純物領域１３０４Ａ、１３０４Ｂを形成する。ｎ型の導電型を付与する不純物元素はＰまたはＡｓを用いればよい。ｐ型の導電型を付与する不純物元素はＢを用いればよい。

次に、図１４に示すように、導電膜１３０３Ａ、１３０３Ｂを覆う絶縁膜１４０１を形成する。絶縁膜１４０１、１３０２、１３０１、１２０５および１２０６に開口部を形成し、不純物領域１３０４Ａ、１３０４Ｂの一部を露出させる。絶縁膜１４０１上に、半導体膜１２０４Ａ、１２０４Ｂに形成された不純物領域１３０４Ａ、１３０４Ｂに接続する導電膜１４０２Ａ乃至１４０２Ｄを形成する。

絶縁膜１４０１は単層構造または積層構造とすることができる。絶縁膜１４０１を構成する絶縁膜として、ＣＶＤ法やスパッタ法等により、酸化シリコン、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン等の無機絶縁膜、または、ポリイミド等の有機材料でなる膜を形成することができる。

導電膜１４０２Ａ乃至１４０２Ｄは単層構造または積層構造とすることができる。導電膜１４０２Ａ乃至１４０２Ｄを構成する導電性材料には、ＣＶＤ法やスパッタ法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）から選択された単体金属元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料を用いることができる。

以上の工程により、不揮発性メモリトランジスタＴｍ及びスイッチングトランジスタＴｓを同一基板１２０１上に集積した半導体装置を作製することができる。

なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。

（実施の形態６）
本実施の形態では、上記実施の形態４で説明した半導体装置を具備する無線通信装置の使用形態の一例について説明する。

図１５に示すように、無線通信装置の用途は広範囲にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１５（Ａ）参照）、包装用容器類（包装紙やボトル等、図１５（Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図１５（Ｂ）参照）、乗り物類（自転車等、図１５（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図１５（Ｅ）、図１５（Ｆ）参照）等に設けて使用することができる。

無線通信装置１５００は、プリント基板に実装、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込む、または有機樹脂からなるパッケージであれば当該有機樹脂に埋め込み、各物品に固定される。無線通信装置１５００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に無線通信装置１５００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に無線通信装置を取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、無線通信装置を取り付けることにより、盗難などに対するセキュリティ性を高めることができる。

以上のように、半導体装置を備えた無線通信装置を本実施の形態に挙げた各用途に用いることにより、電荷蓄積層での電子の蓄積または放出が十分でない場合に、不揮発性メモリ素子に保持された記憶状態の正誤を判定し、誤ったデータを読み出すことなく不良を低減することができるため、物品の認証性、またはセキュリティ性の信頼性を高めることができる。

なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。

１００ 半導体装置
１０１ ロウデコーダ
１０２ カラムデコーダ
１０３ 半導体記憶回路
１０４ メモリセル領域
１０５ テスト領域
１０６ 絶縁膜
１３０ 導電膜
１５５ 絶縁膜
２００ メモリセル
２０１ スイッチングトランジスタ
２０２ 不揮発性メモリトランジスタ
３００ メモリセル
３０１ 不揮発性メモリトランジスタ
３１０ メモリセル
３１２ 不揮発性メモリトランジスタ
６０１ 実線
６０２ 点線
６０３ 一点鎖線
６０４ 一点鎖線
６０５ 一点鎖線
７０１ ステップ
７０２ ステップ
７０３ ステップ
７０４ ステップ
７０５ ステップ
７０６ ステップ
７０７ ステップ
１０００ 半導体装置
１００１ インターフェース部
１００２ 昇圧回路
１０５Ａ 領域
１０５Ｂ 領域
１１００ 無線通信装置
１１０１ リーダ／ライタ
１１０２ アンテナ
１１０３ 無線信号
１１０４ アンテナ
１１０５ 整流回路
１１０６ 定電圧回路
１１０７ 復調回路
１１０８ 変調回路
１１０９ 論理回路
１１１０ 半導体装置
１１１１ ＲＯＭ
１２０１ 基板
１２０２ 下地絶縁膜
１２０３ 半導体膜
１２０５ 絶縁膜
１２０６ 絶縁膜
１２０７ 窒化シリコン膜
１３０２ 絶縁膜
１３０５ チャネル形成領域
１４０１ 絶縁膜
１５００ 無線通信装置
３１１Ａ スイッチングトランジスタ
１２０４Ａ 半導体膜
１２０４Ｂ 半導体膜
１３０３Ａ 導電膜
１３０３Ｂ 導電膜
１３０４Ａ 不純物領域
１４０２Ａ 導電膜

Claims (5)

1. 第１の記憶状態または第２の記憶状態のデータを保持するためのメモリセルが複数配置されたメモリセル領域と、前記第１の記憶状態を記憶する第１の領域及び前記第２の記憶状態を記憶する第２の領域を有するテスト領域と、を含む半導体記憶回路と、
   前記メモリセル及び前記テスト領域への書き込みまたは読み出しを行うための制御回路と、を有し、
   前記制御回路は、
   前記メモリセルへの前記データの書き込み、前記第１の領域への前記第１の記憶状態の書き込みまたは前記第２の領域への前記第２の記憶状態の書き込みを行うための第１の動作を行い、
   前記第１の領域及び前記第２の領域からの前記第１の記憶状態または前記第２の記憶状態の読み出しを行うための第２の動作を行い、
   前記メモリセルからの前記データの読み出しを行うための第３の動作を行い、
   前記第２の動作において、前記第１の領域からの読み出しが前記第１の記憶状態であるか、または前記第２の領域からの読み出しが前記第２の記憶状態であるかに応じて、前記第３の動作の正誤を判定することを特徴とする半導体装置の駆動方法。
2. 第１の記憶状態または第２の記憶状態のデータを保持するためのメモリセルが複数配置されたメモリセル領域と、前記第１の記憶状態を記憶する第１の領域及び前記第２の記憶状態を記憶する第２の領域を有するテスト領域と、を含む半導体記憶回路と、
   前記メモリセル及び前記テスト領域への書き込みまたは読み出しを行うための制御回路と、を有し、
   前記制御回路は、
   前記メモリセルへの前記データの書き込み、前記第１の領域への前記第１の記憶状態の書き込み、及び前記第２の領域への前記第２の記憶状態の書き込みを行うための第１の動作を行い、
   前記第１の領域及び前記第２の領域からの前記第１の記憶状態または前記第２の記憶状態の読み出しを行うための第２の動作を行い、
   前記メモリセルからの前記データの読み出しを行うための第３の動作を行い、
   前記第２の動作において、前記第１の領域からの読み出しが前記第１の記憶状態であるか、及び前記第２の領域からの読み出しが前記第２の記憶状態であるかに応じて、前記第３の動作の正誤を判定することを特徴とする半導体装置の駆動方法。
3. 請求項１において、前記制御回路は、ローデコーダ及びカラムデコーダを有し、
   前記第１の領域または前記第２の領域が、前記カラムデコーダに接続された配線毎に選択され、前記第１の動作乃至前記第３の動作が行われることを特徴とする半導体装置の駆動方法。
4. 請求項２において、前記制御回路は、ローデコーダ及びカラムデコーダを有し、
   前記第１の領域及び前記第２の領域は、前記ローデコーダに接続された配線毎に選択され、前記第１の動作乃至前記第３の動作が行われることを特徴とする半導体装置の駆動方法。
5. 請求項１乃至４のいずれか一において、前記メモリセルは、スイッチングトランジスタ及び不揮発性メモリトランジスタを有し、
   前記スイッチングトランジスタ及び前記不揮発性メモリトランジスタを駆動するための配線には、アンテナで受信した無線信号をもとに生成される電源電圧が供給されることを特徴とする半導体装置の駆動方法。

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