JPH01253900A - 半導体記憶装置のテスト方式 - Google Patents
半導体記憶装置のテスト方式Info
- Publication number
- JPH01253900A JPH01253900A JP63080477A JP8047788A JPH01253900A JP H01253900 A JPH01253900 A JP H01253900A JP 63080477 A JP63080477 A JP 63080477A JP 8047788 A JP8047788 A JP 8047788A JP H01253900 A JPH01253900 A JP H01253900A
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- JP
- Japan
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- bits
- output
- inverse
- semiconductor memory
- bit
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 18
- 238000012360 testing method Methods 0.000 title claims description 13
- 230000015654 memory Effects 0.000 claims abstract description 29
- 238000010998 test method Methods 0.000 claims description 9
- 230000007547 defect Effects 0.000 abstract 1
- 230000002950 deficient Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
皮呈上立且朋公立
本発明はダイナミックＲＡＭの如き半導体記憶装置のテ
スト方式に関するものであり、より特定的には、その半
導体記憶装置を構成する記憶セルが正常に動作するか否
かをテストするためのテスト方式に関する。
スト方式に関するものであり、より特定的には、その半
導体記憶装置を構成する記憶セルが正常に動作するか否
かをテストするためのテスト方式に関する。
従漣」υＬ逝
ダイナミックＲＡＭの記憶セルは二次元的に多数個配さ
れており、それらの記憶セルが正常に動作するか否かは
１ビットのデータを１つの記憶セルに与えて、その結果
を出力データで見れば分かるが、このように記憶セルを
１つずつチエツクしていく方法は１つの半導体装置の全
てのセルをチエツクし終わるまでに時間が非常にががり
、実用的とはいえない。
れており、それらの記憶セルが正常に動作するか否かは
１ビットのデータを１つの記憶セルに与えて、その結果
を出力データで見れば分かるが、このように記憶セルを
１つずつチエツクしていく方法は１つの半導体装置の全
てのセルをチエツクし終わるまでに時間が非常にががり
、実用的とはいえない。
そこで、従来からこのような半導体記憶装置のテスト方
式として、複数ビットのデータを並列に入力することに
よって、複数の記憶セルを同時に駆動し、その駆動後の
データが複数ビット全部について一致しているが否かを
示す１ビットのデータを出力させ、それによって複数の
記憶セルの良否を判定していた。即ち、一致していれば
良好で、不一致であればそれらの中に不良の記憶セルが
存在するということである。
式として、複数ビットのデータを並列に入力することに
よって、複数の記憶セルを同時に駆動し、その駆動後の
データが複数ビット全部について一致しているが否かを
示す１ビットのデータを出力させ、それによって複数の
記憶セルの良否を判定していた。即ち、一致していれば
良好で、不一致であればそれらの中に不良の記憶セルが
存在するということである。
■が”しよ゛と る晋
この方法によれば、半導体記憶装置１個当たりのテスト
時間が短くなり効率アップとなる。しかしながら、この
方式の欠点は前記複数ビットに対応する複数個の記憶セ
ルが全て不良を起こしている場合に誤ったテスト結果を
与えるということである。即ち、複数の記憶セルの全て
が不良の場合には半導体記憶装置から出力される判定信
号は全ての記憶セルが良好である場合と同じように一致
を示すからである。
時間が短くなり効率アップとなる。しかしながら、この
方式の欠点は前記複数ビットに対応する複数個の記憶セ
ルが全て不良を起こしている場合に誤ったテスト結果を
与えるということである。即ち、複数の記憶セルの全て
が不良の場合には半導体記憶装置から出力される判定信
号は全ての記憶セルが良好である場合と同じように一致
を示すからである。
本発明はこのような点に鑑みなされたものであって、入
力の複数ビットに対応する複数の記憶セルの全てが不良
である場合にも良否の判定が正確にできるようにした半
導体記憶装置のテスト方式を提供することを目的とする
。
力の複数ビットに対応する複数の記憶セルの全てが不良
である場合にも良否の判定が正確にできるようにした半
導体記憶装置のテスト方式を提供することを目的とする
。
課 を解°するための手
上記の目的を達成するため本発明では、半導体記憶装置
を樽成する記憶セルが正常に動作するか否かをテストす
るためデータを複数ビット並列に入力して複数の前記セ
ルを同時に駆動し、その結果を調べる半導体記憶装置の
テスト方式において、前記半導体記憶装置の出力として
前記記憶セルを経た前記複数ビットデータの一敗／不一
致を示すビットと、前記複数ビットデータのうちの１ビ
ットを出力させ、それらのビットから前記複数の記憶セ
ルの良否を判定するようにしている。
を樽成する記憶セルが正常に動作するか否かをテストす
るためデータを複数ビット並列に入力して複数の前記セ
ルを同時に駆動し、その結果を調べる半導体記憶装置の
テスト方式において、前記半導体記憶装置の出力として
前記記憶セルを経た前記複数ビットデータの一敗／不一
致を示すビットと、前記複数ビットデータのうちの１ビ
ットを出力させ、それらのビットから前記複数の記憶セ
ルの良否を判定するようにしている。
作用
このような方式によると、一致／不−敗を示すビットに
よって全ての記憶セルが同じように動作するか否か判定
でき、また記憶セルを介した複数ビットの出力された１
ビットによって、正常で一致しているのか、不良で一致
しているのかが分かる。
よって全ての記憶セルが同じように動作するか否か判定
でき、また記憶セルを介した複数ビットの出力された１
ビットによって、正常で一致しているのか、不良で一致
しているのかが分かる。
スニ施−Ａ
以下、本発明の一実施例を図面を参照して説明する。第
１図において、（１）は半導体記憶装置としてのダイナ
ミックＲＡＭであり、（２）はこのダイナミックＲＡＭ
を駆動制御するための制御回路である。制御回路（２）
からはダイナミックＲＡＭ（１）のアドレスをラッチす
るロー・アドレス・ストロ−７”Ｚ 号’Ｆτ１．コラ
ム・アドレス・ストローブ信号てττや書き込み・読み
出し制御のライトイネーブル信号Ｗπが与えられる。
１図において、（１）は半導体記憶装置としてのダイナ
ミックＲＡＭであり、（２）はこのダイナミックＲＡＭ
を駆動制御するための制御回路である。制御回路（２）
からはダイナミックＲＡＭ（１）のアドレスをラッチす
るロー・アドレス・ストロ−７”Ｚ 号’Ｆτ１．コラ
ム・アドレス・ストローブ信号てττや書き込み・読み
出し制御のライトイネーブル信号Ｗπが与えられる。
ダイナミックＲＡ Ｍ （１）には、またアドレスバス
からアドレスが与えられ、データバスからデータが複数
ビット並列で与えられる。本実施例テストの際に第１出
力（ＤＯ＋）と第２出力（Ｄｏｇ）が出力される。これ
らの出力は、いずれも１ピントであり、そのうち第１出
力（ｎｏ 、 ）はダイナミックＲＡＭ（１）内の複数
の記憶セルを経た複数ビットデータの一敗／不一致を示
すものであり、第２出力（ＤＯ□）はその複数ビットデ
ータの予め定められた１ビットが導出されたものである
。
からアドレスが与えられ、データバスからデータが複数
ビット並列で与えられる。本実施例テストの際に第１出
力（ＤＯ＋）と第２出力（Ｄｏｇ）が出力される。これ
らの出力は、いずれも１ピントであり、そのうち第１出
力（ｎｏ 、 ）はダイナミックＲＡＭ（１）内の複数
の記憶セルを経た複数ビットデータの一敗／不一致を示
すものであり、第２出力（ＤＯ□）はその複数ビットデ
ータの予め定められた１ビットが導出されたものである
。
さて、テストを行う際に、まず第２図の（イ）に示すよ
うにｆｌｌｒ及びｍビフォアＴｆｆτを与えてテストモ
ードを設定する。次に、 （ロ）の如く正ττを立ち下
がらせ、続いて丁τ下を立ち下がらせてＷｉの立ち下が
りとによって三者がローレベルとなる書き込み状態を形
成し、データをダイナミックＲＡＭに書き込む、書き込
みは（Ｔ）期間に行われ複数ビット分が同時に並列に書
き込まれる。
うにｆｌｌｒ及びｍビフォアＴｆｆτを与えてテストモ
ードを設定する。次に、 （ロ）の如く正ττを立ち下
がらせ、続いて丁τ下を立ち下がらせてＷｉの立ち下が
りとによって三者がローレベルとなる書き込み状態を形
成し、データをダイナミックＲＡＭに書き込む、書き込
みは（Ｔ）期間に行われ複数ビット分が同時に並列に書
き込まれる。
このような書き込みが済んだ後、（ハ）に示すようにＷ
πをハイレベルにしたまま■τＴ、ｎを順次ローレベル
にして第１．第２出力（ＤＯ＋）。
πをハイレベルにしたまま■τＴ、ｎを順次ローレベル
にして第１．第２出力（ＤＯ＋）。
（ＤＯｚ）の読み出しを行う、このとき、第１出力（Ｄ
Ｏ＋）は上記並列の複数ビットが一致しているとき“１
”、不一致のとき“φ”となる、一方、第２出力（ＤＯ
ｚ）は記憶セルが良好のとき“１”、不良のとき“０”
となる。尚、これらはテストの際の単なる約束ごとであ
るから、例えば記憶セルが良好のとき“０”、不良のと
き”１″となるようにしてもよい、また、前記２つのビ
ット出力を必ずしも並列で出力させる必要はなく１つの
端子を使ってシリアルに出力させてもよい。但し、並列
出力とした場合には時間的に有利となる。尚、データを
入力した端子を出力端子として使用してもよい０例えば
書き込みモードのときのみ有効で、読み出しモードのと
きはどちらでもよい（Ｄｏｎ’ｔｃａｒｅ）となる端子
の場合には、出力端子として使えるからである。複数ビ
ットデータについては具体的には、４ビット ８ビット
又は１６ビット等が考えられるが、これは入力供給手段
等の能力に応じて設定される。
Ｏ＋）は上記並列の複数ビットが一致しているとき“１
”、不一致のとき“φ”となる、一方、第２出力（ＤＯ
ｚ）は記憶セルが良好のとき“１”、不良のとき“０”
となる。尚、これらはテストの際の単なる約束ごとであ
るから、例えば記憶セルが良好のとき“０”、不良のと
き”１″となるようにしてもよい、また、前記２つのビ
ット出力を必ずしも並列で出力させる必要はなく１つの
端子を使ってシリアルに出力させてもよい。但し、並列
出力とした場合には時間的に有利となる。尚、データを
入力した端子を出力端子として使用してもよい０例えば
書き込みモードのときのみ有効で、読み出しモードのと
きはどちらでもよい（Ｄｏｎ’ｔｃａｒｅ）となる端子
の場合には、出力端子として使えるからである。複数ビ
ットデータについては具体的には、４ビット ８ビット
又は１６ビット等が考えられるが、これは入力供給手段
等の能力に応じて設定される。
上述の実施例で第１出力（Ｄｏｔ）は１ビットとしたが
、複数ビットを出力させるようにしても同じことである
。例えば、一致を（１１）、不一致を（１０）という如
く２ビットで表現しても実質的には、そのうちの１ビッ
トが一致／不一致を表しているからである。従って、複
数ビットで一致／不一致を表現するような態様も本発明
の実施例となる。
、複数ビットを出力させるようにしても同じことである
。例えば、一致を（１１）、不一致を（１０）という如
く２ビットで表現しても実質的には、そのうちの１ビッ
トが一致／不一致を表しているからである。従って、複
数ビットで一致／不一致を表現するような態様も本発明
の実施例となる。
２１Ｆと囲果
以上の通り本発明によれば、複数ビットの一致／不一致
を表すビット以外にその複数ビットのうちの１ビットを
出力し、これらのビットによって記憶セルの良否を判定
するので、例えば記憶セルが正常に動作しているために
一致しているのか、不良であるために一致しているのか
の正誤判定も可能になり、テストの信や頁性が向上する
という効果がある。
を表すビット以外にその複数ビットのうちの１ビットを
出力し、これらのビットによって記憶セルの良否を判定
するので、例えば記憶セルが正常に動作しているために
一致しているのか、不良であるために一致しているのか
の正誤判定も可能になり、テストの信や頁性が向上する
という効果がある。
第１図は本発明のテスト方式を説明するため半導体記憶
装置と制御回路について示すブロック図、第２図はテス
ト動作時の信号のタイムチャート図である。 （１）・・・ダイナミックＲＡＭ。 （２）・−制御回路。 （Ｄｏｔ）−・−第１出力（一致／不一致を示す１ビッ
ト）。 （ｐｏｔ）−・−第２出力（ｆｊＩ数ビットデータの１
ビット）。
装置と制御回路について示すブロック図、第２図はテス
ト動作時の信号のタイムチャート図である。 （１）・・・ダイナミックＲＡＭ。 （２）・−制御回路。 （Ｄｏｔ）−・−第１出力（一致／不一致を示す１ビッ
ト）。 （ｐｏｔ）−・−第２出力（ｆｊＩ数ビットデータの１
ビット）。
Claims (1)
- （１）半導体記憶装置を構成する記憶セルが正常に動作
するか否かをテストするためデータを複数ビット並列に
入力して複数の前記記憶セルを同時に駆動し、その結果
を調べる半導体記憶装置のテスト方式において、前記半
導体記憶装置の出力として前記記憶セルを経た前記複数
ビットデータの一致／不一致を示すビットと、前記複数
ビットデータのうちの１ビットを出力させ、これらのビ
ットから前記複数の記憶セルの良否を判定することを特
徴とする半導体記憶装置のテスト方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63080477A JPH01253900A (ja) | 1988-03-31 | 1988-03-31 | 半導体記憶装置のテスト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63080477A JPH01253900A (ja) | 1988-03-31 | 1988-03-31 | 半導体記憶装置のテスト方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01253900A true JPH01253900A (ja) | 1989-10-11 |
Family
ID=13719352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63080477A Pending JPH01253900A (ja) | 1988-03-31 | 1988-03-31 | 半導体記憶装置のテスト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01253900A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100546101B1 (ko) * | 1998-10-19 | 2006-05-23 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 병렬 테스트 방법 및 그 제어장치 |
| US8437194B2 (en) | 2009-10-01 | 2013-05-07 | Semiconductor Energy Laboratory Co., Ltd. | Driving method of semiconductor device |
-
1988
- 1988-03-31 JP JP63080477A patent/JPH01253900A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100546101B1 (ko) * | 1998-10-19 | 2006-05-23 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 병렬 테스트 방법 및 그 제어장치 |
| US8437194B2 (en) | 2009-10-01 | 2013-05-07 | Semiconductor Energy Laboratory Co., Ltd. | Driving method of semiconductor device |
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