KR0134751B1 - 테스트 결과 신호를 유지하기 위한 레지스터를 가진 반도체 메모리 장치 - Google Patents

테스트 결과 신호를 유지하기 위한 레지스터를 가진 반도체 메모리 장치

Info

Publication number
KR0134751B1
KR0134751B1 KR1019940007327A KR19940007327A KR0134751B1 KR 0134751 B1 KR0134751 B1 KR 0134751B1 KR 1019940007327 A KR1019940007327 A KR 1019940007327A KR 19940007327 A KR19940007327 A KR 19940007327A KR 0134751 B1 KR0134751 B1 KR 0134751B1
Authority
KR
South Korea
Prior art keywords
data
signal
circuit
register
level
Prior art date
Application number
KR1019940007327A
Other languages
English (en)
Inventor
아끼라 쓰지모또
Original Assignee
세끼모또 다다히로
니뽄 덴끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세끼모또 다다히로, 니뽄 덴끼 가부시끼가이샤 filed Critical 세끼모또 다다히로
Application granted granted Critical
Publication of KR0134751B1 publication Critical patent/KR0134751B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/40—Response verification devices using compression techniques
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/46—Test trigger logic

Abstract

본 원에 기술된 것은 테스트 모드 동안 입력 어드레스에 응답하여 메모리 셀 어레이에 복수의 식별 데이터를 기록하고, 동일한 어드레스에 응답하여 메모리 셀 어레이로부터 복수의 데이터를 판독하는 기록/판독 회로와, 테스트 모드 동안 메모리 셀 어레이에 기록된 복수의 데이터와 일치하는 데이터를 기억하는 비교 데이터 레지스터와, 메모리 셀 어레이로부터 판독된 복수의 어드레스와 비교 데이터 레지스터에 기억된 데이터를 비교하여 모든 데이터 레벨의 일치 또는 불일치를 판정하여, 불일치 레벨에 대한 일치 레벨의 판정 신호를 출력하는 판정 회로와, 테스트 모드의 개시 후 즉시 리셋되고, 불일치 레벨의 판정 신호에 응답하여 세트 레벨로 세트되어, 다시 리셋될 때 까지의 상태를 유지하는 판정결과 레지스터 및 메모리 셀 어레이를 갖는 반도체 메모리 장치이다.

Description

테스트 결과 신호를 유지하기 위한 레지스터를 가진 반도체 메모리 장치.
제1도는 복수의 반도체 메모리 장치에 대하여 다양한 종류의 테스트를 동시에 수행하는 통상의 메모리 테스트 장치의 도시도.
제2도는 본 발명의 제1실시예를 도시하는 반도체 메모리 장치에 대한 블럭도.
제3도는 제2도에 도시한 반도체 메모리 장치의 테스트 모드 세트(set) 싸이클과 테스트 모드 리셋(reset) 싸이클을 도시하는 파형도.
제4도는 제2도에 도시된 반도체 메모리 장치의 레지스터 리셋 싸이클을 도시하는 파형도.
제5도는 제2도에 되시된 반도체 메모리 장치의 기록 싸이클을 도시하는 파형도.
제6도는 제2도에 도시된 반도체 메모리 장치의 판정 싸이클을 도시하는 파형도.
제7도는 제2도에 도시된 반도체 장치의 판정결과 출력 싸이클을 도시하는 파형도.
제8도는 본 발명의 제2실시예를 도시하는 반도체 장치에 대한 블럭도.
* 도면의 주요부분에 대한 부호의 설명
4 : 선택기 9 : 버퍼 회로
11 : 제어신호 발생 회로 101 : 모니터 BT 보오드.
본 발명은 반도체 장치에 관한 것으로서, 특히, 병렬로 복수의 비트에 대하여 데이터 기록 및 판독 테스트 동작을 실행 할 수 있는 반도체 메모리 장치에 관한 것이다.
최근에, 메모리 장치의 테스팅 시간 증가는 비트 또는 메모리 셀의 수(이후 비트수로 함)의 증가에 따라 관심이 고조되었다. 이러한 이유는 각 메모리 셀이 테스트 데이터로 기록되는 것이 요구된 후, 테스트 데이터가 메로리 셀로부터 판독되는데, 그 결과로 인해 테스팅 시간은 메모리의 비트 수를 증가시키는 것이 비례하여 증가되기 때문이다. 특히, 메모리 용량은 3 내지 4년 마다 4배 정도 커졌다. 이로 인해 테스팅 시간의 증가는 중요한 문제점이 되었다.
상기 문제점을 해결하기 위해서, 테스트 회로를 갖춘 반도체 메모리 장치는 복수의 메모리 셀로부터 테스트 데이터를 기록 및 판독하기 위한 테스트 모드 동안 활성화되는데, 이것은 멀티 비트 테스트 모드를 갖는 90ns1Mb DRAM으로 제목된 기술논문집 ISSCC85의 240 내지 241 페이지에 발표되었다. 테스트 모드 동안, 논리 1 또는 0을 갖는 테스트 데이터는 4개의 메모리 셀에 동시에 기록되고, 다음에는, 테스트 데이터는 메모리 셀로부터 동시에 판독되어 4개의 테스트 데이터가 서로 일치하는 지 여부를 검색한다. 테스트 데이터들 중 임의의 한 개가 나머지 데이터와 일치하지 않는 경우, 불일치 검출 신호는 결합 비트 검출 신호로써 출력되어 메모리 셀 또는 셀들의 결함을 알린다. 상기 회로를 설비함으로써, 테스팅 시간은 효과적으로 감소된다.
그러나, 이러한 테스트 회로에 있어서, 불일치 검출 신호는 4개의 메모리 셀에 대한 한 개의 테스트 억세스 동작에만 유효하다. 이러한 이유 때문에 결함 비트 검출 신호는 한 번의 테스트 억세스 동작 마다 즉, 4개의 메모리 셀마다 모니터되어야만 한다. 이러한 결과로써, 한 개의 메모리 장치에 대한 테스트 시간이 감소되는 반면에, 복수의 메모리 장치를 갖는 한 개의 테스트 보드(boad)에 대한 전체 테스트 시간은 기대되는 것 만큼 감소되지 않는다. 이것은 다음에 제1도를 참조하여 더욱 상세히 설명될 것이다.
특히, 제1도에 도시된 바와 같이 메모리 장치들을 mxk의 매트릭스 형태로 모니터 통전(burn-in) 테스트 보드(101) 상에 로딩함으로써, 복수의 메모리 장치에 대한 테스트를 병렬로 수행하는 것이 일반적이다.
그러나, 모든 메모리에 대한 테스트를 한 배치(batch)에서 동시에 수행하기 위해서는, mxk 결함 비트 검출 신호용 신호 라인 및 결함 비트 검출 신호 모니터용 비교기가 필요하다. 그러나 복수의 신호 라인들이 필요하고 값비싼 비교기가 필요하기 때문에, 현실적으로는 한 개의 입력과 출력 신호 라인 DI/O 및 비교기(C)가 세로방향(예컨대, MIC11에서 MICm1까지)으로 m 메모리 중에 분할되어 있는 배치를 채택한다. 상기 언급된 바와 같은 테스트 시간에서 결함 비트 검출 신호를 모니터하기 위하여 테스트가 필요하기 때문에 한개의 가로 방향에서 k 메모리들만(예컨대, MIC11에서 MIC1K까지)동시에 테스트 될 수 있다. 따라서, 모든 메모리들을 테스트하기 위하여, 각각의 열(row)에 대해 테스트를 되풀이하는 것, 즉 k 메모리들에 대한 m번의 테스트(예컨대, m=15 및 k=16)를 수행하는 이 필요하다.
4비트 병렬 테스트에 있어서, 4비트 세트인 메모리들의 전체 갯수의 M으로 표시되고 한 사이클 시간(판독 및 기록)이 TC인 경우, 및 테스트 방법들 중 한개로써 소위 9N 진행(marching) 테스트(N은 메모리의 비트 수)가 적용되는 경우, 테스트 시간은 m×9N×M×Tc로 주어지는데, 이것은 테스트 시간이 너무 긴 문제점이 있다. 또한 상기 테스트는 복수 비트의 판독 데이터가 일치하는지 여부를 결정하기 때문에, 모든 판독 데이터가 기록 데이터와 다른 동일한 레벨로 변화될 때에도 상기 판독 데이터는 일치되는 것으로 결정된다. 다시 말해서, 상기 방법은 모든 비트가 반전되는 불량이 검출되지 않는 문제점이 있다.
본 발명의 목적은 통상의 메모리 테스트 장치 상에 메모리 장치를 로드시킬 때 테스팅 시간을 감소시키는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 메모리들 중 모든 비트에 반전 불량을 검출할 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 따른 반도체 메모리 장치는 메모리 회로에 접속된 복수의 기록 및 판독 데이터 버스와, 테스트 모드 동안, 메모리 회로의 소정의 어드레스 영역과 동일한 레벨인 복수의 데이터를 동시에 기록한 후, 동일한 어드레스에 기억된 복수의 데이터를 판독하는 데이터 기록/판독 회로와, 데이터 기록/판독 회로에 의해 메모리 회로에 기록된 복수의 데이터와 일치하는 데이터를 기억하는 비교 데이터 레지스터와, 메모리 회로로부터 복수의 데이터 판독이 비교 데이터 레지스터에 기억된 데이터와 일치하는지 결정하여, 일치 레벨 또는 불일치 레지스터의 판정 신호를 발생시키는 판정 회로와, 장치가 테스트 모드로 들어간 후 즉시 한번만 발생되는 리셋 신호에 의해 리셋되고, 판정 회로의 불일치 레벨에 응답하여 세트 레벨에 세트되어, 다음 리셋 신호를 발생시킬 때까지의 상태를 유지하는 판정결과 레지스터 및 판정결과 레지스터의 내용을 판독하는 판정결과 판독 회로를 구비한다.
본 발명의 제1실시예를 도시하는 제2도를 참조하면, 상기 실시예는 DRAM의 메모리 셀 어레이를 가지며, 본 발명은 테스트 시간에 4비트의 기록/판독을 동시에 수행하는 반도체 장치로서 기술될 것이다. 메모리 셀 어레이(2)는 복수의 워드라인(WL) 및 비트라인(BL)의 교차점에서 어레이에 메모리 셀(MC)을 배열한 DRAM 메모리 셀 어레이다. 각 메모리 셀은 소위 1-커패시터(one-capacitor) 1-트랜지스터(one-transistor)형이다. 어드레스 버퍼(1)를 거쳐 제공된 어드레스 신호(A0 내지 An)는 열디코더(20) 및 행디코더(21)에 제공되어, 어드레스 신호에 대응되는 메모리 셀이 선택된다. 데이터 버스(DB0 내지 DB3)는 어드레스에 의해 선택된 메모리 셀 어레이(2)의 4개 메모리 셀에 기능적으로 결합된다. 선택기(4)는 테스트 모드 신호(TST)가 비활성 레벨에 있을 경우 어드레스 신호(A0 내지 An) 중의 2개의 비트에 따라서 데이터 버스(DB0 내지 DB3) 중 한 개를 선택하며, 테스트 모드 신호(TST)가 활성 레벨에 있을 경우 모든 데이터 버스(DB0 내지 DB3)를 선택하는 회로이다. 비교 데이터 레지스터(10)는 래치 신호(LDC)에 따라 비교용 데이터(DC)를 기억하는 레지스터이다. 판정 회로(5)는 데이터 버스(DB0 내지 DB3)로 부터 공급된 4비트의 판독 데이터와 비교 데이터 레지스터(10) 내에 기억된 데이터가 상호 일치되는 지를 결정하여, 일치 또는 불일치 레벨의 판정 신호(JD)를 출력한다. 게이트 회로(6)는 게이트 신호(GT)가 활성 레벨에 있을때 판정 신호(JD)를 출력한다. 게이트 회로(6)는 입력 신호를 판정 회로에 잘못 정합(skew mismatch)시키므로써 발생되는 스파이크 잡음에 기인한 판정결과 레지스터(7)의 오판을 예방하기 위해 제공된다. 판정결과 레지스터(7)는 레지스터 리셋 신호(RST)에 의해 리셋되어, 게이트 회로로 부터 전달된 판정 신호의 불일치 레벨에 응답하여 세트 레벨에 세트되고, 레지스터 리셋 신호(RST)의 다음 발생때 까지 세트 레벨을 유지한다.
선택기(8)는 테스트 모드 신호(TST)가 비활성 레벨에 있을 경우 선택기(4)로 부터의 1 비트 판독 데이터 출력을 선택적으로 출력하고, 테스트 모드 신호(TST)가 활성 레벨에 있을 경우 판정결과 레지스터의 판정결과 신호(RSLT)를 선택적으로 출력한다. 데이터-인(data-in) 버퍼 회로(3)는 데이터 입력 신호(IN)의 레벨에 응답하여 입력 및 출력 단자(DI/O)에 제공된 비트 데이터를 페치(fetch)하고 출력한다.
데이터-아웃(data-out)버퍼 회로(9)는 선택기(8)에 의해 선택된 데이터를 데이터 출력 신호(OUT)의 레벨에 응답하여 입력 및 출력 단자(DI/O)에 출력한다. 제어신호 발생 회로(11)는 테스트 모드 신호(TST), 게이트 신호(GT), 레지스터 리셋 신호(RST), 래치 회로(LDC), 행 어드레스 스트로브(strobe) 신호(RASb)의 상호 레벨에 응답한 출력신호(OUT)와 데이터 입력 신호(IN), 열 어드레스 스트로브 신호(CASb), 기록 인에이블 신호(WEb) 및 출력 인에이블 신호(OEb)를 발생한다.
다음, 제3도 내지 제7도를 참조하여, 이러한 실시예의 동작을 기술할 것이다. 테스트 모드 신호(TST)가 비활성 레벨(저 레벨)에 있을 경우, 정상 기록 및 판독(정상 모드)을 수행하고, 테스트 모드 신호(TST)가 활성 레벨(고 레벨)에 있을 경우, 테스트 데이터의 기록 및 판독, 판독 데이터의 동일 판정 및 판정결과(테스트 모드)의 판독을 수행한다.
제3도에 도시된 바와 같이, RAS(WCBR) 싸이클 전에 기록 CAS를 실행할 경우, 테스트 모드가 세트되고, 제어신호 발생 회로(11)는 테스트 신호(TST)를 활성 레벨로 변화시킨다. 다른 한편, RAS 싸이클 전에 싸이클 또는 CAS 만의 RAS가 실행될 경우, 테스트 모드는 리셋되고, 제어신호 발생 회로(11)는 테스트 신호(TST)를 비활성 레벨로 보낸다.
우선, 정상 모드 동안의 이러한 실시예의 동작이 간결하게 기술될 것이다. 테스트 모드 신호(TST)가 정상 모드 동안 비활성 레벨(저 레벨)에 있기 때문에, 선택기(4)는 어드레스 버퍼 회로(1), (제2도)로 페치된 열 어드레스 신호 중 예정된 2 비트에 응답하여 데이터 버스(DB0 내지 DB3) 중의 한 라인을 선택한다.
기록 싸이클 동안 제어신호 발생 회로(11)의 데이터 입력 신호(IN)는 기록 인에이블 신호(WEb)의 활성 (저 레벨)으로 동기화된 활성 레벨로 간다. 따라서-인 버퍼 회로(3)는 1 비트 기록 테이터를 선택기(4)에 제공한다. 기록 데이터는 선택기(4)에 의해 선택된 데이터 버스(DB0 내지 DB3) 중의 한 개 라인을 거쳐 메모리 셀 어레이(2)에 공급된다. 메모리 셀은 입력 어드레스(A0 내지 An)에 대응하는 열 디코더(210) 및 행 디코더(21)에 의해 선택되고, 기록 데이터가 기억된다.
판독 싸이클, 동안 입력 어드레스(A0 내지 An)에 응답하여 판독된 4-비트 데이터 중의 1-비트 데이터가 선택기(4)에 의해 선택되고, 그것은 선택기(8)에 제공된다. 선택기(8)는 테스트 모드 신호(TST)의 비활성 레벨에 응답하여 선택기(4)에 의해 공급된 판독된 1-비트 데이터를 데이터-아웃 버퍼 회로(9)에 공급한다. 제어신호 발생 회로(11)가 출력 인에이블 신호(OEb)의 활성화 (저 레벨)에 응답하여 데이터 출력(OUT)을 활성 레벨로 보내기 때문에, 데이터 아웃 버퍼 회로(9)는 판독 데이터를 입력 및 출력 단자(DI/O)에 출력한다.
다음에는, 이러한 실시예의 테스트 모드 동작이 기술될 것이다. 제3도에 도시된 테스트 모드 세트 싸이클의 실행 후, 제4도에 도시된 바와 같이 행어드레인 스트로브 신호(RASb)가 활성레벨 (저 레벨)로 전이할때에 출력 에이블 신호(OEb)가 활성레벨 (저 레벨)에 있다면, 제어신호 발생 회로(11)는 소정의 폭을 갖는 레지스터 리셋 신호(RST)를 출력한다. 판정결과 레지스터(7)는 레지스터 리셋 신호(RST)에 응답하여 리셋된다. 상기 언급된 동작은 레지스터 리셋 싸이클을 나타내고, 이러한 리셋 싸이클은 시스템이 테스트 모드로 들어간 바로 뒤에 한 번만 실행 된다.
제5도에 도시된 기록 싸이클 및 제6도에 도시된 판정 싸이클은 소정의 테스트 패턴(예컨대, 9N 진행(marching) 시스템)에 따라서 반복적으로 실행된다.
기록 싸이클 동안, 제어신호 발생 회로(11)에 있어서, 데이터 입력 신호(IN)는 기록 인에이블 신호(WEb)의 활성화 (저 레벨)와 동기화된 활성 레벨로 진행한다. 따라서, 데이터-인 버퍼 회로(3)는 1 비트 기록 테이터를 선택기(4)에 제공한다. 테스트 모드 신호(TST)가 테스트 모드 동안 활성 레벨(고 레벨)에 있기 때문에, 선택기(4)는 동일 레벨의 데이터를 모든 데이터 버스(DB0 내지 DB3)에 제공한다. 이러한 결과로써, 동일한 레벨을 갖는 4비트 데이터의 한 세트는 입력 어드레스(A0 내지 An)에 대응하는 메모리 셀에 기록된다.
다음에, 판정 싸이클은 연속적으로 실행된다. 우선 RASb 신호가 활성 레벨로 전이하는 동안에 열 어드레스 스트로브신호(CASb)의 비활성 레벨(고 레벨) 및 기록 인에이블신호(WEb)의 활성레벨 (저 레벨)이 검출된다면, 제어신호 발생 회로(11)는 소정 펄스폭을 갖는 래치신호(LDC)를 발생한다. 래치신호(LDC)에 응답하여, 기록 싸이클에서 기록된 데이터와 동일한 레벨의 비교 데이터(DC)는 입력 및 출력 단자(DI/O)로부터 공급되고 기억된다. 이것과 병렬로, 입력 어드레스(A0 내지 An)에 대응한 4비트 데이터의 한 세트는 메모리 셀 어레이(2)로 부터 판독되어 판정 회로(5)에 공급된다. 상기 판정 회로(5)는 비교 데이터와 모든 4비트의 한 세트 데이터가 일치하는 지를 판정한다. 일치 또는 불일치에 대응하는 레벨을 갖는 판정 신호(JD)는 게이트 회로(GT)에 응답하는 게이트 회로(6)를 거쳐 판정결과 레지스터(7)에 제공되는데 이러한 게이트 신호(GT)는 비활성 레벨로 신호(RASb)의 전이시간에서 신호(CASb)의 활성 레벨 및 신호(WEb)의 비활성을 검출하므로써 발생된다. 판정결과 레지스터(7)는 불일치를 지시할 때에만 리셋 레벨(PASS)에서 세트 레벨(FALL)로 판정 신호의 내용을 변환하고, 그 후에는 이러한 상태를 유지한다.
따라서, 판정 신호(JD)가 모든 시간에 일치를 도시하는 경우, 즉 이 반도체 장치의 판독 및 기록 동작이 정상일 때, 리셋 레벨(PASS)을 도시하는 판정결과 신호(RSLT)는 판정결과 레지스터(7)로 부터 출력된다.
반면에, 판정 신호(JD)가 한번 불일치를 도시하는 경우, 즉 기록, 판독, 메모리 등의 동작에서 한번 고장이 발생하면, 상기 회로는 세트 레벨(FALL)의 판정결과 신호(RSLT)를 출력한다.
반복실행 후 및 소정의 패턴(예컨대, 9N 진행 시스템)에 따라서 4비트가 한 세트인 모든 어드레스에 대해 상기 언급된 판독 싸이클과 판정 싸이클의 완료 후, 제7도에 도시된 판정결과 출력 싸이클이 실행된다.
신호(RASb)와 신호(CASb)가 활성 레벨로 순차적으로 전이된 후 신호(OEb)가 활성 레벨로 갈 때 판정결과 출력 싸이클이 실행된다. 판정결과 신호(RLST)는 선택기(8) 및 데이터 아웃 버퍼(9)를 거쳐 입력 및 출력 단자(DI/O)로 출력된다.
반도체 장치의 상기 언급된 구성에 따라서, 판정 회로(5)는 메모리 셀 어레이(2)로부터 판독된 4비트인 한 세트인 데이터 및 비교 데이터 레지스터에 기억된 데이터의 일치를 검출하는데, 이로 인하여 통상적으로 검출할 수 없는 전-비트 반전불량(all-bit inversion failure)을 검출하는 것이 가능하다.
다음에, 복수의 상기 반도체 메모리 장치가 제1도에 도시된 일반적으로 사용된 모니터 BT모드(101) 상에 로드되는 경우의 테스팅 시간이 기술될 것이다. 여기서, 통상적으로 사용되는 모니터 BT 보오드(101)가 특별한 수정없이 이용될 것이다.
본 실시예의 전체 m×k(예컨대, m=15 및 k=16) 반도체 메모리 장치들이 모니터 BT 보오드(101) 상에 로드된다. 우선, RAS(WCBR)전 기록 CAS 싸이클은 모드 반도체 메모리 장치를 테스트 모드에 두도록 실행된다. 다음, 레지스터 리셋 싸이클 개시 후, 기록 싸이클과 판정 싸이클(싸이클 시간 Tc)은 소정의 테스트 패턴(예컨대, 9N 진행 시스템)에 따라 반복적으로 실행된다. 상기 작동이 m×k 반도체 메모리들에 동시에 실행되기 때문에, 모든 반도체 메모리 장치에 대한 테스트 결과는 판정 싸이클 완료시에 판정결과 레지스터(7)에 기억된다. 다시 말해서, 모니터 보드상의 모든 반도체 메모리 장치에 대한 테스트 결과는 한 번의 테스트에 의해 얻어질 수 있다.
소정의 테스트 패턴의 완료 후, 행의 k 메모리(예컨대 MIC11 내지 MIC1k)에 대한 테스트 결과는 판정결과 출력 싸이클을 개시하므로써 입력 및 출력 라인에 출력된다. 이러한 동작을 m번 반복하므로써 입력 및 출력 라인에 출력된다. 이러한 동작을 m번 반복하므로써 모든 m×k 반도체 메모리장치에 대한 패스 또는 불량을 판정하는 것이 가능하다.
9N 진행(marching) 시스템의 경우에 대해 이러한 동작의 테스팅 시간은 9N×M×TC＋mTc＋TC인 데, 여기에서 M은 4비트 세트의 메모리에 대한 전체 갯수이고, TC는 한 싸이클 시간(기록 및 판독에 대한)이다. 이러한 표현에 있어서, 두 번째 항의 mTc는 판정결과 출력 싸이클을 나타내고, 제3항의 TC는 레지스터 리셋 싸이클이다. m＋1은 9N×M과 비교하여 매우 작기 때문에, 마지막 2개의 항은 무시될 수 있다. 그러므로, 테스팅 시간은 통상의 테스팅 시간의 1/m인 9N×M×TC로 된다.
다음 제8도를 참조로 하여, 본 발명의 제2실시예가 기술될 것이다. 이것은 반도체 메모리 장치를 나타내는데, 정상 모드에 있어서, 상기 반도체 메모리 장치는 메모리 셀 어레이에서 동일한 어드레스에 4비트의 다른 데이터를 기록한 후 데이터를 판독한다. 제1실시예의 구성과 본 실시예의 구성의 차이점은 각각의 데이터 버스(DB0 내지 DB3)가 셀렉터의 매개없이(제2도) 데이터-인 버퍼(3a 내지 3d) 및 데이터-아웃 버퍼(Pa 내지 Pd)에 접속되는 것이다.
정상 모드 동안 판독 및 기록동작이 제1실시예의 동작과 다르기 때문에, 즉, 4비트 데이터가 셀렉터에 의하여 각 데이터 버스(DB0 내지 DB3)를 선택하는 대신에 모든 데이터 버스를 이용하므로써 기록 및 판독되는 경우에, 다른 동작들이 제1실시예의 동작과 기본적으로 동일하기 때문에, 본 실시예의 상세한 설명은 생략될 것이다.
테스트 모드 동안, 판독 싸이클에 있어서, 식별 데이터는 4개의 데이터-인 버퍼(3a 내지 3d)에 제공되어, 데이터 버스(DB0 내지 DB3)를 거쳐 메모리 실 어레이(2)에 동시에 기록된다. 다음 판정 싸이클에 있어서, 기록 싸이클에 기록된 데이터의 레벨과 동일한 레벨을 갖는 비교 데이터(DC)는 래치 신호에 응답하여 데이터-인 버퍼(3d)에 제공된 후 기억된다. 이것과 병렬로, 4비트 데이터는 메모리 셀 어레이(2)로 부터 판독되어 판정 회로(5)에 제공된다. 판정 회로(5)는 모든 비교 데이터 및 4비트 데이터가 일치하는지 및 판정결과 각 판정결과 레지스터(7)에 기억되는 지를 판정한다. 다음 판정결과 출력 싸이클에 있어서, 판정결과 신호는 선택기(8) 및 데이터-아웃 버퍼(9d)를 거텨 입력 및 출력 터미널(DI/O)로 출력된다.
상기 동작에 있어서, 제어신호 발생 회로(11)에 의해 제공된 다양한 종류의 제서신호 등의 동작은 제1실시예와 동일하다.
상기 2개의 실시예가 DRAM을 참조하여 기술될 지라도, 본 발명은 이러한 것이 국한되지 않고, 판독 및 기록 테스트 패턴을 요구하는 메모리, 예로서 SRAM과 같은 RAM에 적용될 수 있다. 또한, 본 실시예에서 4비트 입력 및 출력의 예가 기술되었지만, 비트의 갯수는 복수이기만 하면 어떤 수이라도 상관없다.
본 발명이 특정 실시예를 참조로 하여 기술되었을 지라도, 이러한 설명은 제한적인 의미를 가지는 것은 아니다. 공개된 실시예의 다양한 수정은 본 발명의 설명을 참조하여 종래기술에 능숙한 사람에 의해 명백히 될 것이다. 첨부된 청구범위는 본 발명의 참범위 내에 있는 임의의 수정 또는 실시를 커버하는 것으로 이해되어야 한다.

Claims (10)

  1. 복수의 메모리 셀과, 테스트 모드의 초기화를 검출하고 테스트 모드 신호를 발생시키는 수단과, 상기 테스트 모드신호에 응답하여 테스트 데이터를 상기 복수의 메모리 셀에 기록한 후 복수의 메모리 셀로부터 데이터를 판독하는 수단과, 상기 테스트 데이터를 일시적으로 기억하는 비교 데이터 레지스터와, 복수의 메모리 셀로 부터 판독된 데이터와 비교 데이터 레지스터에 기억된 테스트 데이터를 비교하여, 상기 판정회로에 제공된 데이터가 서로 일치할 경우의 일치 레벨과 판정 회로에 제공된 데이터가 서로 일치하지 않은 경우에 불일치 레벨을 갖는 판정 신호를 출력하는 판정 회로와, 상기 테스트 모드 신호에 응답하여 리셋 상태 및 상기 불일치 레벨을 갖는 판정 신호에 응답하여 세트 상태로 되는 판전결과 레지스터 및 상기 판정과 레지스터의 상태를 나타내는 출력 신호를 출력시키는 출력 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 메모리 장치의 외부로부터 공급되고 복수의 제어신호에 응답하여 상기 기록/판독 회로, 비교 데이터 레지스터, 판정 회로, 판정결과 레지스터 및 판정결과 출력 회로의 동작을 각각 제어하는 복수의 내부 제어신호 발생용 내부 제어신호 발생 회로를 부가로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 기록/판독 회로는, 입력 어드레스에 응답하여 복수의 메모리 셀을 선택하는 행디코더 및 열디코더와, 복수의 메모리 셀에 대응하여 제공된 복수의 데이터 버스와 상기 테스트 데이터를 데이터 터미널로부터 복수의 데이터 버스에 제공하는 데이터 인(data-in) 버퍼회로 및, 상기 테스트 모드 동안 출력 회로로 부터 데이터 터미널로 출력 신호를 출력하는 데이터 아웃(data-out) 버퍼 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 판정회로는 선택된 기간 동안 상기 판정 회로를 출력하기 위하여 활성화되는 게이트 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 복수의 데이터를 동시에 기록 및 판독할 수 있는 메모리 셀 어레이와, 상기 테스트 모드 동안, 복수의 동일 데이터를 입력 어드레스에 응답하는 메모리 셀 어레이에 기록한 후, 동일한 어드레스에 응답하여 상기 메모리 셀 어레이로부터 복수의 데이터를 판독하는 기록/판독 수단과, 상기 테스트 모드 동안, 상기 메모리 셀 어레이에 기록된 복수의 데이터와 동일한 데이터를 기억하는 비교데이터 기억수단과, 상기 메모리 셀 어레이로 부터 판독된 복수의 데이타와 모든 데이터의 레벨에 대해 일치 또는 불일치를 결정하기 위하여 비교 데이터 기억수단에 기억된 데이터를 비교하여, 일치 레벨 또는 불일치 레벨의 판정 신호를 출력하는 판정수단 및 테스트 모드의 개시 후 특시 리셋되고, 불일치 레벨의 레벨의 판정 신호에 응답하여 세트 레벨로 세트되며, 다시 리셋될 때 까지 그 상태를 유지하는 판정결과 기억수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 비트 병렬 방법으로 기록하여 소정 어드레스에 복수 비트가 있는 소정 세트의 단위 데이터를 기억하고, 비트 병렬 방법으로 소정 어드레스에 기억된 단위 데이터를 판독하는 메모리 셀 어레이부와, 상기 메모리 셀 어레이부에 테스트 모드동안 외부에서 제공된 모든 비트에 대한 동일 레벨의 단위 데이터를 제공하는 데이터 입력 제어수단과, 테스트 모드 동안 소정의 타이밍으로 외부적으로 제공된 비교 데이터를 페치하고 출력하는 데이터 레지스터와, 상기 데이터 레지스터의 출력 데이터 및 상기 메모리 셀 어레이부로 부터 판독된 단위 데이터를 판정하여 불일치 레벨에 대한 일치레벨의 판정 신호를 출력하는 판정 회로와, 상기 시스템이 테스트 모드에 진입된 후 즉시 발생된 레지스터 리셋 신호에 응답하여 리셋 레벨로 리셋되고, 판정 신호의 불일치 레벨에 응답하여 세트레벨에 세트되어, 다음 레지스터 리셋신호의 발생시까지 그 상태를 유지하는 판정 결과 레지스터와, 테스트 모드 동안 예정된 타이밍으로 판정 결과 레지스터에 유지된 데이터를 외부로 출력하는 출력 제어수단 및 외부로부터의 복수의 제어신호에 따라서 내부 제어 신호를 발생시켜 , 상기 메모리 셀 어레이부, 데이터 입력 제어수단, 데이터 레지스터, 판정 결과 레지스터 및 출력 제어수단을 제어하는 제어신호 발생회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 제어신호 발생 회로는 외부로부터의 행 어드레스 스트로브 신호, 열 어드레스 스트로브 신호, 기록 인에이블 신호 및 출력 인에이블 신호의 상호 레벨 관계에 따라서 테스트 모드 신호의 활성 레벨 및 비활성 레벨을 제어하고, 레지스터 리셋 신호, 래치 신호, 게이트 신호, 데이터 입력 신호 및 데이터 출력 신호를 포함하는 내부 제어신호를 발생시키는 회로이고, 상기 데이터 입력 제어수단은 상기 데이터 입력 신호에 응답하여 외부로 부터의 1비트 데이터를 페치하고 출력하는 데이터 인 버퍼 회로 및 상기 데이터인 버퍼 회로의 출력 데이터를 테스트 모드 신호의 활성 레벨에 응답하여 복수 비트의 단위 데이터로써 상기 메모리 셀 어레이에 제공되는 제1선택기를 포함하여 구성되며, 상기 게이트 신호에 응답하여 판정 회로로부터 판정 결과 레지스터와 판정 신호로 전송하는 게이트 회로가 제공되고, 상기 출력 제어수단은 테스트 모드 신호의 활성 레벨에 응답하여 판정 결과 레지스터의 출력 신호를 선택하여 출력하는 제2선택기 및 상기 데이터 출력 신호에 응답하여 외부로 제2선택기의 출력 신호를 출력하는 데이터 아웃 버퍼를 포함하여 구성되고, 상기 판정 결과 레지스터는 레지스터 리셋 신호에 응답하여 리셋되고, 상기 데이터 레지스터는 상기 래치 신호에 응답하여 외부로 부터의 비교 데이터를 페치하고 출력하는 회로인 것을 특징으로 하는 반도체 메모리 장치.
  8. 제6항에 있어서, 데이터인 버퍼 회로 및 데이터 아웃 버퍼 회로는 단위 데이터의 각 비트에 일치하게 하기 위해서 제공되고, 외부로 부터의 데이터 레지스터로의 비교 데이터 공급 및 외부로의 비교결과 레지스터의 출력 데이터에 대한 출력이 한 쌍의 데이터인 버퍼 회로와 데이터 아웃 버퍼 회로를 통하여 수행되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 복수의 메모리 셀과, 선택된 한 개의 메모리 셀 상에서 데이터 기록/ 기록 동작을 실행하는 데이터 판독/기록 회로와, 상기 선택된 한 개의 메모리 셀에 기록된 기록 데이터가 제공되어 상기 선택된 한 개의 메모리 셀로부터 판독된 판독 데이터를 수신하는 데이터 입력/출력 터미널과, 테스트 모드에서 활성되어 메모리 셀 상의 테스트 동작을 실행하는 테스트 회로 및, 비교수단에 결합되어 비교 신호를 한 번씩 제1상태로 가져가며, 최소한 2개의 메모리 셀로 판독된 테스트 데이터가 서로 일치하지 않음을 나타내는 레지스터를 구비하며, 상기 테스트 회로는, 적어도 2개의 메모리 셀을 선택하는 선택 수단과, 테스트 데이터를 최소 2개의 메모리 셀에 각각 기록하는 기록수단과, 최소 2개의 메모리 셀에 기록된 데이터를 판독하는 판독수단과, 최소 2개의 메모리 셀로부터 판독된 테스트 데이터를 비교하여, 최소 2개의 메모리 셀로부터 판독된 테스트 데이터가 서로 일치하는지 여부를 나타내는 비교신호를 발생시키는 비교수단을 구비하며, 상기 레지스터는 레지스터가 리셋신호를 수신할 때까지 제1상태로 유지되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 테스트 데이터는 상기 데이터 입력/출력 터미널로 부터 제공되고, 레지스터의 상태는 판독되어 데이터 입력/출력 터미널에 보내어 지는 것을 특징으로 하는 반도체 메모리 장치.
KR1019940007327A 1993-04-09 1994-04-08 테스트 결과 신호를 유지하기 위한 레지스터를 가진 반도체 메모리 장치 KR0134751B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP93-83190 1993-04-09
JP5083190A JPH06295599A (ja) 1993-04-09 1993-04-09 半導体記憶装置

Publications (1)

Publication Number Publication Date
KR0134751B1 true KR0134751B1 (ko) 1998-04-30

Family

ID=13795410

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940007327A KR0134751B1 (ko) 1993-04-09 1994-04-08 테스트 결과 신호를 유지하기 위한 레지스터를 가진 반도체 메모리 장치

Country Status (5)

Country Link
US (1) US5673270A (ko)
EP (1) EP0620556B1 (ko)
JP (1) JPH06295599A (ko)
KR (1) KR0134751B1 (ko)
DE (1) DE69426733T2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101477603B1 (ko) * 2013-04-09 2014-12-30 (주)피델릭스 입력 테스트 비트 수를 감소하는 반도체 메모리 장치 및 이에 대한 테스트 데이터 기입 방법

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3547059B2 (ja) * 1995-06-30 2004-07-28 株式会社アドバンテスト 半導体メモリ試験方法およびこの方法を実施する装置
US5983375A (en) * 1995-12-27 1999-11-09 Samsung Electronics, Co., Ltd. Multi-bit test circuit and method thereof
KR100216993B1 (ko) * 1997-07-11 1999-09-01 윤종용 병합 데이터 출력모드와 표준동작 모드로 동작하는 집적회로소자를 함께 검사할 수 있는 검사용 기판
US5996097A (en) * 1997-04-28 1999-11-30 International Business Machines Corporation Testing logic associated with numerous memory cells in the word or bit dimension in parallel
JP3235523B2 (ja) * 1997-08-06 2001-12-04 日本電気株式会社 半導体集積回路
JP3237579B2 (ja) * 1997-08-07 2001-12-10 日本電気株式会社 メモリテスト回路
KR100281105B1 (ko) * 1998-02-04 2001-02-01 김영환 디램의 데이타 출력 회로
US5936901A (en) * 1998-03-19 1999-08-10 Micron Technology, Inc. Shared data lines for memory write and memory test operations
US5982684A (en) * 1998-05-28 1999-11-09 Intel Corporation Parallel access testing of a memory array
US6324657B1 (en) * 1998-06-11 2001-11-27 Micron Technology, Inc. On-clip testing circuit and method for improving testing of integrated circuits
JP2000076899A (ja) * 1998-08-26 2000-03-14 Oki Micro Design:Kk 半導体記憶装置
US6550023B1 (en) * 1998-10-19 2003-04-15 Hewlett Packard Development Company, L.P. On-the-fly memory testing and automatic generation of bitmaps
JP3945939B2 (ja) * 1999-05-31 2007-07-18 富士通株式会社 圧縮テスト可能なメモリ回路
JP2001101895A (ja) 1999-09-30 2001-04-13 Mitsubishi Electric Corp 半導体集積回路装置
JP2001202797A (ja) 2000-01-20 2001-07-27 Mitsubishi Electric Corp 半導体記憶装置および半導体テスト方法
DE10124923B4 (de) * 2001-05-21 2014-02-06 Qimonda Ag Testverfahren zum Testen eines Datenspeichers und Datenspeicher mit integrierter Testdatenkompressionsschaltung
ATE384331T1 (de) * 2001-11-12 2008-02-15 Siemens Ag Speichertest
JP2004198367A (ja) 2002-12-20 2004-07-15 Fujitsu Ltd 半導体装置及びその試験方法
US20050149792A1 (en) * 2002-12-20 2005-07-07 Fujitsu Limited Semiconductor device and method for testing the same
JP4400081B2 (ja) * 2003-04-08 2010-01-20 エルピーダメモリ株式会社 半導体記憶装置
JP2006004475A (ja) * 2004-06-15 2006-01-05 Toshiba Corp 半導体集積回路装置
JP2006048748A (ja) * 2004-07-30 2006-02-16 Renesas Technology Corp 半導体記憶装置
JP4712365B2 (ja) * 2004-08-13 2011-06-29 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置および半導体記憶装置
US20060041798A1 (en) * 2004-08-23 2006-02-23 On-Chip Technologies, Inc. Design techniques to increase testing efficiency
US7376872B1 (en) 2004-11-01 2008-05-20 Lattice Semiconductor Corporation Testing embedded memory in integrated circuits such as programmable logic devices
JP5137550B2 (ja) * 2007-12-12 2013-02-06 キヤノン株式会社 情報処理装置及びその制御方法
KR20160116913A (ko) * 2015-03-31 2016-10-10 에스케이하이닉스 주식회사 상태 페일 신호를 출력하는 반도체 메모리 장치 및 그것의 동작 방법
KR102485210B1 (ko) * 2016-08-18 2023-01-06 에스케이하이닉스 주식회사 반도체 메모리 장치

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4507761A (en) * 1982-04-20 1985-03-26 Mostek Corporation Functional command for semiconductor memory
US4503536A (en) * 1982-09-13 1985-03-05 General Dynamics Digital circuit unit testing system utilizing signature analysis
JPS59185097A (ja) * 1983-04-04 1984-10-20 Oki Electric Ind Co Ltd 自己診断機能付メモリ装置
JPS6088370A (ja) * 1983-10-20 1985-05-18 Toshiba Corp 論理回路
US4757503A (en) * 1985-01-18 1988-07-12 The University Of Michigan Self-testing dynamic ram
USRE34445E (en) * 1985-01-18 1993-11-16 University Of Michigan Self-testing dynamic RAM
JPS6238600A (ja) * 1985-08-14 1987-02-19 Fujitsu Ltd 半導体記憶装置
JPS6325749A (ja) * 1986-07-18 1988-02-03 Nec Corp 半導体記憶素子
JP2684365B2 (ja) * 1987-04-24 1997-12-03 株式会社日立製作所 半導体記憶装置
JP2602225B2 (ja) * 1987-04-24 1997-04-23 株式会社日立製作所 ダイナミツクｒａｍ
US5034923A (en) * 1987-09-10 1991-07-23 Motorola, Inc. Static RAM with soft defect detection
JP2938470B2 (ja) * 1989-06-01 1999-08-23 三菱電機株式会社 半導体記憶装置
JP2717712B2 (ja) * 1989-08-18 1998-02-25 三菱電機株式会社 半導体記憶装置
JPH0752597B2 (ja) * 1989-10-30 1995-06-05 三菱電機株式会社 半導体メモリ装置
KR930008417B1 (ko) * 1990-06-18 1993-08-31 삼성전자 주식회사 반도체 메모리 장치의 다중 비트 병렬 테스트방법
US5278839A (en) * 1990-04-18 1994-01-11 Hitachi, Ltd. Semiconductor integrated circuit having self-check and self-repair capabilities
JPH0428100A (ja) * 1990-05-24 1992-01-30 Nec Corp Ｒｏｍ試験回路
US5265100A (en) * 1990-07-13 1993-11-23 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with improved test mode
JP2568455B2 (ja) * 1990-08-16 1997-01-08 三菱電機株式会社 半導体記憶装置
JPH0512900A (ja) * 1991-06-28 1993-01-22 Nec Corp テスト機能を有する半導体記憶装置及びそのテスト方法
US5457696A (en) * 1991-08-08 1995-10-10 Matsushita Electric Industrial Co., Ltd. Semiconductor memory having internal test circuit
JP3049343B2 (ja) * 1991-11-25 2000-06-05 安藤電気株式会社 メモリ試験装置
JPH06203597A (ja) * 1992-09-25 1994-07-22 Nec Corp ダイナミックｒａｍ
JP2768175B2 (ja) * 1992-10-26 1998-06-25 日本電気株式会社 半導体メモリ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101477603B1 (ko) * 2013-04-09 2014-12-30 (주)피델릭스 입력 테스트 비트 수를 감소하는 반도체 메모리 장치 및 이에 대한 테스트 데이터 기입 방법

Also Published As

Publication number Publication date
DE69426733D1 (de) 2001-04-05
US5673270A (en) 1997-09-30
EP0620556A3 (en) 1998-01-21
DE69426733T2 (de) 2001-08-02
EP0620556A2 (en) 1994-10-19
JPH06295599A (ja) 1994-10-21
EP0620556B1 (en) 2001-02-28

Similar Documents

Publication Publication Date Title
KR0134751B1 (ko) 테스트 결과 신호를 유지하기 위한 레지스터를 가진 반도체 메모리 장치
US5796745A (en) Memory array built-in self test circuit for testing multi-port memory arrays
US5231605A (en) DRAM compressed data test mode with expected data
US6536004B2 (en) On-chip circuit and method for testing memory devices
US5959911A (en) Apparatus and method for implementing a bank interlock scheme and related test mode for multibank memory devices
US7506226B2 (en) System and method for more efficiently using error correction codes to facilitate memory device testing
US7190625B2 (en) Method and apparatus for data compression in memory devices
KR0152914B1 (ko) 반도체 메모리장치
US5604756A (en) Testing device for concurrently testing a plurality of semiconductor memories
US5996106A (en) Multi bank test mode for memory devices
US6141276A (en) Apparatus and method for increasing test flexibility of a memory device
US5809038A (en) Method and apparatus for reading compressed test data from memory devices
US5777932A (en) Semiconductor memory device test circuit having an improved compare signal generator circuit
US5533194A (en) Hardware-assisted high speed memory test apparatus and method
US5109382A (en) Method and apparatus for testing a memory
US5241501A (en) Semiconductor memory device for detecting defective memory cells in a short time
US6671836B1 (en) Method and apparatus for testing memory
US7197678B2 (en) Test circuit and method for testing an integrated memory circuit
US6256243B1 (en) Test circuit for testing a digital semiconductor circuit configuration
US7028236B2 (en) Semiconductor memory testing device
US5740179A (en) Method and apparatus for a design for test, parallel block write operation
US6317373B1 (en) Semiconductor memory device having a test mode and semiconductor testing method utilizing the same
JPH11283397A (ja) 半導体記憶装置とその試験方法
KR100459690B1 (ko) 직접 액세스 모드 테스트를 위한 반도체 메모리장치 및 그테스트 방법
JP3348632B2 (ja) 高速試験機能つきメモリ

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20061226

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee