JP2000076899A - 半導体記憶装置 - Google Patents
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Abstract
(57)【要約】
【課題】 外部からのテストパターンの入力等が容易で
あり，また，ＲＡＭ部への初期データのデータ書き込み
等も外部から高速に行うことが可能な半導体記憶装置を
提供する。 【解決手段】 半導体記憶装置１００は，ＲＡＭ部１２
０と，ＲＡＭ部との間で信号の入出力が行われるＬＯＧ
ＩＣ部１１０と，切り替え信号ＲＡＭＺに応じて，ＬＯ
ＧＩＣ部からＲＡＭ部への入力信号ＣＬＫ１，ＡＤＤ
１，ＤＩＮ１と，外部からＲＡＭ部への入力信号ＣＬＫ
２，ＡＤＤ２，ＤＩＮ２との切り替えを行う入力切り替
え回路１３０とを備えたことを特徴とする。ＲＡＭ部へ
の入力をＬＯＧＩＣ部から行うという動作に加えて，外
部から直接ＲＡＭ部への入力を行うことが可能となるた
め，外部からのテストパターンの入力等が容易となり，
また，ＲＡＭ部への初期データのデータ書き込み等も外
部から高速に行うことが可能となる。
あり，また，ＲＡＭ部への初期データのデータ書き込み
等も外部から高速に行うことが可能な半導体記憶装置を
提供する。 【解決手段】 半導体記憶装置１００は，ＲＡＭ部１２
０と，ＲＡＭ部との間で信号の入出力が行われるＬＯＧ
ＩＣ部１１０と，切り替え信号ＲＡＭＺに応じて，ＬＯ
ＧＩＣ部からＲＡＭ部への入力信号ＣＬＫ１，ＡＤＤ
１，ＤＩＮ１と，外部からＲＡＭ部への入力信号ＣＬＫ
２，ＡＤＤ２，ＤＩＮ２との切り替えを行う入力切り替
え回路１３０とを備えたことを特徴とする。ＲＡＭ部へ
の入力をＬＯＧＩＣ部から行うという動作に加えて，外
部から直接ＲＡＭ部への入力を行うことが可能となるた
め，外部からのテストパターンの入力等が容易となり，
また，ＲＡＭ部への初期データのデータ書き込み等も外
部から高速に行うことが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は，半導体記憶装置に
かかり，特に，ＲＡＭ部とＬＯＧＩＣ部とを備えたＬＯ
ＧＩＣ混載ＲＡＭ（以下，「ＬＲＡＭ」と称する。）に
おける信号の入出力を制御し，ＲＡＭ部の制御をＬＯＧ
ＩＣ部からとチップ外部からとの２系統で行うことを可
能とする半導体記憶装置に関する。
かかり，特に，ＲＡＭ部とＬＯＧＩＣ部とを備えたＬＯ
ＧＩＣ混載ＲＡＭ（以下，「ＬＲＡＭ」と称する。）に
おける信号の入出力を制御し，ＲＡＭ部の制御をＬＯＧ
ＩＣ部からとチップ外部からとの２系統で行うことを可
能とする半導体記憶装置に関する。
【０００２】
【従来の技術】コントロール信号に同期して動作するＤ
ＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）を記憶手段として使用する場合は，Ｄ
ＲＡＭにコントロール信号を出力するコントローラや，
コントローラを制御するＭＰＵ（Ｍｉｃｒｏ−Ｐｒｏｃ
ｅｓｓｏｒ Ｕｎｉｔ）等から成る制御手段（以下「Ｌ
ＯＧＩＣ部」と称する。）を備える必要がある。ＤＲＡ
ＭとＬＯＧＩＣ部とはまとめて１つの半導体記憶装置の
単位として扱われ，一般にＬＲＡＭと称されている。
ＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）を記憶手段として使用する場合は，Ｄ
ＲＡＭにコントロール信号を出力するコントローラや，
コントローラを制御するＭＰＵ（Ｍｉｃｒｏ−Ｐｒｏｃ
ｅｓｓｏｒ Ｕｎｉｔ）等から成る制御手段（以下「Ｌ
ＯＧＩＣ部」と称する。）を備える必要がある。ＤＲＡ
ＭとＬＯＧＩＣ部とはまとめて１つの半導体記憶装置の
単位として扱われ，一般にＬＲＡＭと称されている。
【０００３】従来のＬＲＡＭの構成を図５を参照しなが
ら説明する。ＬＲＡＭ３００は，制御手段たるＬＯＧＩ
Ｃ部３１０と，記憶手段たるＲＡＭ部３２０とから成
り，ＲＡＭ部３２０の制御は，ＬＯＧＩＣ部３１０から
の入力信号ＣＬＫ，ＡＤＤ，ＤＩＮにて行う。また，Ｒ
ＡＭ部３２０からの出力信号ＤＯＵＴは，直接ＬＯＧＩ
Ｃ部３１０へと接続されている。
ら説明する。ＬＲＡＭ３００は，制御手段たるＬＯＧＩ
Ｃ部３１０と，記憶手段たるＲＡＭ部３２０とから成
り，ＲＡＭ部３２０の制御は，ＬＯＧＩＣ部３１０から
の入力信号ＣＬＫ，ＡＤＤ，ＤＩＮにて行う。また，Ｒ
ＡＭ部３２０からの出力信号ＤＯＵＴは，直接ＬＯＧＩ
Ｃ部３１０へと接続されている。
【０００４】ＬＯＧＩＣ部３１０は，ＭＰＵ３１１と，
ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）やＳＲＡ
Ｍ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ）等から成るメモリ部３１２と，ＲＡＭ部３２
０を制御するコントローラ３１３とから主に構成されて
いる。ＭＰＵ３１１は，ＬＯＧＩＣ部制御信号ＣＴＲに
より制御され，メモリ部３１２のデータの読み書きや，
コントローラ３１３の制御を行う。コントローラ３１３
は，クロック信号ＣＬＫ，アドレス信号ＡＤＤ，及びデ
ータ入力信号ＡＤＤをＲＡＭ部３２０に対し出力してい
る。
ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）やＳＲＡ
Ｍ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ）等から成るメモリ部３１２と，ＲＡＭ部３２
０を制御するコントローラ３１３とから主に構成されて
いる。ＭＰＵ３１１は，ＬＯＧＩＣ部制御信号ＣＴＲに
より制御され，メモリ部３１２のデータの読み書きや，
コントローラ３１３の制御を行う。コントローラ３１３
は，クロック信号ＣＬＫ，アドレス信号ＡＤＤ，及びデ
ータ入力信号ＡＤＤをＲＡＭ部３２０に対し出力してい
る。
【０００５】ＲＡＭ部３２０は，上述のクロック信号Ｃ
ＬＫが入力されるタイミングジェネレータ３２１と，ア
ドレス信号ＡＤＤが入力されるロウ／カラムアドレスバ
ッファ３２２と，データ入力信号ＤＩＮが入力される入
出力バッファ３２３と，メモリセルアレイ３２４と，メ
モリセルアレイ３２４を制御するロウデコーダ３２５，
カラムデコーダ３２６，センスアンプ３２７とから主に
構成されている。ＲＡＭ部３２０の出力信号ＤＯＵＴ
は，入出力バッファ３２３を介してＬＯＧＩＣ部３１０
のコントローラ３１３に入力されている。
ＬＫが入力されるタイミングジェネレータ３２１と，ア
ドレス信号ＡＤＤが入力されるロウ／カラムアドレスバ
ッファ３２２と，データ入力信号ＤＩＮが入力される入
出力バッファ３２３と，メモリセルアレイ３２４と，メ
モリセルアレイ３２４を制御するロウデコーダ３２５，
カラムデコーダ３２６，センスアンプ３２７とから主に
構成されている。ＲＡＭ部３２０の出力信号ＤＯＵＴ
は，入出力バッファ３２３を介してＬＯＧＩＣ部３１０
のコントローラ３１３に入力されている。
【０００６】
【発明が解決しようとする課題】ところで，従来のＬＲ
ＡＭ３００の制御方法では，ＲＡＭ部３２０へのアクセ
スはＬＯＧＩＣ部３１０からのみ行うため，ＲＡＭ部３
２０の検査作業にはＬＯＧＩＣ部３１０にテスト回路を
設ける等の方法をとる必要があった。
ＡＭ３００の制御方法では，ＲＡＭ部３２０へのアクセ
スはＬＯＧＩＣ部３１０からのみ行うため，ＲＡＭ部３
２０の検査作業にはＬＯＧＩＣ部３１０にテスト回路を
設ける等の方法をとる必要があった。
【０００７】また，ＲＡＭ部３２０の初期化などにＬＯ
ＧＩＣ部３１０からの制御が必要となり，動作時間の増
大を招くという問題もあった。
ＧＩＣ部３１０からの制御が必要となり，動作時間の増
大を招くという問題もあった。
【０００８】本発明は，従来の半導体記憶装置が有する
上記問題点に鑑みてなされたものであり，本発明の目的
は，外部からのテストパターンの入力等が容易であり，
また，ＲＡＭ部への初期データのデータ書き込み等も外
部から高速に行うことが可能な，新規かつ改良された半
導体記憶装置を提供することである。
上記問題点に鑑みてなされたものであり，本発明の目的
は，外部からのテストパターンの入力等が容易であり，
また，ＲＡＭ部への初期データのデータ書き込み等も外
部から高速に行うことが可能な，新規かつ改良された半
導体記憶装置を提供することである。
【０００９】さらに，本発明の別の目的は，ＲＡＭ部単
体での検査作業も可能となり，また，ＲＡＭ部への初期
データ書き込み，ＲＡＭ部のデータの直接読み出しなど
も可能な，新規かつ改良された半導体記憶装置を提供す
ることである。
体での検査作業も可能となり，また，ＲＡＭ部への初期
データ書き込み，ＲＡＭ部のデータの直接読み出しなど
も可能な，新規かつ改良された半導体記憶装置を提供す
ることである。
【００１０】
【課題を解決するための手段】上記課題を解決するた
め，請求項１の記載によれば，半導体記憶装置におい
て：記憶手段と；記憶手段との間で信号の入出力が行わ
れる制御手段と；切り替え信号に応じて，制御手段から
記憶手段への入力信号と，外部から記憶手段への入力信
号との切り替えを行う入力切り替え回路と；を備えたこ
とを特徴とする半導体記憶装置が提供される。なお，入
力切り替え回路は，請求項２に記載のように，記憶手段
と制御手段との間に介装されるようにしてもよい。
め，請求項１の記載によれば，半導体記憶装置におい
て：記憶手段と；記憶手段との間で信号の入出力が行わ
れる制御手段と；切り替え信号に応じて，制御手段から
記憶手段への入力信号と，外部から記憶手段への入力信
号との切り替えを行う入力切り替え回路と；を備えたこ
とを特徴とする半導体記憶装置が提供される。なお，入
力切り替え回路は，請求項２に記載のように，記憶手段
と制御手段との間に介装されるようにしてもよい。
【００１１】かかる構成によれば，従来の，記憶手段へ
の入力を制御手段から行うという動作に加えて，外部か
ら直接記憶手段への入力を行うことが可能となるため，
外部からのテストパターンの入力等が容易となり，ま
た，記憶手段への初期データのデータ書き込み等も外部
から高速に行うことが可能となる。
の入力を制御手段から行うという動作に加えて，外部か
ら直接記憶手段への入力を行うことが可能となるため，
外部からのテストパターンの入力等が容易となり，ま
た，記憶手段への初期データのデータ書き込み等も外部
から高速に行うことが可能となる。
【００１２】また，請求項３の記載によれば，半導体記
憶装置において：記憶手段と；記憶手段との間で信号の
入出力が行われる制御手段と；切り替え信号に応じて，
記憶手段から制御手段への出力信号と，記憶手段から外
部への出力信号との切り替えを行う出力切り替え回路
と；を備えたことを特徴とする半導体記憶装置が提供さ
れる。なお，出力切り替え回路は，請求項４に記載のよ
うに，記憶手段と制御手段との間に介装されるようにし
てもよい。
憶装置において：記憶手段と；記憶手段との間で信号の
入出力が行われる制御手段と；切り替え信号に応じて，
記憶手段から制御手段への出力信号と，記憶手段から外
部への出力信号との切り替えを行う出力切り替え回路
と；を備えたことを特徴とする半導体記憶装置が提供さ
れる。なお，出力切り替え回路は，請求項４に記載のよ
うに，記憶手段と制御手段との間に介装されるようにし
てもよい。
【００１３】かかる構成によれば，従来の，記憶手段か
らの出力を制御手段へと行うという動作に加えて，外部
への出力を行うことが可能となるため，記憶手段のデー
タの直接読み出しなども可能となる。
らの出力を制御手段へと行うという動作に加えて，外部
への出力を行うことが可能となるため，記憶手段のデー
タの直接読み出しなども可能となる。
【００１４】また，請求項５の記載によれば，半導体記
憶装置において：記憶手段と；記憶手段との間で信号の
入出力が行われる制御手段と；第１の切り替え信号に応
じて，制御手段から記憶手段への入力信号と，外部から
記憶手段への入力信号との切り替えを行う入力切り替え
回路と；第２の切り替え信号に応じて，記憶手段から制
御手段への出力信号と，記憶手段から外部への出力信号
との切り替えを行う出力切り替え回路と；を備えたこと
を特徴とする半導体記憶装置が提供される。なお，入力
切り替え回路は，請求項６に記載のように，記憶手段と
制御手段との間に介装されるようにしてもよく，また，
出力切り替え回路は，請求項７に記載のように，記憶手
段と制御手段との間に介装されるようにしてもよい。さ
らに，第１の切り替え信号と第２の切り替え信号とは，
請求項８に記載のように，同一の入出力切り替え信号で
あってもよい。
憶装置において：記憶手段と；記憶手段との間で信号の
入出力が行われる制御手段と；第１の切り替え信号に応
じて，制御手段から記憶手段への入力信号と，外部から
記憶手段への入力信号との切り替えを行う入力切り替え
回路と；第２の切り替え信号に応じて，記憶手段から制
御手段への出力信号と，記憶手段から外部への出力信号
との切り替えを行う出力切り替え回路と；を備えたこと
を特徴とする半導体記憶装置が提供される。なお，入力
切り替え回路は，請求項６に記載のように，記憶手段と
制御手段との間に介装されるようにしてもよく，また，
出力切り替え回路は，請求項７に記載のように，記憶手
段と制御手段との間に介装されるようにしてもよい。さ
らに，第１の切り替え信号と第２の切り替え信号とは，
請求項８に記載のように，同一の入出力切り替え信号で
あってもよい。
【００１５】かかる構成によれば，従来の，記憶手段へ
の入出力を制御手段から行うという動作に加えて，外部
から直接記憶手段への入出力を行うことが可能となるた
め，記憶手段単体での試験も可能となり，また，記憶手
段への初期データ書き込み，記憶手段のデータの直接読
み出しなども可能となる。
の入出力を制御手段から行うという動作に加えて，外部
から直接記憶手段への入出力を行うことが可能となるた
め，記憶手段単体での試験も可能となり，また，記憶手
段への初期データ書き込み，記憶手段のデータの直接読
み出しなども可能となる。
【００１６】
【発明の実施の形態】以下に添付図面を参照しながら，
本発明にかかる半導体記憶装置の好適な実施の形態につ
いて詳細に説明する。なお，本明細書及び図面におい
て，実質的に同一の機能構成を有する構成要素について
は，同一の符号を付することにより重複説明を省略す
る。
本発明にかかる半導体記憶装置の好適な実施の形態につ
いて詳細に説明する。なお，本明細書及び図面におい
て，実質的に同一の機能構成を有する構成要素について
は，同一の符号を付することにより重複説明を省略す
る。
【００１７】（第１の実施の形態）第１の実施の形態に
かかるＬＲＡＭ１００の構成を図１及び図２を参照しな
がら説明する。ＬＲＡＭ１００は，図１に示したよう
に，制御手段たるＬＯＧＩＣ部１１０と，記憶手段たる
ＲＡＭ部１２０と，ＬＯＧＩＣ部１１０とＲＡＭ部１２
０との間に備えられた入力切り替え回路１３０とにより
構成されている。ＲＡＭ部１１０の制御は，ＬＯＧＩＣ
部１１０からの入力信号ＣＬＫ１，ＡＤＤ１，ＤＩＮ１
と，外部からの入力信号ＣＬＫ２，ＡＤＤ２，ＤＩＮ２
とのいずれかにより行う。入力信号の切り替えは，入力
切り替え回路１３０により行われる。また，ＲＡＭ部１
２０からの出力信号ＤＯＵＴは，直接ＬＯＧＩＣ部１１
０へと接続されている。以下では，これらＬＲＡＭ１０
０の各構成要素について詳述する。
かかるＬＲＡＭ１００の構成を図１及び図２を参照しな
がら説明する。ＬＲＡＭ１００は，図１に示したよう
に，制御手段たるＬＯＧＩＣ部１１０と，記憶手段たる
ＲＡＭ部１２０と，ＬＯＧＩＣ部１１０とＲＡＭ部１２
０との間に備えられた入力切り替え回路１３０とにより
構成されている。ＲＡＭ部１１０の制御は，ＬＯＧＩＣ
部１１０からの入力信号ＣＬＫ１，ＡＤＤ１，ＤＩＮ１
と，外部からの入力信号ＣＬＫ２，ＡＤＤ２，ＤＩＮ２
とのいずれかにより行う。入力信号の切り替えは，入力
切り替え回路１３０により行われる。また，ＲＡＭ部１
２０からの出力信号ＤＯＵＴは，直接ＬＯＧＩＣ部１１
０へと接続されている。以下では，これらＬＲＡＭ１０
０の各構成要素について詳述する。
【００１８】ＬＯＧＩＣ部１１０は，ＭＰＵ（Ｍｉｃｒ
ｏｐｒｏｃｅｓｓｏｒ Ｕｎｉｔ）１１１と，ＲＯＭや
ＳＲＡＭ等から成るメモリ部１１２と，ＲＡＭ部１２０
を制御するコントローラ１１３と，バッファ１１４とか
ら主に構成されている。ＭＰＵ１１１は，ＬＯＧＩＣ部
制御信号ＣＴＲにより制御され，メモリ部１１２のデー
タの読み書きや，コントローラ１１３の制御を行う。コ
ントローラ１１３は，クロック信号ＣＬＫ１，アドレス
信号ＡＤＤ１，及びデータ入力信号ＡＤＤ１を後述の入
力切り替え回路１３０に対し出力している。バッファ１
１４には，後述の切り替え信号ＲＡＭＺが入力され，バ
ッファ１１４を介した切り替え信号ＲＡＭＺは，ＭＰＵ
１１１及び後述の入力切り替え回路１３０に入力されて
いる。
ｏｐｒｏｃｅｓｓｏｒ Ｕｎｉｔ）１１１と，ＲＯＭや
ＳＲＡＭ等から成るメモリ部１１２と，ＲＡＭ部１２０
を制御するコントローラ１１３と，バッファ１１４とか
ら主に構成されている。ＭＰＵ１１１は，ＬＯＧＩＣ部
制御信号ＣＴＲにより制御され，メモリ部１１２のデー
タの読み書きや，コントローラ１１３の制御を行う。コ
ントローラ１１３は，クロック信号ＣＬＫ１，アドレス
信号ＡＤＤ１，及びデータ入力信号ＡＤＤ１を後述の入
力切り替え回路１３０に対し出力している。バッファ１
１４には，後述の切り替え信号ＲＡＭＺが入力され，バ
ッファ１１４を介した切り替え信号ＲＡＭＺは，ＭＰＵ
１１１及び後述の入力切り替え回路１３０に入力されて
いる。
【００１９】入力切り替え回路１３０は，上記切り替え
信号ＲＡＭＺに応じて，ＬＯＧＩＣ部１１０からの入力
信号ＣＬＫ１，ＡＤＤ１，ＤＩＮ１，外部からの入力信
号ＣＬＫ２，ＡＤＤ２，ＤＩＮ２とを切り替えてＲＡＭ
部へ入力する回路である。以下では，入力切り替え回路
１３０について，図２を参照しながら説明する。なお実
際は，入力切り替え回路１３０には，クロック信号ＣＬ
Ｋについての入力切り替え回路と，アドレス信号ＡＤＤ
についての入力切り替え回路と，データ入力信号ＤＩＮ
についての入力切り替え回路とが別個に備えられている
が，これら３つの回路は実質的に同様の構成から成るた
め，重複説明を省略する。また，図中の記号ＣＬＫ１／
ＡＤＤ１／ＤＩＮ１は，信号ＣＬＫ１，ＡＤＤ１，ＤＩ
Ｎ１のいずれか一の信号を示すものとする。
信号ＲＡＭＺに応じて，ＬＯＧＩＣ部１１０からの入力
信号ＣＬＫ１，ＡＤＤ１，ＤＩＮ１，外部からの入力信
号ＣＬＫ２，ＡＤＤ２，ＤＩＮ２とを切り替えてＲＡＭ
部へ入力する回路である。以下では，入力切り替え回路
１３０について，図２を参照しながら説明する。なお実
際は，入力切り替え回路１３０には，クロック信号ＣＬ
Ｋについての入力切り替え回路と，アドレス信号ＡＤＤ
についての入力切り替え回路と，データ入力信号ＤＩＮ
についての入力切り替え回路とが別個に備えられている
が，これら３つの回路は実質的に同様の構成から成るた
め，重複説明を省略する。また，図中の記号ＣＬＫ１／
ＡＤＤ１／ＤＩＮ１は，信号ＣＬＫ１，ＡＤＤ１，ＤＩ
Ｎ１のいずれか一の信号を示すものとする。
【００２０】入力切り替え回路１３０は，図２に示した
ように，ＰチャネルトランジスタＰ１〜Ｐ４と，Ｎチャ
ネルトランジスタＮ１〜Ｎ４と，インバータ素子ＩＮＶ
１〜ＩＮＶ２とから構成されている。直列に接続された
ＰチャネルトランジスタＰ１，Ｐ３と，直列に接続され
たＰチャネルトランジスタＰ２，Ｐ４とは，並列に接続
されており，その一方は電源に接続され，他方はインバ
ータ素子ＩＮＶ２を介してＲＡＭ部１２０と接続されて
いる。直列に接続されたＮチャネルトランジスタＮ１，
Ｎ３と，直列に接続されたＮチャネルトランジスタＮ
２，Ｎ４とは，並列に接続されており，その一方は接地
され，他方はインバータ素子ＩＮＶ２を介してＲＡＭ部
１２０と接続されている。
ように，ＰチャネルトランジスタＰ１〜Ｐ４と，Ｎチャ
ネルトランジスタＮ１〜Ｎ４と，インバータ素子ＩＮＶ
１〜ＩＮＶ２とから構成されている。直列に接続された
ＰチャネルトランジスタＰ１，Ｐ３と，直列に接続され
たＰチャネルトランジスタＰ２，Ｐ４とは，並列に接続
されており，その一方は電源に接続され，他方はインバ
ータ素子ＩＮＶ２を介してＲＡＭ部１２０と接続されて
いる。直列に接続されたＮチャネルトランジスタＮ１，
Ｎ３と，直列に接続されたＮチャネルトランジスタＮ
２，Ｎ４とは，並列に接続されており，その一方は接地
され，他方はインバータ素子ＩＮＶ２を介してＲＡＭ部
１２０と接続されている。
【００２１】ＬＯＧＩＣ部１１０からの入力信号ＣＬＫ
１，ＡＤＤ１，ＤＩＮ１は，ＰチャネルトランジスタＰ
１のゲートと，ＮチャネルトランジスタＮ１のゲートと
に入力されている。切り替え信号ＲＡＭＺは，Ｎチャネ
ルトランジスタＮ３に入力されるとともに，インバータ
素子ＩＮＶ１を介してＰチャネルトランジスタＰ３に入
力されている。かかる構成により，切り替え信号ＲＡＭ
Ｚがロウレベルのときは，ＮチャネルトランジスタＮ３
及びＰチャネルトランジスタＰ３はともにオフするた
め，ＬＯＧＩＣ部１１０からの入力信号ＣＬＫ１，ＡＤ
Ｄ１，ＤＩＮ１は無効になる。
１，ＡＤＤ１，ＤＩＮ１は，ＰチャネルトランジスタＰ
１のゲートと，ＮチャネルトランジスタＮ１のゲートと
に入力されている。切り替え信号ＲＡＭＺは，Ｎチャネ
ルトランジスタＮ３に入力されるとともに，インバータ
素子ＩＮＶ１を介してＰチャネルトランジスタＰ３に入
力されている。かかる構成により，切り替え信号ＲＡＭ
Ｚがロウレベルのときは，ＮチャネルトランジスタＮ３
及びＰチャネルトランジスタＰ３はともにオフするた
め，ＬＯＧＩＣ部１１０からの入力信号ＣＬＫ１，ＡＤ
Ｄ１，ＤＩＮ１は無効になる。
【００２２】切り替え信号ＲＡＭＺがハイレベルのとき
は，ＬＯＧＩＣ部１１０からの入力信号ＣＬＫ１，ＡＤ
Ｄ１，ＤＩＮ１と同レベルの信号がＲＡＭ部１２０へ入
力されることになる。すなわち，ＬＯＧＩＣ部１１０か
らの入力信号ＣＬＫ１，ＡＤＤ１，ＤＩＮ１がハイレベ
ルのときは，ＮチャネルトランジスタＮ１がオンするこ
とにより，接地されたＮチャネルトランジスタＮ１，Ｎ
３の経路が有効となり，インバータ素子ＩＮＶ２を介し
てハイレベルの信号がＲＡＭ部１２０へと入力される。
また，ＬＯＧＩＣ部１１０からの入力信号ＣＬＫ１，Ａ
ＤＤ１，ＤＩＮ１がロウレベルのときは，Ｐチャネルト
ランジスタＰ１がオンすることにより，電源に接続され
たＰチャネルトランジスタＰ１，Ｐ３の経路が有効とな
り，インバータ素子ＩＮＶ２を介してロウレベルの信号
がＲＡＭ部１２０へと入力される。
は，ＬＯＧＩＣ部１１０からの入力信号ＣＬＫ１，ＡＤ
Ｄ１，ＤＩＮ１と同レベルの信号がＲＡＭ部１２０へ入
力されることになる。すなわち，ＬＯＧＩＣ部１１０か
らの入力信号ＣＬＫ１，ＡＤＤ１，ＤＩＮ１がハイレベ
ルのときは，ＮチャネルトランジスタＮ１がオンするこ
とにより，接地されたＮチャネルトランジスタＮ１，Ｎ
３の経路が有効となり，インバータ素子ＩＮＶ２を介し
てハイレベルの信号がＲＡＭ部１２０へと入力される。
また，ＬＯＧＩＣ部１１０からの入力信号ＣＬＫ１，Ａ
ＤＤ１，ＤＩＮ１がロウレベルのときは，Ｐチャネルト
ランジスタＰ１がオンすることにより，電源に接続され
たＰチャネルトランジスタＰ１，Ｐ３の経路が有効とな
り，インバータ素子ＩＮＶ２を介してロウレベルの信号
がＲＡＭ部１２０へと入力される。
【００２３】外部からの入力信号ＣＬＫ２，ＡＤＤ２，
ＤＩＮ２は，ＰチャネルトランジスタＰ２のゲートと，
ＮチャネルトランジスタＮ２のゲートとに入力されてい
る。切り替え信号ＲＡＭＺは，Ｐチャネルトランジスタ
Ｐ４に入力されるとともに，インバータ素子ＩＮＶ１を
介してＮチャネルトランジスタＮ４に入力されている。
かかる構成により，切り替え信号ＲＡＭＺがハイレベル
のときは，ＰチャネルトランジスタＰ４及びＮチャネル
トランジスタＮ４はともにオフするため，外部からの入
力信号ＣＬＫ２，ＡＤＤ２，ＤＩＮ２は無効になる。
ＤＩＮ２は，ＰチャネルトランジスタＰ２のゲートと，
ＮチャネルトランジスタＮ２のゲートとに入力されてい
る。切り替え信号ＲＡＭＺは，Ｐチャネルトランジスタ
Ｐ４に入力されるとともに，インバータ素子ＩＮＶ１を
介してＮチャネルトランジスタＮ４に入力されている。
かかる構成により，切り替え信号ＲＡＭＺがハイレベル
のときは，ＰチャネルトランジスタＰ４及びＮチャネル
トランジスタＮ４はともにオフするため，外部からの入
力信号ＣＬＫ２，ＡＤＤ２，ＤＩＮ２は無効になる。
【００２４】切り替え信号ＲＡＭＺがロウレベルのとき
は，外部からの入力信号ＣＬＫ２，ＡＤＤ２，ＤＩＮ２
と同レベルの信号がＲＡＭ部１２０へ入力されることに
なる。すなわち，外部からの入力信号ＣＬＫ２，ＡＤＤ
２，ＤＩＮ２がハイレベルのときは，Ｎチャネルトラン
ジスタＮ２がオンすることにより，接地されたＮチャネ
ルトランジスタＮ２，Ｎ４の経路が有効となり，インバ
ータ素子ＩＮＶ２を介してハイレベルの信号がＲＡＭ部
１２０へと入力される。また，外部からの入力信号ＣＬ
Ｋ２，ＡＤＤ２，ＤＩＮ２がロウレベルのときは，Ｐチ
ャネルトランジスタＰ２がオンすることにより，電源に
接続されたＰチャネルトランジスタＰ２，Ｐ４の経路が
有効となり，インバータ素子ＩＮＶ２を介してロウレベ
ルの信号がＲＡＭ部１２０へと入力される。
は，外部からの入力信号ＣＬＫ２，ＡＤＤ２，ＤＩＮ２
と同レベルの信号がＲＡＭ部１２０へ入力されることに
なる。すなわち，外部からの入力信号ＣＬＫ２，ＡＤＤ
２，ＤＩＮ２がハイレベルのときは，Ｎチャネルトラン
ジスタＮ２がオンすることにより，接地されたＮチャネ
ルトランジスタＮ２，Ｎ４の経路が有効となり，インバ
ータ素子ＩＮＶ２を介してハイレベルの信号がＲＡＭ部
１２０へと入力される。また，外部からの入力信号ＣＬ
Ｋ２，ＡＤＤ２，ＤＩＮ２がロウレベルのときは，Ｐチ
ャネルトランジスタＰ２がオンすることにより，電源に
接続されたＰチャネルトランジスタＰ２，Ｐ４の経路が
有効となり，インバータ素子ＩＮＶ２を介してロウレベ
ルの信号がＲＡＭ部１２０へと入力される。
【００２５】ＲＡＭ部１２０は，上述のクロック信号Ｃ
ＬＫが入力されるタイミングジェネレータ１２１と，ア
ドレス信号ＡＤＤが入力されるロウ／カラムアドレスバ
ッファ１２２と，データ入力信号ＤＩＮが入力される入
出力バッファ１２３と，メモリセルアレイ１２４と，メ
モリセルアレイ１２４を制御するロウデコーダ１２５，
カラムデコーダ１２６，センスアンプ１２７とから主に
構成されている。ＲＡＭ部１２０の出力信号ＤＯＵＴ
は，入出力バッファ１２３を介してＬＯＧＩＣ部１１０
のコントローラ１１３に入力されている。
ＬＫが入力されるタイミングジェネレータ１２１と，ア
ドレス信号ＡＤＤが入力されるロウ／カラムアドレスバ
ッファ１２２と，データ入力信号ＤＩＮが入力される入
出力バッファ１２３と，メモリセルアレイ１２４と，メ
モリセルアレイ１２４を制御するロウデコーダ１２５，
カラムデコーダ１２６，センスアンプ１２７とから主に
構成されている。ＲＡＭ部１２０の出力信号ＤＯＵＴ
は，入出力バッファ１２３を介してＬＯＧＩＣ部１１０
のコントローラ１１３に入力されている。
【００２６】以上のように，本実施の形態にかかる半導
体記憶装置１００によれば，切り替え信号ＲＡＭＺを変
化させることにより，ＬＯＧＩＣ部１１０からの入力信
号ＣＬＫ１，ＡＤＤ１，ＤＩＮ１と，外部からの入力信
号ＣＬＫ２，ＡＤＤ２，ＤＩＮ２とを切り替えることが
可能である。従って，ＲＡＭ部１２０への入力をＬＯＧ
ＩＣ部１１０から行うという動作に加えて，外部から直
接ＲＡＭ部１２０への入力を行うことができるため，外
部からのテストパターンの入力等が容易となり，さら
に，ＲＡＭ部１２０への初期データのデータ書き込み等
も外部から高速に行うことが可能である。
体記憶装置１００によれば，切り替え信号ＲＡＭＺを変
化させることにより，ＬＯＧＩＣ部１１０からの入力信
号ＣＬＫ１，ＡＤＤ１，ＤＩＮ１と，外部からの入力信
号ＣＬＫ２，ＡＤＤ２，ＤＩＮ２とを切り替えることが
可能である。従って，ＲＡＭ部１２０への入力をＬＯＧ
ＩＣ部１１０から行うという動作に加えて，外部から直
接ＲＡＭ部１２０への入力を行うことができるため，外
部からのテストパターンの入力等が容易となり，さら
に，ＲＡＭ部１２０への初期データのデータ書き込み等
も外部から高速に行うことが可能である。
【００２７】（第２の実施の形態）第２の実施の形態に
かかるＬＲＡＭ２００の構成を，図２〜図４を参照しな
がら説明する。ＬＲＡＭ２００は，図３に示したよう
に，制御手段たるＬＯＧＩＣ部２１０と，記憶手段たる
ＲＡＭ部２２０と，入力切り替え回路２３０とを備えて
いる点で第１の実施の形態にかかるＬＲＡＭ１００と共
通する。これらＬＯＧＩＣ部２１０，ＲＡＭ部２２０，
及び入力切り替え回路２３０については，第１の実施の
形態にかかるＬＲＡＭ１００のＬＯＧＩＣ部１１０，Ｒ
ＡＭ部１２０，及び入力切り替え回路１３０と同様の構
成，接続であるため説明を省略する。
かかるＬＲＡＭ２００の構成を，図２〜図４を参照しな
がら説明する。ＬＲＡＭ２００は，図３に示したよう
に，制御手段たるＬＯＧＩＣ部２１０と，記憶手段たる
ＲＡＭ部２２０と，入力切り替え回路２３０とを備えて
いる点で第１の実施の形態にかかるＬＲＡＭ１００と共
通する。これらＬＯＧＩＣ部２１０，ＲＡＭ部２２０，
及び入力切り替え回路２３０については，第１の実施の
形態にかかるＬＲＡＭ１００のＬＯＧＩＣ部１１０，Ｒ
ＡＭ部１２０，及び入力切り替え回路１３０と同様の構
成，接続であるため説明を省略する。
【００２８】ＬＲＡＭ２００は，さらに出力切り替え回
路２４０を備えている。出力切り替え回路２４０は，Ｌ
ＯＧＩＣ部２１０と，ＲＡＭ部２２０との間に接続さ
れ，切り替え信号ＲＡＭＺに応じて，ＲＡＭ部２２０か
らの出力信号ＤＯＵＴをＬＯＧＩＣ部２１０への出力信
号ＤＯＵＴ１または外部への出力信号ＤＯＵＴ２に切り
替える回路である。
路２４０を備えている。出力切り替え回路２４０は，Ｌ
ＯＧＩＣ部２１０と，ＲＡＭ部２２０との間に接続さ
れ，切り替え信号ＲＡＭＺに応じて，ＲＡＭ部２２０か
らの出力信号ＤＯＵＴをＬＯＧＩＣ部２１０への出力信
号ＤＯＵＴ１または外部への出力信号ＤＯＵＴ２に切り
替える回路である。
【００２９】出力切り替え回路２４０は，図４に示した
ように，ＰチャネルトランジスタＰ５，Ｐ６と，Ｎチャ
ネルトランジスタＮ５，Ｎ６と，インバータ素子ＩＮＶ
３〜ＩＮＶ９と，ＮＡＮＤ素子ＮＡＮＤ１〜ＮＡＮＤ４
とから構成されている。
ように，ＰチャネルトランジスタＰ５，Ｐ６と，Ｎチャ
ネルトランジスタＮ５，Ｎ６と，インバータ素子ＩＮＶ
３〜ＩＮＶ９と，ＮＡＮＤ素子ＮＡＮＤ１〜ＮＡＮＤ４
とから構成されている。
【００３０】ＲＡＭ部２２０からの出力信号ＤＯＵＴ
は，インバータ素子ＩＮＶ３，ＩＮＶ６を介してＮＡＮ
Ｄ素子ＮＡＮＤ１に入力され，また，インバータ素子Ｉ
ＮＶ３を介してＮＡＮＤ素子ＮＡＮＤ２に入力され，ま
た，インバータ素子ＩＮＶ４，ＩＮＶ８を介してＮＡＮ
Ｄ素子ＮＡＮＤ３に入力され，また，インバータ素子Ｉ
ＮＶ４を介してＮＡＮＤ素子ＮＡＮＤ４に入力されてい
る。
は，インバータ素子ＩＮＶ３，ＩＮＶ６を介してＮＡＮ
Ｄ素子ＮＡＮＤ１に入力され，また，インバータ素子Ｉ
ＮＶ３を介してＮＡＮＤ素子ＮＡＮＤ２に入力され，ま
た，インバータ素子ＩＮＶ４，ＩＮＶ８を介してＮＡＮ
Ｄ素子ＮＡＮＤ３に入力され，また，インバータ素子Ｉ
ＮＶ４を介してＮＡＮＤ素子ＮＡＮＤ４に入力されてい
る。
【００３１】ＮＡＮＤ素子ＮＡＮＤ１には，ＲＡＭ部２
２０からの出力信号ＤＯＵＴがインバータＩＮＶ３，Ｉ
ＮＶ６を介して入力されるほか，切り替え信号ＲＡＭ
Ｚ，及び出力イネーブル信号ＤＯＥが入力されている。
ＮＡＮＤ素子ＮＡＮＤ１は，ＲＡＭ部２２０からの出力
信号ＤＯＵＴがハイレベルであり，切り替え信号ＲＡＭ
Ｚがハイレベルであり，出力イネーブル信号ＤＯＥがハ
イレベルであるときロウレベルを出力する。ＮＡＮＤ素
子ＮＡＮＤ１の出力は，ＰチャネルトランジスタＰ５を
介して，出力信号ＤＯＵＴ１として，ＬＯＧＩＣ部２１
０に出力される。
２０からの出力信号ＤＯＵＴがインバータＩＮＶ３，Ｉ
ＮＶ６を介して入力されるほか，切り替え信号ＲＡＭ
Ｚ，及び出力イネーブル信号ＤＯＥが入力されている。
ＮＡＮＤ素子ＮＡＮＤ１は，ＲＡＭ部２２０からの出力
信号ＤＯＵＴがハイレベルであり，切り替え信号ＲＡＭ
Ｚがハイレベルであり，出力イネーブル信号ＤＯＥがハ
イレベルであるときロウレベルを出力する。ＮＡＮＤ素
子ＮＡＮＤ１の出力は，ＰチャネルトランジスタＰ５を
介して，出力信号ＤＯＵＴ１として，ＬＯＧＩＣ部２１
０に出力される。
【００３２】ＮＡＮＤ素子ＮＡＮＤ２には，ＲＡＭ部２
２０からの出力信号ＤＯＵＴがインバータＩＮＶ３を介
して入力されるほか，切り替え信号ＲＡＭＺ，及び出力
イネーブル信号ＤＯＥが入力されている。ＮＡＮＤ素子
ＮＡＮＤ１は，ＲＡＭ部２２０からの出力信号ＤＯＵＴ
がロウレベルであり，切り替え信号ＲＡＭＺがハイレベ
ルであり，出力イネーブル信号ＤＯＥがハイレベルであ
るときロウレベルを出力する。ＮＡＮＤ素子ＮＡＮＤ２
の出力は，インバータ素子ＩＮＶ７を介し，さらに，Ｎ
チャネルトランジスタＮ５を介して，出力信号ＤＯＵＴ
１として，ＬＯＧＩＣ部２１０に出力される。
２０からの出力信号ＤＯＵＴがインバータＩＮＶ３を介
して入力されるほか，切り替え信号ＲＡＭＺ，及び出力
イネーブル信号ＤＯＥが入力されている。ＮＡＮＤ素子
ＮＡＮＤ１は，ＲＡＭ部２２０からの出力信号ＤＯＵＴ
がロウレベルであり，切り替え信号ＲＡＭＺがハイレベ
ルであり，出力イネーブル信号ＤＯＥがハイレベルであ
るときロウレベルを出力する。ＮＡＮＤ素子ＮＡＮＤ２
の出力は，インバータ素子ＩＮＶ７を介し，さらに，Ｎ
チャネルトランジスタＮ５を介して，出力信号ＤＯＵＴ
１として，ＬＯＧＩＣ部２１０に出力される。
【００３３】ＮＡＮＤ素子ＮＡＮＤ３には，ＲＡＭ部２
２０からの出力信号ＤＯＵＴがインバータＩＮＶ４，Ｉ
ＮＶ８を介して入力されるほか，切り替え信号ＲＡＭＺ
がインバータ素子ＩＮＶ５を介して入力され，さらに，
出力イネーブル信号ＤＯＥが入力されている。ＮＡＮＤ
素子ＮＡＮＤ３は，ＲＡＭ部からの出力信号ＤＯＵＴが
ハイレベルであり，切り替え信号ＲＡＭがロウレベルで
あり，出力イネーブル信号ＤＯＥがハイレベルであると
きロウレベルを出力する。ＮＡＮＤ素子ＮＡＮＤ３の出
力は，ＰチャネルトランジスタＰ６を介して，出力信号
ＤＯＵＴ２として，外部に出力される。
２０からの出力信号ＤＯＵＴがインバータＩＮＶ４，Ｉ
ＮＶ８を介して入力されるほか，切り替え信号ＲＡＭＺ
がインバータ素子ＩＮＶ５を介して入力され，さらに，
出力イネーブル信号ＤＯＥが入力されている。ＮＡＮＤ
素子ＮＡＮＤ３は，ＲＡＭ部からの出力信号ＤＯＵＴが
ハイレベルであり，切り替え信号ＲＡＭがロウレベルで
あり，出力イネーブル信号ＤＯＥがハイレベルであると
きロウレベルを出力する。ＮＡＮＤ素子ＮＡＮＤ３の出
力は，ＰチャネルトランジスタＰ６を介して，出力信号
ＤＯＵＴ２として，外部に出力される。
【００３４】ＮＡＮＤ素子ＮＡＮＤ４には，ＲＡＭ部２
２０からの出力信号ＤＯＵＴがインバータＩＮＶ４を介
して入力されるほか，切り替え信号ＲＡＭＺがインバー
タ素子ＩＮＶ５を介して入力され，さらに，出力イネー
ブル信号ＤＯＥが入力されている。ＮＡＮＤ素子ＮＡＮ
Ｄ４は，ＲＡＭ部２２０からの出力信号ＤＯＵＴがロウ
レベルであり，切り替え信号ＲＡＭがロウレベルであ
り，出力イネーブル信号ＤＯＥがハイレベルであるとき
ロウレベルを出力する。ＮＡＮＤ素子ＮＡＮＤ４の出力
は，インバータ素子ＩＮＶ９を介し，さらに，Ｎチャネ
ルトランジスタＮ６を介して，出力信号ＤＯＵＴ２とし
て，外部に出力される。
２０からの出力信号ＤＯＵＴがインバータＩＮＶ４を介
して入力されるほか，切り替え信号ＲＡＭＺがインバー
タ素子ＩＮＶ５を介して入力され，さらに，出力イネー
ブル信号ＤＯＥが入力されている。ＮＡＮＤ素子ＮＡＮ
Ｄ４は，ＲＡＭ部２２０からの出力信号ＤＯＵＴがロウ
レベルであり，切り替え信号ＲＡＭがロウレベルであ
り，出力イネーブル信号ＤＯＥがハイレベルであるとき
ロウレベルを出力する。ＮＡＮＤ素子ＮＡＮＤ４の出力
は，インバータ素子ＩＮＶ９を介し，さらに，Ｎチャネ
ルトランジスタＮ６を介して，出力信号ＤＯＵＴ２とし
て，外部に出力される。
【００３５】ＲＡＭ部２２０からの出力信号ＤＯＵＴを
ＬＯＧＩＣ部２１０へ出力する場合には，切り替え信号
ＲＡＭＺをハイレベルとする。切り替え信号ＲＡＭＺが
ハイレベルになることにより，上述のように，ＲＡＭ部
２２０からの出力信号ＤＯＵＴ，及び出力イネーブル信
号ＤＯＥに応じて，ＰチャネルトランジスタＰ５または
ＮチャネルトランジスタＮ５のいずれかがオンし，ＬＯ
ＧＩＣ部２２０への出力が行われる。このとき，Ｐチャ
ネルトランジスタＰ６及びＮチャネルトランジスタＮ６
は，いずれもオフすることにより，外部への出力は行わ
れない。
ＬＯＧＩＣ部２１０へ出力する場合には，切り替え信号
ＲＡＭＺをハイレベルとする。切り替え信号ＲＡＭＺが
ハイレベルになることにより，上述のように，ＲＡＭ部
２２０からの出力信号ＤＯＵＴ，及び出力イネーブル信
号ＤＯＥに応じて，ＰチャネルトランジスタＰ５または
ＮチャネルトランジスタＮ５のいずれかがオンし，ＬＯ
ＧＩＣ部２２０への出力が行われる。このとき，Ｐチャ
ネルトランジスタＰ６及びＮチャネルトランジスタＮ６
は，いずれもオフすることにより，外部への出力は行わ
れない。
【００３６】ＲＡＭ部２２０からの出力信号ＤＯＵＴを
外部へ出力する場合には，切り替え信号ＲＡＭＺをロウ
レベルにする。切り替え信号ＲＡＭＺがロウレベルにな
ることにより，上述のように，ＲＡＭ部２２０からの出
力信号ＤＯＵＴ，及び出力イネーブル信号ＤＯＥに応じ
て，ＰチャネルトランジスタＰ６またはＮチャネルトラ
ンジスタＮ６のいずれかがオンし，外部への出力が行わ
れる。このとき，ＰチャネルトランジスタＰ５及びＮチ
ャネルトランジスタＮ５は，いずれもオフすることによ
り，ＬＯＧＩＣ部２１０への出力は行われない。
外部へ出力する場合には，切り替え信号ＲＡＭＺをロウ
レベルにする。切り替え信号ＲＡＭＺがロウレベルにな
ることにより，上述のように，ＲＡＭ部２２０からの出
力信号ＤＯＵＴ，及び出力イネーブル信号ＤＯＥに応じ
て，ＰチャネルトランジスタＰ６またはＮチャネルトラ
ンジスタＮ６のいずれかがオンし，外部への出力が行わ
れる。このとき，ＰチャネルトランジスタＰ５及びＮチ
ャネルトランジスタＮ５は，いずれもオフすることによ
り，ＬＯＧＩＣ部２１０への出力は行われない。
【００３７】以上のように本実施の形態にかかるＬＲＡ
Ｍ２００によれば，従来の，ＲＡＭ部２２０への入出力
をＬＯＧＩＣ部２１０から行うという動作に加えて，外
部から直接ＲＡＭ部２２０への入出力を行うことが可能
となるため，ＲＡＭ部２２０単体での試験も可能とな
り，また，ＲＡＭ部２２０への初期データ書き込み，Ｒ
ＡＭ部２２０のデータの直接読み出しなども可能とな
る。
Ｍ２００によれば，従来の，ＲＡＭ部２２０への入出力
をＬＯＧＩＣ部２１０から行うという動作に加えて，外
部から直接ＲＡＭ部２２０への入出力を行うことが可能
となるため，ＲＡＭ部２２０単体での試験も可能とな
り，また，ＲＡＭ部２２０への初期データ書き込み，Ｒ
ＡＭ部２２０のデータの直接読み出しなども可能とな
る。
【００３８】以上，添付図面を参照しながら本発明にか
かる半導体記憶装置の好適な実施形態について説明した
が，本発明はかかる例に限定されない。当業者であれ
ば，特許請求の範囲に記載された技術的思想の範疇内に
おいて各種の変更例または修正例に想到し得ることは明
らかであり，それらについても当然に本発明の技術的範
囲に属するものと了解される。
かる半導体記憶装置の好適な実施形態について説明した
が，本発明はかかる例に限定されない。当業者であれ
ば，特許請求の範囲に記載された技術的思想の範疇内に
おいて各種の変更例または修正例に想到し得ることは明
らかであり，それらについても当然に本発明の技術的範
囲に属するものと了解される。
【００３９】例えば，上記発明の実施の形態では，一の
切り替え信号により，入力切り替え回路と出力切り替え
回路とを制御する場合の一例について説明したが，本発
明はこれに限定されない。入力切り替え回路と出力切り
替え回路とにそれぞれ別個の切り替え信号を伝送する構
成としても同様に本発明は適用可能である。
切り替え信号により，入力切り替え回路と出力切り替え
回路とを制御する場合の一例について説明したが，本発
明はこれに限定されない。入力切り替え回路と出力切り
替え回路とにそれぞれ別個の切り替え信号を伝送する構
成としても同様に本発明は適用可能である。
【００４０】
【発明の効果】以上説明したように，本発明によれば以
下のような優れた効果を奏する。
下のような優れた効果を奏する。
【００４１】請求項１または２に記載の発明によれば，
従来の，記憶手段への入力を制御手段から行うという動
作に加えて，外部から直接記憶手段への入力を行うこと
が可能となるため，外部からのテストパターンの入力等
が容易となり，また，記憶手段への初期データのデータ
書き込み等も外部から高速に行うことが可能となる。
従来の，記憶手段への入力を制御手段から行うという動
作に加えて，外部から直接記憶手段への入力を行うこと
が可能となるため，外部からのテストパターンの入力等
が容易となり，また，記憶手段への初期データのデータ
書き込み等も外部から高速に行うことが可能となる。
【００４２】請求項３または４に記載の発明によれば，
従来の，記憶手段からの出力を制御手段へと行うという
動作に加えて，外部への出力を行うことが可能となるた
め，記憶手段のデータの直接読み出しなども可能とな
る。
従来の，記憶手段からの出力を制御手段へと行うという
動作に加えて，外部への出力を行うことが可能となるた
め，記憶手段のデータの直接読み出しなども可能とな
る。
【００４３】請求項５，６，７または８のいずれかに記
載の発明によれば，従来の，記憶手段への入出力を制御
手段から行うという動作に加えて，外部から直接記憶手
段への入出力を行うことが可能となるため，記憶手段単
体での試験も可能となり，また，記憶手段への初期デー
タ書き込み，記憶手段のデータの直接読み出しなども可
能となる。
載の発明によれば，従来の，記憶手段への入出力を制御
手段から行うという動作に加えて，外部から直接記憶手
段への入出力を行うことが可能となるため，記憶手段単
体での試験も可能となり，また，記憶手段への初期デー
タ書き込み，記憶手段のデータの直接読み出しなども可
能となる。
【図１】本発明の第１の実施の形態にかかるＬＲＡＭの
構成を示す説明図である。
構成を示す説明図である。
【図２】入力切り替え回路を示す説明図である。
【図３】本発明の第２の実施の形態にかかるＬＲＡＭの
構成を示す説明図である。
構成を示す説明図である。
【図４】図３に示すＬＲＡＭに用いられる出力切り替え
回路を示す説明図である。
回路を示す説明図である。
【図５】従来のＬＲＡＭの構成を示す説明図である。
１００ ＬＲＡＭ １１０ ＬＯＧＩＣ部 １１１ ＭＰＵ １１２ メモリ部 １１３ コントローラ １１４ バッファ １２０ ＲＡＭ部 １２１ タイミングジェネレータ １２２ ロウ／カラムアドレスバッファ １２３ 入出力バッファ １２４ メモリセルアレイ １２５ ロウデコーダ １２６ カラムデコーダ １２７ センスアンプ １３０ 入力切り替え回路 ＣＬＫ１ ＬＯＧＩＣ部からのクロック信号 ＡＤＤ１ ＬＯＧＩＣ部からのアドレス信号 ＤＩＮ１ ＬＯＧＩＣ部からのデータ入力信号 ＣＬＫ２ 外部からのクロック信号 ＡＤＤ２ 外部からのアドレス信号 ＤＩＮ２ 外部からのデータ入力信号 ＣＬＫ クロック信号 ＡＤＤ アドレス信号 ＤＩＮ データ入力信号 ＤＯＵＴ ＲＡＭ部からのデータ出力信号 ＣＴＲ ＬＯＧＩＣ部制御信号 ＲＡＭＺ 切り替え信号
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G032 AA01 AA07 AA08 AB01 AD06 AE07 AE10 AE12 AG07 AL00 5B015 HH04 JJ21 KB91 MM07 PP02 PP07 5L106 AA01 DD11 FF01 GG06
Claims (8)
- 【請求項１】 半導体記憶装置において：記憶手段と；
前記記憶手段との間で信号の入出力が行われる制御手段
と；切り替え信号に応じて，前記制御手段から前記記憶
手段への入力信号と，外部から前記記憶手段への入力信
号との切り替えを行う入力切り替え回路と；を備えたこ
とを特徴とする，半導体記憶装置。 - 【請求項２】 前記入力切り替え回路は，前記記憶手段
と前記制御手段との間に介装されることを特徴とする，
請求項１に記載の半導体記憶装置。 - 【請求項３】 半導体記憶装置において：記憶手段と；
前記記憶手段との間で信号の入出力が行われる制御手段
と；切り替え信号に応じて，前記記憶手段から前記制御
手段への出力信号と，前記記憶手段から外部への出力信
号との切り替えを行う出力切り替え回路と；を備えたこ
とを特徴とする，半導体記憶装置。 - 【請求項４】 前記出力切り替え回路は，前記記憶手段
と前記制御手段との間に介装されることを特徴とする，
請求項３に記載の半導体記憶装置。 - 【請求項５】 半導体記憶装置において：記憶手段と；
前記記憶手段との間で信号の入出力が行われる制御手段
と；第１の切り替え信号に応じて，前記制御手段から前
記記憶手段への入力信号と，外部から前記記憶手段への
入力信号との切り替えを行う入力切り替え回路と；第２
の切り替え信号に応じて，前記記憶手段から前記制御手
段への出力信号と，前記記憶手段から外部への出力信号
との切り替えを行う出力切り替え回路と；を備えたこと
を特徴とする，半導体記憶装置。 - 【請求項６】 前記入力切り替え回路は，前記記憶手段
と前記制御手段との間に介装されることを特徴とする，
請求項５に記載の半導体記憶装置。 - 【請求項７】 前記出力切り替え回路は，前記記憶手段
と前記制御手段との間に介装されることを特徴とする，
請求項５または６に記載の半導体記憶装置。 - 【請求項８】 前記第１の切り替え信号と前記第２の切
り替え信号とは，同一の入出力切り替え信号であること
を特徴とする，請求項５，６または７のいずれかに記載
の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10240553A JP2000076899A (ja) | 1998-08-26 | 1998-08-26 | 半導体記憶装置 |
| US09/301,543 US6463558B1 (en) | 1998-08-26 | 1999-04-29 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10240553A JP2000076899A (ja) | 1998-08-26 | 1998-08-26 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000076899A true JP2000076899A (ja) | 2000-03-14 |
Family
ID=17061251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10240553A Withdrawn JP2000076899A (ja) | 1998-08-26 | 1998-08-26 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6463558B1 (ja) |
| JP (1) | JP2000076899A (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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