JP2000306381A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
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- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 データのライト動作時にはリード用データバ
ス上にリード専用の検出電流が流れないようにする。 【解決手段】 メモリセルへのライト動作時に、アドレ
スに基づき選択されたセンスアンプ３１を介してリード
データバスアンプ（Ｓ／Ｂ）３３の高電位電源Ｖiiから
リード制御部４１のグランド側にリード検出電流が流れ
る経路を遮断する遮断手段として、ブロック選択信号と
ライト状態信号との論理をとることにより、ライト状態
信号が活性化されたときにリード制御部４１の電位をＳ
／Ｂ３３側と同じ電源電位にする論理回路４２，４３を
設けることで、データのライト動作時には不要なリード
検出電流が流れないようにして、ライト動作時における
消費電流を抑えることができるようにする。
ス上にリード専用の検出電流が流れないようにする。 【解決手段】 メモリセルへのライト動作時に、アドレ
スに基づき選択されたセンスアンプ３１を介してリード
データバスアンプ（Ｓ／Ｂ）３３の高電位電源Ｖiiから
リード制御部４１のグランド側にリード検出電流が流れ
る経路を遮断する遮断手段として、ブロック選択信号と
ライト状態信号との論理をとることにより、ライト状態
信号が活性化されたときにリード制御部４１の電位をＳ
／Ｂ３３側と同じ電源電位にする論理回路４２，４３を
設けることで、データのライト動作時には不要なリード
検出電流が流れないようにして、ライト動作時における
消費電流を抑えることができるようにする。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に、選択されたメモリセルのデータをビット線に
電圧として読み出し、その読み出した電圧を電流に変換
するセンスアンプと、電流を流すことによりデータを増
幅する電流検出型のリードデータバスアンプ（センスバ
ッファ、Ｓ／Ｂ）とを有する半導体記憶装置に用いて好
適なものである。
し、特に、選択されたメモリセルのデータをビット線に
電圧として読み出し、その読み出した電圧を電流に変換
するセンスアンプと、電流を流すことによりデータを増
幅する電流検出型のリードデータバスアンプ（センスバ
ッファ、Ｓ／Ｂ）とを有する半導体記憶装置に用いて好
適なものである。
【０００２】
【従来の技術】図９に、半導体記憶装置の代表的な例で
あるＤＲＡＭの構成を示す。図９（ａ）に示すように、
１チップ２５６Ｍ（メガ）のＤＲＡＭ１は、６４Ｍブロ
ック２をチップ上に４個備え、個々の６４Ｍブロック２
は、４系統のバンク（Ｂａｎｋ０〜Ｂａｎｋ３）に分け
られている。図９（ｂ）は、１つのバンク内の構成を示
したものである。１つのバンク内には、ロウ（行）方向
に８個のメモリセルアレイ３を備えたブロック４が、コ
ラム（列）方向に１６個分備えられている。
あるＤＲＡＭの構成を示す。図９（ａ）に示すように、
１チップ２５６Ｍ（メガ）のＤＲＡＭ１は、６４Ｍブロ
ック２をチップ上に４個備え、個々の６４Ｍブロック２
は、４系統のバンク（Ｂａｎｋ０〜Ｂａｎｋ３）に分け
られている。図９（ｂ）は、１つのバンク内の構成を示
したものである。１つのバンク内には、ロウ（行）方向
に８個のメモリセルアレイ３を備えたブロック４が、コ
ラム（列）方向に１６個分備えられている。
【０００３】図９（ｃ）は、１つのブロック４内の構成
を示したものである。ブロック４内の各メモリセルアレ
イ３の上下には、複数のセンスアンプ（Ｓ／Ａｓ５）が
夫々備えられる（例えば、１つのＳ／Ａｓ５内に４個の
センスアンプが設けられる）。また、図９（ｂ）に示す
ように、バンク内の最終行には、例えば４個のセンスバ
ッファ（Ｓ／Ｂ）から成るセカンダリアンプ（ＡＭＰ
ｓ）６が各列ごとに備えられる。
を示したものである。ブロック４内の各メモリセルアレ
イ３の上下には、複数のセンスアンプ（Ｓ／Ａｓ５）が
夫々備えられる（例えば、１つのＳ／Ａｓ５内に４個の
センスアンプが設けられる）。また、図９（ｂ）に示す
ように、バンク内の最終行には、例えば４個のセンスバ
ッファ（Ｓ／Ｂ）から成るセカンダリアンプ（ＡＭＰ
ｓ）６が各列ごとに備えられる。
【０００４】上記バンク内には、互いに直交する複数の
ワード線とビット線とが配線されており、これらの各交
差部に設けられた複数のメモリセルによってメモリセル
アレイ３が構成される。例えば、データ読み出し時にお
いて、外部より入力されたアドレスによって何れかのワ
ード線とビット線の組が選択されると、その選択したワ
ード線とビット線の交差部に設けられたメモリセルのデ
ータが微小な電圧としてビット線上に読み出される。そ
して、それがセンスアンプ５ａで増幅された後、更にセ
カンダリアンプ６で増幅されて外部に出力される。
ワード線とビット線とが配線されており、これらの各交
差部に設けられた複数のメモリセルによってメモリセル
アレイ３が構成される。例えば、データ読み出し時にお
いて、外部より入力されたアドレスによって何れかのワ
ード線とビット線の組が選択されると、その選択したワ
ード線とビット線の交差部に設けられたメモリセルのデ
ータが微小な電圧としてビット線上に読み出される。そ
して、それがセンスアンプ５ａで増幅された後、更にセ
カンダリアンプ６で増幅されて外部に出力される。
【０００５】なお、ワード線の選択は、入力されたアド
レスをメインワードデコーダ（ＭＷ／Ｄｓ）とサブワー
ドデコーダ（ＳＷ／Ｄｓ）でデコードした信号に基づい
て行われ、コラム線の選択は、入力されたアドレスをコ
ラムデコーダ（Ｃ／Ｄｓ）でデコードした信号に基づい
て行われる。また、動作するセンスアンプ５は、アドレ
スに基づきリード制御部（rclrgen ）により生成された
リードイネーブル信号rclex に基づいて選択される。
レスをメインワードデコーダ（ＭＷ／Ｄｓ）とサブワー
ドデコーダ（ＳＷ／Ｄｓ）でデコードした信号に基づい
て行われ、コラム線の選択は、入力されたアドレスをコ
ラムデコーダ（Ｃ／Ｄｓ）でデコードした信号に基づい
て行われる。また、動作するセンスアンプ５は、アドレ
スに基づきリード制御部（rclrgen ）により生成された
リードイネーブル信号rclex に基づいて選択される。
【０００６】図９（ｃ）に示すように、上記センスアン
プ５ａは、ビット線ＢＬ，／ＢＬ（／は反転信号である
ことを示す）をｎチャネルトランジスタのゲートで受け
るダイレクト型センスアンプである。すなわち、ビット
線ＢＬ，／ＢＬは、２つのｎチャネルトランジスタ７の
ゲートに各々接続される。各トランジスタ７のソースも
しくはドレインは、コラム線ＣＬの選択を行うためのｎ
チャネルトランジスタ８を介してリード用データバスRL
DBX ，RLDBZ に接続される。また、各ｎチャネルトラン
ジスタ７のドレインもしくはソースには、リードイネー
ブル信号rclexが入力される。
プ５ａは、ビット線ＢＬ，／ＢＬ（／は反転信号である
ことを示す）をｎチャネルトランジスタのゲートで受け
るダイレクト型センスアンプである。すなわち、ビット
線ＢＬ，／ＢＬは、２つのｎチャネルトランジスタ７の
ゲートに各々接続される。各トランジスタ７のソースも
しくはドレインは、コラム線ＣＬの選択を行うためのｎ
チャネルトランジスタ８を介してリード用データバスRL
DBX ，RLDBZ に接続される。また、各ｎチャネルトラン
ジスタ７のドレインもしくはソースには、リードイネー
ブル信号rclexが入力される。
【０００７】スタンバイ状態（プリチャージ状態）で
は、リードイネーブル信号rclex は“Ｈ”であり、各ｎ
チャネルトランジスタ７はＯＦＦとなっているため、リ
ード用データバスRLDBX ，RLDBZ にリード検出電流は流
れない。これに対して、リードイネーブル信号rclex が
“Ｌ”になると、コラムアドレスで選択されたビット線
対ＢＬ，／ＢＬの電圧差に応じてｎチャネルトランジス
タ７の高電位側に多くの電流が流れる。増幅部１１によ
り、このビット線対ＢＬ，／ＢＬの振幅に応じた電流差
を検出して増幅が行われることで、リード用データバス
RLDBX ，RLDBZ にリード検出電流が流れる。
は、リードイネーブル信号rclex は“Ｈ”であり、各ｎ
チャネルトランジスタ７はＯＦＦとなっているため、リ
ード用データバスRLDBX ，RLDBZ にリード検出電流は流
れない。これに対して、リードイネーブル信号rclex が
“Ｌ”になると、コラムアドレスで選択されたビット線
対ＢＬ，／ＢＬの電圧差に応じてｎチャネルトランジス
タ７の高電位側に多くの電流が流れる。増幅部１１によ
り、このビット線対ＢＬ，／ＢＬの振幅に応じた電流差
を検出して増幅が行われることで、リード用データバス
RLDBX ，RLDBZ にリード検出電流が流れる。
【０００８】一方、データ書き込みの場合は、上記コラ
ム線ＣＬの選択を行うためのｎチャネルトランジスタ９
がＯＮになるとともに、ライト用コラム線ＷＣＬを選択
するためのｎチャネルトランジスタ１０がＯＮになり、
ライト用データバスWLDBX ，WLDBZ から入力されたデー
タがビット線対ＢＬ，／ＢＬ上に伝達される。そして、
このビット線対ＢＬ，／ＢＬと図示しないワード線との
交点に当たるメモリセルにデータが書き込まれる。
ム線ＣＬの選択を行うためのｎチャネルトランジスタ９
がＯＮになるとともに、ライト用コラム線ＷＣＬを選択
するためのｎチャネルトランジスタ１０がＯＮになり、
ライト用データバスWLDBX ，WLDBZ から入力されたデー
タがビット線対ＢＬ，／ＢＬ上に伝達される。そして、
このビット線対ＢＬ，／ＢＬと図示しないワード線との
交点に当たるメモリセルにデータが書き込まれる。
【０００９】このような構成のＤＲＡＭなどに代表され
る半導体記憶装置では、近年、低電圧のもとで高速に動
作することが要求されている。この低電圧化に伴い、リ
ードデータバスアンプとして機能するセンスバッファ
（Ｓ／Ｂ）は、電圧差を検出して増幅する従来の電圧検
出型よりも、僅かでも電流差があればそれを検出して増
幅可能な検出感度の高い電流検出型のＳ／Ｂが採用され
るようになってきた。
る半導体記憶装置では、近年、低電圧のもとで高速に動
作することが要求されている。この低電圧化に伴い、リ
ードデータバスアンプとして機能するセンスバッファ
（Ｓ／Ｂ）は、電圧差を検出して増幅する従来の電圧検
出型よりも、僅かでも電流差があればそれを検出して増
幅可能な検出感度の高い電流検出型のＳ／Ｂが採用され
るようになってきた。
【００１０】上記電流検出型のＳ／Ｂは、例えば図１０
のように構成される。図１０において、２つのリード信
号入力端子rgdbx ，rgdbz には、それぞれ図９（ｃ）に
示した２本のリード用データバスRLDBX ，RLDBZ が接続
され、ビット線対ＢＬ，／ＢＬを介してメモリセルから
読み出された信号が供給される。
のように構成される。図１０において、２つのリード信
号入力端子rgdbx ，rgdbz には、それぞれ図９（ｃ）に
示した２本のリード用データバスRLDBX ，RLDBZ が接続
され、ビット線対ＢＬ，／ＢＬを介してメモリセルから
読み出された信号が供給される。
【００１１】このリード信号入力端子rgdbx ，rgdbz が
ドレインに接続された２つのｐチャネルトランジスタ２
１，２２は、ソースが高電位電源Ｖiiに接続されるとと
もに、ゲートが接地されることにより、常にＯＮの状態
となり、電流Ｉを供給する定電流源として機能する。
ドレインに接続された２つのｐチャネルトランジスタ２
１，２２は、ソースが高電位電源Ｖiiに接続されるとと
もに、ゲートが接地されることにより、常にＯＮの状態
となり、電流Ｉを供給する定電流源として機能する。
【００１２】一方、アンプ活性化信号入力端子sbezに
は、リード時に“Ｈ”、ライト時に“Ｌ”となるアンプ
活性化信号が入力されている。リード時においてこのア
ンプ活性化信号が“Ｈ”となって当該Ｓ／Ｂが選択され
ると、ビット線対ＢＬ，／ＢＬの振幅に基づく電位差に
応じて、一方のｐチャネルトランジスタ２１側から増幅
部２３に入力される電流Ｉ−ＩD と、他方のｐチャネル
トランジスタ２２側から増幅部２３に入力される電流Ｉ
−ＩD ′との間で電流差を生じる。
は、リード時に“Ｈ”、ライト時に“Ｌ”となるアンプ
活性化信号が入力されている。リード時においてこのア
ンプ活性化信号が“Ｈ”となって当該Ｓ／Ｂが選択され
ると、ビット線対ＢＬ，／ＢＬの振幅に基づく電位差に
応じて、一方のｐチャネルトランジスタ２１側から増幅
部２３に入力される電流Ｉ−ＩD と、他方のｐチャネル
トランジスタ２２側から増幅部２３に入力される電流Ｉ
−ＩD ′との間で電流差を生じる。
【００１３】増幅部２３は、この電流差を増幅して、イ
ンバータ２４，２５を介して出力端子rdbzから出力す
る。なお、この増幅部２３は、図１０に示すように、複
数のｐチャネルトランジスタと複数のｎチャネルトラン
ジスタとを適当に接続することによって構成されたもの
であり、これ自体は公知の構成で実現できる。また、こ
こでは１つの出力端子rdbzから増幅したリード検出信号
を単相で出力しているが、インバータ２６の先にもう１
つの出力端子を設けても良い。
ンバータ２４，２５を介して出力端子rdbzから出力す
る。なお、この増幅部２３は、図１０に示すように、複
数のｐチャネルトランジスタと複数のｎチャネルトラン
ジスタとを適当に接続することによって構成されたもの
であり、これ自体は公知の構成で実現できる。また、こ
こでは１つの出力端子rdbzから増幅したリード検出信号
を単相で出力しているが、インバータ２６の先にもう１
つの出力端子を設けても良い。
【００１４】図１１は、上記図９に示したセンスアンプ
の動作を更に詳しく説明するための図である。なお、図
１１において、図９に示した構成要素と同じ構成要素に
は同一の符号を付している。図１１に示される２つのＳ
／Ａ３１，３２は、図９（ｃ）に示したように、或るメ
モリセルアレイ３の上下に夫々設けられるセンスアンプ
である。
の動作を更に詳しく説明するための図である。なお、図
１１において、図９に示した構成要素と同じ構成要素に
は同一の符号を付している。図１１に示される２つのＳ
／Ａ３１，３２は、図９（ｃ）に示したように、或るメ
モリセルアレイ３の上下に夫々設けられるセンスアンプ
である。
【００１５】Ｓ／Ｂ３３は、上記図１０に示した構成を
有するものであり、リード用データバスRGDBX ，RGDBZ
およびRLDBX ，RLDBZ を介してＳ／Ａ３１，３２（コラ
ム線ＣＬ選択用のｎチャネルトランジスタ８）に接続さ
れる。また、Ｗ／Ａ３４は、データ書き込み時に信号の
増幅を行うライトアンプであり、ライト用データバスWG
DBX ，WGDBZ およびWLDBX ，WLDBZ を介してＳ／Ａ３
１，３２（コラム線ＣＬ選択用のｎチャネルトランジス
タ９）に接続される。
有するものであり、リード用データバスRGDBX ，RGDBZ
およびRLDBX ，RLDBZ を介してＳ／Ａ３１，３２（コラ
ム線ＣＬ選択用のｎチャネルトランジスタ８）に接続さ
れる。また、Ｗ／Ａ３４は、データ書き込み時に信号の
増幅を行うライトアンプであり、ライト用データバスWG
DBX ，WGDBZ およびWLDBX ，WLDBZ を介してＳ／Ａ３
１，３２（コラム線ＣＬ選択用のｎチャネルトランジス
タ９）に接続される。
【００１６】ところで、外部よりＤＲＡＭに入力される
図示しないアドレスは、同一のアドレス端子からロウ
（行）アドレスとコラム（列）アドレスとが時分割で入
力される。このうち、ロウアドレスはロウデコーダ（ワ
ードデコーダ）３５でデコードされ、図９（ｂ）に示し
た何れかのブロックを選択するためのブロック選択信号
として供給される。
図示しないアドレスは、同一のアドレス端子からロウ
（行）アドレスとコラム（列）アドレスとが時分割で入
力される。このうち、ロウアドレスはロウデコーダ（ワ
ードデコーダ）３５でデコードされ、図９（ｂ）に示し
た何れかのブロックを選択するためのブロック選択信号
として供給される。
【００１７】このブロック選択信号は、センスアンプを
活性化させるためのセンスアンプ活性化信号として各Ｓ
／Ａ３１，３２に供給されるとともに、後述するリード
制御部３７およびライト制御部３８にも供給される。な
お、図１１の例では、ブロック選択信号（センスアンプ
活性化信号）により一方のＳ／Ａ３１が活性化され、も
う一方のＳ／Ａ３２は非活性のままとなっている様子を
示している。
活性化させるためのセンスアンプ活性化信号として各Ｓ
／Ａ３１，３２に供給されるとともに、後述するリード
制御部３７およびライト制御部３８にも供給される。な
お、図１１の例では、ブロック選択信号（センスアンプ
活性化信号）により一方のＳ／Ａ３１が活性化され、も
う一方のＳ／Ａ３２は非活性のままとなっている様子を
示している。
【００１８】また、コラムアドレスはコラムデコーダ３
６でデコードされ、各Ｓ／Ａ３１，３２内のｎチャネル
トランジスタ８，９に供給され、そのＯＮ／ＯＦＦが制
御される。これにより、ブロック選択信号により選択さ
れたブロックとコラム選択信号により選択されたコラム
との交点に当たるセンスアンプが選択され、対応するメ
モリセルに対してデータの読み出しあるいは書き込みが
行われる。
６でデコードされ、各Ｓ／Ａ３１，３２内のｎチャネル
トランジスタ８，９に供給され、そのＯＮ／ＯＦＦが制
御される。これにより、ブロック選択信号により選択さ
れたブロックとコラム選択信号により選択されたコラム
との交点に当たるセンスアンプが選択され、対応するメ
モリセルに対してデータの読み出しあるいは書き込みが
行われる。
【００１９】リード制御部３７は、ｐチャネルトランジ
スタ３９とｎチャネルトランジスタ４０とを従属接続し
て互いにゲートどうしを接続するとともに、各トランジ
スタ３９，４０をそれぞれ高電位電源Ｖiiおよびグラン
ドに接続したＣＭＯＳ構造を有している。各トランジス
タ３９，４０に共通のゲートには、上述のブロック選択
信号が供給される。また、各トランジスタ３９，４０が
共通に接続されたドレインからは、リードイネーブル信
号rclex が出力される。
スタ３９とｎチャネルトランジスタ４０とを従属接続し
て互いにゲートどうしを接続するとともに、各トランジ
スタ３９，４０をそれぞれ高電位電源Ｖiiおよびグラン
ドに接続したＣＭＯＳ構造を有している。各トランジス
タ３９，４０に共通のゲートには、上述のブロック選択
信号が供給される。また、各トランジスタ３９，４０が
共通に接続されたドレインからは、リードイネーブル信
号rclex が出力される。
【００２０】データのリード時において、リード制御部
３７に供給されるブロック選択信号が“Ｈ”になると、
リード制御部３７内のｐチャネルトランジスタ３９がＯ
ＦＦ、ｎチャネルトランジスタ４０がＯＮとなるため、
リードイネーブル信号rclexが“Ｌ”になる。これによ
り、図１１の太線で示したように、電流検出型のＳ／Ｂ
３３は、これに接続された高電位電源Ｖiiからリード制
御部３７のグランド方向に向かってリード検出電流を流
し、それを増幅する。
３７に供給されるブロック選択信号が“Ｈ”になると、
リード制御部３７内のｐチャネルトランジスタ３９がＯ
ＦＦ、ｎチャネルトランジスタ４０がＯＮとなるため、
リードイネーブル信号rclexが“Ｌ”になる。これによ
り、図１１の太線で示したように、電流検出型のＳ／Ｂ
３３は、これに接続された高電位電源Ｖiiからリード制
御部３７のグランド方向に向かってリード検出電流を流
し、それを増幅する。
【００２１】一方、スタンバイ状態（プリチャージ状
態）のときは、ブロック選択信号が“Ｌ”となり、ｐチ
ャネルトランジスタ３９とｎチャネルトランジスタ４０
のＯＮ／ＯＦＦが先程とは逆になるので、上述のような
リード検出電流は流れない。
態）のときは、ブロック選択信号が“Ｌ”となり、ｐチ
ャネルトランジスタ３９とｎチャネルトランジスタ４０
のＯＮ／ＯＦＦが先程とは逆になるので、上述のような
リード検出電流は流れない。
【００２２】また、ライト制御部３８は、ブロック選択
信号およびライト状態信号に基づいて、ブロック選択信
号により選択されたブロック内のメモリセルに対して、
データの書き込みを行うか否かを制御する。すなわち、
ライト状態信号は、リード時には“Ｌ”、ライト時には
“Ｈ”となる信号であり、ライト制御部３８に与えられ
るライト状態信号が“Ｈ”となることにより、ライト用
コラム線ＷＣＬを選択するためのｎチャネルトランジス
タ１０がＯＮになる。さらに、ブロック選択信号とコラ
ム選択信号により選択されたＳ／Ａ３１のｎチャネルト
ランジスタ９がＯＮとなることにより、このＳ／Ａ３１
を用いてライト用データバスWGDBX ，WGDBZ およびWLDB
X ，WLDBZ からデータの書き込みが行われる。
信号およびライト状態信号に基づいて、ブロック選択信
号により選択されたブロック内のメモリセルに対して、
データの書き込みを行うか否かを制御する。すなわち、
ライト状態信号は、リード時には“Ｌ”、ライト時には
“Ｈ”となる信号であり、ライト制御部３８に与えられ
るライト状態信号が“Ｈ”となることにより、ライト用
コラム線ＷＣＬを選択するためのｎチャネルトランジス
タ１０がＯＮになる。さらに、ブロック選択信号とコラ
ム選択信号により選択されたＳ／Ａ３１のｎチャネルト
ランジスタ９がＯＮとなることにより、このＳ／Ａ３１
を用いてライト用データバスWGDBX ，WGDBZ およびWLDB
X ，WLDBZ からデータの書き込みが行われる。
【００２３】
【発明が解決しようとする課題】上記従来の技術では、
リード制御部３７は、その内部の各トランジスタ３９，
４０のＯＮ／ＯＦＦ制御をブロック選択信号に基づいて
行っている。しかしながら、このブロック選択信号は、
データのリード時にもライト時にも同様に与えられるも
のであるため、選択されたブロックにおいては、リード
時だけでなく、ライト時にもリードイネーブル信号rcle
x が“Ｌ”となる。一方、リード用データバスRGDBX ，
RGDBZ およびRLDBX ，RLDBZ は、アンプを使用しないス
タンバイ状態では“Ｈ”側にプリチャージされている。
リード制御部３７は、その内部の各トランジスタ３９，
４０のＯＮ／ＯＦＦ制御をブロック選択信号に基づいて
行っている。しかしながら、このブロック選択信号は、
データのリード時にもライト時にも同様に与えられるも
のであるため、選択されたブロックにおいては、リード
時だけでなく、ライト時にもリードイネーブル信号rcle
x が“Ｌ”となる。一方、リード用データバスRGDBX ，
RGDBZ およびRLDBX ，RLDBZ は、アンプを使用しないス
タンバイ状態では“Ｈ”側にプリチャージされている。
【００２４】そのため、ライト動作時であるにもかかわ
らず、リード用データバスRGDBX ，RGDBZ およびRLDBX
，RLDBZ 上をＳ／Ｂ３３からリード制御部３７の方向
に電流が流れてしまい、ライト動作時における消費電流
が増大してしまうという問題があった。また、ライト動
作時には本来不要なリード検出電流が流れてしまうこと
によって、ライト検出電流に影響を与え、誤動作を起こ
すことがあるという問題もあった。
らず、リード用データバスRGDBX ，RGDBZ およびRLDBX
，RLDBZ 上をＳ／Ｂ３３からリード制御部３７の方向
に電流が流れてしまい、ライト動作時における消費電流
が増大してしまうという問題があった。また、ライト動
作時には本来不要なリード検出電流が流れてしまうこと
によって、ライト検出電流に影響を与え、誤動作を起こ
すことがあるという問題もあった。
【００２５】なお、上記図１１では、Ｓ／Ｂ３３の高電
位電源Ｖiiからリード制御部３７のグランド電位にリー
ド検出電流が流れる例を示したが、これとは逆に、図１
２に示すように、リード制御部３７の高電位電源Ｖiiか
らＳ／Ｂ３３′のグランド電位にリード検出電流が流れ
るようにＤＲＡＭを構成する場合もある。
位電源Ｖiiからリード制御部３７のグランド電位にリー
ド検出電流が流れる例を示したが、これとは逆に、図１
２に示すように、リード制御部３７の高電位電源Ｖiiか
らＳ／Ｂ３３′のグランド電位にリード検出電流が流れ
るようにＤＲＡＭを構成する場合もある。
【００２６】図１２の例は、図１１のＳ／Ａ３１，３２
内で用いられていたｎチャネルトランジスタ７〜１０を
全てｐチャネルトランジスタ７′〜１０′に変えたもの
である。また、図１２の例では、ブロック選択信号、ラ
イト状態信号、Ｓ／Ｂ活性化信号は、図１１の場合と極
性が異なり、活性状態のときに“Ｌ”、非活性状態のと
きに“Ｈ”となる。
内で用いられていたｎチャネルトランジスタ７〜１０を
全てｐチャネルトランジスタ７′〜１０′に変えたもの
である。また、図１２の例では、ブロック選択信号、ラ
イト状態信号、Ｓ／Ｂ活性化信号は、図１１の場合と極
性が異なり、活性状態のときに“Ｌ”、非活性状態のと
きに“Ｈ”となる。
【００２７】また、図１１と図１２では、リード用デー
タバスのRLDBX とRLDBZ 、RGDBX とRGDBZ がそれぞれ入
れ替わっている。さらに、図１１のリードイネーブル信
号rclex が、図１２では極性が逆のリードイネーブル信
号rclez となっている。なお、信号名の最後尾の「x 」
は活性状態のときに“Ｌ”となる信号を表し、「z 」は
活性状態のときに“Ｈ”となる信号を表している。
タバスのRLDBX とRLDBZ 、RGDBX とRGDBZ がそれぞれ入
れ替わっている。さらに、図１１のリードイネーブル信
号rclex が、図１２では極性が逆のリードイネーブル信
号rclez となっている。なお、信号名の最後尾の「x 」
は活性状態のときに“Ｌ”となる信号を表し、「z 」は
活性状態のときに“Ｈ”となる信号を表している。
【００２８】このように構成した場合は、Ｓ／Ｂ３３′
は、図１３のように構成される。この図１３において、
図１０と対応する構成要素には同じ番号に「′」の記号
を付けて表している。図１３の例では、ｎチャネルトラ
ンジスタ２１′，２２′と増幅部２３′内の各ｐチャネ
ルトランジスタおよびｎチャネルトランジスタに関し
て、これらに接続する高電位電源Ｖiiとグランド電位と
を図１０の場合と全て逆にするとともに、Ｓ／Ｂ活性化
信号をsbezからsbexに変えている。
は、図１３のように構成される。この図１３において、
図１０と対応する構成要素には同じ番号に「′」の記号
を付けて表している。図１３の例では、ｎチャネルトラ
ンジスタ２１′，２２′と増幅部２３′内の各ｐチャネ
ルトランジスタおよびｎチャネルトランジスタに関し
て、これらに接続する高電位電源Ｖiiとグランド電位と
を図１０の場合と全て逆にするとともに、Ｓ／Ｂ活性化
信号をsbezからsbexに変えている。
【００２９】この図１２および図１３のように構成した
場合も、図１２中に太線で示したように、ライト動作時
であるにもかかわらず、リード用データバスRGDBX ，RG
DBZおよびRLDBX ，RLDBZ 上をリード制御部３７からＳ
／Ｂ３３′の方向に電流が流れてしまい、ライト動作時
における消費電流が増大してしまうという問題があっ
た。
場合も、図１２中に太線で示したように、ライト動作時
であるにもかかわらず、リード用データバスRGDBX ，RG
DBZおよびRLDBX ，RLDBZ 上をリード制御部３７からＳ
／Ｂ３３′の方向に電流が流れてしまい、ライト動作時
における消費電流が増大してしまうという問題があっ
た。
【００３０】本発明は、このような問題を解決するため
に成されたものであり、ライト動作時にはリード用デー
タバス上にリード専用の検出電流が流れないようにする
ことを目的とする。
に成されたものであり、ライト動作時にはリード用デー
タバス上にリード専用の検出電流が流れないようにする
ことを目的とする。
【００３１】
【課題を解決するための手段】本発明の半導体記憶装置
は、選択されたメモリセルのデータを増幅するセンスア
ンプおよびバスアンプを有する半導体記憶装置であっ
て、上記メモリセルへのデータのライト動作時に、アド
レスに基づき選択されたセンスアンプおよびバスアンプ
を介してリード検出電流が流れる経路を遮断する遮断手
段を備えたことを特徴とする。
は、選択されたメモリセルのデータを増幅するセンスア
ンプおよびバスアンプを有する半導体記憶装置であっ
て、上記メモリセルへのデータのライト動作時に、アド
レスに基づき選択されたセンスアンプおよびバスアンプ
を介してリード検出電流が流れる経路を遮断する遮断手
段を備えたことを特徴とする。
【００３２】上記遮断手段は、例えば、アドレスに基づ
き生成された選択信号とライト状態信号との論理をとる
ことにより、上記ライト状態信号が活性化されたときに
上記センスアンプを動作させるイネーブル信号発生回路
側の電位を上記バスアンプ側の電位と同電位にする手段
を備える。
き生成された選択信号とライト状態信号との論理をとる
ことにより、上記ライト状態信号が活性化されたときに
上記センスアンプを動作させるイネーブル信号発生回路
側の電位を上記バスアンプ側の電位と同電位にする手段
を備える。
【００３３】また、本発明の他の態様では、上記遮断手
段は、上記アドレスに基づき生成された選択信号とライ
ト状態信号との論理をとることにより、上記ライト状態
信号が活性化されたときに上記センスアンプを動作させ
るイネーブル信号発生回路の接続を開放する手段を備え
る。
段は、上記アドレスに基づき生成された選択信号とライ
ト状態信号との論理をとることにより、上記ライト状態
信号が活性化されたときに上記センスアンプを動作させ
るイネーブル信号発生回路の接続を開放する手段を備え
る。
【００３４】また、本発明のその他の態様では、上記遮
断手段は、ライト状態信号に応じてオン／オフし、上記
ライト状態信号が活性化されたときに上記バスアンプの
接続を開放するスイッチ手段、あるいは、上記バスアン
プの活性化信号の反転信号に応じてオン／オフし、上記
バスアンプ活性化信号が活性化されたときに上記バスア
ンプの接続を開放するスイッチ手段を備える。
断手段は、ライト状態信号に応じてオン／オフし、上記
ライト状態信号が活性化されたときに上記バスアンプの
接続を開放するスイッチ手段、あるいは、上記バスアン
プの活性化信号の反転信号に応じてオン／オフし、上記
バスアンプ活性化信号が活性化されたときに上記バスア
ンプの接続を開放するスイッチ手段を備える。
【００３５】上記のように構成した本発明によれば、メ
モリセルへのデータのライト動作時には、アドレスに基
づき選択されたセンスアンプおよびバスアンプを介して
リード検出電流が流れる経路が遮断されるので、ライト
動作時にはライト用の検出電流だけが流れ、ライト動作
に不要なリード専用の検出電流は流れないようにするこ
とが可能となる。
モリセルへのデータのライト動作時には、アドレスに基
づき選択されたセンスアンプおよびバスアンプを介して
リード検出電流が流れる経路が遮断されるので、ライト
動作時にはライト用の検出電流だけが流れ、ライト動作
に不要なリード専用の検出電流は流れないようにするこ
とが可能となる。
【００３６】
【発明の実施の形態】以下、本発明の一実施形態を図面
に基づいて説明する。 （第１の実施形態）図１は、第１の実施形態による半導
体記憶装置の一部構成を示す図であり、図１１に示した
構成要素と同じものには同一の符号を付している。図１
において、ライト制御部３８に入力されるライト状態信
号は、上述したように、リード動作時は“Ｌ”であり、
ライト動作時に“Ｈ”となる信号である。上記図１１に
示す従来例では、このライト状態信号はライト制御部３
８にのみ入力され、ライトコラム選択線ＷＣＬを選択す
るための専用の制御信号として利用されていた。
に基づいて説明する。 （第１の実施形態）図１は、第１の実施形態による半導
体記憶装置の一部構成を示す図であり、図１１に示した
構成要素と同じものには同一の符号を付している。図１
において、ライト制御部３８に入力されるライト状態信
号は、上述したように、リード動作時は“Ｌ”であり、
ライト動作時に“Ｈ”となる信号である。上記図１１に
示す従来例では、このライト状態信号はライト制御部３
８にのみ入力され、ライトコラム選択線ＷＣＬを選択す
るための専用の制御信号として利用されていた。
【００３７】これに対して、本実施形態では、上記ライ
ト状態信号をリード制御部（リードイネーブル信号発生
回路）４１にも供給するようにしている。本実施形態の
リード制御部４１は、上記図１１のリード制御部３７が
備えていたｐチャネルトランジスタ３９およびｎチャネ
ルトランジスタ４０の構成に加えて、ＮＯＲゲート４２
とインバータ（ＮＯＴゲート）４３とを設けている。
ト状態信号をリード制御部（リードイネーブル信号発生
回路）４１にも供給するようにしている。本実施形態の
リード制御部４１は、上記図１１のリード制御部３７が
備えていたｐチャネルトランジスタ３９およびｎチャネ
ルトランジスタ４０の構成に加えて、ＮＯＲゲート４２
とインバータ（ＮＯＴゲート）４３とを設けている。
【００３８】上記インバータ４３には、ワードデコーダ
３５から出力されるブロック選択信号を入力する。ま
た、上記ＮＯＲゲート４２には、上記インバータ４３の
出力信号とライト状態信号とを入力し、その出力を上記
ｐチャネルトランジスタ３９およびｎチャネルトランジ
スタ４０に共通のゲートに接続する。
３５から出力されるブロック選択信号を入力する。ま
た、上記ＮＯＲゲート４２には、上記インバータ４３の
出力信号とライト状態信号とを入力し、その出力を上記
ｐチャネルトランジスタ３９およびｎチャネルトランジ
スタ４０に共通のゲートに接続する。
【００３９】このように構成することにより、ライト動
作時にライト状態信号が“Ｈ”になると、データの書き
込みを行うブロックを選択するためにブロック選択信号
が“Ｈ”となっていても、そのブロック選択信号はリー
ド制御部４１内のＮＯＲゲート４２でゲーティングさ
れ、ＮＯＲゲート４２からは“Ｌ”の論理信号が出力さ
れる。
作時にライト状態信号が“Ｈ”になると、データの書き
込みを行うブロックを選択するためにブロック選択信号
が“Ｈ”となっていても、そのブロック選択信号はリー
ド制御部４１内のＮＯＲゲート４２でゲーティングさ
れ、ＮＯＲゲート４２からは“Ｌ”の論理信号が出力さ
れる。
【００４０】これにより、ｐチャネルトランジスタ３９
がＯＮ、ｎチャネルトランジスタ４０がＯＦＦの状態と
なり、ブロック選択信号が“Ｌ”の場合と同じ状態とな
る。そのため、電圧−電流変換のイネーブル信号rclex
がＳ／Ｂ（リードデータバスアンプ）３３の高電位電源
Ｖiiと同じ“Ｈ”レベルになり、Ｓ／Ｂ３３からリード
制御部４１の方向にリード検出電流が流れるのを防止す
ることができる。
がＯＮ、ｎチャネルトランジスタ４０がＯＦＦの状態と
なり、ブロック選択信号が“Ｌ”の場合と同じ状態とな
る。そのため、電圧−電流変換のイネーブル信号rclex
がＳ／Ｂ（リードデータバスアンプ）３３の高電位電源
Ｖiiと同じ“Ｈ”レベルになり、Ｓ／Ｂ３３からリード
制御部４１の方向にリード検出電流が流れるのを防止す
ることができる。
【００４１】なお、リード動作時にライト状態信号が
“Ｌ”となった場合は、ｐチャネルトランジスタ３９お
よびｎチャネルトランジスタ４０のＯＮ／ＯＦＦは、ブ
ロック選択信号に依存する。すなわち、リード制御部４
１に供給されるブロック選択信号が“Ｈ”になると、Ｎ
ＯＲゲート４２からは“Ｈ”の論理信号が出力されるの
で、ｐチャネルトランジスタ３９がＯＦＦ、ｎチャネル
トランジスタ４０がＯＮとなり、リードイネーブル信号
rclex が“Ｌ”になる。これにより、Ｓ／Ｂ３３からリ
ード制御部４１にリード検出電流が流れ、増幅が行われ
る。
“Ｌ”となった場合は、ｐチャネルトランジスタ３９お
よびｎチャネルトランジスタ４０のＯＮ／ＯＦＦは、ブ
ロック選択信号に依存する。すなわち、リード制御部４
１に供給されるブロック選択信号が“Ｈ”になると、Ｎ
ＯＲゲート４２からは“Ｈ”の論理信号が出力されるの
で、ｐチャネルトランジスタ３９がＯＦＦ、ｎチャネル
トランジスタ４０がＯＮとなり、リードイネーブル信号
rclex が“Ｌ”になる。これにより、Ｓ／Ｂ３３からリ
ード制御部４１にリード検出電流が流れ、増幅が行われ
る。
【００４２】一方、ブロック選択信号が“Ｌ”の場合
は、ＮＯＲゲート４２からは“Ｌ”の論理信号が出力さ
れるので、ｐチャネルトランジスタ３９がＯＮ、ｎチャ
ネルトランジスタ４０がＯＦＦとなり、リードイネーブ
ル信号rclex は“Ｈ”となる。よってこの場合は、Ｓ／
Ｂ３３からリード制御部４１に対するリード検出電流は
流れない。 （第２の実施形態）次に、本発明の第２の実施形態につ
いて説明する。図２は、第１の実施形態による半導体記
憶装置の一部構成を示す図である。この図２に示す第２
の実施形態において、ライト状態信号をリード制御部５
１に供給する点は、図１に示した第１の実施形態と同様
である。ただし、第２の実施形態のリード制御部５１
は、上記図１に示したリード制御部４１とその内部構成
が異なっている。
は、ＮＯＲゲート４２からは“Ｌ”の論理信号が出力さ
れるので、ｐチャネルトランジスタ３９がＯＮ、ｎチャ
ネルトランジスタ４０がＯＦＦとなり、リードイネーブ
ル信号rclex は“Ｈ”となる。よってこの場合は、Ｓ／
Ｂ３３からリード制御部４１に対するリード検出電流は
流れない。 （第２の実施形態）次に、本発明の第２の実施形態につ
いて説明する。図２は、第１の実施形態による半導体記
憶装置の一部構成を示す図である。この図２に示す第２
の実施形態において、ライト状態信号をリード制御部５
１に供給する点は、図１に示した第１の実施形態と同様
である。ただし、第２の実施形態のリード制御部５１
は、上記図１に示したリード制御部４１とその内部構成
が異なっている。
【００４３】すなわち、上記第１の実施形態では、リー
ド制御部４１のドライバをｐチャネルトランジスタ３９
とｎチャネルトランジスタ４０とを用いたＣＭＯＳによ
り構成していたが、本実施形態のリード制御部５１は、
ｎチャネルトランジスタ５２だけで構成している。ＮＯ
Ｒゲート４２およびインバータ４３への入力信号は第１
の実施形態と同様であり、ＮＯＲゲート４２の出力は、
上記ｎチャネルトランジスタ５２のゲートに接続する。
また、ｎチャネルトランジスタ５２のソースおよびドレ
インは、それぞれグランドおよびリードイネーブル信号
rclex に接続する。
ド制御部４１のドライバをｐチャネルトランジスタ３９
とｎチャネルトランジスタ４０とを用いたＣＭＯＳによ
り構成していたが、本実施形態のリード制御部５１は、
ｎチャネルトランジスタ５２だけで構成している。ＮＯ
Ｒゲート４２およびインバータ４３への入力信号は第１
の実施形態と同様であり、ＮＯＲゲート４２の出力は、
上記ｎチャネルトランジスタ５２のゲートに接続する。
また、ｎチャネルトランジスタ５２のソースおよびドレ
インは、それぞれグランドおよびリードイネーブル信号
rclex に接続する。
【００４４】このように構成した第２の実施形態におい
ても、第１の実施形態と同様に、データのライト動作時
にライト状態信号が“Ｈ”になると、データの書き込み
を行うブロックを選択するためにブロック選択信号が
“Ｈ”となっていても、そのブロック選択信号はリード
制御部５１内のＮＯＲゲート４２でゲーティングされ、
ｎチャネルトランジスタ５２のゲートにはＮＯＲゲート
４２から“Ｌ”の論理信号が供給される。これにより、
ｎチャネルトランジスタ５２はＯＦＦの状態となるの
で、Ｓ／Ｂ３３からリード制御部５１の方向にリード検
出電流が流れるのを防止することができる。
ても、第１の実施形態と同様に、データのライト動作時
にライト状態信号が“Ｈ”になると、データの書き込み
を行うブロックを選択するためにブロック選択信号が
“Ｈ”となっていても、そのブロック選択信号はリード
制御部５１内のＮＯＲゲート４２でゲーティングされ、
ｎチャネルトランジスタ５２のゲートにはＮＯＲゲート
４２から“Ｌ”の論理信号が供給される。これにより、
ｎチャネルトランジスタ５２はＯＦＦの状態となるの
で、Ｓ／Ｂ３３からリード制御部５１の方向にリード検
出電流が流れるのを防止することができる。
【００４５】このように、第２の実施形態によれば、ラ
イト動作時にリード用データバスRGDBX ，RGDBZ および
RLDBX ，RLDBZ 上に無駄な電流が流れないようにするこ
とができるだけでなく、図１と比べてリード制御部５１
の構成を簡素化することができる。図９に示したよう
に、リード制御部５１は、チップ上で面積がごく限られ
た部分に設けられるため、できるだけ素子数を減らして
回路面積を小さくすることが望まれる。第２の実施形態
では、第１の実施形態と比べて素子数を少なくして、回
路面積を十分に小さくすることができる。
イト動作時にリード用データバスRGDBX ，RGDBZ および
RLDBX ，RLDBZ 上に無駄な電流が流れないようにするこ
とができるだけでなく、図１と比べてリード制御部５１
の構成を簡素化することができる。図９に示したよう
に、リード制御部５１は、チップ上で面積がごく限られ
た部分に設けられるため、できるだけ素子数を減らして
回路面積を小さくすることが望まれる。第２の実施形態
では、第１の実施形態と比べて素子数を少なくして、回
路面積を十分に小さくすることができる。
【００４６】ただし、この第２の実施形態では、図１に
示した第１の実施形態と異なり、リード制御部５１のド
ライバにＣＭＯＳ構造を採用していないので、リードイ
ネーブル信号rclex のレベルが外乱によって揺れる場合
がある。この場合、Ｓ／Ａ３１，３２内の各ｎチャネル
トランジスタ７，８およびリード制御部５１内のｎチャ
ネルトランジスタ５２に僅かにリーク電流が生じること
がある。よって、消費電流の削減と回路構成の簡素化と
のトレードオフで前者を重視する場合には、図１に示し
た構成を用いれば良い。 （第３の実施形態）次に、本発明の第３の実施形態につ
いて説明する。図３に示す第３の実施形態では、リード
制御部３７の構成は、上記図１１に示した従来例と同様
である。本実施形態では、高電位電源ＶiiとＳ／Ｂ３３
との間にあるｐチャネルトランジスタ６１（図１０のｐ
チャネルトランジスタ２１，２２に対応）のゲートに上
記ライト状態信号を供給する。すなわち、本実施形態に
おいてライト状態信号は、ライト制御部３８の他に、リ
ード制御部３７ではなくｐチャネルトランジスタ６１の
ゲートに供給するようにする。
示した第１の実施形態と異なり、リード制御部５１のド
ライバにＣＭＯＳ構造を採用していないので、リードイ
ネーブル信号rclex のレベルが外乱によって揺れる場合
がある。この場合、Ｓ／Ａ３１，３２内の各ｎチャネル
トランジスタ７，８およびリード制御部５１内のｎチャ
ネルトランジスタ５２に僅かにリーク電流が生じること
がある。よって、消費電流の削減と回路構成の簡素化と
のトレードオフで前者を重視する場合には、図１に示し
た構成を用いれば良い。 （第３の実施形態）次に、本発明の第３の実施形態につ
いて説明する。図３に示す第３の実施形態では、リード
制御部３７の構成は、上記図１１に示した従来例と同様
である。本実施形態では、高電位電源ＶiiとＳ／Ｂ３３
との間にあるｐチャネルトランジスタ６１（図１０のｐ
チャネルトランジスタ２１，２２に対応）のゲートに上
記ライト状態信号を供給する。すなわち、本実施形態に
おいてライト状態信号は、ライト制御部３８の他に、リ
ード制御部３７ではなくｐチャネルトランジスタ６１の
ゲートに供給するようにする。
【００４７】このように構成した第３の実施形態におい
ては、ライト動作時にライト状態信号が“Ｈ”になる
と、ｐチャネルトランジスタ６１がＯＦＦの状態とな
り、Ｓ／Ｂ３３が高電位電源Ｖiiと切り離されるので、
Ｓ／Ｂ３３からリード制御部３７の方向にリード検出電
流は流れなくなる。つまり、本実施形態では、リード検
出電流が流れる経路をＳ／Ｂ３３の側で遮断することに
より、ライト動作時にはリード用データバスRGDBX ，RG
DBZ およびRLDBX ，RLDBZ 上に無駄な電流が流れないよ
うにすることができる。
ては、ライト動作時にライト状態信号が“Ｈ”になる
と、ｐチャネルトランジスタ６１がＯＦＦの状態とな
り、Ｓ／Ｂ３３が高電位電源Ｖiiと切り離されるので、
Ｓ／Ｂ３３からリード制御部３７の方向にリード検出電
流は流れなくなる。つまり、本実施形態では、リード検
出電流が流れる経路をＳ／Ｂ３３の側で遮断することに
より、ライト動作時にはリード用データバスRGDBX ，RG
DBZ およびRLDBX ，RLDBZ 上に無駄な電流が流れないよ
うにすることができる。
【００４８】なお、リード動作時は、ライト状態信号が
“Ｌ”となってｐチャネルトランジスタ６１はＯＮとな
るので、通常通り動作する。 （第４の実施形態）次に、本発明の第４の実施形態につ
いて説明する。図４に示す第４の実施形態において、高
電位電源ＶiiとＳ／Ｂ３３との間にｐチャネルトランジ
スタ６１が存在する点では上記第３の実施形態と同様で
あるが、そのゲートには、ライト状態信号ではなく、Ｓ
／Ｂ３３の活性化信号を新たに設けたインバータ６２で
反転した信号を供給するようにする。
“Ｌ”となってｐチャネルトランジスタ６１はＯＮとな
るので、通常通り動作する。 （第４の実施形態）次に、本発明の第４の実施形態につ
いて説明する。図４に示す第４の実施形態において、高
電位電源ＶiiとＳ／Ｂ３３との間にｐチャネルトランジ
スタ６１が存在する点では上記第３の実施形態と同様で
あるが、そのゲートには、ライト状態信号ではなく、Ｓ
／Ｂ３３の活性化信号を新たに設けたインバータ６２で
反転した信号を供給するようにする。
【００４９】Ｓ／Ｂ３３に入力される活性化信号は、リ
ード動作時に“Ｈ”、ライト動作時に“Ｌ”となる信号
であり、上述のライト状態信号とは論理が逆の信号であ
る。このようなＳ／Ｂ活性化信号をインバータ６２を介
してｐチャネルトランジスタ６１のゲートに供給するこ
とにより、第３の実施形態と同様の状態を作り出すこと
ができる。
ード動作時に“Ｈ”、ライト動作時に“Ｌ”となる信号
であり、上述のライト状態信号とは論理が逆の信号であ
る。このようなＳ／Ｂ活性化信号をインバータ６２を介
してｐチャネルトランジスタ６１のゲートに供給するこ
とにより、第３の実施形態と同様の状態を作り出すこと
ができる。
【００５０】すなわち、リード動作時は、Ｓ／Ｂ活性化
信号は“Ｈ”であるので、ｐチャネルトランジスタ６１
はＯＮとなり、通常通り動作する。これに対し、ライト
動作時は、Ｓ／Ｂ活性化信号は“Ｌ”となり、これがイ
ンバータ６２を介してｐチャネルトランジスタ６１に与
えられることにより、当該ｐチャネルトランジスタ６１
はＯＦＦとなる。よって、Ｓ／Ｂ３３が高電位電源Ｖii
と切り離されるので、Ｓ／Ｂ３３からリード制御部３７
の方向にリード検出電流は流れなくなる。 （第５の実施形態）上記第１〜第４の実施形態では、リ
ード検出電流が、リードデータバスアンプの高電位電源
からリード制御部のグランド電位に流れるように構成さ
れたＤＲＡＭの例を示したが、これとは逆に、リード制
御部の高電位電源からリードデータバスアンプのグラン
ド電位にリード検出電流を流すように構成されたＤＲＡ
Ｍにも本発明は適用可能である。
信号は“Ｈ”であるので、ｐチャネルトランジスタ６１
はＯＮとなり、通常通り動作する。これに対し、ライト
動作時は、Ｓ／Ｂ活性化信号は“Ｌ”となり、これがイ
ンバータ６２を介してｐチャネルトランジスタ６１に与
えられることにより、当該ｐチャネルトランジスタ６１
はＯＦＦとなる。よって、Ｓ／Ｂ３３が高電位電源Ｖii
と切り離されるので、Ｓ／Ｂ３３からリード制御部３７
の方向にリード検出電流は流れなくなる。 （第５の実施形態）上記第１〜第４の実施形態では、リ
ード検出電流が、リードデータバスアンプの高電位電源
からリード制御部のグランド電位に流れるように構成さ
れたＤＲＡＭの例を示したが、これとは逆に、リード制
御部の高電位電源からリードデータバスアンプのグラン
ド電位にリード検出電流を流すように構成されたＤＲＡ
Ｍにも本発明は適用可能である。
【００５１】第５の実施形態は、このようにリード制御
部からリードデータバスアンプの方向にリード検出電流
を流す場合の構成例を示すものであり、上記図１〜図４
に示した構成に対応するものを、それぞれ図５〜図８に
示す。これらの図５〜図８において、図１〜図４と同じ
構成要素には同じ番号を付し、極性等が異なる対応する
構成要素には同じ番号に「′」の記号を付けて表してい
る。
部からリードデータバスアンプの方向にリード検出電流
を流す場合の構成例を示すものであり、上記図１〜図４
に示した構成に対応するものを、それぞれ図５〜図８に
示す。これらの図５〜図８において、図１〜図４と同じ
構成要素には同じ番号を付し、極性等が異なる対応する
構成要素には同じ番号に「′」の記号を付けて表してい
る。
【００５２】図５〜図８では、図１〜図４のＳ／Ａ３
１，３２内で用いられていたｎチャネルトランジスタ７
〜１０を全てｐチャネルトランジスタ７′〜１０′に変
えるとともに、ブロック選択信号、ライト状態信号、Ｓ
／Ｂ活性化信号の極性を、図１〜図４の場合と逆にして
いる。すなわち、これらの信号は、図５〜図８の例では
活性状態のときに“Ｌ”、非活性状態のときに“Ｈ”と
なる。
１，３２内で用いられていたｎチャネルトランジスタ７
〜１０を全てｐチャネルトランジスタ７′〜１０′に変
えるとともに、ブロック選択信号、ライト状態信号、Ｓ
／Ｂ活性化信号の極性を、図１〜図４の場合と逆にして
いる。すなわち、これらの信号は、図５〜図８の例では
活性状態のときに“Ｌ”、非活性状態のときに“Ｈ”と
なる。
【００５３】また、図５〜図８では、リード用データバ
スのRLDBX とRLDBZ 、RGDBX とRGDBZ がそれぞれ図１〜
図４の場合と入れ替わっている。また、図１〜図４のリ
ードイネーブル信号rclex が、図５〜図８の例では極性
が逆のリードイネーブル信号rclez となっている。ま
た、Ｓ／Ｂ３３′としては、図１３のように構成される
ものを使用する。
スのRLDBX とRLDBZ 、RGDBX とRGDBZ がそれぞれ図１〜
図４の場合と入れ替わっている。また、図１〜図４のリ
ードイネーブル信号rclex が、図５〜図８の例では極性
が逆のリードイネーブル信号rclez となっている。ま
た、Ｓ／Ｂ３３′としては、図１３のように構成される
ものを使用する。
【００５４】さらに、図５および図６では、図１および
図２のリード制御部４１，５１内で使用していたＮＯＲ
ゲート４２の代わりに、ＮＡＮＤゲート７１を用いてい
る。また、図７および図８では、図３および図４におい
て高電位電源ＶiiとＳ／Ｂ３３との間に設けられていた
ｐチャネルトランジスタ６１の代わりに、Ｓ／Ｂ３３′
とグランドとの間にｎチャネルトランジスタ６１′（図
１３のｎチャネルトランジスタ２１′，２２′に対応）
が設けられている。
図２のリード制御部４１，５１内で使用していたＮＯＲ
ゲート４２の代わりに、ＮＡＮＤゲート７１を用いてい
る。また、図７および図８では、図３および図４におい
て高電位電源ＶiiとＳ／Ｂ３３との間に設けられていた
ｐチャネルトランジスタ６１の代わりに、Ｓ／Ｂ３３′
とグランドとの間にｎチャネルトランジスタ６１′（図
１３のｎチャネルトランジスタ２１′，２２′に対応）
が設けられている。
【００５５】例えば図５のように構成した場合、ライト
動作時にライト状態信号が“Ｌ”になると、データの書
き込みを行うブロックを選択するためにブロック選択信
号が“Ｌ”となっていても、そのブロック選択信号はリ
ード制御部４１′内のＮＡＮＤゲート７１でゲーティン
グされ、ＮＡＮＤゲート７１からは“Ｈ”の論理信号が
出力される。
動作時にライト状態信号が“Ｌ”になると、データの書
き込みを行うブロックを選択するためにブロック選択信
号が“Ｌ”となっていても、そのブロック選択信号はリ
ード制御部４１′内のＮＡＮＤゲート７１でゲーティン
グされ、ＮＡＮＤゲート７１からは“Ｈ”の論理信号が
出力される。
【００５６】これにより、リード制御部４１′内のｐチ
ャネルトランジスタ３９がＯＦＦ、ｎチャネルトランジ
スタ４０がＯＮの状態となる。そのため、リードイネー
ブル信号rclez は、Ｓ／Ｂ３３′のグランド電位と同じ
“Ｌ”レベルとなるので、リード制御部４１′からＳ／
Ｂ３３′の方向にリード検出電流が流れるのを防止する
ことができる。図６のように構成した場合も、これと同
様の動作により、ライト動作時にリード制御部５１′か
らＳ／Ｂ３３′の方向に無駄なリード検出電流が流れる
のを防止することができる。
ャネルトランジスタ３９がＯＦＦ、ｎチャネルトランジ
スタ４０がＯＮの状態となる。そのため、リードイネー
ブル信号rclez は、Ｓ／Ｂ３３′のグランド電位と同じ
“Ｌ”レベルとなるので、リード制御部４１′からＳ／
Ｂ３３′の方向にリード検出電流が流れるのを防止する
ことができる。図６のように構成した場合も、これと同
様の動作により、ライト動作時にリード制御部５１′か
らＳ／Ｂ３３′の方向に無駄なリード検出電流が流れる
のを防止することができる。
【００５７】また、図７のように構成した場合、ライト
動作時にライト状態信号が“Ｌ”になると、ｎチャネル
トランジスタ６１′がＯＦＦの状態となり、Ｓ／Ｂ３
３′がグランドと切り離されるので、リード制御部３７
からＳ／Ｂ３３′の方向にリード検出電流は流れなくな
る。また、図８のように構成した場合も、ライト動作時
にＳ／Ｂ活性化信号が“Ｈ”となると、これがインバー
タ６２を介してｎチャネルトランジスタ６１′に与えら
れることにより、当該ｎチャネルトランジスタ６１′は
ＯＦＦとなり、リード制御部３７からＳ／Ｂ３３′の方
向にリード検出電流が流れるのを防止することができ
る。
動作時にライト状態信号が“Ｌ”になると、ｎチャネル
トランジスタ６１′がＯＦＦの状態となり、Ｓ／Ｂ３
３′がグランドと切り離されるので、リード制御部３７
からＳ／Ｂ３３′の方向にリード検出電流は流れなくな
る。また、図８のように構成した場合も、ライト動作時
にＳ／Ｂ活性化信号が“Ｈ”となると、これがインバー
タ６２を介してｎチャネルトランジスタ６１′に与えら
れることにより、当該ｎチャネルトランジスタ６１′は
ＯＦＦとなり、リード制御部３７からＳ／Ｂ３３′の方
向にリード検出電流が流れるのを防止することができ
る。
【００５８】なお、上記実施形態において示した各部の
構成および配線等は、何れも本発明を実施するにあたっ
ての具体化の一例を示したものに過ぎず、これらによっ
て本発明の技術的範囲が限定的に解釈されてはならない
ものである。すなわち、本発明はその精神、またはその
主要な特徴から逸脱することなく、様々な形で実施する
ことができる。
構成および配線等は、何れも本発明を実施するにあたっ
ての具体化の一例を示したものに過ぎず、これらによっ
て本発明の技術的範囲が限定的に解釈されてはならない
ものである。すなわち、本発明はその精神、またはその
主要な特徴から逸脱することなく、様々な形で実施する
ことができる。
【００５９】例えば、上記実施形態では、ビット線上に
読み出されたデータの電圧を電流に変換してその電流差
を検出して増幅する電流検出型のリードデータバスアン
プを有する半導体記憶装置について説明したが、ビット
線対上の電圧差を検出して増幅する電圧検出型のリード
データバスアンプを有する半導体記憶装置についても適
用することが可能である。すなわち、ビット線対上に生
じた電圧差を検出するタイプでも、その電圧差に応じて
リードデータバス上に電流が流れることがあるので、ラ
イト動作時におけるその電流の流れを遮断する際にも本
発明を適用することができる。
読み出されたデータの電圧を電流に変換してその電流差
を検出して増幅する電流検出型のリードデータバスアン
プを有する半導体記憶装置について説明したが、ビット
線対上の電圧差を検出して増幅する電圧検出型のリード
データバスアンプを有する半導体記憶装置についても適
用することが可能である。すなわち、ビット線対上に生
じた電圧差を検出するタイプでも、その電圧差に応じて
リードデータバス上に電流が流れることがあるので、ラ
イト動作時におけるその電流の流れを遮断する際にも本
発明を適用することができる。
【００６０】また、上記図１および図２の実施形態で
は、ライト動作時にリード検出電流の経路を遮断する手
段としてＮＯＲゲート４２およびインバータ４３を用い
たが、この構成には限定されない。要は、データのリー
ド動作時においてライト状態信号が“Ｌ”のときは出力
信号がブロック選択信号のレベルに依存し、ライト動作
時においてライト状態信号が“Ｈ”となったときは出力
信号が必ず“Ｌ”となる論理回路であれば、どのような
構成を用いても良い。
は、ライト動作時にリード検出電流の経路を遮断する手
段としてＮＯＲゲート４２およびインバータ４３を用い
たが、この構成には限定されない。要は、データのリー
ド動作時においてライト状態信号が“Ｌ”のときは出力
信号がブロック選択信号のレベルに依存し、ライト動作
時においてライト状態信号が“Ｈ”となったときは出力
信号が必ず“Ｌ”となる論理回路であれば、どのような
構成を用いても良い。
【００６１】また、上記図５および図６の実施形態で
は、ライト動作時にリード検出電流の経路を遮断する手
段としてＮＡＮＤゲート７１およびインバータ４３を用
いたが、この構成には限定されない。要は、データのリ
ード動作時においてライト状態信号が“Ｈ”のときは出
力信号がブロック選択信号のレベルに依存し、ライト動
作時においてライト状態信号が“Ｌ”となったときは出
力信号が必ず“Ｈ”となる論理回路であれば、どのよう
な構成を用いても良い。
は、ライト動作時にリード検出電流の経路を遮断する手
段としてＮＡＮＤゲート７１およびインバータ４３を用
いたが、この構成には限定されない。要は、データのリ
ード動作時においてライト状態信号が“Ｈ”のときは出
力信号がブロック選択信号のレベルに依存し、ライト動
作時においてライト状態信号が“Ｌ”となったときは出
力信号が必ず“Ｈ”となる論理回路であれば、どのよう
な構成を用いても良い。
【００６２】また、上記図３、図４、図７および図８の
実施形態では、ライト動作時にＯＦＦするスイッチ手段
としてｐチャネルトランジスタ６１もしくはｎチャネル
トランジスタ６１′を用いているが、ライト動作時にＯ
ＦＦとなるスイッチ手段であれば他の構成を用いても良
い。
実施形態では、ライト動作時にＯＦＦするスイッチ手段
としてｐチャネルトランジスタ６１もしくはｎチャネル
トランジスタ６１′を用いているが、ライト動作時にＯ
ＦＦとなるスイッチ手段であれば他の構成を用いても良
い。
【００６３】すなわち、リード検出電流が、リードデー
タバスアンプの高電位電源から、アドレスに基づく選択
信号に応じてセンスアンプを動作させるイネーブル信号
発生回路のグランドに流れる構成の場合には、遮断手段
によるリード検出電流の遮断は、例えば、上記イネーブ
ル信号発生回路に対して上記選択信号の他にライト状態
信号を供給し、上記選択信号とライト状態信号との論理
をとることにより、上記ライト状態信号が活性化された
ときに上記イネーブル信号発生回路側の電位を電源電位
にすることによって行うようにすれば良い。
タバスアンプの高電位電源から、アドレスに基づく選択
信号に応じてセンスアンプを動作させるイネーブル信号
発生回路のグランドに流れる構成の場合には、遮断手段
によるリード検出電流の遮断は、例えば、上記イネーブ
ル信号発生回路に対して上記選択信号の他にライト状態
信号を供給し、上記選択信号とライト状態信号との論理
をとることにより、上記ライト状態信号が活性化された
ときに上記イネーブル信号発生回路側の電位を電源電位
にすることによって行うようにすれば良い。
【００６４】また、上記遮断手段によるリード検出電流
の遮断は、上記イネーブル信号発生回路に対して上記選
択信号の他にライト状態信号を供給し、上記選択信号と
ライト状態信号との論理をとることにより、上記ライト
状態信号が活性化されたときに上記イネーブル信号発生
回路のグランド側を開放することによって行うようにし
ても良い。
の遮断は、上記イネーブル信号発生回路に対して上記選
択信号の他にライト状態信号を供給し、上記選択信号と
ライト状態信号との論理をとることにより、上記ライト
状態信号が活性化されたときに上記イネーブル信号発生
回路のグランド側を開放することによって行うようにし
ても良い。
【００６５】また、上記遮断手段によるリード検出電流
の遮断は、上記リードデータバスアンプ側に設けたスイ
ッチ手段に対してライト状態信号を供給し、上記ライト
状態信号が活性化されたときに上記リードデータバスア
ンプの高電位電源側を開放することによって行うように
しても良い。
の遮断は、上記リードデータバスアンプ側に設けたスイ
ッチ手段に対してライト状態信号を供給し、上記ライト
状態信号が活性化されたときに上記リードデータバスア
ンプの高電位電源側を開放することによって行うように
しても良い。
【００６６】また、上記遮断手段によるリード検出電流
の遮断は、上記リードデータバスアンプ側に設けたスイ
ッチ手段に対して上記リードデータバスアンプの活性化
信号の反転信号を供給し、上記リードデータバスアンプ
の活性化信号が活性化されたときに上記リードデータバ
スアンプの高電位電源側を開放することによって行うよ
うにしても良い。
の遮断は、上記リードデータバスアンプ側に設けたスイ
ッチ手段に対して上記リードデータバスアンプの活性化
信号の反転信号を供給し、上記リードデータバスアンプ
の活性化信号が活性化されたときに上記リードデータバ
スアンプの高電位電源側を開放することによって行うよ
うにしても良い。
【００６７】一方、上記リード検出電流が、アドレスに
基づく選択信号に応じてセンスアンプを動作させるイネ
ーブル信号発生回路の高電位電源から、リードデータバ
スアンプのグランドに流れる構成の場合には、遮断手段
によるリード検出電流の遮断は、例えば、上記イネーブ
ル信号発生回路に対して上記選択信号の他にライト状態
信号を供給し、上記選択信号とライト状態信号との論理
をとることにより、上記ライト状態信号が活性化された
ときに上記イネーブル信号発生回路側の電位をグランド
電位にすることによって行うようにすれば良い。
基づく選択信号に応じてセンスアンプを動作させるイネ
ーブル信号発生回路の高電位電源から、リードデータバ
スアンプのグランドに流れる構成の場合には、遮断手段
によるリード検出電流の遮断は、例えば、上記イネーブ
ル信号発生回路に対して上記選択信号の他にライト状態
信号を供給し、上記選択信号とライト状態信号との論理
をとることにより、上記ライト状態信号が活性化された
ときに上記イネーブル信号発生回路側の電位をグランド
電位にすることによって行うようにすれば良い。
【００６８】また、上記遮断手段によるリード検出電流
の遮断は、上記イネーブル信号発生回路に対して上記選
択信号の他にライト状態信号を供給し、上記選択信号と
ライト状態信号との論理をとることにより、上記ライト
状態信号が活性化されたときに上記イネーブル信号発生
回路の高電位電源側を開放することによって行うように
しても良い。
の遮断は、上記イネーブル信号発生回路に対して上記選
択信号の他にライト状態信号を供給し、上記選択信号と
ライト状態信号との論理をとることにより、上記ライト
状態信号が活性化されたときに上記イネーブル信号発生
回路の高電位電源側を開放することによって行うように
しても良い。
【００６９】また、上記遮断手段によるリード検出電流
の遮断は、上記リードデータバスアンプ側に設けたスイ
ッチ手段に対してライト状態信号を供給し、上記ライト
状態信号が活性化されたときに上記リードデータバスア
ンプのグランド側を開放することによって行うようにし
ても良い。
の遮断は、上記リードデータバスアンプ側に設けたスイ
ッチ手段に対してライト状態信号を供給し、上記ライト
状態信号が活性化されたときに上記リードデータバスア
ンプのグランド側を開放することによって行うようにし
ても良い。
【００７０】また、上記遮断手段によるリード検出電流
の遮断は、上記リードデータバスアンプ側に設けたスイ
ッチ手段に対して上記リードデータバスアンプの活性化
信号の反転信号を供給し、上記リードデータバスアンプ
の活性化信号が活性化されたときに上記リードデータバ
スアンプのグランド側を開放することによって行うよう
にしても良い。
の遮断は、上記リードデータバスアンプ側に設けたスイ
ッチ手段に対して上記リードデータバスアンプの活性化
信号の反転信号を供給し、上記リードデータバスアンプ
の活性化信号が活性化されたときに上記リードデータバ
スアンプのグランド側を開放することによって行うよう
にしても良い。
【００７１】
【発明の効果】本発明は上述したように、選択されたメ
モリセルのデータを増幅するセンスアンプおよびバスア
ンプを有する半導体記憶装置において、メモリセルへの
データのライト動作時に、アドレスに基づき選択された
センスアンプおよびバスアンプを介してリード検出電流
が流れる経路を遮断する遮断手段を設けたので、メモリ
セルへのライト動作時には、ライト動作に不要なリード
検出電流が流れないようにすることができる。これによ
り、ライト動作時における消費電流を抑えることができ
るとともに、誤動作を防止することができる。
モリセルのデータを増幅するセンスアンプおよびバスア
ンプを有する半導体記憶装置において、メモリセルへの
データのライト動作時に、アドレスに基づき選択された
センスアンプおよびバスアンプを介してリード検出電流
が流れる経路を遮断する遮断手段を設けたので、メモリ
セルへのライト動作時には、ライト動作に不要なリード
検出電流が流れないようにすることができる。これによ
り、ライト動作時における消費電流を抑えることができ
るとともに、誤動作を防止することができる。
【図１】本発明の第１の実施形態による半導体記憶装置
の一部構成を示す図である。
の一部構成を示す図である。
【図２】本発明の第２の実施形態による半導体記憶装置
の一部構成を示す図である。
の一部構成を示す図である。
【図３】本発明の第３の実施形態による半導体記憶装置
の一部構成を示す図である。
の一部構成を示す図である。
【図４】本発明の第４の実施形態による半導体記憶装置
の一部構成を示す図である。
の一部構成を示す図である。
【図５】本発明の第５の実施形態による半導体記憶装置
の一部構成を示す図であり、図１に対応する構成を示す
図である。
の一部構成を示す図であり、図１に対応する構成を示す
図である。
【図６】本発明の第５の実施形態による半導体記憶装置
の一部構成を示す図であり、図２に対応する構成を示す
図である。
の一部構成を示す図であり、図２に対応する構成を示す
図である。
【図７】本発明の第５の実施形態による半導体記憶装置
の一部構成を示す図であり、図３に対応する構成を示す
図である。
の一部構成を示す図であり、図３に対応する構成を示す
図である。
【図８】本発明の第５の実施形態による半導体記憶装置
の一部構成を示す図であり、図４に対応する構成を示す
図である。
の一部構成を示す図であり、図４に対応する構成を示す
図である。
【図９】代表的なＤＲＡＭの構成例を示す図である。
【図１０】代表的なＳ／Ｂ（リードデータバスアンプ）
の構成例を示す図である。
の構成例を示す図である。
【図１１】従来の半導体記憶装置の一部構成を示す図で
ある。
ある。
【図１２】従来の半導体記憶装置の一部構成の他の例を
示す図である。
示す図である。
【図１３】Ｓ／Ｂ（リードデータバスアンプ）の他の構
成例を示す図である。
成例を示す図である。
３１，３２ Ｓ／Ａ ３１′，３２′ Ｓ／Ａ ３３ Ｓ／Ｂ（リードデータバスアンプ） ３３′ Ｓ／Ｂ（リードデータバスアンプ） ４１ リード制御部 ４１′ リード制御部 ４２ ＮＯＲゲート ４３ インバータ ５１ リード制御部 ５１′ リード制御部 ５２ ｎチャネルトランジスタ ６１ ｐチャネルトランジスタ ６１′ ｎチャネルトランジスタ ６２ インバータ ７１ ＮＡＮＤゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 江渡 聡 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 菊竹 陽 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B024 AA01 AA03 BA09 BA21 BA29 CA07 5F083 AD00 GA05 GA11 LA03
Claims (8)
- 【請求項１】 選択されたメモリセルのデータを増幅す
るセンスアンプおよびバスアンプを有する半導体記憶装
置であって、 上記メモリセルへのデータのライト動作時に、アドレス
に基づき選択されたセンスアンプおよびバスアンプを介
してリード検出電流が流れる経路を遮断する遮断手段を
備えたことを特徴とする半導体記憶装置。 - 【請求項２】 上記遮断手段は、上記アドレスに基づき
生成された選択信号とライト状態信号との論理をとるこ
とにより、上記ライト状態信号が活性化されたときに上
記センスアンプを動作させるイネーブル信号発生回路側
の電位を上記バスアンプ側の電位と同電位にする手段を
備えることを特徴とする請求項１に記載の半導体記憶装
置。 - 【請求項３】 上記遮断手段は、上記アドレスに基づき
生成された選択信号とライト状態信号との論理をとるこ
とにより、上記ライト状態信号が活性化されたときに上
記センスアンプを動作させるイネーブル信号発生回路の
接続を開放する手段を備えることを特徴とする請求項１
に記載の半導体記憶装置。 - 【請求項４】 上記遮断手段は、ライト状態信号に応じ
てオン／オフし、上記ライト状態信号が活性化されたと
きに上記バスアンプの接続を開放するスイッチ手段を備
えることを特徴とする請求項１に記載の半導体記憶装
置。 - 【請求項５】 上記遮断手段は、上記バスアンプの活性
化信号の反転信号に応じてオン／オフし、上記バスアン
プ活性化信号が活性化されたときに上記バスアンプの接
続を開放するスイッチ手段を備えることを特徴とする請
求項１に記載の半導体記憶装置。 - 【請求項６】 選択されたメモリセルからビット線に電
圧として読み出されたデータの当該電圧を電流に変換す
るセンスアンプと、電流を流すことによりデータを増幅
する電流検出型のリードデータバスアンプとを有する半
導体記憶装置であって、 上記メモリセルへのデータのライト動作時にリード検出
電流が流れる経路を遮断する遮断手段を備えたことを特
徴とする半導体記憶装置。 - 【請求項７】 上記リード検出電流は、上記リードデー
タバスアンプの高電位電源から、上記アドレスに基づく
選択信号に応じて上記センスアンプを動作させるイネー
ブル信号発生回路のグランドに流れることを特徴とする
請求項６に記載の半導体記憶装置。 - 【請求項８】 上記リード検出電流は、上記アドレスに
基づく選択信号に応じて上記センスアンプを動作させる
イネーブル信号発生回路の高電位電源から、上記リード
データバスアンプのグランドに流れることを特徴とする
請求項６に記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11114218A JP2000306381A (ja) | 1999-04-21 | 1999-04-21 | 半導体記憶装置 |
| KR1019990047393A KR100613671B1 (ko) | 1999-04-21 | 1999-10-29 | 반도체 기억 장치 |
| US09/461,721 US6188625B1 (en) | 1999-04-21 | 1999-12-16 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11114218A JP2000306381A (ja) | 1999-04-21 | 1999-04-21 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000306381A true JP2000306381A (ja) | 2000-11-02 |
Family
ID=14632193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11114218A Pending JP2000306381A (ja) | 1999-04-21 | 1999-04-21 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6188625B1 (ja) |
| JP (1) | JP2000306381A (ja) |
| KR (1) | KR100613671B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6608787B1 (en) * | 2002-04-11 | 2003-08-19 | Atmel Corporation | Single-ended current sense amplifier |
| US6738300B2 (en) * | 2002-08-26 | 2004-05-18 | International Business Machines Corporation | Direct read of DRAM cell using high transfer ratio |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1050958A (ja) * | 1996-08-05 | 1998-02-20 | Toshiba Corp | 半導体記憶装置、半導体記憶装置のレイアウト方法、半導体記憶装置の動作方法および半導体記憶装置の回路配置パターン |
-
1999
- 1999-04-21 JP JP11114218A patent/JP2000306381A/ja active Pending
- 1999-10-29 KR KR1019990047393A patent/KR100613671B1/ko active IP Right Grant
- 1999-12-16 US US09/461,721 patent/US6188625B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6188625B1 (en) | 2001-02-13 |
| KR100613671B1 (ko) | 2006-08-21 |
| KR20000067794A (ko) | 2000-11-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060410 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080731 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080826 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090106 |