JP3967064B2 - ローデコーダ及びカラムデコーダを有する半導体メモリ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に、ローデコーダ及びカラムデコーダを有する半導体メモリ装置に関する。
【０００２】
【従来の技術】
半導体メモリ装置は、メモリセルアレイ、ローデコーダ、カラムデコーダ、感知増幅器及び多数本の入出力線対を具備する。メモリセルアレイは多数個のメモリセルを具備し、前記メモリセルに多数本のワード線及び多数本のビット線対が接続される。前記多数本のビット線対は前記感知増幅器に接続される。前記多数本の入出力線対は多数本のカラム選択線によって制御されて前記感知増幅器に電気的に接続される。ローデコーダは、外部から入力されるローアドレスをデコーディングして前記多数本のワード線の一部を選択し、カラムデコーダは外部から入力されるカラムアドレスをデコーディングして前記多数本のカラム選択線の一部を選択する。ローデコーダは前記多数本のワード線を駆動するためのドライバーを出力端に具備し、カラムデコーダは前記多数本のカラム選択線を駆動するためのドライバーを出力端に具備する。
【０００３】
低電源電圧を用いる半導体メモリ装置のローデコーダ及びカラムデコーダに具備されるＭＯＳトランジスタのゲート幅は非常に狭い。このため、前記ローデコーダ及びカラムデコーダの待ち状態時に前記ＭＯＳトランジスタのソースとドレインとの間に僅かな電圧差が発生しても漏れ電流が生じてしまう。前記漏れ電流は極めて少量であるため、ローデコーダ及びカラムデコーダが少数の時には半導体メモリ装置の電力消耗にあまり影響しない。しかし、半導体メモリ装置の高集積化が次第に進むにつれて、ローデコーダ及びカラムデコーダの数も次第に増加しつつある。ローデコーダ及びカラムデコーダの数の増加に伴って前記漏れ電流も大量化し、これは半導体メモリ装置の全体的な電力消耗の増大につながる。最近、半導体メモリ装置を用いるシステムの小型化及び低電力化が進んでいる状況である。その結果、電力消耗の多い半導体メモリ装置は小型システムまたは携帯用システムに不向きであるため、商業性に劣っている。
【０００４】
【発明が解決しようとする課題】
本発明は上記事情に鑑みて成されたものであり、その目的は、低電源電圧を内部電源電圧として用いる半導体メモリ装置において、漏れ電流が生じないローデコーダを具備する半導体メモリ装置を提供することである。
【０００５】
本発明の他の目的は、低電源電圧を内部電源電圧として用いる半導体メモリ装置において、漏れ電流が生じないカラムデコーダを具備する半導体メモリ装置を提供することである。
【０００６】
【課題を解決するための手段】
前記目的を達成するために、本発明は、多数本のワード線に接続された多数個のメモリセルを有する半導体メモリ装置において、ノード、ロー制御部及び多数個のローデコーダを具備する。
ノードは、前記半導体メモリ装置に印加される電源電圧を受信する。
ロー制御部は、ノーマル動作または待ち状態のいずれかを表わす制御信号に応答して出力信号を発生させる。
多数個のローデコーダは、前記多数本のワード線と前記ロー制御部との間に接続される。それぞれのローデコーダは、前記ロー制御部の出力信号及び外部から入力されるローアドレス信号に応答して対応するワード線を活性化させる。
前記多数個のローデコーダのノーマル動作時に前記ロー制御部は高電圧を出力し、前記多数個のローデコーダの待ち状態時に前記ロー制御部は接地電圧を出力する。
【０００７】
前記他の目的を達成するために、本発明は、外部とデータをやり取りする多数本のカラム選択線に応答して対応する入出力線対に選択的に接続される多数本のビット線対に接続される多数個のメモリセルを有する半導体メモリ装置において、カラム制御部及び多数個のカラムデコーダを具備する。
カラム制御部は内部電源電圧を入力し、ノーマル動作または待ち状態のいずれかを表わす第１制御信号に応答して出力信号を発生させる。
多数個のカラムデコーダは、前記カラム制御部に接続される。それぞれのカラムデコーダはノーマル動作または待ち状態のいずれかを表わす第２制御信号、前記カラム制御部の出力信号及びカラムアドレス信号に応答して前記多数本のカラム選択線のうち対応するカラム選択線を活性化させる。
前記多数個のカラムデコーダのノーマル動作時に前記カラム制御部は内部電源電圧を出力し、前記多数個のカラムデコーダの待ち状態時に前記カラム制御部は接地電圧を出力する。
【０００８】
本発明によると、低電源電圧を用いる半導体メモリ装置の電力消耗を減らすことができる。
【０００９】
【発明の実施の形態】
本発明及び本発明の動作上の利点並びに本発明の実施によって成し遂げられる目的を十分理解するためには、本発明の好適な実施形態を例示する添付図面及び添付図面に記載の内容を参照しなければならない。
【００１０】
以下、添付した図面に基づき、本発明の好適な実施形態について詳細に説明する。図面で、同一の部材には同一の参照符号を使用した。
【００１１】
図１を参照すると、通常の半導体メモリ装置１０１は、メモリセルアレイ１１１、ローデコーダ１２１、ローアドレスバッファ１３１、ワード線駆動部１７１、カラムデコーダ１４１、カラムアドレスバッファ１５１、感知増幅及び入出力ゲート部１６１、入出力バッファ１９１、制御ロジック１８１、多数本のカラム選択線ＣＳＬ０〜ＣＳＬｎ−１及び多数本の入出力線対ＩＯ０〜ＩＯｎ−１を具備する。メモリセルアレイ１１１は、多数個のワード線対ＷＬ０〜ＷＬｍ−１及び多数本のビット線対ＢＬ０〜ＢＬｎ−１を具備する。ワード線駆動部１７１は、多数個のワード線ドライバーＷＤ１〜ＷＤｍを具備する。
【００１２】
ローアドレスバッファ１３１は、外部から入力されるローアドレスＡｒの電圧レベルを半導体メモリ装置１０１に即した電圧レベルに変換させる。ローデコーダ１２１は制御ロジック１８１で発生される制御信号ＰＤＰＸに応答してローアドレスバッファ１３１から出力されるローアドレスＡｒをデコーディングし、ワード線イネーブル信号ＮＷＥ０〜ＮＷＥｍ−１を発生させる。ワード線駆動部１７１はワード線イネーブル信号ＮＷＥ０〜ＮＷＥｍ−１に応答して多数本のワード線ＷＬ０〜ＷＬｍ−１を高電圧に活性化させる。カラムアドレスバッファ１４１は外部から入力されるカラムアドレス信号Ａｃの電圧レベルを半導体メモリ装置１０１に即した電圧レベルに変換させる。カラムデコーダ１４１は制御ロジック１８１から出力される第１、第２及び第３制御信号ＢＡＮＫＢ、ＰＣＳＬＰＢ及びＰＣＳＬＥＮに応答してカラムアドレスバッファ１５１から出力されるカラムアドレスＡｃをデコーディングし、多数本のカラム選択線ＣＳＬ０〜ＣＳＬｎ−１の一部を活性化させる。前記活性化されたカラム選択線に接続されたビット線対ＢＬ０〜ＢＬｎ−１は入出力線対ＩＯ０〜ＩＯｎ−１に電気的に接続される。
【００１３】
この状態で、半導体メモリ装置１０１からの読み出し時には活性化されたワード線によって指定されたメモリセル（図示せず）に記憶されたデータはビット線対ＢＬ０〜ＢＬｎ−１に載せられ、このうち前記活性化されたカラム選択線に接続されたビット線対に載せられたデータのみが入出力線対ＩＯ０〜ＩＯｎ−１を介して入出力バッファ１９１に送られる。半導体メモリ装置１０１への書き込み時には外部から入出力バッファ１９１を介して入出力線対 ＩＯ０〜ＩＯｎ−１にデータが載せられ、この入出力線対ＩＯ０〜ＩＯｎ−１ に載せられたデータは前記活性化されたカラム選択線に接続されたビット線対を介して前記活性化されたワード線に接続されたメモリセルに格納される。
【００１４】
図２は、本発明の実施形態によるローアドレスデコーダ２００ブロック図である。ここで、前記ローアドレスデコーダ２００は前記図１に示されたローデコーダ１２１など従来のローアドレスデコーダに置き換えできる。図２を参照すると、ローアドレスデコーダ２００は、ロー制御部２１１、第１〜第ｍローデコーダＲＤ１〜ＲＤｍを具備する。ロー制御部２１１は、制御信号ＰＤＰＸに応答して出力信号ＯＵＴ１を発生させる。第１〜第ｍローデコーダＲＤ１〜ＲＤｍはいずれもロー制御部２１１に接続され、それぞれ前記出力信号ＯＵＴ１及びローアドレス信号Ａｒに応答して多数個のワード線イネーブル信号ＮＷＥ０〜ＮＷＥｍ−１を出力する。多数個のワード線イネーブル信号ＮＷＥ０〜ＮＷＥｍ−１は、図１に示されたワード線ドライバＷＤ１〜ＷＤｍを介して多数本のワード線ＷＬ０〜ＷＬｍ−１を高電圧に活性化させる。第１〜第ｍローデコーダＲＤ１〜ＲＤｍはそれぞれ同じ構造及び同じ機能を有する。
【００１５】
図３は、ロー制御部２１１の回路図である。図３を参照すると、ロー制御部２１１はＰＭＯＳトランジスタ３１１及びＮＭＯＳトランジスタ３２１を具備してインバータの役割をする。ＰＭＯＳトランジスタ３１１のソースには高電圧ＶＰＰが印加され、ＮＭＯＳトランジスタ３２１のソースには接地電圧Ｖｓｓのように低電圧が印加される。したがって、ロー制御部２１１は制御信号ＰＤＰＸが論理“ロー”のとき、すなわち、第１〜第ｍローデコーダＲＤ１〜ＲＤｍのノーマル動作時には高電圧ＶＰＰを出力し、制御信号ＰＤＰＸが論理“ハイ”のとき、すなわち、第１〜第ｍローデコーダＲＤ１〜ＲＤｍの待ち状態時には接地電圧Ｖｓｓ、すなわち、論理“ロー”電圧を出力する。高電圧ＶＰＰは電源電圧Ｖｃｃよりも高い電圧である場合があり、多数本のワード線ＷＬ０〜ＷＬｍ−１を効率良く駆動する上で必要である。
【００１６】
前述のようにロー制御部２１１は、第１〜第ｍローデコーダＲＤ１〜ＲＤｍのノーマル動作時には高電圧ＶＰＰを、そして第１〜第ｍローデコーダＲＤ１〜ＲＤｍの待ち状態時には接地電圧Ｖｓｓを出力する。
【００１７】
図４は、第１ローデコーダＲＤ１の回路図である。第１〜第ｍローデコーダＲＤ１〜ＲＤｍはそれぞれ同じ構造及び同じ機能を有するため、ここでは、第１ローデコーダＲＤ１のみを示し、重複説明を避けている。
【００１８】
図４を参照すると、第１ローデコーダＲＤ１は、プルアップ部４１１、デコーディング部４２１、ラッチ部４３１、ドライバー４４１及び雑音除去部４５１を具備する。
【００１９】
プルアップ部４１１は、ロー制御部２１１の出力信号ＯＵＴ１に応答する。プルアップ部４１１は高電圧ＶＰＰが印加されるソースと、ロー制御部２１１の出力信号ＯＵＴ１が入力されるゲート、及びノードＮ１に接続されたドレインを含む。したがって、前記プルアップ部４１１は、ロー制御部２１１の出力信号ＯＵＴ１が接地電圧ＶｓｓであればターンオンされてノードＮ１を高電圧ＶＰＰにプルアップさせ、ロー制御部２１１の出力信号ＯＵＴ１が高電圧ＶＰＰであればターンオフされてノードＮ１を高電圧ＶＰＰにプルアップさせない。
【００２０】
デコーディング部４２１は、ローアドレスＡｒを構成する多数個のローアドレスビットＡｒ１、Ａｒ２、Ａｒ３に応答する。デコーディング部４２１は多数個のローアドレスビットＡｒ１、Ａｒ２、Ａｒ３によってそれぞれゲートされるＮＭＯＳトランジスタＱ１、Ｑ２、Ｑ３を含む。このＮＭＯＳトランジスタＱ１、Ｑ２、Ｑ３はノードＮ１と接地電圧Ｖｓｓとの間に直列接続される。ローアドレスビットＡｒ１、Ａｒ２、Ａｒ３がいずれも論理“ハイ”であればＮＭＯＳトランジスタＱ１、Ｑ２、Ｑ３はターンオンされてノードＮ１は接地電圧Ｖｓｓにダウンされ、ローアドレスビットＡｒ１、Ａｒ２、Ａｒ３のいずれか１つでも論理“ロー”であればノードＮ１は接地電圧Ｖｓｓにダウンされない。
【００２１】
ラッチ部４３１はノードＮ１とノードＮ２との間に接続され、ワード線イネーブル信号ＮＷＥ０を特定電圧レベルにラッチさせる。ラッチ部４３１はＰＭＯＳトランジスタＱ５及びＮＭＯＳトランジスタＱ４を含む。ＰＭＯＳトランジスタＱ５のソースには高電圧ＶＰＰが印加され、ＮＭＯＳトランジスタＱ４のソースには接地電圧Ｖｓｓが印加される。ＮＭＯＳトランジスタＱ４のゲート及びＰＭＯＳトランジスタＱ５のドレインはノードＮ１に接続され、ＮＭＯＳトランジスタＱ４のドレイン及びＰＭＯＳトランジスタＱ５のゲートはノードＮ２に接続される。したがって、ノードＮ１が高電圧ＶＰＰであればＮＭＯＳトランジスタＱ４及びＰＭＯＳトランジスタＱ５はターンオンされるので、その結果ノードＮ２が接地電圧Ｖｓｓにラッチされる。すなわち、ワード線イネーブル信号ＮＷＥ０は接地電圧Ｖｓｓに維持されるのである。これに対し、ノードＮ１が接地電圧ＶｓｓであればＮＭＯＳトランジスタＱ及びＰＭＯＳトランジスタＱ５はターンオフされるのでドライバー４４１がターンオンされ、その結果ワード線イネーブル信号ＮＷＥ０は昇圧電圧レベルにイネーブルされる。
【００２２】
ドライバー４４１はノードＮ１の電圧によってゲートされる。ドライバー４４１はロー制御部２１１の出力信号ＯＵＴ１を受信するソース、ノードＮ１に接続されるゲート、及びノードＮ２に接続されるドレインを有するＰＭＯＳトランジスタＱ６を含む。したがって、ドライバー４４１は、ノードＮ１の電圧が接地電圧Ｖｓｓであればターンオンされてロー制御部２１１の出力信号ＯＵＴ１をノードＮ２に伝達し、ノードＮ１の電圧が高電圧ＶＰＰであればターンオフされてロー制御部２１１の出力信号ＯＵＴ１をノードＮ２に伝達しない。ドライバー４４１がターンオフされた場合、ノードＮ２の電圧レベルはラッチ部４３１の出力に応じて決定される。
【００２３】
内部電源電圧として２．０Ｖ以下の低電圧を用いる半導体メモリ装置において、ＭＯＳトランジスタＱ１〜Ｑ６のゲート幅は非常に狭く、その結果ＭＯＳトランジスタＱ１〜Ｑ６のしきい電圧も、例えば０．５Ｖ以下に顕著に下がる。このように、ドライバー４４１に具備されるＰＭＯＳトランジスタＱ６のしきい電圧が低電圧である場合、第１ローデコーダＲＤ１の待ち状態時にＰＭＯＳトランジスタＱ６のソースとドレインとの間に僅かな電圧差が生じ、ＰＭＯＳトランジスタＱ６のゲートにＰＭＯＳトランジスタＱ６のしきい電圧よりも高い電圧が印加されると、ＰＭＯＳトランジスタＱ６には漏れ電流が生じる。これを防止すべく、本発明では、第１ローデコーダＲＤ１の待ち状態時にＰＭＯＳトランジスタＱ６のソース及びドレインに共に接地電圧Ｖｓｓを印加する方法を取っている。ここで、待ち状態時にロー制御部２１１の出力信号ＯＵＴ１が論理“ロー”にＰＭＯＳトランジスタＱ６のソースに印加され、ＰＭＯＳトランジスタＱ６のゲートには高電圧ＶＰＰが印加されるので、ＰＭＯＳトランジスタＱ６はターンオフされ、ＮＭＯＳトランジスタＱ４はターンオンされて、ＰＭＯＳトランジスタＱ６のドレインは接地電圧Ｖｓｓとなる。その結果、ＰＭＯＳトランジスタＱ６のソース及びドレインは共に接地電圧Ｖｓｓとなる。結局として、第１〜第ｍローデコーダＲＤ１〜ＲＤｍの待ち状態時に第１〜第ｍローデコーダＲＤ１〜ＲＤｍには漏れ電流が生じない。
【００２４】
雑音除去部４５１にはキャパシタが具備され、これによりノードＮ２に生じる雑音が除去される。
【００２５】
図３及び図４に基づき、本発明に係るロー制御部２１１及び第１ローデコーダＲＤ１の動作について説明する。第１ローデコーダＲＤ１の動作は、ノーマル動作と待ち状態とに大別される。
【００２６】
先ず、第１ローデコーダＲＤ１のノーマル動作時に制御信号ＰＤＰＸは論理“ロー”になる。制御信号ＰＤＰＸが論理“ロー”になるとロー制御部２１１のＰＭＯＳトランジスタ３１１がターンオンされるので、ロー制御部２１１から高電圧ＶＰＰが出力される。ロー制御部２１１の出力が高電圧ＶＰＰであればプルアップ部４１１はターンオフされる。このとき、ローアドレスビットＡｒ１、Ａｒ２、Ａｒ３がいずれも論理“ハイ”であればノードＮ１は接地電圧Ｖｓｓに下がり、ローアドレスビットＡｒ１、Ａｒ２、Ａｒ３のいずれか１つでも論理“ロー”であれば、ノードＮ１の電圧はラッチ部４３１のＰＭＯＳトランジスタＱ５のドレイン電圧に応じて決定される。もしローアドレスビットＡｒ１、Ａｒ２、Ａｒ３がいずれも論理“ハイ”であれば、ノードＮ１は接地電圧Ｖｓｓになり、ドライバー４４１がターンオンされてロー制御部２１１から出力される高電圧ＶＰＰがノードＮ２に印加されるので、ワード線イネーブル信号ＮＷＥ０は活性化される。ワード線イネーブル信号ＮＷＥ０が活性化されると、ワード線ＷＬ０が高電圧ＶＰＰにイネーブルされる。
【００２７】
第１ローデコーダＲＤ１が待ち状態になると、制御信号ＰＤＰＸは論理“ハイ”になる。制御信号ＰＤＰＸが論理“ハイ”になるとロー制御部２１１のＮＭＯＳトランジスタ３２１がターンオンされるので、ロー制御部２１１の出力は接地電圧Ｖｓｓに下がる。ロー制御部２１１の出力が接地電圧Ｖｓｓであればプルアップ部４１１がターンオンされるので、ノードＮ１は高電圧ＶＰＰに上がる。ノードＮ１が高電圧ＶＰＰに上がるとラッチ部４３１のＮＭＯＳトランジスタＱ４がターンオンされるので、ノードＮ２は接地電圧Ｖｓｓに下がる。すなわち、ワード線イネーブル信号ＮＷＥ０は非活性化される。ＮＭＯＳトランジスタＱ４がターンオンされるとラッチ部４３１のＰＭＯＳトランジスタＱ５がターンオンされるので、ノードＮ１は継続して高電圧ＶＰＰに維持される。したがって、ワード線イネーブル信号ＮＷＥ０は継続して非活性化状態に維持される。
【００２８】
前述のように、本発明によると、第１ローデコーダＲＤ１の待ち状態時にドライバー４４１に具備されるＰＭＯＳトランジスタＱ６のゲートには高電圧ＶＰＰが印加され、ＰＭＯＳトランジスタＱ６のソース及びドレイン共には接地電圧Ｖｓｓが印加されるので、ＰＭＯＳトランジスタＱ６には漏れ電流が生じない。すなわち、第１〜第ｍローデコーダＲＤ１〜ＲＤｍに漏れ電流が生じない。このように、待ち状態時に第１〜第ｍローデコーダＲＤ１〜ＲＤｍに漏れ電流が生じないことから、半導体メモリ装置１０１の電力消耗が減る。
【００２９】
ところで、本発明によると、半導体メモリ装置１０１に１つのロー制御部２１１がさらに追加される。しかし、必要とされるロー制御部２１１は、ローデコーダＲＤ１〜ＲＤｍの数によらずに１つだけであり、これが半導体メモリ装置１０１内で占める面積は極めて僅かである。従って、半導体メモリ装置１０１の高集積化が進んでもロー制御部２１１の占める面積は広がらないので、ロー制御部２１１の占める面積は半導体メモリ装置１０１の寸法にまったく影響しない。
【００３０】
図５は、本発明のカラムアドレスデコーダ５００の好適な実施形態を示すものである。ここで、カラムアドレスデコーダ５００は図１に示されたカラムデコーダ１５１など従来のカラムアドレスデコーダに置き換えできる。図５を参照すると、本発明の好適な実施形態によるカラムアドレスデコーダ５００は、カラム制御部５１１及び第１〜第ｎカラムデコーダＣＤ１〜ＣＤｎを含む。カラム制御部５１１は、第１制御信号ＢＡＮＫＢに応答して出力信号ＯＵＴ２を発生させる。第１〜 第ｎカラムデコーダＣＤ１〜ＣＤｎはいずれもカラム制御部５１１に接続され、それぞれ出力信号ＯＵＴ２、外部から入力されるカラムアドレスＡｃ、第２及び第３制御信号ＰＣＳＬＰＢ、ＰＣＳＬＥＮに応答して多数本のカラム選択線ＣＳＬ０〜ＣＳＬｎ−１に対応するカラム選択線を活性化させる。第１〜第ｎカラムデコーダＣＤ１〜ＣＤｎはそれぞれ同じ構造及び同じ機能を有する。
【００３１】
図６は、カラム制御部５１１の回路図である。図６を参照すると、カラム制御部５１１はＰＭＯＳトランジスタ６１１及びＮＭＯＳトランジスタ６２１を具備してインバータの役割をする。ＰＭＯＳトランジスタ６１１のソースには内部電源電圧ＩＶＣが印加され、ＮＭＯＳトランジスタ６２１のソースには接地電圧Ｖｓｓが印加される。したがって、カラム制御部５１１は第１制御信号ＢＡＮＫＢが論理“ロー”であれば内部電源電圧ＩＶＣを出力し、第１制御信号ＢＡＮＫＢが論理“ハイ”であれば接地電圧Ｖｓｓを出力する。内部電源電圧ＩＶＣは外部から半導体メモリ装置１０１に印加される電源電圧Ｖｃｃが半導体メモリ装置１０１に即した電圧に変換された電圧である。第１〜第ｎカラムデコーダＣＤ１〜ＣＤｎのノーマル動作時に第１制御信号ＢＡＮＫＢは論理“ロー”となり、第１〜第ｎカラムデコーダＣＤ１〜ＣＤｎの待ち状態時に第１制御信号ＢＡＮＫＢは論理“ハイ”となる。
【００３２】
図７は、第１カラムデコーダＣＤ１の詳細図である。図７を参照すると、第１カラムデコーダＣＤ１は、プルアップ部７１１、デコーディング部７２１、ラッチ部７３１、ドライバー７４１及び雑音除去部７５１を具備する。第１〜第ｎカラムデコーダＣＤ１〜ＣＤｎはそれぞれ同じ構造及び同じ機能を有するので、その重複説明を避けるために、ここでは第１カラムデコーダＣＤ１のみを示す。
【００３３】
プルアップ部７１１は内部電源電圧ＩＶＣとノードＮ３との間に直列接続され、第２及び第３制御信号ＰＣＳＬＰＢ、ＰＣＳＬＥＮによってゲートされるＰＭＯＳトランジスタＱ１、Ｑ２を具備する。したがって、プルアップ部７１１は第２及び第３制御信号ＰＣＳＬＰＢ、ＰＣＳＬＥＮがいずれも論理“ロー”であればターンオンされてノードＮ３を内部電源電圧ＩＶＣにプルアップさせ、第２及び第３制御信号ＰＣＳＬＰＢ、ＰＣＳＬＥＮのいずれか１つでも論理“ハイ”であればターンオフされてノードＮ３をプルアップさせない。第２及び第３制御信号ＰＣＳＬＰＢ、ＰＣＳＬＥＮは第１カラムデコーダＣＤ１の特性に応じて１つまたは３つ以上になりうる。このとき、ＰＭＯＳトランジスタＱ１、Ｑ２の数もこれに応じて変わる。
【００３４】
デコーディング部７２１は、カラムアドレスビットＡｃ１、Ａｃ２、Ａｃ３及び第３制御信号ＰＣＳＬＥＮに応答してノードＮ３を接地電圧Ｖｓｓにダウンさせる。カラムアドレスＡｃは、多数個のカラムアドレスビットＡｃ１、Ａｃ２、Ａｃ３で構成される。デコーディング部７２１はカラムアドレスビットＡｃ１、Ａｃ２、Ａｃ３及び第３制御信号ＰＣＳＬＥＮによってゲートされる多数個、例えば４つのＮＭＯＳトランジスタＱ３〜Ｑ６を具備する。ＮＭＯＳトランジスタＱ３〜Ｑ６はノードＮ３と接地電圧Ｖｓｓとの間に直列接続される。従って、デコーディング部７２１はカラムアドレスビットＡｃ１、Ａｃ２、Ａｃ３及び第３制御信号ＰＣＳＬＥＮがいずれも論理“ハイ”であればターンオンされてノードＮ３を接地電圧Ｖｓｓにダウンさせ、カラムアドレスビットＡｃ１、Ａｃ２、Ａｃ３及び第３制御信号ＰＣＳＬＥＮのいずれか１つでも論理“ロー”であればノードＮ３を接地電圧Ｖｓｓにダウンさせない。
【００３５】
ラッチ部７３１は、ノードＮ３とカラム選択線ＣＳＬ０との間に接続される。ラッチ部７３１はＰＭＯＳトランジスタＱ７及びＮＭＯＳトランジスタＱ８を具備する。ＰＭＯＳトランジスタＱ７のソースには内部電源電圧ＩＶＣが印加され、ＮＭＯＳトランジスタＱ８のソースには接地電圧Ｖｓｓが印加される。ＮＭＯＳトランジスタＱ８のゲート及びＰＭＯＳトランジスタＱ７のドレインはノードＮ３に接続され、ＮＭＯＳトランジスタＱ８のドレイン及びＰＭＯＳトランジスタＱ７のゲートはカラム選択線ＣＳＬ０に接続される。したがって、ラッチ部７３１はノードＮ３の電圧が内部電源電圧ＩＶＣであればターンオンされてカラム選択線ＣＳＬ０を接地電圧Ｖｓｓにラッチさせ、ノードＮ３の電圧が接地電圧Ｖｓｓであればターンオフされてカラム選択線ＣＳＬ０を接地電圧Ｖｓｓにラッチさせない。
【００３６】
ドライバー７４１は、ノードＮ３とカラム制御部５１１との間に接続される。ドライバー７４１は、カラム制御部５１１が接続されるソース、ノードＮ３が接続されるゲート、及びカラム選択線ＣＳＬ０が接続されるドレインを含む。したがって、ドライバー７４１はノードＮ３の電圧が接地電圧Ｖｓｓであればターンオンされてカラム選択線ＣＳＬ０を内部電源電圧ＩＶＣにアップさせ、ノードＮ３の電圧が内部電源電圧ＩＶＣであればターンオフされてカラム選択線ＣＳＬ０を内部電源電圧ＩＶＣにアップさせない。
【００３７】
雑音除去部７５１にはキャパシタが具備され、これによりカラム選択線ＣＳＬ０に発生される雑音が除去される。
【００３８】
図６及び図７に基づき、第１カラムデコーダＣＤ１のノーマル動作及び待ち状態について説明する。
【００３９】
第１カラムデコーダＣＤ１のノーマル動作時に第１制御信号ＢＡＮＫＢは論理“ロー”になり、第２及び第３制御信号ＰＣＳＬＰＢ、ＰＣＳＬＥＮは論理“ハイ”になる。第１制御信号ＢＡＮＫＢが論理“ロー”であればカラム制御部５１１のＰＭＯＳトランジスタ６１１がターンオンされるので、カラム制御部５１１から内部電源電圧ＩＶＣが出力される。この状態で第２及び第３制御信号ＰＣＳＬＰＢ、ＰＣＳＬＥＮが論理“ハイ”であるので、プルアップ部７１１はターンオフされる。このとき、カラムアドレスビットＡｃ１、Ａｃ２、Ａｃ３がいずれも論理“ハイ”であればデコーディング部７２１がターンオンされるので、ノードＮ３は接地電圧Ｖｓｓに下がる。もし、ノードＮ３が接地電圧Ｖｓｓであれば、ラッチ部７３１はターンオフされドライバー７４１はターンオンされるので、カラム選択線ＣＳＬ０は内部電源電圧ＩＶＣに上がる。すなわち、カラム選択線ＣＳＬ０が活性化される。
【００４０】
第１カラムデコーダＣＤ１が待ち状態になると第１制御信号ＢＡＮＫＢは論理“ハイ”になり、第２及び第３制御信号ＰＣＳＬＰＢ、ＰＣＳＬＥＮは論理“ロー”になる。第１制御信号ＢＡＮＫＢが論理“ハイ”であればカラム制御部５１１のＮＭＯＳトランジスタ６２１がターンオンされるので、カラム制御部５１１の出力は接地電圧Ｖｓｓに下がる。第２及び第３制御信号ＰＣＳＬＰＢ、ＰＣＳＬＥＮがいずれも論理“ロー”であるのでプルアップ部７１１はターンオンされ、デコーディング部７２１はカラムアドレスビットＡｃ１、Ａｃ２、Ａｃ３に寄らずにターンオフされてノードＮ３は内部電源電圧ＩＶＣに上がる。ノードＮ３が内部電源電圧ＩＶＣに上がると、ラッチ部７３１はターンオンされドライバー７４１はターンオフされるので、カラム選択線ＣＳＬ０は継続して接地電圧Ｖｓｓに維持される。すなわち、カラム選択線ＣＳＬ０は非活性化される。ラッチ部７３１がターンオンされるので、カラム選択線ＣＳＬ０は継続して接地電圧Ｖｓｓに維持される。
【００４１】
前述のように、本発明によると、第１カラムデコーダＣＤ１の待ち状態時にドライバー７４１に具備されるＰＭＯＳトランジスタＱ９のゲートには内部電源電圧ＩＶＣが印加され、ＰＭＯＳトランジスタＱ９のソース及びドレイン共に接地電圧Ｖｓｓが印加されるので、ＰＭＯＳトランジスタＱ９には漏れ電流が生じない。すなわち、第１〜第ｎカラムデコーダＣＤ１〜ＣＤｎに漏れ電流が生じない。このように、待ち状態で第１〜第ｎカラムデコーダＣＤ１〜ＣＤｎに漏れ電流が生じないことから、半導体メモリ装置１０１の電力消耗が減る。
【００４２】
ところで、本発明によると、半導体メモリ装置１０１に１つのカラム制御部５１１がさらに追加される。しかし、必要とされるカラム制御部５１１は、カラムデコーダＣＤ１〜ＣＤｎの数によらずに１つだけであり、これが半導体メモリ装置１０１内で占める面積は極めて僅かである。従って、半導体メモリ装置１０１の高集積化が進んでもカラム制御部５１１の占める面積は広がらないので、カラム制御部２１１の占める面積は半導体メモリ装置１０１の寸法にまったく影響しない。
【００４３】
図２及び図５に示された回路はメモリと通常のロジック回路とが組み合わせられた半導体メモリ装置にも適用可能である。
【００４４】
【発明の効果】
前述のように、本発明によると、低電圧を内部電源電圧として用いる半導体メモリ装置において、第１〜第ｍローデコーダＲＤ１〜ＲＤｍ及び第１〜第ｎカラムデコーダＣＤ１〜ＣＤｎの待ち状態時に、第１〜第ｍローデコーダＲＤ１〜ＲＤｍのドライバー及び第１〜第ｎカラムデコーダＣＤ１〜ＣＤｎのドライバーにそれぞれ具備されるＰＭＯＳトランジスタのソース及びドレインに共に接地電圧Ｖｓｓを印加することにより、第１〜第ｍローデコーダＲＤ１〜ＲＤｍ及び第１〜第ｎカラムデコーダＣＤ１〜ＣＤｎに漏れ電流が生じなくなる。これにより、半導体メモリ装置の電力消耗が減る。
【００４５】
図面及び明細書には最適の実施形態が開示されている。ここで、特定の用語が使用されたが、これは単なる例示に過ぎず、本発明を限定するものではない。したがって、この技術分野の通常の知識を有した者なら、これより各種の変形及び均等な他実施形態が可能なのは言うまでもない。よって、本発明の真の技術的保護範囲は請求範囲の技術的思想によって定まるべきである。
【図面の簡単な説明】
【図１】 通常の半導体メモリ装置の概略ブロック図である。
【図２】 本発明に係るローアドレスデコーダのブロック図である。
【図３】 図２のロー制御部の回路図である。
【図４】 図２の第１ローデコーダの回路図である。
【図５】 本発明に係るカラムデコーダのブロック図である。
【図６】 図５のカラム制御部の回路図である。
【図７】 図５の第１カラムデコーダの回路図である。
【符号の説明】
２００ ローアドレスデコーダ
２１１ ロー制御部
３１１ ＰＭＯＳトランジスタ
３２１ ＮＭＯＳトランジスタ
４１１ プルアップ部
４２１ デコーディング部
４３１ ラッチ部
４４１ ドライバー
４５１ 雑音除去部
５００ カラムアドレスデコーダ
５１１ カラム制御部
６１１ ＰＭＯＳトランジスタ
６２１ ＮＭＯＳトランジスタ
７１１ プルアップ部
７２１ デコーディング部
７３１ ラッチ部
７４１ ドライバー
７５１ 雑音除去部
Ａｃ カラムアドレス
Ａｃ１、Ａｃ２、Ａｃ３ カラムアドレスビット
Ａｒ ローアドレス信号
Ａｒ１、Ａｒ２、Ａｒ３ ローアドレスビット
ＢＡＮＫＢ 第１制御信号
ＣＤ１〜ＣＤｎ 第１〜第ｎカラムデコーダ
ＣＳＬ０〜ＣＳＬｎ−１ カラム選択線
Ｎ１、Ｎ２、Ｎ３ ノード
ＮＷＥ０〜ＮＷＥｍ−１ ワード線イネーブル信号
ＯＵＴ１，ＯＵＴ２ 出力信号
ＰＣＳＬＰＢ 第２制御信号
ＰＣＳＬＥＮ 第３制御信号
ＰＤＰＸ 制御信号
Ｑ１〜Ｑ９ ＭＯＳトランジスタ
ＲＤ１〜ＲＤｍ 第１〜第ｍローデコーダ
ＷＬ０〜ＷＬｍ−１ ワード線
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に、ローデコーダ及びカラムデコーダを有する半導体メモリ装置に関する。
【０００２】
【従来の技術】
半導体メモリ装置は、メモリセルアレイ、ローデコーダ、カラムデコーダ、感知増幅器及び多数本の入出力線対を具備する。メモリセルアレイは多数個のメモリセルを具備し、前記メモリセルに多数本のワード線及び多数本のビット線対が接続される。前記多数本のビット線対は前記感知増幅器に接続される。前記多数本の入出力線対は多数本のカラム選択線によって制御されて前記感知増幅器に電気的に接続される。ローデコーダは、外部から入力されるローアドレスをデコーディングして前記多数本のワード線の一部を選択し、カラムデコーダは外部から入力されるカラムアドレスをデコーディングして前記多数本のカラム選択線の一部を選択する。ローデコーダは前記多数本のワード線を駆動するためのドライバーを出力端に具備し、カラムデコーダは前記多数本のカラム選択線を駆動するためのドライバーを出力端に具備する。
【０００３】
低電源電圧を用いる半導体メモリ装置のローデコーダ及びカラムデコーダに具備されるＭＯＳトランジスタのゲート幅は非常に狭い。このため、前記ローデコーダ及びカラムデコーダの待ち状態時に前記ＭＯＳトランジスタのソースとドレインとの間に僅かな電圧差が発生しても漏れ電流が生じてしまう。前記漏れ電流は極めて少量であるため、ローデコーダ及びカラムデコーダが少数の時には半導体メモリ装置の電力消耗にあまり影響しない。しかし、半導体メモリ装置の高集積化が次第に進むにつれて、ローデコーダ及びカラムデコーダの数も次第に増加しつつある。ローデコーダ及びカラムデコーダの数の増加に伴って前記漏れ電流も大量化し、これは半導体メモリ装置の全体的な電力消耗の増大につながる。最近、半導体メモリ装置を用いるシステムの小型化及び低電力化が進んでいる状況である。その結果、電力消耗の多い半導体メモリ装置は小型システムまたは携帯用システムに不向きであるため、商業性に劣っている。
【０００４】
【発明が解決しようとする課題】
本発明は上記事情に鑑みて成されたものであり、その目的は、低電源電圧を内部電源電圧として用いる半導体メモリ装置において、漏れ電流が生じないローデコーダを具備する半導体メモリ装置を提供することである。
【０００５】
本発明の他の目的は、低電源電圧を内部電源電圧として用いる半導体メモリ装置において、漏れ電流が生じないカラムデコーダを具備する半導体メモリ装置を提供することである。
【０００６】
【課題を解決するための手段】
前記目的を達成するために、本発明は、多数本のワード線に接続された多数個のメモリセルを有する半導体メモリ装置において、ノード、ロー制御部及び多数個のローデコーダを具備する。
ノードは、前記半導体メモリ装置に印加される電源電圧を受信する。
ロー制御部は、ノーマル動作または待ち状態のいずれかを表わす制御信号に応答して出力信号を発生させる。
多数個のローデコーダは、前記多数本のワード線と前記ロー制御部との間に接続される。それぞれのローデコーダは、前記ロー制御部の出力信号及び外部から入力されるローアドレス信号に応答して対応するワード線を活性化させる。
前記多数個のローデコーダのノーマル動作時に前記ロー制御部は高電圧を出力し、前記多数個のローデコーダの待ち状態時に前記ロー制御部は接地電圧を出力する。
【０００７】
前記他の目的を達成するために、本発明は、外部とデータをやり取りする多数本のカラム選択線に応答して対応する入出力線対に選択的に接続される多数本のビット線対に接続される多数個のメモリセルを有する半導体メモリ装置において、カラム制御部及び多数個のカラムデコーダを具備する。
カラム制御部は内部電源電圧を入力し、ノーマル動作または待ち状態のいずれかを表わす第１制御信号に応答して出力信号を発生させる。
多数個のカラムデコーダは、前記カラム制御部に接続される。それぞれのカラムデコーダはノーマル動作または待ち状態のいずれかを表わす第２制御信号、前記カラム制御部の出力信号及びカラムアドレス信号に応答して前記多数本のカラム選択線のうち対応するカラム選択線を活性化させる。
前記多数個のカラムデコーダのノーマル動作時に前記カラム制御部は内部電源電圧を出力し、前記多数個のカラムデコーダの待ち状態時に前記カラム制御部は接地電圧を出力する。
【０００８】
本発明によると、低電源電圧を用いる半導体メモリ装置の電力消耗を減らすことができる。
【０００９】
【発明の実施の形態】
本発明及び本発明の動作上の利点並びに本発明の実施によって成し遂げられる目的を十分理解するためには、本発明の好適な実施形態を例示する添付図面及び添付図面に記載の内容を参照しなければならない。
【００１０】
以下、添付した図面に基づき、本発明の好適な実施形態について詳細に説明する。図面で、同一の部材には同一の参照符号を使用した。
【００１１】
図１を参照すると、通常の半導体メモリ装置１０１は、メモリセルアレイ１１１、ローデコーダ１２１、ローアドレスバッファ１３１、ワード線駆動部１７１、カラムデコーダ１４１、カラムアドレスバッファ１５１、感知増幅及び入出力ゲート部１６１、入出力バッファ１９１、制御ロジック１８１、多数本のカラム選択線ＣＳＬ０〜ＣＳＬｎ−１及び多数本の入出力線対ＩＯ０〜ＩＯｎ−１を具備する。メモリセルアレイ１１１は、多数個のワード線対ＷＬ０〜ＷＬｍ−１及び多数本のビット線対ＢＬ０〜ＢＬｎ−１を具備する。ワード線駆動部１７１は、多数個のワード線ドライバーＷＤ１〜ＷＤｍを具備する。
【００１２】
ローアドレスバッファ１３１は、外部から入力されるローアドレスＡｒの電圧レベルを半導体メモリ装置１０１に即した電圧レベルに変換させる。ローデコーダ１２１は制御ロジック１８１で発生される制御信号ＰＤＰＸに応答してローアドレスバッファ１３１から出力されるローアドレスＡｒをデコーディングし、ワード線イネーブル信号ＮＷＥ０〜ＮＷＥｍ−１を発生させる。ワード線駆動部１７１はワード線イネーブル信号ＮＷＥ０〜ＮＷＥｍ−１に応答して多数本のワード線ＷＬ０〜ＷＬｍ−１を高電圧に活性化させる。カラムアドレスバッファ１４１は外部から入力されるカラムアドレス信号Ａｃの電圧レベルを半導体メモリ装置１０１に即した電圧レベルに変換させる。カラムデコーダ１４１は制御ロジック１８１から出力される第１、第２及び第３制御信号ＢＡＮＫＢ、ＰＣＳＬＰＢ及びＰＣＳＬＥＮに応答してカラムアドレスバッファ１５１から出力されるカラムアドレスＡｃをデコーディングし、多数本のカラム選択線ＣＳＬ０〜ＣＳＬｎ−１の一部を活性化させる。前記活性化されたカラム選択線に接続されたビット線対ＢＬ０〜ＢＬｎ−１は入出力線対ＩＯ０〜ＩＯｎ−１に電気的に接続される。
【００１３】
この状態で、半導体メモリ装置１０１からの読み出し時には活性化されたワード線によって指定されたメモリセル（図示せず）に記憶されたデータはビット線対ＢＬ０〜ＢＬｎ−１に載せられ、このうち前記活性化されたカラム選択線に接続されたビット線対に載せられたデータのみが入出力線対ＩＯ０〜ＩＯｎ−１を介して入出力バッファ１９１に送られる。半導体メモリ装置１０１への書き込み時には外部から入出力バッファ１９１を介して入出力線対 ＩＯ０〜ＩＯｎ−１にデータが載せられ、この入出力線対ＩＯ０〜ＩＯｎ−１ に載せられたデータは前記活性化されたカラム選択線に接続されたビット線対を介して前記活性化されたワード線に接続されたメモリセルに格納される。
【００１４】
図２は、本発明の実施形態によるローアドレスデコーダ２００ブロック図である。ここで、前記ローアドレスデコーダ２００は前記図１に示されたローデコーダ１２１など従来のローアドレスデコーダに置き換えできる。図２を参照すると、ローアドレスデコーダ２００は、ロー制御部２１１、第１〜第ｍローデコーダＲＤ１〜ＲＤｍを具備する。ロー制御部２１１は、制御信号ＰＤＰＸに応答して出力信号ＯＵＴ１を発生させる。第１〜第ｍローデコーダＲＤ１〜ＲＤｍはいずれもロー制御部２１１に接続され、それぞれ前記出力信号ＯＵＴ１及びローアドレス信号Ａｒに応答して多数個のワード線イネーブル信号ＮＷＥ０〜ＮＷＥｍ−１を出力する。多数個のワード線イネーブル信号ＮＷＥ０〜ＮＷＥｍ−１は、図１に示されたワード線ドライバＷＤ１〜ＷＤｍを介して多数本のワード線ＷＬ０〜ＷＬｍ−１を高電圧に活性化させる。第１〜第ｍローデコーダＲＤ１〜ＲＤｍはそれぞれ同じ構造及び同じ機能を有する。
【００１５】
図３は、ロー制御部２１１の回路図である。図３を参照すると、ロー制御部２１１はＰＭＯＳトランジスタ３１１及びＮＭＯＳトランジスタ３２１を具備してインバータの役割をする。ＰＭＯＳトランジスタ３１１のソースには高電圧ＶＰＰが印加され、ＮＭＯＳトランジスタ３２１のソースには接地電圧Ｖｓｓのように低電圧が印加される。したがって、ロー制御部２１１は制御信号ＰＤＰＸが論理“ロー”のとき、すなわち、第１〜第ｍローデコーダＲＤ１〜ＲＤｍのノーマル動作時には高電圧ＶＰＰを出力し、制御信号ＰＤＰＸが論理“ハイ”のとき、すなわち、第１〜第ｍローデコーダＲＤ１〜ＲＤｍの待ち状態時には接地電圧Ｖｓｓ、すなわち、論理“ロー”電圧を出力する。高電圧ＶＰＰは電源電圧Ｖｃｃよりも高い電圧である場合があり、多数本のワード線ＷＬ０〜ＷＬｍ−１を効率良く駆動する上で必要である。
【００１６】
前述のようにロー制御部２１１は、第１〜第ｍローデコーダＲＤ１〜ＲＤｍのノーマル動作時には高電圧ＶＰＰを、そして第１〜第ｍローデコーダＲＤ１〜ＲＤｍの待ち状態時には接地電圧Ｖｓｓを出力する。
【００１７】
図４は、第１ローデコーダＲＤ１の回路図である。第１〜第ｍローデコーダＲＤ１〜ＲＤｍはそれぞれ同じ構造及び同じ機能を有するため、ここでは、第１ローデコーダＲＤ１のみを示し、重複説明を避けている。
【００１８】
図４を参照すると、第１ローデコーダＲＤ１は、プルアップ部４１１、デコーディング部４２１、ラッチ部４３１、ドライバー４４１及び雑音除去部４５１を具備する。
【００１９】
プルアップ部４１１は、ロー制御部２１１の出力信号ＯＵＴ１に応答する。プルアップ部４１１は高電圧ＶＰＰが印加されるソースと、ロー制御部２１１の出力信号ＯＵＴ１が入力されるゲート、及びノードＮ１に接続されたドレインを含む。したがって、前記プルアップ部４１１は、ロー制御部２１１の出力信号ＯＵＴ１が接地電圧ＶｓｓであればターンオンされてノードＮ１を高電圧ＶＰＰにプルアップさせ、ロー制御部２１１の出力信号ＯＵＴ１が高電圧ＶＰＰであればターンオフされてノードＮ１を高電圧ＶＰＰにプルアップさせない。
【００２０】
デコーディング部４２１は、ローアドレスＡｒを構成する多数個のローアドレスビットＡｒ１、Ａｒ２、Ａｒ３に応答する。デコーディング部４２１は多数個のローアドレスビットＡｒ１、Ａｒ２、Ａｒ３によってそれぞれゲートされるＮＭＯＳトランジスタＱ１、Ｑ２、Ｑ３を含む。このＮＭＯＳトランジスタＱ１、Ｑ２、Ｑ３はノードＮ１と接地電圧Ｖｓｓとの間に直列接続される。ローアドレスビットＡｒ１、Ａｒ２、Ａｒ３がいずれも論理“ハイ”であればＮＭＯＳトランジスタＱ１、Ｑ２、Ｑ３はターンオンされてノードＮ１は接地電圧Ｖｓｓにダウンされ、ローアドレスビットＡｒ１、Ａｒ２、Ａｒ３のいずれか１つでも論理“ロー”であればノードＮ１は接地電圧Ｖｓｓにダウンされない。
【００２１】
ラッチ部４３１はノードＮ１とノードＮ２との間に接続され、ワード線イネーブル信号ＮＷＥ０を特定電圧レベルにラッチさせる。ラッチ部４３１はＰＭＯＳトランジスタＱ５及びＮＭＯＳトランジスタＱ４を含む。ＰＭＯＳトランジスタＱ５のソースには高電圧ＶＰＰが印加され、ＮＭＯＳトランジスタＱ４のソースには接地電圧Ｖｓｓが印加される。ＮＭＯＳトランジスタＱ４のゲート及びＰＭＯＳトランジスタＱ５のドレインはノードＮ１に接続され、ＮＭＯＳトランジスタＱ４のドレイン及びＰＭＯＳトランジスタＱ５のゲートはノードＮ２に接続される。したがって、ノードＮ１が高電圧ＶＰＰであればＮＭＯＳトランジスタＱ４及びＰＭＯＳトランジスタＱ５はターンオンされるので、その結果ノードＮ２が接地電圧Ｖｓｓにラッチされる。すなわち、ワード線イネーブル信号ＮＷＥ０は接地電圧Ｖｓｓに維持されるのである。これに対し、ノードＮ１が接地電圧ＶｓｓであればＮＭＯＳトランジスタＱ及びＰＭＯＳトランジスタＱ５はターンオフされるのでドライバー４４１がターンオンされ、その結果ワード線イネーブル信号ＮＷＥ０は昇圧電圧レベルにイネーブルされる。
【００２２】
ドライバー４４１はノードＮ１の電圧によってゲートされる。ドライバー４４１はロー制御部２１１の出力信号ＯＵＴ１を受信するソース、ノードＮ１に接続されるゲート、及びノードＮ２に接続されるドレインを有するＰＭＯＳトランジスタＱ６を含む。したがって、ドライバー４４１は、ノードＮ１の電圧が接地電圧Ｖｓｓであればターンオンされてロー制御部２１１の出力信号ＯＵＴ１をノードＮ２に伝達し、ノードＮ１の電圧が高電圧ＶＰＰであればターンオフされてロー制御部２１１の出力信号ＯＵＴ１をノードＮ２に伝達しない。ドライバー４４１がターンオフされた場合、ノードＮ２の電圧レベルはラッチ部４３１の出力に応じて決定される。
【００２３】
内部電源電圧として２．０Ｖ以下の低電圧を用いる半導体メモリ装置において、ＭＯＳトランジスタＱ１〜Ｑ６のゲート幅は非常に狭く、その結果ＭＯＳトランジスタＱ１〜Ｑ６のしきい電圧も、例えば０．５Ｖ以下に顕著に下がる。このように、ドライバー４４１に具備されるＰＭＯＳトランジスタＱ６のしきい電圧が低電圧である場合、第１ローデコーダＲＤ１の待ち状態時にＰＭＯＳトランジスタＱ６のソースとドレインとの間に僅かな電圧差が生じ、ＰＭＯＳトランジスタＱ６のゲートにＰＭＯＳトランジスタＱ６のしきい電圧よりも高い電圧が印加されると、ＰＭＯＳトランジスタＱ６には漏れ電流が生じる。これを防止すべく、本発明では、第１ローデコーダＲＤ１の待ち状態時にＰＭＯＳトランジスタＱ６のソース及びドレインに共に接地電圧Ｖｓｓを印加する方法を取っている。ここで、待ち状態時にロー制御部２１１の出力信号ＯＵＴ１が論理“ロー”にＰＭＯＳトランジスタＱ６のソースに印加され、ＰＭＯＳトランジスタＱ６のゲートには高電圧ＶＰＰが印加されるので、ＰＭＯＳトランジスタＱ６はターンオフされ、ＮＭＯＳトランジスタＱ４はターンオンされて、ＰＭＯＳトランジスタＱ６のドレインは接地電圧Ｖｓｓとなる。その結果、ＰＭＯＳトランジスタＱ６のソース及びドレインは共に接地電圧Ｖｓｓとなる。結局として、第１〜第ｍローデコーダＲＤ１〜ＲＤｍの待ち状態時に第１〜第ｍローデコーダＲＤ１〜ＲＤｍには漏れ電流が生じない。
【００２４】
雑音除去部４５１にはキャパシタが具備され、これによりノードＮ２に生じる雑音が除去される。
【００２５】
図３及び図４に基づき、本発明に係るロー制御部２１１及び第１ローデコーダＲＤ１の動作について説明する。第１ローデコーダＲＤ１の動作は、ノーマル動作と待ち状態とに大別される。
【００２６】
先ず、第１ローデコーダＲＤ１のノーマル動作時に制御信号ＰＤＰＸは論理“ロー”になる。制御信号ＰＤＰＸが論理“ロー”になるとロー制御部２１１のＰＭＯＳトランジスタ３１１がターンオンされるので、ロー制御部２１１から高電圧ＶＰＰが出力される。ロー制御部２１１の出力が高電圧ＶＰＰであればプルアップ部４１１はターンオフされる。このとき、ローアドレスビットＡｒ１、Ａｒ２、Ａｒ３がいずれも論理“ハイ”であればノードＮ１は接地電圧Ｖｓｓに下がり、ローアドレスビットＡｒ１、Ａｒ２、Ａｒ３のいずれか１つでも論理“ロー”であれば、ノードＮ１の電圧はラッチ部４３１のＰＭＯＳトランジスタＱ５のドレイン電圧に応じて決定される。もしローアドレスビットＡｒ１、Ａｒ２、Ａｒ３がいずれも論理“ハイ”であれば、ノードＮ１は接地電圧Ｖｓｓになり、ドライバー４４１がターンオンされてロー制御部２１１から出力される高電圧ＶＰＰがノードＮ２に印加されるので、ワード線イネーブル信号ＮＷＥ０は活性化される。ワード線イネーブル信号ＮＷＥ０が活性化されると、ワード線ＷＬ０が高電圧ＶＰＰにイネーブルされる。
【００２７】
第１ローデコーダＲＤ１が待ち状態になると、制御信号ＰＤＰＸは論理“ハイ”になる。制御信号ＰＤＰＸが論理“ハイ”になるとロー制御部２１１のＮＭＯＳトランジスタ３２１がターンオンされるので、ロー制御部２１１の出力は接地電圧Ｖｓｓに下がる。ロー制御部２１１の出力が接地電圧Ｖｓｓであればプルアップ部４１１がターンオンされるので、ノードＮ１は高電圧ＶＰＰに上がる。ノードＮ１が高電圧ＶＰＰに上がるとラッチ部４３１のＮＭＯＳトランジスタＱ４がターンオンされるので、ノードＮ２は接地電圧Ｖｓｓに下がる。すなわち、ワード線イネーブル信号ＮＷＥ０は非活性化される。ＮＭＯＳトランジスタＱ４がターンオンされるとラッチ部４３１のＰＭＯＳトランジスタＱ５がターンオンされるので、ノードＮ１は継続して高電圧ＶＰＰに維持される。したがって、ワード線イネーブル信号ＮＷＥ０は継続して非活性化状態に維持される。
【００２８】
前述のように、本発明によると、第１ローデコーダＲＤ１の待ち状態時にドライバー４４１に具備されるＰＭＯＳトランジスタＱ６のゲートには高電圧ＶＰＰが印加され、ＰＭＯＳトランジスタＱ６のソース及びドレイン共には接地電圧Ｖｓｓが印加されるので、ＰＭＯＳトランジスタＱ６には漏れ電流が生じない。すなわち、第１〜第ｍローデコーダＲＤ１〜ＲＤｍに漏れ電流が生じない。このように、待ち状態時に第１〜第ｍローデコーダＲＤ１〜ＲＤｍに漏れ電流が生じないことから、半導体メモリ装置１０１の電力消耗が減る。
【００２９】
ところで、本発明によると、半導体メモリ装置１０１に１つのロー制御部２１１がさらに追加される。しかし、必要とされるロー制御部２１１は、ローデコーダＲＤ１〜ＲＤｍの数によらずに１つだけであり、これが半導体メモリ装置１０１内で占める面積は極めて僅かである。従って、半導体メモリ装置１０１の高集積化が進んでもロー制御部２１１の占める面積は広がらないので、ロー制御部２１１の占める面積は半導体メモリ装置１０１の寸法にまったく影響しない。
【００３０】
図５は、本発明のカラムアドレスデコーダ５００の好適な実施形態を示すものである。ここで、カラムアドレスデコーダ５００は図１に示されたカラムデコーダ１５１など従来のカラムアドレスデコーダに置き換えできる。図５を参照すると、本発明の好適な実施形態によるカラムアドレスデコーダ５００は、カラム制御部５１１及び第１〜第ｎカラムデコーダＣＤ１〜ＣＤｎを含む。カラム制御部５１１は、第１制御信号ＢＡＮＫＢに応答して出力信号ＯＵＴ２を発生させる。第１〜 第ｎカラムデコーダＣＤ１〜ＣＤｎはいずれもカラム制御部５１１に接続され、それぞれ出力信号ＯＵＴ２、外部から入力されるカラムアドレスＡｃ、第２及び第３制御信号ＰＣＳＬＰＢ、ＰＣＳＬＥＮに応答して多数本のカラム選択線ＣＳＬ０〜ＣＳＬｎ−１に対応するカラム選択線を活性化させる。第１〜第ｎカラムデコーダＣＤ１〜ＣＤｎはそれぞれ同じ構造及び同じ機能を有する。
【００３１】
図６は、カラム制御部５１１の回路図である。図６を参照すると、カラム制御部５１１はＰＭＯＳトランジスタ６１１及びＮＭＯＳトランジスタ６２１を具備してインバータの役割をする。ＰＭＯＳトランジスタ６１１のソースには内部電源電圧ＩＶＣが印加され、ＮＭＯＳトランジスタ６２１のソースには接地電圧Ｖｓｓが印加される。したがって、カラム制御部５１１は第１制御信号ＢＡＮＫＢが論理“ロー”であれば内部電源電圧ＩＶＣを出力し、第１制御信号ＢＡＮＫＢが論理“ハイ”であれば接地電圧Ｖｓｓを出力する。内部電源電圧ＩＶＣは外部から半導体メモリ装置１０１に印加される電源電圧Ｖｃｃが半導体メモリ装置１０１に即した電圧に変換された電圧である。第１〜第ｎカラムデコーダＣＤ１〜ＣＤｎのノーマル動作時に第１制御信号ＢＡＮＫＢは論理“ロー”となり、第１〜第ｎカラムデコーダＣＤ１〜ＣＤｎの待ち状態時に第１制御信号ＢＡＮＫＢは論理“ハイ”となる。
【００３２】
図７は、第１カラムデコーダＣＤ１の詳細図である。図７を参照すると、第１カラムデコーダＣＤ１は、プルアップ部７１１、デコーディング部７２１、ラッチ部７３１、ドライバー７４１及び雑音除去部７５１を具備する。第１〜第ｎカラムデコーダＣＤ１〜ＣＤｎはそれぞれ同じ構造及び同じ機能を有するので、その重複説明を避けるために、ここでは第１カラムデコーダＣＤ１のみを示す。
【００３３】
プルアップ部７１１は内部電源電圧ＩＶＣとノードＮ３との間に直列接続され、第２及び第３制御信号ＰＣＳＬＰＢ、ＰＣＳＬＥＮによってゲートされるＰＭＯＳトランジスタＱ１、Ｑ２を具備する。したがって、プルアップ部７１１は第２及び第３制御信号ＰＣＳＬＰＢ、ＰＣＳＬＥＮがいずれも論理“ロー”であればターンオンされてノードＮ３を内部電源電圧ＩＶＣにプルアップさせ、第２及び第３制御信号ＰＣＳＬＰＢ、ＰＣＳＬＥＮのいずれか１つでも論理“ハイ”であればターンオフされてノードＮ３をプルアップさせない。第２及び第３制御信号ＰＣＳＬＰＢ、ＰＣＳＬＥＮは第１カラムデコーダＣＤ１の特性に応じて１つまたは３つ以上になりうる。このとき、ＰＭＯＳトランジスタＱ１、Ｑ２の数もこれに応じて変わる。
【００３４】
デコーディング部７２１は、カラムアドレスビットＡｃ１、Ａｃ２、Ａｃ３及び第３制御信号ＰＣＳＬＥＮに応答してノードＮ３を接地電圧Ｖｓｓにダウンさせる。カラムアドレスＡｃは、多数個のカラムアドレスビットＡｃ１、Ａｃ２、Ａｃ３で構成される。デコーディング部７２１はカラムアドレスビットＡｃ１、Ａｃ２、Ａｃ３及び第３制御信号ＰＣＳＬＥＮによってゲートされる多数個、例えば４つのＮＭＯＳトランジスタＱ３〜Ｑ６を具備する。ＮＭＯＳトランジスタＱ３〜Ｑ６はノードＮ３と接地電圧Ｖｓｓとの間に直列接続される。従って、デコーディング部７２１はカラムアドレスビットＡｃ１、Ａｃ２、Ａｃ３及び第３制御信号ＰＣＳＬＥＮがいずれも論理“ハイ”であればターンオンされてノードＮ３を接地電圧Ｖｓｓにダウンさせ、カラムアドレスビットＡｃ１、Ａｃ２、Ａｃ３及び第３制御信号ＰＣＳＬＥＮのいずれか１つでも論理“ロー”であればノードＮ３を接地電圧Ｖｓｓにダウンさせない。
【００３５】
ラッチ部７３１は、ノードＮ３とカラム選択線ＣＳＬ０との間に接続される。ラッチ部７３１はＰＭＯＳトランジスタＱ７及びＮＭＯＳトランジスタＱ８を具備する。ＰＭＯＳトランジスタＱ７のソースには内部電源電圧ＩＶＣが印加され、ＮＭＯＳトランジスタＱ８のソースには接地電圧Ｖｓｓが印加される。ＮＭＯＳトランジスタＱ８のゲート及びＰＭＯＳトランジスタＱ７のドレインはノードＮ３に接続され、ＮＭＯＳトランジスタＱ８のドレイン及びＰＭＯＳトランジスタＱ７のゲートはカラム選択線ＣＳＬ０に接続される。したがって、ラッチ部７３１はノードＮ３の電圧が内部電源電圧ＩＶＣであればターンオンされてカラム選択線ＣＳＬ０を接地電圧Ｖｓｓにラッチさせ、ノードＮ３の電圧が接地電圧Ｖｓｓであればターンオフされてカラム選択線ＣＳＬ０を接地電圧Ｖｓｓにラッチさせない。
【００３６】
ドライバー７４１は、ノードＮ３とカラム制御部５１１との間に接続される。ドライバー７４１は、カラム制御部５１１が接続されるソース、ノードＮ３が接続されるゲート、及びカラム選択線ＣＳＬ０が接続されるドレインを含む。したがって、ドライバー７４１はノードＮ３の電圧が接地電圧Ｖｓｓであればターンオンされてカラム選択線ＣＳＬ０を内部電源電圧ＩＶＣにアップさせ、ノードＮ３の電圧が内部電源電圧ＩＶＣであればターンオフされてカラム選択線ＣＳＬ０を内部電源電圧ＩＶＣにアップさせない。
【００３７】
雑音除去部７５１にはキャパシタが具備され、これによりカラム選択線ＣＳＬ０に発生される雑音が除去される。
【００３８】
図６及び図７に基づき、第１カラムデコーダＣＤ１のノーマル動作及び待ち状態について説明する。
【００３９】
第１カラムデコーダＣＤ１のノーマル動作時に第１制御信号ＢＡＮＫＢは論理“ロー”になり、第２及び第３制御信号ＰＣＳＬＰＢ、ＰＣＳＬＥＮは論理“ハイ”になる。第１制御信号ＢＡＮＫＢが論理“ロー”であればカラム制御部５１１のＰＭＯＳトランジスタ６１１がターンオンされるので、カラム制御部５１１から内部電源電圧ＩＶＣが出力される。この状態で第２及び第３制御信号ＰＣＳＬＰＢ、ＰＣＳＬＥＮが論理“ハイ”であるので、プルアップ部７１１はターンオフされる。このとき、カラムアドレスビットＡｃ１、Ａｃ２、Ａｃ３がいずれも論理“ハイ”であればデコーディング部７２１がターンオンされるので、ノードＮ３は接地電圧Ｖｓｓに下がる。もし、ノードＮ３が接地電圧Ｖｓｓであれば、ラッチ部７３１はターンオフされドライバー７４１はターンオンされるので、カラム選択線ＣＳＬ０は内部電源電圧ＩＶＣに上がる。すなわち、カラム選択線ＣＳＬ０が活性化される。
【００４０】
第１カラムデコーダＣＤ１が待ち状態になると第１制御信号ＢＡＮＫＢは論理“ハイ”になり、第２及び第３制御信号ＰＣＳＬＰＢ、ＰＣＳＬＥＮは論理“ロー”になる。第１制御信号ＢＡＮＫＢが論理“ハイ”であればカラム制御部５１１のＮＭＯＳトランジスタ６２１がターンオンされるので、カラム制御部５１１の出力は接地電圧Ｖｓｓに下がる。第２及び第３制御信号ＰＣＳＬＰＢ、ＰＣＳＬＥＮがいずれも論理“ロー”であるのでプルアップ部７１１はターンオンされ、デコーディング部７２１はカラムアドレスビットＡｃ１、Ａｃ２、Ａｃ３に寄らずにターンオフされてノードＮ３は内部電源電圧ＩＶＣに上がる。ノードＮ３が内部電源電圧ＩＶＣに上がると、ラッチ部７３１はターンオンされドライバー７４１はターンオフされるので、カラム選択線ＣＳＬ０は継続して接地電圧Ｖｓｓに維持される。すなわち、カラム選択線ＣＳＬ０は非活性化される。ラッチ部７３１がターンオンされるので、カラム選択線ＣＳＬ０は継続して接地電圧Ｖｓｓに維持される。
【００４１】
前述のように、本発明によると、第１カラムデコーダＣＤ１の待ち状態時にドライバー７４１に具備されるＰＭＯＳトランジスタＱ９のゲートには内部電源電圧ＩＶＣが印加され、ＰＭＯＳトランジスタＱ９のソース及びドレイン共に接地電圧Ｖｓｓが印加されるので、ＰＭＯＳトランジスタＱ９には漏れ電流が生じない。すなわち、第１〜第ｎカラムデコーダＣＤ１〜ＣＤｎに漏れ電流が生じない。このように、待ち状態で第１〜第ｎカラムデコーダＣＤ１〜ＣＤｎに漏れ電流が生じないことから、半導体メモリ装置１０１の電力消耗が減る。
【００４２】
ところで、本発明によると、半導体メモリ装置１０１に１つのカラム制御部５１１がさらに追加される。しかし、必要とされるカラム制御部５１１は、カラムデコーダＣＤ１〜ＣＤｎの数によらずに１つだけであり、これが半導体メモリ装置１０１内で占める面積は極めて僅かである。従って、半導体メモリ装置１０１の高集積化が進んでもカラム制御部５１１の占める面積は広がらないので、カラム制御部２１１の占める面積は半導体メモリ装置１０１の寸法にまったく影響しない。
【００４３】
図２及び図５に示された回路はメモリと通常のロジック回路とが組み合わせられた半導体メモリ装置にも適用可能である。
【００４４】
【発明の効果】
前述のように、本発明によると、低電圧を内部電源電圧として用いる半導体メモリ装置において、第１〜第ｍローデコーダＲＤ１〜ＲＤｍ及び第１〜第ｎカラムデコーダＣＤ１〜ＣＤｎの待ち状態時に、第１〜第ｍローデコーダＲＤ１〜ＲＤｍのドライバー及び第１〜第ｎカラムデコーダＣＤ１〜ＣＤｎのドライバーにそれぞれ具備されるＰＭＯＳトランジスタのソース及びドレインに共に接地電圧Ｖｓｓを印加することにより、第１〜第ｍローデコーダＲＤ１〜ＲＤｍ及び第１〜第ｎカラムデコーダＣＤ１〜ＣＤｎに漏れ電流が生じなくなる。これにより、半導体メモリ装置の電力消耗が減る。
【００４５】
図面及び明細書には最適の実施形態が開示されている。ここで、特定の用語が使用されたが、これは単なる例示に過ぎず、本発明を限定するものではない。したがって、この技術分野の通常の知識を有した者なら、これより各種の変形及び均等な他実施形態が可能なのは言うまでもない。よって、本発明の真の技術的保護範囲は請求範囲の技術的思想によって定まるべきである。
【図面の簡単な説明】
【図１】 通常の半導体メモリ装置の概略ブロック図である。
【図２】 本発明に係るローアドレスデコーダのブロック図である。
【図３】 図２のロー制御部の回路図である。
【図４】 図２の第１ローデコーダの回路図である。
【図５】 本発明に係るカラムデコーダのブロック図である。
【図６】 図５のカラム制御部の回路図である。
【図７】 図５の第１カラムデコーダの回路図である。
【符号の説明】
２００ ローアドレスデコーダ
２１１ ロー制御部
３１１ ＰＭＯＳトランジスタ
３２１ ＮＭＯＳトランジスタ
４１１ プルアップ部
４２１ デコーディング部
４３１ ラッチ部
４４１ ドライバー
４５１ 雑音除去部
５００ カラムアドレスデコーダ
５１１ カラム制御部
６１１ ＰＭＯＳトランジスタ
６２１ ＮＭＯＳトランジスタ
７１１ プルアップ部
７２１ デコーディング部
７３１ ラッチ部
７４１ ドライバー
７５１ 雑音除去部
Ａｃ カラムアドレス
Ａｃ１、Ａｃ２、Ａｃ３ カラムアドレスビット
Ａｒ ローアドレス信号
Ａｒ１、Ａｒ２、Ａｒ３ ローアドレスビット
ＢＡＮＫＢ 第１制御信号
ＣＤ１〜ＣＤｎ 第１〜第ｎカラムデコーダ
ＣＳＬ０〜ＣＳＬｎ−１ カラム選択線
Ｎ１、Ｎ２、Ｎ３ ノード
ＮＷＥ０〜ＮＷＥｍ−１ ワード線イネーブル信号
ＯＵＴ１，ＯＵＴ２ 出力信号
ＰＣＳＬＰＢ 第２制御信号
ＰＣＳＬＥＮ 第３制御信号
ＰＤＰＸ 制御信号
Ｑ１〜Ｑ９ ＭＯＳトランジスタ
ＲＤ１〜ＲＤｍ 第１〜第ｍローデコーダ
ＷＬ０〜ＷＬｍ−１ ワード線
Claims (6)
- 多数本のワード線に接続される多数個のメモリセルを有する半導体メモリ装置において、
前記半導体メモリ装置に印加される電源電圧を受信するノードと、
ノーマル動作または待ち状態のいずれかを表わす制御信号に応答して、ノーマル動作時に高電圧出力信号を、待ち状態時に接地電圧出力信号を発生させるロー制御部と、
前記多数本のワード線と前記ロー制御部との間に接続され、それぞれ前記ロー制御部の出力信号及び外部から入力されるローアドレス信号に応答して対応するワード線を活性化させる多数個のローデコーダとを具備し、
前記多数個のローデコーダはそれぞれ、
前記出力信号によってゲートされ、ソースに前記高電圧が印加される第１ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタのドレインに接続され、前記ローアドレス信号によってゲートされて前記第１ＰＭＯＳトランジスタのドレインを接地電圧レベルにダウンさせる多数個の直列接続されたＮＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタのドレインに接続され、前記第１ＰＭＯＳトランジスタのドレインに高電圧が発生すると、前記多数本のワード線のうち対応するワード線を接地電圧レベルにラッチさせるラッチ部と、
前記第１ＰＭＯＳトランジスタのドレイン及び前記ロー制御部の出力に接続され、前記第１ＰＭＯＳトランジスタのドレインが接地電圧レベルであればターンオンされて前記出力信号を前記多数本のワード線のうち対応するワード線に伝達し、前記第１ＰＭＯＳトランジスタのドレインが高電圧レベルであればターンオフされる第２ＰＭＯＳトランジスタとを具備し、
前記待ち状態時に、前記第２ＰＭＯＳトランジスタのソース及びドレインには共に接地電圧が印加され、
前記第２ＰＭＯＳトランジスタのソースが前記ロー制御部の出力に接続され、前記第２ＰＭＯＳトランジスタのゲートが前記第１ＰＭＯＳトランジスタのドレインに接続され、前記第２ＰＭＯＳトランジスタのドレインが前記ワード線に接続されていることを特徴とする半導体メモリ装置。 - 前記高電圧は、外部から前記半導体メモリ装置に印加される電源電圧よりも高電圧であることを特徴とする請求項１に記載の半導体メモリ装置。
- 前記多数個のローデコーダのノーマル動作時に前記制御信号は論理“ロー”であり、前記多数個のローデコーダの待ち状態時に前記制御信号は論理“ハイ”であることを特徴とする請求項１に記載の半導体メモリ装置。
- 前記電源電圧は２．０Ｖ以下であることを特徴とする請求項１に記載の半導体メモリ装置。
- 前記第２ＰＭＯＳトランジスタのしきい電圧は０．４Ｖ以下であることを特徴とする請求項１に記載の半導体メモリ装置。
- 前記ロー制御部及び前記多数個のローデコーダは、メモリと通常のロジック回路とが組み合わせられた半導体メモリ装置にも適用できることを特徴とする請求項１に記載の半導体メモリ装置。
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