JPH1139872A - ダイナミックｒａｍ - Google Patents

Abstract

(57)【要約】 【課題】 ＶＳＳプリチャージ方式を採用するダイナミ
ックＲＡＭに関し、メモリセルにハイデータが書き込ま
れている場合におけるセルトランジスタのリーク電流を
低減化する。 【解決手段】 ビット線を接地電圧にプリチャージする
とともに、ワード線ＷＬの非選択時、ワード線ＷＬを負
電圧とするワードデコーダを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリセルが接続
されているビット線のプリチャージ方式について、ビッ
ト線を接地電圧にプリチャージする、いわゆるＶＳＳプ
リチャージ方式を採用するダイナミックＲＡＭ（random
access memory) に関する。

【０００２】

【従来の技術】従来、ダイナミックＲＡＭにおけるビッ
ト線プリチャージ方式として、ビット線を内部電源電圧
ＶｉｉにプリチャージするＶｉｉプリチャージ方式や、
ビット線を内部電源電圧Ｖｉｉの１／２の電圧にプリチ
ャージする１／２・Ｖｉｉプリチャージ方式が提案され
ているが、低消費電力化を図ることができることから、
１／２・Ｖｉｉプリチャージ方式が主流となっている。

【０００３】図５はダイナミックＲＡＭに搭載されるセ
ンスアンプの一例を示す回路図であり、図５中、ＢＬ、
／ＢＬは対をなすビット線、ＰＳＡ、ＮＳＡはセンスア
ンプ駆動電圧、１、２はプルアップ素子をなすｐＭＯＳ
トランジスタ、３、４はプルダウン素子をなすｎＭＯＳ
トランジスタである。図６は図５に示すセンスアンプを
搭載し、かつ、１／２・Ｖｉｉプリチャージ方式を採用
するダイナミックＲＡＭにおけるセンスアンプの動作を
説明するための波形図である。

【０００４】このようなダイナミックＲＡＭにおいて
は、メモリセルからのデータ読出し前、センスアンプ駆
動電圧ＰＳＡ、ＮＳＡは１／２・Ｖｉｉとされ、ビット
線プリチャージ回路（図示せず）により、ビット線Ｂ
Ｌ、／ＢＬは１／２・Ｖｉｉにプリチャージされる。そ
して、例えば、ビット線ＢＬに接続されているメモリセ
ルが選択され、選択されたメモリセルが、例えば、ハイ
データを記憶している場合、即ち、選択されたメモリセ
ルが電荷を蓄積している場合には、ビット線ＢＬの電圧
は、１／２・Ｖｉｉ＋ΔＶとなる。

【０００５】但し、ΔＶは、選択されたメモリセルのセ
ルキャパシタに蓄積されていた電荷がセルキャパシタと
ビット線ＢＬとの間で分割されることにより発生する微
小電圧である。続いて、センスアンプ駆動電圧ＰＳＡ＝
Ｖｉｉ、センスアンプ駆動電圧ＮＳＡ＝ＶＳＳとされ、
ビット線／ＢＬの電圧は、ｎＭＯＳトランジスタ４によ
って、１／２・Ｖｉｉから接地電圧ＶＳＳにプルダウン
され、ビット線ＢＬの電圧は、ｐＭＯＳトランジスタ１
により、１／２・Ｖｉｉ＋ΔＶから内部電源電圧Ｖｉｉ
にプルアップされる。

【０００６】このような１／２・Ｖｉｉプリチャージ方
式を採用する場合、内部電源電圧Ｖｉｉの低電圧化が進
むと、クロスカップルしているｐＭＯＳトランジスタ
１、２及びｎＭＯＳトランジスタ３、４のゲート・ソー
ス間電圧Ｖgsが小さくなるため、ビット線ＢＬ、／ＢＬ
間の微小電圧ΔＶを増幅するに要する時間が長くなって
しまうという問題点がある。

【０００７】これに対して、ビット線ＢＬ、／ＢＬを接
地電圧ＶＳＳにプリチャージするＶＳＳプリチャージ方
式を採用する場合には、センスアンプの動作速度を高め
ることができる。図７は図５に示すセンスアンプを搭載
し、かつ、ＶＳＳプリチャージ方式を採用するダイナミ
ックＲＡＭにおけるセンスアンプの動作を説明するため
の波形図である。

【０００８】このようなダイナミックＲＡＭにおいて
は、メモリセルからのデータ読出し前、センスアンプ駆
動電圧ＰＳＡは接地電圧ＶＳＳとされ、ビット線プリチ
ャージ回路（図示せず）により、ビット線ＢＬ、／ＢＬ
は接地電圧ＶＳＳにプリチャージされる。そして、例え
ば、ビット線ＢＬに接続されているメモリセルが選択さ
れ、選択されたメモリセルが、例えば、ハイデータを記
憶している場合、即ち、選択されたメモリセルが電荷を
蓄積している場合には、ビット線ＢＬの電圧はΔＶとな
り、ビット線／ＢＬは、ダミー・セル（図示せず）によ
り、ΔＶｄ（＜ΔＶ）となる。

【０００９】続いて、センスアンプ駆動電圧ＰＳＡ＝Ｖ
ｉｉとされ、ビット線ＢＬ、／ＢＬの電圧は、ｐＭＯＳ
トランジスタ１、２によって上昇するが、その後、セン
スアンプ駆動電圧ＮＳＡ＝ＶＳＳ、ｐＭＯＳトランジス
タ１＝ＯＮ、ｐＭＯＳトランジスタ２＝ＯＦＦ、ｎＭＯ
Ｓトランジスタ３＝ＯＦＦ、ｎＭＯＳトランジスタ４＝
ＯＮの状態となり、ビット線ＢＬの電圧＝Ｖｉｉ、ビッ
ト線／ＢＬの電圧＝ＶＳＳとなる。

【００１０】このようなＶＳＳプリチャージ方式を採用
する場合には、ｐＭＯＳトランジスタ１、２のゲート・
ソース間電圧Ｖgsを大きくすることができ、ビット線Ｂ
Ｌ、／ＢＬ間の微小電圧ΔＶ−ΔＶｄを増幅するに要す
る時間を短くすることができる。図８はダイナミックＲ
ＡＭが備える一般的なメモリセルの構成を示す回路図で
あり、図８中、ＷＬはワード線、５はｎＭＯＳトランジ
スタからなる電荷転送制御用のセルトランジスタ、６は
記憶媒体をなすセルキャパシタである。

【００１１】セルトランジスタ５は、ソースをビット線
ＢＬに接続され、ゲートをワード線ＷＬに接続されてお
り、セルキャパシタ６は、一方の電極をセルトランジス
タ５のドレインに接続され、他方の電極を接地されてい
る。ここに、ＶＳＳプリチャージ方式を採用する場合に
おいて、メモリセルにハイデータ（論理１）を書込む場
合には、ワード線ＷＬの電圧＝ＳＶｉｉ、ビット線ＢＬ
の電圧＝Ｖｉｉ、ストレージノード７の電圧＝Ｖｉｉと
され、ロウデータ（論理０）を書込む場合には、ワード
線ＷＬの電圧＝ＳＶｉｉ、ビット線ＢＬの電圧＝ＶＳ
Ｓ、ストレージノード７の電圧＝ＶＳＳとされる。

【００１２】但し、ＳＶｉｉは、昇圧回路（図示せず）
により内部電源電圧Ｖｉｉを昇圧してなる昇圧電圧であ
り、Ｖｉｉ＋ＶＴＨｎ（ｎＭＯＳトランジスタのスレッ
ショルド電圧）以上の電圧である。

【００１３】

【発明が解決しようとする課題】ここに、ＶＳＳプリチ
ャージ方式を採用する場合において、図８に示すメモリ
セルの非選択時に、ビット線ＢＬの電圧が接地電圧ＶＳ
Ｓとされる場合には、セルトランジスタ５のゲート・ソ
ース間の電圧Ｖgsは０［Ｖ］となってしまう。この結
果、たとえば、ストレージノード７にハイデータが記憶
されている場合には、図９に、セルトランジスタ５のゲ
ート・ソース間電圧Ｖgs−ドレイン・ソース間電流ｉds
特性を示すように、セルトランジスタ５のドレイン・ソ
ース間にリーク電流ｉが流れてしまう。

【００１４】このため、ストレージノード７の電圧降下
が進み、リフレッシュ時間ｔＲＥＦが悪化する結果を招
くと共に、データ読出し時に、セルからビット線ＢＬに
現れる電圧（ΔＶ）は、セルにＶｉｉが蓄えられている
場合に比べ低い電圧となってしまい、ハイデータに対す
るセンスアンプのマージンが小さくなってしまうという
問題点があった。

【００１５】なお、１／２・Ｖｉｉプリチャージ方式を
採用する場合においては、メモリセルのストレージノー
ド７の電位が０［Ｖ］とされている場合には、ゲート・
ドレイン間の電圧Ｖgdが０［Ｖ］となるので、セルトラ
ンジスタ５のリーク電流によりストレージノード７の電
位が上がることになる。しかし、この場合には、ゲート
・ドレイン間の電圧Ｖgdは負になるとともに、バックバ
イアスが強くなるために、セルトランジスタ５のリーク
電流は抑えられることになる。

【００１６】本発明は、かかる点に鑑み、ビット線のプ
リチャージ方式についてＶＳＳプリチャージ方式を採用
するダイナミックＲＡＭであって、メモリセルにハイデ
ータが書き込まれている場合におけるセルトランジスタ
のリーク電流を低減化することができるダイナミックＲ
ＡＭ、更には、ビット線に出力されるハイデータに対す
るセンスアンプのマージンと、ビット線に出力されるロ
ウデータに対するセンスアンプのマージンとを同程度と
することができるようにしたダイナミックＲＡＭを提供
することを目的とする。

【００１７】

【課題を解決するための手段】請求項１記載のダイナミ
ックＤＲＡＭ（便宜上、第１の発明という）は、ビット
線及びワード線に接続されたメモリセルと、ビット線を
接地電圧にプリチャージするビット線プリチャージ回路
と、ワード線が選択されない時にこのワード線を負電圧
とするワード線デコーダとを有するものである。

【００１８】非選択時、ワード線を負電圧にすること
で、メモリセルのトランジスタのゲート・ソース電圧Ｖ
ｇｓを負の値で小さくでき、リーク電流を減らすことが
できる。また、ビット線を接地電圧にプリチャージする
のでビット線のハイレベルを下げることができ、よっ
て、非選択時、ワード線を負電圧にしてしきい値電圧を
小さくすることができる効果と相俟って、ワード線を駆
動するハイレベルの電圧として昇圧電圧を使わなくても
済むようになる。

【００１９】第２の発明（請求項２記載のダイナミック
ＲＡＭ）は、対をなす第１、第２のビット線と、電流入
出力電極を第１のビット線に接続し、制御電極をワード
線に接続したセルトランジスタ及び第１の電極をセルト
ランジスタの第２の電流入出力電極に接続し、第２の電
極を接地したセルキャパシタからなるメモリセルと、第
１、第２のビット線のプリチャージ時、第１、第２のビ
ット線を接地電圧にプリチャージするビット線プリチャ
ージ回路と、前記メモリセルのデータ読出し時、第２の
ビット線に参照電圧を発生させる参照電圧発生回路と、
前記メモリセルのデータ読出し時、第１、第２のビット
線間に発生する差電圧を増幅するセンスアンプとを備え
るダイナミックＲＡＭにおいて、前記ワード線の非選択
時、前記ワード線を負電圧とするワードデコーダを備え
ているというものである。

【００２０】第２の発明によれば、前記ワード線の非選
択時、前記ワード線を負電圧とするワードデコーダを備
えているので、前記メモリセルにハイデータが記憶され
ている場合においても、セルトランジスタのリーク電流
を低減化することができる。第３の発明（請求項３記載
のダイナミックＲＡＭ）は、第２の発明において、参照
電圧発生回路は、参照電圧として、セルトランジスタ及
びセルキャパシタにリークがない場合においてメモリセ
ルから第１のビット線にハイデータが出力された場合に
第１のビット線に現れる電圧の１／２よりも低い電圧を
第２のビット線に発生するように構成されているという
ものである。

【００２１】第３の発明によれば、第２の発明と同様の
作用を得ることができると共に、第１のビット線に出力
されるハイデータに対するセンスアンプのマージンと、
第１のビット線に出力されるロウデータに対するセンス
アンプのマージンを同程度とすることができる。第４の
発明（請求項４記載のダイナミックＲＡＭ）は、第２又
は第３の発明において、参照電圧発生回路は、第１の電
流入出力電極を第２のビット線に接続し、制御電極をダ
ミー・ワード線に接続したダミー・セルトランジスタ
と、第１の電極をダミー・セルトランジスタの第２の電
流入出力電極に接続し、第２の電極を接地したダミー・
セルキャパシタとからなるダミー・セルで構成されてい
るというものでる。

【００２２】第５の発明（請求項５記載のダイナミック
ＲＡＭ）は、第４の発明において、ダミー・セルキャパ
シタの容量をセルキャパシタの容量の１／２以下とし、
ダミー・ワード線の非選択時の電圧を負電圧とするよう
に構成されているというものである。第６の発明（請求
項６記載のダイナミックＲＡＭ）は、第４の発明におい
て、ダミー・ワード線の非選択時の電圧を接地電圧とす
るように構成されているというものである。

【００２３】第６の発明によれば、第４の発明と同様の
作用を得ることができると共に、負電圧発生回路におけ
る消費電流を低減することができる。第７の発明（請求
項７記載のダイナミックＲＡＭ）は、第５又は第６の発
明において、第１、第２のビット線のプリチャージ時、
ダミー・セルキャパシタの第１の電極をプリチャージす
るダミー・セルキャパシタ・プリチャージ回路を備えて
いるというものである。

【００２４】第７の発明によれば、第５又は第６の発明
と同様の作用を得ることができると共に、第２のビット
線に発生させる参照電圧の値が一定となるように制御す
ることができる。第８の発明（請求項８記載のダイナミ
ックＲＡＭ）は、第２又は第３の発明において、参照電
圧発生回路は、第１の電極を第２のビット線に接続し、
第２の電極を前記ダミー・ワード線に接続したキャパシ
タで構成されているというものである。

【００２５】第８の発明によれば、第２又は第３の発明
と同様の作用を得ることができると共に、参照電圧発生
回路の構成を簡単なものとすることができる。第９の発
明（請求項９記載のダイナミックＲＡＭ）は、第８の発
明において、前記キャパシタは、ＭＯＳキャパシタであ
るというものである。第１０の発明（請求項１０記載の
ダイナミックＲＡＭ）は、第８又は第９の発明におい
て、前記ダミー・ワード線の非選択時の電圧を接地電圧
とするように構成されているというものである。

【００２６】第１０の発明によれば、第８又は第９の発
明と同様の作用を得ることができると共に、負電圧発生
回路における消費電流を低減することができる。第１１
の発明（請求項１１記載のダイナミックＤＲＡＭ）は、
第２の発明において、前記ワードデコーダは、アドレス
信号をデコードし、デコードしたアドレスが当該ワード
線を示している場合には昇圧電圧を当該ワード線に与え
るトランジスタ回路を有し、前記昇圧電圧は内部電源電
圧から生成されかつ内部電源電圧より高いことを特徴と
するものである。

【００２７】第１２の発明（請求項１２記載のダイナミ
ックＤＲＡＭ）は、第１１の発明において、デコードし
たアドレスが当該ワード線を示していない場合には、前
記トランジスタ回路は負電圧を当該ワード線に与えるこ
とを特徴とするものである。第１３の発明（請求項１３
記載のダイナミックＤＲＡＭ）は、第１又は第２の発明
において、前記ワードデコーダは、アドレス信号をデコ
ードし、デコードしたアドレスが当該ワード線を示して
いる場合には内部電源電圧を当該ワード線に与えるトラ
ンジスタ回路を有し、この結果前記内部電源電圧よりも
高い昇圧電圧を用いることなくワード線を選択する特徴
とするものである。第１１の発明では、昇圧電圧を選択
したワード線に与える構成であったが、第１３の発明で
は、昇圧電圧をワード線に与えなくても、動作可能であ
ることを規定する。これは、非選択時ワード線は負電圧
にリセットされているので、セルトランジスタのしきい
値電圧を小さくでき、またビット線は接地電圧にリセッ
トされているのでビット線のハイレベルの電圧を下げる
ことができるからである。

【００２８】第１４の発明（請求項１４記載のダイナミ
ックＤＲＡＭ）は、第１３の発明において、前記デコー
ドされたアドレスが当該ワード線を示していない場合に
は、前記トランジスタ回路は負電圧を当該ワード線に与
えることを特徴とするものである。第１５の発明（請求
項１５記載のダイナミックＲＡＭ）は、第２、第３、第
４、第５、第６、第７、第８、第９又は第１０の発明に
おいて、前記ワードデコーダは、第１のインバータを含
む第１のワードデコーダと、第２のインバータを含む第
２のワードデコーダと、第３のワードデコーダと、第３
のインバータと、第４のインバータとを備えているとい
うものである。

【００２９】第１のワードデコーダは、高電圧側の電源
電圧を内部電源電圧、低電圧側の電源電圧を接地電圧と
して動作し、前記ワード線の選択を行うためのロウアド
レスの上位ビットをデコードする第１のＮＡＮＤ回路
と、高電圧側の電源電圧を内部電源電圧を昇圧してなる
昇圧電圧、低電圧側の電源電圧を負電圧として動作し、
第１のＮＡＮＤ回路の出力をハイレベルは昇圧電圧にレ
ベル変換し、ロウレベルは負電圧にレベル変換する第１
のレベル変換回路と、高電圧側の電源電圧を昇圧電圧、
低電圧側の電源電圧を負電圧として動作し、第１のレベ
ル変換回路の出力を反転する第１のインバータとからな
るものである。

【００３０】第２のワードデコーダは、高電圧側の電源
電圧を内部電源電圧、低電圧側の電源電圧を接地電圧と
して動作し、前記ワード線の選択を行うためのロウアド
レスの下位ビットをデコードする第２のＮＡＮＤ回路
と、高電圧側の電源電圧を昇圧電圧、低電圧側の電源電
圧を負電圧として動作し、第２のＮＡＮＤ回路の出力を
ハイレベルは昇圧電圧にレベル変換し、ロウレベルは負
電圧にレベル変換する第２のレベル変換回路と、高電圧
側の電源電圧を昇圧電圧、低電圧側の電源電圧を負電圧
として動作し、第２のレベル変換回路の出力を反転する
第２のインバータとからなるものである。

【００３１】第３のインバータは、高電圧側の電源電圧
を昇圧電圧、低電圧側の電源電圧を負電圧として動作
し、第２のインバータの出力を反転するものであり、第
４のインバータは、高電圧側の電源電圧を昇圧電圧、低
電圧側の電源電圧を負電圧として動作し、第３のインバ
ータの出力を反転するものである。第３のワードデコー
ダは、電流入力電極を第１のインバータの出力端に接続
し、電流出力電極を前記ワード線に接続し、制御電極を
第３のインバータの出力端に接続した第１のｐチャネル
絶縁ゲート型電界効果トランジスタと、電流入力電極を
第１のインバータの出力端に接続し、電流出力電極を前
記ワード線に接続し、制御電極を第４のインバータの出
力端に接続した第１のｎチャネル絶縁ゲート型電界効果
トランジスタと、電流入力電極を前記ワード線に接続
し、制御電極を第３のインバータの出力端に接続し、電
流出力電極に負電圧が印加される第２のｎチャネル絶縁
ゲート型電界効果トランジスタとからなるものである。

【００３２】第１６の発明（請求項１６記載のダイナミ
ックＲＡＭ）は、第２、第３、第４、第５、第６、第
７、第８、第９又は第１０の発明におて、前記ワードデ
コーダは、第１のインバータを含む第１のワードデコー
ダと、第２のインバータを含む第２のワードデコーダ
と、第３のワードデコーダと、第３のインバータと、第
４のインバータとを備えているとういものである。

【００３３】第１のワードデコーダは、高電圧側の電源
電圧を内部電源電圧、低電圧側の電源電圧を接地電圧と
して動作し、前記ワード線の選択を行うためのロウアド
レスの上位ビットをデコードする第１のＮＡＮＤ回路
と、高電圧側の電源電圧を内部電源電圧を昇圧してなる
昇圧電圧、低電圧側の電源電圧を負電圧として動作し、
第１のＮＡＮＤ回路の出力をハイレベルは昇圧電圧にレ
ベル変換し、ロウレベルは負電圧にレベル変換する第１
のレベル変換回路と、高電圧側の電源電圧を昇圧電圧、
低電圧側の電源電圧を負電圧として動作し、第１のレベ
ル変換回路の出力を反転する第１のインバータとからな
るものである。

【００３４】第２のワードデコーダは、高電圧側の電源
電圧を内部電源電圧、低電圧側の電源電圧を接地電圧と
して動作し、前記ワード線の選択を行うためのロウアド
レスの下位ビットをデコードする第２のＮＡＮＤ回路
と、高電圧側の電源電圧を昇圧電圧、低電圧側の電源電
圧を負電圧として動作し、第２のＮＡＮＤ回路の出力を
ハイレベルは昇圧電圧にレベル変換し、ロウレベルは負
電圧にレベル変換する第２のレベル変換回路と、高電圧
側の電源電圧を昇圧電圧、低電圧側の電源電圧を負電圧
として動作し、第２のレベル変換回路の出力を反転する
第２のインバータとからなるものである。

【００３５】第３のインバータは、高電圧側の電源電圧
を昇圧電圧、低電圧側の電源電圧を負電圧として動作
し、第１のインバータの出力を反転するものであり、第
４のインバータは、高電圧側の電源電圧を昇圧電圧、低
電圧側の電源電圧を負電圧として動作し、第２のインバ
ータの出力を反転するものである。第３のワードデコー
ダは、電流入力電極を第２のインバータの出力端に接続
し、電流出力電極を前記ワード線に接続し、制御電極を
第３のインバータの出力端に接続した第１のｐチャネル
絶縁ゲート型電界効果トランジスタと、電流入力電極を
前記ワード線に接続し、制御電極を第３のインバータの
出力端に接続し、電流出力電極に負電圧が印加される第
１のｎチャネル絶縁ゲート型電界効果トランジスタと、
電流出力電極を前記ワード線に接続し、制御電極を第４
のインバータの出力端に接続し、電流出力電極に負電圧
が印加される第２のｎチャネル絶縁ゲート型電界効果ト
ランジスタとからなるものである。

【００３６】

【発明の実施の形態】以下、図１〜図４を参照して、本
発明の第１実施形態及び第２実施形態について説明す
る。 第１実施形態・・図１、図２ 図１は本発明の第１実施形態が備えるコラム部の１個の
一部分を示す回路図である。図１中、８はビット線Ｂ
Ｌ、／ＢＬをプリチャージするためのビット線プリチャ
ージ回路であり、ＰＥ１は制御信号、９、１０は制御信
号ＰＥ１によりＯＮ、ＯＦＦが制御されるｎＭＯＳトラ
ンジスタである。

【００３７】ｎＭＯＳトランジスタ９は、ドレインをビ
ット線ＢＬに接続され、ソースを接地され、ゲートに制
御信号ＰＥ１が印加されるように構成されており、ｎＭ
ＯＳトランジスタ１０は、ドレインをビット線／ＢＬに
接続され、ソースを接地され、ゲートに制御信号ＰＥ１
が印加されるよに構成されている。ここに、ビット線プ
リチャージ時には、制御信号ＰＥ１＝Ｖｉｉ、ｎＭＯＳ
トランジスタ９＝ＯＮ、ｎＭＯＳトランジスタ１０＝Ｏ
Ｎとなり、ビット線ＢＬの電圧＝ＶＳＳ、ビット線／Ｂ
Ｌの電圧＝ＶＳＳとされ、ビット線プリチャージ時以外
の場合には、制御信号ＰＥ１の電圧＝ＶＳＳ、ｎＭＯＳ
トランジスタ９＝ＯＦＦ、ｎＭＯＳトランジスタ１０＝
ＯＦＦとなる。

【００３８】また、１１はメモリセルであり、１２はｎ
ＭＯＳトランジスタからなる電荷転送制御用のセルトラ
ンジスタ、１３は記憶媒体をなすセルキャパシタであ
る。セルトランジスタ１２は、ゲートをワード線ＷＬに
接続され、ソースをビット線ＢＬに接続されており、セ
ルキャパシタ１３は、一方の電極をセルトランジスタ１
２のドレインに接続され、他方の電極を接地されてい
る。

【００３９】ここに、メモリセル１１にハイデータを書
込む場合には、ワード線ＷＬの電圧＝ＳＶｉｉ、ビット
線ＢＬの電圧＝Ｖｉｉ、ストレージノード１４の電圧＝
Ｖｉｉとされ、ロウデータを書込む場合には、ワード線
ＷＬの電圧＝ＳＶｉｉ、ビット線ＢＬの電圧＝ＶＳＳ、
ストレージノード１４の電圧＝ＶＳＳとされる。また、
１５は参照電圧発生回路をなすダミー・セルであり、１
６はｎＭＯＳトランジスタからなる電荷転送制御用のダ
ミー・セルトランジスタ、１７はダミー・セルキャパシ
タである。

【００４０】ダミー・セルトランジスタ１６は、ゲート
をダミー・ワード線ＤＷＬに接続され、ソースをビット
線／ＢＬに接続されており、ダミー・セルキャパシタ１
７は、一方の電極をダミー・セルトランジスタ１６のド
レインに接続され、他方の電極を接地されている。な
お、ダミー・セルキャパシタ１７の容量値は、セルキャ
パシタ１３の容量の１／２以下とされ、後述するセンス
アンプ２２が正確な増幅動作を行うことができる範囲
で、セルトランジスタ１２及びセルキャパシタ１３にリ
ークがない場合においてメモリセル１１からビット線Ｂ
Ｌにハイデータが出力された場合にビット線ＢＬに現れ
る電圧の１／２よりも低い電圧をビット線／ＢＬに発生
させることができる値に設定される。

【００４１】また、ダミー・ワード線ＤＷＬの電圧は、
選択時には昇圧電圧ＳＶｉｉ、非選択時には負電圧ＶＢ
Ｂ（たとえば、−０．４［Ｖ］）とされる。また、１８
はダミー・セルキャパシタ・プリチャージ回路であり、
ＰＥ２は制御信号、１９は制御信号ＰＥ２によりＯＮ、
ＯＦＦが制御されるｎＭＯＳトランジスタである。

【００４２】ｎＭＯＳトランジスタ１９は、ドレインを
内部電源電圧Ｖｉｉを供給するＶｉｉ電源線２０に接続
され、ソースをダミー・セル１５のストレージノード２
１に接続され、ゲートに制御信号ＰＥ２が印加されるよ
うに構成されている。ここに、ビット線プリチャージ時
には、制御信号ＰＥ２＝Ｖｉｉ＋ＶＴＨｎ＋α、ｎＭＯ
Ｓトランジスタ１９＝ＯＮ、ストレージノード２１の電
圧＝Ｖｉｉとされ、ビット線プリチャージ時以外の場合
には、制御信号ＰＥ２＝ＶＳＳ（又は負電圧ＶＢＢ）、
ｎＭＯＳトランジスタ１９＝ＯＦＦとなる。

【００４３】また、２２はフリップフロップ回路からな
るセンスアンプであり、２３、２４はプルアップ素子を
なすｐＭＯＳトランジスタ、２５、２６はプルダウン素
子をなすｎＭＯＳトランジスタである。ｐＭＯＳトラン
ジスタ２３は、ドレインをビット線ＢＬに接続され、ゲ
ートをビット線／ＢＬに接続され、ソースにセンスアン
プ駆動電圧ＰＳＡが印加されるように構成されており、
ｐＭＯＳトランジスタ２４は、ドレインをビット線／Ｂ
Ｌに接続され、ゲートをビット線ＢＬに接続され、ソー
スにセンスアンプ駆動電圧ＰＳＡが印加されるように構
成されている。

【００４４】また、ｎＭＯＳトランジスタ２５は、ドレ
インをビット線ＢＬに接続され、ゲートをビット線／Ｂ
Ｌに接続され、ソースにセンスアンプ駆動電圧ＮＳＡが
印加されるように構成されており、ｎＭＯＳトランジス
タ２６は、ドレインをビット線／ＢＬに接続され、ゲー
トをビット線ＢＬに接続され、ソースにセンスアンプ駆
動電圧ＮＳＡが印加されるように構成されている。

【００４５】図２は本発明の第１実施形態が備えるワー
ドデコーダの一部分を示す回路図である。図２中、２９
は第１のワードデコーダをなすメインワードデコーダで
あり、３０はワード線ＷＬを選択するための内部ロウア
ドレス信号ＡＤＤ１をデコードするＮＡＮＤ回路であ
る。また、３１はＮＡＮＤ回路３０の出力をハイレベル
は昇圧電圧ＳＶｉｉにレベル変換し、ロウレベルは負電
圧ＶＢＢにレベル変換するレベル変換回路であり、この
レベル変換回路３１において、３２はＮＡＮＤ回路３０
の出力によりＯＮ、ＯＦＦが制御されるｎＭＯＳトラン
ジスタであり、ソースを接地され、ゲートをＮＡＮＤ回
路３０の出力端に接続されている。

【００４６】また、３３はｐＭＯＳフリップフロップ回
路であり、３４、３５はプルアップ素子をなすｐＭＯＳ
トランジスタである。ｐＭＯＳトランジスタ３４は、ソ
ースをＳＶｉｉ電源線３６に接続され、ゲートをｐＭＯ
Ｓトランジスタ３５のドレインに接続され、ドレインを
ｎＭＯＳトランジスタ３２のドレインに接続されてお
り、ｐＭＯＳトランジスタ３５は、ソースをＳＶｉｉ電
源線３６に接続され、ゲートをｐＭＯＳトランジスタ３
４のドレインに接続されている。

【００４７】また、３７はＮＡＮＤ回路３０の出力によ
りＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタであ
り、ソースをＶｉｉ電源線３８に接続され、ゲートをＮ
ＡＮＤ回路３０の出力端に接続されている。また、３９
はｎＭＯＳフリップフロップ回路であり、４０、４１は
プルダウン素子をなすｎＭＯＳトランジスタである。

【００４８】ｎＭＯＳトランジスタ４０は、ソースを負
電圧ＶＢＢを供給するＶＢＢ電源線４２に接続され、ゲ
ートをｎＭＯＳトランジスタ４１のドレインに接続さ
れ、ドレインをｐＭＯＳトランジスタ３７のドレインに
接続されている。また、ｎＭＯＳトランジスタ４１は、
ソースをＶＢＢ電源線４２に接続され、ゲートをｎＭＯ
Ｓトランジスタ４０のドレインに接続され、ドレインを
ｐＭＯＳトランジスタ３５のドレインに接続されてい
る。

【００４９】また、４３はＣＭＯＳインバータであり、
４４はｐＭＯＳトランジスタ、４５はｎＭＯＳトランジ
スタである。ｐＭＯＳトランジスタ４４は、ソースをＳ
Ｖｉｉ電源線３６に接続され、ゲートをｐＭＯＳトラン
ジスタ３５のドレインとｎＭＯＳトランジスタ４１のド
レインの接続点であるノード４６に接続されている。

【００５０】また、ｎＭＯＳトランジスタ４５は、ドレ
インをｐＭＯＳトランジスタ４４のドレインに接続さ
れ、ゲートをノード４６に接続され、ソースをＶＢＢ電
源線４２に接続されている。また、４７は第２のワード
デコーダをなすクオータワードデコーダであり、４８は
ワード線ＷＬを選択するための内部ロウアドレス信号Ａ
ＤＤ２をデコードするＮＡＮＤ回路である。

【００５１】また、４９はＮＡＮＤ回路４８の出力をハ
イレベルは昇圧電圧ＳＶｉｉにレベル変換し、ロウレベ
ルは負電圧ＶＢＢにレベル変換するレベル変換回路であ
り、このレベル変換回路４９において、５０はＮＡＮＤ
回路４８の出力によりＯＮ、ＯＦＦが制御されるｎＭＯ
Ｓトランジスタであり、ソースを接地され、ゲートをＮ
ＡＮＤ回路４８の出力端に接続されている。

【００５２】また、５１はｐＭＯＳフリップフロップ回
路であり、５２、５３はプルアップ素子をなすｐＭＯＳ
トランジスタである。ｐＭＯＳトランジスタ５２は、ソ
ースをＳＶｉｉ電源線３６に接続され、ゲートをｐＭＯ
Ｓトランジスタ５３のドレインに接続され、ドレインを
ｎＭＯＳトランジスタ５０のドレインに接続されてお
り、ｐＭＯＳトランジスタ５３は、ソースをＳＶｉｉ電
源線３６に接続され、ゲートをｐＭＯＳトランジスタ５
２のドレインに接続されている。

【００５３】また、５４はＮＡＮＤ回路４８の出力によ
りＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタであ
り、ソースをＶｉｉ電源線３８に接続され、ゲートをＮ
ＡＮＤ回路４８の出力端に接続されている。また、５５
はｎＭＯＳフリップフロップ回路であり、５６、５７は
プルダウン素子をなすｎＭＯＳトランジスタである。

【００５４】ｎＭＯＳトランジスタ５６は、ソースをＶ
ＢＢ電源線４２に接続され、ゲートをｎＭＯＳトランジ
スタ５７のドレインに接続され、ドレインをｐＭＯＳト
ランジスタ５４のドレインに接続されている。また、ｎ
ＭＯＳトランジスタ５７は、ソースをＶＢＢ電源線４２
に接続され、ゲートをｎＭＯＳトランジスタ５６のドレ
インに接続され、ドレインをｐＭＯＳトランジスタ５３
のドレインに接続されている。

【００５５】また、５８はＣＭＯＳインバータであり、
５９はｐＭＯＳトランジスタ、６０はｎＭＯＳトランジ
スタである。ｐＭＯＳトランジスタ５９は、ソースをＳ
Ｖｉｉ電源線３６に接続され、ゲートをｐＭＯＳトラン
ジスタ５３のドレインとｎＭＯＳトランジスタ５７のド
レインの接続点であるノード６１に接続されている。

【００５６】また、ｎＭＯＳトランジスタ６０は、ドレ
インをｐＭＯＳトランジスタ５９のドレインに接続さ
れ、ゲートをノード６１に接続され、ソースをＶＢＢ電
源線４２に接続されている。また、６２はＣＭＯＳイン
バータであり、６３はｐＭＯＳトランジスタ、６４はｎ
ＭＯＳトランジスタである。

【００５７】ｐＭＯＳトランジスタ６３は、ソースをＳ
Ｖｉｉ電源線３６に接続され、ゲートをＣＭＯＳインバ
ータ５８の出力端に接続されており、ｎＭＯＳトランジ
スタ６４は、ドレインをｐＭＯＳトランジスタ６３のド
レインに接続され、ゲートをＣＭＯＳインバータ５８の
出力端に接続され、ソースをＶＢＢ電源線４２に接続さ
れている。

【００５８】また、６５はＣＭＯＳインバータであり、
６６はｐＭＯＳトランジスタ、６７はｎＭＯＳトランジ
スタである。ｐＭＯＳトランジスタ６６は、ソースをＳ
Ｖｉｉ電源線３６に接続され、ゲートをＣＭＯＳインバ
ータ６２の出力端に接続されており、ｎＭＯＳトランジ
スタ６７は、ドレインをｐＭＯＳトランジスタ６６のド
レインに接続され、ゲートをＣＭＯＳインバータ６２の
出力端に接続され、ソースをＶＢＢ電源線４２に接続さ
れている。

【００５９】また、６８は第３のワードデコーダをなす
サブワードデコーダであり、６９はｐＭＯＳトランジス
タ、７０、７１はｎＭＯＳトランジスタである。ｐＭＯ
Ｓトランジスタ６９は、ソースをＣＭＯＳインバータ４
３の出力端に接続され、ゲートをＣＭＯＳインバータ６
２の出力端に接続され、ドレインをワード線ＷＬに接続
されている。

【００６０】また、ｎＭＯＳトランジスタ７０は、ドレ
インをＣＭＯＳインバータ４３の出力端に接続され、ゲ
ートをＣＭＯＳインバータ６５の出力端に接続され、ソ
ースをワード線ＷＬに接続されている。また、ｎＭＯＳ
トランジスタ７１は、ドレインをワード線ＷＬに接続さ
れ、ゲートをＣＭＯＳインバータ６２の出力端に接続さ
れ、ソースをＶＢＢ電源線４２に接続されている。

【００６１】このように構成された本発明の第１実施形
態においては、ワード線ＷＬが非選択とされる場合は、
メインワードデコーダ２９＝非選択、クオータワード
デコーダ４７＝非選択とされる場合、 メインワードデ
コーダ２９＝選択、クオータワードデコーダ４７＝非選
択とされる場合、 メインワードデコーダ２９＝非選
択、クオータワードデコーダ４７＝選択とされる場合で
ある。

【００６２】ここに、 メインワードデコーダ２９＝非
選択、クオータワードデコーダ４７＝非選択とされる場
合には、メインワードデコーダ２９においては、ＮＡＮ
Ｄ回路３０の出力＝Ｖｉｉとなり、ｎＭＯＳトランジス
タ３２＝ＯＮ、ｐＭＯＳトランジスタ３７＝ＯＦＦとな
る。この結果、ｐＭＯＳトランジスタ３５＝ＯＮ、ｐＭ
ＯＳトランジスタ３４＝ＯＦＦ、ｎＭＯＳトランジスタ
４０＝ＯＮ、ｎＭＯＳトランジスタ４１＝ＯＦＦ、ノー
ド４６の電圧＝ＳＶｉｉとなり、ＣＭＯＳインバータ４
３においては、ｐＭＯＳトランジスタ４４＝ＯＦＦ、ｎ
ＭＯＳトランジスタ４５＝ＯＮとなり、ＣＭＯＳインバ
ータ４３の出力＝ＶＢＢとなる。

【００６３】また、クオータワードデコーダ４７におい
ては、ＮＡＮＤ回路４８の出力＝Ｖｉｉとなり、ｎＭＯ
Ｓトランジスタ５０＝ＯＮ、ｐＭＯＳトランジスタ５４
＝ＯＦＦとなる。この結果、ｐＭＯＳトランジスタ５３
＝ＯＮ、ｐＭＯＳトランジスタ５２＝ＯＦＦ、ｎＭＯＳ
トランジスタ５６＝ＯＮ、ｎＭＯＳトランジスタ５７＝
ＯＦＦ、ノード６１の電圧＝ＳＶｉｉとなり、ＣＭＯＳ
インバータ５８においては、ｐＭＯＳトランジスタ５９
＝ＯＦＦ、ｎＭＯＳトランジスタ６０＝ＯＮとなり、Ｃ
ＭＯＳインバータ５８の出力＝ＶＢＢとなる。

【００６４】この結果、ＣＭＯＳインバータ６２におい
ては、ｐＭＯＳトランジスタ６３＝ＯＮ、ｎＭＯＳトラ
ンジスタ６４＝ＯＦＦとなり、ＣＭＯＳインバータ６２
の出力＝ＳＶｉｉとなり、ＣＭＯＳインバータ６５にお
いては、ｐＭＯＳトランジスタ６６＝ＯＦＦ、ｎＭＯＳ
トランジスタ６７＝ＯＮとなり、ＣＭＯＳインバータ６
５の出力＝ＶＢＢとなる。

【００６５】したがって、サブワードデコーダ６８にお
いては、ｐＭＯＳトランジスタ６９＝ＯＦＦ、ｎＭＯＳ
トランジスタ７０＝ＯＦＦ、ｎＭＯＳトランジスタ７１
＝ＯＮとなり、ワード線ＷＬの電圧＝ＶＢＢとなる。ま
た、 メインワードデコーダ２９＝選択、クオータワー
ドデコーダ４７＝非選択とされる場合には、メインワー
ドデコーダ２９においては、ＮＡＮＤ回路３０の出力＝
ＶＳＳ、ｎＭＯＳトランジスタ３２＝ＯＦＦ、ｐＭＯＳ
トランジスタ３７＝ＯＮとなる。

【００６６】この結果、ｎＭＯＳトランジスタ４１＝Ｏ
Ｎ、ｎＭＯＳトランジスタ４０＝ＯＦＦ、ｐＭＯＳトラ
ンジスタ３４＝ＯＮ、ｐＭＯＳトランジスタ３５＝ＯＦ
Ｆ、ノード４６の電圧＝ＶＢＢとなり、ＣＭＯＳインバ
ータ４３においては、ｐＭＯＳトランジスタ４４＝Ｏ
Ｎ、ｎＭＯＳトランジスタ４５＝ＯＦＦとなり、ＣＭＯ
Ｓインバータ４３の出力＝ＳＶｉｉとなる。

【００６７】これに対して、クオータワードデコーダ４
７においては、ＮＡＮＤ回路４８の出力＝Ｖｉｉとな
り、ｎＭＯＳトランジスタ５０＝ＯＮ、ｐＭＯＳトラン
ジスタ５４＝ＯＦＦとなる。この結果、ｐＭＯＳトラン
ジスタ５３＝ＯＮ、ｐＭＯＳトランジスタ５２＝ＯＦ
Ｆ、ｎＭＯＳトランジスタ５６＝ＯＮ、ｎＭＯＳトラン
ジスタ５７＝ＯＦＦ、ノード６１の電圧＝ＳＶｉｉとな
り、ＣＭＯＳインバータ５８においては、ｐＭＯＳトラ
ンジスタ５９＝ＯＦＦ、ｎＭＯＳトランジスタ６０＝Ｏ
Ｎとなり、ＣＭＯＳインバータ５８の出力＝ＶＢＢとな
る。

【００６８】この結果、ＣＭＯＳインバータ６２におい
ては、ｐＭＯＳトランジスタ６３＝ＯＮ、ｎＭＯＳトラ
ンジスタ６４＝ＯＦＦとなり、ＣＭＯＳインバータ６２
の出力＝ＳＶｉｉとなり、ＣＭＯＳインバータ６５にお
いては、ｐＭＯＳトランジスタ６６＝ＯＦＦ、ｎＭＯＳ
トランジスタ６７＝ＯＮとなり、ＣＭＯＳインバータ６
５の出力＝ＶＢＢとなる。

【００６９】したがって、サブワードデコーダ６８にお
いては、ｐＭＯＳトランジスタ６９＝ＯＦＦ、ｎＭＯＳ
トランジスタ７０＝ＯＦＦ、ｎＭＯＳトランジスタ７１
＝ＯＮとなり、ワード線ＷＬの電圧＝ＶＢＢとなる。ま
た、 メインワードデコーダ２９＝非選択、クオータワ
ードデコーダ４７＝選択とされる場合には、メインワー
ドデコーダ２９においては、ＮＡＮＤ回路３０の出力＝
Ｖｉｉとなり、ｎＭＯＳトランジスタ３２＝ＯＮ、ｐＭ
ＯＳトランジスタ３７＝ＯＦＦとなる。

【００７０】この結果、ｐＭＯＳトランジスタ３５＝Ｏ
Ｎ、ｐＭＯＳトランジスタ３４＝ＯＦＦ、ｎＭＯＳトラ
ンジスタ４０＝ＯＮ、ｎＭＯＳトランジスタ４１＝ＯＦ
Ｆ、ノード４６の電圧＝ＳＶｉｉとなり、ＣＭＯＳイン
バータ４３においては、ｐＭＯＳトランジスタ４４＝Ｏ
ＦＦ、ｎＭＯＳトランジスタ４５＝ＯＮとなり、ＣＭＯ
Ｓインバータ４３の出力＝ＶＢＢとなる。

【００７１】これに対して、クオータワードデコーダ４
７においては、ＮＡＮＤ回路４８の出力＝ＶＳＳ、ｎＭ
ＯＳトランジスタ５０＝ＯＦＦ、ｐＭＯＳトランジスタ
５４＝ＯＮとなる。この結果、ｎＭＯＳトランジスタ５
７＝ＯＮ、ｎＭＯＳトランジスタ５６＝ＯＦＦ、ｐＭＯ
Ｓトランジスタ５２＝ＯＮ、ｐＭＯＳトランジスタ５３
＝ＯＦＦ、ノード６１の電圧＝ＶＢＢとなり、ＣＭＯＳ
インバータ５８においては、ｐＭＯＳトランジスタ５９
＝ＯＮ、ｎＭＯＳトランジスタ６０＝ＯＦＦとなり、Ｃ
ＭＯＳインバータ５８の出力＝ＳＶｉｉとなる。

【００７２】この結果、ＣＭＯＳインバータ６２におい
ては、ｐＭＯＳトランジスタ６３＝ＯＦＦ、ｎＭＯＳト
ランジスタ６４＝ＯＮとなり、ＣＭＯＳインバータ６２
の出力＝ＶＢＢとなり、ＣＭＯＳインバータ６５におい
ては、ｐＭＯＳトランジスタ６６＝ＯＮ、ｎＭＯＳトラ
ンジスタ６７＝ＯＦＦとなり、ＣＭＯＳインバータ６５
の出力＝ＳＶｉｉとなる。

【００７３】したがって、サブワードデコーダ６８にお
いては、ｐＭＯＳトランジスタ６９＝ＯＮ、ｎＭＯＳト
ランジスタ７０＝ＯＮ、ｎＭＯＳトランジスタ７１＝Ｏ
ＦＦとなり、ワード線ＷＬの電圧＝ＶＢＢとなる。ま
た、ワード線ＷＬが選択される場合には、メインワード
デコーダ２９においては、ＮＡＮＤ回路３０の出力＝Ｖ
ＳＳ、ｎＭＯＳトランジスタ３２＝ＯＦＦ、ｐＭＯＳト
ランジスタ３７＝ＯＮとなる。

【００７４】この結果、ｎＭＯＳトランジスタ４１＝Ｏ
Ｎ、ｎＭＯＳトランジスタ４０＝ＯＦＦ、ｐＭＯＳトラ
ンジスタ３４＝ＯＮ、ｐＭＯＳトランジスタ３５＝ＯＦ
Ｆ、ノード４６の電圧＝ＶＢＢとなり、ＣＭＯＳインバ
ータ４３においては、ｐＭＯＳトランジスタ４４＝Ｏ
Ｎ、ｎＭＯＳトランジスタ４５＝ＯＦＦとなり、ＣＭＯ
Ｓインバータ４３の出力＝ＳＶｉｉとなる。

【００７５】また、クオータワードデコーダ４７におい
ては、ＮＡＮＤ回路４８の出力＝ＶＳＳ、ｎＭＯＳトラ
ンジスタ５０＝ＯＦＦ、ｐＭＯＳトランジスタ５４＝Ｏ
Ｎとなる。この結果、ｎＭＯＳトランジスタ５７＝Ｏ
Ｎ、ｎＭＯＳトランジスタ５６＝ＯＦＦ、ｐＭＯＳトラ
ンジスタ５２＝ＯＮ、ｐＭＯＳトランジスタ５３＝ＯＦ
Ｆ、ノード６１の電圧＝ＶＢＢとなり、ＣＭＯＳインバ
ータ５８においては、ｐＭＯＳトランジスタ５９＝Ｏ
Ｎ、ｎＭＯＳトランジスタ６０＝ＯＦＦとなり、ＣＭＯ
Ｓインバータ５８の出力＝ＳＶｉｉとなる。

【００７６】この結果、ＣＭＯＳインバータ６２におい
ては、ｐＭＯＳトランジスタ６３＝ＯＦＦ、ｎＭＯＳト
ランジスタ６４＝ＯＮとなり、ＣＭＯＳインバータ６２
の出力＝ＶＢＢとなり、ＣＭＯＳインバータ６５におい
ては、ｐＭＯＳトランジスタ６６＝ＯＮ、ｎＭＯＳトラ
ンジスタ６７＝ＯＦＦとなり、ＣＭＯＳインバータ６５
の出力＝ＳＶｉｉとなる。

【００７７】したがって、サブワードデコーダ６８にお
いては、ｐＭＯＳトランジスタ６９＝ＯＮ、ｎＭＯＳト
ランジスタ７０＝ＯＮ、ｎＭＯＳトランジスタ７１＝Ｏ
ＦＦとなり、ワード線ＷＬの電圧＝ＳＶｉｉとなる。こ
のように、本発明の第１実施形態によれば、ワード線Ｗ
Ｌを非選択とする場合には、ワード線ＷＬの電圧を負電
圧ＶＢＢとすることができるので、メモリセル１１のス
トレージノード１４の電圧がＶｉｉとされている場合に
おいても、セルトランジスタ１２のリーク電流を低減化
することができる。

【００７８】また、本発明の第１実施形態によれば、ダ
ミー・セルキャパシタ１７の容量値は、センスアンプ２
２が正確な増幅動作を行うことができる範囲で、セルト
ランジスタ１２及びセルキャパシタ１３にリークがない
場合においてメモリセル１１からビット線ＢＬにハイデ
ータが出力された場合にビット線ＢＬに現れる電圧の１
／２よりも低い電圧をビット線／ＢＬに発生させること
ができる値に設定するとしているので、実際の微小なリ
ークを考慮するとビット線ＢＬに出力されるハイデータ
に対するセンスアンプ２２のマージンと、ビット線ＢＬ
に出力されるロウデータに対するセンスアンプ２２のマ
ージンを同程度とすることができる。

【００７９】なお、本発明の第１実施形態においては、
ダミー・ワード線ＤＷＬの非選択時の電圧を負電圧ＶＢ
Ｂとしているが、この代わりに、ダミー・セル１５にお
けるリークを見込んで、ダミー・ワード線ＤＷＬの非選
択時の電圧を接地電圧ＶＳＳとし、負電圧発生回路（図
示せず）における消費電力を低減し、低消費電力化を図
ることができる。 第２実施形態・・図３、図４ 図３は本発明の第２実施形態に備えるコラム部の１個の
一部分を示す回路図であり、本発明の第２実施形態にお
いては、本発明の第１実施形態が備えるダミー・セル１
５及びダミー・セルキャパシタ・プリチャージ回路１８
の代わりに、ＭＯＳキャパシタ７３を設け、その他につ
いては、本発明の第１実施形態の場合と同様に構成した
ものである。

【００８０】ここに、ＭＯＳキャパシタ７３は、ゲート
をダミー・ワード線ＤＷＬに接続され、ソース及びドレ
インを接続し、その接続点をビット線／ＢＬに接続され
ており、ダミー・ワード線ＤＷＬの電圧は、選択時には
昇圧電圧ＳＶｉｉ、非選択時には接地電圧ＶＳＳとされ
る。なお、ＭＯＳキャパシタ７３の容量値は、センスア
ンプ２２が正確な増幅動作を行うことができる範囲で、
セルトランジスタ１２及びセルキャパシタ１３にリーク
がない場合においてメモリセル１１からビット線ＢＬに
ハイデータが出力された場合にビット線ＢＬに現れる電
圧の１／２よりも低い電圧がビット線／ＢＬに発生する
値に設定される。

【００８１】また、図４は本発明の第２実施形態が備え
るワードデコーダの一部分を示す回路図であり、本発明
の第２実施形態においては、本発明の第１実施形態が備
えるＣＭＯＳインバータ６２を設けず、ＣＭＯＳインバ
ータ７５を設けると共に、本発明の第１実施形態が設け
るサブワードデコーダ６８と回路構成の異なるサブワー
ドデコーダ７６を設け、その他については、本発明の第
１実施形態の場合と同様に構成したものである。

【００８２】ＣＭＯＳインバータ７５において、７７は
ｐＭＯＳトランジスタ、７８はｎＭＯＳトランジスタで
ある。ｐＭＯＳトランジスタ７７は、ソースをＳＶｉｉ
電源線３６に接続され、ゲートをＣＭＯＳインバータ４
３の出力端に接続されており、ｎＭＯＳトランジスタ７
８は、ドレインをｐＭＯＳトランジスタ７７のドレイン
に接続され、ゲートをＣＭＯＳインバータ４３の出力端
に接続され、ソースをＶＢＢ電源線４２に接続されてい
る。

【００８３】また、サブワードデコーダ７６において、
７９はｐＭＯＳトランジスタ、８０、８１はｎＭＯＳト
ランジスタである。ｐＭＯＳトランジスタ７９は、ソー
スをＣＭＯＳインバータ５８の出力端に接続され、ゲー
トをＣＭＯＳインバータ７５の出力端に接続され、ドレ
インをワード線ＷＬに接続されている。

【００８４】また、ｎＭＯＳトランジスタ８０は、ドレ
インをワード線ＷＬに接続され、ゲートをＣＭＯＳイン
バータ７５の出力端に接続され、ソースをＶＢＢ電源線
４２に接続されている。また、ｎＭＯＳトランジスタ８
１は、ドレインをワード線ＷＬに接続され、ゲートをＣ
ＭＯＳインバータ６５の出力端に接続され、ソースをＶ
ＢＢ電源線４２に接続されている。

【００８５】このように構成された本発明の第２実施形
態においては、ワード線ＷＬが非選択とされる場合は、
メインワードデコーダ２９＝非選択、クオータワード
デコーダ４７＝非選択とされる場合、 メインワードデ
コーダ２９＝選択、クオータワードデコーダ４７＝非選
択とされる場合、 メインワードデコーダ２９＝非選
択、クオータワードデコーダ４７＝選択とされる場合で
ある。

【００８６】ここに、 メインワードデコーダ２９＝非
選択、クオータワードデコーダ４７＝非選択とされる場
合、メインワードデコーダ２９においては、ＮＡＮＤ回
路３０の出力＝Ｖｉｉとなり、ｎＭＯＳトランジスタ３
２＝ＯＮ、ｐＭＯＳトランジスタ３７＝ＯＦＦとなる。
この結果、ｐＭＯＳトランジスタ３５＝ＯＮ、ｐＭＯＳ
トランジスタ３４＝ＯＦＦ、ｎＭＯＳトランジスタ４０
＝ＯＮ、ｎＭＯＳトランジスタ４１＝ＯＦＦ、ノード４
６の電圧＝ＳＶｉｉとなり、ＣＭＯＳインバータ４３に
おいては、ｐＭＯＳトランジスタ４４＝ＯＦＦ、ｎＭＯ
Ｓトランジスタ４５＝ＯＮとなり、ＣＭＯＳインバータ
４３の出力＝ＶＢＢとなる。

【００８７】この結果、ＣＭＯＳインバータ７５におい
ては、ｐＭＯＳトランジスタ７７＝ＯＮ、ｎＭＯＳトラ
ンジスタ７８＝ＯＦＦ、ＣＭＯＳインバータ７５の出力
＝ＳＶｉｉとなる。また、クオータワードデコーダ４７
においては、ＮＡＮＤ回路４８の出力＝Ｖｉｉとなり、
ｎＭＯＳトランジスタ５０＝ＯＮ、ｐＭＯＳトランジス
タ５４＝ＯＦＦとなる。

【００８８】この結果、ｐＭＯＳトランジスタ５３＝Ｏ
Ｎ、ｐＭＯＳトランジスタ５２＝ＯＦＦ、ｎＭＯＳトラ
ンジスタ５６＝ＯＮ、ｎＭＯＳトランジスタ５７＝ＯＦ
Ｆ、ノード６１の電圧＝ＳＶｉｉとなり、ＣＭＯＳイン
バータ５８においては、ｐＭＯＳトランジスタ５９＝Ｏ
ＦＦ、ｎＭＯＳトランジスタ６０＝ＯＮとなり、ＣＭＯ
Ｓインバータ５８の出力＝ＶＢＢとなる。

【００８９】この結果、ＣＭＯＳインバータ６５におい
ては、ｐＭＯＳトランジスタ６６＝ＯＮ、ｎＭＯＳトラ
ンジスタ６７＝ＯＦＦとなり、ＣＭＯＳインバータ６５
の出力＝ＳＶｉｉとなる。したがって、サブワードデコ
ーダ７６においては、ｐＭＯＳトランジスタ７９＝ＯＦ
Ｆ、ｎＭＯＳトランジスタ８０＝ＯＮ、ｎＭＯＳトラン
ジスタ８１＝ＯＮとなり、ワード線ＷＬの電圧＝ＶＢＢ
となる。

【００９０】また、 メインワードデコーダ２９＝選
択、クオータワードデコーダ４７＝非選択とされる場合
には、メインワードデコーダ２９においては、ＮＡＮＤ
回路３０の出力＝ＶＳＳ、ｎＭＯＳトランジスタ３２＝
ＯＦＦ、ｐＭＯＳトランジスタ３７＝ＯＮとなる。この
結果、ｎＭＯＳトランジスタ４１＝ＯＮ、ｎＭＯＳトラ
ンジスタ４０＝ＯＦＦ、ｐＭＯＳトランジスタ３４＝Ｏ
Ｎ、ｐＭＯＳトランジスタ３５＝ＯＦＦ、ノード４６の
電圧＝ＶＢＢとなり、ＣＭＯＳインバータ４３において
は、ｐＭＯＳトランジスタ４４＝ＯＮ、ｎＭＯＳトラン
ジスタ４５＝ＯＦＦとなり、ＣＭＯＳインバータ４３の
出力＝ＳＶｉｉとなる。

【００９１】この結果、ＣＭＯＳインバータ７５におい
ては、ｐＭＯＳトランジスタ７７＝ＯＦＦ、ｎＭＯＳト
ランジスタ７８＝ＯＮ、ＣＭＯＳインバータ７５の出力
＝ＶＢＢとなる。また、クオータワードデコーダ４７に
おいては、ＮＡＮＤ回路４８の出力＝Ｖｉｉとなり、ｎ
ＭＯＳトランジスタ５０＝ＯＮ、ｐＭＯＳトランジスタ
５４＝ＯＦＦとなる。

【００９２】この結果、ｐＭＯＳトランジスタ５３＝Ｏ
Ｎ、ｐＭＯＳトランジスタ５２＝ＯＦＦ、ｎＭＯＳトラ
ンジスタ５６＝ＯＮ、ｎＭＯＳトランジスタ５７＝ＯＦ
Ｆ、ノード６１の電圧＝ＳＶｉｉとなり、ＣＭＯＳイン
バータ５８においては、ｐＭＯＳトランジスタ５９＝Ｏ
ＦＦ、ｎＭＯＳトランジスタ６０＝ＯＮとなり、ＣＭＯ
Ｓインバータ５８の出力＝ＶＢＢとなる。

【００９３】この結果、ＣＭＯＳインバータ６５におい
ては、ｐＭＯＳトランジスタ６６＝ＯＮ、ｎＭＯＳトラ
ンジスタ６７＝ＯＦＦとなり、ＣＭＯＳインバータ６５
の出力＝ＳＶｉｉとなる。したがって、サブワードデコ
ーダ７６においては、ｐＭＯＳトランジスタ７９＝Ｏ
Ｎ、ｎＭＯＳトランジスタ８０＝ＯＦＦ、ｎＭＯＳトラ
ンジスタ８１＝ＯＮとなり、ワード線ＷＬの電圧＝ＶＢ
Ｂとなる。

【００９４】また、 メインワードデコーダ２９＝非選
択、クオータワードデコーダ４７＝選択とされる場合に
は、メインワードデコーダ２９においては、ＮＡＮＤ回
路３０の出力＝Ｖｉｉとなり、ｎＭＯＳトランジスタ３
２＝ＯＮ、ｐＭＯＳトランジスタ３７＝ＯＦＦとなる。
この結果、ｐＭＯＳトランジスタ３５＝ＯＮ、ｐＭＯＳ
トランジスタ３４＝ＯＦＦ、ｎＭＯＳトランジスタ４０
＝ＯＮ、ｎＭＯＳトランジスタ４１＝ＯＦＦ、ノード４
６の電圧＝ＳＶｉｉとなり、ＣＭＯＳインバータ４３に
おいては、ｐＭＯＳトランジスタ４４＝ＯＦＦ、ｎＭＯ
Ｓトランジスタ４５＝ＯＮとなり、ＣＭＯＳインバータ
４３の出力＝ＶＢＢとなる。

【００９５】この結果、ＣＭＯＳインバータ７５におい
ては、ｐＭＯＳトランジスタ７７＝ＯＮ、ｎＭＯＳトラ
ンジスタ７８＝ＯＦＦ、ＣＭＯＳインバータ７５の出力
＝ＳＶｉｉとなる。これに対して、クオータワードデコ
ーダ４７においては、ＮＡＮＤ回路４８の出力＝ＶＳ
Ｓ、ｎＭＯＳトランジスタ５０＝ＯＦＦ、ｐＭＯＳトラ
ンジスタ５４＝ＯＮとなる。

【００９６】この結果、ｎＭＯＳトランジスタ５７＝Ｏ
Ｎ、ｎＭＯＳトランジスタ５６＝ＯＦＦ、ｐＭＯＳトラ
ンジスタ５２＝ＯＮ、ｐＭＯＳトランジスタ５３＝ＯＦ
Ｆ、ノード６１の電圧＝ＶＢＢとなり、ＣＭＯＳインバ
ータ５８においては、ｐＭＯＳトランジスタ５９＝Ｏ
Ｎ、ｎＭＯＳトランジスタ６０＝ＯＦＦとなり、ＣＭＯ
Ｓインバータ５８の出力＝ＳＶｉｉとなる。

【００９７】この結果、ＣＭＯＳインバータ６５におい
ては、ｐＭＯＳトランジスタ６６＝ＯＦＦ、ｎＭＯＳト
ランジスタ６７＝ＯＮとなり、ＣＭＯＳインバータ６５
の出力＝ＶＢＢとなる。したがって、サブワードデコー
ダ７６においては、ｐＭＯＳトランジスタ７９＝ＯＦ
Ｆ、ｎＭＯＳトランジスタ８０＝ＯＮ、ｎＭＯＳトラン
ジスタ８１＝ＯＦＦとなり、ワード線ＷＬの電圧＝ＶＢ
Ｂとなる。

【００９８】これに対して、ワード線ＷＬが選択される
場合には、メインワードデコーダ２９においては、ＮＡ
ＮＤ回路３０の出力＝ＶＳＳ、ｎＭＯＳトランジスタ３
２＝ＯＦＦ、ｐＭＯＳトランジスタ３７＝ＯＮとなる。
この結果、ｎＭＯＳトランジスタ４１＝ＯＮ、ｎＭＯＳ
トランジスタ４０＝ＯＦＦ、ｐＭＯＳトランジスタ３４
＝ＯＮ、ｐＭＯＳトランジスタ３５＝ＯＦＦ、ノード４
６の電圧＝ＶＢＢとなり、ＣＭＯＳインバータ４３にお
いては、ｐＭＯＳトランジスタ４４＝ＯＮ、ｎＭＯＳト
ランジスタ４５＝ＯＦＦとなり、ＣＭＯＳインバータ４
３の出力＝ＳＶｉｉとなる。

【００９９】この結果、ＣＭＯＳインバータ７５におい
ては、ｐＭＯＳトランジスタ７７＝ＯＦＦ、ｎＭＯＳト
ランジスタ７８＝ＯＮ、ＣＭＯＳインバータ７５の出力
＝ＶＢＢとなる。また、クオータワードデコーダ４７に
おいては、ＮＡＮＤ回路４８の出力＝ＶＳＳ、ｎＭＯＳ
トランジスタ５０＝ＯＦＦ、ｐＭＯＳトランジスタ５４
＝ＯＮとなる。

【０１００】この結果、ｎＭＯＳトランジスタ５７＝Ｏ
Ｎ、ｎＭＯＳトランジスタ５６＝ＯＦＦ、ｐＭＯＳトラ
ンジスタ５２＝ＯＮ、ｐＭＯＳトランジスタ５３＝ＯＦ
Ｆ、ノード６１の電圧＝ＶＢＢとなり、ＣＭＯＳインバ
ータ５８においては、ｐＭＯＳトランジスタ５９＝Ｏ
Ｎ、ｎＭＯＳトランジスタ６０＝ＯＦＦとなり、ＣＭＯ
Ｓインバータ５８の出力＝ＳＶｉｉとなる。

【０１０１】この結果、ＣＭＯＳインバータ６５におい
ては、ｐＭＯＳトランジスタ６６＝ＯＦＦ、ｎＭＯＳト
ランジスタ６７＝ＯＮとなり、ＣＭＯＳインバータ６５
の出力＝ＶＢＢとなる。したがって、サブワードデコー
ダ７６においては、ｐＭＯＳトランジスタ７９＝ＯＮ、
ｎＭＯＳトランジスタ８０＝ＯＦＦ、ｎＭＯＳトランジ
スタ８１＝ＯＦＦとなり、ワード線ＷＬの電圧＝ＳＶｉ
ｉとなる。

【０１０２】このように、本発明の第２実施形態によれ
ば、ワード線ＷＬを非選択とする場合には、ワード線Ｗ
Ｌの電圧を負電圧ＶＢＢとすることができるので、メモ
リセル１１のストレージノード１４の電圧がＶｉｉとさ
れている場合においても、セルトランジスタ１２のリー
ク電流を低減化することができる。また、本発明の第２
実施形態によれば、ＭＯＳキャパシタ７３の容量値は、
センスアンプ２２が正確な増幅動作を行うことができる
範囲で、セルトランジスタ１２及びセルキャパシタ１３
にリークがない場合においてメモリセル１１からビット
線ＢＬにハイデータが出力された場合にビット線ＢＬに
現れる電圧の１／２よりも低い電圧をビット線／ＢＬに
発生させることができる値に設定するとしているので、
ビット線ＢＬに出力されるハイデータに対するセンスア
ンプ２２のマージンと、ビット線ＢＬに出力されるロウ
データに対するセンスアンプ２２のマージンを同程度と
することができる。

【０１０３】また、本発明の第２実施形態によれば、ダ
ミー・ワード線ＤＷＬの非選択時の電圧を接地電圧ＶＳ
Ｓとしているので、負電圧発生回路（図示せず）におけ
る消費電流を低減し、低消費電力化を図ることができ
る。また、本発明の第２実施形態によれば、参照電圧発
生回路をＭＯＳキャパシタ７３で構成しているので、本
発明の第１実施形態よりも回路構成を簡単なものとする
ことができる。

【０１０４】次に、本発明の第３及び第４の実施例につ
いて説明する。図１０は １／２・Ｖｉｉプリチャージ
方式及びＶＳＳプリチャージ方式の動作マージンを示す
図である。ブロックＩとＩＩはそれぞれ、１／２・Ｖｉ
ｉプリチャージ方式及びＶＳＳプリチャージ方式に関
し、図８に示すストレージノード７の電位を示すもので
ある。基準電圧Ｒｅｆ１は内部電源電圧１／２・Ｖｉｉ
の半分に等しい。ストレージノード７の電圧が上限電位
Ｖｍａｘ１と下限電位Ｖｍｉｎ１との間にある時、１／
２・Ｖｉｉプリチャージ方式のセンスアンプは、正確に
ハイレベルデータをセンスできる。この時、前述したよ
うに、内部電源電圧Ｖｉｉよりも高い昇圧電圧ＳＶｉｉ
がセルトランジスタ５のゲートに与えられる。

【０１０５】ＶＳＳプリチャージ方式では、たとえメモ
リセルに蓄積された電荷がリークしても、メモリセルが
ローレベルデータを蓄積している場合には、ストレージ
ノード７の電位は大きく変化しない。従って、ＶＳＳプ
リチャージ方式におれるローレベルデータに対するセン
スアンプの基準電圧Ｒｅｆ２は、大きなマージンを必要
としない。従って、図１０に示すように、ローレベルデ
ータに対する基準電圧Ｒｅｆ２を接地電圧ＶＳＳよりわ
ずかに高く設定する。これにより、ＶＳＳプリチャージ
方式のセンスアンプは、上限電位Ｖｍａｘ２と下限電位
Ｖｍｉｎ２とで規定される範囲内で、ハイレベルデータ
をセンスすることができる。上限電位Ｖｍａｘ２は、内
部電源電圧Ｖｉｉよりも低くすることができる。この場
合、メモリセルを選択する時には、ワード線ＷＬの電位
は上限電位Ｖｍａｘ２よりも、少なくともセルトランジ
スタ５のしきい値電圧ＶＴＨだけ高くなる必要がある。
例えば、ワード線ＷＬの電位を内部電源電圧Ｖｉｉと等
しいレベルとする。なお、内部電源電圧Ｖｉｉを、上限
電位Ｖｍａｘ２とセルトランジスタ５のしきい値電圧と
の和よりも高くすることができる。ワード線負電圧リセ
ット方式によりしきい値電圧を下げられたセルトランジ
スタ５に内部電源電圧Ｖｉｉを与えて駆動する場合に
は、昇圧電圧ＶＳｉｉは不要である。この場合、ＶＳＳ
ビット線プリチャージ方式により、ビット線のハイレベ
ルを低いレベル、例えば内部電源電圧Ｖｉｉを更に降圧
した電源電圧Ｖｉｉｃに等しく設定できる。通常、セン
スアンプに接続するビット線対にはそれぞれ、トランス
ファトランジスタが設けられている。ビット線のハイレ
ベルがＶｉｉｃに等しい場合には、Ｖｉｉｃ＋Ｖｔｈ＋
αに等しい電圧をトランスファトランジスタのゲートに
与える必要がある。なお、Ｖｔｈはビット線に設けられ
たトランスファトランジスタ（ゲート）のしきい値電圧
であり、αは電圧マージンである。ＶＳＳビット線プリ
チャージ方式では、一方のビット線がハイレベルにな
り、他方のビット線はローレベルのままである。従っ
て、センスアンプが動作を開始する前にビット線トラン
スファトランジスタのゲートがフローティング状態にあ
れば、ゲート電圧はビット線とのカップリングにより昇
圧される。従って、内部電源電圧Ｖｉｉから昇圧電圧Ｓ
Ｖｉｉを生成する昇圧回路は必要ない。従って、消費電
力を減らすことができる。

【０１０６】また、半導体記憶装置内部で外部電源電圧
ＶＣＣを降圧することで内部電源電圧を生成する場合に
は、ワード線のハイレベルとして外部電源電圧ＶＣＣを
用いることもできる。例えば、ビット線電圧がＶＳＳ
（０Ｖ）からＶｉｉｃ（例えば１．３Ｖ）の間で変化す
る場合には、ワード線をＶｉｉｃ＋Ｖｔｈ＋αに等しい
電圧をトランスファトランジスタのゲートに与える必要
がある。なお、Ｖｔｈはセルトランジスタのしきい値電
圧であり、αは電圧マージンである。前述したように、
セルトランジスタのしきい値電圧Ｖｔｈを下げることが
でき、また内部電源電圧も下げることができる。よっ
て、外部電源電圧ＶＣＣ（例えば、２．５Ｖ）をワード
線のハイレベルとして用いることができる。この場合に
は、もはや昇圧回路は不要である。

【０１０７】第３及び第４の実施例は、ワード線に昇圧
電圧ＳＶｉｉを与える構成ではなく、内部電源電圧Ｖｉ
ｉを与える構成であり、第１及び第２の実施例の構成を
変形したものに相当する。図１１は、第３の実施例で用
いるワードデコーダの回路図である。図１１において、
前述した図に示す構成要素と同一のものには同一の参照
番号を付けてある。図１１に示すワードデコーダは、メ
インワードデコーダ１２９と、クオータワードデコーダ
１４７と、サブワードデコーダ６８とを有する。メイン
ワードデコーダ１２９は内部電源電圧Ｖｉｉを受けて動
作する。同様に、クオータワードデコーダ１４７も内部
電源電圧Ｖｉｉを受けて動作する。更に、ＣＭＯＳイン
バータ６２及び６５も内部電源電圧Ｖｉｉを受けて動作
する。

【０１０８】メインワードデコーダ１２９は図２に示す
ｐＭＯＳフリップフロップ３３を具備せず、ｎＭＯＳフ
リップフロップ３９のみを具備する。内部電源電圧Ｖｉ
ｉが与えられるｐＭＯＳトランジスタ３４及び３５は、
ｎＭＯＳトランジスタ４０及び４１にそれぞれ直列に接
続されている。ｐＭＯＳトランジスタ３４のゲートは、
ＮＡＮＤ回路３０の出力端子に接続されている。インバ
ータ９１はＮＡＮＤ回路３０の出力信号を反転し、反転
した信号をｐＭＯＳトランジスタ３５のゲートに与え
る。従って、ＮＡＮＤ回路３０の出力信号に従い、ｐＭ
ＯＳトランジスタ３４又はｐＭＯＳトランジスタ３５の
いずれかがオンする。ｎＭＯＳフリップフロップ３９の
出力信号は、ＣＭＯＳインバータ４３を介してサブワー
ドデコーダ６８に与えられる。

【０１０９】クオータワードデコーダ１４７は図２に示
すｐＭＯＳフリップフロップ５１を具備せず、ｎＭＯＳ
フリップフロップ５５のみを具備している。内部電源電
圧Ｖｉｉが与えられるｐＭＯＳトランジスタ５２及び５
３は、ｎＭＯＳトランジスタ５６及び５７にそれぞれ直
列に接続されている。ｐＭＯＳトランジスタ５２のゲー
トは、ＮＡＮＤ回路４８の出力端子に接続されている。
インバータ９２はＮＡＮＤ回路４８の出力信号を反転
し、反転した信号をｐＭＯＳトランジスタ５３のゲート
に与える。従って、ＮＡＮＤ回路４８の出力信号に従
い、ｐＭＯＳトランジスタ５２又はｐＭＯＳトランジス
タ５３のいずれかがオンする。ｎＭＯＳフリップフロッ
プ５５の出力信号は、ＣＭＯＳインバータ５８を介して
ＣＭＯＳインバータ６２に与えられる。

【０１１０】図１２は、本発明の第４の実施例で用いる
ワードデコーダの回路図である。図１２において、前述
した図に示す構成要素と同一のものには同一の参照番号
を付けてある。図１２に示すワードデコーダは、メイン
ワードデコーダ１２９と、クオータワードデコーダ１４
７と、サブワードデコーダ７６と、ＣＭＯＳインバータ
６５、７５とを有する。メインワードデコーダ１２９と
クオータワードデコーダ１４７は、内部電源電圧Ｖｉｉ
を受けて動作する。更に、ＣＭＯＳインバータ６５及び
７５も内部電源電圧Ｖｉｉを受けて動作する。

【０１１１】上記本発明の第３及び第４の実施例によれ
ば、内部電源電圧Ｖｉｉで動作し、昇圧回路を必要とし
ない。よって、半導体記憶装置で消費される電力を減ら
すことができる。

【０１１２】

【発明の効果】請求項１記載のダイナミックＲＡＭによ
れば、メモリセルのトランジスタのしきい値電圧を小さ
くでき、リーク増になるのを非選択ワード千を負電位に
して押さえている。更に、ビット線を接地電圧にプリチ
ャージするのでビット線のハイレベルを下げることがで
き、よって、ワード線のしてしきい値電圧を小さくでき
る効果と相俟って、ワード線を駆動するハイレベルの電
圧として昇圧電圧を使わなくても済む。

【０１１３】請求項２記載のダイナミックＲＡＭによれ
ば、非選択とされたワード線を負電圧とするワードデコ
ーダを備えているので、メモリセルにハイデータが記憶
されている場合においても、セルトランジスタのリーク
電流を低減化することができ、リフレッシュ時間の悪化
を招くことがない。請求項３、４又は５記載のダイナミ
ックＲＡＭによれば、上記と同様の効果を得ることがで
きると共に、ビット線に出力されるハイデータに対する
センスアンプのマージンとロウデータに対するセンスア
ンプのマージンとを同程度とすることができるので、セ
ンスアンプの動作の安定化を図り、高速化を図ることが
できる。

【０１１４】請求項６記載のダイナミックＲＡＭによれ
ば、請求項４に記載の発明と同様の効果を得ることがで
きると共に、負電圧発生回路における消費電流を低減
し、低消費電力化を図ることができる。請求項７記載の
ダイナミックＲＡＭによれば、請求項５又は６に記載の
発明と同様の効果を得ることができると共に、ビット線
に発生させる参照電圧の値が一定となるように制御する
ことができ、動作の安定化を図ることができる。

【０１１５】請求項８又は９記載のダイナミックＲＡＭ
によれば、請求項４又は５に記載の発明と同様の効果を
得ることができると共に、参照電圧発生回路の構成を簡
単なものとすることができる。請求項１０記載のダイナ
ミックＲＡＭによれば、請求項８又は９に記載の発明と
同様の効果を得ることができると共に、負電圧発生回路
における消費電流を低減し、低消費電力化を図ることが
できる。

【０１１６】請求項１１〜１４に記載のダイナミックＲ
ＡＭによれば、非選択ワード線を負電圧にし、ビット線
を接地電圧にプリチャージする構成に適したワードデコ
ーダを提供することができる。請求項１５又は１６記載
のダイナミックＲＡＭによれば、上記と同様の効果を得
ることができると共に、ワードデコーダを合理的な回路
として構成することができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態が備えるコラム部の１個
の一部分を示す回路図である。

【図２】本発明の第１実施形態が備えるワードデコーダ
の一部分を示す回路図である。

【図３】本発明の第２実施形態が備えるコラム部の１個
の一部分を示す回路図である。

【図４】本発明の第２実施形態が備えるワードデコーダ
の一部分を示す回路図である。

【図５】ダイナミックＲＡＭに搭載されるセンスアンプ
の一例を示す回路図である。

【図６】図５に示すセンスアンプを搭載し、かつ、１／
２・Ｖｉｉプリチャージ方式を採用するダイナミックＲ
ＡＭにおけるセンスアンプの動作を説明するための波形
図である。

【図７】図５に示すセンスアンプを搭載し、かつ、ＶＳ
Ｓプリチャージ方式を採用するダイナミックＲＡＭにお
けるセンスアンプの動作を説明するための波形図であ
る。

【図８】ダイナミックＲＡＭが備える一般的なメモリセ
ルの構成を示す回路図である。

【図９】セルトランジスタのゲート・ソース間電圧Ｖgs
−ドレイン・ソース間電流ｉds特性を示す図である。

【図１０】１／２・Ｖｉｉプリチャージ方式及びＶＳＳ
プリチャージ方式の動作マージンを示す図である。

【図１１】本発明の第３の実施例で用いるワードデコー
ダの回路図である。

【図１２】本発明の第４の実施例で用いるワードデコー
ダの回路図である。

【符号の説明】

ＷＬ ワード線 ＢＬ、／ＢＬ ビット線 ＤＷＬ ダミー・ワード線 ＰＳＡ センスアンプ駆動電圧 ＰＥ１、ＰＥ２ 制御信号 ＳＶｉｉ 昇圧電圧 Ｖｉｉ 内部電源電圧 ＶＳＳ 接地電圧 ＶＢＢ 負電圧

───────────────────────────────────────────────────── フロントページの続き (72)発明者 瀧田 雅人 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 古賀 徹 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 江渡 聡 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 中村 俊和 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 東保 充洋 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 川畑 邦範 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 北本 綾子 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内

Claims (16)

【特許請求の範囲】
1. 【請求項１】ビット線及びワード線に接続されたメモリ
   セルと、 ビット線を接地電圧にプリチャージするビット線プリチ
   ャージ回路と、 ワード線が選択されない時にこのワード線を負電圧とす
   るワード線デコーダとを有することを特徴とするダイナ
   ミックＲＡＭ。
2. 【請求項２】対をなす第１、第２のビット線と、 第１の電流入出力電極を前記第１のビット線に接続し、
   制御電極をワード線に接続したセルトランジスタ及び第
   １の電極を前記セルトランジスタの第２の電流入出力電
   極に接続し、第２の電極を接地したセルキャパシタから
   なるメモリセルと、 前記第１、第２のビット線のプリチャージ時、前記第
   １、第２のビット線を接地電圧にプリチャージするビッ
   ト線プリチャージ回路と、 前記メモリセルのデータ読出し時、前記第２のビット線
   に参照電圧を発生させる参照電圧発生回路と、 前記メモリセルのデータ読出し時、前記第１、第２のビ
   ット線間に発生する差電圧を増幅するセンスアンプとを
   備えるダイナミックＲＡＭにおいて、 前記ワード線の非選択時、前記ワード線を負電圧とする
   ワードデコーダを備えていることを特徴とするダイナミ
   ックＲＡＭ。
3. 【請求項３】前記参照電圧発生回路は、前記参照電圧と
   して、前記センスアンプが正確な増幅動作を行うことが
   できる範囲で、前記セルトランジスタ及びセルキャパシ
   タにリークがない場合において前記メモリセルから前記
   第１のビット線にハイデータが出力された場合に前記第
   １のビット線に現れる電圧の１／２よりも低い電圧を前
   記第２のビット線に発生するように構成されていること
   を特徴とする請求項２記載のダイナミックＲＡＭ。
4. 【請求項４】前記参照電圧発生回路は、第１の電流入出
   力電極を前記第２のビット線に接続し、制御電極をダミ
   ー・ワード線に接続したダミー・セルトランジスタと、
   第１の電極を前記ダミー・セルトランジスタの第２の電
   流入出力電極に接続し、第２の電極を接地したダミー・
   セルキャパシタとからなるダミー・セルで構成されてい
   ることを特徴とする請求項２又は３記載のダイナミック
   ＲＡＭ。
5. 【請求項５】前記ダミー・セルキャパシタの容量を前記
   セルキャパシタの容量の１／２以下とし、前記ダミー・
   ワード線の非選択時の電圧を負電圧とするように構成さ
   れていることを特徴とする請求項４記載のダイナミック
   ＲＡＭ。
6. 【請求項６】前記ダミー・ワード線の非選択時の電圧を
   接地電圧とするように構成されていることを特徴とする
   請求項４記載のダイナミックＲＡＭ。
7. 【請求項７】前記第１、第２のビット線のプリチャージ
   時、前記ダミー・セルキャパシタの第１の電極をプリチ
   ャージするダミー・セルキャパシタ・プリチャージ回路
   を備えていることを特徴とする請求項５又は６記載のダ
   イナミックＲＡＭ。
8. 【請求項８】前記参照電圧発生回路は、第１の電極を前
   記第２のビット線に接続し、第２の電極を前記ダミー・
   ワード線に接続したキャパシタで構成されていることを
   特徴とする請求項４又は５記載のダイナミックＲＡＭ。
9. 【請求項９】前記キャパシタは、ＭＯＳキャパシタであ
   ることを特徴とする請求項８記載のダイナミックＲＡ
   Ｍ。
10. 【請求項１０】前記ダミー・ワード線の非選択時の電圧
    を接地電圧とするように構成されていることを特徴とす
    る請求項８又は９記載のダイナミックＲＡＭ。
11. 【請求項１１】前記ワードデコーダは、アドレス信号を
    デコードし、デコードしたアドレスが当該ワード線を示
    している場合には昇圧電圧を当該ワード線に与えるトラ
    ンジスタ回路を有し、前記昇圧電圧は内部電源電圧から
    生成されかつ内部電源電圧より高いことを特徴とする請
    求項２記載のダイナミックＲＡＭ。
12. 【請求項１２】デコードしたアドレスが当該ワード線を
    示していない場合には、前記トランジスタ回路は負電圧
    を当該ワード線に与えることを特徴とする請求項１１記
    載のダイナミックＲＡＭ。
13. 【請求項１３】前記ワードデコーダは、アドレス信号を
    デコードし、デコードしたアドレスが当該ワード線を示
    している場合には内部電源電圧を当該ワード線に与える
    トランジスタ回路を有し、この結果前記内部電源電圧よ
    りも高い昇圧電圧を用いることなくワード線を選択する
    特徴とする請求項１又は２記載のダイナミックＲＡＭ。
14. 【請求項１４】前記デコードされたアドレスが当該ワー
    ド線を示していない場合には、前記トランジスタ回路は
    負電圧を当該ワード線に与えることを特徴とする請求項
    １３記載のダイナミックＲＡＭ。
15. 【請求項１５】前記ワードデコーダは、 高電圧側の電源電圧を内部電源電圧、低電圧側の電源電
    圧を接地電圧として動作し、前記ワード線の選択を行う
    ためのロウアドレスの上位ビットをデコードする第１の
    ＮＡＮＤ回路と、高電圧側の電源電圧を前記内部電源電
    圧を昇圧してなる昇圧電圧、低電圧側の電源電圧を負電
    圧として動作し、前記第１のＮＡＮＤ回路の出力をハイ
    レベルは前記昇圧電圧にレベル変換し、ロウレベルは前
    記負電圧にレベル変換する第１のレベル変換回路と、高
    電圧側の電源電圧を前記昇圧電圧、低電圧側の電源電圧
    を前記負電圧として動作し、前記第１のレベル変換回路
    の出力を反転する第１のインバータとからなる第１のワ
    ードデコーダと、 高電圧側の電源電圧を内部電源電圧、低電圧側の電源電
    圧を接地電圧として動作し、前記ワード線の選択を行う
    ためのロウアドレスの下位ビットをデコードする第２の
    ＮＡＮＤ回路と、高電圧側の電源電圧を前記昇圧電圧、
    低電圧側の電源電圧を前記負電圧として動作し、前記第
    ２のＮＡＮＤ回路の出力をハイレベルは前記昇圧電圧に
    レベル変換し、ロウレベルは前記負電圧にレベル変換す
    る第２のレベル変換回路と、高電圧側の電源電圧を前記
    昇圧電圧、低電圧側の電源電圧を前記負電圧として動作
    し、前記第２のレベル変換回路の出力を反転する第２の
    インバータとからなる第２のワードデコーダと、 高電圧側の電源電圧を前記昇圧電圧、低電圧側の電源電
    圧を前記負電圧として動作し、前記第２のインバータの
    出力を反転する第３のインバータと、 高電圧側の電源電圧を前記昇圧電圧、低電圧側の電源電
    圧を前記負電圧として動作し、前記第３のインバータの
    出力を反転する第４のインバータと、 電流入力電極を前記第１のインバータの出力端に接続
    し、電流出力電極を前記ワード線に接続し、制御電極を
    前記第３のインバータの出力端に接続した第１のｐチャ
    ネル絶縁ゲート型電界効果トランジスタと、電流入力電
    極を前記第１のインバータの出力端に接続し、電流出力
    電極を前記ワード線に接続し、制御電極を前記第４のイ
    ンバータの出力端に接続した第１のｎチャネル絶縁ゲー
    ト型電界効果トランジスタと、電流入力電極を前記ワー
    ド線に接続し、制御電極を前記第３のインバータの出力
    端に接続し、電流出力電極に前記負電圧が印加される第
    ２のｎチャネル絶縁ゲート型電圧効果トランジスタとか
    らなる第３のワードデコーダとを備えて構成されている
    ことを特徴とする請求項２ないし１０のいずれか一項記
    載のダイナミックＲＡＭ。
16. 【請求項１６】前記ワードデコーダは、 高電圧側の電源電圧を内部電源電圧、低電圧側の電源電
    圧を接地電圧として動作し、前記ワード線の選択を行う
    ためのロウアドレスの上位ビットをデコードする第１の
    ＮＡＮＤ回路と、高電圧側の電源電圧を前記内部電源電
    圧を昇圧してなる昇圧電圧、低電圧側の電源電圧を負電
    圧として動作し、前記第１のＮＡＮＤ回路の出力をハイ
    レベルは前記昇圧電圧にレベル変換し、ロウレベルは前
    記負電圧にレベル変換する第１のレベル変換回路と、高
    電圧側の電源電圧を前記昇圧電圧、低電圧側の電源電圧
    を前記負電圧として動作し、前記第１のレベル変換回路
    の出力を反転する第１のインバータとからなる第１のワ
    ードデコーダと、 高電圧側の電源電圧を内部電源電圧、低電圧側の電源電
    圧を接地電圧として動作し、前記ワード線の選択を行う
    ためのロウアドレスの下位ビットをデコードする第２の
    ＮＡＮＤ回路と、高電圧側の電源電圧を前記昇圧電圧、
    低電圧側の電源電圧を前記負電圧として動作し、前記第
    ２のＮＡＮＤ回路の出力をハイレベルは前記昇圧電圧に
    レベル変換し、ロウレベルは前記負電圧にレベル変換す
    る第２のレベル変換回路と、高電圧側の電源電圧を前記
    昇圧電圧、低電圧側の電源電圧を前記負電圧として動作
    し、前記第２のレベル変換回路の出力を反転する第２の
    インバータとからなる第２のワードデコーダと、 高電圧側の電源電圧を前記昇圧電圧、低電圧側の電源電
    圧を前記負電圧として動作し、前記第１のインバータの
    出力を反転する第３のインバータと、 高電圧側の電源電圧を前記昇圧電圧、低電圧側の電源電
    圧を前記負電圧として動作し、前記第２のインバータの
    出力を反転する第４のインバータと、 電流入力電極を前記第２のインバータの出力端に接続
    し、電流出力電極を前記ワード線に接続し、制御電極を
    前記第３のインバータの出力端に接続した第１のｐチャ
    ネル絶縁ゲート型電界効果トランジスタと、電流入力電
    極を前記ワード線に接続し、制御電極を前記第３のイン
    バータの出力端に接続し、電流出力電極に前記負電圧が
    印加される第１のｎチャネル絶縁ゲート型電界効果トラ
    ンジスタと、電流入力電極を前記ワード線に接続し、制
    御電極を前記第４のインバータの出力端に接続し、電流
    出力電極に前記負電圧が印加される第２のｎチャネル絶
    縁ゲート型電界効果トランジスタとからなる第３のワー
    ドデコーダとを備えて構成されていることを特徴とする
    請求項２ないし１０のいずれか一項記載のダイナミック
    ＲＡＭ。