JP2009004026A - メモリセルアレイ、およびモリセルアレイの制御方法 - Google Patents

メモリセルアレイ、およびモリセルアレイの制御方法 Download PDF

Info

Publication number
JP2009004026A
JP2009004026A JP2007163639A JP2007163639A JP2009004026A JP 2009004026 A JP2009004026 A JP 2009004026A JP 2007163639 A JP2007163639 A JP 2007163639A JP 2007163639 A JP2007163639 A JP 2007163639A JP 2009004026 A JP2009004026 A JP 2009004026A
Authority
JP
Japan
Prior art keywords
voltage
memory cell
line
cell array
vpl
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007163639A
Other languages
English (en)
Inventor
Kazuhiko Kajitani
一彦 梶谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Priority to JP2007163639A priority Critical patent/JP2009004026A/ja
Priority to TW097122126A priority patent/TW200903488A/zh
Priority to DE102008028514A priority patent/DE102008028514A1/de
Priority to US12/142,133 priority patent/US7719877B2/en
Publication of JP2009004026A publication Critical patent/JP2009004026A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out

Abstract

【課題】簡単な構成でメモリセルアレイ内のメモリセルの蓄積電荷量を増加させ、動作マージンを向上させると共に、ダミーセルを不要とし、消費電力やチップ面積を増やさずにＤＲＡＭの動作マージンを向上させる。
【解決手段】本発明のメモリセルアレイでは、期間Ｔ６において、ワード線ＷＬ０の電圧レベルがメモリセルの選択状態である電圧ＶＰＡにある間に、このワード線に接続されたメモリセルの共通プレート線の電圧レベルを電圧ＶＰＬからそれよりも低い電圧（ＶＰＬ−ΔＶＰＬ）に変化させる。そして、ワード線ＷＬ０の電圧レベルがメモリセルの非選択状態になった後に、プレート線の電圧レベルを電圧（ＶＰＬ−ΔＶＰＬ）から電圧ＶＰＬに戻す。これにより、簡単な構成でメモリセルの蓄積電荷量を増加させ、ＤＲＡＭ（メモリセルアレイ）の動作マージンを向上させると共に、ダミーセルを不要にできる。
【選択図】図６

Description

本発明は、ＤＲＡＭ（メモリセルアレイ）内のメモリセルの蓄積電荷量を簡単な構成により増加させ、メモリセルアレイの動作マージンを向上させることができる、メモリセルアレイ、およびメモリセルアレイの制御方法に関する。
ＤＲＡＭ（メモリセルアレイ）内のメモリセルのキャパシタの共通電極（プレート電極）をパルス状に駆動（プレート駆動）することで、蓄積電荷量を実質的に増加させる技術が知られている（例えば、特許文献１、２、非特許文献１、２、３を参照）。一般にプレート駆動を用いることで論理信号ハイ（“Ｈ：Ｈｉｇｈ”）又は論理信号ロー（“Ｌ：Ｌｏｗ”）の蓄積電荷量のどちらか一方を増加させることができる。なお、以下の説明では、論理信号ハイ（“Ｈ”）を単に「ハイ」と呼び、論理信号ロー（“Ｌ”）を単に「ロー」と呼ぶことがある。
従来の技術ではビット線に読み出した蓄積電荷量を差動型のセンスアンプを用いてセンス増幅するため、読み出された情報がハイ（“Ｈ”）かロー（“Ｌ”）かを判定するために参照電圧が必要となる。
通常、参照電圧はハイを読み出した時のビット線電圧とローを読み出した時のビット線電圧のほぼ中間の値に設定し、どちらのデータを読み出した場合でも、センスマージンを等しく確保する。プレート駆動を行わない場合には、参照電圧はビット線のハイ（“Ｈ”）電圧とロー（“Ｌ”）電圧の中間電圧を用いれば良いため、例えばハイとローに増幅されたビット線をショートするなどして、比較的簡単に発生することができる。
しかしながら、上述したプレート駆動を行うと、ハイ又はローの蓄積電荷量のどちらか一方が増加するため、参照電圧が上記の中間電圧から大きくずれる。このため、従来技術ではダミーセルを追加して参照電圧を発生させている。
例えば、図７（特許文献１の図３）及び図８（非特許文献３のＦｉｇ．３）に示す従来例では、プレート駆動によりローデータに対応する蓄積電荷量が増加するため、ダミーセルを使って差動入力型のセンスアンプの参照電圧を、ハイデータとローデータを読み出した場合の電圧のほぼ半分の値になるように調整している。
しかしながら、ダミーセルを用いると、これを駆動するための消費電流が増加するという問題がある。またダミーセルを配置するため、チップ面積が増加するという問題がある。さらにダミーセルが不良になると冗長救済ができないため、歩留まりが低下するという問題がある。
特開昭５８−４８２９４号公報 特開平１１−２６００５４号公報 K. Fujishima et al. "A Storage-Node-Boosted RAM with Word-Line Delay Compensation" IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. SC-17, NO. 5, OCTOBER 1982 M. Aoki et al. "A 1.5-V DRAM for Battery-Based Applications" IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 24, NO. 5, OCTOBER 1989 T. Yamauchi et al. "High-Performance Embedded SOI DRAM Architecture for the Low-Power Supply" IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 35, NO. 8, AUGUST 2000
上述したように、プレート駆動を行うとハイ又はローの蓄積電荷量のどちらか一方が増加するため、参照電圧が上記の中間電圧から大きくずれる。このため、従来技術ではダミーセルを追加して参照電圧を発生させていた。
しかしながら、ダミーセルを用いると、これを駆動するための消費電流が増加するという問題があり、またダミーセルを配置するため、チップ面積が増加するという問題があった。さらに、ダミーセルが不良になると冗長救済ができないため、歩留まりが低下するという問題があった。
本発明は、斯かる実情に鑑みなされたものであり、本発明の目的は、簡単な構成でメモリセルの蓄積電荷量を増加させ、ＤＲＡＭ（メモリセルアレイ）の動作マージンを向上させると共に、ダミーセルを不要とし、消費電力やチップ面積を増やさずにＤＲＡＭの動作マージンを向上させることができる、メモリセルアレイ、およびモリセルアレイの制御方法を提供することにある。
本発明は上記課題を解決するためになされたものであり、本発明のメモリセルアレイは、複数のワード線と、それと直交する複数のビット線と、前記ワード線と前記ビット線の交点に配置され、選択用のＭＯＳトランジスタのゲート電極が前記ワード線に接続され、ソース・ドレイン電極の一方が前記ビット線に接続され、他方が情報電荷蓄積用キャパシタの一方の電極に接続され、前記キャパシタの他方の電極が共通プレート線に接続される複数のメモリセルと、前記複数のビット線のそれぞれに接続されたセンスアンプとからなるメモリセルアレイであって、前記ワード線の１本が選択状態の電圧レベルである第１の電圧（ＶＰＡ）にある間に、前記共通プレート線の電圧レベルを第２の電圧（ＶＰＬ）から、該第２の電圧（ＶＰＬ）よりも低い第３の電圧（ＶＰＬ−ΔＶＰＬ）に変化させる手段と、前記１本のワード線の電圧レベルを、選択状態の第１の電圧（ＶＰＡ）と非選択状態の第５の電圧（ＶＫＫ）との間の電圧レベルであり、かつ非選択状態の電圧レベルである第６の電圧（ＶＰＡ＞第６の電圧＞ＶＫＫ）に変化させるとともに、該第６の電圧に変化した後に、前記共通プレート線の電圧レベルを前記第３の電圧（ＶＰＬ−ΔＶＰＬ）から第２の電圧（ＶＰＬ）に変化させる手段と、を備えることを特徴とする。
上記構成からなる本発明のメモリセルアレイでは、ワード線の１本がメモリセルの選択状態である第１の電圧（ＶＰＡ）にある間に、メモリセルの共通プレート線の電圧レベルを第２の電圧（ＶＰＬ）から第３の電圧（ＶＰＬ−ΔＶＰＬ）に変化させる。その後、ワード線の電圧レベルを非選択状態の第６の電圧（ＶＰＡ＞第６の電圧＞ＶＫＫ）に変化させ、メモリセルが非選択状態になった後に、共通プレート線の電圧レベルを第３の電圧（ＶＰＬ−ΔＶＰＬ）から第２の電圧（ＶＰＬ）に戻す。
これにより、簡単な構成でメモリセルの蓄積電荷量を増加させ、メモリセルアレイの動作マージンを向上させることができ、また、ダミーセルを不要にできる。このため、消費電力やチップ面積を増やさずにＤＲＡＭの動作マージンを向上させることができる。さらに、ダミーセルの不良による歩留まり低下を回避できる。
また、本発明のメモリセルアレイは、前記ビット線の電圧レベルは、ローデータ（“Ｌｏｗ”論理データ）に対応する基準電圧（ＶＳＳ）と、ハイデータ（“Ｈｉｇｈ”論理データ）に対応する第４の電圧（ＶＤＬ）との間を遷移すると共に（ＶＤＬ＞ＶＳＳ）、前記ワード線が選択状態になる前に、前記ビット線は前記基準電圧（ＶＳＳ）にプリチャージされることを特徴とする。
上記構成からなる本発明のメモリセルアレイでは、プリチャージ解除期間（リード・ライト動作の最初の期間）に至るまでは、ビット線がロー（基準電圧ＶＳＳ）になるようにプリチャージしておく。
これにより、参照電圧を用意することなく、メモリセルのデータを読み出すことができる。
また、本発明のメモリセルアレイは、前記センスアンプは、ゲート電極が前記ビット線と電気的に接続され、ソース電極が前記基準電圧（ＶＳＳ）に電気的に接続され、ドレイン電極が出力ノードと電気的に接続される第１のＮＭＯＳトランジスタ（Ｑ１）を含むことを特徴とする。
上記構成からなる本発明のメモリセルアレイでは、ゲート電極がビット線に接続され、ソース電極が基準電圧ＶＳＳに接続され、ドレイン電極が出力ノードに接続される第１のＮＭＯＳトランジスタＱ１を増幅回路として使用する。すなわち、ビット線に読みだされたメモリセルのキャパシタの電圧を、ＮＭＯＳトランジスタ（Ｑ１）により反転増幅して出力する。
これにより、簡単な構成により、また参照電圧を使用することなく、メモリセルのデータ（“Ｈ”または“Ｌ”）を反転増幅して出力することができる。
また、本発明のメモリセルアレイは、前記メモリセルアレイが前記ビット線方向に複数個並べて配置され、前記メモリセルアレイの各々に含まれる前記センスアンプのうち、前記ワード線方向に数えて同じ位置にある前記ビット線に対応する前記センスアンプの出力ノードが、共通のグローバルビット線に接続されることを特徴とする。
上記構成からなる本発明のメモリセルアレイでは、ワード線方向に数えて同じ位置にあるビット線に対応するセンスアンプの出力ノードが、共通のグローバルビット線に接続される。
これにより、本発明のメモリセルアレイにおいて、複数のセンスアンプの出力を、共通のグローバルビット線を介し出力できる。
また、本発明のメモリセルアレイは、前記複数のグローバルビット線のそれぞれは、前記グローバルビット線の信号を増幅してリードデータ線に出力すると共に、ライトデータ線の信号を増幅して前記グローバルビット線に出力する、グローバルセンスアンプに接続されていることを特徴とする。
上記構成からなる本発明のメモリセルアレイでは、グローバルビット線のそれぞれは、グローバルセンスアンプを介してリードデータ線ＲＤＬおよびライトデータ線ＷＤＬに接続される。
これにより、本発明のメモリセルアレイにおいて、グローバルセンスアンプおよびグローバルビット線を介して、各メモリセルからのデータの読み出し、および各メモリセルへのデータの書き込み動作を行うことができる。
また、本発明のメモリセルアレイは、前記ビット線の１本に電気的に接続される前記メモリセルの個数が６４個以下であることを特徴とする。
これにより、本発明のメモリセルアレイにおいて、ビット線の読み出し信号をシングルエンド構成のセンスアンプで増幅する場合に、ビット線の寄生容量の影響を受けないようにできる。
また、本発明のメモリセルアレイは、前記共通プレート線の電圧が前記第３の電圧（ＶＰＬ―ΔＶＰＬ）にある間に、前記ワード線の電圧が、選択状態である前記第１の電圧（ＶＰＡ）と非選択状態である前記第５の電圧（ＶＫＫ）との間の前記第６の電圧に変化し（ＶＰＡ＞第６の電圧＞ＶＫＫ）、前記共通プレート線の電圧が前記第２の電圧（ＶＰＬ）に変化した後に、前記ワード線の電圧が前記第６の電圧から前記第５の電圧（ＶＫＫ）に変化することを特徴とする。
上記構成からなる本発明のメモリセルアレイでは、共通プレート線の電圧が第３の電圧（ＶＰＬ―ΔＶＰＬ）にある間に、ワード線の電圧が、メモリセルの選択状態である前記第１の電圧（ＶＰＡ）と非選択状態である前記第５の電圧（ＶＫＫ）の間にある前記第６の電圧に変化する。この後、プレート電圧が前記第２の電圧（ＶＰＬ）に変化した後に、ワード線の電圧が前記第６の電圧から非選択状態の前記第５の電圧ＶＫＫに変化する。
これにより、簡単な構成と制御動作でメモリセルの蓄積電荷量を増加させ、メモリセルアレイの動作マージンを向上させると共に、ダミーセルを不要とし、消費電力やチップ面積を増やさずにＤＲＡＭの動作マージンを向上させることができる。
また、本発明のメモリセルアレイは、前記第５の電圧（ＶＫＫ）は前記基準電圧（ＶＳＳ）より低いことを特徴とする。
これにより、共通プレート線の電圧が変化した場合（プレート駆動した場合）にも、ワード線に接続された選択トランジスタの選択状態に影響を与えないようにできる。
また、本発明のメモリセルアレイは、前記基準電圧（ＶＳＳ）と前記第５の電圧（ＶＫＫ）との電圧差は、前記第２の電圧（ＶＰＬ）と前記第３の電圧（ＶＰＬ−ΔＶＰＬ）との電圧差（ΔＶＰＬ）と等しいかそれより大きいことを特徴とする。
これにより、共通プレート線の電圧が変化した場合（プレート駆動した場合）にも、ワード線に接続された選択トランジスタの選択状態に影響を与えないようにできる。
また、本発明のモリセルアレイの制御方法は、複数のワード線と、それと直交する複数のビット線と、前記ワード線と前記ビット線の交点に配置され、選択用のＭＯＳトランジスタのゲート電極が前記ワード線に接続され、ソース・ドレイン電極の一方が前記ビット線に接続され、他方が情報電荷蓄積用キャパシタの一方の電極に接続され、前記キャパシタの他方の電極が共通プレート線に接続される複数のメモリセルと、前記複数のビット線のそれぞれに接続されたセンスアンプとからなるメモリセルアレイの制御方法であって、前記ワード線の１本が選択状態の電圧レベルである第１の電圧（ＶＰＡ）にある間に、前記共通プレート線の電圧レベルを第２の電圧（ＶＰＬ）から、該第２の電圧（ＶＰＬ）よりも低い第３の電圧（ＶＰＬ−ΔＶＰＬ）に変化させる手順と、前記１本のワード線の電圧レベルを、選択状態の第１の電圧（ＶＰＡ）と非選択状態の第５の電圧（ＶＫＫ）との間の電圧レベルであり、かつ非選択状態の電圧レベルである第６の電圧（ＶＰＡ＞第６の電圧＞ＶＫＫ）に変化させるとともに、該第６の電圧に変化した後に、前記共通プレート線の電圧レベルを前記第３の電圧（ＶＰＬ−ΔＶＰＬ）から第２の電圧（ＶＰＬ）に変化させる手順と、を含むことを特徴とする。
上記手順を含む本発明のメモリセルアレイの制御方法では、ワード線の１本がメモリセルの選択状態である第１の電圧（ＶＰＡ）にある間に、メモリセルの共通プレート線の電圧レベルを第２の電圧（ＶＰＬ）から第３の電圧（ＶＰＬ−ΔＶＰＬ）に変化させる。その後、ワード線の電圧レベルを非選択状態の第６の電圧（ＶＰＡ＞第６の電圧＞ＶＫＫ）に変化させ、メモリセルが非選択状態になった後に、共通プレート線の電圧レベルを第３の電圧（ＶＰＬ−ΔＶＰＬ）から第２の電圧（ＶＰＬ）に戻す。
これにより、簡単な構成でメモリセルの蓄積電荷量を増加させ、メモリセルアレイの動作マージンを向上させることができ、また、ダミーセルを不要にできる。このため、消費電力やチップ面積を増やさずにＤＲＡＭの動作マージンを向上させることができる。さらに、ダミーセルの不良による歩留まり低下を回避できる。
本発明によれば、プレート駆動とシングルエンドセンスアンプを用いた簡単な構成でメモリセルの蓄積電荷量を増加させ、メモリセルアレイの動作マージンを向上させることができ、また、ダミーセルを不要にできる。このため、消費電力やチップ面積を増やさずにＤＲＡＭの動作マージンを向上させることができる。さらに、ダミーセルの不良による歩留まり低下を回避できる。
［概要］
本発明のメモリセルアレイにおいては、メモリセルのワード線を非選択にする前にプレート電圧をローからハイに駆動し、ハイの蓄積電荷量を増加させる。一方、読出し時にはビット線をローにプリチャージし、ローデータを読み出した時にはビット線の電圧は変化せず、ハイデータを読み出した時にビット線にハイの信号電圧が現れるようにする。
また、センスアンプはシングルエンド構成とし、増幅トランジスタのゲート電極にビット線を接続し、ソース電極を基準電源に、ドレイン電極を出力に接続する。増幅トランジスタはローデータを読み出した時はオフし、ハイデータを読み出した時はオンするように、ビット線容量、メモリセル容量、ビット線振幅、プレート駆動振幅を設定する。
以下、本発明の実施の形態を添付図面を参照して説明する。
［本発明による半導体記憶装置の構成の説明］
図１は、本発明の実施の形態に係わるＤＲＡＭのメモリセルアレイの回路構成を示す図である。
図１に示すメモリセルアレイの例では、ｍ本のビット線ＢＬ（ＢＬ０、ＢＬ１、・・・・ＢＬｍ−１）と３２本のワード線ＷＬ（ＷＬ０、ＷＬ１、・・・・・ＷＬ３１）の交点に１個の選択トランジスタＱｓと１個のキャパシタＣが直列に接続されたメモリセル１が３２×ｍ個配置されてメモリセルアレイを構成している。
また、１つのメモリセルアレイ＿ｉ（ＡＲＲＡＹ＿ｉ）に属する３２×ｍ個のメモリセルのキャパシタＣの対向電極は共通プレート線ＰＬ_ｉに接続されている。選択トランジスタＱｓの基板には負の基板電圧ＶＢＢが供給される。なお、以降の説明では、「共通プレート線」のことを単に「プレート線」とも呼ぶ。
そして、メモリセルのワード線ＷＬを選択後、プレート線ＰＬ−ｉの電圧ＶＰＬを所定電圧（ΔＶＰＬ）だけ低下させる。その後、ワード線ＷＬを選択トランジスタＱｓを非選択状態にする中間電圧（この中間電圧は第６の電圧として後述される）の電圧レベルに変化させ、選択トランジスタＱｓを非選択状態にした後に、プレート線ＰＬ＿ｉの電圧（ＶＰＬ−ΔＶＰＬ）から電圧ＶＰＬに戻し、メモリセルのハイ（“Ｈ”）の蓄積電荷量を増加させる（詳細については後述する）。
図２は、本発明の実施の形態に係わるメモリセルアレイの全体の構成を示す図である。図２に示すように、メモリセルアレイ（例えば、ＡＲＲＡＹ＿０）の両側にシングルエンド構成のセンスアンプＳＡが配置される。
図２において、ビット線ＢＬ（ＢＬ０〜ＢＬｍ−１）は交互に左右のセンスアンプＳＡの増幅トランジスタＱ１（ＮＭＯＳトランジスタ）のゲート電極に接続される。増幅トランジスタＱ１のソース電極は接地電位（基準電位）ＶＳＳに接続され、ドレイン電極は入出力ノード（グローバルビット線）となる。
ビット線ＢＬ０は、ＰＭＯＳトランジスタＱ２を介して、メモリセルアレイＡＲＲＡＹ_０に対応するセンスアンプ駆動制御線ＲＳ０に接続されている。また、ビット線ＢＬ０は、プリチャージトランジスタＱ３（ＮＭＯＳトランジスタ）とビット線駆動トランジスタＱ４（ＮＭＯＳトランジスタ）を介して接地電位ＶＳＳに接続されており、プリチャージトランジスタＱ３とビット線駆動トランジスタＱ４が共にオンになることで接地電位ＶＳＳにプリチャージされる。
なお、ビット線ＢＬ０の読み出し信号をシングルエンド構成のセンスアンプで増幅するため、メモリセルからの読み出し信号電圧はトランジスタＱ１の閾値Ｖｔより大きくする必要がある。このため、ビット線の寄生容量を少なく保つため、１本のビット線に接続するメモリセルの個数は６４個以下程度が望ましく、３２個程度とすることが最適である。
また、ビット線方向に並んだ複数個のセンスアンプの入出力ノードがグローバルビット線／ＧＢＬ０（符号“／”は論理反転符号）に共通に接続され、それがグローバルセンスアンプＧＳＡの入出力ノードに接続される。
グローバルセンスアンプＧＳＡは、ＰＭＯＳトランジスタＱ５、Ｑ６、Ｑ７、Ｑ８、Ｑ９、Ｑ１０とインバータ（論理反転素子）ＩＮＶとで構成されている。
トランジスタＱ５は、グローバルビット線／ＧＢＬ０にドレイン端が接続され、ソース端が電源ＶＤＬに接続されるとともに、プリチャージ信号線／ＰＣＧがゲートに接続されており、グローバルビット線／ＧＢＬをハイにプリチャージするトランジスタである。トランジスタＱ６は、グローバルビット線／ＧＢＬ０にドレイン端が接続され、ソース端が電源ＶＤＬに接続されるとともに、グローバルビット線／ＧＢＬ０の信号をインバータＩＮＶで論理反転した信号がゲート印加され、グローバルビット線の信号をハイに保持する。
トランジスタＱ７は、電源ＶＤＬにソース端が接続され、グローバルビット線がゲート接続された反転増幅器である。ＰＭＯＳトランジスタＱ８は、リードデータ線ＲＤＬ０とトランジスタＱ７との間に挿入され、ゲートに接続された選択信号線／ＹＳ０の信号によりオン・オフ制御される。このトランジスタＱ７、Ｑ８によりグローバルビット線／ＧＢＬ０の信号が反転され、リードデータ線ＲＤＬ０に出力される。
直列接続されたトランジスタＱ９、Ｑ１０は、グローバルビット線／ＧＢＬ０とライトデータ線／ＷＤＬ０との間に挿入される。トランジスタＱ９のゲートは制御信号線／ＷＥに接続され、制御信号線／ＷＥによりオン・オフ制御される。トランジスタＱ１０のゲートは選択信号線／ＹＳ０にゲートが接続され、選択信号線／ＹＳ０によりオン・オフ制御される。
このように、１個のメモリセルアレイと左右のセンスアンプで構成される単位がビット線方向に複数個繰り返される形態で並んでおり、それらの両側にグローバルセンスアンプＧＳＡが配置され、１個のメモリバンクを構成する。
［図２に示すメモリセルアレイの動作の説明］
（選択メモリセルからハイデータを読み出し後、ローデータを書き込む動作の説明）
図３は、図２に示す回路構成におけるリード動作及びライト動作の動作波形を示す図である。
図３においては、最初に選択メモリセルからハイデータ（“Ｈ”データ）を読み出した後に、選択メモリセルに対しローデータ（“Ｌ”データ）を書き込む動作における信号波形を示すとともに、全体動作を７つの期間（Ｔ１〜Ｔ７）に細分化して示している。
図３において、期間Ｔ１はプリチャージ解除期間、期間Ｔ２はセル選択期間、期間Ｔ３はセンス期間、期間Ｔ４はリード期間、期間Ｔ５はライト期間、Ｔ６はセル選択解除期間、Ｔ７はプリチャージ開始期間を示している。また、電圧ＶＤＬは、メモリセルアレイの電源電圧であり、正電圧ＶＰＡおよび負電圧ＶＫＫは、ワード線ＷＬ＿ｉの駆動電圧であり、負電圧ＶＢＢはメモリセルアレイの基板電圧（図１を参照）である。
なお、前述の第１の電圧および第５の電圧は、それぞれワード線の正電圧ＶＰＡおよび負電圧ＶＫＫが相当し、第２の電圧は、共通プレート線の電圧ＶＰＬが相当し、第３の電圧は「ＶＰＬ−ΔＶＰＬ」が相当し、第４の電圧は、電源の電圧ＶＤＬが相当する。また、前述の基準電圧は、接地電位（基準電圧）ＶＳＳが相当する。
図３を参照して、まず、プリチャージ解除期間Ｔ１に至るまではビット線ＢＬ０とグローバルビット線／ＧＢＬ０がプリチャージされた状態にあり、ビット線ＢＬ０がローでグローバルビット線／ＧＢＬ０がハイになっている。
そして、プリチャージ解除期間Ｔ１において、ビット線ＢＬ０のプリチャージ状態を解除するためにプリチャージ信号線ＰＣ０がハイからローに変化し、グローバルビット線／ＧＢＬ０のプリチャージ状態を解除するためにプリチャージ信号線／ＰＣＧがローからハイに変化する。
セル選択期間Ｔ２において、選択されたメモリセルアレイＡＲＲＡＹ_０に対応する駆動制御線ＲＳ０がハイになり、センスアンプＳＡが活性化される。なお、非選択のメモリセルアレイに対応するプリチャージ信号線ＰＣ（例えば、ＰＣ１）はハイに保持され、駆動制御線ＲＳ（例えば、ＲＳ１）はローに保持される。
また、選択されたワード線ＷＬ０が負電圧ＶＫＫから正電圧ＶＰＡに引き上げられる。この負電圧ＶＫＫはローレベル（接地電位ＶＳＳ）より低く、かつ正電圧ＶＰＡはハイレベル（電源電圧ＶＤＬ）より高く設定されている。その結果、ワード線ＷＬ０とビット線ＢＬ０の交点のメモリセルに保持されるハイレベルの信号が読み出されてセンスアンプＳＡに入力され、ビット線ＢＬ０を所定電位に上昇させる。
このとき、ビット線ＢＬ０の所定電位は、少なくともＮＭＯＳトランジスタＱ１の閾値範囲Ｖｔ（図中網かけ表示で示す部分）を上回る値に設定される。この閾値範囲Ｖｔは、温度ばらつきやプロセスばらつきを反映して所定の電圧幅に分布している。
続いて、センス期間Ｔ３において、オンとなったＮＭＯＳトランジスタＱ１を介してグローバルビット線／ＧＢＬ０がハイからローに引き下げられる。一方、ゲートにグローバルビット線／ＧＢＬ０が接続されたＰＭＯＳトランジスタＱ２がオンするので、ビット線ＢＬ０は上述の所定電位から電源電圧ＶＤＬのレベルまで増幅される。
リード期間Ｔ４において、選択されたグローバルセンスアンプＧＳＡに接続された選択信号線／ＹＳ０がローに制御され、ＰＭＯＳトランジスタＱ８、Ｑ１０をオンにする。これにより、グローバルビット線／ＧＢＬ０のローがＰＭＯＳトランジスタＱ７、Ｑ８を介して反転して読み出され、リードデータ線ＲＤＬ０にメモリセルと同様のハイが出力される。これにより、ＤＲＡＭの１回のリード動作が完了する。なお、リード期間Ｔ４において、プリチャージ信号線ＰＣ０がハイに戻される。よって、これ以降、ＮＭＯＳトランジスタＱ３がオンに保たれ、ＰＭＯＳトランジスタＱ２とＮＭＯＳトランジスタＱ４が反転回路として機能する。
次に、同じメモリセルを対象としたライト動作に移行する。まず、ライト期間Ｔ５において、制御信号線／ＷＥがハイからローに変化する。これにより、グローバルセンスアンプＧＳＡのＰＭＯＳトランジスタＱ９がオンし、ライトデータ線／ＷＤＬ０がグローバルビット線／ＧＢＬ０に接続される。
そして、ライトデータ線／ＷＤＬ０が、ライトデータであるローを反転したハイになるように制御されるので、グローバルビット線／ＧＢＬ０はハイに変化する。一方、ビット線ＢＬ０は、上述のＰＭＯＳトランジスタＱ２とＮＭＯＳトランジスタＱ４の反転動作によりローに変化する。これにより、選択されたメモリセルには、ビット線ＢＬ０を通じてローのデータが書き込まれる。
セル選択解除期間Ｔ６において、選択されたワード線ＷＬ０が正電圧ＶＰＡから負電圧ＶＫＫに下げられる。続いて、選択信号線／ＹＳ０がハイに制御され、ライトデータ線／ＷＤＬ０がグローバルビット線／ＧＢＬ０から切り離される。これにより、ＤＲＡＭの１回のライト動作が完了する。
プリチャージ開始期間Ｔ７において、グローバルビット線／ＧＢＬ０を再びプリチャージするために、プリチャージ信号線／ＰＣＧがローに変化する。その後、選択されたメモリセルアレイＡＲＲＡＹ＿０に対応する駆動制御線ＲＳ０がローに変化し、センスアンプＳＡが非活性になる。
図４は、図２に示す本発明のメモリセルアレイにおけるプレート駆動動作を特に示した動作波形図である。ここでは選択されたメモリセルの蓄積ノードＳＮ（「選択ＳＮ」とも呼ぶ）と、非選択メモリセルのハイデータを保持する蓄積ノードＳＮ（Ｈ）（「非選択ＳＮ（Ｈ）」とも呼ぶ）と、ローデータを保持する蓄積ノードＳＮ（Ｌ）（「非選択ＳＮ（Ｌ）」とも呼ぶ）と、選択されたワード線が属するメモリセルアレイ_０の共通プレート線ＰＬ_０の動作に注目する。
なお、図４においては、基準電圧（接地電位）ＶＳＳを０（ゼロ）として、
｜ＶＫＫ｜≧ΔＶＰＬ、｜ＶＢＢ｜≧ΔＶＰＬ、となるように設定されている。
また、例えば、
ＶＰＬ＝（ＶＤＬ＋ΔＶＰＬ）／２、となるように設定されている。
当初、選択ＳＮにはハイデータに対応するビット線電圧ＶＤＬより高い電圧が保持されており、期間Ｔ２において、ワード線が選択されるとビット線ＢＬ０に信号電荷を放電し、ＢＬ０にハイの信号が現れる。これをセンスアンプで増幅後、期間Ｔ５において、ローデータが書き込まれる。
この後、期間Ｔ６のセル選択解除、プリチャージ動作が開始されると、プレート線ＰＬ_０の電圧レベルがΔＶＰＬだけ下がる。ローを書き込まれた選択ＳＮ及びビット線ＢＬ０はカップリングを受け負に振れるがセンスアンプのＱ３、Ｑ４がオンしているため、接地電位ＶＳＳに戻る。
次に、ワード線ＷＬ０の電圧レベルが中間電圧（第６の電圧）まで下がった後で、プレート線ＰＬ_０の電圧レベルは再びΔＶＰＬだけ上昇し電圧ＶＰＬに戻る。この時、選択ＳＮは正のカップリングを受けるが、選択トランジスタＱｓはオンの状態が保たれているため、再び接地電位ＶＳＳに戻る。ここでワード線ＷＬ０の電圧レベルが負電位ＶＫＫに下がり選択メモリセルにはローデータが書き込まれる。
非選択ＳＮ（Ｈ）と非選択ＳＮ（Ｌ）は、選択トランジスタＱｓが常にオフ状態にあるため、プレート線ＰＬ_０からのカップリングを受け、電圧が一度下がった後で元の電圧にもどる。このため、蓄積電荷量に変化はない。
（選択メモリセルからローデータを読み出し後、ハイデータを書き込む動作の説明）
次に図５は、最初に選択メモリセルからローデータ（“Ｌ”データ）を読み出した後に、選択メモリセルに対しハイデータ（“Ｈ”データ）を書き込む動作における信号波形を示している。この場合の基本的な制御動作はおおよそ図３に示す動作と共通しているが、ビット線ＢＬ０やグローバルビット線／ＧＢＬ０など一部の信号波形のみが異なっている。
セル選択期間Ｔ２において、メモリセルのローデータが読み出されるので、ビット線ＢＬ０はローを保ち続けるとともに、センス期間Ｔ３において、グローバルビット線／ＧＢＬ０がビット線ＢＬ０のローを反転したハイに保持される。よって、リード期間Ｔ４において、リードデータ線ＲＤＬ０にローが出力される。
また、ライト期間Ｔ５において、ライトデータ線／ＷＤＬ０がローに制御されるので、グローバルビット線／ＧＢＬ０がローに変化するともに、ビット線ＢＬ０がハイに変化する。さらに、プリチャージ開始期間Ｔ７において、グローバルビット線／ＧＢＬ０がハイに戻り、かつビット線ＢＬ０がローに戻り、それぞれプリチャージされる。
図６は、図２の中で本発明のプレート駆動動作を特に示した動作波形図である。ここでは選択されたメモリセルの蓄積ノードＳＮ（選択ＳＮ）と、非選択メモリセルのハイデータを保持する蓄積ノードＳＮ（Ｈ）（非選択ＳＮ（Ｈ））と、ローデータを保持する蓄積ノードＳＮ（Ｌ）（非選択ＳＮ（Ｌ））と、選択されたワード線が属するメモリアレイ_０の共通プレート線ＰＬ_０の動作に注目する。
当初、選択ＳＮにはローデータに対応する接地電位ＶＳＳが保持されており、期間Ｔ２において、ワード線ＷＬ０が選択されてもビット線ＢＬ０のプリチャージ電圧はＶＳＳに等しいため電荷のやりとりは発生しない。このためビット線ＢＬ０の電圧に変化は無く、ローの信号が読み出されたことになる。
次に、ライト期間Ｔ５においてハイデータが書き込まれる。
この後プリチャージ動作（期間Ｔ６およびＴ７）が開始されると、プレート線ＰＬ_０の電圧がΔＶＰＬだけ下がる。ハイを書き込まれた選択ＳＮ及びビット線ＢＬ０はカップリングを受け負に振れるが、センスアンプＳＡのトランジスタＱ２がオンしているため、ＶＤＬの電圧レベルに戻る。
次に、ワード線ＷＬ０の電圧レベルが中間電圧（第６の電圧）まで下がった後で、共通プレート線ＰＬ_０は再びΔＶＰＬだけ電圧レベルが上がりＶＰＬに戻る。
この時、選択トランジスタＱｓがオフの状態になっているため、選択ＳＮは正のカップリングを受けＶＤＬより、ほぼΔＶＰＬだけ高い電圧に昇圧される。ここでワード線ＷＬ０が負電位ＶＫＫに下がり選択メモリセルにはハイデータが書き込まれる。このように、ハイデータとして通常のＶＤＬが書き込まれる場合より多くの蓄積電荷が書き込まれることになり、ＤＲＡＭの動作マージンが向上する。
非選択ＳＮ（Ｈ）と非選択ＳＮ（Ｌ）は、選択トランジスタＱｓが常にオフ状態にあるため、ＰＬ_０からのカップリングを受け、一度下がった後で元の電圧にもどる。このため、蓄積電荷量に変化はない。
以上説明したように、本発明のメモリセルアレイにおいては、プレート駆動とシングルエンドセンスアンプを用いた簡単な構成でメモリセルの蓄積電荷量を増加させることができる。また、ローカルビット線を短くできプレート駆動負荷を小さくできる。また、ダミーセルが不要なので、消費電力やチップ面積を増やさずにメモリセルアレイの動作マージンを向上させることができる。このため、ダミーセルの不良による歩留まり低下を回避できるので、コストを増やさずにＤＲＡＭの動作マージンを向上させることができる。
以上、本発明の実施の形態について説明したが、本発明のメモリセルアレイは、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
本発明の実施の形態に係わるメモリセルアレイの回路構成を示す図である。 本発明の実施の形態に係わるメモリセルアレイの全体の構成を示す図である。 リード動作及びライト動作（“Ｈ”読出し、“Ｌ”書込み）の動作波形を示す図である。 リード動作及びライト動作（“Ｈ”読出し、“Ｌ”書込み）におけるプレート駆動動作波形を示す図である。 リード動作及びライト動作（“Ｌ”読出し、“Ｈ”書込み）について説明するための図である。 リード動作及びライト動作（“Ｌ”読出し、“Ｈ”書込み）におけるプレート駆動動作波形を示す図である。 従来技術のダミーセルの例を示す図である。 従来技術の他のダミーセルの例を示す図である。
符号の説明
１・・・メモリセル、ＡＲＲＡＹ＿０，ＡＲＲＡＹ＿ｉ・・・メモリセルアレイ、ＳＡ・・・センスアンプ、ＧＳＡ・・・グローバルセンスアンプ、Ｑｓ・・・選択トランジスタ、Ｃ・・・キャパシタ、Ｑ１・・・増幅トランジスタ（ＮＭＯＳトランジスタ）、Ｑ３，Ｑ４・・・ＮＭＯＳトランジスタ、Ｑ２・・・ＰＭＯＳトランジスタ、ＩＮＶ・・・インバータ、Ｑ５，Ｑ６，Ｑ７，Ｑ８，Ｑ９，Ｑ１０・・・ＰＭＯＳトランジスタ、ＢＬ０〜ＢＬｍ・・・ビット線、／ＧＢＬ０〜／ＧＢＬｍ−１・・・グローバルビット線、ＷＬ０〜ＷＬ３１・・・ワード線、ＶＰＬ・・・プレート電圧、ＶＢＢ・・・負の基板電圧、ＶＰＡ・・・ワード線の正側の電圧、ＶＫＫ・・・ワード線の負側の電圧、ＰＣ０，ＰＣ１・・・ビット線のプリチャージ信号線、／ＰＣＧ・・・グローバルビット線のプリチャージ制御線、ＲＳ０，ＲＳ１・・・センスアンプの駆動制御線、ＶＤＬ・・・電源電圧、

Claims (10)

  1. 複数のワード線と、それと直交する複数のビット線と、前記ワード線と前記ビット線の交点に配置され、選択用のＭＯＳトランジスタのゲート電極が前記ワード線に接続され、ソース・ドレイン電極の一方が前記ビット線に接続され、他方が情報電荷蓄積用キャパシタの一方の電極に接続され、前記キャパシタの他方の電極が共通プレート線に接続される複数のメモリセルと、前記複数のビット線のそれぞれに接続されたセンスアンプとからなるメモリセルアレイであって、
    前記ワード線の１本が選択状態の電圧レベルである第１の電圧（ＶＰＡ）にある間に、前記共通プレート線の電圧レベルを第２の電圧（ＶＰＬ）から、該第２の電圧（ＶＰＬ）よりも低い第３の電圧（ＶＰＬ−ΔＶＰＬ）に変化させる手段と、
    前記１本のワード線の電圧レベルを、選択状態の第１の電圧（ＶＰＡ）と非選択状態の第５の電圧（ＶＫＫ）との間の電圧レベルであり、かつ非選択状態の電圧レベルである第６の電圧（ＶＰＡ＞第６の電圧＞ＶＫＫ）に変化させるとともに、該第６の電圧に変化した後に、前記共通プレート線の電圧レベルを前記第３の電圧（ＶＰＬ−ΔＶＰＬ）から第２の電圧（ＶＰＬ）に変化させる手段と、
    を備えることを特徴とするメモリセルアレイ。
  2. 前記ビット線の電圧レベルは、
    ローデータ（“Ｌｏｗ”論理データ）に対応する基準電圧（ＶＳＳ）と、ハイデータ（“Ｈｉｇｈ”論理データ）に対応する第４の電圧（ＶＤＬ）との間を遷移すると共に（ＶＤＬ＞ＶＳＳ）、
    前記ワード線が選択状態になる前に、前記ビット線は前記基準電圧（ＶＳＳ）にプリチャージされること
    を特徴とする請求項１に記載のメモリセルアレイ。
  3. 前記センスアンプは、
    ゲート電極が前記ビット線と電気的に接続され、
    ソース電極が前記基準電圧（ＶＳＳ）に電気的に接続され、
    ドレイン電極が出力ノードと電気的に接続される第１のＮＭＯＳトランジスタ（Ｑ１）を
    含むことを特徴とする請求項１または請求項２に記載のメモリセルアレイ。
  4. 前記メモリセルアレイが前記ビット線方向に複数個並べて配置され、
    前記メモリセルアレイの各々に含まれる前記センスアンプのうち、前記ワード線方向に数えて同じ位置にある前記ビット線に対応する前記センスアンプの出力ノードが、共通のグローバルビット線に接続されること
    を特徴とする請求項３に記載のメモリセルアレイ。
  5. 前記複数のグローバルビット線のそれぞれは、
    前記グローバルビット線の信号を増幅してリードデータ線に出力すると共に、ライトデータ線の信号を増幅して前記グローバルビット線に出力する、グローバルセンスアンプに接続されていること
    を特徴とする請求項４に記載のメモリセルアレイ。
  6. 前記ビット線の１本に電気的に接続される前記メモリセルの個数が６４個以下であること
    を特徴とする請求項５に記載のメモリセルアレイ。
  7. 前記共通プレート線の電圧が前記第３の電圧（ＶＰＬ―ΔＶＰＬ）にある間に、
    前記ワード線の電圧が、選択状態である前記第１の電圧（ＶＰＡ）と非選択状態である前記第５の電圧（ＶＫＫ）との間の前記第６の電圧に変化し（ＶＰＡ＞第６の電圧＞ＶＫＫ）、前記共通プレート線の電圧が前記第２の電圧（ＶＰＬ）に変化した後に、前記ワード線の電圧が前記第６の電圧から前記第５の電圧（ＶＫＫ）に変化すること
    を特徴とする請求項１から請求項６のいずれかに記載のメモリセルアレイ。
  8. 前記第５の電圧（ＶＫＫ）は前記基準電圧（ＶＳＳ）より低いこと
    を特徴とする請求項７に記載のメモリセルアレイ。
  9. 前記基準電圧（ＶＳＳ）と前記第５の電圧（ＶＫＫ）との電圧差は、前記第２の電圧（ＶＰＬ）と前記第３の電圧（ＶＰＬ−ΔＶＰＬ）との電圧差（ΔＶＰＬ）と等しいかそれより大きいこと
    を特徴とする請求項８に記載のメモリセルアレイ。
  10. 複数のワード線と、それと直交する複数のビット線と、前記ワード線と前記ビット線の交点に配置され、選択用のＭＯＳトランジスタのゲート電極が前記ワード線に接続され、ソース・ドレイン電極の一方が前記ビット線に接続され、他方が情報電荷蓄積用キャパシタの一方の電極に接続され、前記キャパシタの他方の電極が共通プレート線に接続される複数のメモリセルと、前記複数のビット線のそれぞれに接続されたセンスアンプとからなるメモリセルアレイの制御方法であって、
    前記ワード線の１本が選択状態の電圧レベルである第１の電圧（ＶＰＡ）にある間に、前記共通プレート線の電圧レベルを第２の電圧（ＶＰＬ）から、該第２の電圧（ＶＰＬ）よりも低い第３の電圧（ＶＰＬ−ΔＶＰＬ）に変化させる手順と、
    前記１本のワード線の電圧レベルを、選択状態の第１の電圧（ＶＰＡ）と非選択状態の第５の電圧（ＶＫＫ）との間の電圧レベルであり、かつ非選択状態の電圧レベルである第６の電圧（ＶＰＡ＞第６の電圧＞ＶＫＫ）に変化させるとともに、該第６の電圧に変化した後に、前記共通プレート線の電圧レベルを前記第３の電圧（ＶＰＬ−ΔＶＰＬ）から第２の電圧（ＶＰＬ）に変化させる手順と、
    を含むことを特徴とするモリセルアレイの制御方法。
JP2007163639A 2007-06-21 2007-06-21 メモリセルアレイ、およびモリセルアレイの制御方法 Pending JP2009004026A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2007163639A JP2009004026A (ja) 2007-06-21 2007-06-21 メモリセルアレイ、およびモリセルアレイの制御方法
TW097122126A TW200903488A (en) 2007-06-21 2008-06-13 Memory cell array and method of controlling the same
DE102008028514A DE102008028514A1 (de) 2007-06-21 2008-06-16 Speicherzellenanordnung und Steuerverfahren dafür
US12/142,133 US7719877B2 (en) 2007-06-21 2008-06-19 Memory cell array and method of controlling the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007163639A JP2009004026A (ja) 2007-06-21 2007-06-21 メモリセルアレイ、およびモリセルアレイの制御方法

Publications (1)

Publication Number Publication Date
JP2009004026A true JP2009004026A (ja) 2009-01-08

Family

ID=40092719

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007163639A Pending JP2009004026A (ja) 2007-06-21 2007-06-21 メモリセルアレイ、およびモリセルアレイの制御方法

Country Status (4)

Country Link
US (1) US7719877B2 (ja)
JP (1) JP2009004026A (ja)
DE (1) DE102008028514A1 (ja)
TW (1) TW200903488A (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7848131B2 (en) * 2008-10-19 2010-12-07 Juhan Kim High speed ferroelectric random access memory
TWI560549B (en) * 2013-02-07 2016-12-01 Winbond Electronics Corp Access system
US10347322B1 (en) * 2018-02-20 2019-07-09 Micron Technology, Inc. Apparatuses having memory strings compared to one another through a sense amplifier
JP7332343B2 (ja) * 2019-05-28 2023-08-23 キオクシア株式会社 半導体記憶装置
JP7278426B2 (ja) * 2019-10-23 2023-05-19 長江存儲科技有限責任公司 メモリデバイスをプログラムする方法および関連するメモリデバイス

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH023161A (ja) * 1988-06-17 1990-01-08 Hitachi Ltd メモリ回路
JPH0271491A (ja) * 1988-09-07 1990-03-12 Hitachi Ltd 半導体装置
JPH0334188A (ja) * 1989-06-30 1991-02-14 Hitachi Ltd メモリ回路
JPH03280293A (ja) * 1990-03-28 1991-12-11 Nec Corp 半導体メモリ
JPH04129088A (ja) * 1990-09-18 1992-04-30 Nec Corp 半導体メモリ装置
JPH1139872A (ja) * 1997-05-19 1999-02-12 Fujitsu Ltd ダイナミックｒａｍ
JPH11260054A (ja) * 1998-01-08 1999-09-24 Mitsubishi Electric Corp ダイナミック型半導体記憶装置
JP2006331629A (ja) * 2005-05-23 2006-12-07 Stmicroelectronics Crolles 2 Sas Ｄｒａｍ用検出増幅器及びその制御方法並びにｄｒａｍ

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5848294A (ja) 1981-09-16 1983-03-22 Mitsubishi Electric Corp Ｍｏｓダイナミツクメモリ
DE3485595D1 (de) * 1983-12-23 1992-04-23 Hitachi Ltd Halbleiterspeicher mit einer speicherstruktur mit vielfachen pegeln.
JP5062802B2 (ja) 2005-12-12 2012-10-31 信越ポリマー株式会社 無端ベルトとその製造方法、およびこれを備えた電子写真装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH023161A (ja) * 1988-06-17 1990-01-08 Hitachi Ltd メモリ回路
JPH0271491A (ja) * 1988-09-07 1990-03-12 Hitachi Ltd 半導体装置
JPH0334188A (ja) * 1989-06-30 1991-02-14 Hitachi Ltd メモリ回路
JPH03280293A (ja) * 1990-03-28 1991-12-11 Nec Corp 半導体メモリ
JPH04129088A (ja) * 1990-09-18 1992-04-30 Nec Corp 半導体メモリ装置
JPH1139872A (ja) * 1997-05-19 1999-02-12 Fujitsu Ltd ダイナミックｒａｍ
JPH11260054A (ja) * 1998-01-08 1999-09-24 Mitsubishi Electric Corp ダイナミック型半導体記憶装置
JP2006331629A (ja) * 2005-05-23 2006-12-07 Stmicroelectronics Crolles 2 Sas Ｄｒａｍ用検出増幅器及びその制御方法並びにｄｒａｍ

Also Published As

Publication number Publication date
TW200903488A (en) 2009-01-16
US7719877B2 (en) 2010-05-18
DE102008028514A1 (de) 2009-01-08
US20080316839A1 (en) 2008-12-25

Similar Documents

Publication Publication Date Title
US7251169B2 (en) Voltage supply circuit and semiconductor memory
US7616510B2 (en) Dynamic semiconductor storage device and method for operating same
JP5181423B2 (ja) 半導体メモリデバイスとその動作方法
JP5106760B2 (ja) プリチャージ及び感知増幅スキームを改善した集積回路メモリ装置のビットライン駆動回路及び駆動方法
JP2007042172A (ja) 半導体メモリ装置
JP5760829B2 (ja) スタティックｒａｍ
US20030193824A1 (en) Semiconductor memory device
US9019782B2 (en) Dual rail memory architecture
CN115171750A (zh) 存储器及其访问方法、电子设备
CN115810372A (zh) 用于单端感测放大器的设备及方法
JP2009004026A (ja) メモリセルアレイ、およびモリセルアレイの制御方法
US8134855B2 (en) Ferroelectric memory and method for testing the same
US7012831B2 (en) Semiconductor memory device
US9013914B2 (en) Semiconductor memory device and method for controlling semiconductor memory device
JP2011118975A (ja) 半導体記憶装置
US7489581B2 (en) Semiconductor memory
US7609571B2 (en) Semiconductor memory device having a control unit receiving a sensing block selection address signal and related method
JP2006338730A (ja) 半導体記憶装置
CN116206642B (zh) 半导体存储器件
KR101362726B1 (ko) 메모리 장치 및 그의 구동 방법
CN112786090B (zh) 储存器写入装置及方法
JP2006127724A (ja) 低電圧用半導体メモリ装置及びその駆動方法
JP2013206529A (ja) 半導体記憶装置
JP2002025267A (ja) 半導体記憶装置
TW202119416A (zh) 記憶體寫入裝置及方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100513

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120207

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20140217

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20140217

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140507