JPH03280293A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH03280293A JPH03280293A JP2079230A JP7923090A JPH03280293A JP H03280293 A JPH03280293 A JP H03280293A JP 2079230 A JP2079230 A JP 2079230A JP 7923090 A JP7923090 A JP 7923090A JP H03280293 A JPH03280293 A JP H03280293A
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- memory cell
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- 230000015654 memory Effects 0.000 claims abstract description 73
- 239000003990 capacitor Substances 0.000 claims abstract description 29
- 239000011159 matrix material Substances 0.000 claims description 2
- 230000007704 transition Effects 0.000 abstract description 3
- 230000003213 activating effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 230000004913 activation Effects 0.000 description 3
- 244000223014 Syzygium aromaticum Species 0.000 description 1
- 235000016639 Syzygium aromaticum Nutrition 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
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- 238000005516 engineering process Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体メモリに関し、特にメモリセルの駆動
方法に関する。
方法に関する。
１個のＭＯＳトランジスタと１個のキャパシタとで１ビ
ツトのメモリセルを構成し、キャパシタに蓄わえられた
電荷の有無によって情報を記憶するメモリは、いわゆる
１トランジスタ型ダイナミツクメモリとして広く知られ
ており、大容量型のメモリの主流をなしているが、記憶
情報の読み出しにおいてビット線に読み出される信号量
を増加させることが、安定な動作に必要なため従来多く
の方式が提案されてきた。たとえば、ＤＩＧＥＳＴＯＦ
ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲ５１９８９，ＰＰ２
３８−２３９によると構成としては、第１図に示される
ように、ＭＯＳトランジスタＱｉｊとキャパシタＣ１ｊ
とで１ビットのメモリセルが構成され、ワード線ＷＬｉ
に接続されたメモリセルのキャパシタＣ１ｊの対向電極
はワード線ＷＬｉに平行に配置された信号線ＰＬｉに接
続されている。動作波形図は、第３図に示されている。
ツトのメモリセルを構成し、キャパシタに蓄わえられた
電荷の有無によって情報を記憶するメモリは、いわゆる
１トランジスタ型ダイナミツクメモリとして広く知られ
ており、大容量型のメモリの主流をなしているが、記憶
情報の読み出しにおいてビット線に読み出される信号量
を増加させることが、安定な動作に必要なため従来多く
の方式が提案されてきた。たとえば、ＤＩＧＥＳＴＯＦ
ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲ５１９８９，ＰＰ２
３８−２３９によると構成としては、第１図に示される
ように、ＭＯＳトランジスタＱｉｊとキャパシタＣ１ｊ
とで１ビットのメモリセルが構成され、ワード線ＷＬｉ
に接続されたメモリセルのキャパシタＣ１ｊの対向電極
はワード線ＷＬｉに平行に配置された信号線ＰＬｉに接
続されている。動作波形図は、第３図に示されている。
この技術の要点は従来公知の技術によりメモリセルの読
み出しを行い、メモリセルへの再書き込みを行った後に
、時刻ｔ０において、ワード線ＷＬｉの電位を所定の電
位に下降させ、時刻ｔ１において再書き込み時間中にあ
らかじめ一旦下降させておいたメモリセルキャパシタの
対向電極ＰＬｉの電位を上昇させることにより、メモリ
セルの記憶ノードＮの電位をセル“Ｌ”の時はそのまま
、セル“Ｈ”の時は一旦再書き込みされた電位よりも高
い電位にブーストすることができる。たとえば、メモリ
セル読み出し時ノワートノ電位をＶｃｃ＋２ＶＴ （Ｖ
ｒはＭＯＳ トランジスタのしきい値電圧）、ｔｏ以降
のワードの電位をＶ。。、ビット線の再書込時の電位を
Ｖ。０とし、メモリセルキャパシタの対向電極の電位が
接地電位とＶ。０の間を遷移し、簡単のためメモリセル
の記憶ノードＮの有する容量がすべてメモリセル対向電
極との間にあるとすると、セル“Ｈ”の時のメモリセル
記憶ノードＮの電位は、−旦再書き込み時に■。０まて
充電された後時刻ｔ１においてほぼ２Ｖｃｃまでブース
トされる。これは、メモリセルキャパシタの対向電極Ｐ
Ｌｉが上昇する際にセル“Ｌ″の時は、メモリセルは記
憶ノードＮが■。ｏｌ ワード線がＶＣＣでビット線も
Ｖ。ＣであるためＭＯＳトランジスタＱｉｊが非導通状
態であるためメモリセル記憶ノードＮに蓄わえられた電
荷が流出しないためであり、一方セル″Ｌ″の場合は、
メモリセル記憶ノードＮの電位が接地電位であり、ＭＯ
ＳトランジスタＱｉｊが導通状態であるためメモリセル
キャパシタ対向電極ＰＬｉの電位が上昇した際にもメモ
リセル記憶ノードの電位は接地電位のまま保たれる。結
果としてセル“Ｈ”とセル“Ｌ″とのメモリセル記憶ノ
ードＮの電位差を大きくとることができる。また、第４
図に示す例は、特公昭６２−２６１１６に開示されてい
る技術で第３図と異なる点は、ビット線Ｄｉ・Ｄｉのプ
リチャージレベルが電源電位ＶＣＣであり、ワード線Ｗ
Ｌｉの電位が下降した後にメモリセルキャパシタ対向電
極駆動信号ＰＬｉを下降させセル“Ｌ″の電位を押し下
げる点に特徴を有する。
み出しを行い、メモリセルへの再書き込みを行った後に
、時刻ｔ０において、ワード線ＷＬｉの電位を所定の電
位に下降させ、時刻ｔ１において再書き込み時間中にあ
らかじめ一旦下降させておいたメモリセルキャパシタの
対向電極ＰＬｉの電位を上昇させることにより、メモリ
セルの記憶ノードＮの電位をセル“Ｌ”の時はそのまま
、セル“Ｈ”の時は一旦再書き込みされた電位よりも高
い電位にブーストすることができる。たとえば、メモリ
セル読み出し時ノワートノ電位をＶｃｃ＋２ＶＴ （Ｖ
ｒはＭＯＳ トランジスタのしきい値電圧）、ｔｏ以降
のワードの電位をＶ。。、ビット線の再書込時の電位を
Ｖ。０とし、メモリセルキャパシタの対向電極の電位が
接地電位とＶ。０の間を遷移し、簡単のためメモリセル
の記憶ノードＮの有する容量がすべてメモリセル対向電
極との間にあるとすると、セル“Ｈ”の時のメモリセル
記憶ノードＮの電位は、−旦再書き込み時に■。０まて
充電された後時刻ｔ１においてほぼ２Ｖｃｃまでブース
トされる。これは、メモリセルキャパシタの対向電極Ｐ
Ｌｉが上昇する際にセル“Ｌ″の時は、メモリセルは記
憶ノードＮが■。ｏｌ ワード線がＶＣＣでビット線も
Ｖ。ＣであるためＭＯＳトランジスタＱｉｊが非導通状
態であるためメモリセル記憶ノードＮに蓄わえられた電
荷が流出しないためであり、一方セル″Ｌ″の場合は、
メモリセル記憶ノードＮの電位が接地電位であり、ＭＯ
ＳトランジスタＱｉｊが導通状態であるためメモリセル
キャパシタ対向電極ＰＬｉの電位が上昇した際にもメモ
リセル記憶ノードの電位は接地電位のまま保たれる。結
果としてセル“Ｈ”とセル“Ｌ″とのメモリセル記憶ノ
ードＮの電位差を大きくとることができる。また、第４
図に示す例は、特公昭６２−２６１１６に開示されてい
る技術で第３図と異なる点は、ビット線Ｄｉ・Ｄｉのプ
リチャージレベルが電源電位ＶＣＣであり、ワード線Ｗ
Ｌｉの電位が下降した後にメモリセルキャパシタ対向電
極駆動信号ＰＬｉを下降させセル“Ｌ″の電位を押し下
げる点に特徴を有する。
上述した従来の半導体メモリにおいては、どちらも、ワ
ード線が３つの電位を必要とし、メモリセルキャパシタ
対向電極駆動信号ＰＬｉの制御も複雑で高速動作に向い
ていないという欠点を有している。また、第４図の例で
はメモリセル記憶ノードＮの電位が−ＶＴ以下になると
（Ｖ ｔはメモリセルＭＯ３トランジスタのしきい値電
圧）メモリセルＭＯ８トランジスタが導通状態になりビ
ット線りから電荷が流入し、メモリセル記憶ノードＮの
電位はこれ以上下がらない。このため信号の増加量が少
ないという欠点を有している。
ード線が３つの電位を必要とし、メモリセルキャパシタ
対向電極駆動信号ＰＬｉの制御も複雑で高速動作に向い
ていないという欠点を有している。また、第４図の例で
はメモリセル記憶ノードＮの電位が−ＶＴ以下になると
（Ｖ ｔはメモリセルＭＯ３トランジスタのしきい値電
圧）メモリセルＭＯ８トランジスタが導通状態になりビ
ット線りから電荷が流入し、メモリセル記憶ノードＮの
電位はこれ以上下がらない。このため信号の増加量が少
ないという欠点を有している。
本発明の半導体メモリは、１個のＭ工ｓトランジスタと
１個のキャパシタが直列接続されて構成されたメモリセ
ルが複数個配置され、前記ＭＩＳトランジスタのゲート
電極に接続されたワード線と前記ＭＩＳトランジスタの
ドレイン電極に接続されたビット線が互いに直交して複
数本配置されたメモリセルマトリクスとそれぞれのビッ
ト線に設けられたセンスアンプを有し、１本のワード線
に接続された前記メモリセルのキャパシタ電極が前記ワ
ード線に平行に配置された信号線に接続された半導体メ
モリにおいて、メモリセル情報の読み出し動作時に選択
されたワード線が駆動される際に前記センスアンプが活
性化される前に対応する前記信号線がワード線とは逆相
に駆動されるという特徴を有している。
１個のキャパシタが直列接続されて構成されたメモリセ
ルが複数個配置され、前記ＭＩＳトランジスタのゲート
電極に接続されたワード線と前記ＭＩＳトランジスタの
ドレイン電極に接続されたビット線が互いに直交して複
数本配置されたメモリセルマトリクスとそれぞれのビッ
ト線に設けられたセンスアンプを有し、１本のワード線
に接続された前記メモリセルのキャパシタ電極が前記ワ
ード線に平行に配置された信号線に接続された半導体メ
モリにおいて、メモリセル情報の読み出し動作時に選択
されたワード線が駆動される際に前記センスアンプが活
性化される前に対応する前記信号線がワード線とは逆相
に駆動されるという特徴を有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の構成を示す図面で、第２図にその動作
波形図が示しである。ＱｉｊはＮ型ＭＯＳトランジスタ
、ＣＩ Ｊはキャパシタ、ＷＬｉはワード線、Ｄｊ−Ｄ
丁はビット線、ＳＡｊはセンスアンプ、ＳＥはセンスア
ンプ活性化信号、ＰＬｉはメモリセルキャパシタ対向電
極駆動信号をそれぞれ示す。ワード線ＷＬｉは非選択時
接地電位ＶＳＳで選択時には電源電位Ｖ。０の電位をと
るものとする。ここでは単純化のためメモリセルキャパ
シタ対向電極駆動信号ＰＬｉ、センスアンプ活性化信号
も接地電位ＶＳＳと電源電位Ｖ。０との間を遷移すると
する。ビット線Ｄｊ −Ｄ丁はスタンバイ状態ではどち
らも電源電位ＶＣＣにプリチャージ・バランスされてい
る。読み比し動作を説明する前に、セル“Ｈ”Ｌ”がそ
れぞれの書き込みレベルについて説明する。セル“Ｌ”
の場合は、ワード線ＷＬｉが選択されて高電位（■。。
波形図が示しである。ＱｉｊはＮ型ＭＯＳトランジスタ
、ＣＩ Ｊはキャパシタ、ＷＬｉはワード線、Ｄｊ−Ｄ
丁はビット線、ＳＡｊはセンスアンプ、ＳＥはセンスア
ンプ活性化信号、ＰＬｉはメモリセルキャパシタ対向電
極駆動信号をそれぞれ示す。ワード線ＷＬｉは非選択時
接地電位ＶＳＳで選択時には電源電位Ｖ。０の電位をと
るものとする。ここでは単純化のためメモリセルキャパ
シタ対向電極駆動信号ＰＬｉ、センスアンプ活性化信号
も接地電位ＶＳＳと電源電位Ｖ。０との間を遷移すると
する。ビット線Ｄｊ −Ｄ丁はスタンバイ状態ではどち
らも電源電位ＶＣＣにプリチャージ・バランスされてい
る。読み比し動作を説明する前に、セル“Ｈ”Ｌ”がそ
れぞれの書き込みレベルについて説明する。セル“Ｌ”
の場合は、ワード線ＷＬｉが選択されて高電位（■。。
）となっており、ＭＯＳトランジスタＱｉｊが導通状態
でビット線Ｄｊが書き込み回路によって（図示せず）接
地電位となっているため、メモリセル記憶ノード電位Ｎ
は、接地電位でありメモリセルキャパシタ対向電極駆動
信号ＰＬｉが上昇してもＭＯＳトランジスタＱｉｊが導
通状態のためメモリセル記憶ノード電位Ｎは接地電位Ｖ
ｓｓのままであり、これが書き込みレベルとなる。一方
、セル“Ｈ”の場合同様にワード線ＷＬｉが選択状態で
高電位（Ｖｃｃ）の状態でビット線りが書き込み回路に
よって（図示せず）電源電位（ＶＣＣ）となるため、メ
モリセル記憶ノードＮの電位はＶ。ｃ−Ｖ？ （メモリ
セルＭＯ８トランジスタのしきい値をｖＴとする）まで
達する。その後、メモリセルキャパシタ対向電極駆動信
号ＰＬｉが上昇すると、コノ場合はＭＯＳトランジスタ
Ｑｉｊが非導通状態になっているためメモリセル記憶ノ
ー１’Ｎの電位は押し上げられる。以上の動作は読み出
し動作の後半にあたるメモリセルへの再書き込み動作も
同様であり、メモリセルキャパシタ対向駆動信号ＰＬｉ
の上昇はメモリセル記憶ノードＮの電位が確定してから
でなくてはならず、通常外部信号（たとえば汎用の１ト
ランジスタ型メモリであれば行アドレスストローブ信号
：’ＲＡＳ）のリセット後に上昇するのが好ましい。
でビット線Ｄｊが書き込み回路によって（図示せず）接
地電位となっているため、メモリセル記憶ノード電位Ｎ
は、接地電位でありメモリセルキャパシタ対向電極駆動
信号ＰＬｉが上昇してもＭＯＳトランジスタＱｉｊが導
通状態のためメモリセル記憶ノード電位Ｎは接地電位Ｖ
ｓｓのままであり、これが書き込みレベルとなる。一方
、セル“Ｈ”の場合同様にワード線ＷＬｉが選択状態で
高電位（Ｖｃｃ）の状態でビット線りが書き込み回路に
よって（図示せず）電源電位（ＶＣＣ）となるため、メ
モリセル記憶ノードＮの電位はＶ。ｃ−Ｖ？ （メモリ
セルＭＯ８トランジスタのしきい値をｖＴとする）まで
達する。その後、メモリセルキャパシタ対向電極駆動信
号ＰＬｉが上昇すると、コノ場合はＭＯＳトランジスタ
Ｑｉｊが非導通状態になっているためメモリセル記憶ノ
ー１’Ｎの電位は押し上げられる。以上の動作は読み出
し動作の後半にあたるメモリセルへの再書き込み動作も
同様であり、メモリセルキャパシタ対向駆動信号ＰＬｉ
の上昇はメモリセル記憶ノードＮの電位が確定してから
でなくてはならず、通常外部信号（たとえば汎用の１ト
ランジスタ型メモリであれば行アドレスストローブ信号
：’ＲＡＳ）のリセット後に上昇するのが好ましい。
次に読み出し動作について第２図を参照しながら説明す
る。まずセル“Ｈ″の場合ワード線ＷＬｉの電位が上昇
して電源電位Ｖｃｃとなり、メモリセルキャパシタ対向
電極駆動信号ＰＬｉが下降し接地電位になると、メモリ
セル記憶ノードＮの電位は前述のＶ。Ｃ−Ｖ？の電位に
もどる。この時ＭＯ８トランジスタＱｉｊは非導通状態
でビット線Ｄｊの電位は、あらかじめプリチャージされ
ていた電位ＶＣＣから変動しない。この時は、ｒ下側に
設けられたリファレンス電位発生回路１により与えられ
たビット線■丁の電位と電源電位ｖ０゜との差信号がセ
ンスアンプＳＡｊに入力されることになる。
る。まずセル“Ｈ″の場合ワード線ＷＬｉの電位が上昇
して電源電位Ｖｃｃとなり、メモリセルキャパシタ対向
電極駆動信号ＰＬｉが下降し接地電位になると、メモリ
セル記憶ノードＮの電位は前述のＶ。Ｃ−Ｖ？の電位に
もどる。この時ＭＯ８トランジスタＱｉｊは非導通状態
でビット線Ｄｊの電位は、あらかじめプリチャージされ
ていた電位ＶＣＣから変動しない。この時は、ｒ下側に
設けられたリファレンス電位発生回路１により与えられ
たビット線■丁の電位と電源電位ｖ０゜との差信号がセ
ンスアンプＳＡｊに入力されることになる。
リファレンス電位発生回路１としては公知の方法たとえ
ば信号線とビット線５丁との結合容量によって発生させ
たり、セルと同様の構造を有するいわゆるダミーセルを
設けたりする方法が考えられる。
ば信号線とビット線５丁との結合容量によって発生させ
たり、セルと同様の構造を有するいわゆるダミーセルを
設けたりする方法が考えられる。
一方、セル“Ｌ”の場合はワード線ＷＬｉの電位が上昇
し、メモリセルキャパシタ対向電極駆動信号ＰＬｉの電
位が下降するとメモリセル記憶ノードは簡単のためにメ
モリセル記憶ノードの容量がメモリセルキャパシタ対極
に対して１００％であると仮定すると、ビット線５丁の
電位は以上説明したように本発明を実旌することにより
、単純な制御により大きな信号量（セル“Ｈ″とセル“
Ｌ゛の時のビット線上の電位の差）を取り出すことがで
き、信頼度が高く、高速安定動作を実現することができ
る効果がある。
し、メモリセルキャパシタ対向電極駆動信号ＰＬｉの電
位が下降するとメモリセル記憶ノードは簡単のためにメ
モリセル記憶ノードの容量がメモリセルキャパシタ対極
に対して１００％であると仮定すると、ビット線５丁の
電位は以上説明したように本発明を実旌することにより
、単純な制御により大きな信号量（セル“Ｈ″とセル“
Ｌ゛の時のビット線上の電位の差）を取り出すことがで
き、信頼度が高く、高速安定動作を実現することができ
る効果がある。
第３図の従来例の場合、セル″Ｈ”の時はワード電位が
１／２Ｖｃｃ ＋ＶＴ以上に達した時点ではじめてメモ
リセル記憶ノードＮの電荷がビット線Ｄｊに流出し、読
み出しが開始されるが、本発明は、実質セル“Ｌ”のみ
を読み出すシステムでありかつ、メモリセル対極駆動信
号ＰＬｉが下降するため、実質メモリセルＭＯ８トラン
ジスタＱｉｊの導通状態への遷移がはやく、かつ、メモ
リセルＭＯ８トランジスタのゲート電位（Ｖ ａＳ ）
が相対的に大きくなったことになるため読み出しスピー
ドがはやくなる効果がある。これは、微細化、高密度化
に伴いメモリセルＭＯ８トランジスタのチャネル幅がサ
ブミクロン化の傾向となっているため効果が顕著である
。
１／２Ｖｃｃ ＋ＶＴ以上に達した時点ではじめてメモ
リセル記憶ノードＮの電荷がビット線Ｄｊに流出し、読
み出しが開始されるが、本発明は、実質セル“Ｌ”のみ
を読み出すシステムでありかつ、メモリセル対極駆動信
号ＰＬｉが下降するため、実質メモリセルＭＯ８トラン
ジスタＱｉｊの導通状態への遷移がはやく、かつ、メモ
リセルＭＯ８トランジスタのゲート電位（Ｖ ａＳ ）
が相対的に大きくなったことになるため読み出しスピー
ドがはやくなる効果がある。これは、微細化、高密度化
に伴いメモリセルＭＯ８トランジスタのチャネル幅がサ
ブミクロン化の傾向となっているため効果が顕著である
。
以上は、第２図の第一の実施例に関して説明ｔたもので
あるが、メモリセルＭＯ３）ランジス２がＰチャネル型
の場合は、ワード線ＷＬｉ、メモリセルキャパシタ対向
電極駆動信号を逆相にし、接地電位と電源電位を逆にす
るのみで同様の効房が得られる。
あるが、メモリセルＭＯ３）ランジス２がＰチャネル型
の場合は、ワード線ＷＬｉ、メモリセルキャパシタ対向
電極駆動信号を逆相にし、接地電位と電源電位を逆にす
るのみで同様の効房が得られる。
また、ワード線ＷＬｉの電位、メモリセルキャパシタ対
向電極駆動信号の電位またビット線Ｄｊ。
向電極駆動信号の電位またビット線Ｄｊ。
丁丁のプリチャージ電位すなわち、電源電位Ｖ。。
あるいは１／２Ｖｏ。プリチャージまたセンス後のビッ
ト線の電位などは自由に組み合わせることが可能で本発
明の効果は得られるものである。
ト線の電位などは自由に組み合わせることが可能で本発
明の効果は得られるものである。
たとえば第５図に示す第二の実施例は同様に第１図の回
路に適用した例でメモリセルキャパシタ対向電極駆動信
号は電源電位Ｖ。０と接地電位の開で遷移し、ワード線
ＷＬｉおよびビット線Ｄｊ・丁子は共に１／ ２ Ｖ
Ｃｃと接地電位■。。の間で遷移し、ビット線のプリチ
ャージレベルは１／２Ｖｃｃである例である。動作は第
一の実施例と同様でありセル “Ｌ″ の場合のピッ ト線の電位変化 Δ■＝ −充電電位を低くすることにより消費電力の低減。
路に適用した例でメモリセルキャパシタ対向電極駆動信
号は電源電位Ｖ。０と接地電位の開で遷移し、ワード線
ＷＬｉおよびビット線Ｄｊ・丁子は共に１／ ２ Ｖ
Ｃｃと接地電位■。。の間で遷移し、ビット線のプリチ
ャージレベルは１／２Ｖｃｃである例である。動作は第
一の実施例と同様でありセル “Ｌ″ の場合のピッ ト線の電位変化 Δ■＝ −充電電位を低くすることにより消費電力の低減。
ノイズの低減をはかることができる。
第１図は本発明の回路構成図、第２図は本発明の第一の
実施例な示す動作波形図、第３図、第４図は従来例を示
す動作波形図、第５図は本発明の第二の実施例を示す動
作波形図である。 ＱｉｊはＭＯＳトランジスタ、Ｃ１ｊはメモリセルキャ
パシタ、ＷＬｉはワード線、ＰＬｉはメモリセルキャパ
シタ対向電極駆動信号、ＳＡｊはセンスアンプ、１はリ
ファレンス電位発生回路、ＤＷ、ＤＷはダミーワード、
ＰＤＬはビット線プリチャージ・バランス信号、ＳＥは
センスアンプ活性化信号、Ｄｊ−万コ”はビット線をそ
れぞれ示す。
実施例な示す動作波形図、第３図、第４図は従来例を示
す動作波形図、第５図は本発明の第二の実施例を示す動
作波形図である。 ＱｉｊはＭＯＳトランジスタ、Ｃ１ｊはメモリセルキャ
パシタ、ＷＬｉはワード線、ＰＬｉはメモリセルキャパ
シタ対向電極駆動信号、ＳＡｊはセンスアンプ、１はリ
ファレンス電位発生回路、ＤＷ、ＤＷはダミーワード、
ＰＤＬはビット線プリチャージ・バランス信号、ＳＥは
センスアンプ活性化信号、Ｄｊ−万コ”はビット線をそ
れぞれ示す。
Claims (1)
- １個のＭＩＳトランジスタと１個のキャパシタが直列接
続されて構成されたメモリセルが複数個配置され前記Ｍ
ＩＳトランジスタのゲート電極に接続されたワード線と
前記ＭＩＳトランジスタのドレイン電極に接続されたビ
ット線が互いに直交して複数本配置されたメモリセルマ
トリクスとそれぞれのビット線にセンスアンプを有し、
１本のワード線に接続された前記メモリセルのキャパシ
タ電極が前記ワード線に平行に配置された信号線に接続
された半導体メモリにおいて、メモリセル情報の読み出
し動作時に外部アドレスにより選択されたワード線が駆
動される際に前記センスアンプが活性化される前に同一
外部アドレスにより選択された前記ワード線に対応する
前記信号線が前記ワード線とは逆相に駆動されることを
特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2079230A JP2959036B2 (ja) | 1990-03-28 | 1990-03-28 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2079230A JP2959036B2 (ja) | 1990-03-28 | 1990-03-28 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03280293A true JPH03280293A (ja) | 1991-12-11 |
| JP2959036B2 JP2959036B2 (ja) | 1999-10-06 |
Family
ID=13684088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2079230A Expired - Lifetime JP2959036B2 (ja) | 1990-03-28 | 1990-03-28 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2959036B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009004026A (ja) * | 2007-06-21 | 2009-01-08 | Elpida Memory Inc | メモリセルアレイ、およびモリセルアレイの制御方法 |
-
1990
- 1990-03-28 JP JP2079230A patent/JP2959036B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009004026A (ja) * | 2007-06-21 | 2009-01-08 | Elpida Memory Inc | メモリセルアレイ、およびモリセルアレイの制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2959036B2 (ja) | 1999-10-06 |
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