JP2013206529A - 半導体記憶装置 - Google Patents

Abstract

【課題】ＳＲＡＭセルのデータ保持特性のマージンを改善することのできる半導体装置を提供する。
【解決手段】半導体記憶装置は、メモリセル１１と、前記メモリセルと実質的に同一な負荷容量を有する負荷容量部と、前記メモリセルと電気的に接続されたワード線と、前記負荷容量部と電気的に接続されたダミーワード線と、前記ワード線と前記ダミーワード線と電気的に接続可能な電圧発生回路１６と、データの書き込み動作のとき、又は、読み出し動作のとき、前記電圧発生回路と前記ダミーワード線を電気的に接続したのち、前記ダミーワード線から前記ワード線に切り替え、前記電圧発生回路と前記ワード線を電気的に接続する制御回路１７と、を備える。
【選択図】図１

Description

本実施形態は、半導体記憶装置に関する。

携帯機器で使用されるＬＳＩは、バッテリでの駆動時間を長くするため低消費電力化
が要求されている。低消費電力化には電源電圧を下げることが効果的だが、近年のスケー
リングの進展による素子の特性ばらつきの増加により、ＬＳＩ中で使用されるＳＲＡＭの
動作マージンが減少しており、ＳＲＡＭの動作電圧を下げることが困難となっている。こ
の場合、ＬＳＩ全体の電源電圧も下げることができない。

これに対して、ワード線選択レベルをロジック用電圧及びメモリセル用電圧の中間電圧
にすることで動作安定性を向上させるとともに、低電圧化させた半導体記憶装置が提案さ
れている（例えば、米国特許７８８５１２５号明細書参照）。

米国特許７８８５１２５号明細書

本実施形態は、データの信頼性を向上可能な半導体記憶装置を提供する。

本実施形態の半導体記憶装置は、メモリセルと、前記メモリセルと実質的に同一な負荷
容量を有する負荷容量部と、前記メモリセルと電気的に接続されたワード線と、前記負荷
容量部と電気的に接続されたダミーワード線と、前記ワード線と前記ダミーワード線と電
気的に接続可能な電圧発生回路と、データの書き込み動作のとき、又は、読み出し動作の
とき、前記電圧発生回路と前記ダミーワード線を電気的に接続したのち、前記ダミーワー
ド線から前記ワード線に切り替え、前記電圧発生回路と前記ワード線を電気的に接続する
制御回路と、を備える。

第１実施形態にかかる半導体記憶装置の概略構成を示すブロック図である。 図２（ａ）は、第１実施形態のダミーセルDＣの構成を示す回路図であり、図２（ｂ）は、第１実施形態のメモリセルＭＣの構成を示す回路図である。 第１実施形態の電圧発生回路１６とドライバ１４−ｄ，１４−１〜１４−ｙの接続関係を示す回路図である。 第１実施形態のメモリセルにデータを書き込む、書き込み動作の一部を示すタイミングチャート図である。 第２実施形態にかかる半導体記憶装置の概略構成を示すブロック図である。 第２実施形態のメモリセルにデータを書き込む、書き込み動作の一部を示すタイミングチャート図である。 第３実施形態にかかる半導体記憶装置の概略構成を示すブロック図である。 第３実施形態のメモリセルにデータを書き込む、書き込み動作の一部を示すタイミングチャート図である。 第４実施形態にかかる半導体記憶装置の概略構成を示すブロック図である。

以下，本発明の実施形態について，図面を参照しながら説明する。なお，図面は模式的
または概念的なものであり，各部分の厚みと幅との関係，部分間の大きさの比係数などは
，必ずしも現実のものと同一とは限らない。また，同じ部分を表す場合であっても，図面
により互いの寸法や比係数が異なって表される場合もある。

また，本願明細書と各図において，既出の図に関して前述したものと同様の要素には同
一の符号を付して詳細な説明は適宜省略する。

（第１実施形態）
［第１実施形態の半導体記憶装置の構成］
まず、第１実施形態の半導体記憶装置の構成について、図１を用いて説明する。本実施
形態では、メモリセルとしてＳＲＡＭ（Static Random Access Memory）を用いて説明す
るが、これに限定されることなく、例えばＤＲＡＭ、ＮＡＮＤ型フラッシュメモリ等ワー
ド線を有するメモリに適用できる。

図１は、第１実施形態にかかる半導体記憶装置の概略構成を示すブロック図である。

図１において、半導体記憶装置は、メモリセルアレイ１１、カラムセレクタ１２、セン
スアンプ１３、ドライバ１４−ｄ，１４−１〜１４−ｙ、デコーダ１５、電圧発生回路１
６、制御回路１７、ＡＮＤゲート１８，１９を有する。

＜メモリセルアレイ＞
メモリセルセルアレイ１１は、通常データを保持できるメモリセルを有する通常領域１
１−１と、複数のダミーセルを有するダミー領域１１−２を有する。図１に示すように、
通常領域１１−１では、複数のメモリセルＭＣがロウ方向およびカラム方向にマトリック
ス状に配置される。ダミー領域１１−２では、複数のダミーセル（負荷容量部）ＤＣがカ
ラム方向に配置される。この複数のダミーセルＤＣは、例えば共通のダミーワード線ＷＬ
ｄに接続される。なお、図１では、複数のダミーセルＤＣは、１本のダミーワード線ＷＬ
ｄに共通に接続されているが、これに限定されることなく、例えば、複数のダミーワード
線が配置され、複数のダミーセルＤＣがロウ方向ロウ方向およびカラム方向にマトリック
ス状に配置されてもよい。ダミー領域１１−２は、通常領域１１−１に隣接した位置に配
置される。すなわち、ダミー領域１１−２のダミーワード線は、複数本のワード線ＷＬ（
通常領域）の一群に隣接して形成される。

具体的なメモリセルＭＣ、ダミーセルＤＣの構造について、図２の回路図を用いて説明
する。ここで、図２（ａ）は、第１実施形態のダミーセルＤＣの構成を示す回路図であり
、図２（ｂ）は、第１実施形態のメモリセルＭＣの構成を示す回路図である。

（１）メモリセルＭＣの構成について
図２（ｂ）に示すように、メモリセルＭＣは、一対の駆動トランジスタＤ１、Ｄ２、一
対の負荷トランジスタＬ１、Ｌ２、一対の伝送トランジスタＦ１、Ｆ２を有する。なお、
負荷トランジスタＬ１、Ｌ２としては、Ｐチャンネル電界効果トランジスタ、駆動トラン
ジスタＤ１、Ｄ２および伝送トランジスタＦ１、Ｆ２としては、Ｎチャンネル電界効果ト
ランジスタを用いる。

具体的に、伝送トランジスタＦ１の電流経路の一端はビット線ＢＬに接続され、他端は
ノードｎに接続され、ゲートはワード線ＷＬｉ（ｉ＝１、２、…ｙ）に接続される。負荷
トランジスタＬ１の電流経路の一端は電源ＶＤＤに接続され、他端はノードｎに接続され
、ゲートはノードｎｂに接続される。駆動トランジスタＤ１の電流経路の一端は接地され
、他端はノードｎに接続され、ゲートはノードｎｂに接続される。

負荷トランジスタＬ２の電流経路の一端は電源ＶＤＤに接続され、他端はノードｎｂに
接続され、ゲートはノードｎに接続される。駆動トランジスタＤ２の電流経路の一端は接
地され、他端はノードｎｂに接続され、ゲートはノードｎに接続される。伝送トランジス
タＦ２の電流経路の一端はビット線ＢＬＢに接続され、他端はノードｎｂに接続され、ゲ
ートはワード線ＷＬｉに接続される。

このように、メモリセルＭＣは、駆動トランジスタＤ１と負荷トランジスタＬ１が直列
接続されることで構成される第１ＣＭＯＳインバータと，駆動トランジスタＤ２と負荷ト
ランジスタＬ２が直列接続されることで構成される第２ＣＭＯＳインバータを有する。

（２）ダミーセルＤＣの構成について
次に、ダミーセルＤＣについて、図２（ａ）の回路図を用いて説明する。

図２（ａ）に示すように、ダミーセルＤＣは、メモリセルＭＣに対して、伝送トランジ
スタＦ１がビット線ＢＬに接続されておらず、伝送トランジスタＦ２がビット線ＢＬＢに
接続されていない点で相違し、その他の構成は同一である。

＜カラムセレクタ＞
カラムセレクタ１２は、メモリセルアレイ１１からカラム方向の選択をする機能を有す
る。すなわち、カラムセレクタ１２は、カラム方向のビット線ＢＬ１〜ＢＬｘ、ＢＬＢ１
〜ＢＬＢｘから所望のビット線対ＢＬ，ＢＬＢを選択する。

＜センスアンプ＞
センスアンプ１３は、カラムセレクタ１２を介して選択されたメモリセルＭＣのデータ
をセンスする機能を有する。具体的には、センスアンプ１３は、選択されたビット線対Ｂ
Ｌ、ＢＬＢに読み出されたデータ信号を増幅して、読み出し動作を行う。

＜ドライバ＞
ドライバ１４−１〜１４−ｙは、デコーダ１５から入力される選択信号に基づいて、電
圧発生回路１６で生成された電圧をワード線ＷＬｉに転送する機能を有する。ドライバ１
４−１〜１４−ｙはそれぞれ２個の入力端子と、１個の出力端子を有する。第１入力端子
は、デコーダ１５のうちロウデコーダ２１に接続される。そして、第２入力端子は、電圧
発生回路１６に電気的に接続される。各ドライバ１４−１〜１４−ｙの出力端子は、各ド
ライバ１４−１〜１４−ｙに対応するワード線ＷＬ１〜ＷＬｙそれぞれに接続される。

ドライバ１４−ｄは、ＡＮＤゲート１８の信号に基づいて、電圧発生回路１６で生成さ
れた電圧をダミーワード線ＷＬｄに転送する機能を有する。ドライバ１４−ｄの第１入力
端子は、ＡＮＤゲート１８の出力端子に接続される。ドライバ１４−ｄの第２入力端子は
、電圧発生回路１６に接続される。ドライバ１４−ｄの出力端子は、ダミーワード線ＷＬ
ｄに接続される。

本実施形態のドライバ１４−ｄ，１４−１〜１４−ｙ、電圧発生回路１６の構成につい
て、図３の回路図を用いて説明する。

図３に示すように、ドライバ１４−ｄ，１４−１〜１４−ｙそれぞれは同一の構成を有
する。説明の便宜上、ドライバ１４−ｄを例としてドライバの構成を説明する。

ドライバ１４−ｄは、Ｐチャネル電界効果トランジスタＰｄａ，ＰｄｂとＮチャネル電
界効果トランジスタＮｄａ，Ｎｄｂを有する。図３に示すように、トランジスタＰｄａの
電流経路の一端とトランジスタＰｄｂの電流経路の一端は、電圧発生回路１６の電流経路
の他端に共通に接続される。トランジスタＰｄａの電流経路の他端は、トランジスタＮｄ
ａの電流経路の一端と接続され、トランジスタＰｄｂ、Ｎｄｂのゲートに接続される。ト
ランジスタＰｄａ，Ｎｄａのゲートは、ノードＴｄに接続される。すなわち、トランジス
タＰｄａ，Ｎｄａのゲートは、ＡＮＤゲート１８の出力端子に接続される。トランジスタ
Ｎｄａ，Ｎｄｂの電流経路の他端はいずれも接地される。トランジスタＰｄｂの電流経路
の他端と、トランジスタＮｄｂの電流経路の一端に共通にダミーワード線ＷＬｄが接続さ
れる。

ドライバ１４−１〜１４−ｙも、ドライバ１４−ｄと同一の構成を有する。ドライバ１
４−１〜１４―ｙは、ノードＴｄの代わりに、ノードＴ１〜Ｔｙそれぞれに接続される。
ドライバ１４−１〜１４―ｙは、ダミーワード線ＷＬｄの代わりに、ワード線ＷＬ１〜Ｗ
Ｌｙに接続される。

＜デコーダ＞
デコーダ１５は、ロウデコーダ２１と、プリデコーダ２２とを有する。ロウデコーダ２
１は、例えばプリデコーダ２２に入力されるロウアドレス（ＲｏｗＡＤＤ）に基づいて、
所望のワード線ＷＬを選択する機能を有する。ロウデコーダ１５は、データの書き込み動
作時、読み出し動作時、及び消去時において、ワード線ＷＬを選択する。プリデコーダ２
２は、アドレス、チップイネーブル信号ＣＥとクロック信号ＣＬＫに基づいて、ワード線
を駆動するタイミングをロウデコーダ２１に転送する機能を有する。

＜電圧発生回路＞
電圧発生回路１６は、外部から与えられる電圧を昇圧または降圧することにより、デー
タの書き込み動作、読み出し動作、及び消去動作に必要な電圧を発生する。そして発生し
た電圧を、ドライバ１４−ｄ，１４−１〜１４−ｙに供給する。

＜制御回路＞
制御回路１７は、ＳＲＡＭメモリ（半導体記憶装置）全体の動作を制御する。すなわち
、データ入出力回路（図示略）を介して、半導体記憶装置の外部（例えばコントローラ）
から与えられたアドレス、及びコマンドに基づいて、データの書き込み動作、読み出し動
作、及び消去動作における動作シーケンスを実行する。制御回路１７はアドレス、及び動
作シーケンスに基づき、カラム選択信号、及びロウ選択信号を生成する。

制御回路１７は、レジスタ３１を有する。このレジスタ３１は、例えばドライバ１４−
ｄを選択して、電圧発生回路１６をダミーワード線ＷＬｄに接続する時間Ｔｓｇに関する
データを保持する機能を有する。このデータは、例えばデータの書き込み動作時に、半導
体記憶装置の外部から入力されて、レジスタ３１に設定されてもよいし、半導体記憶装置
の出荷時にレジスタ３１に不揮発に保持していてもよい。

制御回路１７は、例えばデータの書き込み動作時に、レジスタ３１に保持された時間Ｔ
ｓｇに関するデータを読み出し、この時間Ｔｓｇに基づいて、センスアンプ１３、デコー
ダ１５、電圧発生回路１６、ＡＮＤゲート１８，１９等を制御する。

＜ＡＮＤゲート＞
ＡＮＤゲート１８，１９は、ドライバ１４−ｄの動作を制御する機能を有する。ＡＮＤ
ゲート１８の第１入力端子にはクロック信号が入力され、第２入力端子にはライトイネー
ブル信号ＷＥの反転信号（／ＷＥ）が入力される。ＡＮＤゲート１８の出力端子は、ドラ
イバ１４−ｄの入力端子に接続される。ライトイネーブルＷＥである場合に限られず、例
えばリードイネーブル信号ＲＥであっても、チップイネーブル信号ＣＥでもよい。

ＡＮＤゲート１９の第１入力端子にはクロック信号が入力され、第２入力端子にはライ
トイネーブル信号ＷＥが入力される。ＡＮＤゲート１９の出力端子は、デコーダ１５のう
ちプリデコーダ２２に接続される。

［第１実施形態の半導体記憶装置の動作］
次に、第１実施形態の半導体記憶装置の書き込み動作について、図１、図３、及び図４
のタイミングチャート図を用いて説明する。ここで、図４は、第１実施形態のメモリセル
にデータを書き込む、書き込み動作の一部を示すタイミングチャート図である。以下、説
明の便宜上、本実施形態の書き込み動作を説明するが、読み出し動作も同様に行う。本実
施形態の読み出し動作も同様のタイミングチャートであり、詳細な説明を省略する。本実
施形態の読み出し動作では、図４のライトイネーブル信号ＷＥの代わりにリードイネーブ
ル信号ＲＥを用いて制御する。

図４に示すように、書き込み動作は、ダミーワード線ＷＬｄを充電する期間ＴＡとデー
タをメモリセルＭＣに書き込む期間ＴＢを有する。期間ＴＡから期間ＴＢに切り替わる時
刻をｔ０として説明する。

（１）期間ＴＡについて
半導体記憶装置の外部から例えばライトイネーブル信号ＷＥを受けると、半導体記憶装
置内の制御回路１７は、レジスタ３１に保持された時間Ｔｓｇに関するデータを読み出す
。制御回路１７は、時間Ｔｓｇに関するデータに基づいて、期間ＴＡでは、ライトイネー
ブル信号ＷＥを“Ｈ”レベルにしないように制御する。

したがって、期間ＴＡでは、ライトイネーブル信号ＷＥは“Ｌ”レベルである。

ここで、半導体記憶装置内のＡＮＤゲート１８，１９にクロック信号ＣＬＫが入力され
ると、クロック信号ＣＬＫに同期してダミーワード線ＷＬｄは充電される。

すなわち、ＡＮＤゲート１８の第２入力端子は常に“Ｈ”レベルであるため、第１入力
端子にクロック信号ＣＬＫのパルス（“Ｈ”レベル）が印加される毎に、ノードＴｄが“
Ｈ”レベルになる。

ノードＴｄが“Ｈ”レベルになると、トランジスタＰｄａはオフ、トランジスタＮｄａ
はオンする。トランジスタＰｄｂ、Ｎｄｂのゲートの電位が接地電位Ｖｓｓと電気的に接
続されて放電されるため、トランジスタＰｄｂはオン、トランジスタＮｄｂはオフする。

したがって、電圧発生回路１６で生成された電位がドライバ１４−ｄを介してダミーワ
ード線ＷＬｄに供給される。すなわち、ダミーワード線ＷＬｄは、クロック信号ＣＬＫに
同期して充電される。

（２）期間ＴＢについて
期間ＴＡの開始から時間Ｔｓｇが経過すると（時刻ｔ０）、制御回路１７は、ライトイ
ネーブル信号ＷＥは“Ｈ”レベルにする。その結果、半導体記憶装置内のＡＮＤゲート１
８にクロック信号ＣＬＫにかかわらず、ノードＴｄが“Ｌ”レベルを保持する。したがっ
て、トランジスタＰｄａはオン、トランジスタＮｄａはオフ、トランジスタＰｄｂはオフ
、トランジスタＮｄｂはオンする。すなわち、電圧発生回路１６で生成した電位は、ダミ
ーワード線ＷＬｄには転送されない。

一方で、デコーダ１５は、所望のワード線ＷＬｉ（ｉ＝１，２，…ｙ）を選択すると、
すなわち選択されるワード線ＷＬｉに対応するノードＴｉが“Ｈ”レベルを保持する。そ
の結果、電圧発生回路１６は、ワード線ＷＬｉと電気的に接続され、電圧発生回路１６で
生成した電圧がワード線ＷＬｉに転送され、書き込むデータに基づいて、ビット線対の電
位が設定されて、書き込み動作が行われる。

［第１実施形態の効果］
以上より、本実施形態は、データの信頼性を向上可能な半導体記憶装置を提供できる。
以下、具体的に説明する。

例えば期間ＴＡなく書き込み動作又は読み出し動作が開始する比較例の場合、デコーダ
が所望のワード線ＷＬｉ（ｉ＝１，２，…ｙ）を選択し、電圧発生回路とワード線ＷＬｉ
を電気的に接続すると、ワード線ＷＬｉに接続された複数のメモリセルＭＣの負荷容量に
よって、電圧発生回路１６とドライバ１４−ｉとの間のノードの電位が低下する場合があ
る。

その結果、メモリセルＭＣにデータを書き込むために必要な電圧、またはメモリセルＭ
Ｃからデータを読み出すために必要な電圧がワード線ＷＬｉに転送できず、メモリセルＭ
Ｃのデータの信頼性が低下する場合がある。

しかし、本実施形態の半導体記憶装置では、期間ＴＡに、ダミーワード線ＷＬｄと電圧
発生回路１６が電気的に接続される。このとき、図３における電圧発生回路１６とドライ
バ１４−ｄとの間にあるノードＶＷＬの電位が一時的に低下する場合がある。

ノードＶＷＬの電位が所望の電圧（メモリセルＭＣにデータを書き込むために必要な電
圧、またはメモリセルＭＣからデータを読み出すために必要な電圧）に達した後に、制御
回路１７はライトイネーブル信号ＷＥを“Ｈ”レベルとして、データをメモリセルＭＣに
書き込む。

ダミーワード線ＷＬｄに接続された複数のダミーセルＤＣの個数は、１本のワード線Ｗ
Ｌｉに接続された複数のメモリセルＭＣの個数と等しい。このため、ダミーワード線ＷＬ
ｄを選択したときの負荷容量と、ワード線ＷＬｉを選択したときの負荷容量は略等しく、
期間ＴＡでノードＶＷＬの電位が安定したのちに、ワード線ＷＬｉを選択してもノードＶ
ＷＬの電位は安定したままである。したがって、制御回路１７は選択されたワード線ＷＬ
ｉにメモリセルＭＣにデータを書き込むために必要な電圧を印加することができる。本実
施形態の半導体記憶装置は、比較例と比べて、メモリセルＭＣのデータの信頼性を向上で
きる。以上より、本実施形態は、データの信頼性を向上可能な半導体記憶装置を提供でき
る。

（第２実施形態）
次に、第２実施形態の半導体記憶装置について、図５のブロック図及び図６のフローチ
ャート図を用いて説明する。

［第２実施形態の半導体記憶装置の構成］
第２実施形態の半導体記憶装置は、第１実施形態の半導体記憶装置に対して、ＡＮＤゲ
ート１８は３個の入力端子を有する点が相違し、その他の構成は同様の構成であり詳細の
説明は省略する。

具体的には、図５に示すように、ＡＮＤゲート１８の第１入力端子にはクロック信号が
入力され、第２入力端子にはライトイネーブル信号ＷＥの反転信号（／ＷＥ）が入力され
る。第３入力端子には、ダミーワード線のイネーブル信号ｅｎが入力される。ＡＮＤゲー
ト１８の出力端子は、ドライバ１４−ｄの入力端子に接続される。

［第２実施形態の半導体記憶装置の動作］
次に、第１実施形態の半導体記憶装置の書き込み動作について、図５及び図６のタイミ
ングチャート図を用いて説明する。

図6に示すように、書き込み動作は、ダミーワード線ＷＬｄを充電する期間ＴＡとデー
タをメモリセルＭＣに書き込む期間ＴＢを有する。第１実施形態と同様に、期間ＴＡでは
、半導体記憶装置の外部から例えばライトイネーブル信号ＷＥを受けると、半導体記憶装
置内の制御回路１７は、レジスタ３１に保持された時間Ｔｓｇに関するデータを読み出す
。制御回路１７は、時間Ｔｓｇに関するデータに基づいて、期間ＴＡでは、ダミーワード
線のイネーブル信号ｅｎを“Ｈ”レベルにするように制御する。その結果、ダミーワード
線ＷＬｄは、クロック信号ＣＬＫに同期して充電される。期間ＴＢについては、第１実施
形態と同様であり、詳細な説明は省略する。

［第２実施形態の効果］
以上より、本実施形態は、第１実施形態と同様に、データの信頼性を向上可能な半導体
記憶装置を提供できる。第１実施形態の比較例と比べても、本実施形態では、制御回路１
７は選択されたワード線ＷＬｉにメモリセルＭＣにデータを書き込むために必要な電圧を
印加することができる。

また、本実施形態では、レジスタ３１は時間Ｔｓｇに関するデータを保持する。ダミー
ワード線ＷＬｄを充電する時間を制御しない場合（時間Ｔｓｇよりも長い時間充電される
場合）と比較して、本実施形態は、例えば書き込み動作などの消費電力を低減できる。

（第３実施形態）
次に、第３実施形態の半導体記憶装置について、図７のブロック図及び図８のフローチ
ャート図を用いて説明する。

［第３実施形態の半導体記憶装置の構成］
第３実施形態の半導体記憶装置は、第１実施形態の半導体記憶装置に対して、複数のＳ
ＲＡＭメモリセルアレイを有する点で相違する。以下、具体的に説明する。

図７に示すように、第３の実施形態は複数のＳＲＡＭメモリセルアレイを有する。説明
の便宜上、２つのＳＲＡＭメモリセルアレイ（第１ＳＲＡＭメモリセルアレイ１１ａ、第
２ＳＲＡＭメモリセル１１ｂ）を用いて説明する。２個のＳＲＡＭメモリセルアレイに限
られず、ＳＲＡＭメモリセルアレイは複数あればよい。

本実施形態の半導体記憶装置は、図７に示すように、第１ＳＲＡＭメモリセルアレイ１
１ａ，第２ＳＲＡＭメモリセルアレイ１１ｂ，カラムセレクタ１２ａ，１２ｂ、センスア
ンプ１３ａ，１３ｂ、ドライバ、デコーダ１５ａ，１５ｂ、電圧発生回路１６、制御回路
１７、ＡＮＤゲート３１〜３３を有する。

第１ＳＲＡＭメモリセルアレイ１１ａは、通常領域１１−１と、ダミー領域１１−２を
有する。ダミー領域１１−２は、通常領域１１−１に隣接した位置に配置される。すなわ
ち、ダミー領域１１−２のダミーワード線は、複数本のワード線ＷＬ（通常領域）の一群
に隣接して形成される。

第２ＳＲＡＭメモリセルアレイ１１ｂは、通常領域１１−１を有する。カラムセレクタ
１２ａは第１ＳＲＡＭメモリセルアレイ１１ａに接続され、カラムセレクタ１２ｂは、第
２ＳＲＡＭメモリセルアレイ１１ｂに接続される。センスアンプ１３ａは、カラムセレク
タ１２ａに接続される。センスアンプ１３ｂは、カラムセレクタ１２ｂに接続される。説
明の便宜上、図７において、第１ＳＲＡＭメモリセルアレイ１１ａのワード線ＷＬをＷＬ
＿ＳＥＬ１（１）〜ＷＬ＿ＳＥＬ１（ｙ）と表記した。同様に、第２ＳＲＡＭメモリセル
アレイ１１ｂのワード線ＷＬをＷＬ＿ＳＥＬ２（１）〜ＷＬ＿ＳＥＬ２（ｙ）と表記した
。

デコーダ１５ａ，１５ｂそれぞれは、ドライバを介して第１ＳＲＡＭメモリセルアレイ
１１ａ、第２メモリセルアレイ１１ｂに接続される。電圧発生回路１６は、各ドライバに
接続される。

制御回路１７はレジスタ３１を有し、センスアンプ１３ａ，１３ｂ、デコーダ１５ａ，
１５ｂ、電圧発生回路１６を制御する。

ＡＮＤゲート３１〜３３は、ドライバの動作を制御する機能を有する。ＡＮＤゲート３
１の第１入力端子にはクロック信号ＣＬＫが入力され、第２入力端子には第１ＳＲＡＭメ
モリセルアレイ１１ａに書き込み動作を行うことを示すライトイネーブル信号ＷＥ＿ＳＥ
Ｌ１の反転信号（／ＷＥ＿ＳＥＬ１）が入力される。ＡＮＤゲート３１の第３入力端子に
は、第２ＳＲＡＭメモリセルアレイ１１ｂに書き込み動作を行うことを示すライトイネー
ブル信号ＷＥ＿ＳＥＬ２の反転信号（／ＷＥ＿ＳＥＬ２）が入力され、第４の入力端子に
は、ダミーワード線ＷＬｄのイネーブル信号ｅｎが入力される。ＡＮＤゲート３１の出力
端子は、ドライバ１４−ｄに接続される。

ＡＮＤゲート３２の第１入力端子にはクロック信号ＣＬＫが入力され、第２入力端子に
は第１ＳＲＡＭメモリセルアレイ１１ａに書き込み動作を行うことを示すライトイネーブ
ル信号ＷＥ＿ＳＥＬ１が入力される。ＡＮＤゲート３２の出力端子は、デコーダ１５ａに
接続される。

ＡＮＤゲート３３の第１入力端子にはクロック信号が入力され、第２入力端子には第２
ＳＲＡＭメモリセルアレイ１１ｂに書き込み動作を行うことを示すライトイネーブル信号
ＷＥ＿ＳＥＬ２が入力される。ＡＮＤゲート３２の出力端子は、デコーダ１５ｂに接続さ
れる。

［第３実施形態の半導体記憶装置の動作］
次に、第１実施形態の半導体記憶装置の書き込み動作について、図７及び図８のタイミ
ングチャート図を用いて説明する。

図８に示すように、書き込み動作は、ダミーワード線ＷＬｄを充電する期間ＴＡとデー
タをメモリセルＭＣに書き込む期間ＴＢを有する。説明の便宜上、ワード線ＷＬ＿ＳＥＬ
１はワード線ＷＬ＿ＳＥＬ１（１）〜ＷＬ＿ＳＥＬ１（ｙ）のうち選択された１本のワー
ド線を示し、ワード線ＷＬ＿ＳＥＬ２はワード線ＷＬ＿ＳＥＬ２（１）〜ＷＬ＿ＳＥＬ２
（ｙ）のうち選択された１本のワード線を示すものとする。

（１）期間ＴＡについて
期間ＴＡでは、半導体記憶装置の外部からいずれかのＳＲＡＭメモリセルアレイに書き込
み動作を行うことを示すライトイネーブル信号ＷＥ＿ＳＥＬ１，ＷＥ＿ＳＥＬ２を受ける
と、半導体記憶装置内の制御回路１７は、レジスタ３１に保持された時間Ｔｓｇに関する
データを読み出す。制御回路１７は、時間Ｔｓｇに関するデータに基づいて、期間ＴＡで
は、ダミーワード線のイネーブル信号ｅｎを“Ｈ”レベルにするように制御する。その結
果、ダミーワード線ＷＬｄは、クロック信号ＣＬＫに同期して充電される。

（２）期間ＴＢについて
第１ＳＲＡＭメモリセルアレイ１１ａの所定のワード線ＷＬに接続されたメモリセルＭ
Ｃに書き込み動作を行ったのちに、第２ＳＲＡＭメモリセルアレイ１１ｂの所定のワード
線ＷＬに接続されたメモリセルＭＣに書き込み動作を行う場合を例に説明する。いずれの
デコーダ１５ａ，１５ｂも、選択するワード線ＷＬは１本とする。

ライトイネーブル信号ＷＥ＿ＳＥＬ１が“Ｈ”レベルで、ライトイネーブル信号ＷＥ＿
ＳＥＬ２が“Ｌ”レベルのとき、デコーダ１５ａのみがアクティブとなる。デコーダ１５
ａが所望（１本）のワード線ＷＬ＿ＳＥＬ１を選択して、ライトイネーブル信号ＷＥ＿Ｓ
ＥＬ１に同期して、充電される。

同様に、ライトイネーブル信号ＷＥ＿ＳＥＬ２が“Ｌ”レベルで、ライトイネーブル信
号ＷＥ＿ＳＥＬ１が“Ｈ”レベルのとき、デコーダ１５ｂのみがアクティブとなる。デコ
ーダ１５ｂが所望（１本）のワード線ＷＬ＿ＳＥＬ２を選択して、ライトイネーブル信号
ＷＥ＿ＳＥＬ２に同期して、充電される。

その結果、電圧発生回路１６は、ワード線ＷＬと電気的に接続され、電圧発生回路１６
で生成した電圧が選択されたワード線ＷＬに転送され、書き込むデータに基づいて、ビッ
ト線対の電位が設定されて、書き込み動作が行われる。

なお、本実施形態では、ダミーワード線ＷＬｄとして１本の例を用いて説明したが、こ
の場合に限られず、例えば複数本のダミーワード線ＷＬｄを有していてもよい。

ダミーワード線ＷＬｄの本数と同じ本数分、同時にデコーダ１５ａ，１５ｂは選択でき
る。例えばダミーワード線ＷＬｄが２本ある場合には、第１ＳＲＡＭメモリセルアレイの
うちワード線１本、第２ＳＲＡＭメモリセルアレイのうちワード線１本を同時に選び、書
き込み動作を行うこともできる。

［第３実施形態の効果］
以上より、本実施形態は、第１実施形態と同様に、データの信頼性を向上可能な半導体
記憶装置を提供できる。第１実施形態の比較例と比べても、本実施形態では、制御回路１
７は選択されたワード線ＷＬｉにメモリセルＭＣにデータを書き込むために必要な電圧を
印加することができる。

（第４実施形態）
次に、第４実施形態の半導体記憶装置について、図９のブロック図を用いて説明する。

［第４実施形態の半導体記憶装置の構成］
第４実施形態の半導体記憶装置は、第１実施形態の半導体記憶装置に対して、メモリセ
ルアレイ１１のダミー領域１１−１がなく、抵抗部（負荷容量部）４０を有する点で相違
する。以下、具体的に図９を用いて説明する。

＜抵抗部＞
本実施形態の抵抗部４０は、抵抗Ｒ０と、Ｎチャンネル電界効果トランジスタＮＴと、
インバータ４１を有する。抵抗Ｒ０の一端は、電圧発生回路４０の出力端に接続される。
抵抗Ｒ０の他端は、トランジスタＮＴの電流経路の一端に接続される。トランジスタＮＴ
の電流経路の他端は接地される。トランジスタＮＴのゲートは、インバータ４１の出力端
に接続される。インバータ４１の入力端に、ライトイネーブル信号ＷＥが入力される。ト
ランジスタＮＴがオン状態のときに流れる電流Ｉ０が、ワード線ＷＬが選択されたときに
１本のワード線ＷＬに流れる電流と略等しくなるように、抵抗値Ｒ０の抵抗値は設定され
る。

［第４実施形態の半導体記憶装置の動作］
次に、本実施形態の半導体装置の動作について説明する。第１実施形態から第３実施形
態と同様に、ライトイネーブル信号ＷＥが“Ｌ”状態であるとき抵抗部４０のトランジス
タＮＴはオン状態となり、抵抗Ｒ０に電流Ｉ０が流れる（第１実施形態から第３実施形態
の期間ＴＡに対応）。

そして、ライトイネーブル信号ＷＥが“Ｈ”状態であるとき抵抗部４０のトランジスタ
ＮＴはオフ状態となり、カットオフされる。デコーダ１５によって１本のワード線ＷＬが
選択される（第１実施形態から第３実施形態の期間ＴＢに対応）。

［第４実施形態の効果］
以上より、本実施形態は、第１実施形態と同様に、データの信頼性を向上可能な半導体
記憶装置を提供できる。本実施形態では、トランジスタＮＴがオン状態のときに流れる電
流Ｉ０が、ワード線ＷＬが選択されたときに１本のワード線ＷＬに流れる電流と略等しく
なるように、抵抗値Ｒ０の抵抗値は設定される。このため、ワード線ＷＬが１本選択され
たときの負荷容量と略等しいため、データの信頼性を向上可能な半導体記憶装置を提供できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したも
のであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の
様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略
、置き換え、変更を行うことができる。例えば、本実施形態では、時間Ｔｓｇをセットす
るレジスタ３１が制御回路３１内にある形態であったが、例えば半導体記憶装置に接続さ
れるコントローラにレジスタ３１があってもよい。また、制御回路３１の動作を、コント
ローラがコマンドを設けて、実行しても良い。これらの実施形態やその変形は、発明の範
囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含ま
れるものである。

１１、１１ａ、１１ｂ…メモリセルアレイ
１１−１…通常領域
１１−２…ダミー領域
１２，１２ａ，１２ｂ…カラムセクタ
１３，１３ａ，１３ｂ…センスアンプ
１４−ｄ，１４−１〜１４−ｙ…ドライバ
１５，１５ａ，１５ｂ…デコーダ
１６…電圧発生回路
１７…制御回路
１８，１９，３１〜３３…ＡＮＤゲート

Claims (6)

1. メモリセルと、
   前記メモリセルと実質的に同一な負荷容量を有する負荷容量部と、
   前記メモリセルと電気的に接続されたワード線と、
   前記負荷容量部と電気的に接続されたダミーワード線と、
   前記ワード線または前記ダミーワード線と電気的に接続可能な電圧発生回路と、
   データの書き込み動作のとき、又は、読み出し動作のとき、前記電圧発生回路と前記ダミ
   ーワード線を電気的に接続したのち、前記ダミーワード線から前記ワード線に切り替え、
   前記電圧発生回路と前記ワード線を電気的に接続する制御回路と、
   を備えることを特徴とする半導体記憶装置。
2. 前記制御回路は、入力されたコマンドに基づいて、前記電圧発生回路と前記ダミーワード
   線を電気的に接続する時間を設定することを特徴とする請求項１記載の半導体記憶装置。
3. 前記ダミーワード線に接続された第１ドライバと、
   第１入力端にクロック信号が入力され、第２入力端にチップイネーブル信号の反転信号が
   入力され、出力端が前記第１ドライバに接続された第１ＡＮＤゲートと
   を備えることを特徴とする請求項１又は請求項２記載の半導体記憶装置。
4. 前記ワード線に接続された第２ドライバと、
   第１入力端にクロック信号が入力され、第２入力端にチップイネーブル信号が入力され、
   出力端がデコーダに接続された第２ＡＮＤゲートと、
   前記デコーダは、前記第２ＡＮＤゲートの出力に基づいて前記第２ドライバを制御するこ
   とを特徴とする請求項１又は請求項３記載の半導体記憶装置。
5. 請求項１乃至請求項４いずれか１項に記載の半導体記憶装置であって、
   前記ダミーワード線が、複数本の前記ワード線の一群に隣接して形成されることを特徴と
   する半導体記憶装置。
6. メモリセルと、
   前記メモリセルと実質的に同一な負荷容量を有する負荷容量部と、
   前記メモリセルと電気的に接続されたワード線と、
   前記ワード線または前記負荷容量部と電気的に接続可能な電圧発生回路と、
   データの書き込み動作のとき、又は、読み出し動作のとき、前記電圧発生回路を前記負荷
   容量部と電気的に接続したのち、前記電圧発生回路と前記ワード線を電気的に接続する制
   御回路と、
   を備えることを特徴とする半導体記憶装置。

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