TWI699764B - 記憶體寫入裝置及方法 - Google Patents

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Abstract

本發明包含一種記憶體寫入裝置，對耦接於二位元線且被選擇之記憶體單元進行寫入操作，包含：耦合電容、電荷分享電路、寫入驅動電路、充電電路及負電壓耦合電路。電荷分享電路使耦合電容之第一端與第一位元線電性耦接，以接收其電荷進行充電。寫入驅動電路將第一位元線以及耦合電容之第二端電性耦接。充電電路使電壓源透過耦合電容之第一端對耦合電容充電。負電壓耦合電路在負電壓產生區段使耦合電容之第一端電性耦接於接地電位，使耦合電容由第二端耦合負電壓至第一位元線進行寫入操作。

Description

記憶體寫入裝置及方法
本發明是關於記憶體操作技術，尤其是關於一種記憶體寫入裝置及方法。
靜態隨機存取記憶體（Static Random Access Memory；SRAM）是隨機存取記憶體的一種。常見的靜態隨機存取記憶體包含多個排列為陣列形式的記憶體單元，並可藉由字元線（word-line）以及成對的位元線（bit-line）進行選擇，以執行讀取或是寫入的操作。
在寫入上，成對位元線是以互為反相的位元線訊號驅動，使相對記憶體單元內部一對節點的電晶體關閉與導通，使該對節點產生高低電位的變化，產生儲存的狀態。先進製程中，傳統靜態隨機存取記憶體對於寫入能力的要求越來越嚴苛，肇因於其記憶體單元中的電晶體間汲取電流以及供應電流的能力越來越趨近，使記憶體單元的開關電晶體的電流能力難以寫入儲存節點。舉例而言，當一個節點欲進行電位的拉低時，如果供應電流的電晶體的電流供應能力大於汲取電流的電晶體的電流汲取能力，該節點將難以被拉至正確的低電位，造成儲存的狀態不正確。
鑑於先前技術的問題，本發明之一目的在於提供一種記憶體寫入裝置及方法，以改善先前技術。
本發明之一目的在於提供一種記憶體寫入裝置及方法，以在省電的狀況下確保記憶體單元正確的儲存邏輯狀態。
本發明包含一種記憶體寫入裝置，配置以對被選擇之記憶體單元進行寫入操作，記憶體單元電性耦接於二位元線，其一實施例包含：耦合電容、電荷分享（charge-sharing）電路、寫入驅動電路、充電電路以及負電壓耦合電路。耦合電容具有第一端以及第二端。電荷分享電路配置以於寫入週期之電荷分享區段中，使耦合電容之第一端與二位元線之第一位元線電性耦接，以接收第一位元線上之電荷進行充電。寫入驅動電路配置以自寫入週期中，電荷分享區段後之寫入驅動區段起將第一位元線以及耦合電容之第二端電性耦接。充電電路配置以在寫入驅動區段使電壓源與耦合電容之第一端電性耦接，以使電壓源對耦合電容充電。負電壓耦合電路配置以在寫入週期中，寫入驅動區段後之負電壓產生區段前使耦合電容之第二端電性耦接於接地電位，並在負電壓產生區段使耦合電容之第一端電性耦接於接地電位，進而使耦合電容由第二端透過寫入驅動電路耦合負電壓至第一位元線，以對記憶體單元進行寫入操作。
本發明另包含一種記憶體寫入方法，應用於記憶體寫入裝置中，記憶體寫入裝置配置以對被選擇之記憶體單元進行寫入操作，記憶體單元電性耦接於二位元線，其一實施例包含下列步驟：使電荷分享電路於寫入週期之電荷分享區段中，使耦合電容之第一端與二位元線之第一位元線電性耦接，以接收第一位元線上之電荷進行充電；使寫入驅動電路自寫入週期中，電荷分享區段後之寫入驅動區段起將第一位元線以及耦合電容之第二端電性耦接；使充電電路在寫入驅動區段使電壓源與耦合電容之第一端電性耦接，以使電壓源對耦合電容充電；以及使負電壓耦合電路在寫入週期中，寫入驅動區段後之負電壓產生區段前使耦合電容之第二端電性耦接於接地電位，並在負電壓產生區段使耦合電容之第一端電性耦接於接地電位，進而使耦合電容由第二端透過寫入驅動電路耦合負電壓至第一位元線，以對該記憶體單元進行寫入操作。
有關本發明的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。
本發明之一目的在於提供一種記憶體寫入裝置及方法，在省電的狀況下確保記憶體單元正確的儲存邏輯狀態。
請參照圖1以及圖2。圖1為本發明之一實施例中，一種記憶體系統100的電路圖。圖2為本發明之一實施例中，圖1的記憶體系統100所包含的記憶體單元200的電路圖。
於一實施例中，記憶體系統100為靜態隨機存取記憶體，並包含為靜態隨機存取記憶體單元的記憶體單元200。圖1範例性的繪示出1列以及n行的記憶體單元200。
如圖1所示，記憶體系統100更包含位元線BLT 0-BLT n-1、位元線BLB 0-BLB n-1、Y軸多工器電路110、字元線WL、寫入位元線WBLT、寫入位元線WBLB、位元線預充電路120、寫入位元線預充電路130及記憶體寫入裝置300。
第1行、第2行、…至第n行的記憶體單元200，分別對應電性耦接於各對第一位元線，例如第1行的記憶體單元200電性耦接於位元線BLT 0與BLB 0、第2行的記憶體單元200電性耦接於位元線BLT 1與BLB 1、…至第n行的記憶體單元200電性耦接於位元線BLT n-1與BLB n-1。
Y軸多工器電路110根據Y軸多工選擇訊號YLS 0-YLS n-1選擇此n行其中之一的記憶體單元200進行讀寫操作。字元線WL進一步根據其上的訊號選擇一列記憶體單元200進行讀寫操作。
寫入位元線WBLT電性耦接於位元線BLT 0-BLT n-1，寫入位元線WBLB電性耦接於位元線BLB 0-BLB n-1。
位元線預充電路120電性耦接於位元線BLT 0-BLT n-1、BLB 0-BLB n-1，並在寫入週期開始前，依據預充控制訊號BLPRCH的電位控制開啟，對位元線BLT 0-BLT n-1、BLB 0-BLB n-1預先充電至高電位。類似地，寫入位元線預充電路130電性耦接於寫入位元線WBLT、WBLB，並在寫入週期開始前，依據寫入預充控制訊號WBLPRCH的電位控制開啟，對寫入位元線WBLT、WBLB預先充電至高電位。
在寫入週期開始後，記憶體寫入裝置300依據位元線控制訊號DIT、DIB決定記憶體單元200將被寫入的儲存狀態，並依其他內部的控制訊號運作，透過寫入位元線WBLT、WBLB改變位元線BLT 0-BLT n-1、BLB 0-BLB n-1的電位，達到對被選擇之記憶體單元200進行寫入操作的目的。
需注意的是，上述的記憶體系統100僅為一範例。於其他實施例中，可在不影響記憶體系統100的運作下視需求而增減電路元件。舉例而言，於一實施例中，記憶體系統100可不包含寫入位元線WBLT、WBLB，進而不需設置寫入位元線預充電路130，使記憶體寫入裝置300得以直接改變位元線BLT 0-BLT n-1、BLB 0-BLB n-1的電位。然而在這樣的情形下，則必須對應不同行的記憶體單元200各設置一個記憶體寫入裝置300，而無法如圖1所示由n行記憶體單元200共用一個記憶體寫入裝置300。
如圖2所示，記憶體單元200包含儲存電晶體PU0、PU1、PD0、PD1及開關電晶體PG0及PG1。
儲存電晶體PU0、PU1的源極電性耦接於電壓源VDD，儲存電晶體PD0、PD1的源極電性耦接於接地電位GND。儲存電晶體PU0、PD0的汲極以及儲存電晶體PU1、PD1的閘極相電性耦接於節點N0，儲存電晶體PU1、PD1的汲極及儲存電晶體PU0、PD0的閘極相電性耦接於節點N1。
開關電晶體PG0的兩個源/汲極電性耦接於節點N0以及位元線（例如位元線BLT 0）。開關電晶體PG1的兩個源/汲極電性耦接於節點N1以及位元線（例如位元線BLB 0）。開關電晶體PG0、PG1的閘極電性耦接於字元線WL。
因此，當字元線WL選擇此記憶體單元200時，使開關電晶體PG0、PG1導通。當位元線BLT 0為高電位時且位元線BLB 0為低電位時，使儲存電晶體PU0、PD1關閉，並使儲存電晶體PU1、PD0導通。節點N0被拉至高電位，節點N1拉至低電位，並在字元線WL使開關電晶體PG0、PG1關閉後，讓記憶體單元200儲存第一狀態。相對的，當位元線BLT 0為低電位時且位元線BLB 0為高電位時，節點N0被拉至低電位，節點N1拉至高電位，讓記憶體單元200儲存第二狀態。在不同的實施例中，第一及第二狀態其中一者為高態，另一者為低態。
請參照圖3。圖3為本發明一實施例中，記憶體寫入裝置300的電路圖。記憶體寫入裝置300包含：耦合電容CSC、電荷分享電路310、寫入驅動電路320、充電電路330及負電壓耦合電路340。
耦合電容CSC具有第一端NCC及第二端NBLG。
電荷分享電路310包含：電荷分享控制電路ND0、ND1及電荷分享開關MP0、MP1。於一實施例中，電荷分享控制電路ND0、ND1分別為非及邏輯閘（NAND），電荷分享開關MP0、MP1分別為P型金氧半電晶體。
電荷分享控制電路ND0、ND1分別接收位元線控制訊號DIT、DIB，且同時透過反閘IN2接收驅動控制訊號WCCE。電荷分享開關MP0、MP1分別受電荷分享控制電路ND0、ND1的邏輯運算結果控制而導通或關閉。
寫入驅動電路320包含：寫入驅動控制電路AN0、AN1以及寫入驅動開關MN0、MN1。於一實施例中，寫入驅動控制電路AN0、AN1分別為及邏輯閘（AND），寫入驅動開關MN0、MN1分別為N型金氧半電晶體。
寫入驅動控制電路AN0、AN1分別接收位元線控制訊號DIT、DIB，且同時接收驅動控制訊號WCCE。寫入驅動開關MN0、MN1分別受寫入驅動控制電路AN0、AN1的邏輯運算結果控制而導通或關閉。
電荷分享開關MP0及寫入驅動開關MN0共同電性耦接於寫入位元線WBLB。電荷分享開關MP1及寫入驅動開關MN1共同電性耦接於寫入位元線WBLT。
充電電路330包含：充電開關MPL及控制邏輯電路OR0。充電開關MPL設置於電壓源VDD及耦合電容CSC之第一端NCC之間。控制邏輯電路OR0接收耦合控制訊號WAE，並透過反閘IN2接收驅動控制訊號WCCE。充電開關MPL受控制邏輯電路OR0的邏輯運算結果控制而導通或關閉。
負電壓耦合電路340包含：負電壓耦合開關MND及負電壓耦合開關MNU。負電壓耦合開關MND透過反閘IN0接收耦合控制訊號WAE。負電壓耦合開關MNU透過反閘IN0以及IN1接收耦合控制訊號WAE。
請同時參照圖4。圖4為本發明一實施例中，記憶體寫入裝置300中各控制訊號在時間區間TI1-TI7中的波形圖。以下將搭配圖3及圖4，對記憶體寫入裝置300的運作進行更詳細的說明。
如圖4所示，時間區間TI2-TI6為寫入週期。在寫入週期前的時間區間TI1，由位元線預充電路120及寫入位元線預充電路130先對所選的位元線，例如位元線BLT 0、BLB 0以及寫入位元線WBLT、WBLB預先充電至高電位。
進入寫入週期後，於時間區間TI2所對應的寫入準備區段，位元線預充電路120及寫入位元線預充電路130關閉使上述的位元線浮接（floating）。字元線WL以及Y軸多工器電路110則分別對欲進行寫入的記憶體單元200進行選擇。以Y軸多工器電路110為例，其可由例如，但不限於Y軸多工選擇訊號YLS 0選擇第1行的記憶體單元200。
於時間區間TI3所對應的電荷分享區段，電荷分享電路310使耦合電容CSC之第一端NCC與其中之一寫入位元線電性耦接，以接收該寫入位元線以及其對應的位元線上之電荷進行充電。
更詳細地說，自電荷分享區段起，第一及第二電荷分享控制電路ND0、ND1分別接收互為反相的位元線控制訊號DIT、DIB，同時透過反閘IN2接收驅動控制訊號WCCE。於一實施例中，圖4以實線繪示的位元線控制訊號DIT為高電位，以虛線繪示的位元線控制訊號DIB為低電位。驅動控制訊號WCCE則在電荷分享區段尚為低電位。
此時，電荷分享控制電路ND0根據高電位的位元線控制訊號DIT及由低電位的驅動控制訊號WCCE經由反閘IN2反相後產生的高電位，而產生低電位的邏輯運算結果，使電荷分享開關MP0致能（enable）而電性耦接耦合電容CSC之第一端NCC及寫入位元線WBLB。位元線BLB 0與寫入位元線WBLB上的寄生電容的電荷，因電荷分享開始流入電容CSC之第一端NCC，寫入位元線WBLB及對應的位元線BLB 0的電位由原本預先充電的高電位降低，而第一端NCC的電位則升高。其中，寫入位元線WBLB以及對應的位元線BLB 0的電位在圖4中，是以虛線繪示。
電荷分享控制電路ND1根據低電位的位元線控制訊號DIB及由低電位的驅動控制訊號WCCE經由反閘IN2反相後產生的高電位，而產生高電位的邏輯運算結果，使電荷分享開關MP1抑能（disable）以使寫入位元線WBLT浮接。因此，寫入位元線WBLT及對應的位元線BLT 0的電位將維持高電位。其中，寫入位元線WBLT及對應的位元線BLT 0的電位在圖4中，是以實線繪示。
同時，寫入驅動控制電路AN0、AN1根據低電位的驅動控制訊號WCCE及分別為高電位及低電位的位元線控制訊號DIT、DIB，產生低電位的邏輯運算結果，並抑能寫入驅動開關MN0、MN1。
於時間區間TI4所對應的寫入驅動區段起，寫入驅動電路320將其中之一寫入位元線以及耦合電容CSC之第二端NBLG電性耦接。
更詳細地說，自寫入驅動區段起，驅動控制訊號WCCE轉為高電位。
此時，電荷分享控制電路ND0、ND1根據由高電位的驅動控制訊號WCCE經由反閘IN2反相後產生的低電位，以及分別為高電位及低電位的位元線控制訊號DIT、DIB，產生高電位的邏輯運算結果，並抑能電荷分享開關MP0、MP1。
同時，寫入驅動控制電路AN0將根據高電位的位元線控制訊號DIT以及由高電位的驅動控制訊號WCCE，而產生高電位的邏輯運算結果，使寫入驅動開關MN0致能而電性耦接耦合電容CSC之第二端NBLG及寫入位元線WBLB。寫入驅動控制電路AN1根據低電位的位元線控制訊號DIB及高電位的驅動控制訊號WCCE，而產生低電位的邏輯運算結果，使寫入驅動開關MN1抑能以使寫入位元線WBLT浮接。
進一步地，負電壓耦合電路340在寫入驅動區段使耦合電容CSC之第二端NBLG電性耦接於接地電位GND。
更詳細地說，在時間區間TI1-TI4中，耦合控制訊號WAE均為低電位。
此時，負電壓耦合開關MND透過反閘IN0接收耦合控制訊號WAE，以實際接收到高電位而致能，將耦合電容CSC之第二端NBLG電性耦接於接地電位GND。因此，寫入位元線WBLB及對應的位元線BLB 0的電位降低至接地電位GND（0伏特）。負電壓耦合開關MNU透過反閘IN0以及IN1接收耦合控制訊號WAE，以實際接收到低電位而抑能。
再進一步地，充電電路330僅在寫入驅動區段使電壓源VDD與耦合電容CSC之第一端NCC電性耦接，以使電壓源VDD對耦合電容CSC充電。
此時，控制邏輯電路OR0接收低電位的耦合控制訊號WAE，並透過反閘IN2接收高電位的驅動控制訊號WCCE，實際上接收低電位，以產生低電位的邏輯運算結果。充電開關MPL受低電位的邏輯運算結果控制而導通，進而使電壓源VDD透過第一端NCC對耦合電容CSC充電。第一端NCC的電位升高至電壓源VDD的準位。
於時間區間TI5所對應的負電壓產生區段中，負電壓耦合電路340僅在負電壓產生區段使耦合電容CSC之第一端NCC電性耦接於接地電位GND，使耦合電容CSC由第二端NBLG透過寫入驅動電路320耦合負電壓至其中之一寫入位元線，以對記憶體單元200進行寫入操作。
更詳細地說，在時間區間TI5中，耦合控制訊號WAE將轉態為高電位。
此時，負電壓耦合開關MND透過反閘IN0接收耦合控制訊號WAE，以實際接收到低電位而抑能。負電壓耦合開關MNU透過反閘IN0以及IN1接收耦合控制訊號WAE，以實際接收到高電位而致能，將耦合電容CSC之第一端CSC電性耦接於接地電位GND。耦合電容CSC為使兩端的電壓平衡，在第二端NBLG產生負電壓，透過寫入驅動電路320的寫入驅動開關MN0耦合至寫入位元線WBLB。第二端NBLG、寫入位元線WBLB以及對應的位元線BLB 0的電位將均被拉致負電壓。於一數值範例中，該負電壓為-400毫伏特。然而，耦合電容CSC實際上產生的負電壓將視其電容大小以及充電量而定。
進一步地，充電電路330將由於控制邏輯電路OR0接收高電位的耦合控制訊號WAE，並透過反閘IN2接收高電位的驅動控制訊號WCCE，實際上接收低電位，以產生高電位的邏輯運算結果，抑能充電開關MPL，停止電壓源VDD的充電行為。
須注意的是，另一方面，寫入位元線WBLT則始終因為電荷分享開關MP1以及寫入驅動開關MN1的抑能而浮接，維持預先充電後的高電位。
在這樣的狀況下，以第1行的記憶體單元200為例，具有較一般接地電位還低的低電位的寫入位元線WBLB及具有高電位的寫入位元線WBLT，使記憶體單元200對應的位元線BLT 0及BLB 0分別為高電位及較一般接地電位還低的低電位，使圖2的儲存電晶體PU0、PD1導通，並使儲存電晶體PU1、PD0關閉。節點N0將被拉至高電位，節點N1則拉至較一般接地電位還低的低電位。
因此，即使開關電晶體PG1的電流汲取能力不如儲存電晶體PU1的電流供應能力，節點N1仍能確保在夠低的電位，進而確保儲存電晶體PU0的電流供應能力，讓節點N0也能確保在夠高的電位。記憶體單元200將更能正確的儲存第一狀態。
需注意的是，上述實施例是使位元線控制訊號DIT、DIB分別為高電位及低電位來操作記憶體單元200寫入並儲存第一狀態為範例。於另一實施例中，亦可使位元線控制訊號DIT、DIB分別為低電位及高電位，藉由相同的程序操作記憶體單元200寫入並儲存第二狀態。詳細的程序將不在此贅述。
於一實施例中，於時間區間TI6所對應的週期收尾區段中，位元線控制訊號DIT、DIB、驅動控制訊號WCCE、耦合控制訊號WAE將均回復至低電位，並在時間區間TI7結束寫入週期。
因此，本發明的記憶體寫入裝置300可藉由電荷分享電路310的設置，利用位元線上的寄生電容在預先充電時所儲存的電荷，先對耦合電容CSC進行充電，再由充電電路330接續將耦合電容CSC充電，並根據充電的結果產生負電壓，確保記憶體單元200可正確的儲存邏輯狀態。記憶體寫入裝置300可大幅降低對耦合電容CSC充電所需的耗電。此外，圖3中以金氧半電晶體實現的電荷分享開關MP0、MP1以及寫入驅動開關MN0、MN1，也可以傳輸閘（transmission gate）實現。其作動方式實際上與以金氧半電晶體實現的方式相同。因此不再就詳細運作過程贅述。
請參照圖5。圖5為本發明一實施例中，記憶體寫入裝置500的電路圖。
類似於圖3的記憶體寫入裝置300，圖5的記憶體寫入裝置500包含：耦合電容CSC、電荷分享電路510、寫入驅動電路520、充電電路330及負電壓耦合電路340。其中，耦合電容CSC、充電電路330以及負電壓耦合電路340與圖3的對應元件相同，故不再贅述。
於本實施例中，電荷分享電路510包含：電荷分享控制電路MPC及電荷分享開關MP0、MP1。寫入驅動電路520包含：寫入驅動控制電路MNW及寫入驅動開關MN0、MN1。
電荷分享控制電路MPC及寫入驅動控制電路MNW分別接收驅動控制訊號WCCE，並受驅動控制訊號WCCE的控制而導通或關閉。
電荷分享開關MP0及寫入驅動開關MN0電性耦接於寫入位元線WBLB，電荷分享開關MP1及寫入驅動開關MN1電性耦接於寫入位元線WBLT。電荷分享開關MP0接收反相的位元線控制訊號DIT，寫入驅動開關MN0接收位元線控制訊號DIT。電荷分享開關MP1接收反相的位元線控制訊號DIB，寫入驅動開關MN1接收位元線控制訊號DIB。
在前述對應時間區間TI3的電荷分享區段中，電荷分享控制電路MPC根據低電位的驅動控制訊號WCCE致能，且電荷分享開關MP0根據高電位的位元線控制訊號DIT致能，使寫入位元線WBLB透過電荷分享開關MP0及電荷分享控制電路MPC電性耦接耦合電容CSC之第一端NCC。電荷分享開關MP1根據低電位的位元線控制訊號DIB抑能，使寫入位元線WBLT浮接。寫入驅動控制電路MNW根據低電位的驅動控制訊號WCCE抑能。
在前述對應時間區間TI4的寫入驅動區段中，電荷分享控制電路MPC根據反相後為高電位的驅動控制訊號WCCE抑能。寫入驅動控制電路MNW根據高電位的驅動控制訊號WCCE致能，且寫入驅動開關MN0根據位元線控制訊號DIT致能，使寫入位元線WBLB透過寫入驅動開關MN0及寫入驅動控制電路MNW電性耦接耦合電容CSC之第二端NBLG。寫入驅動開關MN1根據低電位的位元線控制訊號DIB抑能，使寫入位元線WBLT浮接。
因此，記憶體寫入裝置500提供另一種電路配置方式，達到相同運作功效。
請參照圖6。圖6為本發明一實施例中，記憶體寫入裝置600的電路圖。
類似於圖5的記憶體寫入裝置500，圖6的記憶體寫入裝置600包含：耦合電容CSC、電荷分享電路610、寫入驅動電路620、充電電路330及負電壓耦合電路340。其中，耦合電容CSC、充電電路330及負電壓耦合電路340與圖5的對應元件相同，故不再贅述。
於本實施例中，電荷分享電路610包含：電荷分享控制電路MPC及傳輸閘TM0、TM1。寫入驅動電路520包含：寫入驅動控制電路MNW及傳輸閘TM0、TM1。
電荷分享控制電路MPC及寫入驅動控制電路MNW分別接收驅動控制訊號WCCE，並受驅動控制訊號WCCE的控制而導通或關閉。
傳輸閘TM0電性耦接於寫入位元線WBLB，並接收位元線控制訊號DIT。傳輸閘TM1電性耦接於寫入位元線WBLT，並接收位元線控制訊號DIB。傳輸閘TM0、TM1更透過連接路徑PATH互相電性耦接。
在前述對應時間區間TI3的電荷分享區段中，電荷分享控制電路MPC根據低電位的驅動控制訊號WCCE致能，且傳輸閘TM0根據高電位的位元線控制訊號DIT致能，使寫入位元線WBLB透過傳輸閘TM0及電荷分享控制電路MPC電性耦接耦合電容CSC之第一端NCC。傳輸閘TM1根據低電位的位元線控制訊號DIB抑能，使寫入位元線WBLT浮接。寫入驅動控制電路MNW根據低電位的驅動控制訊號WCCE抑能。
在前述對應時間區間TI4的寫入驅動區段中，電荷分享控制電路MPC根據反相後為高電位的驅動控制訊號WCCE抑能。寫入驅動控制電路MNW根據高電位的驅動控制訊號WCCE致能，且傳輸閘TM0根據高電位的位元線控制訊號DIT致能，使寫入位元線WBLB透過傳輸閘TM0、連接路徑PATH及寫入驅動控制電路MNW電性耦接耦合電容CSC之第二端NBLG，傳輸閘TM1根據低電位的位元線控制訊號DIB抑能，使寫入位元線WBLT浮接。
因此，記憶體寫入裝置600提供另一種電路配置方式，達到相同運作功效。
請參照圖7。圖7為本發明一實施例中，一種記憶體寫入方法700的流程圖。
除前述裝置外，本發明另揭露一種記憶體寫入方法700，應用於例如，但不限於圖3、圖5、圖6的記憶體寫入裝置300、500、600中。記憶體寫入方法700之一實施例如圖7所示，包含下列步驟：
S710：使電荷分享電路310於寫入週期之電荷分享區段中，使耦合電容CSC之第一端NCC與二位元線之第一位元線（例如寫入位元線WBLB對應的位元線BLB）電性耦接，以接收第一位元線上之電荷進行充電。
S720：使寫入驅動電路320自寫入週期中，電荷分享區段後之寫入驅動區段起將第一位元線以及耦合電容CSC之第二端NBLG電性耦接。
S730：使充電電路330在寫入驅動區段使電壓源VDD與耦合電容CSC之第一端NCC電性耦接，以使電壓源VDD對耦合電容CSC充電。
S740：使負電壓耦合電路340在寫入週期中，寫入驅動區段後之負電壓產生區段前使耦合電容CSC之第二端NBLG電性耦接於接地電位GND，並在負電壓產生區段使耦合電容CSC之第一端NCC電性耦接於接地電位VDD，進而使耦合電容CSC由第二端NBLG透過寫入驅動電路320耦合負電壓至第一位元線，以對記憶體單元220進行寫入操作。
需注意的是，上述的實施方式僅為一範例。於其他實施例中，本領域的通常知識者當可在不違背本發明的精神下進行更動。
綜合上述，本發明中的記憶體寫入裝置及方法可在大幅降低對耦合電容充電的功耗的狀況下，確保記憶體單元正確的儲存邏輯狀態。
雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
100:記憶體系統 110:Y軸多工器電路 120:位元線預充電路 130:寫入位元線預充電路 200:記憶體單元 300、500、600:記憶體寫入裝置 310、510、610:電荷分享電路 320、520、620:寫入驅動電路 330:充電電路 340:負電壓耦合電路 700:記憶體寫入方法 S710~S740:步驟 AN0、AN1:寫入驅動控制電路 BLT 0-BLT n-1、BLB 0-BLB n-1:位元線 CSC:耦合電容 DIB、DIT:位元線控制訊號 GND:接地電位 IN0、IN1、IN2:反閘 MN0、MN1:寫入驅動開關 MND、MNU:負電壓耦合開關 MNW:寫入驅動控制電路 MP0、MP1:電荷分享開關 MPC:電荷分享控制電路 MPL:充電開關 N0、N1:節點 NBLG:第二端 NCC:第一端 ND0、ND1:電荷分享控制電路 OR0:控制邏輯電路 PATH:連接路徑 PG0、PG1:開關電晶體 PU0、PU1、PD0、PD1:儲存電晶體 T0、T1:電荷分享開關 T2、T3:寫入驅動開關 TI1-TI7:時間區間 TM0、TM1:傳輸閘 VDD:電壓源 WBLT、WBLB:寫入位元線 WCCE:接收驅動控制訊號 WL:字元線 YLS 0-YLS n-1:Y軸多工選擇訊號
［圖1］顯示本發明之一實施例中，一種記憶體系統的電路圖； ［圖2］顯示本發明之一實施例中，圖1的記憶體系統所包含的記憶體單元的電路圖； ［圖3］顯示本發明之一實施例中，一種記憶體寫入裝置的電路圖； ［圖4］顯示本發明之一實施例中，記憶體寫入裝置中各控制訊號在時間區間中的波形圖； ［圖5］顯示本發明之一實施例中，一種記憶體寫入裝置的電路圖； ［圖6］顯示本發明之一實施例中，一種記憶體寫入裝置的電路圖；以及 ［圖7］顯示本發明之一實施例中，一種記憶體寫入方法的流程圖。
300:記憶體寫入裝置
310:電荷分享電路
320:寫入驅動電路
330:充電電路
340:負電壓耦合電路
AN0、AN1:寫入驅動控制電路
CSC:耦合電容
DIB、DIT:位元線控制訊號
GND:接地電位
IN0、IN1、IN2:反閘
MN0、MN1:寫入驅動開關
MND、MNU:負電壓耦合開關
MP0、MP1:電荷分享開關
MPL:充電開關
NBLG:第二端
NCC:第一端
ND0、ND1:電荷分享控制電路
OR0:控制邏輯電路
VDD:電壓源
WBLT、WBLB:寫入位元線
WCCE:接收驅動控制訊號
WL:字元線

Claims (10)

  1. 一種記憶體寫入裝置，配置以對被選擇之一記憶體單元進行一寫入操作，該記憶體單元電性耦接於二位元線，該記憶體寫入裝置包含：一耦合電容，具有一第一端以及一第二端；一電荷分享(charge-sharing)電路，配置以於一寫入週期之一電荷分享區段中，使該耦合電容之該第一端與該二位元線之一第一位元線電性耦接，以接收該第一位元線上之電荷進行充電；一寫入驅動電路，配置以自該寫入週期中，該電荷分享區段後之一寫入驅動區段起將該第一位元線以及該耦合電容之該第二端電性耦接；一充電電路，配置以在該寫入驅動區段使一電壓源與該耦合電容之該第一端電性耦接，以使該電壓源對該耦合電容充電；以及一負電壓耦合電路，配置以在該寫入週期中之一負電壓產生區段之前均使該耦合電容之該第二端電性耦接於一接地電位，其中該負電壓產生區段位於該寫入驅動區段之後，並在該負電壓產生區段使該耦合電容之該第一端電性耦接於該接地電位，進而使該耦合電容由該第二端透過該寫入驅動電路耦合一負電壓至該第一位元線，以對該記憶體單元進行該寫入操作。
  2. 如申請專利範圍第1項所述之記憶體寫入裝置，其中該電荷分享電路以及該寫入驅動電路更配置以於該寫入週期中使該二位元線之一第二位元線浮接以維持一高電位，以對該記憶體單元進行該寫入操作。
  3. 如申請專利範圍第2項所述之記憶體寫入裝置，其中該電荷分享電路更包含一第一及一第二電荷分享控制電路以及一第一及一第二電荷分享開 關，該寫入驅動電路包含一第一及一第二寫入驅動控制電路以及一第一及一第二寫入驅動開關，該第一電荷分享控制電路以及該第一寫入驅動控制電路自該電荷分享區段起接收一第一位元線控制訊號，該第二電荷分享控制電路以及該第二寫入驅動控制電路自該電荷分享區段起接收與該第一位元線控制訊號反相之一第二位元線控制訊號；在該電荷分享區段中：該第一電荷分享控制電路根據一驅動控制訊號以及該第一位元線控制訊號致能該第一電荷分享開關以導通而電性耦接該耦合電容之該第一端以及該第一位元線，該第二電荷分享控制電路根據該驅動控制訊號以及該第二位元線控制訊號抑能該第二電荷分享開關以使該第二位元線浮接；以及該第一及該第二寫入驅動控制電路根據該驅動控制訊號以及該第一及該第二位元線控制訊號抑能該第一及該第二寫入驅動開關；在該寫入驅動區段中：該第一及該第二電荷分享控制電路根據反相之該驅動控制訊號以及該第一及該第二位元線控制訊號抑能該第一及該第二電荷分享開關；該第一寫入驅動控制電路根據反相之該驅動控制訊號以及該第一位元線控制訊號致能該第一寫入驅動開關以導通而電性耦接該耦合電容之該第二端以及該第一位元線，該第二寫入驅動控制電路根據反相之該驅動控制訊號以及該第二位元線控制訊號抑能該第二寫入驅動開關，以使該第二位元線浮接。
  4. 如申請專利範圍第3項所述之記憶體寫入裝置，其中該第一及該第二電荷分享控制電路以及該第一及該第二寫入驅動控制電路分別為一邏輯閘， 該第一及該第二電荷分享開關以及該第一及該第二寫入驅動開關分別為一金氧半電晶體或一傳輸閘。
  5. 如申請專利範圍第2項所述之記憶體寫入裝置，其中該電荷分享電路更包含一電荷分享控制電路以及一第一及一第二電荷分享開關，該寫入驅動電路包含一寫入驅動控制電路以及一第一及一第二寫入驅動開關，該第一電荷分享開關以及該第一寫入驅動開關電性耦接於該第一位元線，並自該電荷分享區段起接收一第一位元線控制訊號，該第二電荷分享開關以及該第二寫入驅動開關電性耦接於該第二位元線，並自該電荷分享區段起接收與該第一位元線控制訊號反相之一第二位元線控制訊號；在該電荷分享區段中：該電荷分享控制電路根據一驅動控制訊號致能，且該第一電荷分享開關根據該第一位元線控制訊號致能，以使該第一位元線透過該第一電荷分享開關以及該電荷分享控制電路電性耦接該耦合電容之該第一端，該第二電荷分享開關根據該第二位元線控制訊號抑能，以使該第二位元線浮接；以及該寫入驅動控制電路根據該驅動控制訊號抑能；在該寫入驅動區段中：該電荷分享控制電路根據反相之該驅動控制訊號抑能；以及該寫入驅動控制電路根據反相之該驅動控制訊號致能，且該第一寫入驅動開關根據該第一位元線控制訊號致能，以使該第一位元線透過該第一寫入驅動開關以及該寫入驅動控制電路電性耦接該耦合電容之該第二端，該第二寫入驅動開關根據該第二位元線控制訊號抑能，以使該第二位元線浮接。
  6. 如申請專利範圍第2項所述之記憶體寫入裝置，其中該電荷分享電路更包含一電荷分享控制電路以及一第一及一第二傳輸閘，該寫入驅動電路包含一寫入驅動控制電路以及該第一及該第二傳輸閘，該第一傳輸閘電性耦接於該第一位元線，並自該電荷分享區段起接收一第一位元線控制訊號，該第二傳輸閘電性耦接於該第二位元線，並自該電荷分享區段起接收與該第一位元線控制訊號反相之一第二位元線控制訊號，該第一傳輸閘以及該第二傳輸閘更透過一連接路徑互相電性耦接；在該電荷分享區段中：該電荷分享控制電路根據一驅動控制訊號致能，且該第一傳輸閘根據該第一位元線控制訊號致能，以使該第一位元線透過該第一傳輸閘以及該電荷分享控制電路電性耦接該耦合電容之該第一端，該第二傳輸閘根據該第二位元線控制訊號抑能，以使該第二位元線浮接；以及該寫入驅動控制電路根據該驅動控制訊號抑能；在該寫入驅動區段中：該電荷分享控制電路根據反相之該驅動控制訊號抑能；以及該寫入驅動控制電路根據反相之該驅動控制訊號致能，且該第一傳輸閘根據該第一位元線控制訊號致能，以使該第一位元線透過該第一傳輸閘、該連接路徑以及該寫入驅動控制電路電性耦接該耦合電容之該第二端，該第二傳輸閘根據該第二位元線控制訊號抑能，以使該第二位元線浮接。
  7. 如申請專利範圍第1項所述之記憶體寫入裝置，其中該充電電路包含： 一充電開關，設置於該電壓源以及該耦合電容之該第一端之間；以及一控制邏輯電路；其中在該寫入驅動區段前，該控制邏輯電路配置以根據一驅動控制訊號以及一耦合控制訊號使該充電開關抑能；在該寫入驅動區段中，該控制邏輯電路配置以根據反相之該驅動控制訊號以及該耦合控制訊號，使該充電開關致能而使該電壓源與該耦合電容之該第一端電性耦接，以使該電壓源對該耦合電容充電；在該負電壓產生區段中，該控制邏輯電路配置以根據反相之該驅動控制訊號以及反相之該耦合控制訊號，以使該充電開關抑能。
  8. 如申請專利範圍第7項所述之記憶體寫入裝置，其中該負電壓耦合電路包含：一第一負電壓耦合開關，配置以在該負電壓產生區段前接收反相之該耦合控制訊號而致能，使該耦合電容之該第二端電性耦接至該接地電位，以及在該負電壓產生區段中接收該耦合控制訊號而抑能；以及一第二負電壓耦合開關，配置以在該負電壓產生區段前接收之該耦合控制訊號而抑能，以及在該負電壓產生區段中接收反相之該耦合控制訊號而致能以使該耦合電容之該第一端電性耦接至該接地電位。
  9. 如申請專利範圍第1項所述之記憶體寫入裝置，其中該二位元線於該寫入週期前之一預充週期藉由一預充電路充電至一高電位，並於該寫入週期中，該電荷分享區段前之一寫入準備區段中藉由該預充電路之關閉而浮接。
  10. 一種記憶體寫入方法，應用於一記憶體寫入裝置中，該記憶體寫入裝置配置以對被選擇之一記憶體單元進行一寫入操作，該記憶體單元電性耦接於二位元線，該記憶體寫入方法包含：使一電荷分享電路於一寫入週期之一電荷分享區段中，使一耦合電容之一第一端與該二位元線之一第一位元線電性耦接，以接收該第一位元線上之電荷進行充電；使一寫入驅動電路自該寫入週期中，該電荷分享區段後之一寫入驅動區段起將該第一位元線以及該耦合電容之一第二端電性耦接；使一充電電路在該寫入驅動區段使一電壓源與該耦合電容之該第一端電性耦接，以使該電壓源對該耦合電容充電；以及使一負電壓耦合電路在該寫入週期中之一負電壓產生區段之前均使該耦合電容之該第二端電性耦接於一接地電位，其中該負電壓產生區段位於該寫入驅動區段之後，並在該負電壓產生區段使該耦合電容之該第一端電性耦接於該接地電位，進而使該耦合電容由該第二端透過該寫入驅動電路耦合一負電壓至該第一位元線，以對該記憶體單元進行該寫入操作。
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