JP3192106B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP3192106B2 JP3192106B2 JP03738797A JP3738797A JP3192106B2 JP 3192106 B2 JP3192106 B2 JP 3192106B2 JP 03738797 A JP03738797 A JP 03738797A JP 3738797 A JP3738797 A JP 3738797A JP 3192106 B2 JP3192106 B2 JP 3192106B2
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Description
【０００１】
【産業上の利用分野】本発明は微細ＭＯＳトランジスタ
で構成された半導体集積回路に係り、特に高速・低電力
動作に適した回路に関する。
で構成された半導体集積回路に係り、特に高速・低電力
動作に適した回路に関する。
【０００２】
【従来の技術】１９８９ インターナショナル シンポ
ジウム オン ブイ・エル・エス・アイ テクノロジ
ー，システムズ アンド アプリケーションズ、プロシ
ーディングズ オブ テクニカル ペーパーズ（１９８
９年５月）第１８８頁から第１９２頁（１９８９ Ｉｎ
ｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ
ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ， Ｓｙｓｔｅｍｓ
ａｎｄ Ａｐｐｌｉｃａｔｉｏｎｓ， Ｐｒｏｃｅｅｄ
ｉｎｇｓ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，
ｐｐ．１８８−１９２ （Ｍａｙ １９８９））に述
べられているように、ＭＯＳトランジスタが微細化され
るにつれてその耐圧が低下するために、その動作電圧を
低くせざるを得ない。
ジウム オン ブイ・エル・エス・アイ テクノロジ
ー，システムズ アンド アプリケーションズ、プロシ
ーディングズ オブ テクニカル ペーパーズ（１９８
９年５月）第１８８頁から第１９２頁（１９８９ Ｉｎ
ｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ
ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ， Ｓｙｓｔｅｍｓ
ａｎｄ Ａｐｐｌｉｃａｔｉｏｎｓ， Ｐｒｏｃｅｅｄ
ｉｎｇｓ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，
ｐｐ．１８８−１９２ （Ｍａｙ １９８９））に述
べられているように、ＭＯＳトランジスタが微細化され
るにつれてその耐圧が低下するために、その動作電圧を
低くせざるを得ない。
【０００３】この場合に、高速動作を維持するために
は、動作電圧の低下に見合ってＭＯＳトランジスタのし
きい電圧（ＶＴ）も低下させる必要がある。これは、動
作速度は、ＭＯＳトランジスタの実効ゲート電圧、すな
わち動作電圧からＶＴを差し引いた値で支配され、この
値が大きいほど高速だからである。
は、動作電圧の低下に見合ってＭＯＳトランジスタのし
きい電圧（ＶＴ）も低下させる必要がある。これは、動
作速度は、ＭＯＳトランジスタの実効ゲート電圧、すな
わち動作電圧からＶＴを差し引いた値で支配され、この
値が大きいほど高速だからである。
【０００４】例えば、実効チャネル長が０．１５μｍ以
下、チップ内部の標準的動作電圧が１Ｖ、昇圧されたワ
ード線の電圧が１．７５Ｖ程度と予想される１６ギガビ
ットＤＲＡＭでは、トランジスタのＶＴ（チャネル幅μ
ｍ，ドレイン電流１０ｎＡで定義、接合温度２５℃の標
準条件、簡単のためにＰＭＯＳトランジスタのＶＴは符
号を反転させて示す）は−０．０４Ｖともなる。
下、チップ内部の標準的動作電圧が１Ｖ、昇圧されたワ
ード線の電圧が１．７５Ｖ程度と予想される１６ギガビ
ットＤＲＡＭでは、トランジスタのＶＴ（チャネル幅μ
ｍ，ドレイン電流１０ｎＡで定義、接合温度２５℃の標
準条件、簡単のためにＰＭＯＳトランジスタのＶＴは符
号を反転させて示す）は−０．０４Ｖともなる。
【０００５】しかし、動作電圧が２Ｖ程度以下になり、
ＶＴを０．４Ｖ程度以下にせざるを得なくなると、以下
に述べるように、ＭＯＳトランジスタのサブスレッショ
ルド特性（テーリング特性）によって、トランジスタを
完全にオフすることはもはやできなくなり、直流電流が
流れるという現象が生ずる。
ＶＴを０．４Ｖ程度以下にせざるを得なくなると、以下
に述べるように、ＭＯＳトランジスタのサブスレッショ
ルド特性（テーリング特性）によって、トランジスタを
完全にオフすることはもはやできなくなり、直流電流が
流れるという現象が生ずる。
【０００６】図６に示す従来のＣＭＯＳインバータにつ
いて説明する。理想的には、入力信号ＩＮが低レベル
（＝ＶＳＳ）の時はＮチャネルＭＯＳトランジスタＭＮ
がオフ、ＩＮが高レベル（＝ＶＣＣ）の時はＰチャネル
ＭＯＳトランジスタＭＰがオフになり、いずれにしても
出力電圧が確定した状態では電流が流れることはない。
しかし、ＭＯＳトランジスタのＶＴが低くなると、サブ
スレッショルド特性を無視することができなくなる。
いて説明する。理想的には、入力信号ＩＮが低レベル
（＝ＶＳＳ）の時はＮチャネルＭＯＳトランジスタＭＮ
がオフ、ＩＮが高レベル（＝ＶＣＣ）の時はＰチャネル
ＭＯＳトランジスタＭＰがオフになり、いずれにしても
出力電圧が確定した状態では電流が流れることはない。
しかし、ＭＯＳトランジスタのＶＴが低くなると、サブ
スレッショルド特性を無視することができなくなる。
【０００７】図７に示すように、サブスレッショルド領
域におけるドレイン電流ＩＤＳは、ゲート・ソース間電
圧ＶＧＳの指数関数に比例し、次式で表される。
域におけるドレイン電流ＩＤＳは、ゲート・ソース間電
圧ＶＧＳの指数関数に比例し、次式で表される。
【０００８】
【数１】
【０００９】ただし、ＷはＭＯＳトランジスタのチャネ
ル幅、Ｉ０、Ｗ０はＶＴを定義する際の電流値およびチ
ャネル幅、Ｓはテーリング係数（ＶＧＳ−ｌｏｇ ＩＤ
Ｓ特性の傾きの逆数）である。したがって、ＶＧＳ＝０
でもサブスレッショルド電流
ル幅、Ｉ０、Ｗ０はＶＴを定義する際の電流値およびチ
ャネル幅、Ｓはテーリング係数（ＶＧＳ−ｌｏｇ ＩＤ
Ｓ特性の傾きの逆数）である。したがって、ＶＧＳ＝０
でもサブスレッショルド電流
【００１０】
【数２】
【００１１】が流れる。図６のＣＭＯＳインバータでオ
フ状態のトランジスタはＶＧＳ＝０であるから、非動作
時において高電源電圧ＶＣＣから接地電位である低電源
電圧ＶＳＳに向かって上記の電流ＩＬが流れることにな
る。
フ状態のトランジスタはＶＧＳ＝０であるから、非動作
時において高電源電圧ＶＣＣから接地電位である低電源
電圧ＶＳＳに向かって上記の電流ＩＬが流れることにな
る。
【００１２】このサブスレッショルド電流は、図７に示
すように、しきい電圧をＶＴからＶＴ’に低下させる
と、ＩＬからＩＬ’に指数関数的に大きくなる。
すように、しきい電圧をＶＴからＶＴ’に低下させる
と、ＩＬからＩＬ’に指数関数的に大きくなる。
【００１３】数２の上式から明らかなように、サブスレ
ッショルド電流を低減するためには、ＶＴを大きくする
かＳを小さくすればよい。しかし、前者は実効ゲート電
圧の低下による速度の低下を招く。特に、耐圧の点から
微細化とともに動作電圧を低くしていくと、速度低下は
顕著になり、微細化の利点を生かせなくなるので好まし
くない。また後者は、室温動作を前提とする限り、次の
理由により困難である。
ッショルド電流を低減するためには、ＶＴを大きくする
かＳを小さくすればよい。しかし、前者は実効ゲート電
圧の低下による速度の低下を招く。特に、耐圧の点から
微細化とともに動作電圧を低くしていくと、速度低下は
顕著になり、微細化の利点を生かせなくなるので好まし
くない。また後者は、室温動作を前提とする限り、次の
理由により困難である。
【００１４】テーリング係数Ｓは、ゲート絶縁膜の容量
ＣＯＸとゲート下の空乏層の容量ＣＤにより、次のよう
に表される。
ＣＯＸとゲート下の空乏層の容量ＣＤにより、次のよう
に表される。
【００１５】
【数３】
【００１６】ここで、ｋはボルツマン定数、Ｔは絶対温
度、ｑは素電荷である。上式から明らかなように、ＣＯ
ＸおよびＣＤの如何にかからわずＳ≧ｋＴ ｌｎ １０
／ｑであり、室温では６０ｍＶ以下にすることは困難で
ある。
度、ｑは素電荷である。上式から明らかなように、ＣＯ
ＸおよびＣＤの如何にかからわずＳ≧ｋＴ ｌｎ １０
／ｑであり、室温では６０ｍＶ以下にすることは困難で
ある。
【００１７】
【発明が解決しようとする課題】以上述べた現象のため
に、多数のＭＯＳトランジスタで構成された半導体集積
回路の実質的な直流電流は著しく増大してしまう。特に
高温動作時には、ＶＴが低くＳが大きくなるため、この
問題はさらに深刻になる。低電圧動作・低電力化が重要
である今後のコンピュータ等のダウンサイジング時代に
おいては、あるいは携帯用機器に必須である電池動作の
時代においては、このサブスレッショルド電流の増大は
本質的な問題である。
に、多数のＭＯＳトランジスタで構成された半導体集積
回路の実質的な直流電流は著しく増大してしまう。特に
高温動作時には、ＶＴが低くＳが大きくなるため、この
問題はさらに深刻になる。低電圧動作・低電力化が重要
である今後のコンピュータ等のダウンサイジング時代に
おいては、あるいは携帯用機器に必須である電池動作の
時代においては、このサブスレッショルド電流の増大は
本質的な問題である。
【００１８】この問題を、代表的な半導体集積回路であ
るメモリを用いてさらに説明する。メモリＬＳＩ、例え
ばダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）では図８に示すように、メモリアレーＭＡ内の任意
のメモリセルＭＣを選択するために、行線（ワード線Ｗ
Ｌ）を選択・駆動するためのＸデコーダ（ＸＤＥＣ）と
ワードドライバ（ＷＤ）ならびに列線（データ線Ｄ）の
信号を増幅するセンスアンプ（ＳＡ）とセンスアンプを
駆動するセンスアンプ駆動回路（ＳＡＤ）および列線を
選択するＹデコーダ（ＹＤＥＣ）から構成される。さら
にこれらの回路を制御するための周辺回路（ＰＲ）が内
蔵されている。これらの回路の主要部は、動作時や待機
時あるいは電池バックアップ時などでの低消費電力化の
ために、上述のＣＭＯＳ論理回路を基本にした回路構成
になっている。しかし、トランジスタのしきい値電圧Ｖ
Ｔ（以下、簡単のためにＰＭＯＳトランジスタとＮＭＯ
Ｓトランジスタの絶対値は等しく、ＶＴと仮定する。）
が低下してくると、上述の理由で貫通電流が激増してく
る。特にデコーダとドライバあるいは周辺回路部でそれ
が顕著になる。これらを構成する回路数が圧倒的に多
く、しかも特殊な機能をもつためである。
るメモリを用いてさらに説明する。メモリＬＳＩ、例え
ばダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）では図８に示すように、メモリアレーＭＡ内の任意
のメモリセルＭＣを選択するために、行線（ワード線Ｗ
Ｌ）を選択・駆動するためのＸデコーダ（ＸＤＥＣ）と
ワードドライバ（ＷＤ）ならびに列線（データ線Ｄ）の
信号を増幅するセンスアンプ（ＳＡ）とセンスアンプを
駆動するセンスアンプ駆動回路（ＳＡＤ）および列線を
選択するＹデコーダ（ＹＤＥＣ）から構成される。さら
にこれらの回路を制御するための周辺回路（ＰＲ）が内
蔵されている。これらの回路の主要部は、動作時や待機
時あるいは電池バックアップ時などでの低消費電力化の
ために、上述のＣＭＯＳ論理回路を基本にした回路構成
になっている。しかし、トランジスタのしきい値電圧Ｖ
Ｔ（以下、簡単のためにＰＭＯＳトランジスタとＮＭＯ
Ｓトランジスタの絶対値は等しく、ＶＴと仮定する。）
が低下してくると、上述の理由で貫通電流が激増してく
る。特にデコーダとドライバあるいは周辺回路部でそれ
が顕著になる。これらを構成する回路数が圧倒的に多
く、しかも特殊な機能をもつためである。
【００１９】例えば、デコーダやドライバについてみる
と、アドレス信号によって多数の同じ形式の回路の中か
ら少数の特定の回路を選択し駆動する。ＶＴが十分大き
ければ、多数の非選択回路は完全にカットして、すなわ
ち貫通電流を実質的に零にしたまま、この選択・駆動が
なされる。一般にメモリの記憶容量が増加すると、この
デコーダやドライバの数は増えるが、非選択回路に貫通
電流が流れない限り、記憶容量が増大しても全体の電流
が増えることはない。しかし、これが可能なのはＶＴが
大きい場合だけで、上述のように低くなると貫通電流は
激増する。同様にチップ全体が非選択（待機状態）の場
合、従来はチップ内のほとんどの回路をオフにして、電
源電流を極力小さくできていたが、もはやこれは不可能
となる。この問題はメモリＬＳＩに限らず、メモリを内
蔵するＣＭＯＳ論理回路を基本にした全ての半導体集積
回路で共通である。
と、アドレス信号によって多数の同じ形式の回路の中か
ら少数の特定の回路を選択し駆動する。ＶＴが十分大き
ければ、多数の非選択回路は完全にカットして、すなわ
ち貫通電流を実質的に零にしたまま、この選択・駆動が
なされる。一般にメモリの記憶容量が増加すると、この
デコーダやドライバの数は増えるが、非選択回路に貫通
電流が流れない限り、記憶容量が増大しても全体の電流
が増えることはない。しかし、これが可能なのはＶＴが
大きい場合だけで、上述のように低くなると貫通電流は
激増する。同様にチップ全体が非選択（待機状態）の場
合、従来はチップ内のほとんどの回路をオフにして、電
源電流を極力小さくできていたが、もはやこれは不可能
となる。この問題はメモリＬＳＩに限らず、メモリを内
蔵するＣＭＯＳ論理回路を基本にした全ての半導体集積
回路で共通である。
【００２０】従って本発明の目的とするところは、ＭＯ
Ｓトランジスタを微細化しても高速・低電力の半導体集
積回路装置を提供すること、特にメモリあるいはメモリ
を内蔵する半導体集積回路装置において問題となるワー
ドドライバ，デコーダなどの貫通電流を低減することに
ある。
Ｓトランジスタを微細化しても高速・低電力の半導体集
積回路装置を提供すること、特にメモリあるいはメモリ
を内蔵する半導体集積回路装置において問題となるワー
ドドライバ，デコーダなどの貫通電流を低減することに
ある。
【００２１】なお、貫通電流に関する特許出願として
は、特開昭６０―１６７５２３号、特開平５―１０８１
９４号、特開平５―２１０９７６号、特開平６―２９８
３４号、特開平５―２６８０６５号、特開平５―２９１
９２９号、特開平５―３４７５５０号、特開平６―５３
４９６号、特開平６―１２０４３９、特開平６―２０３
５５８等がある。
は、特開昭６０―１６７５２３号、特開平５―１０８１
９４号、特開平５―２１０９７６号、特開平６―２９８
３４号、特開平５―２６８０６５号、特開平５―２９１
９２９号、特開平５―３４７５５０号、特開平６―５３
４９６号、特開平６―１２０４３９、特開平６―２０３
５５８等がある。
【００２２】
【課題を解決するための手段】上記目的を達成するため
に、多数の同種の回路から構成されており、所望の時間
帯には少数の回路だけが選択的に動作し、残りは非選択
状態を保つような半導体集積回路において、上記多数の
回路を少なくとも１個以上のブロックとし、該ブロック
に対応して給電線を設け、この給電線に選択的に所望の
動作電圧を与える。その選択機能は、アドレス信号、活
性時と待機時などの動作モードを指定する信号あるいは
活性時間帯内でのある特定時間帯を指定する信号、もし
くはそれらの組み合わせ信号により実現される。
に、多数の同種の回路から構成されており、所望の時間
帯には少数の回路だけが選択的に動作し、残りは非選択
状態を保つような半導体集積回路において、上記多数の
回路を少なくとも１個以上のブロックとし、該ブロック
に対応して給電線を設け、この給電線に選択的に所望の
動作電圧を与える。その選択機能は、アドレス信号、活
性時と待機時などの動作モードを指定する信号あるいは
活性時間帯内でのある特定時間帯を指定する信号、もし
くはそれらの組み合わせ信号により実現される。
【００２３】
【作用】トランジスタのしきい値電圧が低くても、非選
択回路に流れる貫通電流を最小化できる。
択回路に流れる貫通電流を最小化できる。
【００２４】
【実施例】まず、本発明をＤＲＡＭのワードドライバ
（図８中ＷＤ）に適用した例について説明する。ワード
線が選択され所要のワード電圧ＶＣＨがワード線に印加
された後の状態を例にとると、図９に示す従来の構成で
は、ＶＴが十分高くありさえすれば、すべてのＣＭＯＳ
ドライバには貫通電流が流れない。しかし、ＶＴが０．
４Ｖ程度以下と低くなると、ワードドライバに貫通電流
が流れるようになり、大容量化しワードドライバ数
（ｒ）が増加すると共にこの大きさは無視できなくな
る。この貫通電流の合計ＩＡは、
（図８中ＷＤ）に適用した例について説明する。ワード
線が選択され所要のワード電圧ＶＣＨがワード線に印加
された後の状態を例にとると、図９に示す従来の構成で
は、ＶＴが十分高くありさえすれば、すべてのＣＭＯＳ
ドライバには貫通電流が流れない。しかし、ＶＴが０．
４Ｖ程度以下と低くなると、ワードドライバに貫通電流
が流れるようになり、大容量化しワードドライバ数
（ｒ）が増加すると共にこの大きさは無視できなくな
る。この貫通電流の合計ＩＡは、
【００２５】
【数４】
【００２６】と表せる。ここで、図２に示すようにＶＴ
は電流値Ｉ０で定義したしきい値電圧、Ｓはテーリング
係数である。ワードドライバ電源ＶＣＨは通常、外部電
源をチップ内部で昇圧して供給されるので、電流駆動能
力には限界があり、ＩＡが大きくなると処理できなくな
る。
は電流値Ｉ０で定義したしきい値電圧、Ｓはテーリング
係数である。ワードドライバ電源ＶＣＨは通常、外部電
源をチップ内部で昇圧して供給されるので、電流駆動能
力には限界があり、ＩＡが大きくなると処理できなくな
る。
【００２７】これを解決する方法として、（１）ワード
ドライバの給電線に所要の電圧を所望の期間だけ印加す
る方法、（２）ワードドライバ群を複数のドライバから
なる多数のブロックに分けて、所要の電圧を選択したい
特定ブロックにのみ印加する方法、（３）両者を組み合
わせた方法、がある。
ドライバの給電線に所要の電圧を所望の期間だけ印加す
る方法、（２）ワードドライバ群を複数のドライバから
なる多数のブロックに分けて、所要の電圧を選択したい
特定ブロックにのみ印加する方法、（３）両者を組み合
わせた方法、がある。
【００２８】図１０は、ワードドライバの給電線に所要
の電圧を所望の期間だけ印加し、サブスレッショルド電
流が流れる時間を限定した実施例である。ドライバの論
理入力が確定した後にブロックの共通給電線に所要のワ
ード電圧を供給することに特長がある。図１１に示す動
作タイミングに従い、ワードドライバを構成するＰＭＯ
Ｓトランジスタの電圧関係に着目して、動作を説明す
る。ＮＭＯＳトランジスタとキャパシタ（蓄積容量）か
らなる周知のＤＲＡＭ用メモリセルの場合、非選択状態
のすべてのワード線の電圧はＶＳＳ（０Ｖ）でなければ
ならないために、選択しようとするワードドライバを含
む全てのワードドライバ内の該ＰＭＯＳトランジスタの
ゲート電圧はＶＣＨである。次に選択動作が始まると選
択ドライバ（＃１）のＰＭＯＳトランジスタのゲートＮ
Ｘ１だけが０Ｖとなる。このとき、その他のワードドラ
イバ（＃２〜＃ｒ）ではＶＣＨのままであり、これです
べてのワードドライバのＰＭＯＳトランジスタのゲート
電圧が確定する。今、ＰＭＯＳトランジスタのソースが
接続された共通給電線ＰＢの電圧を、上述したＰＭＯＳ
トランジスタのゲート電圧が確定する前までは、該ＰＭ
ＯＳトランジスタのサブスレッショルド電流が無視でき
る程度に、ＶＣＨよりも低いある電圧以下、極端な場合
には０Ｖに設定しておく。ここで、ある電圧とは、ＰＭ
ＯＳトランジスタのＶＴに対して、ＶＣＨ−（０．４Ｖ
−ＶＴ）程度である。なぜなら、ＰＭＯＳトランジスタ
のサブスレッショルド電流を無視できる程度に小さくす
るためには、ゲート−ソース間の電圧からＶＴを引いた
実効ゲート電圧が、前述したように０．４Ｖ程度必要だ
からである。例えば、１６ギガビットＤＲＡＭでは、前
述したようにＶＣＨ＝１．７５Ｖ，ＶＴ＝−０．０４Ｖ
程度なので、ここでいうある電圧は、１．３１Ｖ程度で
ある。ゲート電圧確定後に共通給電線ＰＢをＶＣＨに上
げると、選択ワード線には対応したＰＭＯＳトランジス
タからＶＣＨの電圧が印加される。所望の期間印加した
後、すべてのワードドライバでＰＭＯＳトランジスタの
ゲート電圧をＶＣＨにすると、選択ワード線は対応する
ＮＭＯＳトランジスタによって０Ｖに放電する。その後
に、共通給電線ＰＢの電圧を再び上述したある電圧以下
に降下させる。このような駆動法によって、共通駆動線
にＶＣＨが印加されている期間中には非選択ワードドラ
イバのＰＭＯＳトランジスタにはサブスレッショルド電
流は依然として流れ続けるという問題点があるが、それ
以外の時間帯には外電流が流れることはない。なお、共
通給電線に所要のワード電圧を印加した後にドライバの
論理入力が確定しても、ワード線には正常な電圧が得ら
れる。この場合には、給電線にワード電圧を印加してか
らドライバの論理入力が確定するまでの期間は、すべて
のワードドライバにサブスレッショルド電流が無駄に流
れる。これに対して、論理入力が確定してから共通給電
線にワード電圧を印加する方法では、この期間の無駄な
電流は削減できる。ただし、やや低速な動作となる。共
通給電線の寄生容量が大きいために、この部分での立ち
上がり時間が長く必要となり、その分だけアクセス時間
が遅くなるためである。
の電圧を所望の期間だけ印加し、サブスレッショルド電
流が流れる時間を限定した実施例である。ドライバの論
理入力が確定した後にブロックの共通給電線に所要のワ
ード電圧を供給することに特長がある。図１１に示す動
作タイミングに従い、ワードドライバを構成するＰＭＯ
Ｓトランジスタの電圧関係に着目して、動作を説明す
る。ＮＭＯＳトランジスタとキャパシタ（蓄積容量）か
らなる周知のＤＲＡＭ用メモリセルの場合、非選択状態
のすべてのワード線の電圧はＶＳＳ（０Ｖ）でなければ
ならないために、選択しようとするワードドライバを含
む全てのワードドライバ内の該ＰＭＯＳトランジスタの
ゲート電圧はＶＣＨである。次に選択動作が始まると選
択ドライバ（＃１）のＰＭＯＳトランジスタのゲートＮ
Ｘ１だけが０Ｖとなる。このとき、その他のワードドラ
イバ（＃２〜＃ｒ）ではＶＣＨのままであり、これです
べてのワードドライバのＰＭＯＳトランジスタのゲート
電圧が確定する。今、ＰＭＯＳトランジスタのソースが
接続された共通給電線ＰＢの電圧を、上述したＰＭＯＳ
トランジスタのゲート電圧が確定する前までは、該ＰＭ
ＯＳトランジスタのサブスレッショルド電流が無視でき
る程度に、ＶＣＨよりも低いある電圧以下、極端な場合
には０Ｖに設定しておく。ここで、ある電圧とは、ＰＭ
ＯＳトランジスタのＶＴに対して、ＶＣＨ−（０．４Ｖ
−ＶＴ）程度である。なぜなら、ＰＭＯＳトランジスタ
のサブスレッショルド電流を無視できる程度に小さくす
るためには、ゲート−ソース間の電圧からＶＴを引いた
実効ゲート電圧が、前述したように０．４Ｖ程度必要だ
からである。例えば、１６ギガビットＤＲＡＭでは、前
述したようにＶＣＨ＝１．７５Ｖ，ＶＴ＝−０．０４Ｖ
程度なので、ここでいうある電圧は、１．３１Ｖ程度で
ある。ゲート電圧確定後に共通給電線ＰＢをＶＣＨに上
げると、選択ワード線には対応したＰＭＯＳトランジス
タからＶＣＨの電圧が印加される。所望の期間印加した
後、すべてのワードドライバでＰＭＯＳトランジスタの
ゲート電圧をＶＣＨにすると、選択ワード線は対応する
ＮＭＯＳトランジスタによって０Ｖに放電する。その後
に、共通給電線ＰＢの電圧を再び上述したある電圧以下
に降下させる。このような駆動法によって、共通駆動線
にＶＣＨが印加されている期間中には非選択ワードドラ
イバのＰＭＯＳトランジスタにはサブスレッショルド電
流は依然として流れ続けるという問題点があるが、それ
以外の時間帯には外電流が流れることはない。なお、共
通給電線に所要のワード電圧を印加した後にドライバの
論理入力が確定しても、ワード線には正常な電圧が得ら
れる。この場合には、給電線にワード電圧を印加してか
らドライバの論理入力が確定するまでの期間は、すべて
のワードドライバにサブスレッショルド電流が無駄に流
れる。これに対して、論理入力が確定してから共通給電
線にワード電圧を印加する方法では、この期間の無駄な
電流は削減できる。ただし、やや低速な動作となる。共
通給電線の寄生容量が大きいために、この部分での立ち
上がり時間が長く必要となり、その分だけアクセス時間
が遅くなるためである。
【００２９】図１２ならびに図１３は、上述した問題点
を解決する概念的実施例で、ワードドライバ群を複数の
ドライバからなる多数のブロックに分割し、サブスレッ
ショルド電流を選択されたブロックだけに限定したこと
に特長がある。すなわち、分割数に逆比例して該電流を
低減できる。図１２は、ｎ個のワードドライバからなる
ブロックｍ個を１次元配置したもの（ただし、ｍ・ｎ＝
ｒ）で、図１０に示した実施例に比べて１／ｍだけサブ
スレッショルド電流を小さくできる。図１３は、ｌ（小
文字のエル）個のワードドライバからなるブロックをｋ
（以下ではボルツマン定数ではない）個だけ行方向に、
またｊ個だけ列方向に２次元（マトリクス）配置したも
の（ただし、ｊ・ｋ・ｌ＝ｒ）である。この構成では、
図１０に示した実施例に比べて１／（ｊ・ｋ）だけサブ
スレッショルド電流を小さくできる。図１２の１次元配
置は図１３の２次元配置についての説明から自明となる
ので、以下では２次元配置を例にさらにいくつかの実施
例をもとに詳細に説明する。
を解決する概念的実施例で、ワードドライバ群を複数の
ドライバからなる多数のブロックに分割し、サブスレッ
ショルド電流を選択されたブロックだけに限定したこと
に特長がある。すなわち、分割数に逆比例して該電流を
低減できる。図１２は、ｎ個のワードドライバからなる
ブロックｍ個を１次元配置したもの（ただし、ｍ・ｎ＝
ｒ）で、図１０に示した実施例に比べて１／ｍだけサブ
スレッショルド電流を小さくできる。図１３は、ｌ（小
文字のエル）個のワードドライバからなるブロックをｋ
（以下ではボルツマン定数ではない）個だけ行方向に、
またｊ個だけ列方向に２次元（マトリクス）配置したも
の（ただし、ｊ・ｋ・ｌ＝ｒ）である。この構成では、
図１０に示した実施例に比べて１／（ｊ・ｋ）だけサブ
スレッショルド電流を小さくできる。図１２の１次元配
置は図１３の２次元配置についての説明から自明となる
ので、以下では２次元配置を例にさらにいくつかの実施
例をもとに詳細に説明する。
【００３０】図１４は２次元配置の代表的選択方式の実
施例で、図１５はその動作タイミング図である。選択し
たいブロック、例えばＢ１，１に対応する行線（ＰＳ
１）に所要のワード電圧ＶＣＨを印加し、対応する列線
（ΦＢ１）には０Ｖを印加する。ブロック選択ＰＭＯＳ
トランジスタＱ１，１はオンとなり、Ｂ１，１に属する
給電線（Ｐ１，１）はＶＣＨに充電される。Ｂ１，１に
属するワードドライバを構成するＰＭＯＳトランジスタ
のゲート電圧は既に確定しているので、それに応じて選
択されたワード線にＶＣＨが印加される。もちろん前述
したように、Ｐ１，１にＶＣＨを印加した後に上述のゲ
ート電圧が確定してもワード線を正常に駆動できる。所
望の期間だけ印加した後、Ｐ１１はそれに接続されてい
るＮＭＯＳトランジスタで０Ｖに放電される。非選択ブ
ロックに属する給電線は０Ｖのままである。ここで簡単
のために、ブロック選択ＰＭＯＳトランジスタならびに
給電線放電用ＮＭＯＳトランジスタのＶＴを充分高く
（０．４Ｖ程度）選んだ場合を考える。非選択ブロック
の給電線は常に０Ｖなので、非選択ブロック中のワード
ドライバにはサブスレッショルド電流は流れない。した
がって、全体の貫通電流を、ほぼ選択ブロック内のｌ個
のワードドライバの貫通電流だけと大幅に低減できる。
また、給電線が分割され、分割された寄生容量の小さい
給電線を駆動すれば良いので、図１０に示した実施例に
比べて高速に動作できる。
施例で、図１５はその動作タイミング図である。選択し
たいブロック、例えばＢ１，１に対応する行線（ＰＳ
１）に所要のワード電圧ＶＣＨを印加し、対応する列線
（ΦＢ１）には０Ｖを印加する。ブロック選択ＰＭＯＳ
トランジスタＱ１，１はオンとなり、Ｂ１，１に属する
給電線（Ｐ１，１）はＶＣＨに充電される。Ｂ１，１に
属するワードドライバを構成するＰＭＯＳトランジスタ
のゲート電圧は既に確定しているので、それに応じて選
択されたワード線にＶＣＨが印加される。もちろん前述
したように、Ｐ１，１にＶＣＨを印加した後に上述のゲ
ート電圧が確定してもワード線を正常に駆動できる。所
望の期間だけ印加した後、Ｐ１１はそれに接続されてい
るＮＭＯＳトランジスタで０Ｖに放電される。非選択ブ
ロックに属する給電線は０Ｖのままである。ここで簡単
のために、ブロック選択ＰＭＯＳトランジスタならびに
給電線放電用ＮＭＯＳトランジスタのＶＴを充分高く
（０．４Ｖ程度）選んだ場合を考える。非選択ブロック
の給電線は常に０Ｖなので、非選択ブロック中のワード
ドライバにはサブスレッショルド電流は流れない。した
がって、全体の貫通電流を、ほぼ選択ブロック内のｌ個
のワードドライバの貫通電流だけと大幅に低減できる。
また、給電線が分割され、分割された寄生容量の小さい
給電線を駆動すれば良いので、図１０に示した実施例に
比べて高速に動作できる。
【００３１】図１は、２次元配置の選択方式の他の実施
例である。図１４に示した実施例と同様に、行の給電線
（例えばＰＳ１）と列の制御線（例えばΦＢ１）で交点
のブロックだけを選択する。図４に示した実施例と異な
る点は以下の通りである。図４では、選択されていない
状態における各ブロックの給電線の電圧は０Ｖで、ブロ
ックの選択動作が開始されてからも非選択ブロックの給
電線は全て０Ｖである。いずれかひとつのブロックを選
択するとき、その給電線の電圧を０ＶからＶＣＨまで充
電しなければならないため、低速でかつ過渡電流が大き
くなる欠点がある。これを解決するためには、あるブロ
ックが非選択状態から選択状態になるとき、その給電線
の電圧変化ができるだけ小さく、なおかつ他の非選択ブ
ロックのサブスレッショルド電流が無視できるほど小さ
く抑えられていることが望ましい。
例である。図１４に示した実施例と同様に、行の給電線
（例えばＰＳ１）と列の制御線（例えばΦＢ１）で交点
のブロックだけを選択する。図４に示した実施例と異な
る点は以下の通りである。図４では、選択されていない
状態における各ブロックの給電線の電圧は０Ｖで、ブロ
ックの選択動作が開始されてからも非選択ブロックの給
電線は全て０Ｖである。いずれかひとつのブロックを選
択するとき、その給電線の電圧を０ＶからＶＣＨまで充
電しなければならないため、低速でかつ過渡電流が大き
くなる欠点がある。これを解決するためには、あるブロ
ックが非選択状態から選択状態になるとき、その給電線
の電圧変化ができるだけ小さく、なおかつ他の非選択ブ
ロックのサブスレッショルド電流が無視できるほど小さ
く抑えられていることが望ましい。
【００３２】図１に示す実施例は、これを実現するもの
で、以下の二つの特長を持つ。
で、以下の二つの特長を持つ。
【００３３】（１）ドライバをブロックに分けた階層型
給電線：それぞれｌ個のワードドライバからなるブロッ
クをｊ・ｋ個設けて、マトリクス状に配置する。それら
をｋ個ずつに分け、ｊ個のセクタとする。各ブロックの
給電線ＰＢ１〜ＰＢｋを、ブロック選択トランジスタＱ
Ｂ１〜ＱＢｋを介して、セクタの給電線（例えばＰＳ
１）に接続する。また、各セクタの給電線ＰＳ１〜ＰＳ
ｊを、セクタ選択トランジスタＱＳ１〜ＱＳｊを介し
て、給電線Ｐに接続する。さらに、Ｐを動作モードと待
機モードを選択するトランジスタＱを介して、ワード電
圧ＶＣＨの給電線に接続する。
給電線：それぞれｌ個のワードドライバからなるブロッ
クをｊ・ｋ個設けて、マトリクス状に配置する。それら
をｋ個ずつに分け、ｊ個のセクタとする。各ブロックの
給電線ＰＢ１〜ＰＢｋを、ブロック選択トランジスタＱ
Ｂ１〜ＱＢｋを介して、セクタの給電線（例えばＰＳ
１）に接続する。また、各セクタの給電線ＰＳ１〜ＰＳ
ｊを、セクタ選択トランジスタＱＳ１〜ＱＳｊを介し
て、給電線Ｐに接続する。さらに、Ｐを動作モードと待
機モードを選択するトランジスタＱを介して、ワード電
圧ＶＣＨの給電線に接続する。
【００３４】（２）階層的なゲート幅の設定：ブロック
選択トランジスタのゲート幅（ｄ・Ｗ）を、ブロック内
のワードドライバトランジスタのゲート幅の合計（ｌ・
Ｗ）よりも十分小さく選んでおく（ｄ≪ｌ）。また、セ
クタ選択トランジスタのゲート幅（ｅ・Ｗ）を、セクタ
内のブロック選択トランジスタのゲート幅の合計（ｋ・
ｄ・Ｗ）よりも十分小さく選んでおく（ｅ≪ｋ・ｄ）。
さらに、Ｑのゲート幅（ｆ・Ｗ）を、全セクタ選択トラ
ンジスタのゲート幅の合計（ｊ・ｅ・Ｗ）よりも十分小
さく選んでおく（ｆ≪ｊ・ｅ）。
選択トランジスタのゲート幅（ｄ・Ｗ）を、ブロック内
のワードドライバトランジスタのゲート幅の合計（ｌ・
Ｗ）よりも十分小さく選んでおく（ｄ≪ｌ）。また、セ
クタ選択トランジスタのゲート幅（ｅ・Ｗ）を、セクタ
内のブロック選択トランジスタのゲート幅の合計（ｋ・
ｄ・Ｗ）よりも十分小さく選んでおく（ｅ≪ｋ・ｄ）。
さらに、Ｑのゲート幅（ｆ・Ｗ）を、全セクタ選択トラ
ンジスタのゲート幅の合計（ｊ・ｅ・Ｗ）よりも十分小
さく選んでおく（ｆ≪ｊ・ｅ）。
【００３５】動作時には、ＱとＱＳ１及びＱＢ１をオン
にして、選択ワードドライバ（＃１）を含むブロックＢ
１及びＢ１を含むセクタＳ１に対応した給電線ＰＢ１及
びＰＳ１にＶＣＨを供給する。ここで、すべてのトラン
ジスタのＶＴは、同じ低い値と仮定する。
にして、選択ワードドライバ（＃１）を含むブロックＢ
１及びＢ１を含むセクタＳ１に対応した給電線ＰＢ１及
びＰＳ１にＶＣＨを供給する。ここで、すべてのトラン
ジスタのＶＴは、同じ低い値と仮定する。
【００３６】この構成により、非選択セクタ（Ｓ２〜Ｓ
ｊ）のそれぞれ全体の貫通電流は、対応したセクタ選択
トランジスタ（ＱＳ２〜ＱＳｊ）１個のサブスレッショ
ルド電流に等しくなる。また、選択セクタ（Ｓ１）内の
非選択ブロック（Ｂ２〜Ｂｋ）の各々の貫通電流は、対
応したブロック選択トランジスタ（ＱＢ２〜ＱＢｋ）１
個のサブスレッショルド電流に等しくなる。なぜなら、
サブスレッショルド電流はトランジスタのゲート幅に比
例するから、例えばＳ１内の非選択ブロックで仮にｌ・
ｉの電流が流れようとしても、結局は全体の貫通電流
は、ブロック選択トランジスタのサブスレッショルド電
流（ｄ・ｉ）に制限されるためである。したがって、全
貫通電流ＩＡは、表１に示すようにほぼ（ｌ＋ｋ・ｄ＋
ｊ・ｅ）ｉとなる。ＩＡを小さくするためには、ｌと
（ｋ・ｄ）及び（ｊ・ｅ）を同程度の値に設定するのが
よい。ここで、ｄ，ｅ，ｆを４程度にしておけば、直列
トランジスタ（Ｑ，ＱＳ１，ＱＢ１）の速度並びにチッ
プ面積に与える影響は小さくできる。
ｊ）のそれぞれ全体の貫通電流は、対応したセクタ選択
トランジスタ（ＱＳ２〜ＱＳｊ）１個のサブスレッショ
ルド電流に等しくなる。また、選択セクタ（Ｓ１）内の
非選択ブロック（Ｂ２〜Ｂｋ）の各々の貫通電流は、対
応したブロック選択トランジスタ（ＱＢ２〜ＱＢｋ）１
個のサブスレッショルド電流に等しくなる。なぜなら、
サブスレッショルド電流はトランジスタのゲート幅に比
例するから、例えばＳ１内の非選択ブロックで仮にｌ・
ｉの電流が流れようとしても、結局は全体の貫通電流
は、ブロック選択トランジスタのサブスレッショルド電
流（ｄ・ｉ）に制限されるためである。したがって、全
貫通電流ＩＡは、表１に示すようにほぼ（ｌ＋ｋ・ｄ＋
ｊ・ｅ）ｉとなる。ＩＡを小さくするためには、ｌと
（ｋ・ｄ）及び（ｊ・ｅ）を同程度の値に設定するのが
よい。ここで、ｄ，ｅ，ｆを４程度にしておけば、直列
トランジスタ（Ｑ，ＱＳ１，ＱＢ１）の速度並びにチッ
プ面積に与える影響は小さくできる。
【００３７】例えば待機時には、Ｑ，Ｑ１〜Ｑｋをすべ
てほとんどオフの状態にする。全体の貫通電流ＩＳはＱ
のサブスレッショルド電流と等しくなり、従来に比べｆ
／ｊ・ｋ・ｌだけ小さくできる。なお、ブロックの給電
線の電圧は、ｊ・ｋ・ｌ・Ｗとｆ・Ｗの比とテーリング
係数によって定まるΔＶだけＶＣＨから下がり、図２に
示すようになる。
てほとんどオフの状態にする。全体の貫通電流ＩＳはＱ
のサブスレッショルド電流と等しくなり、従来に比べｆ
／ｊ・ｋ・ｌだけ小さくできる。なお、ブロックの給電
線の電圧は、ｊ・ｋ・ｌ・Ｗとｆ・Ｗの比とテーリング
係数によって定まるΔＶだけＶＣＨから下がり、図２に
示すようになる。
【００３８】表１には、数値例として１６ギガビットＤ
ＲＡＭを想定して得られた電流値も示している。そこで
用いたパラメータは、ゲート幅５μｍで電流１０ｎＡが
流れる電圧で定義したしきい値電圧ＶＴが−０．１２
Ｖ，テーリング係数Ｓが９７ｍＶ／ｄｅｃ．，接合温度
Ｔが７５℃，実効ゲート長Ｌｅｆｆが０．１５μｍ，ゲ
ート酸化膜厚ＴＯＸが４ｎｍ，ワード電圧ＶＣＨが１．
７５Ｖ，電源電圧ＶＣＣが１Ｖである。本発明により、
サブスレッショルド電流が従来の約７００ｍＡから、動
作時では約３５０分の１の約２ｍＡに、待機時では約３
３０００分の１の約２０μＡに低減できる。
ＲＡＭを想定して得られた電流値も示している。そこで
用いたパラメータは、ゲート幅５μｍで電流１０ｎＡが
流れる電圧で定義したしきい値電圧ＶＴが−０．１２
Ｖ，テーリング係数Ｓが９７ｍＶ／ｄｅｃ．，接合温度
Ｔが７５℃，実効ゲート長Ｌｅｆｆが０．１５μｍ，ゲ
ート酸化膜厚ＴＯＸが４ｎｍ，ワード電圧ＶＣＨが１．
７５Ｖ，電源電圧ＶＣＣが１Ｖである。本発明により、
サブスレッショルド電流が従来の約７００ｍＡから、動
作時では約３５０分の１の約２ｍＡに、待機時では約３
３０００分の１の約２０μＡに低減できる。
【００３９】
【表１】
【００４０】図３は、動作波形の模式図である。待機時
（Φ，ΦＳ１〜ΦＳｊ，ΦＢ１〜ΦＢｋ：ＶＣＨ）に
は、ＱとＱＳ１〜ＱＳｊ及びＱＢ１〜ＱＢｋがほとんど
オフになっているので、ＰはＶＣＨよりも低い電圧ＶＣ
Ｈ−ΔＶ”になっており、ＰＳ１〜ＰＳｊはより低い電
圧ＶＣＨ−ΔＶ’に、ＰＢ１〜ＰＢｋはそれよりもさら
に低い電圧ＶＣＨ−ΔＶになっている。すべてのワード
線は、ＰＢ１〜ＰＢｋの電圧と無関係にＶＳＳに固定さ
れている。外部クロック信号／ＲＡＳ（ここで「／」は
バー信号を示す）がオンになると、まずΦでＱがオンに
なり、Ｐの寄生容量Ｃをｔ１時間充電しＶＣＨにする。
次に、ΦＳ１でＱＳ１がオンになり、ＰＳ１の寄生容量
ＣＳ１をｔ２時間充電しＶＣＨにする。また、ΦＢ１で
ＱＢ１がオンになり、ＰＢ１の寄生容量ＣＢ１をｔ３時
間充電しＶＣＨにする。このとき、ＱＳ２〜ＱＳｊ及び
ＱＢ２〜ＱＢｋはほとんどオフのままである。その後、
Ｘデコーダ出力信号Ｘ１によりワードドライバ＃１が選
択され、ワード線が駆動される。／ＲＡＳがオフになる
と、ＱとＱＳ１及びＱＢ１はオフになる。Ｐ，ＰＳ１，
ＰＢ１は、長時間が経過すると、それぞれＶＣＨ−Δ
Ｖ”，ＶＣＨ−ΔＶ’，ＶＣＨ−ΔＶとなる。ここで、
アクセス時間を損なうことなく、給電線（Ｐ，Ｐ１）を
ＶＣＨに充電できる。なぜなら、Ｃが大きくてもΔＶ”
は数百ｍＶ程度と小さく、しかも／ＲＡＳがオンした直
後からＰの充電時間（ｔ１）を十分とれるからである。
また、セクタやブロックに分割されているのでＣＳ１，
ＣＢ１が比較的小さいため、ＰＳ１，ＰＢ１の充電時間
（ｔ２，ｔ３）は短くできるからである。
（Φ，ΦＳ１〜ΦＳｊ，ΦＢ１〜ΦＢｋ：ＶＣＨ）に
は、ＱとＱＳ１〜ＱＳｊ及びＱＢ１〜ＱＢｋがほとんど
オフになっているので、ＰはＶＣＨよりも低い電圧ＶＣ
Ｈ−ΔＶ”になっており、ＰＳ１〜ＰＳｊはより低い電
圧ＶＣＨ−ΔＶ’に、ＰＢ１〜ＰＢｋはそれよりもさら
に低い電圧ＶＣＨ−ΔＶになっている。すべてのワード
線は、ＰＢ１〜ＰＢｋの電圧と無関係にＶＳＳに固定さ
れている。外部クロック信号／ＲＡＳ（ここで「／」は
バー信号を示す）がオンになると、まずΦでＱがオンに
なり、Ｐの寄生容量Ｃをｔ１時間充電しＶＣＨにする。
次に、ΦＳ１でＱＳ１がオンになり、ＰＳ１の寄生容量
ＣＳ１をｔ２時間充電しＶＣＨにする。また、ΦＢ１で
ＱＢ１がオンになり、ＰＢ１の寄生容量ＣＢ１をｔ３時
間充電しＶＣＨにする。このとき、ＱＳ２〜ＱＳｊ及び
ＱＢ２〜ＱＢｋはほとんどオフのままである。その後、
Ｘデコーダ出力信号Ｘ１によりワードドライバ＃１が選
択され、ワード線が駆動される。／ＲＡＳがオフになる
と、ＱとＱＳ１及びＱＢ１はオフになる。Ｐ，ＰＳ１，
ＰＢ１は、長時間が経過すると、それぞれＶＣＨ−Δ
Ｖ”，ＶＣＨ−ΔＶ’，ＶＣＨ−ΔＶとなる。ここで、
アクセス時間を損なうことなく、給電線（Ｐ，Ｐ１）を
ＶＣＨに充電できる。なぜなら、Ｃが大きくてもΔＶ”
は数百ｍＶ程度と小さく、しかも／ＲＡＳがオンした直
後からＰの充電時間（ｔ１）を十分とれるからである。
また、セクタやブロックに分割されているのでＣＳ１，
ＣＢ１が比較的小さいため、ＰＳ１，ＰＢ１の充電時間
（ｔ２，ｔ３）は短くできるからである。
【００４１】以上の説明では、トランジスタのサブスト
レート（基板）の接続に触れなかったが、ＰＭＯＳトラ
ンジスタのサブストレートを全てＶＣＨに接続するのが
望ましい。その方が、ドレインを接続する給電線にサブ
ストレートも接続するよりも、給電線の充電に要する電
荷が小さく充電時間が短くなる。前述のように非選択ブ
ロックの給電線はＶＣＨからΔＶだけ低下したときに、
基板バイアス効果により非選択ブロック内のＰＭＯＳト
ランジスタのしきい電圧が高くなるためである。ソース
がゲートよりも低い電圧になる上に、しきい電圧が高く
なることによって、サブストレートがドレインと同じ電
圧の場合に比べ、小さなΔＶで同じ電流低減効果が得ら
れる。
レート（基板）の接続に触れなかったが、ＰＭＯＳトラ
ンジスタのサブストレートを全てＶＣＨに接続するのが
望ましい。その方が、ドレインを接続する給電線にサブ
ストレートも接続するよりも、給電線の充電に要する電
荷が小さく充電時間が短くなる。前述のように非選択ブ
ロックの給電線はＶＣＨからΔＶだけ低下したときに、
基板バイアス効果により非選択ブロック内のＰＭＯＳト
ランジスタのしきい電圧が高くなるためである。ソース
がゲートよりも低い電圧になる上に、しきい電圧が高く
なることによって、サブストレートがドレインと同じ電
圧の場合に比べ、小さなΔＶで同じ電流低減効果が得ら
れる。
【００４２】なお、ワード電圧ＶＣＨは電源電圧ＶＣＣ
から昇圧されているので、ワードドライバのＭＯＳトラ
ンジスタには他の回路よりも大きな振幅の電圧がゲート
に入力される。そこで、その分だけＶＴを高くしてさら
に低電流化することもできる。ただし、動作速度がやや
遅くなるという欠点がある。
から昇圧されているので、ワードドライバのＭＯＳトラ
ンジスタには他の回路よりも大きな振幅の電圧がゲート
に入力される。そこで、その分だけＶＴを高くしてさら
に低電流化することもできる。ただし、動作速度がやや
遅くなるという欠点がある。
【００４３】この欠点は、ワードドライバ内のトランジ
スタのしきい電圧を低くし、スイッチとして用いるトラ
ンジスタのしきい電圧をそれよりも高くすることによ
り、緩和される。例えば、図１のＱとＱＳ１〜ＱＳｊ及
びＱＢ１〜ＱＢｋのしきい電圧をワードドライバ内のト
ランジスタよりも高くし、ｄ，ｅ，ｆを大きく設定する
ことにより、スイッチのオン抵抗による動作速度の劣化
は防止しながら、貫通電流をさらに低減できる。オフで
のサブスレッショルド電流には指数関数的に影響するの
に対し、オン抵抗には１次関数でしか影響しないためで
ある。ゲート幅に伴いゲート容量が大きくなっても、図
３での充電時間ｔ１，ｔ２，ｔ３が確保できれば、動作
速度の点で問題ない。したがって、動作速度を劣化させ
ることなく貫通電流をさらに低減できる。レイアウト面
積の点でも、比較的個数が少ないため問題ない。場合に
よっては、Ｑだけにしきい電圧の高いトランジスタを用
いても、待機電流の低減に有効である。
スタのしきい電圧を低くし、スイッチとして用いるトラ
ンジスタのしきい電圧をそれよりも高くすることによ
り、緩和される。例えば、図１のＱとＱＳ１〜ＱＳｊ及
びＱＢ１〜ＱＢｋのしきい電圧をワードドライバ内のト
ランジスタよりも高くし、ｄ，ｅ，ｆを大きく設定する
ことにより、スイッチのオン抵抗による動作速度の劣化
は防止しながら、貫通電流をさらに低減できる。オフで
のサブスレッショルド電流には指数関数的に影響するの
に対し、オン抵抗には１次関数でしか影響しないためで
ある。ゲート幅に伴いゲート容量が大きくなっても、図
３での充電時間ｔ１，ｔ２，ｔ３が確保できれば、動作
速度の点で問題ない。したがって、動作速度を劣化させ
ることなく貫通電流をさらに低減できる。レイアウト面
積の点でも、比較的個数が少ないため問題ない。場合に
よっては、Ｑだけにしきい電圧の高いトランジスタを用
いても、待機電流の低減に有効である。
【００４４】本実施例では、スイッチとして１個のＰＭ
ＯＳトランジスタを用いているが、その他にも次の二つ
の条件を満たす範囲で種々の素子もしくは回路が考えら
れる。（１）スイッチが選択された場合：該スイッチを
短絡したと仮定したときに該スイッチの負荷（例えばブ
ロック選択用スイッチでは、ｌ個のワードドライバ）で
流れる動作電流（サブスレッショルド電流及び選択され
たワード線の充電電流）よりも、該スイッチの電流駆動
能力が大きい。（２）スイッチが非選択の場合：該スイ
ッチを短絡したと仮定したときに負荷で流れる待機電流
（サブスレッショルド電流）よりも、該スイッチの電流
供給能力が小さい。この二つの条件を満たすように、選
択時と非選択時とでインピーダンスをそれぞれ小と大と
いうように可変にできればよい。
ＯＳトランジスタを用いているが、その他にも次の二つ
の条件を満たす範囲で種々の素子もしくは回路が考えら
れる。（１）スイッチが選択された場合：該スイッチを
短絡したと仮定したときに該スイッチの負荷（例えばブ
ロック選択用スイッチでは、ｌ個のワードドライバ）で
流れる動作電流（サブスレッショルド電流及び選択され
たワード線の充電電流）よりも、該スイッチの電流駆動
能力が大きい。（２）スイッチが非選択の場合：該スイ
ッチを短絡したと仮定したときに負荷で流れる待機電流
（サブスレッショルド電流）よりも、該スイッチの電流
供給能力が小さい。この二つの条件を満たすように、選
択時と非選択時とでインピーダンスをそれぞれ小と大と
いうように可変にできればよい。
【００４５】図３に示した動作では、／ＲＡＳが０Ｖと
なっている活性期間中は、Φ，ΦＳ１，ΦＢ１を下げた
ままにして、Ｑ，ＱＳ１，ＱＢ１をオンに保っていた。
これは、／ＲＡＳにより発生される活性時と待機時の動
作モードを指定する信号によりΦを制御し、その信号と
アドレス信号との組み合わせ信号によりΦＳ１，ΦＢ１
を制御することにより実現される。さらに、／ＲＡＳの
立ち下がりからワード線の駆動が終了するまでの期間を
指定する信号を用いて、ワード線駆動後はΦ，ΦＳ１，
ΦＢ１をＶＣＨにしてＱ，ＱＳ１，ＱＢ１をオフにする
ことも可能である。これによりワード線駆動後の貫通電
流を、活性時であっても待機電流ＩＳと同程度に低減で
きる。この効果は、／ＲＡＳが０Ｖとなっている活性期
間が長いほど大きい。ただし、この場合、メモリセルの
再書込みのために、／ＲＡＳの立上りから一定期間、
Φ，ΦＳ１，ΦＢ１を下げてＱ，ＱＳ１，ＱＢ１をオン
にする必要がある。
なっている活性期間中は、Φ，ΦＳ１，ΦＢ１を下げた
ままにして、Ｑ，ＱＳ１，ＱＢ１をオンに保っていた。
これは、／ＲＡＳにより発生される活性時と待機時の動
作モードを指定する信号によりΦを制御し、その信号と
アドレス信号との組み合わせ信号によりΦＳ１，ΦＢ１
を制御することにより実現される。さらに、／ＲＡＳの
立ち下がりからワード線の駆動が終了するまでの期間を
指定する信号を用いて、ワード線駆動後はΦ，ΦＳ１，
ΦＢ１をＶＣＨにしてＱ，ＱＳ１，ＱＢ１をオフにする
ことも可能である。これによりワード線駆動後の貫通電
流を、活性時であっても待機電流ＩＳと同程度に低減で
きる。この効果は、／ＲＡＳが０Ｖとなっている活性期
間が長いほど大きい。ただし、この場合、メモリセルの
再書込みのために、／ＲＡＳの立上りから一定期間、
Φ，ΦＳ１，ΦＢ１を下げてＱ，ＱＳ１，ＱＢ１をオン
にする必要がある。
【００４６】図４は、５１２個のワードドライバを４個
のブロックに分けた例である。データ線対あたり５１２
個のメモリセル（ＭＣ１〜ＭＣ５１２）が設けられ、５
１２本のワード線により選択される。メモリセルを高密
度に配置するために、このワード線の線幅と間隔は最小
加工寸法と同程度である。そのため、ワードドライバを
ワード線と同ピッチでレイアウトすることはできず、一
般に４段程度に分けてレイアウトされる。レイアウト上
の各段をそのままワードドライバのブロック（Ｂ１〜Ｂ
４）としたのが図４であり、各ブロックの給電線を別に
することにより、レイアウト面積が増加することはな
い。このように、ｌの値を、データ対線あたりのメモリ
セル数よりも小さくできる。逆に大きくすることが可能
なのは自明であり、ｌの値の自由度は大きい。したがっ
て、動作時の貫通電流ＩＡが最も小さくなるようにｌと
（ｋ・ｄ）及び（ｊ・ｅ）を設定することができる。
のブロックに分けた例である。データ線対あたり５１２
個のメモリセル（ＭＣ１〜ＭＣ５１２）が設けられ、５
１２本のワード線により選択される。メモリセルを高密
度に配置するために、このワード線の線幅と間隔は最小
加工寸法と同程度である。そのため、ワードドライバを
ワード線と同ピッチでレイアウトすることはできず、一
般に４段程度に分けてレイアウトされる。レイアウト上
の各段をそのままワードドライバのブロック（Ｂ１〜Ｂ
４）としたのが図４であり、各ブロックの給電線を別に
することにより、レイアウト面積が増加することはな
い。このように、ｌの値を、データ対線あたりのメモリ
セル数よりも小さくできる。逆に大きくすることが可能
なのは自明であり、ｌの値の自由度は大きい。したがっ
て、動作時の貫通電流ＩＡが最も小さくなるようにｌと
（ｋ・ｄ）及び（ｊ・ｅ）を設定することができる。
【００４７】以上本発明をワードドライバに適用した実
施例を説明したが、本発明の趣旨を逸脱しないかぎり、
これに限定されるものではない。以下に示すような変形
も可能である。
施例を説明したが、本発明の趣旨を逸脱しないかぎり、
これに限定されるものではない。以下に示すような変形
も可能である。
【００４８】図５に、図１の階層型給電線方式をデコー
ダに適用した例を示す。ＮＡＮＤ回路とインバータのＣ
ＭＯＳ論理回路２段で構成されたＡＮＤ回路で構成した
例で、ＶＣＣとＶＳＳの両側に階層型給電線を用いるこ
とが特徴である。ＮＡＮＤ回路は、待機時ではすべてＶ
ＣＣを出力し、動作時に少数が０Ｖを出力する。貫通電
流はＶＳＳ側のＮＭＯＳトランジスタで定まるので、Ｖ
ＳＳ側に階層型給電線を用いる。反対に、インバータ
は、待機時ではすべて０Ｖを出力し、動作時に少数がＶ
ＣＣを出力する。貫通電流はＰＭＯＳトランジスタで定
まるので、ＶＣＣ側に階層型給電線を用いる。このよう
に、ＶＣＣとＶＳＳの両側に階層型給電線を用いること
により、多段の論理回路であっても、動作を不安定にす
ること無く、貫通電流を低減できる。なお、図１０から
図１５に示したような方式のいずれも、同様にデコーダ
などの多段の回路に適用できる。
ダに適用した例を示す。ＮＡＮＤ回路とインバータのＣ
ＭＯＳ論理回路２段で構成されたＡＮＤ回路で構成した
例で、ＶＣＣとＶＳＳの両側に階層型給電線を用いるこ
とが特徴である。ＮＡＮＤ回路は、待機時ではすべてＶ
ＣＣを出力し、動作時に少数が０Ｖを出力する。貫通電
流はＶＳＳ側のＮＭＯＳトランジスタで定まるので、Ｖ
ＳＳ側に階層型給電線を用いる。反対に、インバータ
は、待機時ではすべて０Ｖを出力し、動作時に少数がＶ
ＣＣを出力する。貫通電流はＰＭＯＳトランジスタで定
まるので、ＶＣＣ側に階層型給電線を用いる。このよう
に、ＶＣＣとＶＳＳの両側に階層型給電線を用いること
により、多段の論理回路であっても、動作を不安定にす
ること無く、貫通電流を低減できる。なお、図１０から
図１５に示したような方式のいずれも、同様にデコーダ
などの多段の回路に適用できる。
【００４９】センスアンプ駆動回路のようにＶＣＣ／２
を中心に動作を行う回路でも、ＶＣＣとＶＳＳの両側に
本発明を適用することにより、貫通電流を低減できる。
待機時に同じ電圧を出力し、動作時に少数が動作する回
路群であれば、本発明を適用できる。そのとき、全ての
回路が同一のトランジスタサイズである必要はなく、構
成が異なっていても良い。また、ブロック内の回路数や
セクタ内のブロック数が異なっていても良い。
を中心に動作を行う回路でも、ＶＣＣとＶＳＳの両側に
本発明を適用することにより、貫通電流を低減できる。
待機時に同じ電圧を出力し、動作時に少数が動作する回
路群であれば、本発明を適用できる。そのとき、全ての
回路が同一のトランジスタサイズである必要はなく、構
成が異なっていても良い。また、ブロック内の回路数や
セクタ内のブロック数が異なっていても良い。
【００５０】複数の回路が同時に動作する場合、１個の
ブロック内で複数の回路を動作させるか、複数のブロッ
クを同時に選択すればよい。また、スイッチとして動作
するトランジスタは複数に分割して配置しても良い。そ
の場合、給電線を短くして配線抵抗の影響を軽減でき、
選択ブロックの給電線を短時間で充電できる。
ブロック内で複数の回路を動作させるか、複数のブロッ
クを同時に選択すればよい。また、スイッチとして動作
するトランジスタは複数に分割して配置しても良い。そ
の場合、給電線を短くして配線抵抗の影響を軽減でき、
選択ブロックの給電線を短時間で充電できる。
【００５１】本発明は、ＤＲＡＭだけでなく、スタティ
ック・ランダム・アクセス・メモリ（ＳＲＡＭ）やリー
ド・オンリー・メモリ（ＲＯＭ）あるいはフラッシュメ
モリなどのメモリおよびメモリ内蔵論理ＬＳＩにも適用
できる。また、ＮＭＯＳ論理回路などのＣＭＯＳ以外の
論理回路にも適用できる。本発明は、しきい電圧が小さ
くなるほど効果が大きく、動作電流において貫通電流が
支配的となってくるしきい電圧０．４Ｖ程度以下のＬＳ
Ｉでは、効果が著しい。特に、動作電圧２Ｖ程度以下で
は動作速度の点から０．２Ｖ程度のしきい電圧が必要に
なり、あるいはゲート長０．２μｍ程度以下ではスケー
リング則により０．２Ｖ程度のしきい電圧となるので、
そのようなＬＳＩでは非常に効果が大きく、電池動作な
ども始めて可能となる。
ック・ランダム・アクセス・メモリ（ＳＲＡＭ）やリー
ド・オンリー・メモリ（ＲＯＭ）あるいはフラッシュメ
モリなどのメモリおよびメモリ内蔵論理ＬＳＩにも適用
できる。また、ＮＭＯＳ論理回路などのＣＭＯＳ以外の
論理回路にも適用できる。本発明は、しきい電圧が小さ
くなるほど効果が大きく、動作電流において貫通電流が
支配的となってくるしきい電圧０．４Ｖ程度以下のＬＳ
Ｉでは、効果が著しい。特に、動作電圧２Ｖ程度以下で
は動作速度の点から０．２Ｖ程度のしきい電圧が必要に
なり、あるいはゲート長０．２μｍ程度以下ではスケー
リング則により０．２Ｖ程度のしきい電圧となるので、
そのようなＬＳＩでは非常に効果が大きく、電池動作な
ども始めて可能となる。
【００５２】
【発明の効果】以上に述べた実施例で明らかなように、
本発明により、動作速度を損なうことなく貫通電流を低
減でき、低消費電力で高速動作を行う半導体装置を実現
できる。
本発明により、動作速度を損なうことなく貫通電流を低
減でき、低消費電力で高速動作を行う半導体装置を実現
できる。
【図１】ワードドライバに適用した実施例を示す図であ
る。
る。
【図２】ワードドライバのＰＭＯＳトランジスタの動作
点を示す図である。
点を示す図である。
【図３】図１に示した実施例の動作タイミング図であ
る。
る。
【図４】５１２個のワードドライバを４個のブロックに
分けた例を示す図である。
分けた例を示す図である。
【図５】デコーダに適用した実施例である。
【図６】従来のＣＭＯＳインバータの回路図である。
【図７】トランジスタのサブスレッショルド特性を示す
図である。
図である。
【図８】メモリのブロック図である。
【図９】ワードドライバの従来の給電線を示す図であ
る。
る。
【図１０】サブスレッショルド電流の流れる時間を限定
した実施例を示す図である。
した実施例を示す図である。
【図１１】図１０に示した実施例の制御タイミング図で
ある。
ある。
【図１２】ブロックを１次元配置した実施例を示す図で
ある。
ある。
【図１３】ブロックを２次元配置した実施例を示す図で
ある。
ある。
【図１４】２次元配置の代表的選択方式の実施例であ
る。
る。
【図１５】図１４に示した実施例の制御タイミング図で
ある。
ある。
ＷＤ…ワードドライバ、ＷＬ…ワード線、ＸＤＥＣ…Ｘ
デコーダ、Ｄ…データ線、ＳＡ…センスアンプ、ＹＤＥ
Ｃ…Ｙデコーダ、ＳＡＤ…センスアンプ駆動回路、ＭＣ
…メモリセル、ＭＡ…メモリアレー、ＰＲ…周辺回路、
ＶＣＨ…ワード電圧、ＶＣＣ…電源電圧、ＶＳＳ…接地
電圧（０Ｖ）、Ｓ１〜Ｓｊ…セクタ、Ｂ１〜Ｂｋ…ブロ
ック、ｊ…セクタ数、ｋ…セクタ１個あたりのブロック
数、ｌ…ブロック１個あたりの回路数、Ｐ…給電線、Ｑ
…動作モードと待機モードを選択するトランジスタ、Ｐ
Ｓ１〜ＰＳｋ…セクタの給電線、ＱＳ１〜ＱＳｊ…セク
タ選択トランジスタ、ＰＢ１〜ＰＢｋ…ブロックの給電
線、ＱＢ１〜ＱＢｋ…ブロック選択トランジスタ。
デコーダ、Ｄ…データ線、ＳＡ…センスアンプ、ＹＤＥ
Ｃ…Ｙデコーダ、ＳＡＤ…センスアンプ駆動回路、ＭＣ
…メモリセル、ＭＡ…メモリアレー、ＰＲ…周辺回路、
ＶＣＨ…ワード電圧、ＶＣＣ…電源電圧、ＶＳＳ…接地
電圧（０Ｖ）、Ｓ１〜Ｓｊ…セクタ、Ｂ１〜Ｂｋ…ブロ
ック、ｊ…セクタ数、ｋ…セクタ１個あたりのブロック
数、ｌ…ブロック１個あたりの回路数、Ｐ…給電線、Ｑ
…動作モードと待機モードを選択するトランジスタ、Ｐ
Ｓ１〜ＰＳｋ…セクタの給電線、ＱＳ１〜ＱＳｊ…セク
タ選択トランジスタ、ＰＢ１〜ＰＢｋ…ブロックの給電
線、ＱＢ１〜ＱＢｋ…ブロック選択トランジスタ。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０３Ｋ 19/0948 Ｈ０３Ｋ 19/094 Ｂ (56)参考文献 特開 平６−29834（ＪＰ，Ａ) 特開 平６−203558（ＪＰ，Ａ) 特開 平５−110392（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/4074
Claims (15)
- 【請求項１】 複数の行線と、 上記複数の行線と交差する複数の列線と、 上記複数の行線と上記複数の列線の所望の交点に配置さ
れた複数のメモリセルと、上記メモリセルを選択するた
めの選択回路とを有する半導体集積回路において、 上記選択回路は、 第１の動作電圧が供給される第１動作電位点と、 第２の動作電圧が供給される第２動作電位点と、 上記第１の動作電圧を供給する第１給電線と、 上記第２の動作電圧を供給する第２給電線と、 上記第１乃至第４主電流制限手段と、 上記第１主電流制限手段を介して上記第１給電線と接続
される第１ノードと、 上記第２主電流制限手段を介して上記第２給電線と接続
される第２ノードと、 上記第３主電流制限手段を介して上記第１給電線と接続
される第３ノードと、 上記第４主電流制限手段を介して上記第２給電線と接続
される第４ノードと、 第１乃至第８電流制限手段と、 上記第１電流制限手段を介して上記第１ノードと接続さ
れる第５ノードと、 上記第２電流制限手段を介して上記第２ノードと接続さ
れる第６ノードと、 上記第３電流制限手段を介して上記第１ノードと接続さ
れる第７ノードと、 上記第４電流制限手段を介して上記第２ノードと接続さ
れる第８ノードと、 上記第５電流制限手段を介して上記第３ノードと接続さ
れる第９ノードと、 上記第６電流制限手段を介して上記第４ノードと接続さ
れる第１０ノードと、 上記第７電流制限手段を介して上記第３ノードと接続さ
れる第１１ノードと、 上記第８電流制限手段を介して上記第４ノードと接続さ
れる第１２ノードと、 上記第１動作電位点と上記第６ノードとの間に接続され
る第１論理ゲート群と、 上記第２動作電位点と上記第
５ノードとの間に接続される第２論理ゲート群と、 上
記第１動作電位点と上記第８ノードとの間に接続される
第３論理ゲート群と、 上記第２動作電位点と上記第７
ノードとの間に接続される第４論理ゲート群と、 上記
第１動作電位点と上記第１０ノードとの間に接続される
第５論理ゲート群と、 上記第２動作電位点と上記第９ノードとの間に接続され
る第６論理ゲート群と、 上記第１動作電位点と上記第
１２ノードとの間に接続される第７論理ゲート群と、 上記第２動作電位点と上記第１１ノードとの間に接続さ
れる第８論理ゲート群とを有し、 上記第１論理ゲート群の各出力は、上記第２論理ゲート
群の各入力にそれぞれ接続され、 上記第３論理ゲート群の各出力は、上記第４論理ゲート
群の各入力にそれぞれ接続され、 上記第５論理ゲート群の各出力は、上記第６論理ゲート
群の各入力にそれぞれ接続され、 上記第７論理ゲート群の各出力は、上記第８論理ゲート
群の各入力にそれぞれ接続されることを特徴とする半導
体集積回路。 - 【請求項２】 請求項１に記載の半導体集積回路におい
て、 上記第１主電流制限手段を制御する第１制御線と、 上記第２主電流制限手段を制御する第２制御線と、 上記第３主電流制限手段を制御する第３制御線と、 上記第４主電流制限手段を制御する第４制御線と、 上記第１電流制限手段及び上記第５電流制限手段を制御
する第５制御線と、 上記第２電流制限手段及び上記第６電流制限手段を制御
する第６制御線と、 上記第３電流制限手段及び上記第７電流制限手段を制御
する第７制御線と、 上記第４電流制限手段及び上記第８電流制限手段を制御
する第８制御線とを有することを特徴とする半導体集積
回路。 - 【請求項３】 請求項１または２に記載の半導体集積回路
において、 上記第１乃至第８論理ゲート群のそれぞれはＣＭＯＳ論
理ゲートで構成され、 第１状態においては、 上記第１主電流制限手段を介して、上記第１給電線と上
記第２動作電位点との間に上記第２及び第４論理ゲート
群を流れるサブスレッショルド電流を第１の絶対値に制
限し、 上記第２主電流制限手段を介して、上記第１動作電位点
と上記第２給電線との間に上記第１及び第３論理ゲート
群を流れるサブスレッショルド電流を第２の絶対値に制
限し、 上記第３主電流制限手段を介して、上記第１給電線と上
記第２動作電位点との間に上記第６及び第８論理ゲート
群を流れるサブスレッショルド電流を第３の絶対値に制
限し、 上記第４主電流制限手段を介して、上記第１動作電位点
と上記第２給電線との間に上記第５及び第７論理ゲート
群を流れるサブスレッショルド電流を第４の絶対値に制
限し、 第２状態においては、 上記第１主電流制限手段及び上記第１電流制限手段を介
して、上記第１給電線と上記第２動作電位点との間に上
記第２論理ゲート群のいずれかを貫通電流が流れること
を許容し、 上記第２主電流制限手段及び上記第２電流制限手段を介
して、上記第１動作電位点と上記第２給電線との間に上
記第１論理ゲート群のいずれかを貫通電流が流れること
を許容し、 上記第３電流制限手段を介して、上記第１ノードと上記
第２動作電位点との間に上記第４論理ゲート群を流れる
サブスレッショルド電流を第５の絶対値に制限し、上記
第４電流制限手段を介して、上記第１動作電位点と上記
第２ノードとの間に上記第３論理ゲート群を流れるサブ
スレッショルド電流を第６の絶対値に制限し、上記第３
主電流制限手段を介して、上記第１給電線と上記第２動
作電位点との間に上記第６及び第８論理ゲート群を流れ
るサブスレッショルド電流を上記第３の絶対値に制限
し、 上記第４主電流制限手段を介して、上記第１動作電位点
と上記第２給電線との間に上記第５及び第７論理ゲート
群を流れるサブスレッショルド電流を上記第４の絶対値
に制限することを特徴とする半導体集積回路。 - 【請求項４】請求項１乃至３の何れかに記載の半導体集
積回路において、 上記第１の主電流制限手段は、ソースが上記第１給電線
に、ドレインが上記第１ノードに接続された第１のＭＯ
Ｓトランジスタを有し、 上記第２の主電流制限手段は、ソースが上記第２給電線
に、ドレインが上記第２ノードに接続された第２のＭＯ
Ｓトランジスタを有し、上記第３の主電流制限手段は、ソースが上記第１給電線
に、ドレインが上記第３ノードに接続された第３のＭＯ
Ｓトランジスタを有し、 上記第４の主電流制限手段は、ソースが上記第２給電線
に、ドレインが上記第４ノードに接続された第４のＭＯ
Ｓトランジスタを有し、 上記第１の電流制限手段は、ソースが上記第１ノード
に、ドレインが上記第５ノードに接続された第５のＭＯ
Ｓトランジスタを有し、 上記第２の電流制限手段は、ソースが上記第２ノード
に、ドレインが上記第６ノードに接続された第６のＭＯ
Ｓトランジスタを有し、 上記第３の電流制限手段は、ソースが上記第１ノード
に、ドレインが上記第７ノードに接続された第７のＭＯ
Ｓトランジスタを有し、 上記第４の電流制限手段は、ソースが上記第２ノード
に、ドレインが上記第８ノードに接続された第８のＭＯ
Ｓトランジスタを有し、 上記第５の電流制限手段は、ソースが上記第３ノード
に、ドレインが上記第９ノードに接続された第９のＭＯ
Ｓトランジスタを有し、 上記第６の電流制限手段は、ソースが上記第４ノード
に、ドレインが上記第１０ノードに接続された第１０の
ＭＯＳトランジスタを有し、 上記第７の電流制限手段は、ソースが上記第３ノード
に、ドレインが上記第１１ノードに接続された第１１の
ＭＯＳトランジスタを有し、 上記第８の電流制限手段は、ソースが上記第４ノード
に、ドレインが上記第１２ノードに接続された第１２の
ＭＯＳトランジスタを有 することを特徴とする半導体集
積回路。 - 【請求項５】請求項４に記載の半導体集積回路におい
て、 上記第５のＭＯＳトランジスタのしきい値電圧の絶対値
と上記第６のＭＯＳトランジスタのしきい値電圧の絶対
値は、上記第１及び第２の論理ゲート群の各々に含まれ
るＭＯＳトランジスタのしきい値電圧の絶対値よりも大
きく、 ここで、上記しきい値電圧は、ゲート幅と実効ゲート長
の比が5/0.15のときに１０ｎＡのドレイン電流が流れる
ゲート−ソース間電圧で定義した定電流しきい値電圧で
あることを特徴とする半導体集積回路。 - 【請求項６】請求項４又は５の何れかに記載の半導体集
積回路において、 上記第５のＭＯＳトランジスタと上記第６のＭＯＳトラ
ンジスタとは、相補な極性であり、 上記第１のＭＯＳトランジスタと上記第５のＭＯＳトラ
ンジスタとは同じ極性であり、 上記第２のＭＯＳトランジスタと上記第６のＭＯＳトラ
ンジスタとは同じ極性である ことを特徴とする半導体集
積回路。 - 【請求項７】 請求項１乃至６のいずれかに記載の半導体
集積回路において、 上記第１、第３、第５及び第７論理ゲート群のそれぞれ
は多入力一出力であることを特徴とする半導体集積回
路。 - 【請求項８】 請求項７に記載の半導体集積回路におい
て、 上記第１、第３、第５及び第７論理ゲート群のそれぞれ
はＮＡＮＤゲートであることを特徴とする半導体集積回
路。 - 【請求項９】 請求項１乃至８の何れかに記載の半導体集
積回路において、 上記第２、第４、第６及び第８論理ゲート群のそれぞれ
はインバータであることを特徴とする半導体集積回路。 - 【請求項１０】 請求項１乃至９の何れかに記載の半導体
集積回路において、 上記第１乃至第８論理ゲート群のそれぞれは、 ゲート電圧が第１の電圧から第２の電圧までの電圧を取
り、上記ゲート電圧が上記第１の電圧であるときよりも
上記ゲート電圧が上記第２の電圧であるときにそのドレ
イン電流が大きくなり、ゲート電圧が上記第１の電圧で
あるときでもドレインとソース間にサブスレッショルド
電流が流れるＭＯＳトランジスタを含むことを特徴とす
る半導体集積回路。 - 【請求項１１】 請求項１０に記載の半導体集積回路にお
いて、 上記第１乃至第８論理ゲート群のそれぞれの上記ＭＯＳ
トランジスタのしきい値電圧は、０．２Ｖ以下であり、 ここで、上記しきい値電圧は、ゲート幅と実効ゲート長
の比が5/0.15のときに１０ｎＡのドレイン電流が流れる
ゲート−ソース間電圧で定義したしきい値電圧であるこ
とを特徴とする半導体集積回路。 - 【請求項１２】 請求項１０又は１１の何れかに記載の半
導体集積回路において、 上記第１乃至第８論理ゲート群のそれぞれの上記ＭＯＳ
トランジスタのゲート酸化膜厚は、４ｎｍであることを
特徴とする半導体集積回路。 - 【請求項１３】 請求項１０乃至１３の何れかに記載の半
導体集積回路において、 上記第１乃至第８論理ゲート群のそれぞれの上記ＭＯＳ
トランジスタのゲート長は、０．２μｍ以下であること
を特徴とする半導体集積回路。 - 【請求項１４】 請求項１乃至１３の何れかに記載の半導
体集積回路において、 外部から印加される電源電圧の絶対値は２ボルト以下で
あることを特徴とする半導体集積回路。 - 【請求項１５】 請求項１０に記載の半導体集積回路にお
いて、 上記第１の電圧と上記第２の電圧の電圧差は２ボルト以
下であることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03738797A JP3192106B2 (ja) | 1997-02-21 | 1997-02-21 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03738797A JP3192106B2 (ja) | 1997-02-21 | 1997-02-21 | 半導体集積回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5015236A Division JP3047659B2 (ja) | 1993-01-07 | 1993-02-02 | 半導体集積回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000314433A Division JP3721067B2 (ja) | 2000-10-10 | 2000-10-10 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09213074A JPH09213074A (ja) | 1997-08-15 |
| JP3192106B2 true JP3192106B2 (ja) | 2001-07-23 |
Family
ID=12496127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03738797A Expired - Lifetime JP3192106B2 (ja) | 1997-02-21 | 1997-02-21 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3192106B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR200478635Y1 (ko) | 2014-10-22 | 2015-11-03 | 황수민 | 우산천 정렬수단을 구비한 우산 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100311041B1 (ko) * | 1999-05-07 | 2001-11-02 | 윤종용 | 대기 상태시 누설전류가 발생되지 않는 로우 디코더들 및 칼럼디코더들을 갖는 반도체 메모리장치 |
| JP4882303B2 (ja) * | 2005-07-28 | 2012-02-22 | ソニー株式会社 | 信号処理回路 |
| US7466620B2 (en) * | 2006-01-04 | 2008-12-16 | Baker Mohammad | System and method for low power wordline logic for a memory |
-
1997
- 1997-02-21 JP JP03738797A patent/JP3192106B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR200478635Y1 (ko) | 2014-10-22 | 2015-11-03 | 황수민 | 우산천 정렬수단을 구비한 우산 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09213074A (ja) | 1997-08-15 |
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