JPH10106267A - 半導体装置 - Google Patents
半導体装置Info
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- JPH10106267A JPH10106267A JP25172096A JP25172096A JPH10106267A JP H10106267 A JPH10106267 A JP H10106267A JP 25172096 A JP25172096 A JP 25172096A JP 25172096 A JP25172096 A JP 25172096A JP H10106267 A JPH10106267 A JP H10106267A
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- memory cell
- power supply
- mos transistor
- supply line
- sram
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Abstract
(57)【要約】
【課題】 消費電力を低減させた、ＳＲＡＭの半導体装
置を提供する。 【解決手段】 ＳＲＡＭの行デコーダ２の各ワード線
Ｗで選択されるメモリセル群の各電源ライン５１と電圧
供給源側の電源ライン５２との間には、各々スイッチン
グＭＯＳトランジスタ５０を設け、ワード線Ｗの選択信
号で、スイッチングＭＯＳトランジスタ５０を開閉し、
メモリセル１０の選択時には、ワード線で選択されるメ
モリセル群の電源ライン５１を電圧供給源側の電源ライ
ン５２から遮断する。 【効果】 ＳＲＡＭの半導体装置の低消費電力化が可能
となる。
置を提供する。 【解決手段】 ＳＲＡＭの行デコーダ２の各ワード線
Ｗで選択されるメモリセル群の各電源ライン５１と電圧
供給源側の電源ライン５２との間には、各々スイッチン
グＭＯＳトランジスタ５０を設け、ワード線Ｗの選択信
号で、スイッチングＭＯＳトランジスタ５０を開閉し、
メモリセル１０の選択時には、ワード線で選択されるメ
モリセル群の電源ライン５１を電圧供給源側の電源ライ
ン５２から遮断する。 【効果】 ＳＲＡＭの半導体装置の低消費電力化が可能
となる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
さらに詳しくは、消費電力を低減した完全ＣＭＯＳ型Ｓ
ＲＡＭの半導体装置に関する。
さらに詳しくは、消費電力を低減した完全ＣＭＯＳ型Ｓ
ＲＡＭの半導体装置に関する。
【０００２】
【従来の技術】近年、半導体装置の一つであるＲＡＭ
（Ｒａｎｄａｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）半導体
メモリは、益々高集積化、高速化が進められている。こ
のＲＡＭが高集積化するに伴い、半導体メモリの消費電
力が益々増大してきて、電力消費量自体の問題や半導体
メモリの温度上昇の問題が起きている。ＥＥＰＲＯＭ等
の不揮発性ＲＡＭ（Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｍｅｍ
ｏｒｙ）ならば、メモリの読み出し／書き込み動作をさ
せる時だけメモリセルに電源を供給すればよいが、ＤＲ
ＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）やＳＲＡＭ（Ｓｔａｔ
ｉｃ ＲＡＭ）等のように電源を与えないと、メモリセ
ルの記憶内容が消滅してしまう揮発性ＲＡＭの場合は、
メモリの読み出し／書き込み動作時や読み出し／書き込
み動作をしないスタンバイ時の消費電力をできるだけ少
なくする必要がある。
（Ｒａｎｄａｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）半導体
メモリは、益々高集積化、高速化が進められている。こ
のＲＡＭが高集積化するに伴い、半導体メモリの消費電
力が益々増大してきて、電力消費量自体の問題や半導体
メモリの温度上昇の問題が起きている。ＥＥＰＲＯＭ等
の不揮発性ＲＡＭ（Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｍｅｍ
ｏｒｙ）ならば、メモリの読み出し／書き込み動作をさ
せる時だけメモリセルに電源を供給すればよいが、ＤＲ
ＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）やＳＲＡＭ（Ｓｔａｔ
ｉｃ ＲＡＭ）等のように電源を与えないと、メモリセ
ルの記憶内容が消滅してしまう揮発性ＲＡＭの場合は、
メモリの読み出し／書き込み動作時や読み出し／書き込
み動作をしないスタンバイ時の消費電力をできるだけ少
なくする必要がある。
【０００３】上述した揮発性ＲＡＭであるＳＲＡＭにお
ける、低消費電力化と高集積化を目指したＳＲＡＭとし
ては、高抵抗負荷型ＳＲＡＭ、ＴＦＴ負荷型ＳＲＡＭ、
ＰＭＯＳ負荷とＮＭＯＳドライバ構成の完全ＣＭＯＳ型
ＳＲＡＭ等がある。
ける、低消費電力化と高集積化を目指したＳＲＡＭとし
ては、高抵抗負荷型ＳＲＡＭ、ＴＦＴ負荷型ＳＲＡＭ、
ＰＭＯＳ負荷とＮＭＯＳドライバ構成の完全ＣＭＯＳ型
ＳＲＡＭ等がある。
【０００４】ここでは、完全ＣＭＯＳ型ＳＲＡＭの従来
例に関し、図３、図４を参照して説明する。まず、完全
ＣＭＯＳ型ＳＲＡＭの構成は、図３に示すように、メモ
リセル１０をＸＹに配置したメモリセルアレイ部１、選
択メモリセルの行を指定する行デコーダ部２および記憶
内容の読み出し時に信号を増幅するセンスアンプと選択
メモリセルの列を指定する列デコーダとより成るセンス
アンプ／列デコーダ部３より概略構成されている。
例に関し、図３、図４を参照して説明する。まず、完全
ＣＭＯＳ型ＳＲＡＭの構成は、図３に示すように、メモ
リセル１０をＸＹに配置したメモリセルアレイ部１、選
択メモリセルの行を指定する行デコーダ部２および記憶
内容の読み出し時に信号を増幅するセンスアンプと選択
メモリセルの列を指定する列デコーダとより成るセンス
アンプ／列デコーダ部３より概略構成されている。
【０００５】メモリセルアレイ部１の各メモリセル１０
には、共通の電源ライン４と共通のアースライン（ＧＮ
Ｄ）５とにより、電源電圧Ｖが与えられている。また、
各メモリセル１０の情報の読み出し／書き込みは、図３
に示すような各メモリセル１０の両側に設けられた２個
の選択ＭＯＳトランジスタ１１を通して行われ、この２
個の選択ＭＯＳトランジスタ１１のソース・ドレインの
一方は、センスアンプ／列デコーダ部３からのメモリセ
ル１０の選択線であるビット線Ｂおよびビット線Ｂ′に
接続し、２個の選択ＭＯＳトランジスタ１１のゲート
は、行デコーダ部２からのメモリセル１０の選択線であ
るワード線Ｗに接続している。
には、共通の電源ライン４と共通のアースライン（ＧＮ
Ｄ）５とにより、電源電圧Ｖが与えられている。また、
各メモリセル１０の情報の読み出し／書き込みは、図３
に示すような各メモリセル１０の両側に設けられた２個
の選択ＭＯＳトランジスタ１１を通して行われ、この２
個の選択ＭＯＳトランジスタ１１のソース・ドレインの
一方は、センスアンプ／列デコーダ部３からのメモリセ
ル１０の選択線であるビット線Ｂおよびビット線Ｂ′に
接続し、２個の選択ＭＯＳトランジスタ１１のゲート
は、行デコーダ部２からのメモリセル１０の選択線であ
るワード線Ｗに接続している。
【０００６】メモリセルアレイ部１の基本構成素子２０
は、図４に示すように、４個のＭＯＳトランジスタＴ1
〜Ｔ4 で構成されたフリップフロップ回路構成のメモリ
セル１０と２個のＭＯＳトランジスタＴ5 、Ｔ6 による
選択ＭＯＳトランジスタ１１で構成されている。メモリ
セル１０のＭＯＳトランジスタＴ1 、Ｔ2 は、エンハン
スメントＮ型ＭＯＳトランジスタで、メモリセル１０の
ＭＯＳトランジスタＴ3 、Ｔ4 は、エンハンスメントＰ
型ＭＯＳトランジスタである。また、選択ＭＯＳトラン
ジスタ１１のＭＯＳトランジスタＴ5 、Ｔ6 は、エンハ
ンスメントＮ型ＭＯＳトランジスタである。
は、図４に示すように、４個のＭＯＳトランジスタＴ1
〜Ｔ4 で構成されたフリップフロップ回路構成のメモリ
セル１０と２個のＭＯＳトランジスタＴ5 、Ｔ6 による
選択ＭＯＳトランジスタ１１で構成されている。メモリ
セル１０のＭＯＳトランジスタＴ1 、Ｔ2 は、エンハン
スメントＮ型ＭＯＳトランジスタで、メモリセル１０の
ＭＯＳトランジスタＴ3 、Ｔ4 は、エンハンスメントＰ
型ＭＯＳトランジスタである。また、選択ＭＯＳトラン
ジスタ１１のＭＯＳトランジスタＴ5 、Ｔ6 は、エンハ
ンスメントＮ型ＭＯＳトランジスタである。
【０００７】次に、この完全ＣＭＯＳ型ＳＲＡＭの消費
電力について述べる。高集積化した完全ＣＭＯＳ型ＳＲ
ＡＭのメモリセル１０が百万個以上になると、完全ＣＭ
ＯＳ型ＳＲＡＭの行デコーダ部２やセンスアンプ／列デ
コーダ部３等のメモリセルアレイ部１の周辺回路での消
費電力に比べて、メモリセルアレイ部１の消費電力が大
きな割合となってくる。従って、ここでは、完全ＣＭＯ
Ｓ型ＳＲＡＭのメモリセルアレイ部１に注目した消費電
力に関して述べる。
電力について述べる。高集積化した完全ＣＭＯＳ型ＳＲ
ＡＭのメモリセル１０が百万個以上になると、完全ＣＭ
ＯＳ型ＳＲＡＭの行デコーダ部２やセンスアンプ／列デ
コーダ部３等のメモリセルアレイ部１の周辺回路での消
費電力に比べて、メモリセルアレイ部１の消費電力が大
きな割合となってくる。従って、ここでは、完全ＣＭＯ
Ｓ型ＳＲＡＭのメモリセルアレイ部１に注目した消費電
力に関して述べる。
【０００８】メモリセル１０が非選択状態にある時の消
費電力は、基本構成素子２０を構成する６個のＭＯＳト
ランジスタＴ1 〜Ｔ6 のソース・ドレイン接合電流とウ
エル−半導体基板間の接合電流、およびメモリセル１０
のＴ1 、Ｔ3 のソースとドレイン間電流とＴ2 、Ｔ4 の
ソースとドレイン間電流による消費電力となる。これら
接合電流やソースとドレイン間電流は、個々には非常に
小さく、１個の基本構成素子２０では１ｐＡ以下であっ
ても、基本構成素子２０が百万個以上となるメモリセル
アレイ部１全体で見ると、数μＡ程度となる。
費電力は、基本構成素子２０を構成する６個のＭＯＳト
ランジスタＴ1 〜Ｔ6 のソース・ドレイン接合電流とウ
エル−半導体基板間の接合電流、およびメモリセル１０
のＴ1 、Ｔ3 のソースとドレイン間電流とＴ2 、Ｔ4 の
ソースとドレイン間電流による消費電力となる。これら
接合電流やソースとドレイン間電流は、個々には非常に
小さく、１個の基本構成素子２０では１ｐＡ以下であっ
ても、基本構成素子２０が百万個以上となるメモリセル
アレイ部１全体で見ると、数μＡ程度となる。
【０００９】メモリセル１０の選択状態で、記憶情報を
読み出す時の消費電力は、今メモリセルのＭＯＳトラン
ジスタＴ1 がＯＮの場合、上述した非選択状態時の電流
の外に、選択されたメモリセル１０のビット線ＢからＭ
ＯＳトランジスタＴ5 とＭＯＳトランジスタＴ1 を通っ
てアースに流れる電流と、選択されたメモリセル１０の
ノードＡの電位上昇によるＭＯＳトランジスタＴ2 の電
流が増加し、ノードＢの電位が降下して、負荷であるＰ
ＭＯＳトランジスタＴ3 の電流増加分とによる消費電力
等が、非選択状態にある時の消費電力に加算されたもの
となる。上記のノードＡの電位上昇によるＭＯＳトラン
ジスタＴ2 の電流値は、メモリセル１０の状態を変化さ
せる程の電流値ではないが、ＭＯＳトランジスタＴ2 の
ＯＦＦ状態で流れる電流値より数桁大きい、サブスレッ
ショルド領域の電流値である。
読み出す時の消費電力は、今メモリセルのＭＯＳトラン
ジスタＴ1 がＯＮの場合、上述した非選択状態時の電流
の外に、選択されたメモリセル１０のビット線ＢからＭ
ＯＳトランジスタＴ5 とＭＯＳトランジスタＴ1 を通っ
てアースに流れる電流と、選択されたメモリセル１０の
ノードＡの電位上昇によるＭＯＳトランジスタＴ2 の電
流が増加し、ノードＢの電位が降下して、負荷であるＰ
ＭＯＳトランジスタＴ3 の電流増加分とによる消費電力
等が、非選択状態にある時の消費電力に加算されたもの
となる。上記のノードＡの電位上昇によるＭＯＳトラン
ジスタＴ2 の電流値は、メモリセル１０の状態を変化さ
せる程の電流値ではないが、ＭＯＳトランジスタＴ2 の
ＯＦＦ状態で流れる電流値より数桁大きい、サブスレッ
ショルド領域の電流値である。
【００１０】メモリセル１０の選択状態で、記憶情報を
書き込む時の消費電力は、今メモリセルのＭＯＳトラン
ジスタＴ1 をＯＮからＯＦＦにする書き込みの場合、ビ
ット線Ｂにビット線Ｂ′より大きな電圧を与えて、ＭＯ
ＳトランジスタＴ2 をＯＦＦからＯＮへ、ＭＯＳトラン
ジスタＴ1 をＯＮからＯＦＦにするメモリセル１０の状
態の変化を起こすような大きな過度電流による消費電力
等が、非選択状態にある時の消費電力に加算されたもの
となる。この過度電流のピーク値は、上述したメモリセ
ル１０読み出し時のＭＯＳトランジスタＴ2 の電流値よ
り、１桁以上大きな電流値である。
書き込む時の消費電力は、今メモリセルのＭＯＳトラン
ジスタＴ1 をＯＮからＯＦＦにする書き込みの場合、ビ
ット線Ｂにビット線Ｂ′より大きな電圧を与えて、ＭＯ
ＳトランジスタＴ2 をＯＦＦからＯＮへ、ＭＯＳトラン
ジスタＴ1 をＯＮからＯＦＦにするメモリセル１０の状
態の変化を起こすような大きな過度電流による消費電力
等が、非選択状態にある時の消費電力に加算されたもの
となる。この過度電流のピーク値は、上述したメモリセ
ル１０読み出し時のＭＯＳトランジスタＴ2 の電流値よ
り、１桁以上大きな電流値である。
【００１１】上述したメモリセル１０の選択状態での、
読み出しや書き込み時の電流値のピーク値は、非選択状
態にある時の電流値に比べて数桁以上大きく、連続して
読み出しや書き込みが行われると、電力消費量が桁違い
に大きくなり、電力消費量自体だけでなく、ＳＲＡＭ半
導体装置の温度上昇による動作不良の問題が起こる虞も
ある。
読み出しや書き込み時の電流値のピーク値は、非選択状
態にある時の電流値に比べて数桁以上大きく、連続して
読み出しや書き込みが行われると、電力消費量が桁違い
に大きくなり、電力消費量自体だけでなく、ＳＲＡＭ半
導体装置の温度上昇による動作不良の問題が起こる虞も
ある。
【００１２】
【発明が解決しようとする課題】本発明の課題は、消費
電力を低減させた、ＳＲＡＭの半導体装置を提供するこ
とを目的とする。
電力を低減させた、ＳＲＡＭの半導体装置を提供するこ
とを目的とする。
【００１３】
【課題を解決するための手段】本発明の半導体装置は、
上述の課題を解決するために提案するものであり、ＳＲ
ＡＭの半導体装置において、ＳＲＡＭの行デコーダの各
ワード線で選択されるメモリセル群の電源ラインと電圧
供給源側の電源ラインとの間には、各々スイッチングＭ
ＯＳトランジスタを設け、ワード線の選択信号で、前記
スイッチングＭＯＳトランジスタを開閉することを特徴
とするものである。
上述の課題を解決するために提案するものであり、ＳＲ
ＡＭの半導体装置において、ＳＲＡＭの行デコーダの各
ワード線で選択されるメモリセル群の電源ラインと電圧
供給源側の電源ラインとの間には、各々スイッチングＭ
ＯＳトランジスタを設け、ワード線の選択信号で、前記
スイッチングＭＯＳトランジスタを開閉することを特徴
とするものである。
【００１４】本発明によれば、ＳＲＡＭのワード線とビ
ット線によりメモリセルが選択される時、その選択メモ
リセルのワード線で選択されるメモリセル群の電源ライ
ンと電圧供給源側の電源ラインとの間に設け、ワード線
の選択信号で、スイッチングＭＯＳトランジスタを開閉
することで、メモリセルの記憶情報の読み出し／書き込
み時には、上記メモリセル群の電源ラインへ電力供給を
しないことで、消費電力を低減することができる。
ット線によりメモリセルが選択される時、その選択メモ
リセルのワード線で選択されるメモリセル群の電源ライ
ンと電圧供給源側の電源ラインとの間に設け、ワード線
の選択信号で、スイッチングＭＯＳトランジスタを開閉
することで、メモリセルの記憶情報の読み出し／書き込
み時には、上記メモリセル群の電源ラインへ電力供給を
しないことで、消費電力を低減することができる。
【００１５】即ち、メモリセルの記憶情報の読み出し／
書き込み時に、ワード線により選択されるメモリセル群
の電源ラインが電圧供給源側の電源ラインから遮断され
ると、読み出し／書き込み時、特に書き込み時に電源ラ
インの電圧が、メモリセルを流れる過度電流により低下
し、この電源ラインの電圧低下で過度電流自体が低下す
るので、消費電力が低減される。
書き込み時に、ワード線により選択されるメモリセル群
の電源ラインが電圧供給源側の電源ラインから遮断され
ると、読み出し／書き込み時、特に書き込み時に電源ラ
インの電圧が、メモリセルを流れる過度電流により低下
し、この電源ラインの電圧低下で過度電流自体が低下す
るので、消費電力が低減される。
【００１６】
【実施例】以下、本発明の具体的実施例につき、添付図
面を参照して説明する。なお従来技術の説明で参照した
図３、図４中の構成部分と同様の構成部分には、同一の
参照符号を付すものとする。
面を参照して説明する。なお従来技術の説明で参照した
図３、図４中の構成部分と同様の構成部分には、同一の
参照符号を付すものとする。
【００１７】本実施例はＳＲＡＭの半導体装置に本発明
を適用した例であり、これを図１および図２を参照して
説明する。まず、図１、図２に示すように、本実施例の
ＳＲＡＭの半導体装置の基本構成は従来例と概略同様な
ので、従来例と同様な部分の説明は省略する。本実施例
の完全ＣＭＯＳ型ＳＲＡＭにおいては、図１に示すよう
に、行デコーダ２の各ワード線Ｗで選択されるメモリセ
ル群の各電源ライン５１と電圧供給源側の電源ライン５
２との間には、各々スイッチングＭＯＳトランジスタ５
０、例えばエンハンスメントのＰ型ＭＯＳトランジスタ
Ｔs が設けてあり、Ｐ型ＭＯＳトランジスタＴs のゲー
トは、ワード線Ｗに接続している。
を適用した例であり、これを図１および図２を参照して
説明する。まず、図１、図２に示すように、本実施例の
ＳＲＡＭの半導体装置の基本構成は従来例と概略同様な
ので、従来例と同様な部分の説明は省略する。本実施例
の完全ＣＭＯＳ型ＳＲＡＭにおいては、図１に示すよう
に、行デコーダ２の各ワード線Ｗで選択されるメモリセ
ル群の各電源ライン５１と電圧供給源側の電源ライン５
２との間には、各々スイッチングＭＯＳトランジスタ５
０、例えばエンハンスメントのＰ型ＭＯＳトランジスタ
Ｔs が設けてあり、Ｐ型ＭＯＳトランジスタＴs のゲー
トは、ワード線Ｗに接続している。
【００１８】メモリセルアレイ部１の基本構成素子２０
は、図２に示すように、４個のＭＯＳトランジスタＴ1
〜Ｔ4 で構成されたフリップフロップ回路構成のメモリ
セル１０と２個のＭＯＳトランジスタＴ5 、Ｔ6 による
選択ＭＯＳトランジスタ１１で構成されている。この基
本構成素子２０のメモリセル１０の電源ライン５１は、
スイッチングＭＯＳトランジスタ５０である、エンハン
スメントＰ型ＭＯＳトランジスタＴs を介して電圧供給
源側の電源ライン５２に接続している。また、前述した
如く、スイッチングＭＯＳトランジスタ５０である、エ
ンハンスメントＰ型ＭＯＳトランジスタＴs のゲート
は、ワード線Ｗに接続している。
は、図２に示すように、４個のＭＯＳトランジスタＴ1
〜Ｔ4 で構成されたフリップフロップ回路構成のメモリ
セル１０と２個のＭＯＳトランジスタＴ5 、Ｔ6 による
選択ＭＯＳトランジスタ１１で構成されている。この基
本構成素子２０のメモリセル１０の電源ライン５１は、
スイッチングＭＯＳトランジスタ５０である、エンハン
スメントＰ型ＭＯＳトランジスタＴs を介して電圧供給
源側の電源ライン５２に接続している。また、前述した
如く、スイッチングＭＯＳトランジスタ５０である、エ
ンハンスメントＰ型ＭＯＳトランジスタＴs のゲート
は、ワード線Ｗに接続している。
【００１９】メモリセル１０のドライバＭＯＳトランジ
スタである、ＭＯＳトランジスタＴ1 、Ｔ2 は、例えば
エンハンスメントＮ型ＭＯＳトランジスタで、メモリセ
ル１０の負荷ＭＯＳトランジスタである、ＭＯＳトラン
ジスタＴ3 、Ｔ4 は、例えばエンハンスメントＰ型ＭＯ
Ｓトランジスタである。上述の如く、選択ＭＯＳトラン
ジスタ１１のＭＯＳトランジスタＴ5 、Ｔ6 と、スイッ
チングＭＯＳトランジスタ５０のＭＯＳトランジスタＴ
s とは、異なるタイプで構成する。
スタである、ＭＯＳトランジスタＴ1 、Ｔ2 は、例えば
エンハンスメントＮ型ＭＯＳトランジスタで、メモリセ
ル１０の負荷ＭＯＳトランジスタである、ＭＯＳトラン
ジスタＴ3 、Ｔ4 は、例えばエンハンスメントＰ型ＭＯ
Ｓトランジスタである。上述の如く、選択ＭＯＳトラン
ジスタ１１のＭＯＳトランジスタＴ5 、Ｔ6 と、スイッ
チングＭＯＳトランジスタ５０のＭＯＳトランジスタＴ
s とは、異なるタイプで構成する。
【００２０】次に、このスイッチングＭＯＳトランジス
タ５０を設けた完全ＣＭＯＳ型ＳＲＡＭのメモリセルア
レイ部１の消費電力について述べる。まず、メモリセル
１０が非選択状態にある時は、ワード線Ｗが低レベル電
位となる選択信号を出しているので、エンハンスメント
のＰ型ＭＯＳトランジスタＴs はＯＮ状態となってい
て、電源ライン５１と電圧供給源側の電源ライン５２と
接続した状態であり、メモリセル１０が非選択状態にあ
る時の消費電力は、従来例と同様となる。
タ５０を設けた完全ＣＭＯＳ型ＳＲＡＭのメモリセルア
レイ部１の消費電力について述べる。まず、メモリセル
１０が非選択状態にある時は、ワード線Ｗが低レベル電
位となる選択信号を出しているので、エンハンスメント
のＰ型ＭＯＳトランジスタＴs はＯＮ状態となってい
て、電源ライン５１と電圧供給源側の電源ライン５２と
接続した状態であり、メモリセル１０が非選択状態にあ
る時の消費電力は、従来例と同様となる。
【００２１】次に、メモリセル１０の選択状態で、記憶
情報を読み出す時の消費電力は、上述した非選択状態時
の電流による消費電力に、下記のような電流による消費
電力が加算される。
情報を読み出す時の消費電力は、上述した非選択状態時
の電流による消費電力に、下記のような電流による消費
電力が加算される。
【００２２】メモリセル１０の記憶情報を読み出す時
は、ワード線Ｗが高レベル電位となる選択信号を出し、
スイッチングＭＯＳトランジスタである、エンハンスメ
ントのＰ型ＭＯＳトランジスタＴs がＯＦＦして、電源
ライン５１が電圧供給源側の電源ライン５２から遮断さ
れた状態となり、また選択ＭＯＳトランジスタ１１であ
る、エンハンスメントＮ型ＭＯＳトランジスタＴ5 、Ｔ
6 はＯＮして、ビット線Ｂ、Ｂ′とメモリセル１０が接
続した状態となる。なお、ここでビット線Ｂ、Ｂ′は、
センスアンプ／列デコーダ部３に含めて図示を省略した
列選択ＭＯＳトランジスタのＯＮ／ＯＦＦにより、予め
電位が与えられている。
は、ワード線Ｗが高レベル電位となる選択信号を出し、
スイッチングＭＯＳトランジスタである、エンハンスメ
ントのＰ型ＭＯＳトランジスタＴs がＯＦＦして、電源
ライン５１が電圧供給源側の電源ライン５２から遮断さ
れた状態となり、また選択ＭＯＳトランジスタ１１であ
る、エンハンスメントＮ型ＭＯＳトランジスタＴ5 、Ｔ
6 はＯＮして、ビット線Ｂ、Ｂ′とメモリセル１０が接
続した状態となる。なお、ここでビット線Ｂ、Ｂ′は、
センスアンプ／列デコーダ部３に含めて図示を省略した
列選択ＭＯＳトランジスタのＯＮ／ＯＦＦにより、予め
電位が与えられている。
【００２３】今、メモリセル１０のＭＯＳトランジスタ
Ｔ1 がＯＮとなっている状態の場合、ＭＯＳトランジス
タＴ5 、Ｔ6 がＯＮすると、ＭＯＳトランジスタＴ1 は
ビット線Ｂより電流ｉR を引き込む。このビット線Ｂの
電流ｉR は、上述した列選択ＭＯＳトランジスタのＯＮ
／ＯＦＦにより、センスアンプ／列デコーダ部３のセン
スアンプで読み出されて外部に出力されるものである。
しかし、この電流ｉR は、スイッチングＭＯＳトランジ
スタ５０により、電源ライン５１が電圧供給源側の電源
ライン５２から遮断された状態となっても、ほとんど変
わらない。
Ｔ1 がＯＮとなっている状態の場合、ＭＯＳトランジス
タＴ5 、Ｔ6 がＯＮすると、ＭＯＳトランジスタＴ1 は
ビット線Ｂより電流ｉR を引き込む。このビット線Ｂの
電流ｉR は、上述した列選択ＭＯＳトランジスタのＯＮ
／ＯＦＦにより、センスアンプ／列デコーダ部３のセン
スアンプで読み出されて外部に出力されるものである。
しかし、この電流ｉR は、スイッチングＭＯＳトランジ
スタ５０により、電源ライン５１が電圧供給源側の電源
ライン５２から遮断された状態となっても、ほとんど変
わらない。
【００２４】また、ＭＯＳトランジスタＴ5 がＯＮする
と、メモリセル１０のノードＡ部の電位は、メモリセル
１０の非選択時のノードＡ部電位より僅かに高い、ある
中間電位となり、ＯＦＦ状態にあるＭＯＳトランジスタ
Ｔ2 は、大きなサブスレッショルド電流が流れる状態と
なり、電源ライン５１よりＭＯＳトランジスタＴ4 、Ｔ
2 を通して電流ｉ1 が流れる。しかし、この電流ｉ
1 は、ノードＢ部電位を変えてメモリセル１０の記憶情
報を変えるような状態変化を起こさない程度の電流値で
あり、ノードＢ部での寄生容量（接合容量やゲート容量
等）Ｃ2 に蓄積された電荷を放電させてしまうような電
流値ではない。従って、寄生容量Ｃ2 に比べて十分大き
い電源ライン５１の寄生容量（接合容量や配線容量等）
ＣV に蓄積された電荷の放電による電源ライン５１の電
圧変化はほとんどない。
と、メモリセル１０のノードＡ部の電位は、メモリセル
１０の非選択時のノードＡ部電位より僅かに高い、ある
中間電位となり、ＯＦＦ状態にあるＭＯＳトランジスタ
Ｔ2 は、大きなサブスレッショルド電流が流れる状態と
なり、電源ライン５１よりＭＯＳトランジスタＴ4 、Ｔ
2 を通して電流ｉ1 が流れる。しかし、この電流ｉ
1 は、ノードＢ部電位を変えてメモリセル１０の記憶情
報を変えるような状態変化を起こさない程度の電流値で
あり、ノードＢ部での寄生容量（接合容量やゲート容量
等）Ｃ2 に蓄積された電荷を放電させてしまうような電
流値ではない。従って、寄生容量Ｃ2 に比べて十分大き
い電源ライン５１の寄生容量（接合容量や配線容量等）
ＣV に蓄積された電荷の放電による電源ライン５１の電
圧変化はほとんどない。
【００２５】上述したごとく、メモリセル１０の読み出
す時の消費電力は、メモリセルの非選択時より電流ｉR
や電流ｉ1 の増加はあるが、従来例と比べて、電流ｉR
や電流ｉ1 の値の変化はほとんどなく、従って、電源ラ
イン５１が電圧供給源側の電源ライン５２から遮断され
た状態となっても、消費電力の低減効果はほとんどな
い。
す時の消費電力は、メモリセルの非選択時より電流ｉR
や電流ｉ1 の増加はあるが、従来例と比べて、電流ｉR
や電流ｉ1 の値の変化はほとんどなく、従って、電源ラ
イン５１が電圧供給源側の電源ライン５２から遮断され
た状態となっても、消費電力の低減効果はほとんどな
い。
【００２６】次に、メモリセル１０の選択状態で、記憶
情報を書き込む時の消費電力は、上述した非選択状態時
の電流による消費電力に、下記のような電流による消費
電力が加算される。
情報を書き込む時の消費電力は、上述した非選択状態時
の電流による消費電力に、下記のような電流による消費
電力が加算される。
【００２７】メモリセル１０へ記憶情報を書き込む時
は、ワード線Ｗが高レベル電位となる選択信号を出し、
スイッチングＭＯＳトランジスタである、エンハンスメ
ントのＰ型ＭＯＳトランジスタＴs がＯＦＦして、電源
ライン５１と電圧供給源側の電源ライン５２とが遮断さ
れた状態となり、また選択ＭＯＳトランジスタ１１であ
る、エンハンスメントＮ型ＭＯＳトランジスタＴ5 、Ｔ
6 はＯＮして、ビット線Ｂ、Ｂ′とメモリセル１０が接
続した状態となる。なお、この書き込みにおいて、今メ
モリセルのＭＯＳトランジスタＴ1 をＯＮからＯＦＦに
する書き込みの場合、ビット線Ｂの電圧は高レベル電
位、ビット線Ｂ′は低レベル電位とした状態にする。
は、ワード線Ｗが高レベル電位となる選択信号を出し、
スイッチングＭＯＳトランジスタである、エンハンスメ
ントのＰ型ＭＯＳトランジスタＴs がＯＦＦして、電源
ライン５１と電圧供給源側の電源ライン５２とが遮断さ
れた状態となり、また選択ＭＯＳトランジスタ１１であ
る、エンハンスメントＮ型ＭＯＳトランジスタＴ5 、Ｔ
6 はＯＮして、ビット線Ｂ、Ｂ′とメモリセル１０が接
続した状態となる。なお、この書き込みにおいて、今メ
モリセルのＭＯＳトランジスタＴ1 をＯＮからＯＦＦに
する書き込みの場合、ビット線Ｂの電圧は高レベル電
位、ビット線Ｂ′は低レベル電位とした状態にする。
【００２８】上述した書き込み時に、ビット線Ｂの電位
より、ＭＯＳトランジスタＴ2 がＯＦＦからＯＮへ、Ｍ
ＯＳトランジスタＴ4 がＯＮからＯＦＦへ変わり、この
結果ノードＢ部の電位が下がり、ＭＯＳトランジスタＴ
1 がＯＮからＯＦＦへ、ＭＯＳトランジスタＴ3 がＯＦ
ＦからＯＮへ変わる。このメモリセル１０の状態変化時
に、ＭＯＳトランジスタＴ2 、Ｔ4 を通して流れる、大
きな過度電流ｉW1と、ＭＯＳトランジスタＴ1 、Ｔ3 を
通して流れる、大きな過度電流ｉW2が、電源ライン５１
より流れる。この過度電流ｉW1、ｉW2が流れると、スイ
ッチングＭＯＳトランジスタ５０により、電圧供給源側
の電源ライン５２から遮断された電源ライン５１の寄生
容量ＣV に蓄積されていた電荷が減少し、電源ライン５
１の電圧が低下する。
より、ＭＯＳトランジスタＴ2 がＯＦＦからＯＮへ、Ｍ
ＯＳトランジスタＴ4 がＯＮからＯＦＦへ変わり、この
結果ノードＢ部の電位が下がり、ＭＯＳトランジスタＴ
1 がＯＮからＯＦＦへ、ＭＯＳトランジスタＴ3 がＯＦ
ＦからＯＮへ変わる。このメモリセル１０の状態変化時
に、ＭＯＳトランジスタＴ2 、Ｔ4 を通して流れる、大
きな過度電流ｉW1と、ＭＯＳトランジスタＴ1 、Ｔ3 を
通して流れる、大きな過度電流ｉW2が、電源ライン５１
より流れる。この過度電流ｉW1、ｉW2が流れると、スイ
ッチングＭＯＳトランジスタ５０により、電圧供給源側
の電源ライン５２から遮断された電源ライン５１の寄生
容量ＣV に蓄積されていた電荷が減少し、電源ライン５
１の電圧が低下する。
【００２９】この電源ライン５１の電圧低下により、過
度電流ｉW1、ｉW2値が低下する。ただ、この電源ライン
５１の電圧は、ノードＡ部の電位と同じ程度になると、
ＭＯＳトランジスタＴ4 のソースとゲート間の電圧が低
下した状態となって、電流が流れなくなる。また、ＯＮ
状態となったＭＯＳトランジスタＴ3 は、ソースとドレ
イン間の電圧が低下して電流が流れなくなるので、電源
ライン５１の電圧はノードＡの電位以下にはならない。
このため、ノードＡ部とノードＢ部は、それぞれ高電位
レベルと低電位レベルが保存された状態となる。
度電流ｉW1、ｉW2値が低下する。ただ、この電源ライン
５１の電圧は、ノードＡ部の電位と同じ程度になると、
ＭＯＳトランジスタＴ4 のソースとゲート間の電圧が低
下した状態となって、電流が流れなくなる。また、ＯＮ
状態となったＭＯＳトランジスタＴ3 は、ソースとドレ
イン間の電圧が低下して電流が流れなくなるので、電源
ライン５１の電圧はノードＡの電位以下にはならない。
このため、ノードＡ部とノードＢ部は、それぞれ高電位
レベルと低電位レベルが保存された状態となる。
【００３０】上述した電源ライン５１の電圧低下を伴う
過度電流ｉW1、ｉW2値は、電源ライン５１が常時一定電
圧の従来例における過度電流値よりも少なくなり、この
過度電流の減少分が、メモリセル１０書き込み時の消費
電力減少となる。
過度電流ｉW1、ｉW2値は、電源ライン５１が常時一定電
圧の従来例における過度電流値よりも少なくなり、この
過度電流の減少分が、メモリセル１０書き込み時の消費
電力減少となる。
【００３１】なお、本実施例では、完全ＣＭＯＳ型ＳＲ
ＡＭで説明したが、抵抗負荷のＳＲＡＭ、ＴＦＴ負荷の
ＳＲＡＭでも、本実施例と同様に、選択ＭＯＳトランジ
スタとタイプの異なるスイッチングＭＯＳトランジスタ
を電源ラインに設け、このスイッチングＭＯＳトランジ
スタのゲートをワード線Ｗと接続することで、メモリセ
ルの選択時に電源ラインを電圧供給側から遮断すること
で、消費電力の低減が可能になる。
ＡＭで説明したが、抵抗負荷のＳＲＡＭ、ＴＦＴ負荷の
ＳＲＡＭでも、本実施例と同様に、選択ＭＯＳトランジ
スタとタイプの異なるスイッチングＭＯＳトランジスタ
を電源ラインに設け、このスイッチングＭＯＳトランジ
スタのゲートをワード線Ｗと接続することで、メモリセ
ルの選択時に電源ラインを電圧供給側から遮断すること
で、消費電力の低減が可能になる。
【００３２】
【発明の効果】以上の説明から明らかなように、本発明
のＳＲＡＭの半導体装置は、電源ラインにスイッチング
ＭＯＳトランジスタを設け、メモリセルの選択時に、ワ
ード線の選択信号を用いて、ワード線で選択されるメモ
リセル群の電源ラインをＯＦＦすることで、ＳＲＡＭの
半導体装置の低消費電力化が可能となる。
のＳＲＡＭの半導体装置は、電源ラインにスイッチング
ＭＯＳトランジスタを設け、メモリセルの選択時に、ワ
ード線の選択信号を用いて、ワード線で選択されるメモ
リセル群の電源ラインをＯＦＦすることで、ＳＲＡＭの
半導体装置の低消費電力化が可能となる。
【図１】本発明を適用した実施例の完全ＣＭＯＳ型ＳＲ
ＡＭの概略構成図である。
ＡＭの概略構成図である。
【図２】本発明を適用した実施例の完全ＣＭＯＳ型ＳＲ
ＡＭにおける、メモリセルアレイ部の基本構成素子の概
略構成図である。
ＡＭにおける、メモリセルアレイ部の基本構成素子の概
略構成図である。
【図３】従来の完全ＣＭＯＳ型ＳＲＡＭの概略構成図で
ある。
ある。
【図４】従来の完全ＣＭＯＳ型ＳＲＡＭにおける、メモ
リセルアレイ部の基本構成素子の概略構成図である。
リセルアレイ部の基本構成素子の概略構成図である。
１…メモリセルアレイ部、２…行デコーダ部、３…セン
スアンプ／列デコーダ部、４…電源ライン、５…アース
ライン、１０…メモリセル、１１…選択ＭＯＳトランジ
スタ、２０…基本構成素子、５０…スイッチングＭＯＳ
トランジスタ、５１，５２…電源ライン
スアンプ／列デコーダ部、４…電源ライン、５…アース
ライン、１０…メモリセル、１１…選択ＭＯＳトランジ
スタ、２０…基本構成素子、５０…スイッチングＭＯＳ
トランジスタ、５１，５２…電源ライン
Claims (3)
- 【請求項１】 ＳＲＡＭの半導体装置において、 前記ＳＲＡＭの行デコーダの各ワード線で選択されるメ
モリセル群の電源ラインと電圧供給源側の電源ラインと
の間に、各々スイッチングＭＯＳトランジスタを設け、 前記ワード線の選択信号で、前記スイッチングＭＯＳト
ランジスタを開閉することを特徴とするＳＲＡＭの半導
体装置。 - 【請求項２】 前記メモリセル群の各メモリセルは、完
全ＣＭＯＳ型メモリセルであることを特徴とする、請求
項１に記載の半導体装置。 - 【請求項３】 前記スイッチングＭＯＳトランジスタ
は、選択ＭＯＳトランジスタと異なるタイプのＭＯＳト
ランジスタであることを特徴とする、請求項１に記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25172096A JPH10106267A (ja) | 1996-09-24 | 1996-09-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25172096A JPH10106267A (ja) | 1996-09-24 | 1996-09-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10106267A true JPH10106267A (ja) | 1998-04-24 |
Family
ID=17226986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25172096A Abandoned JPH10106267A (ja) | 1996-09-24 | 1996-09-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10106267A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007096865A (ja) * | 2005-09-29 | 2007-04-12 | Matsushita Electric Ind Co Ltd | レベル変換回路 |
| JP2007200520A (ja) * | 2005-12-28 | 2007-08-09 | Sony Corp | 半導体メモリデバイス |
| US7436731B2 (en) | 2005-07-29 | 2008-10-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for driving the same |
-
1996
- 1996-09-24 JP JP25172096A patent/JPH10106267A/ja not_active Abandoned
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7436731B2 (en) | 2005-07-29 | 2008-10-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for driving the same |
| JP2007096865A (ja) * | 2005-09-29 | 2007-04-12 | Matsushita Electric Ind Co Ltd | レベル変換回路 |
| JP2007200520A (ja) * | 2005-12-28 | 2007-08-09 | Sony Corp | 半導体メモリデバイス |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060316 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060322 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060522 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060627 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20060726 |