JP2006210736A - 半導体記憶装置 - Google Patents

Abstract

【課題】 通過トランジスタと駆動トランジスタとでゲート長およびゲート幅が相異なると、製造時において管理すべきパラメータの数が多くなるため、半導体記憶装置の製造が煩雑になってしまう。
【解決手段】 ＳＲＡＭセル１は、インバータ１０，２０、Ｎ型ＦＥＴ（電界効果トランジスタ）３２，３４，３６，３８、ワード線４２，４４、およびビット線４６，４８を備えている。ＦＥＴ３２，３４，３６，３８のゲート幅Ｗ２およびゲート長Ｌ２はそれぞれ、ＦＥＴ１２，２２のゲート幅Ｗ３およびゲート長Ｌ３に等しい。特に本実施形態においては、ＦＥＴ１４，２４のゲート幅Ｗ４およびゲート長Ｌ４も、それぞれＷ２（＝Ｗ３）およびＬ２（＝Ｌ３）に等しい。すなわち、ＳＲＡＭセル１は、Ｗ２＝Ｗ３＝Ｗ４、且つＬ２＝Ｌ３＝Ｌ４となるように設計されている。
【選択図】 図２

Description

本発明は、半導体記憶装置に関する。

従来の半導体記憶装置としては、例えば特許文献１に記載のものがある。同文献に記載の半導体記憶装置は、図５に示すように、６個のトランジスタ１０１〜１０６により構成されたＳＲＡＭセルを備えている。すなわち、このＳＲＡＭセルは、ラッチ回路を構成する４個のトランジスタ１０１〜１０４の他に、ラッチ回路とその両側のビット線それぞれとの間に設けられた２個の通過トランジスタ１０５，１０６を有している。また、特許文献２には、通過トランジスタが２重に設けられた構成の半導体記憶装置が開示されている。

一般に、ＳＲＡＭセルにおいては、必要なセルレシオを得るため、通過トランジスタの能力（電流駆動能力）が、駆動トランジスタすなわちラッチ回路を構成するＮ型ＦＥＴ（電界効果トランジスタ）のそれよりも低くなるように設計しなければならない。ここで、セルレシオとは、駆動トランジスタと通過トランジスタとの能力比のことである。セルレシオの調整は、例えば、これらのトランジスタのしきい値電圧を調整することにより行うことができる。しかし、その場合、通過トランジスタおよび駆動トランジスタに対して相異なる条件で不純物注入を行わねばならず、半導体記憶装置の製造が煩雑となってしまう。

また、セルレシオの調整は、図６に示すように、これらのトランジスタのゲート長およびゲート幅を調整することによっても行うことができる。同図は、図５の回路に対応するＳＲＡＭセルの平面図である。この図において、通過トランジスタ１０５，１０６のゲート長Ｌ２は、駆動トランジスタ１０２，１０４のゲート長Ｌ３よりも大きく設計されている。また、通過トランジスタ１０５，１０６のゲート幅Ｗ２は、駆動トランジスタ１０２，１０４のゲート幅Ｗ３よりも小さく設計されている。
特開平１１−７７７６号公報 特開平８−７５７４号公報

しかしながら、通過トランジスタと駆動トランジスタとでゲート長およびゲート幅が相異なると、製造時において管理すべきパラメータの数が多くなるため、半導体記憶装置の製造が煩雑になってしまう。

本発明による半導体記憶装置は、第１のインバータを構成し、ｎ型の導電型をもつ第１の駆動トランジスタと、入力端および出力端がそれぞれ上記第１のインバータの出力端および入力端に接続された第２のインバータを構成し、ｎ型の導電型をもつ第２の駆動トランジスタと、上記第１のインバータの上記出力端と第１のビット線との間の経路中に設けられた第１の通過トランジスタと、上記第２のインバータの上記出力端と第２のビット線との間の経路中に設けられた第２の通過トランジスタと、上記第１の通過トランジスタと上記第１のビット線との間の経路中に設けられた第３の通過トランジスタと、上記第２の通過トランジスタと上記第２のビット線との間の経路中に設けられた第４の通過トランジスタと、を有するＳＲＡＭセルを備え、上記各駆動トランジスタと上記各通過トランジスタとは、ゲート幅またはゲート長が互いに等しいことを特徴とする。

この半導体記憶装置においては、通過トランジスタと駆動トランジスタとでゲート幅またはゲート長の少なくとも一方が互いに等しく設計されているため、製造時に管理すべきパラメータの数を少なく抑えることができる。これにより、製造容易な半導体記憶装置が実現される。さらに、第１の通過トランジスタと第１のビット線との間に第３の通過トランジスタが設けられているとともに、第２の通過トランジスタと第２のビット線との間に第４の通過トランジスタが設けられている。これにより、第１および第３の通過トランジスタ全体の能力は、第１または第３の通過トランジスタ単独の能力よりも低くなる。第２および第４の通過トランジスタについても同様である。このため、各通過トランジスタと駆動トランジスタとの能力が等しい場合であっても、必要なセルレシオを確保することができる。

本発明によれば、必要なセルレシオを確保しつつも製造が容易な半導体記憶装置が実現される。

以下、図面を参照しつつ、本発明による半導体記憶装置の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。

（第１実施形態）
図１は、本発明の第１実施形態に係る半導体記憶装置が備えるＳＲＡＭセルを示す回路構成図である。また、図２は、同ＳＲＡＭセルを示す平面図である。本実施形態に係る半導体記憶装置は、ＳＲＡＭ（Static Random Access Memory）であり、同図に示すＳＲＡＭセル１を複数含んで構成される。

ＳＲＡＭセル１は、インバータ１０，２０、Ｎ型ＦＥＴ（電界効果トランジスタ）３２，３４，３６，３８、ワード線４２，４４、およびビット線４６，４８を備えている。インバータ１０，２０は、互いに交差結合されており、ラッチ回路を構成している。すなわち、インバータ１０（第１のインバータ）の出力端１０ａとインバータ２０（第２のインバータ）の入力端とが接続されているとともに、インバータ１０の入力端とインバータ２０の出力端２０ａとが接続されている。

インバータ１０は、Ｎ型ＦＥＴ１２（第１の駆動トランジスタ）およびＰ型ＦＥＴ１４（第１の負荷トランジスタ）により構成されている。同様に、インバータ２０は、Ｎ型ＦＥＴ２２（第２の駆動トランジスタ）およびＰ型ＦＥＴ２４（第２の負荷トランジスタ）により構成されている。ＦＥＴ１２，２２は駆動トランジスタとして機能し、ＦＥＴ１４，２４は負荷トランジスタとして機能する。また、ＦＥＴ１２，２２のソースには、電源電圧Ｖ_ｓｓが与えられている。一方、ＦＥＴ１４，２４のソースには、電源電圧Ｖ_ｃｃが与えられている。ここで、Ｖ_ｓｓ<Ｖ_ｃｃである。なお、Ｖ_ｓｓの値は例えば０Ｖ（接地電位）、Ｖ_ｃｃの値は例えば１．０Ｖに設定される。

インバータ１０の出力端１０ａとビット線４６（第１のビット線）との間の経路中には、ＦＥＴ３２（第１の通過トランジスタ）が設けられている。さらに、ＦＥＴ３２とビット線４６との間の経路中に、ＦＥＴ３６（第３の通過トランジスタ）が設けられている。具体的には、ＦＥＴ１２およびＦＥＴ１４のドレインとＦＥＴ３２のドレインとが接続され、ＦＥＴ３２のソースとＦＥＴ３６のドレインとが接続されている。また、ＦＥＴ３６のソースがビット線４６に接続されている。これらのＦＥＴ３２，３６は、通過トランジスタとして機能する。

同様に、インバータ２０の出力端２０ａとビット線４８（第２のビット線）との間の経路中には、ＦＥＴ３４（第２の通過トランジスタ）が設けられている。さらに、ＦＥＴ３４とビット線４８との間の経路中に、ＦＥＴ３８（第４の通過トランジスタ）が設けられている。具体的には、ＦＥＴ２２およびＦＥＴ２４のドレインとＦＥＴ３４のドレインとが接続され、ＦＥＴ３４のソースとＦＥＴ３８のドレインとが接続されている。また、ＦＥＴ３８のソースがビット線４８に接続されている。これらのＦＥＴ３４，３８も、通過トランジスタとして機能する。

ＦＥＴ３２，３４のゲートは、ワード線４２（第１のワード線）に接続されている。一方、ＦＥＴ３６，３８のゲートは、ワード線４４（第２のワード線）に接続されている。

図２に示すように、ＦＥＴ３２，３４，３６，３８のゲート幅Ｗ２およびゲート長Ｌ２はそれぞれ、ＦＥＴ１２，２２のゲート幅Ｗ３およびゲート長Ｌ３に等しい。特に本実施形態においては、ＦＥＴ１４，２４のゲート幅Ｗ４およびゲート長Ｌ４も、それぞれＷ２（＝Ｗ３）およびＬ２（＝Ｌ３）に等しい。すなわち、ＳＲＡＭセル１は、Ｗ２＝Ｗ３＝Ｗ４、且つＬ２＝Ｌ３＝Ｌ４となるように設計されている。

同図からわかるように、ＳＲＡＭセル１においては、各ＦＥＴ１２，１４，２２，２４，３２，３４，３６，３８のソース・ドレイン領域が設けられた拡散層が一直線上にレイアウトされている。また、各ＦＥＴ１２，１４，２２，２４，３２，３４，３６，３８のゲート電極を構成するポリシリコン層も、一直線上にレイアウトされている。換言すれば、これらの拡散層およびポリシリコン層は、それぞれ一直線に沿って延在している。

ＳＲＡＭセル１の動作を説明する。まず、読出し動作について説明する。本例では、出力端１０ａの電位がロー（Ｖ_ｓｓ）、出力端２０ａの電位がハイ（Ｖ_ｃｃ）であるとする。また、ビット線４６，４８は、プリチャージされてハイ状態となっている。この状態で、ワード線４２，４４の電位をハイとすることにより、ＦＥＴ３２，３４，３６，３８をオンする。すると、ビット線４６がディスチャージされる。これにより、ラッチ回路に記憶されていたデータを読み出すことができる。

次に、書込み動作について説明する。本例では、出力端１０ａの電位がハイ、出力端２０ａの電位がローとなるようにデータを書き込むものとする。まず、プリチャージされたビット線４６，４８のうち、一方（ビット線４６）をハイに保つとともに、他方（ビット線４８）をローにする。この状態で、ワード線４２，４４の電位をハイとする。これにより、ＦＥＴ３２，３４，３６，３８がオンし、出力端１０ａおよび出力端２０ａがそれぞれハイおよびローになる。これにより、ラッチ回路にデータを書き込むことができる。

続いて、本実施形態の効果を説明する。半導体記憶装置においては、ＦＥＴ３２，３４，３６，３８とＦＥＴ１２，２２とでゲート幅が互いに等しく設計されているため、製造時に管理すべきパラメータの数を少なく抑えることができる。これにより、製造容易な半導体記憶装置が実現されている。さらに、ＦＥＴ３２とビット線４６との間にＦＥＴ３６が設けられているとともに、ＦＥＴ３４とビット線４８との間にＦＥＴ３８が設けられている。これにより、ＦＥＴ３２，３６全体の能力は、ＦＥＴ３２またはＦＥＴ３６単独の能力よりも低くなる。ＦＥＴ３４，３８についても同様である。このため、各ＦＥＴ３２，３４，３６，３８と各ＦＥＴ１２，２２との能力が等しい場合であっても、ＦＥＴ３２，３６全体の能力がＦＥＴ１２の能力よりも低くなるとともに、ＦＥＴ３４，３８全体の能力がＦＥＴ２２の能力よりも低くなる。それゆえ、必要なセルレシオを確保することができる。このように、必要なセルレシオを確保しつつも製造が容易な半導体記憶装置が実現されている。

一方、従来のＳＲＡＭセル（図５参照）のように、通過トランジスタ１０５，１０６のゲート幅およびゲート長がそれぞれ駆動トランジスタ１０２，１０４のゲート幅およびゲート長と異なるように設計した場合、製造時に管理すべきパラメータが増えるため、製造が煩雑となる。また、ゲート幅およびゲート長のばらつきが大きくなり、歩留まり低下にもつながる。図５のＳＲＡＭセルにおいて、通過トランジスタ１０５，１０６と駆動トランジスタ１０２，１０４との間でゲート幅およびゲート長を異なる値に設定しているのは、読出し破壊を防ぐのに必要なセルレシオを確保するためである。仮に、同図において、通過トランジスタ１０５，１０６のゲート幅およびゲート長を、それぞれ駆動トランジスタ１０２，１０４のゲート幅およびゲート長と等しくした場合には、必要なセルレシオが得られず、読出し破壊が引き起こされる恐れがある。

本実施形態においては、ＦＥＴ３２，３４，３６，３８とＦＥＴ１２，２２とでゲート長も互いに等しく設計されている。これにより、製造時に管理すべきパラメータの数をさらに少なくすることができるため、製造が一層容易な半導体記憶装置が実現されている。

さらに、ＦＥＴ１４，２４のゲート幅およびゲート長が、ＦＥＴ１２，２２，３２，３４，３６，３８のゲート幅およびゲート長のそれぞれと等しく設計されている。これにより、上記半導体記憶装置の製造が一層容易となる。

ＦＥＴ３２，３４とＦＥＴ３６，３８とが別々のワード線４２，４４によって制御されている。このため、これらのワード線４２，４４の双方が選択されたときのみ、ワード線４２，４４のプリチャージあるいはディスチャージが行われる。これにより、本実施形態の半導体記憶装置においては、不必要なプリチャージおよびディスチャージを防ぐことができるため、低消費電力化を図ることができる。

このように、ＦＥＴ３２，３４とＦＥＴ３６，３８とが別々のワード線４２，４４によって制御されることにより、読出しあるいは書込みの対象となるセルのみを選択することができる。このため、本実施形態に係る半導体記憶装置においては、ディスチャージにより流れる電流を小さく抑えることができる。その結果、アクティブ時のＩＲドロップの影響が小さくなるため、電源およびグランドの補強が必要なくなり、上層設計の自由度が増す。例えば、メタル３層のみでＳＲＡＭセルのレイアウトを完結することができる。その場合、４層目以上の設計が自由になり、製造コストの低減につながる。

ＳＲＡＭ１においては、拡散層が一直線上にレイアウトされている。このことは、本実施形態に係る半導体記憶装置の製造を容易にする。また、ポリシリコン層も一直線上にレイアウトされているため、上記半導体記憶装置の製造が一層容易となっている。

（第２実施形態）
図３は、本発明の第２実施形態に係る半導体記憶装置が備えるＳＲＡＭセルを示す回路構成図である。本実施形態に係る半導体記憶装置も、ＳＲＡＭであり、同図に示すＳＲＡＭセル２を複数含んで構成される。ＳＲＡＭセル２は、インバータ１０，２０、Ｎ型ＦＥＴ３２，３４，３６，３８、ワード線４２，４４およびビット線４６，４８を備えている。これら各要素の構成は、図１のＳＲＡＭセル１におけるものと同様である。

さらに、ＳＲＡＭセル２は、電圧印加回路５０，６０を備えている。電圧印加回路５０，６０は、それぞれワード線４２，４４に接続されている。電圧印加回路５０（第１の電圧印加手段）は、デコーダ５２および昇圧回路５４を含んで構成されており、ワード線４２に所定の電圧を印加する電圧印加手段である。同様に、電圧印加回路６０（第２の電圧印加手段）は、デコーダ６２および昇圧回路６４を含んで構成されており、ワード線４４に所定の電圧を印加する電圧印加手段である。

電圧印加回路５０，６０は、ＳＲＡＭセル２の読出し動作時には、電圧Ｖ_ｄｄ（第１の電圧値）をそれぞれワード線４２，４４に与える。一方で、電圧印加回路５０，６０は、ＳＲＡＭセル２の書込み動作時には、電圧（Ｖ_ｄｄ＋α）（第２の電圧値）をそれぞれワード線４２，４４に与える。ここで、α>０である。すなわち、ＳＲＡＭセル２は、書込み動作時にワード線４２，４４に与えられる電圧値が、読出し動作時のそれよりも高くなるように構成されている。

具体的には、デコーダ５２，６２がそれぞれ上記電圧Ｖ_ｄｄを出力する。そして、昇圧回路５４は、書込み動作時に、デコーダ５２から出力された電圧Ｖ_ｄｄをαだけ昇圧することにより、電圧（Ｖ_ｄｄ＋α）を出力する。同様に、昇圧回路６４も、書込み動作時に、デコーダ６２から出力された電圧Ｖ_ｄｄをαだけ昇圧することにより、電圧（Ｖ_ｄｄ＋α）を出力する。なお、Ｖ_ｄｄは例えば１．０Ｖ、αは例えば０．２Ｖに設定される。

図４を参照しつつ、ＳＲＡＭセル２の動作を説明する。同図において、ＷＬＹ、ＷＬＸ、ＢＩＴおよびＢＩＴ／は、それぞれワード線４４、ワード線４２、ビット線４６およびビット線４８の電位を示している。また、ＮＤおよびＮＤ／は、それぞれ出力端１０ａおよび出力端２０ａの電位を示している。

まず、読出し動作について説明する。本例では、図に示すように、出力端１０ａの電位がロー（Ｖ_ｓｓ）、出力端２０ａの電位がハイ（Ｖ_ｃｃ）であるとする。また、ビット線４６，４８は、プリチャージされてハイ状態となっている。この状態で、電圧印加回路５０，６０によってそれぞれワード線４２，４４の電位をハイとすることにより、ＦＥＴ３２，３４，３６，３８をオンする。すると、ビット線４６がディスチャージされる。これにより、ラッチ回路に記憶されていたデータを読み出すことができる。

次に、書込み動作について説明する。本例では、出力端１０ａの電位がハイ、出力端２０ａの電位がローとなるようにデータを書き込むものとする。まず、プリチャージされたビット線４６，４８のうち、一方（ビット線４６）をハイに保つとともに、他方（ビット線４８）をローにする。この状態で、電圧印加回路５０，６０によってそれぞれワード線４２，４４の電位をハイとする。このとき、ワード線４２，４４には、Ｖ_ｄｄよりもαだけ高い電圧（Ｖ_ｄｄ＋α）が与えられる。これにより、ＦＥＴ３２，３４，３６，３８がオンし、出力端１０ａおよび出力端２０ａがそれぞれハイおよびローになる。これにより、ラッチ回路にデータを書き込むことができる。

続いて、本実施形態の効果を説明する。ＳＲＡＭセル２においても、ＦＥＴ３２，３４，３６，３８とＦＥＴ１２，２２とでゲート幅が互いに等しく設計されているため、製造時に管理すべきパラメータの数を少なく抑えることができる。これにより、製造容易な半導体記憶装置が実現されている。

さらに、ＳＲＡＭセル２には、読出し動作時よりも大きな電圧を書込み動作時にワード線４２，４４に印加する電圧印加回路５０，６０が設けられている。これにより、書込み時に、ＦＥＴ３２，３４，３６，３８のゲートに高い電圧を与えることができ、ＦＥＴ３２，３４，３６，３８の能力を向上させることができる。このことは、ＳＲＡＭセル２の書込みマージンの向上に資する。

電圧印加回路５０は、電圧値Ｖ_ｄｄを出力するデコーダ５２と、デコーダ５２から出力された上記電圧値Ｖ_ｄｄを昇圧することにより書込み動作時に電圧値（Ｖ_ｄｄ＋α）を出力する昇圧回路５４と、を有している。これにより、電圧印加回路５０が簡略な構成で実現されている。同様に、電圧印加回路６０も、デコーダ６２と昇圧回路６４とを有しているので、簡略な構成で実現されている。

本発明による半導体記憶装置は、上記実施形態に限定されるものではなく、様々な変形が可能である。上記実施形態においては、通過トランジスタのゲート幅およびゲート長がそれぞれ、駆動トランジスタのゲート幅およびゲート長と等しく設計されているが、ゲート幅およびゲート長のうち何れか一方のみが等しく設計されていてもよい。また、負荷トランジスタのゲート幅は、通過トランジスタあるいは駆動トランジスタのゲート幅と異なっていてもよい。同様に、負荷トランジスタのゲート長も、通過トランジスタあるいは駆動トランジスタのゲート長と異なっていてもよい。

本発明の第１実施形態に係る半導体記憶装置が備えるＳＲＡＭセルを示す回路構成図である。 図１のＳＲＡＭセルを示す平面図である。 本発明の第２実施形態に係る半導体記憶装置が備えるＳＲＡＭセルを示す回路構成図である。 図３のＳＲＡＭセルの動作を説明するためのタイミングチャートである。 従来の半導体記憶装置が備えるＳＲＡＭセルを示す回路構成図である。 図５のＳＲＡＭセルを示す平面図である。

符号の説明

１，２ ＳＲＡＭセル
１０，２０ インバータ
１２，２２，３２，３４，３６，３８ Ｎ型ＦＥＴ
１４，２４ Ｐ型ＦＥＴ
４２，４４ ワード線
４６，４８ ビット線
５０，６０ 電圧印加回路
５２，６２ デコーダ
５４，６４ 昇圧回路

Claims (6)

1. 第１のインバータを構成し、ｎ型の導電型をもつ第１の駆動トランジスタと、
   入力端および出力端がそれぞれ前記第１のインバータの出力端および入力端に接続された第２のインバータを構成し、ｎ型の導電型をもつ第２の駆動トランジスタと、
   前記第１のインバータの前記出力端と第１のビット線との間の経路中に設けられた第１の通過トランジスタと、
   前記第２のインバータの前記出力端と第２のビット線との間の経路中に設けられた第２の通過トランジスタと、
   前記第１の通過トランジスタと前記第１のビット線との間の経路中に設けられた第３の通過トランジスタと、
   前記第２の通過トランジスタと前記第２のビット線との間の経路中に設けられた第４の通過トランジスタと、を有するＳＲＡＭセルを備え、
   前記各駆動トランジスタと前記各通過トランジスタとは、ゲート幅またはゲート長が互いに等しいことを特徴とする半導体記憶装置。
2. 請求項１に記載の半導体記憶装置において、
   前記各駆動トランジスタと前記各通過トランジスタとは、ゲート幅およびゲート長共に互いに等しい半導体記憶装置。
3. 請求項１または２に記載の半導体記憶装置において、
   前記ＳＲＡＭセルは、前記第１のインバータを構成し、ｐ型の導電型をもつ第１の負荷トランジスタと、前記第２のインバータを構成し、ｐ型の導電型をもつ第２の負荷トランジスタと、を有し、
   前記各駆動トランジスタと前記各通過トランジスタと前記各負荷トランジスタとは、ゲート幅またはゲート長が互いに等しい半導体記憶装置。
4. 請求項３に記載の半導体記憶装置において、
   前記各駆動トランジスタと前記各通過トランジスタと前記各負荷トランジスタとは、ゲート幅およびゲート長共に互いに等しい半導体記憶装置。
5. 請求項１乃至４いずれかに記載の半導体記憶装置において、
   前記各トランジスタのソース・ドレイン領域が設けられた拡散層は、一直線に沿って延在している半導体記憶装置。
6. 請求項１乃至５いずれかに記載の半導体記憶装置において、
   前記各トランジスタのゲート電極を構成するポリシリコン層は、一直線に沿って延在している半導体記憶装置。

Images