JP2006210736A - 半導体記憶装置 - Google Patents

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Abstract

【課題】 通過トランジスタと駆動トランジスタとでゲート長およびゲート幅が相異なると、製造時において管理すべきパラメータの数が多くなるため、半導体記憶装置の製造が煩雑になってしまう。
【解決手段】 SRAMセル1は、インバータ10,20、N型FET(電界効果トランジスタ)32,34,36,38、ワード線42,44、およびビット線46,48を備えている。FET32,34,36,38のゲート幅W2およびゲート長L2はそれぞれ、FET12,22のゲート幅W3およびゲート長L3に等しい。特に本実施形態においては、FET14,24のゲート幅W4およびゲート長L4も、それぞれW2(=W3)およびL2(=L3)に等しい。すなわち、SRAMセル1は、W2=W3=W4、且つL2=L3=L4となるように設計されている。
【選択図】 図2

Description

本発明は、半導体記憶装置に関する。
従来の半導体記憶装置としては、例えば特許文献1に記載のものがある。同文献に記載の半導体記憶装置は、図5に示すように、6個のトランジスタ101〜106により構成されたSRAMセルを備えている。すなわち、このSRAMセルは、ラッチ回路を構成する4個のトランジスタ101〜104の他に、ラッチ回路とその両側のビット線それぞれとの間に設けられた2個の通過トランジスタ105,106を有している。また、特許文献2には、通過トランジスタが2重に設けられた構成の半導体記憶装置が開示されている。
一般に、SRAMセルにおいては、必要なセルレシオを得るため、通過トランジスタの能力(電流駆動能力)が、駆動トランジスタすなわちラッチ回路を構成するN型FET(電界効果トランジスタ)のそれよりも低くなるように設計しなければならない。ここで、セルレシオとは、駆動トランジスタと通過トランジスタとの能力比のことである。セルレシオの調整は、例えば、これらのトランジスタのしきい値電圧を調整することにより行うことができる。しかし、その場合、通過トランジスタおよび駆動トランジスタに対して相異なる条件で不純物注入を行わねばならず、半導体記憶装置の製造が煩雑となってしまう。
また、セルレシオの調整は、図6に示すように、これらのトランジスタのゲート長およびゲート幅を調整することによっても行うことができる。同図は、図5の回路に対応するSRAMセルの平面図である。この図において、通過トランジスタ105,106のゲート長L2は、駆動トランジスタ102,104のゲート長L3よりも大きく設計されている。また、通過トランジスタ105,106のゲート幅W2は、駆動トランジスタ102,104のゲート幅W3よりも小さく設計されている。
特開平11−7776号公報 特開平8−7574号公報
しかしながら、通過トランジスタと駆動トランジスタとでゲート長およびゲート幅が相異なると、製造時において管理すべきパラメータの数が多くなるため、半導体記憶装置の製造が煩雑になってしまう。
本発明による半導体記憶装置は、第1のインバータを構成し、n型の導電型をもつ第1の駆動トランジスタと、入力端および出力端がそれぞれ上記第1のインバータの出力端および入力端に接続された第2のインバータを構成し、n型の導電型をもつ第2の駆動トランジスタと、上記第1のインバータの上記出力端と第1のビット線との間の経路中に設けられた第1の通過トランジスタと、上記第2のインバータの上記出力端と第2のビット線との間の経路中に設けられた第2の通過トランジスタと、上記第1の通過トランジスタと上記第1のビット線との間の経路中に設けられた第3の通過トランジスタと、上記第2の通過トランジスタと上記第2のビット線との間の経路中に設けられた第4の通過トランジスタと、を有するSRAMセルを備え、上記各駆動トランジスタと上記各通過トランジスタとは、ゲート幅またはゲート長が互いに等しいことを特徴とする。
この半導体記憶装置においては、通過トランジスタと駆動トランジスタとでゲート幅またはゲート長の少なくとも一方が互いに等しく設計されているため、製造時に管理すべきパラメータの数を少なく抑えることができる。これにより、製造容易な半導体記憶装置が実現される。さらに、第1の通過トランジスタと第1のビット線との間に第3の通過トランジスタが設けられているとともに、第2の通過トランジスタと第2のビット線との間に第4の通過トランジスタが設けられている。これにより、第1および第3の通過トランジスタ全体の能力は、第1または第3の通過トランジスタ単独の能力よりも低くなる。第2および第4の通過トランジスタについても同様である。このため、各通過トランジスタと駆動トランジスタとの能力が等しい場合であっても、必要なセルレシオを確保することができる。
本発明によれば、必要なセルレシオを確保しつつも製造が容易な半導体記憶装置が実現される。
以下、図面を参照しつつ、本発明による半導体記憶装置の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
(第1実施形態)
図1は、本発明の第1実施形態に係る半導体記憶装置が備えるSRAMセルを示す回路構成図である。また、図2は、同SRAMセルを示す平面図である。本実施形態に係る半導体記憶装置は、SRAM(Static Random Access Memory)であり、同図に示すSRAMセル1を複数含んで構成される。
SRAMセル1は、インバータ10,20、N型FET(電界効果トランジスタ)32,34,36,38、ワード線42,44、およびビット線46,48を備えている。インバータ10,20は、互いに交差結合されており、ラッチ回路を構成している。すなわち、インバータ10(第1のインバータ)の出力端10aとインバータ20(第2のインバータ)の入力端とが接続されているとともに、インバータ10の入力端とインバータ20の出力端20aとが接続されている。
インバータ10は、N型FET12(第1の駆動トランジスタ)およびP型FET14(第1の負荷トランジスタ)により構成されている。同様に、インバータ20は、N型FET22(第2の駆動トランジスタ)およびP型FET24(第2の負荷トランジスタ)により構成されている。FET12,22は駆動トランジスタとして機能し、FET14,24は負荷トランジスタとして機能する。また、FET12,22のソースには、電源電圧Vssが与えられている。一方、FET14,24のソースには、電源電圧Vccが与えられている。ここで、Vss<Vccである。なお、Vssの値は例えば0V(接地電位)、Vccの値は例えば1.0Vに設定される。
インバータ10の出力端10aとビット線46(第1のビット線)との間の経路中には、FET32(第1の通過トランジスタ)が設けられている。さらに、FET32とビット線46との間の経路中に、FET36(第3の通過トランジスタ)が設けられている。具体的には、FET12およびFET14のドレインとFET32のドレインとが接続され、FET32のソースとFET36のドレインとが接続されている。また、FET36のソースがビット線46に接続されている。これらのFET32,36は、通過トランジスタとして機能する。
同様に、インバータ20の出力端20aとビット線48(第2のビット線)との間の経路中には、FET34(第2の通過トランジスタ)が設けられている。さらに、FET34とビット線48との間の経路中に、FET38(第4の通過トランジスタ)が設けられている。具体的には、FET22およびFET24のドレインとFET34のドレインとが接続され、FET34のソースとFET38のドレインとが接続されている。また、FET38のソースがビット線48に接続されている。これらのFET34,38も、通過トランジスタとして機能する。
FET32,34のゲートは、ワード線42(第1のワード線)に接続されている。一方、FET36,38のゲートは、ワード線44(第2のワード線)に接続されている。
図2に示すように、FET32,34,36,38のゲート幅W2およびゲート長L2はそれぞれ、FET12,22のゲート幅W3およびゲート長L3に等しい。特に本実施形態においては、FET14,24のゲート幅W4およびゲート長L4も、それぞれW2(=W3)およびL2(=L3)に等しい。すなわち、SRAMセル1は、W2=W3=W4、且つL2=L3=L4となるように設計されている。
同図からわかるように、SRAMセル1においては、各FET12,14,22,24,32,34,36,38のソース・ドレイン領域が設けられた拡散層が一直線上にレイアウトされている。また、各FET12,14,22,24,32,34,36,38のゲート電極を構成するポリシリコン層も、一直線上にレイアウトされている。換言すれば、これらの拡散層およびポリシリコン層は、それぞれ一直線に沿って延在している。
SRAMセル1の動作を説明する。まず、読出し動作について説明する。本例では、出力端10aの電位がロー(Vss)、出力端20aの電位がハイ(Vcc)であるとする。また、ビット線46,48は、プリチャージされてハイ状態となっている。この状態で、ワード線42,44の電位をハイとすることにより、FET32,34,36,38をオンする。すると、ビット線46がディスチャージされる。これにより、ラッチ回路に記憶されていたデータを読み出すことができる。
次に、書込み動作について説明する。本例では、出力端10aの電位がハイ、出力端20aの電位がローとなるようにデータを書き込むものとする。まず、プリチャージされたビット線46,48のうち、一方(ビット線46)をハイに保つとともに、他方(ビット線48)をローにする。この状態で、ワード線42,44の電位をハイとする。これにより、FET32,34,36,38がオンし、出力端10aおよび出力端20aがそれぞれハイおよびローになる。これにより、ラッチ回路にデータを書き込むことができる。
続いて、本実施形態の効果を説明する。半導体記憶装置においては、FET32,34,36,38とFET12,22とでゲート幅が互いに等しく設計されているため、製造時に管理すべきパラメータの数を少なく抑えることができる。これにより、製造容易な半導体記憶装置が実現されている。さらに、FET32とビット線46との間にFET36が設けられているとともに、FET34とビット線48との間にFET38が設けられている。これにより、FET32,36全体の能力は、FET32またはFET36単独の能力よりも低くなる。FET34,38についても同様である。このため、各FET32,34,36,38と各FET12,22との能力が等しい場合であっても、FET32,36全体の能力がFET12の能力よりも低くなるとともに、FET34,38全体の能力がFET22の能力よりも低くなる。それゆえ、必要なセルレシオを確保することができる。このように、必要なセルレシオを確保しつつも製造が容易な半導体記憶装置が実現されている。
一方、従来のSRAMセル(図5参照)のように、通過トランジスタ105,106のゲート幅およびゲート長がそれぞれ駆動トランジスタ102,104のゲート幅およびゲート長と異なるように設計した場合、製造時に管理すべきパラメータが増えるため、製造が煩雑となる。また、ゲート幅およびゲート長のばらつきが大きくなり、歩留まり低下にもつながる。図5のSRAMセルにおいて、通過トランジスタ105,106と駆動トランジスタ102,104との間でゲート幅およびゲート長を異なる値に設定しているのは、読出し破壊を防ぐのに必要なセルレシオを確保するためである。仮に、同図において、通過トランジスタ105,106のゲート幅およびゲート長を、それぞれ駆動トランジスタ102,104のゲート幅およびゲート長と等しくした場合には、必要なセルレシオが得られず、読出し破壊が引き起こされる恐れがある。
本実施形態においては、FET32,34,36,38とFET12,22とでゲート長も互いに等しく設計されている。これにより、製造時に管理すべきパラメータの数をさらに少なくすることができるため、製造が一層容易な半導体記憶装置が実現されている。
さらに、FET14,24のゲート幅およびゲート長が、FET12,22,32,34,36,38のゲート幅およびゲート長のそれぞれと等しく設計されている。これにより、上記半導体記憶装置の製造が一層容易となる。
FET32,34とFET36,38とが別々のワード線42,44によって制御されている。このため、これらのワード線42,44の双方が選択されたときのみ、ワード線42,44のプリチャージあるいはディスチャージが行われる。これにより、本実施形態の半導体記憶装置においては、不必要なプリチャージおよびディスチャージを防ぐことができるため、低消費電力化を図ることができる。
このように、FET32,34とFET36,38とが別々のワード線42,44によって制御されることにより、読出しあるいは書込みの対象となるセルのみを選択することができる。このため、本実施形態に係る半導体記憶装置においては、ディスチャージにより流れる電流を小さく抑えることができる。その結果、アクティブ時のIRドロップの影響が小さくなるため、電源およびグランドの補強が必要なくなり、上層設計の自由度が増す。例えば、メタル3層のみでSRAMセルのレイアウトを完結することができる。その場合、4層目以上の設計が自由になり、製造コストの低減につながる。
SRAM1においては、拡散層が一直線上にレイアウトされている。このことは、本実施形態に係る半導体記憶装置の製造を容易にする。また、ポリシリコン層も一直線上にレイアウトされているため、上記半導体記憶装置の製造が一層容易となっている。
(第2実施形態)
図3は、本発明の第2実施形態に係る半導体記憶装置が備えるSRAMセルを示す回路構成図である。本実施形態に係る半導体記憶装置も、SRAMであり、同図に示すSRAMセル2を複数含んで構成される。SRAMセル2は、インバータ10,20、N型FET32,34,36,38、ワード線42,44およびビット線46,48を備えている。これら各要素の構成は、図1のSRAMセル1におけるものと同様である。
さらに、SRAMセル2は、電圧印加回路50,60を備えている。電圧印加回路50,60は、それぞれワード線42,44に接続されている。電圧印加回路50(第1の電圧印加手段)は、デコーダ52および昇圧回路54を含んで構成されており、ワード線42に所定の電圧を印加する電圧印加手段である。同様に、電圧印加回路60(第2の電圧印加手段)は、デコーダ62および昇圧回路64を含んで構成されており、ワード線44に所定の電圧を印加する電圧印加手段である。
電圧印加回路50,60は、SRAMセル2の読出し動作時には、電圧Vdd(第1の電圧値)をそれぞれワード線42,44に与える。一方で、電圧印加回路50,60は、SRAMセル2の書込み動作時には、電圧(Vdd+α)(第2の電圧値)をそれぞれワード線42,44に与える。ここで、α>0である。すなわち、SRAMセル2は、書込み動作時にワード線42,44に与えられる電圧値が、読出し動作時のそれよりも高くなるように構成されている。
具体的には、デコーダ52,62がそれぞれ上記電圧Vddを出力する。そして、昇圧回路54は、書込み動作時に、デコーダ52から出力された電圧Vddをαだけ昇圧することにより、電圧(Vdd+α)を出力する。同様に、昇圧回路64も、書込み動作時に、デコーダ62から出力された電圧Vddをαだけ昇圧することにより、電圧(Vdd+α)を出力する。なお、Vddは例えば1.0V、αは例えば0.2Vに設定される。
図4を参照しつつ、SRAMセル2の動作を説明する。同図において、WLY、WLX、BITおよびBIT/は、それぞれワード線44、ワード線42、ビット線46およびビット線48の電位を示している。また、NDおよびND/は、それぞれ出力端10aおよび出力端20aの電位を示している。
まず、読出し動作について説明する。本例では、図に示すように、出力端10aの電位がロー(Vss)、出力端20aの電位がハイ(Vcc)であるとする。また、ビット線46,48は、プリチャージされてハイ状態となっている。この状態で、電圧印加回路50,60によってそれぞれワード線42,44の電位をハイとすることにより、FET32,34,36,38をオンする。すると、ビット線46がディスチャージされる。これにより、ラッチ回路に記憶されていたデータを読み出すことができる。
次に、書込み動作について説明する。本例では、出力端10aの電位がハイ、出力端20aの電位がローとなるようにデータを書き込むものとする。まず、プリチャージされたビット線46,48のうち、一方(ビット線46)をハイに保つとともに、他方(ビット線48)をローにする。この状態で、電圧印加回路50,60によってそれぞれワード線42,44の電位をハイとする。このとき、ワード線42,44には、Vddよりもαだけ高い電圧(Vdd+α)が与えられる。これにより、FET32,34,36,38がオンし、出力端10aおよび出力端20aがそれぞれハイおよびローになる。これにより、ラッチ回路にデータを書き込むことができる。
続いて、本実施形態の効果を説明する。SRAMセル2においても、FET32,34,36,38とFET12,22とでゲート幅が互いに等しく設計されているため、製造時に管理すべきパラメータの数を少なく抑えることができる。これにより、製造容易な半導体記憶装置が実現されている。
さらに、SRAMセル2には、読出し動作時よりも大きな電圧を書込み動作時にワード線42,44に印加する電圧印加回路50,60が設けられている。これにより、書込み時に、FET32,34,36,38のゲートに高い電圧を与えることができ、FET32,34,36,38の能力を向上させることができる。このことは、SRAMセル2の書込みマージンの向上に資する。
電圧印加回路50は、電圧値Vddを出力するデコーダ52と、デコーダ52から出力された上記電圧値Vddを昇圧することにより書込み動作時に電圧値(Vdd+α)を出力する昇圧回路54と、を有している。これにより、電圧印加回路50が簡略な構成で実現されている。同様に、電圧印加回路60も、デコーダ62と昇圧回路64とを有しているので、簡略な構成で実現されている。
本発明による半導体記憶装置は、上記実施形態に限定されるものではなく、様々な変形が可能である。上記実施形態においては、通過トランジスタのゲート幅およびゲート長がそれぞれ、駆動トランジスタのゲート幅およびゲート長と等しく設計されているが、ゲート幅およびゲート長のうち何れか一方のみが等しく設計されていてもよい。また、負荷トランジスタのゲート幅は、通過トランジスタあるいは駆動トランジスタのゲート幅と異なっていてもよい。同様に、負荷トランジスタのゲート長も、通過トランジスタあるいは駆動トランジスタのゲート長と異なっていてもよい。
本発明の第1実施形態に係る半導体記憶装置が備えるSRAMセルを示す回路構成図である。 図1のSRAMセルを示す平面図である。 本発明の第2実施形態に係る半導体記憶装置が備えるSRAMセルを示す回路構成図である。 図3のSRAMセルの動作を説明するためのタイミングチャートである。 従来の半導体記憶装置が備えるSRAMセルを示す回路構成図である。 図5のSRAMセルを示す平面図である。
符号の説明
1,2 SRAMセル
10,20 インバータ
12,22,32,34,36,38 N型FET
14,24 P型FET
42,44 ワード線
46,48 ビット線
50,60 電圧印加回路
52,62 デコーダ
54,64 昇圧回路

Claims (6)

  1. 第1のインバータを構成し、n型の導電型をもつ第1の駆動トランジスタと、
    入力端および出力端がそれぞれ前記第1のインバータの出力端および入力端に接続された第2のインバータを構成し、n型の導電型をもつ第2の駆動トランジスタと、
    前記第1のインバータの前記出力端と第1のビット線との間の経路中に設けられた第1の通過トランジスタと、
    前記第2のインバータの前記出力端と第2のビット線との間の経路中に設けられた第2の通過トランジスタと、
    前記第1の通過トランジスタと前記第1のビット線との間の経路中に設けられた第3の通過トランジスタと、
    前記第2の通過トランジスタと前記第2のビット線との間の経路中に設けられた第4の通過トランジスタと、を有するSRAMセルを備え、
    前記各駆動トランジスタと前記各通過トランジスタとは、ゲート幅またはゲート長が互いに等しいことを特徴とする半導体記憶装置。
  2. 請求項1に記載の半導体記憶装置において、
    前記各駆動トランジスタと前記各通過トランジスタとは、ゲート幅およびゲート長共に互いに等しい半導体記憶装置。
  3. 請求項1または2に記載の半導体記憶装置において、
    前記SRAMセルは、前記第1のインバータを構成し、p型の導電型をもつ第1の負荷トランジスタと、前記第2のインバータを構成し、p型の導電型をもつ第2の負荷トランジスタと、を有し、
    前記各駆動トランジスタと前記各通過トランジスタと前記各負荷トランジスタとは、ゲート幅またはゲート長が互いに等しい半導体記憶装置。
  4. 請求項3に記載の半導体記憶装置において、
    前記各駆動トランジスタと前記各通過トランジスタと前記各負荷トランジスタとは、ゲート幅およびゲート長共に互いに等しい半導体記憶装置。
  5. 請求項1乃至4いずれかに記載の半導体記憶装置において、
    前記各トランジスタのソース・ドレイン領域が設けられた拡散層は、一直線に沿って延在している半導体記憶装置。
  6. 請求項1乃至5いずれかに記載の半導体記憶装置において、
    前記各トランジスタのゲート電極を構成するポリシリコン層は、一直線に沿って延在している半導体記憶装置。
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