JPH04212781A

JPH04212781A - デコーダ回路

Info

Publication number: JPH04212781A
Application number: JP3021897A
Authority: JP
Inventors: Kitoku Murotani; 室谷　樹徳
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-02-26
Filing date: 1991-02-15
Publication date: 1992-08-04
Anticipated expiration: 2014-08-25
Also published as: JP2940175B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デコーダ回路に関し、
特にダイナミック・ランダム・アクセス・メモリ（以下
ＤＲＡＭという）のワード線を駆動するために用いられ
るデコーダ回路の構造に関する。

【０００２】

【従来の技術】半導体メモリの高集積化のため、素子の
寸法は更に縮小化の方向にある。現在、ＤＲＡＭのメモ
リセルは１トランジスタ−１キャパシタ型セルが主流と
なっており、メモリセルの蓄積容量に対して確実に電位
を書込むためには、その書込電圧を十分確保する必要が
ある。そのためには、メモリセルを構成しているゲート
トランジスタに接続されているワード線の電位を、この
ゲートトランジスタのスレッショルド電圧より十分に高
くして駆動しなければならない。そこで、任意のワード
線を選択、駆動するデコーダ回路が工夫されている。

【０００３】従来のデコーダ回路は、大別すると、入力
されたアドレス信号を判定し、一致した場合に所定レベ
ルの信号を出力する論理回路と、この論理回路の出力に
応じて導通が制御されるワード線駆動トランジスタとか
ら構成される。このワード線駆動トランジスタは、ソー
ス・ドレインの一方が書込のためのクロック信号の入力
端に接続され、他方がワード線に接続され、ゲートに前
述した論理回路の出力が印加されている。

【０００４】一般に、このワード線駆動トランジスタは
Ｎチャネル型トランジスタが用いられていた。従って、
ワード線にクロック信号を駆動させるためには、ワード
線駆動トランジスタのゲートにハイレベルの電圧を印加
させて、このトランジスタを導通状態にさせなくてなら
ない。例えば、電源電圧として最も一般的な５Ｖを用い
る場合、メモリセルに５Ｖの電位を書込むためには、ワ
ード線はメモリセルのゲートトランジスタのスレッショ
ルド電圧を補償するため、７Ｖ程度にしなければならな
い。そのため、ワード線に供給するクロック信号は７Ｖ
程度の高電圧が必要となり、ワード線が接続されている
ワード線駆動トランジスタを導通させるには、そのゲー
トに更に高電圧の９Ｖ程度の電圧がブートストラップ回
路により印加されるようになっていた。

【０００５】しかし、高集積化のため、トランジスタの
ゲート絶縁膜等が薄膜化され、素子の耐圧が低下してき
ている現状では、このような高電圧は信頼性の劣化を生
じさせる問題点があった。

【０００６】そこで、近年、ゲートに高電圧を印加しな
くてもワード線を高電圧にできるように、ワード線駆動
トランジスタとして、Ｐチャネル型トランジスタが使わ
れ始めた。すなわち、ワード線駆動トランジスタがＰチ
ャネル型トランジスタであるので、そのゲートにロウレ
ベルの電圧を印加すれば導通状態となり、上述の例であ
れば、このトランジスタのゲートに印加する電圧は最大
５Ｖですむことになる。

【０００７】

【発明が解決しようとする課題】しかし、Ｐチャネル型
トランジスタは、Ｐ型基板に設けられたＮウェル中に形
成されるため、Ｐ型基板とＮウェルとの間にＰＮジャン
クションが形成される。従って、このＰＮジャンクショ
ンが順方向バイアスとならないように、Ｎウェルをこの
トランジスタが導通状態の時に高電圧としなければなら
ない。このＮウェルを高電圧とする電圧源として、従来
は書込のためのクロック信号を用いている。

【０００８】以上説明したように、ワード線駆動トラン
ジスタのゲートに高電圧が印加されないように、このト
ランジスタをＰチャネル型トランジスタとすると、書込
のためのクロック信号を、ワード線駆動トランジスタだ
けではなく、Ｎウェルにも印加しなければならないこと
になる。

【０００９】ワード線駆動トランジスタをＮチャネル型
トランジスタを用いた場合には、書込のためのクロック
信号の負荷容量は、各トランジスタのソースまたはドレ
イン拡散層容量が主成分となるが、Ｐチャネル型トラン
ジスタを用いる場合には、それに加えて、Ｎウェル拡散
層容量が加わり、書込のためのクロック信号の総負荷容
量は、Ｎチャネルを用いた場合に比べ、数倍となってし
まう。

【００１０】このように大きな容量負荷を高速に駆動す
ることは困難である。従って、書込のためのクロック信
号の速度は低下し、結果としてワード線レベルの上昇が
遅れてしまうという問題点がある。

【００１１】したがって、本発明の目的は、したがって
、本発明の目的は、高電圧の信号を用いることなくワー
ド線の駆動を制御でき、しかも、ワード線を高速に駆動
できるデコーダ回路を提供することにある。

【００１２】

【課題を解決するための手段】本発明の本発明のデコー
ダ回路は、Ｐ型領域内に設けられたＮ型ウェルと、この
Ｎ型ウェル内に設けられアドレス信号に応じたレベルの
信号をゲートに入力しソース・ドレイン路がワード線と
このワード線を駆動する信号の入力端の間に設けられた
Ｐチャネル型のワード線駆動トランジスタと、Ｎ型ウェ
ルをワード線を駆動する信号とは別のバイアス信号によ
りバイアスする手段とを有している。

【００１３】

【実施例】本発明について図面を参照して、説明する。まず、本発明のデコーダ回路を含む半導体メモリ装置全
体の構成およびその動作について図１、図２を用いて説
明する。ここでは、１６ＭビットのＤＲＡＭを一例に説
明する。この半導体メモリ装置は１つのＰ型基板上に形
成されており、メモリセルはＮチャネル型ＭＯＳトラン
ジスタ、周辺装置はＣＭＯＳ回路によって構成されてい
る。メモリセル１０は、１６，７７７，２１６個のセル
が２，０４８行、８，０９６列に分割されて存在してお
り、それぞれのセルは、１つのＮチャネル型ＭＯＳトラ
ンジスタおよび１つの容量素子からセルが構成された、
いわゆる１−トランジスタ１−キャパシタ型セルで形成
されている。

【００１４】Ｘデコーダ１２は２０４８本のワード線の
うち１本を、Ｙデコーダは８０９６本のビット線のうち
１本をそれぞれアドレスバッファ１１から供給されるア
ドレス信号に応じて選択する。これらのアドレス信号は
１２本のアドレスライン１６からアドレスバッファ１１
に対して時分割に供給される。

【００１５】ロウアクティブのＲＡＳ信号が入力される
と（図２（ａ）参照）、クロックジェネレータ１５はφ
０をアドレスバッファ１１に供給し（図２（ｂ）参照）
、ロウアドレスが外部からアドレスバッファ１１に供給
される（図２（ｃ）参照）。本発明によるバイアス信号
φ２（図２（ｄ）又は（ｅ））がＸデコーダ１２に供給
され、後述するように、Ｘデコーダを構成するワード線
駆動トランジスタが形成されているＮウェルが高電圧に
バイアスされる。アドレスバッファ１１からロウアドレ
ス信号がＸデコーダ１２に加えられ、ワード線を駆動す
るための信号φ１がクロックジェネレータ１５からＸデ
コーダ１２に供給され（図２（ｆ）参照）、ロウアドレ
ス信号によって選択されたワード線がハイレベルとなる
（図２（ｇ）参照）。選択されたワード線に接続された
メモリセルに格納された０又は１の情報に応じてセンス
アンプ１４はビット線をハイレベル又はロウレベルに感
知増幅する（図２（ｈ）参照）。

【００１６】次に、ロウアクティブのＣＡＳ信号が入力
され（図２（ｉ）参照）、クロックジェネレータ１５は
φｃ０をアドレスバッファ１１に供給し（図２（ｊ）参
照）、カラムアドレスがＹデコーダ１３に供給される（
図２（ｋ）参照）。次にビット線を選択するカラムセレ
クト線を駆動するための信号φｃ１がクロックジェネレ
ータからＹデコーダ１３に供給され（図２（ｌ）参照）
、選択されたカラムセレクト線がハイレベルとなる（図
２（ｍ）参照）。

【００１７】以上の動作により、入力されたアドレスに
対応した１つのセルがカラムセレクト線により選択され
た１本のビット線に接続された状態となる。

【００１８】ここで、読出し動作の場合であれば、選択
されたセルの情報は、選択されたビット線のハイ又はロ
ウレベル状態に対応しているため、このビット線のレベ
ルをＩ／Ｏセレクタ１７を介して出力バッファ１８より
出力端Ｄｏｕｔに出力する。一方、書込動作であれば、
入力端Ｄｉｎから入力されたデータを入力バッファ１９
よりＩ／０セレクタ１７を介して、選択されたビット線
のレベルを強制的にハイレベル又はロウレベルにし、セ
ルにそのデータを書込むことになる。

【００１９】読出し又は書込みの動作が終了すると、Ｒ
ＡＳおよびＣＡＳ信号がハイレベル、すなわちノンアク
ティブとなり、それに対応して、φ０、φ１、φ２（図
２（ｅ）の場合）、φＣ０、φＣ１が順次ロウレベルと
なり、半導体メモリ装置に対する１回の書込み又は読み
出し動作のサイクルが終了する。

【００２０】これらの動作のうち、特に書込動作は、い
ままでロウレベルが格納されていたメモリセルのデータ
をハイレベルに書直す場合や、その逆の場合など、今ま
で格納されていたデータと逆のデータをメモリセルに書
込まなければいけない場合がある。この場合、メモリセ
ルの蓄積容量に対して確実に電位を書込まなければいけ
ない。そのためには、メモリセルを構成しているゲート
トランジスタに接続されているワード線の電位を、この
ゲートトランジスタのスレッショルド電圧より十分に高
く、しかも速く駆動しなければならない。そこで本発明
は、Ｘデコーダ１２の構成を工夫することにより、この
目的を達成した。これを図３から図１０を用いて説明す
る。

【００２１】図３は図１に示したＸデコーダの構成を示
す回路図である。このＸデコーダ回路は、アドレスバッ
ファ１１（図１）から供給されるロウアドレスを判定し
、一致した場合にロウレベルの信号を出力するＮＡＮＤ
回路Ｎ０、Ｎ１、Ｎ３…、Ｎｎと、このＮＡＮＤ回路の
出力に応じて導通が制御されるワード線駆動トランジス
タＱ０、Ｑ１、Ｑ２、Ｑ３…、Ｑｎ−１、Ｑｎとを含む
。

【００２２】このワード線駆動トランジスタＱ０、Ｑ１
、Ｑ２、Ｑ３…、Ｑｎ−１、Ｑｎは、ソースがワード線
駆動のためのクロック信号φ１の入力端にそれぞれ接続
され、ドレインがワード線Ｗ０、Ｗ１、Ｗ２、Ｗ３、…
Ｗｎ−１、Ｗｎにそれぞれ接続され、ゲートにＮＡＮＤ
回路Ｎ０、Ｎ１、Ｎ２、Ｎ３…Ｎｎ−１、Ｎｎの出力Ｇ
０、Ｇ１、Ｇ２、Ｇ３…Ｇｎ−１、Ｇｎが印加されたＰ
チャネル型トランジスタである。ワード線駆動トランジ
スタがＰチャネル型トランジスタであるので、このトラ
ンジスタを導通させて、ワード線にφ１を印加させる時
には、ワード線駆動トランジスタのゲートにロウレベル
の電圧（例えば０Ｖ）を印加すればよいことになる。非選択時にはワード線駆動トランジスタのゲートにはこ
れをオフとする電圧（例えば５Ｖ）を加えればよい。従
って、書込を確実にするためワード線を高電位（例えば
７Ｖ）とした場合でも、このトランジスタのゲート電圧
を高くする必要がなくなり（例えば５Ｖ）、ゲート絶縁
膜の破壊等の信頼性低下の恐れが低減される。

【００２３】φ１は、ワード線を駆動し、メモリセルに
対し書込み等を行なうためのクロック信号であり、φ０
がアドレスバッファ１１に供給された後、クロックジェ
ネレータ１５（図１）から供給される（図２（ｂ）、（
ｆ）参照）。このφ１は書込みを確実に行なうため、高
電位（例えば７Ｖ）のクロック信号である。

【００２４】ところで、このデコーダ回路を含む半導体
メモリ装置はＰ型基板上に形成されているため、Ｐチャ
ネル型トランジスタを形成するためには、Ｎウェルを設
け、その中にトランジスタを形成しなければならない。本実施例では、１つのＮウェルＮＷ１内に、すべてのワ
ード線駆動トランジスタＱ０、Ｑ１…が形成されている
。

【００２５】前述したように、Ｐ基板中にＮウェルを形
成すると、Ｐ型基板とＮウェルとの間にＰＮジャンクシ
ョンが形成される。従って、このＰＮジャンクションが
順方向バイアスとならないように、Ｎウェルをトランジ
スタが導通状態の時に高電圧としなければならない。

【００２６】そこで本発明者は、このＮウェルＮＷ１を
高電圧状態にバイアスする手段として、従来のようにワ
ード線を駆動するためのクロック信号φ１を用いるので
はなく、他のバイアス信号φ２をＮウェルに印加するこ
とを見い出した。このような構成とすることにより、ワ
ード線を駆動するためのクロック信号φ１がＮウェルの
バイアス用に用いられないため、φ１の負荷が軽減され
る。従って、本発明は従来に比してワード線駆動を高速
で行なうことが可能となった。

【００２７】図３に示したデコーダ回路のうち、ワード
線駆動トランジスタＱ０からＱ４までのパターン構成を
示す図４の平面図とその断面図である図５（ａ）および
（ｂ）を参照してバイアス信号φ２の配線パターンの一
例を説明する。図３と同じ構成部分には同じ番号を付し
てある。Ｐ型基板５１上にＮウェルＮＷ１が設けられ、
この１つのウェル内にワード線駆動トランジスタＱ０、
Ｑ１…が設けられている。

【００２８】ＮＡＮＤ回路Ｎ０、Ｎ１…（図示せず）か
らの信号を受けるワード線駆動トランジスタＱ０、Ｑ１
…のゲート電極Ｇ０、Ｇ１…は多結晶シリコン膜からな
り、ＮウェルＮＷ１上にゲート酸化膜５３を介して配置
されている。ワード線を駆動し、メモリセルに対し書込
み等を行なうためのクロック信号φ１は、ワード線方向
と垂直方向に走る配線Ｌφ１から、ワード線方向に延び
、ワード線駆動トランジスタ２個に対して１本ずつ配線
されているアルミニウム層からなる配線ＳＬ０、ＳＬ１
…に供給される。この配線ＳＬ０、ＳＬ１…がゲート線
駆動トランジスタＱ０、Ｑ１…のソース電極となる。従って、２つのゲート線駆動トランジスタ（例えばＱ０
、Ｑ１）毎にソース電極１つを共通とする構成となる。このソース電極ＳＬ０、ＳＬ１…は、ＮウェルＮＷ１内
のソース領域を形成するＰ型拡散領域ｓ０、ｓ１…と複
数のコンタクト孔によりそれぞれ接続されている。

【００２９】一方、ゲート線駆動トランジスタＱ０、Ｑ
１…のドレイン電極は、そのトランジスタ毎に設けられ
ている。従って、ワード線駆動トランジスタと同数だけ
アルミニウム層からなるドレイン電極ＤＬ０、ＤＬ１…
が配置される。このドレイン電極ＤＬ０、ＤＬ１…も同
様に、ＮウェルＮＷ１内のドレイン領域を形成するＰ型
拡散領域ｄ０、ｄ１…と複数のコンタクト孔によりそれ
ぞれ接続されている。更にこのドレイン電極ＤＬ０、Ｄ
Ｌ１…は、コンタクト孔Ｃ０、Ｃ１…により、下層の多
結晶シリコン層からなるワード線Ｗ０、Ｗ１…にそれぞ
れ接続されている。

【００３０】ＮウェルＮＷ１をバイアスするための信号
φ２は、ワード線Ｗ０、Ｗ１…を横切ってその上層をワ
ード線方向と垂直方向に走る配線Ｌφ２からワード線方
向に延び、ワード線駆動トランジスタ２つ毎に１本配線
されているアルミニウム層からなる配線ＢＬ０、ＢＬ１
…に供給される。この配線ＢＬ０、ＢＬ１…は、Ｎウェ
ルＮＷ１内のＮ＋　型拡散領域Ｎ０、Ｎ１…と複数のコ
ンタクト孔によりそれぞれ接続され、ＮウェルＮＷ１を
高電圧にバイアスする。

【００３１】図５（ａ）、（ｂ）を参照すると、Ｐ型基
板５１上に設けられたＮウェルＮＷ１内にフィールド酸
化膜５１により素子形成領域が区画されている。これら
素子形成領域内にＰ型またはＮ型の不純物を拡散するこ
とで、ワード線駆動トランジスタＱ０、Ｑ１の共通ソー
スとなるＰ型拡散領域ｓ０と、それぞれのドレインとな
るＰ型拡散領域ｄ０、ｄ１及びＮ型拡散領域Ｎ０、Ｎ１
が形成されている。ワード線駆動トランジスタＱ０、Ｑ
１のゲート電極Ｇ０、Ｇ１はＮウェルＮＷ１上にゲート
酸化膜５３を介して配置されている。クロック信号φ１
が供給されるアルミニウム層からなる配線ＳＬ０はコン
タクト孔を介してＰ型拡散領域ｓ０と接続されている。又、ワード線Ｗ０、Ｗ１に接続されているアルミニウム
層からなるＤＬ０、ＤＬ１はコンタクト孔を介してＰ型
拡散領域ｄ０、ｄ１に接続されている。更に、Ｎウェル
ＮＷ１をバイアスするためのバイアス信号信号φ２が供
給されるアルミニウム層からなるＢＬ０、ＢＬ１は、コ
ンタクト孔を介してＮ型拡散層Ｎ０、Ｎ１に接続され、
これによりＮウェルＮＷ１が高電圧にバイアスされる。

【００３２】図４にＮウェルＮＷ１をバイアスするため
のバイアス信号φ２を供給する配線パターンの一例を示
したが、この配線パターン以外にも、配線の種類や、Ｎ
ウェルとのコンタクトの方法等の変更により種々の配線
パターンが可能である。図６および図７を用いて他の配
線パターン例を示す。なお、ワード線駆動トランジスタ
のパターンは図４と同様であるため、説明は省略する。

【００３３】図６に示すパターン例は、バイアス信号φ
２をＮウェルにバイアスする際に必要なＮ＋　型拡散領
域、具体的にはバイアス信号φ２が供給されるアルミニ
ウム配線ＢＬ１０…とコンタクト孔により接続される、
Ｎ＋　型拡散領域Ｎ１０…の配置場所をワード線駆動ト
ランジスタＱ０、Ｑ１…のソース・ドレイン領域ｄ０、
ｓ０、ｄ１、ｓ１…と平行ではなく、それらの外側にし
たことに特徴がある。図４の例では、Ｎ＋　型拡散領域
Ｎ０、Ｎ１…はワード線駆動トランジスタの形成領域内
に形成されるため、それだけその形成領域全体の面積が
増大してしまうが、この例では、このＮ＋　型拡散領域
Ｎ１０…の領域はワード線駆動トランジスタ形成領域の
全体の面積に影響を及ぼさないため、それだけ面積が削
減できる効果がある。

【００３４】次に、配線を２層のアルミニウム配線、又
はアルミニウム配線とシリサイド配線を用いた、いわゆ
る多層配線技術を利用した場合のパターン例を図７に示
す。本例では、ワード線を駆動し、メモリセルに対し書
込み等を行なうためのクロック信号φ１が供給される配
線Ｌφ１を多層配線技術によりワード線駆動トランジス
タ形成領域上に配置させている。例えばアルミニウム配
線を２層配線にした場合、この配線Ｌφ１を上層配線の
第２アルミニウム配線とすれば図に示す配線パターンが
可能となる。この場合、バイアス信号φ２は第１アルミ
ニウム配線からなるＬφ２から直接コンタクト孔を介し
てＮ型拡散層Ｎ２１に接続し、Ｎ型ウェルを高電圧にバ
イアスすることができる。

【００３５】又、ドレイン電極となるＤＬ０、ＤＬ１…
をアルミニウム配線ではなく、シリサイドからなる配線
とすることにより、２層アルミニウム配線とすることな
く、配線Ｌφ１を１層のアルミニウム配線でワード線駆
動トランジスタ領域上に配置することもできる。

【００３６】更に、多層配線技術を用いたパターン例と
して、バイアス信号φ２が供給される配線Ｌφ２を図７
に示したＬφ１と同様な配線パターンにより、ワード線
駆動トランジスタ形成領域上に配置することや、配線Ｌ
φ２をシリサイドからなる配線とすることも可能である
。

【００３７】次に、Ｎウェルを高電圧にバイアスする信
号φ２の発生回路について説明する。この信号φ２は図
１に示すように、クロックジェネレータ１５から発生し
ている。このクロックジェネレータ１５は複数のクロッ
ク信号（φ０、φ１、φ２、φＣ０、φＣ１等）を発生
する回路であるため、複数のクロック発生回路により構
成されている。その複数のクロック発生回路の１つにφ
２の発生回路も存在している。

【００３８】φ２は、ワード線駆動トランジスタを形成
するためのＮウェルを高電圧にバイアスすることが目的
であるため、常に高電圧を供給する直流的な信号であっ
てもよい。図８にこのような直流的な信号を発生する高
電圧発生回路の一例を示す。この回路は、ドレインとゲ
ートが電源端子（例えば５Ｖ）に接続されソースが節点
Ａに接続されたＮ型トランジスタＴ０と、ゲートおよび
ドレインが節点Ａに接続され、ソースがφ２出力端に接
続されたＮチャネル型トランジスタＴ１と、発振器４と
、一端が発振器４の出力端に接続され、他端が節点Ａに
接続された容量Ｃ１より構成された、いわゆるチャージ
ポンプ回路である。この回路により、例えば、電源電圧
が５Ｖであれば、約７Ｖの高電圧の信号φ２がＮウェル
に常に印加されることになる。この場合のφ２が図２（
ｄ）に示したものに相当する。なお、このチャージポン
プ回路は一例であって、電源電圧よりも高い直流的な電
圧を供給する高電圧発生回路であればどのような回路で
あっても本発明の目的は達成される。

【００３９】図８で示したφ２の発生回路は常に高電圧
である直流的な信号を発生するものであったが、消費電
力を削減するため、Ｎウェルを高電圧にバイアスする必
要がある時だけ高電圧となる信号、すなわち図２の（ｅ
）に示すようなクロック信号をφ２としてもよい。この場合、このφ２は、ワード線を駆動しメモリセルに
対し書込み等を行なうためのクロック信号φ１がＮウェ
ルを高電圧にバイアスすることに関与させないための信
号であるため、φ１がハイレベルになる前にハイレベル
となり、Ｎウェルを高電圧にバイアスするようにしなけ
ればならない。

【００４０】図９にこのようなクロック信号φ２を発生
する高電圧クロック発生回路の一例を示す。この回路は
、容量Ｃ２の一端にφ１よりも早くハイレベルになる信
号、例えばφ０を供給して容量Ｃ２を充電し、他端のＢ
をφ０を遅延回路３により遅延された信号により駆動す
る構成となっている。図１０にφ２の立上りの様子を示
す。図１０に示すように、遅延回路３により遅延された
信号がＢに印加されることにより、容量Ｃ２の充電電圧
が上昇し、電源電圧以上（例えば７Ｖ）の電圧がφ２と
して供給される。このような構成とすることで、Ｎウェ
ルをφ１がハイレベルとなる前に高電圧にバイアスする
ことができる。なお、このφ２を作るための信号はφ１
よりも早くハイレベルになる信号を基に作ればよく、φ
０である必要はない。又、このφ２は、Ｎウェルを高電
圧にバイアスすることが目的であるため、φ１のように
立上がりのタイミングを厳密に制御される必要はない。従って、その立上がりのタイミングには自由度があり、
本発明では、その回路設計が容易であるという利点もあ
る。更に、この高電圧クロック発生回路の回路構成は一
例であって、φ１よりも早く立上がる高電圧のクロック
信号を発生する回路であれば、本発明の目的は達成され
る。

【００４１】以上説明したように、本実施例によれば、
ワード線駆動トランジスタが形成されるＮウェルに書込
のためのクロック信号φ１とは別のバイアス信号φ２を
供給することにより、ワード駆動トランジスタを高電圧
印加によるゲート絶縁膜破壊の恐れのないＰチャネル型
トランジスタとすることが可能となり、しかも、書込み
のためのクロック信号φ１に余計な容量負荷がかからな
いため、ワード線の駆動を高速にすることが可能となっ
た。

【００４２】以上説明した実施例では、半導体メモリ装
置はＰ型基板上に設けられ、その上に１つのＮウェルが
形成される例で説明したが、本発明は、１つのＮウェル
に限定されるわけではなく、複数のウェルに分割された
場合でも、それぞれにバイアス信号を供給すれば、同様
の効果が得られる。更に、Ｐ型基板上で設けられる例に
限定されるわけではなく、例えばＮ型基板上にＰウェル
を設け、そのＰウェル内に半導体メモリ装置を形成し、
更にそのＰウェル内にＮウェルを設けるという、いわゆ
る二重ウェルを設け、その中にワード線駆動トランジス
タを形成してもよい。この場合には、Ｐウェルが本発明
にいうＰ型領域に相当する。

【００４３】又、本発明はＤＲＡＭに対するデコーダ回
路に限らず、例えば、ＳＲＡＭ（ｓｔａｔｉｃ　　ＲＡ
Ｍ）、ＰＲＯＭ（ｐｒｏｇｒａｍｍａｂｌｅ　　ｒｅａ
ｄｏｎｌｙ　　ｍｅｍｏｒｙ）、ＥＰＲＯＭ（ｅｒａｓ
ａｂｌｅ　　ＰＲＯＭ）、ＥＥＰＲＯＭ（ｅｌｅｃｔｒ
ｉｃａｌｌｙ　　ｅｒａｓａｂｌｅ　　ＰＲＯＭ）等で
も適用可能である。

【００４４】

【発明の効果】以上説明したように、本発明のデコーダ
回路は、ワード線駆動トランジスタが形成されるＮウェ
ルに書込のためのクロック信号とは別のバイアス信号を
供給することにより、ワード駆動トランジスタを高電圧
印加によるゲート絶縁膜破壊の恐れのないＰチャネル型
トランジスタとすることが可能となり、しかも、書込み
のためのクロック信号に余計な容量負荷がかからないた
め、ワード線の駆動を高速にすることが可能となった。

【図面の簡単な説明】

【図１】本発明のデコーダ回路を含む半導体メモリ装置
の構成を示すブロック図である。

【図２】図１に示す半導体メモリ装置の動作を説明する
ためのタイミング図である。

【図３】本発明のデコーダ回路の一例を示す回路図であ
る。

【図４】図３に示すデコーダ回路の一部の配線パターン
を示す平面図である。

【図５】図４のＸ−Ｘ線断面図およびＹ−Ｙ線断面図で
ある。

【図６】図３に示すデコーダ回路の一部の他の配線パタ
ーンを示す平面図である。

【図７】図３に示すデコーダ回路の一部の更に他の配線
パターンを示す平面図である。

【図８】高電圧バイアス回路の一例を示す回路図である
。

【図９】高電圧バイアス回路の他の例を示す回路図であ
る。

【図１０】図９に示す回路の動作波形図である。

【符号の説明】

１０　　　　メモリセル１１　　　　アドレスバッフア１２　　　　Ｘ−デコーダ１３　　　　Ｙ−デコーダ１４　　　　センスアンプ１５　　　　クロックジェネレータ１７　　　　Ｉ／Ｏ

Claims

【特許請求の範囲】

【請求項１】　　Ｐ型領域と、前記Ｐ型領域内に設けら
れたＮ型ウェルと、前記Ｎ型ウェル内に設けられアドレ
ス信号に応じたレベルの信号をゲートに入力しソース・
ドレイン路がワード線と前記ワード線を駆動する信号の
入力端の間に設けられたＰチャネル型のワード線駆動ト
ランジスタと、前記Ｎ型ウェルを前記ワード線を駆動す
る信号とは別のバイアス信号によりバイアスする手段と
を有することを特徴とするデコーダ回路。
【請求項２】　　前記バイアス信号が前記アドレス信号
に応じたレベルの信号よりも高電圧の信号であることを
特徴とする請求項１記載のデコータ回路。
【請求項３】　　前記ワード線駆動トランジスタのゲー
トに入力する信号をアドレス信号を入力としそれに応じ
たレベルの電圧を出力する論理回路により発生すること
を特徴とする請求項１記載のデコーダ回路。
【請求項４】　　前記Ｎ型ウェル内に前記ワード線と同
数の前記ワード線駆動トランジスタを設けたことを特徴
とする請求項１記載のデコーダ回路。
【請求項５】　　前記バイアス信号が高電圧の直流的信
号であることを特徴とする請求項１記載のデコーダ回路
。
【請求項６】　　前記バイアス信号を発生する回路とし
てチャージポンプを用いた高電圧発生回路であることを
特徴とする請求項１又は５記載のデコーダ回路。
【請求項７】　　前記バイアス信号が前記ワード線を駆
動する信号よりも前に高電圧となるクロック信号である
ことを特徴とする請求項１記載のデコーダ回路。
【請求項８】　　前記バイアス信号を発生する回路とし
て前記ワード線を駆動する信号よりも前に高電圧となる
内部クロック信号を基に高電圧信号を発生する回路であ
ることを特徴とする請求項１又は７記載のデコーダ回路
。
【請求項９】　　前記Ｎウェル内に前記バイアス信号を
バイアスするために前記Ｎウェルよりも不純物濃度の高
いＮ型拡散領域を設け、前記Ｎ型拡散領域と前記バイア
ス信号が供給される配線とをコンタクト孔で接続したこ
とを特徴とする請求項１記載のデコーダ回路。
【請求項１０】　　前記Ｎ型拡散領域が前記ワード線駆
動トランジスタ形成領域内に設けられたことを特徴とす
る請求項９記載のデコーダ回路。
【請求項１１】　　前記Ｎ型拡散領域が前記ワード線駆
動トランジスタ形成領域の外部に設けられたことを特徴
とする請求項９記載のデコーダ回路。
【請求項１２】　　前記バイアス信号が供給される配線
が前記ワード線を駆動する信号が供給される配線と同層
であることを特徴とする請求項９記載のデコーダ回路。
【請求項１３】　　前記バイアス信号が供給される配線
がアルミニウム配線であることを特徴とする請求項９又
は１２記載のデコーダ回路。
【請求項１４】　　前記バイアス信号が供給される配線
が前記ワード線を駆動する信号が供給される配線とは異
なる配線層であることを特徴とする請求項９記載のデコ
ーダ回路。
【請求項１５】　　前記ワード線がＤＲＡＭのものであ
ることを特徴とする請求項１記載のデコーダ回路。
【請求項１６】　　前記ワード線がＳＲＡＭのものであ
ることを特徴とする請求項１記載のデコーダ回路。
【請求項１７】　　前記ワード線がＥＰＲＯＭのもので
あることを特徴とする請求項１記載のデコーダ回路。
【請求項１８】　　前記ワード線がＥＥＰＲＯＭのもの
であることを特徴とする請求項１記載のデコーダ回路