JP2000339963A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】 データの保持特性の良好な半導体メモリ装置
を提供すること。 【解決手段】 制御回路ユニット６６ａは、信号ＸＥが
立ち下がった時、信号ＸＥの立ち下がりに応じて、ワー
ド線２１（選択信号線ＳＸ１）の電位を一時的に接地電
圧Ｖｓｓ（０Ｖ）レベルにホールドしてから、負電圧Ｖ
ｂｂまで低下させるので、このホールド期間中に、ワー
ド線２１に溜まった電荷の大半が接地電位に流れ込む。
従って、その後、負電圧Ｖｂｂレベルまで低下させたと
きに新たに電荷が発生しても、トータルとしての電荷量
は少なくなっているので、ワード線２１に接続されたメ
モリセルトランジスタＭＴのゲート電位の上昇が抑制さ
れ、その結果、蓄積電荷のリークに起因するデータの保
持特性の悪化を防止することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、論理回路
と共に半導体基板上に集積化するのに適したダイナミッ
ク方式のＲＡＭ等半導体メモリ装置に関する。

【０００２】

【従来の技術】従来から、マイクロプロセッサや特定用
途向け集積回路（ＡＳＩＣ）等のロジック回路およびダ
イナミックＲＡＭ（ＤＲＡＭ）等は、それぞれその集積
度の増加に伴い高性能の大規模集積回路（ＶＬＳＩ、Ｕ
ＬＳＩ等）として生産されてきた。そして、これら集積
回路はそれぞれ個別のチップとして生産され、パーソナ
ルコンピュータ等のシステムにおいては、システムボー
ド上において外部配線にて接続されていた。

【０００３】ところが、このようなシステムにおいて
は、コンピュータの演算性能が外部配線の寄生容量およ
び抵抗等により制限されるため、コンピュータ性能の更
なる高性能化が困難なものとなっている。そのため近
年、前記ロジック回路とＤＲＡＭ等を同一半導体基板上
に形成し、高性能化を図ることも一部行われている。特
に近年は、ロジック回路のメタル配線の多層化が進み、
６層、あるいは７層といったようなメタル配線の多層化
も試みられている。

【０００４】図２０〜図２２に、２層のメタル配線から
なるＤＲＡＭとこのＤＲＡＭを利用するロジック回路と
を同一半導体基板上に混載した従来の半導体メモリ装置
の製造プロセスの概要を示す。図２０〜図２２の各左図
はＤＲＡＭ領域の部分断面構造を示し、図２０〜図２２
の各右図はロジック回路領域の部分断面構造を示す。ま
ず、図２０に示すように、Ｓｉ（シリコン）基板１上に
素子分離用のフィールド酸化膜２を形成した後、ゲート
酸化膜３、多結晶シリコンからなるトランジスタのゲー
ト電極４、ワード線（ゲート配線）４ａ、この上部を覆
うシリコン酸化膜５、および拡散層６，６ａを形成す
る。この上に層間絶縁膜２１７をＣＶＤ法により形成し
た後、フォトレジスト工程およびドライエッチング工程
により同層間絶縁膜２１７の一部をキャパシタ形成のた
めに開口する。

【０００５】次に、ＤＲＡＭ領域については、薄膜堆
積、フォトレジスト工程、およびドライエッチング工程
を繰り返すことにより、図２１左図に示されるメモリセ
ルキャパシタの蓄積電極２０１、容量絶縁膜２０２、セ
ルプレート電極２０３を順次形成する。そして、その上
にロジック回路領域も含めて層間絶縁膜２０４を形成す
る。

【０００６】次に、同じくＤＲＡＭ領域については、図
２２左図に示すように、上記配線と層間絶縁膜を交互に
堆積、加工して多結晶シリコン膜とタングステンポリサ
イド膜からなるビット線２０６、同ビット線２０６と拡
散層６ａとを結ぶコンタクトホール２０５を形成する。
その後、ロジック回路領域も含めてその上部を覆うよう
に層間絶縁膜２０７を形成する。

【０００７】このようなＤＲＡＭ領域とロジック回路領
域とを混載した半導体メモリ装置において、上述した通
り、メモリセルは、アドレス選択用のメモリセルトラン
ジスタとデータ記憶用のメモリセルキャパシタとから構
成され、メモリセルキャパシタに電荷を蓄積することに
より、データ記憶動作を行うので、正常に且つ高速にデ
ータ読み出しを行ったり、データ保持時間を長くするた
めには、記憶電荷量を大きくすることが必要である。

【０００８】ＤＲＡＭのメモリセルキャパシタに貯えら
れる電荷量はメモリセルに書き込まれる電圧に比例し、
“Ｈ”データの書き込み電圧は以下で表される。 書き込み電圧＝｛α・Ｖｃｃ−（Ｖｔｎ＋β）｝・γ … ここで、 α：電源電圧の供給源からメモリセルまでの寄生容量や
抵抗による時定数に依存する時間の関数（α≦１） β：バックバイアス値に依存するしきい値増加分 γ：書き込み特性と動作サイクルに依存する係数（γ≦
１） Ｖｃｃ：電源電圧 Ｖｔｎ：メモリセルトランジスタのしきい値 従って、このようなＤＲＡＭにおいては、式の第２項
（Ｖｔｎ＋β）を極力小さくすることにより、書き込み
電圧を大きくすることができ、そのために一般的にはワ
ード線の電圧を電源電圧Ｖｃｃよりも高くすることによ
り、第２項によるマイナス分を相殺している。

【０００９】ところが、ＤＲＡＭ領域とロジック回路領
域とを混載する場合、酸化膜形成工程を簡略化するため
に、図２０〜図２２に示す通り、ロジック回路領域とＤ
ＲＡＭ領域とのそれぞれのゲート酸化膜３を同一工程で
形成することが望ましく、この場合、ロジック回路領域
とＤＲＡＭ領域とのそれぞれのゲート酸化膜３の膜厚が
同一になる。そして、ロジック回路領域においては、高
速性が求められることから、そのゲート酸化膜３の膜厚
も比較的薄く設定され、必然的にＤＲＡＭ領域のゲート
酸化膜３も薄くなる。その結果、ＤＲＡＭ領域のゲート
酸化膜３の信頼性を確保する必要上、ワード線を昇圧す
ることができなくなり、書き込み電圧を大きくするこ
と、すなわち、記憶電荷量を大きくすることが困難とい
う問題が生じる。

【００１０】このような問題を解決する手法として、特
開平１０−１３４５７０号には、メモリセル部のトラン
ジスタとして、通常よりも低いしきい値（約０．６Ｖ）
のものを用いることが記載されている。こうすれば、上
記式の第２項を小さくすることができる。

【００１１】

【発明が解決しようとする課題】しかしながら、従来例
にあっては、いくら書き込み電圧を大きくして記憶電荷
量を大きくしても、例えば非選択状態のワード線を負電
圧にクランプする場合、活性化させたワード線を非活性
状態にしたときに発生する電荷が、負電圧ノードに流
れ、スイッチングトランジスタを通ってワード線自体に
流れ込み、その結果、ワード線に接続されたメモリセル
部のトランジスタのゲート電位が上昇して蓄積電荷のリ
ークが発生し、データの保持特性が悪くなる問題があ
る。

【００１２】本発明は、半導体メモリ装置に関し、斯か
る問題点を解消することをその目的とする。

【００１３】

【課題を解決するための手段】請求項１の半導体メモリ
装置は、ワード線に対応する選択信号線に接続され、前
記選択信号線の電圧を前記ワード線にそれぞれ供給する
ワード線ドライバと、ロウアドレス信号に応答して前記
ワード線ドライバを選択的に活性化するロウアドレス検
出回路と、前記ロウアドレス信号に応答して電源電圧ま
たは負電圧を前記選択信号線に選択的に供給する制御回
路とを備えたことをその要旨とする。

【００１４】請求項２の半導体メモリ装置は、複数のワ
ード線に対応する複数の選択信号線に接続され、前記複
数の選択信号線の電圧を前記複数のワード線にそれぞれ
供給するワード線ドライバと、ロウアドレス信号に応答
して前記ワード線ドライバを選択的に活性化するロウア
ドレス検出回路と、前記ロウアドレス信号に応答して電
源電圧または負電圧を前記複数の選択信号線に選択的に
供給する制御回路（６６）とを備えたことをその要旨と
する。

【００１５】請求項３の半導体メモリ装置は、請求項３
の発明において、ゲート電極がワード線に接続され、一
方のソース／ドレイン領域がビット線に接続され、他方
のソース／ドレインがメモリセルキャパシタに接続され
てなるメモリセルトランジスタをアレイ上に配置したサ
ブアレイと、選択されたワード線に対し所定の電圧を供
給するロウデコーダと、非選択のワード線に負電圧Ｖｂ
ｂを供給する回路とを備え、前記ロウデコーダは、ワー
ド線に対し、電源電圧及び負電圧を適宜切り換えて供給
する制御回路を含むことをその要旨とする。

【００１６】請求項４の半導体メモリ装置は、前記メモ
リセルトランジスタは、そのゲート電極がワード線に接
続され、一方のソース／ドレイン領域がビット線に接続
され、他方のソース／ドレインがメモリセルキャパシタ
に接続されていることをその要旨とする。請求項５の半
導体メモリ装置は、請求項１乃至４のいずれか１項の発
明において、前記制御回路は、前記ワード線が選択状態
から非選択状態に遷移する時点で一時的に前記ワード線
の電位を電源電圧に保持し、その後ワード線の電位を負
電圧にすることをその要旨とする。

【００１７】請求項６の半導体メモリ装置は、請求項１
乃至５のいずれか１項の発明において、前記電源電圧と
して、接地電圧を用いたことをその要旨とする。請求項
７の半導体メモリ装置は、請求項１乃至６のいずれか１
項の発明において、前記制御回路は、前記複数の選択信
号線に対応して設けられた複数の制御回路ユニットを含
み、前記制御回路ユニットの各々は、第１の入力ノード
に接続されたゲートと、電源ノードに接続されたソース
と、対応する選択信号線に接続されたドレインとを有す
る第１のＰチャネルＭＯＳトランジスタと、負電圧ノー
ドに接続されたソースと、前記対応する選択信号線に接
続されたドレインとを有する第１のＮチャネルＭＯＳト
ランジスタと、前記第１の入力ノードの電圧を前記第１
のＮチャネルＭＯＳトランジスタのゲートに伝達する第
１の伝達トランジスタと、接地されたソースと、前記対
応する選択信号線に接続されたドレインとを有する第２
のＮチャネルＭＯＳトランジスタと、第２の入力ノード
に接続されたゲートと、電源ノードに接続されたソース
と、前記第２のＮチャネルＭＯＳトランジスタのゲート
に接続されたドレインとを有する第２のＰチャネルＭＯ
Ｓトランジスタと、負電圧ノードに接続されたソース
と、前記第２のＮチャネルＭＯＳトランジスタのゲート
に接続されたドレインとを有する第３のＮチャネルＭＯ
Ｓトランジスタと、前記第２の入力ノードと前記第３の
ＮチャネルＭＯＳトランジスタのゲートとの間に接続さ
れ、常にオンになっている第２の伝達トランジスタとを
含むことをその要旨とする。

【００１８】請求項８の半導体メモリ装置は、請求項７
の発明において、前記第１の入力ノードに接続されたゲ
ートと、前記第１のＰチャネルＭＯＳトランジスタのド
レインに接続されたドレインと、前記第１のＮチャネル
ＭＯＳトランジスタのドレインに接続されたソースとを
有する第４のＮチャネルＭＯＳトランジスタと、前記第
２の入力ノードに接続されたゲートと、前記第２のＰチ
ャネルＭＯＳトランジスタのドレインに接続されたドレ
インと、前記第３のＮチャネルＭＯＳトランジスタのド
レインに接続されたソースとを有する第５のＮチャネル
ＭＯＳトランジスタとを含むことをその要旨とする。

【００１９】

【発明の実施の形態】本発明を具体化した半導体メモリ
装置３１を図面に基づいて説明する。図１は、本発明の
実施の形態による半導体メモリ装置３１のレイアウトを
示す平面図である。図１を参照して、半導体メモリ装置
３１は、グローバル電源線Ｖｃｃと、複数のローカル電
源線３６と、グローバル接地線Ｖｓｓと、複数のローカ
ル接地線３７と、複数のメモリセルアレイ（MEMORY CEL
L ARRAY）ＭＡ００−ＭＡｘｙとを備える。グローバル
電源線Ｖｃｃおよびグローバル接地線Ｖｓｓはアルミニ
ウム合金からなり、半導体チップの両端に配置される。
ローカル電源線３６もまたアルミニウム合金からなり、
グローバル電源線Ｖｃｃに直交しかつ接続される。ロー
カル接地線３７もまたアルミニウム合金からなり、グロ
ーバル接地線Ｖｓｓに直交しかつ接続される。ローカル
電源線３６およびローカル接地線３７は交互に配置され
る。メモリセルアレイＭＡ００−ＭＡｘｙはマトリクス
に配置される。メモリセルアレイＭＡ００−ＭＡｘｙの
各々は、２つのサブアレイ（SUB ARRAY）３２と、セン
スアンプ帯（SENSE AMP BAND）３５とを含む。センスア
ンプ帯３５はメモリセルアレイの中央に配置され、サブ
アレイ３２はセンスアンプ帯３５の両側に隣接して配置
される。

【００２０】図２の半導体メモリ装置３１においては、
２つのメモリセルアレイ３３のみが示され、したがって
４つのサブアレイ３２のみが示される。各サブアレイ３
２は、たとえば６４Ｋビットの記憶容量を持つ。メモリ
セルアレイ３３および３３の間には、カラムデコーダ３
４が配置されている。センスアンプ帯３５は、シェアー
ドセンス方式により構成され、センスアンプ帯３５を中
心にして左右にビット線対が設けられ、左右いずれかの
ビット線対に各サブアレイ３２が選択的に接続される。
センスアンプ帯３５は後述するがセンスアンプ、プリチ
ャージ回路、入出力（Ｉ／Ｏ）線を含む。

【００２１】ローカル電源線３６およびローカル接地線
３７はメモリセルアレイ３３上に層間絶縁膜を介して形
成され、その層間絶縁膜の所定位置に形成されたコンタ
クトホールを介してグローバル電源線Ｖｃｃおよびグロ
ーバル接地線Ｖｓｓにそれぞれ接続される。また、ロー
カル電源線３６およびローカル接地線３７は限られたレ
イアウト面積上に複数本設ける必要があるので、グロー
バル電源給線Ｖｃｃおよびグローバル接地線Ｖｓｓの幅
よりも細い幅を有する。

【００２２】図３は、半導体メモリ装置３１の制御ブロ
ック図を示している。なお、ここでは説明の便宜上、１
個のメモリセルアレイ３３のみを示している。ローカル
電源線３６およびローカル接地線３７からそれぞれ供給
された電源電圧Ｖｃｃおよび接地電圧Ｖｓｓは、カラム
デコーダ３４、メインアンプ・Ｉ／Ｏ系（MAIN AMPLIFI
ER・I/O SYSTEM）３８、ＤＲＡＭ制御回路（CONTROL CI
RCUIT）３９、Ｖｂｂ発生回路（GENERATION CIRCUIT）
４０、Ｖｂｌｐ発生回路（GENERATION CIRCUIT）４１お
よびロウデコーダ４２に供給される。

【００２３】Ｖｂｂ発生回路４０は、リングオシレータ
等の発振回路とその発振パルスにより負の電圧を形成す
るチャージポンプ回路とから構成され、電圧Ｖｃｃ、Ｖ
ｓｓを受け、公知の基板バックバイアス電圧Ｖｂｂを発
生する。本実施形態のＶｂｂ発生回路４０は、接地電圧
Ｖｓｓを受け、この接地電圧Ｖｓｓからメモリセルトラ
ンジスタのしきい値電圧Ｖｔｎ（約０．４〜０．５Ｖ）
だけ低い負電圧Ｖｂｂを生成している。

【００２４】Ｖｂｌｐ発生回路４１は、ビット線のプリ
チャージ電圧Ｖｂｌｐを生成する。このＶｂｌｐ発生回
路４１は、基本的にはＮチャンネル型ＭＯＳＦＥＴのソ
ースフォロワ回路から構成され、電源電圧ＶｃｃをＭＯ
ＳＦＥＴのしきい値電圧だけレベルシフトした電圧を形
成し、それを１／２に分圧した電圧（ハーフプリチャー
ジ電圧）を発生させる。

【００２５】なお、本実施形態にあっては、セルプレー
ト電圧Ｖｃｐとして接地電圧Ｖｓｓを用いているが、ハ
ーフプリチャージ電圧を用いることにより、キャパシタ
の容量絶縁膜の耐圧特性を更に向上させることができ
る。但し、この場合、Ｖｂｌｐ発生回路４１からのハー
フプリチャージ電圧を用いるのではなく、Ｖｂｌｐ発生
回路４１とは独立した回路を設けることが望ましい。

【００２６】Ｖｂｂ発生回路４０で形成された負電圧Ｖ
ｂｂは、ロウデコーダ４２に供給される。プリチャージ
電圧Ｖｂｌｐは、後述するプリチャージ回路にプリチャ
ージ信号として供給され、セルプレート電圧Ｖｃｐはメ
モリセルキャパシタに供給される。図４は、サブアレイ
３２のメモリセル構造を示す要部平面図である。同図に
おいて、Ｐ型半導体基板（シリコン基板）又はＰ型ウェ
ル領域の一主面に、複数のＮ型の半導体領域１１（ソー
ス／ドレイン）が、短冊状に形成されている。この半導
体領域１１は、カラム方向に延在し、両端がそろえられ
て配置される。複数の半導体領域１１の両端に重なるよ
うにして、半導体基板の一主面に溝１２が形成されてい
る。セルプレート電極１３は、多結晶シリコンからな
り、図示しない容量絶縁膜を介して、溝１２に重なるよ
うにロウ方向に連続して半導体基板上に形成されてい
る。これにより、溝１２内には、半導体領域１１および
セルプレート電極１３の間で電荷を保持するトレンチ型
メモリセルキャパシタが形成される。

【００２７】ゲート電極１４は、セルプレート電極１３
の間に、それぞれ２本ずつ所定の距離を隔てて、半導体
領域１１に交差するようにして配置される。このゲート
電極１４は、２列単位で独立し、セルプレート電極１３
と同一層に同一工程で形成される。また、ゲート電極１
４の下のゲート絶縁膜もセルプレート電極１３の下の容
量絶縁膜と同一層に同一工程で形成されている。更に
は、ゲート電極１４およびその下のゲート絶縁膜は、従
来と同様、ロジック回路領域のＭＯＳ型ＦＥＴのゲート
電極およびゲート絶縁膜（図２０におけるゲート電極４
とゲート酸化膜３）と同一層に同一工程で形成されるか
ら、セルプレート電極１３、ゲート電極１４およびロジ
ック回路領域のＦＥＴのゲート電極は全て同一層に同一
工程で形成され、それぞれの電極の下の絶縁膜も同一層
に同一工程で形成されると共に、その膜厚も等しい。従
って、製造工程を簡略化することができ、また、多層化
する層の数が少なくなって、コストを低減することがで
きると共に製造ＴＡＴ（TurnAround Time）を短縮する
ことができる。

【００２８】ビット線１５は、たとえばアルミニウムか
らなり、各半導体領域１１に沿ってカラム方向に延在
し、ゲート電極１４上に絶縁膜を介して配置される。こ
のビット線１５は、ゲート電極１４の間でコンタクトホ
ール１６を通して半導体領域１１に電気的に接続され
る。ビット線１５が接続される半導体領域１１は、ゲー
ト電極１４によってトレンチキャパシタから分断された
島状の領域であり、電気的に独立してドレイン領域を構
成する。中間配線１７、１８は、ビット線１５の間でゲ
ート電極１４に重なり、カラム方向に延在して配置され
る。一方の中間配線１７は、プレート電極１３上まで延
在するように形成され、他方の中間配線１８は、ゲート
電極１４の端部から僅かにはみ出す程度に短く形成され
る。この中間配線１７、１８は、ビット線１５と同一層
に同一工程で形成され、コンタクトホール１９、２０を
通してそれぞれゲート電極１４に電気的に接続される。

【００２９】ワード線２１は、たとえばアルミニウムか
らなり、ビット線１５と交差する方向に延在し、ビット
線１５および中間配線１７上に絶縁膜を介して配置され
る。このワード線２１は、セルプレート電極１３上およ
びゲート電極１４上に配置され、セルプレート電極１３
上でコンタクトホール２２を通して中間配線１７に電気
的に接続され、ゲート電極１４上でコンタクトホール２
３を通して中間配線１８に電気的に接続される。従っ
て、各ワード線２１は、中間配線１８、１９を介してゲ
ート電極１４に接続され、各ゲート電極１４に選択信号
を印加する。

【００３０】なお、ローカル電源線３６およびローカル
接地線３７は、このワード線２１の上に絶縁膜を介して
配置されている。ここで、ワード線２１は、同一行に配
置されるゲート電極１４に対して１つおきに接続され
る。すなわち、４n列（ｎは整数）および４n+1列に対応
して配置されるゲート電極１４が４n+1行および４n+2行
に配置されるワード線２１にそれぞれ共通に接続され、
４n+2列および４n+3列に対応して配置されるゲート電極
１４が４n行および４n+3行に配置されるワード線２１に
それぞれ共通に接続される。これにより、各ワード線２
１は、ロウ方向に隣り合う２つのメモリセルトランジス
タを１組とし、各行毎にそれぞれ１組おきに選択して活
性化できる。

【００３１】以上のようなメモリセルにおいては、ゲー
ト電極１４が互いに分離されている列を組み合わせるよ
うにしてセンスアンプに接続される。上述したようにこ
の半導体メモリ装置においてはＤＲＡＭ回路とこれを制
御するためのロジック回路とが同じシリコン基板上に形
成されている。図５〜図７は、この半導体メモリ装置の
製造工程の一部を示す断面図である。図５に示されるよ
うにシリコン基板１のＤＲＡＭ領域には溝１２が形成さ
れ、さらにＮ型ウェル１ａおよびＰ型ウェル１ｂが形成
されている。溝１２内には蓄積電極２０１が形成され
る。図５に示されるように、素子領域以外の領域には素
子分離用のフィールド酸化膜２が形成される。

【００３２】続いて図６に示されるように、蓄積電極２
０１上に容量絶縁膜２０２が形成され、これと同時に、
メモリセルトランジスタのゲート酸化膜３およびロジッ
ク回路を構成するトランジスタのゲート酸化膜３が形成
される。続いて、容量絶縁膜２０２上にセルプレート電
極１３が形成され、これと同時に、メモリセルトランジ
スタのゲート電極１４およびロジック回路を構成するト
ランジスタのゲート電極１４が形成される。

【００３３】続いて図７に示されるように、ＤＲＡＭ領
域およびロジック回路領域全体に層間絶縁膜２０４が形
成される。続いて層間絶縁膜２０４の所定位置にコンタ
クトホール１６，２１８が形成され、さらにビット線１
５および配線２１９が形成される。そして、ＤＲＡＭ領
域およびロジック回路領域全体に層間絶縁膜２０７が形
成される。

【００３４】上記のようにメモリセルキャパシタの容量
絶縁膜２０２およびロジック回路を構成するトランジス
タのゲート酸化膜３は同一工程で形成されるので、ほぼ
同じ厚さとなる。また、メモリセルキャパシタのセルプ
レート電極１３は接地線３７に接続される。したがっ
て、セルプレート電圧を供給するためにＶｂｌｐ発生回
路４１のような回路を設ける必要がない。

【００３５】図８は、ＤＲＡＭの回路図を示している。
同図において、各々がメモリセルトランジスタＭＴおよ
びメモリセルキャパシタＭＣからなる複数のメモリセル
が行列に配置される。メモリセルトランジスタＭＴは、
ゲート電極１４と、このゲート電極１４によって分断さ
れた半導体領域１１とにより構成される。また、各メモ
リセルトランジスタＭＴのしきい値は、ロジック回路領
域のＮＭＯＳＦＥＴのしきい値（０．７Ｖ）よりも低い
値（約０．４〜０．５Ｖ）に設定されている。従って、
上記式の第２項が小さくなり、記憶容量を増やすこと
ができる。

【００３６】なお、本実施形態では、ビット線の寄生容
量ＣＢとメモリセルキャパシタの容量ＣＳとの比（ＣＢ
／ＣＳ）を５〜１５に維持し、メモリアクセス時のデー
タ読み出し電圧を確保するために、互いに相補的な一対
のビット線１５，１５に接続されるメモリセルトランジ
スタＭＴの数を、２５６個未満としている。メモリセル
キャパシタＭＣは、溝１２内に形成された蓄積電極２０
１と、この蓄積電極２０１を覆うセルプレート電極１３
により構成され、半導体領域１１を共有することで各メ
モリセルトランジスタＭＴのソースに接続される。

【００３７】ビット線１５は、メモリセルトランジスタ
ＭＴの各列に対応するように配置され、各列毎にメモリ
セルトランジスタＭＴのドレインが接続される。ワード
線２１は、メモリセルトランジスタＭＴの各行に対して
２本ずつ配置され、連続する２列のメモリセルトランジ
スタＭＴのゲートがそれぞれ中間配線１７、１８を介し
て何れか一方に接続される。すなわち、２本ずつ配置さ
れるワード線２１の一方には、４n列および４n+1列に配
置されるメモリセルトランジスタＭＴのゲートが中間配
線１７を介して接続され、他方には、４n+2列および４n
+3列に配置されるメモリセルトランジスタＭＴのゲート
が中間配線１８を介して接続される。

【００３８】図９は、メモリセルアレイ３３の要部回路
図を示している。上述した通り、メモリセルアレイ３３
は、互いに相補的な２つのサブアレイ３２（３２ａ，３
２ｂ）とその間に設けられたシェアードセンス方式のセ
ンスアンプ帯３５とから構成される。サブアレイ３２ａ
および３２ｂの各々は複数のビット線対を含む。センス
アンプ帯３５は、１対のビット線１５ａ１，１５ａ２毎
に設けられたＰチャネルセンスアンプ２５Ｐａ、１対の
ビット線１５ｂ１，１５ｂ２毎に設けられたＰチャネル
センスアンプ２５Ｐｂ、２対のビット線１５ａ１，１５
ａ２，１５ｂ１，１５ｂ２に共通に設けられたＮチャネ
ルセンスアンプ２５Ｎと、プリチャージ回路４３と、ロ
ーカル入出力線ＳｕｂＩ／Ｏと、ビット線上のデータを
入出力線対ＳｕｂＩ／Ｏに転送するためのスイッチ回路
４４から構成される。

【００３９】１つのＰチャネルセンスアンプ２５Ｐａま
たは２５Ｐｂと１つのＮチャネルセンスアンプ２５Ｎと
により、図８における１つのセンスアンプ（SENSE AM
P）２５が構成される。各Ｐチャネルセンスアンプ２５
Ｐａは、ゲートとドレインとが交差接続されてラッチ形
態にされたＰチャネル型ＭＯＳＦＥＴ（以下、ＰＭＯＳ
ＦＥＴという）４５，４６からなる。各Ｐチャネルセン
スアンプ２５Ｐｂは、ゲートとドレインとが交差接続さ
れてラッチ形態にされたＰＭＯＳＦＥＴ６０，６１から
なる。各Ｎチャネルセンスアンプ２５Ｎは、ゲートとド
レインとが交差接続されてラッチ形態にされたＮチャネ
ル型ＭＯＳＦＥＴ（以下、ＮＭＯＳＦＥＴという）４
７，４８から構成される。

【００４０】一方のサブアレイ３２ａから延びる１対の
ビット線１５ａ１，１５ａ２は、スイッチングトランジ
スタ（ＮＭＯＳＦＥＴ）４９，５０を介して１対の共通
ビット線１５１，１５２に接続される。もう一方のサブ
アレイ３２ｂから延びる１対のビット線１５ｂ１，１５
ｂ２は、スイッチングトランジスタ（ＮＭＯＳＦＥＴ）
５８，５９を介して１対の共通ビット線１５１，１５２
に接続される。Ｎチャネルセンスアンプ２５Ｎは、共通
ビット線１５１および１５２間に接続される。

【００４１】スイッチングトランジスタ４９，５０のゲ
ートは、サブアレイ選択信号線ＳＢＳＲに共通接続され
る。本実施形態では、スイッチングトランジスタ４９，
５０は、メモリセルトランジスタＭＴのように低いしき
い値のものを用いずに、ロジック回路領域に用いたＮＭ
ＯＳＦＥＴと同じしきい値のものを用いているので、Ｓ
ＢＳＲの電圧振幅範囲をＶｓｓ〜Ｖｃｃにすることがで
きる。

【００４２】スイッチングトランジスタ４９，５０は、
Ｐチャネルセンスアンプ２５Ｐａよりもサブアレイ３２
ａと反対側に位置する。ＰＭＯＳＦＥＴ４５，４６の各
ソースは、駆動トランジスタ（ＮＭＯＳＦＥＴ）５１を
介してローカル電源線３６に接続される。１本のローカ
ル電源線３６には、４個のＰチャネルセンスアンプ２５
Ｐａが共通接続される。駆動トランジスタ５１の各ゲー
トは、活性化信号線ＶＳＰＬに共通接続される。

【００４３】本実施形態では、駆動トランジスタ５１
は、メモリセルトランジスタＭＴと同一工程で形成さ
れ、同じ低しきい値に設定されている。従って、電源電
圧Ｖｃｃから駆動トランジスタ５１のしきい値分だけレ
ベルシフトした電圧をサブアレイ３２ａのビット線１５
ａ１，１５ａ２に供給することができ、ワード線２１に
繋がるゲート電極１４とビット線１５ａ１，１５ａ２と
の間の最大電位差を緩和でき、メモリセルトランジスタ
ＭＴのゲート絶縁膜の耐圧を確保して信頼性を向上させ
ることができると共に、高い方のビット線の電圧が電源
電圧Ｖｃｃよりもメモリセルトランジスタのしきい値分
だけ低くなるので、リストア電圧が低下し、消費電力を
低減することができる。

【００４４】更には、駆動トランジスタ５１を用いて電
圧降下を行うことによって、活性化信号線ＶＳＰＬの電
圧振幅範囲をＶｂｂ〜Ｖｃｃではなく、Ｖｓｓ〜Ｖｃｃ
にすることができ、負バイアス制御すべき信号群をワー
ド線２１のみにすることができる。その結果、別途駆動
トランジスタ５１に対する負バイアス制御回路が不要に
なると共に消費電力も低減することができる。活性化信
号線ＶＳＰＬには、図３に示したＤＲＡＭ制御回路３９
から電源電圧Ｖｃｃおよび接地電圧Ｖｓｓが交互に供給
される。

【００４５】ＮＭＯＳＦＥＴ４７，４８の各ソースは、
駆動トランジスタ（ＮＭＯＳＦＥＴ）５２を介してロー
カル接地線３７に接続される。１本のローカル接地線３
７には、１本のローカル電源線３６に接続されている４
個のＰチャネルセンスアンプ２５Ｐａに対応する４個の
Ｎチャネルセンスアンプ２５Ｎが共通接続される。駆動
トランジスタ５２の各ゲートは、活性化信号線ＶＳＮに
共通接続される。すなわち、活性化信号線ＶＳＰＬ，Ｖ
ＳＮにより、駆動トランジスタ５１、５２がオン状態に
なり、センスアンプ２５の動作に必要な電圧が供給され
る。

【００４６】プリチャージ回路４３は、ＰＭＯＳＦＥＴ
４５，４６とＮＭＯＳＦＥＴ４７，４８との間に設けら
れ、１対の共通ビット線１５１，１５２を短絡させるＮ
ＭＯＳＦＥＴ５３と、ビット線１５１，１５２にプリチ
ャージ電圧Ｖｂｌｐを供給するためのＮＭＯＳＦＥＴ５
４，５５とから構成される。ＮＭＯＳＦＥＴ５３〜５５
には回路活性化信号ＳＢＳ（本実施形態では電源電圧Ｖ
ｃｃ）が供給される。

【００４７】スイッチ回路４４は、ＮＭＯＳＦＥＴ５
６，５７で構成され、カラム選択信号ＧＹＳに応じてス
イッチング制御される。本実施形態では、１つのカラム
選択信号ＧＹＳにより４対のビット線を選択できるよう
にしているが、２対、８対、またはそれ以上であっても
良い。各ビット線対のデータは、このスイッチ回路４４
を介して入出力線ＳｕｂＩ／Ｏに接続される。

【００４８】スイッチングトランジスタ５８，５９の各
ゲートは、サブアレイ選択信号線ＳＢＳＬに共通接続さ
れる。ＰＭＯＳＦＥＴ６０，６１の各ソースは、駆動ト
ランジスタ（ＮＭＯＳＦＥＴ）６２を介してローカル電
源線３６に共通接続される。１本のローカル電源線３６
には、４個のＰチャネルセンスアンプ２５Ｐｂが共通接
続される。駆動トランジスタ６２の各ゲートは、活性化
信号線ＶＳＰＲに共通接続される。なお、駆動トランジ
スタ６２も駆動トランジスタ５１と同様、メモリセルト
ランジスタＭＴと同一工程で同じ低しきい値に設定され
ているので、サブアレイ選択信号線ＳＢＳＬの電圧振幅
範囲をＶｓｓ〜Ｖｃｃにすることができる。

【００４９】図１０は、ワード線選択を行うロウデコー
ダ４２のブロック図を示している。ロウデコーダ４２
は、第１のロウアドレス検出回路（FIRST ROW ADDRESS
DETECTION CIRCUIT）６３と、第２のロウアドレス検出
回路（SECOND ROW ADDRESS DETECTION CIRCUIT）６４
と、ワード線選択回路（WORD LINE SELECT CIRCUIT）６
５と、制御回路（CONTROL CIRCUIT）６６とから構成さ
れている。このロウデコーダ４２により、第１のロウア
ドレス検出回路６３で選択された４本のワード線アドレ
スから最終的に１本が選択される。

【００５０】図１１は、第１のロウアドレス検出回路６
３およびワード線選択回路部６５の具体的回路図を示し
ている。第１のロウアドレス検出回路６３は、ロウアド
レスを入力信号とする縦積み３段のＮＭＯＳＦＥＴ６７
ａ〜６７ｃから構成される。ワード線選択回路６５は、
論理回路６９とワード線ドライバ７０とから構成され
る。

【００５１】論理回路６９は、ロウデコーダを非活性状
態にする時にプリチャージするための信号供給線（／Ｒ
ＤＰ）にそのゲートが接続されたＰＭＯＳＦＥＴ７１
と、ゲートとドレインとが交差接続されてラッチ形態に
されたＮＭＯＳＦＥＴ７２，７３と、そのドレインがＮ
ＭＯＳＦＥＴ７３のドレインに接続され、ゲートが第１
のロウアドレス検出回路６３の出力端子に接続されたＰ
ＭＯＳＦＥＴ７４と、ＮＭＯＳＦＥＴ７２のドレインと
ＰＭＯＳＦＥＴ７４のゲートとの間に接続されたＰＭＯ
ＳＦＥＴ７５と、ゲートがＮＭＯＳＦＥＴ７３のドレイ
ンに接続され、ドレインがＰＭＯＳＦＥＴ７４のゲート
に接続されたＰＭＯＳＦＥＴ７６とから構成されてい
る。そして、各ＰＭＯＳＦＥＴ７１，７４，７６のソー
スには電源電圧Ｖｃｃが印加され、ＰＭＯＳＦＥＴ７５
のゲートには接地電圧Ｖｓｓが印加され、ＮＭＯＳＦＥ
Ｔ７２，７３のソースには負電圧Ｖｂｂが印加される。

【００５２】上記論理回路６９の構成によれば、ゲート
が接地電圧Ｖｓｓに接続されたＰＭＯＳＦＥＴ７５が、
ソース電位変換の役目とＰＭＯＳＦＥＴ７４を積極的に
カットオフさせる役目を担っている。その結果、インバ
ータ等の論理素子を使用することなく所望の動作を実現
でき、素子数を減らして省面積化を図ることができると
共に、動作遷移時における貫通電流の発生を防止し、更
には、動作の高速化に寄与することができる。

【００５３】サブアレイ３２の各ワード線２１には、２
段に接続されたＮＭＯＳＦＥＴ７７，７８と、ＮＭＯＳ
ＦＥＴ７７，７８の出力側にそのドレインが接続された
ＮＭＯＳＦＥＴ７９とからなるドライブ回路８０の出力
側が接続されており、各ドライブ回路８０は４個を１組
として、ワード線ドライバ７０を構成している。ワード
線ドライバ７０において、各ドライブ回路８０のＮＭＯ
ＳＦＥＴ７７のドレインが論理回路６９の出力端に共通
接続されており、ＮＭＯＳＦＥＴ７８のドレインは、そ
れぞれ制御回路６６からの４本の選択信号線ＳＸ１〜Ｓ
Ｘ４に接続されている。

【００５４】各ドライブ回路８０のＮＭＯＳＦＥＴ７９
のゲートは論理回路６９のＰＭＯＳＦＥＴ７１に接続さ
れ、ソースには負電圧Ｖｂｂが印加されている。従っ
て、論理回路６９のＰＭＯＳＦＥＴ７１からの信号によ
り、ロウデコーダが非活性状態である間は、ＮＭＯＳＦ
ＥＴ７９はＯＮ状態となり、ワード線２１の電位はＶｂ
ｂに保持される。

【００５５】各ドライブ回路８０のＮＭＯＳＦＥＴ７７
は、そのゲートに常時電源電圧Ｖｃｃが供給されている
ため、常時ＯＮになり得る状態にあり、論理回路６９か
らの信号に応じて、４個のドライブ回路８０の各ＮＭＯ
ＳＦＥＴ７７が一斉にＯＮになる。すると、このＮＭＯ
ＳＦＥＴ７７の次段のＮＭＯＳＦＥＴ７８がＯＮになり
得る状態となり、この時点で４本のワード線２１が選択
される。

【００５６】そして、制御回路６６からの４本の選択信
号線ＳＸ１〜ＳＸ４の内、活性化された１本の信号線に
接続されたＮＭＯＳＦＥＴ７８のみが信号伝達を行い、
最終的に１本のワード線２１が選択される。ここで、負
電圧Ｖｂｂは、論理回路６９のＮＭＯＳＦＥＴ７２，７
３とドライブ回路８０のＮＭＯＳＦＥＴ７９とにそれぞ
れ供給されているが、本実施形態にあっては、図１２に
示す通り、Ｖｂｂ発生回路４０から、論理回路（LOGIC
CURCUIT）６９への供給線ＬＡとドライブ回路（WORD LI
NE DRIVER）８０への供給線ＬＢとをレイアウト上別系
統の配線で形成している。すなわち、論理回路６９が動
作するとき、電荷の放電を行うＮＭＯＳＦＥＴ７２，７
３のソースと常にワード線２１をＶｂｂ電位に安定保持
しているだけのＮＭＯＳＦＥＴ７９のソースとをレイア
ウト上で短絡させてしまうと、ＮＭＯＳＦＥＴ７２，７
３から放電される電荷がノイズ源となり、ワード線２１
の電位を上昇させ、メモリセルからの蓄積電荷のリーク
を促すという問題が生じるが、本実施形態では、供給線
ＬＢを独立させてノイズの影響を受けにくいようにして
いる。

【００５７】また、本実施形態では、各ドライブ回路８
０の２段のＮＭＯＳＦＥＴ７７，７８を、メモリセルト
ランジスタＭＴと同じ低いしきい値に設定している。従
って、ＮＭＯＳＦＥＴ７８のゲートに印加される電圧
（Ｖｃｃ−ＮＭＯＳＦＥＴ７７のしきい値電圧）が高く
なる上に、ＮＭＯＳＦＥＴ７８がＯＮになる時間も短く
なる。その結果、ワード線２１の立ち上がり速度が早く
なる。

【００５８】図１３は、冗長ロウデコーダにおける冗長
ロウアドレス検出回路８１およびワード線選択回路８２
の具体的回路図を示している。冗長ロウアドレス検出回
路８１は、冗長アドレスをプログラムするための周知の
ヒューズ回路８３から構成される。ワード線選択回路８
２は、論理回路８４とワード線ドライバ８５とから構成
される。ワード線ドライバ８５の構成は、ワード線ドラ
イバ７０と同様である。

【００５９】論理回路８４は、ロウデコーダを非活性状
態にする時にプリチャージするための信号供給線（／Ｒ
ＤＰ）にそのゲートが接続されたＰＭＯＳＦＥＴ８６
と、そのソースが冗長アドレス検出回路８１の出力に接
続され、そのドレインがＰＭＯＳＦＥＴ８６のドレイン
と接続されると共に、ソース信号がワード線ドライバ部
８５への第１の出力となるＰＭＯＳＦＥＴ８７と、その
ゲートがＰＭＯＳＦＥＴ８７のドレインに接続され、そ
のドレイン信号がワード線ドライバ部８５への第２の出
力となるＰＭＯＳＦＥＴ８８と、そのドレインがＰＭＯ
ＳＦＥＴ８８のドレインに接続され、そのゲートがＰＭ
ＯＳＦＥＴ８７のドレインに接続されたＮＭＯＳＦＥＴ
８９と、そのゲートがＰＭＯＳＦＥＴ８８のドレインに
接続され、そのドレインがＰＭＯＳＦＥＴ８７のドレイ
ンに接続されたＮＭＯＳＦＥＴ９０と、そのゲートがＰ
ＭＯＳＦＥＴ８８のドレインに接続され、そのドレイン
がＰＭＯＳＦＥＴ８７のソースに接続されたＰＭＯＳＦ
ＥＴ９１とから構成される。そして、ＰＭＯＳＦＥＴ８
６，８８，９１の各ソースには電源電圧Ｖｃｃが印加さ
れ、ＰＭＯＳＦＥＴ８７のゲートには接地電圧Ｖｓｓが
印加され、ＮＭＯＳＦＥＴ８９，９０の各ソースには負
電圧Ｖｂｂが印加される。

【００６０】図１４は、第２のロウアドレス検出回路６
４および制御回路６６の具体的回路図を示している。第
２のロウアドレス検出回路６４は、ＰＭＯＳＦＥＴ９２
とＮＭＯＳＦＥＴ９３との直列からなる選択回路９４ａ
〜９４ｄを４個並列に接続し、この並列回路の入力端に
は電源電圧Ｖｃｃが入力され、出力端はＮＭＯＳＦＥＴ
９５を介して接地電圧Ｖｓｓに接続された（接地され
た）構成をとる。

【００６１】各選択回路９４ａ〜９４ｄのＰＭＯＳＦＥ
Ｔ９２のゲートには、信号供給線（／ＲＤＰ）が接続さ
れている。また、各選択回路９４ａ〜９４ｄのＮＭＯＳ
ＦＥＴ９３のゲートには、ワード線２１の選択信号ＲＡ
ｉが入力され、この選択信号ＲＡｉにより選択回路９４
ａ〜９４ｄのうちの１つが特定される。制御回路６６
は、４個の制御回路ユニット６６ａ〜６６ｄからなり、
各制御回路ユニット６６ａ〜６６ｄからそれぞれ１本の
選択信号線（ＳＸ１〜ＳＸ４）が導出されて、この選択
信号線がワード線ドライバ７０の対応するドライブ回路
８０に接続される。

【００６２】また、制御回路ユニット６６ａの入力端子
は、選択回路９４ａの出力端子に接続され、同様に、制
御回路ユニット６６ｂの入力端子は選択回路９４ｂの出
力端子に、制御回路ユニット６６ｃの入力端子は選択回
路９４ｃの出力端子に、制御回路ユニット６６ｄの入力
端子は選択回路９４ｄの出力端子にそれぞれ接続されて
おり、特定された選択回路に応じて制御回路ユニットが
特定され、その結果、ワード線２１が特定されることに
なる。

【００６３】各制御回路ユニット６６ａ〜６６ｄの具体
的な回路構成はいずれも同一であるので、ここでは、制
御回路ユニット６６ａについてのみ説明する。ワード線
選択を可能にする信号（ワード線２１の選択期間を規定
する信号）ＸＥとその反転信号がＮＯＲ回路９６に入力
され、ＮＯＲ回路９６からの出力の反転信号と選択回路
９４ａからの出力信号とがＮＯＲ回路９７に入力され
る。選択回路９４ａの出力端子には、ＰＭＯＳＦＥＴ９
８のドレインが接続されている。また、選択回路９４ａ
の出力端子の反転信号は、ＰＭＯＳＦＥＴ９８のゲート
に入力されると共にＮＡＮＤ回路９９に入力される。Ｎ
ＡＮＤ回路９９の他方の入力端子には信号ＸＥが入力さ
れ、ＮＡＮＤ回路９９からの信号を２回反転させた信号
が、ＰＭＯＳＦＥＴ１００のソースおよびＰＭＯＳＦＥ
Ｔ１０１のゲートに入力される。

【００６４】ＮＯＲ回路９７からの信号は、ＰＭＯＳＦ
ＥＴ１００のゲートに入力されると共に、その反転信号
がＰＭＯＳＦＥＴ１０２のソースおよびＰＭＯＳＦＥＴ
１０３のゲートに入力される。ＰＭＯＳＦＥＴ１０２の
ドレインは、ゲートとドレインとが交差接続されてラッ
チ形態にされたＮＭＯＳＦＥＴ１０４，１０５のうちの
ＮＭＯＳＦＥＴ１０４のドレインに接続され、ＰＭＯＳ
ＦＥＴ１０３のドレインは、ＮＭＯＳＦＥＴ１０５のド
レインに接続されている。

【００６５】ＰＭＯＳＦＥＴ１００のドレインは、ゲー
トとドレインとが交差接続されてラッチ形態にされたＮ
ＭＯＳＦＥＴ１０６，１０７のうちのＮＭＯＳＦＥＴ１
０６のドレインに接続され、ＰＭＯＳＦＥＴ１０１のド
レインは、ＮＭＯＳＦＥＴ１０７のドレインに接続され
ている。制御回路ユニット６６ａから導出される選択信
号線ＳＸ１にはＮＭＯＳＦＥＴ１０８のドレインが接続
され、ＮＭＯＳＦＥＴ１０８のゲートに、ＰＭＯＳＦＥ
Ｔ１０３のドレイン（ＮＭＯＳＦＥＴ１０５のドレイ
ン）が接続されている。更には、ＮＭＯＳＦＥＴ１０８
のドレインに、ＰＭＯＳＦＥＴ１０１のドレイン（ＮＭ
ＯＳＦＥＴ１０７のドレイン）が接続されている。

【００６６】そして、ＰＭＯＳＦＥＴ９８，１０１，１
０３の各ソースには、電源電圧Ｖｃｃが印加され、ＰＭ
ＯＳＦＥＴ１０２のゲートおよびＮＭＯＳＦＥＴ１０８
のソースには接地電圧Ｖｓｓが印加され、ＮＭＯＳＦＥ
Ｔ１０４，１０５，１０６，１０７の各ソースには負電
圧Ｖｂｂが印加される。次に、上記のように構成された
制御回路ユニット６６ａの動作を図１５のタイミング図
を参照して説明する。ロウアドレスストローブ信号／Ｒ
ＡＳの活性化に応じて信号／ＲＤＰがＨ（論理ハイ）レ
ベルとなり、さらに信号ＸＥがＨレベルになると、ノー
ドＪおよびＫの電位はＬ（論理ロー）レベルとなる。そ
のため、ＰＭＯＳＦＥＴ１０１がオンになり、ＮＭＯＳ
ＦＥＴ１０７がオフになり、これにより選択信号線ＳＸ
１に電源電圧Ｖｃｃが供給される。その結果、図１３に
示したワード線ドライバ８５によりワード線の電圧が電
源電圧Ｖｃｃになる。

【００６７】続いて、信号ＸＥがＬレベルになると、ノ
ードＪの電位がＨレベルになり、ノードＬおよびＭの電
位がともにＬレベルになる。ノードＪの電位がＨレベル
になると、ＰＭＯＳＦＥＴ１０１はオフになり、選択信
号線ＳＸ１への電源電圧Ｖｃｃの供給は停止する。一
方、ノードＬの電位がＬレベルになると、ＰＭＯＳＦＥ
Ｔ１０３がオンになる。ノードＭの電位がＬレベルにな
ると、ＮＭＯＳＦＥＴ１０５がオフになる。そのため、
電源電圧ＶｃｃがＮＭＯＳＦＥＴ１０８のゲートに印加
され、これによりＮＭＯＳＦＥＴ１０８がオンになる。
選択信号線ＳＸ１の電圧は接地電圧Ｖｓｓまで低下す
る。そのため、ワード線の電圧も接地電圧Ｖｓｓまで低
下する。信号ＸＥの立下がりから所定時間経過後に、ノ
ードＫ，Ｌ，Ｍの電位がすべてＬレベルになる。ノード
Ｋの電位がＬレベルになると、ＮＭＯＳＦＥＴ１０７が
オンになり、選択信号線ＳＸ１の電圧は負電圧Ｖｂｂま
で低下する。ノードＬの電位がＨレベルになるとＰＭＯ
ＳＦＥＴ１０３はオフになる。ノードＭの電位がＨレベ
ルになると、ＮＭＯＳＦＥＴ１０５はオンになる。その
ため、ＮＭＯＳＦＥＴ１０８のゲート電圧は負電圧Ｖｂ
ｂまで低下し、これによりＮＭＯＳＦＥＴ１０８はオフ
になる。

【００６８】以上に述べた回路構成により、制御回路ユ
ニット６６ａでは、負電圧Ｖｂｂ、電源電圧Ｖｃｃおよ
び接地電圧Ｖｓｓの３種類の電圧を適宜に切り換え、選
択信号線ＳＸ１に乗せて出力する。ここで、上述した制
御回路ユニット６６ａにおいては信号ＸＥの立上がりお
よび立下がり時に貫通電流Ｉ１およびＩ２が流れるとい
う問題がある。すなわち、信号ＸＥがＨレベルになると
ノードＪの電位は直ちにＬレベルになるが、ノードＫの
電位はＰＭＯＳＦＥＴ１００により伝達時間だけ送れて
Ｌレベルになる。そのため、ＰＭＯＳＦＥＴ１０１およ
びＮＭＯＳＦＥＴ１０７が同時にオンになるため、貫通
電流Ｉ１が流れる。また、信号ＸＥがＬレベルになると
ノードＬの電位は直ちにＬレベルになるが、ノードＭの
電位はＰＭＯＳＦＥＴ１０２による伝達時間だけ遅れて
Ｌレベルになる。そのため、ＰＭＯＳＦＥＴ１０３およ
びＮＭＯＳＦＥＴ１０５が同時にオンになり、貫通電流
Ｉ２が流れる。このような貫通電流Ｉ１，Ｉ２が流れる
と、負電圧Ｖｂｂが大幅に上昇することになる。そのた
め、Ｖｂｂ発生回路４０は上昇した負電圧Ｖｂｂを所定
電圧まで回復させる必要があり、大きな駆動能力が必要
になるとともに、消費電力が大きくなる。

【００６９】このような貫通電流を低減するためには、
図１６に示されるように貫通電流が流れる経路にＮＭＯ
ＳＦＥＴ１０９および１１０をそれぞれ追加するのが望
ましい。ここでは、ＰＭＯＳＦＥＴ１０１およびＮＭＯ
ＳＦＥＴ１０９によりＣＭＯＳインバータが構成され、
ＰＭＯＳＦＥＴ１０３およびＮＭＯＳＦＥＴ１１０によ
りＣＭＯＳインバータが構成される。そのため、ノード
Ｊの電位がＬレベルになり、ＰＭＯＳＦＥＴ１０１がオ
ンになると、ＮＭＯＳＦＥＴ１０９がオフになる。その
結果、ＮＭＯＳＦＥＴ１０７がオンになっていても貫通
電流は流れない。同様に、ノードＬの電位がＬレベルに
なり、ＰＭＯＳＦＥＴ１０３がオンになると、ＮＭＯＳ
ＦＥＴ１１０がオフになる。その結果、ＮＭＯＳＦＥＴ
１０５がオンになっていても貫通電流は流れない。

【００７０】図１７は、上述した半導体メモリ装置の各
構成要素のウェル上への配置を表した図である。上述し
たとおり、本実施形態における半導体メモリ装置は、Ｐ
型単結晶シリコン基板又はＰ型ウェル領域（Ｐ型基板領
域ＰＷＡという）に形成される。ＤＲＡＭ制御回路３
９、メインアンプＩ／Ｏ系３８、Ｖｂｂ発生回路４０、
Ｖｂｌｐ発生回路４１、その他アドレスバッファ、クロ
ック回路等からなるロジック回路は、Ｎ型ウエル領域Ｎ
ＷＡとＰ型基板領域ＰＷＡとに形成される。また、セル
ブロック３２、センスアンプ帯３５、ロウデコーダ４２
およびカラムデコーダ３４からなるＤＲＡＭコアは、Ｎ
型ウエル領域ＮＷＡよりも深いＮ型ウエル領域ＮＷＢに
形成される。このように、ＤＲＡＭコアが形成されるＮ
型ウエル領域ＮＷＢを、ロジック回路が形成されるＮ型
ウエル領域ＮＷＡよりも深いＮ型とすることにより、両
者間を分離して、ロジック回路領域（LOGIC CIRCUIT RE
GION）からのノイズがＤＲＡＭコア領域（DRAM CORE RE
GION）に悪影響を与えないようにしている。

【００７１】Ｎ型ウエル領域ＮＷＢにおいて、メモリセ
ルアレイ３２は、通常の（ロジック回路領域に採用され
ているＮＭＯＳＦＥＴのしきい値と同じ）しきい値を持
つＮＭＯＳＦＥＴ４７〜５０，５２〜５９と、通常より
も低いしきい値を持つメモリセルトランジスタＭＴおよ
びＮＭＯＳＦＥＴ５１，６２とは、それぞれ異なる領域
にまとめられ、前者はＰ型ウェル領域ＰＷＡに、後者は
Ｐ型ウェル領域ＰＷＢに形成される。

【００７２】ロウデコーダも同様に、低いしきい値を持
つワード線ドライバ８０のＮＭＯＳＦＥＴ７７，７８
と、その他のＮＭＯＳＦＥＴとは、それぞれ異なる領域
にまとめられ、前者はＰ型ウェル領域ＰＷＢに、後者は
Ｐ型ウェル領域ＰＷＡに形成される。かかる構成におい
て、本実施形態における半導体メモリ装置の動作を図１
８に示すタイミングチャートに基づいて説明する。な
お、同図において、Ｊは図１４中のノードＪの電位を示
し、Ｎは図１４中のノードＮの電位を示す。

【００７３】ロウアドレスストローブ信号／ＲＡＳの立
ち下がりに同期してアドレス信号の取り込みが行われ
る。すなわち、信号／ＲＤＰが立ち上がり、引き続い
て、ロウアドレス確定を示す信号ＸＧが立ち上がる。そ
して、プリチャージ回路の信号線ＳＢＳの電位が立ち下
がり、更に、信号線ＳＢＳＬの電位が立ち下がる。この
状態で、ワード線選択可能信号ＸＥが立ち上がると、ノ
ードＪの電位が立ち下がって、選択信号線ＳＸ１（この
場合、制御回路ユニット６６ａが選択されたものとす
る）の電位が、非選択状態の負電圧Ｖｂｂから電源電圧
Ｖｃｃに変化する。

【００７４】これにより、ワード線２１が負電圧Ｖｂｂ
から電源電圧Ｖｃｃに立ち上がる。このワード線２１の
立ち上がりにより、一対のビット線１５の一方に、選択
されたメモリセルの情報電荷に対応した微小電圧の変化
が生じる。そして、信号線ＶＳＰの電位が立ち上がるこ
とにより、センスアンプ２５Ｐａが活性化し、ビット線
の電位変化を増幅して入出力線ｓｕｂＩ／Ｏに出力す
る。

【００７５】ワード線２１の選択が終了すると、信号Ｘ
Ｅが立ち下がり、ワード線２１（選択信号線ＳＸ１）の
電位が立ち下がる。このとき、制御回路ユニット６６ａ
では、信号ＸＥの立ち下がりに応じて、ノードＮにワン
ショットパルスが発生し、このワンショットパルスがハ
イレベル（電源電圧Ｖｃｃ）である間、ワード線２１の
電位が一時的に接地電圧Ｖｓｓにホールドされ、その
後、ワンショットパルスの立ち下がりに応じて、ワード
線２１の電圧が負電圧Ｖｂｂまで低下する。以上で、半
導体メモリ装置の読み出し動作が終了する。

【００７６】図１９は、本実施形態におけるメモリセル
の電位状態を示している。同図において、セルプレート
電圧ＶｃｐおよびメモリセルトランジスタＭＴが形成さ
れているＰ型ウェル領域ＰＷＢの電圧は共に接地電圧Ｖ
ｓｓに設定されている。図１９Ａは、Ｈレベル
（“１”）の書き込み状態を示しており、ワード線２１
に接続されるゲート電圧は、３．３Ｖにされ、ビット線
のＨレベル（２．３Ｖ）がキャパシタＭＣに書き込まれ
る。

【００７７】図１９Ｂは、Ｌレベル（“０”）の書き込
み状態を示しており、ワード線２１に接続されるゲート
電圧は、３．３Ｖにされ、ビット線のＬレベル（０Ｖ）
がメモリセルキャパシタＭＣに書き込まれる。図１９Ｃ
は、データ保持状態を示しており、ワード線２１に接続
されるゲート電圧は、非選択レベルの−０．５Ｖにさ
れ、このときビット線は上記書き込み／読み出し状態で
は０Ｖ、２．３ＶのＨレベル／Ｌレベルとされ、待機状
態ではハーフプリチャージ電圧１．２Ｖである。メモリ
セルキャパシタＭＣの保持電圧は０Ｖか２．３Ｖであ
り、アドレス選択用のＮＭＯＳＦＥＴ７９のソースは上
述した通り負電圧Ｖｂｂである。従って、ビット線ある
いは上記保持電圧が０Ｖのときでも、逆バイアス電圧
（−０．５Ｖ）が印加されているので、情報電荷を消失
させるようなリーク電流が流れない。

【００７８】以上に説明した本実施形態の半導体メモリ
装置の作用効果を以下に説明する。 （１）メモリセルトランジスタＭＴとして通常よりも低
いしきい値のものを用いている。従って、上記式の第
２項が小さくなり、記憶容量を増やすことができる。 （２）本実施形態では、図１９に示す通り、セルプレー
ト電圧Ｖｃｐを０Ｖに設定している。これは上述した通
り、メモリセルキャパシタＭＣの容量絶縁膜およびロジ
ック回路を構成するトランジスタのゲート絶縁膜の厚さ
を全て等しくしたために可能となる。こうすれば、メモ
リセルキャパシタＭＣにロジック回路領域と同様の電源
電圧が印加されても、容量絶縁膜の耐圧がＴＤＤＢ特性
に基づいて保証されているので、問題はない。従って、
セルプレート電圧Ｖｃｐとして、各種電源電圧の中でも
安定した電圧である接地電圧Ｖｓｓを使用して回路動作
の安定化を図ることができると共に、特別なセルプレー
ト電圧Ｖｃｐの生成回路を用いる必要が無く、回路の省
面積化、低コスト化を実現できる。

【００７９】（３）本実施形態では、図１９に示す通
り、メモリセルトランジスタＭＴが形成されているＰ型
ウェル領域ＰＷＢの電位を０Ｖ（接地電圧Ｖｓｓ）に設
定している。従って、メモリセルトランジスタＭＴにお
けるバックゲート効果を除去することができ、上記式
の第２項が小さくなって、記憶容量を増やすことができ
る。

【００８０】（４）ロウデコーダ４２において、論理回
路６９への供給線ＬＡとドライブ回路８０への供給線Ｌ
Ｂとをレイアウト上別系統の配線で形成しているので、
ワード線２１にノイズが影響しにくく、精度の高い書き
込みおよび読み出し動作を行うことができる。 （５）ドライブ回路８０の２段のＮＭＯＳＦＥＴ７７，
７８のしきい値を、メモリセルトランジスタＭＴと等し
く低い値に設定しているので、ワード線２１の立ち上が
り速度が早くなり、書き込み・読み出し動作の高速化を
実現することができる。

【００８１】（６）良好なＴＤＤＢ特性を保持して、信
頼性の高い設計を行うためおよび消費電流を低減するた
めには、ビット線１５とワード線２１との間に高い電圧
を印加しないことが望ましく、本実施形態のように非選
択状態のワード線２１が負電圧Ｖｂｂに保持されている
場合、ビット線にはなるべく電源電圧Ｖｃｃが直接印加
されないようにすることが望ましい。

【００８２】本実施形態では、センスアンプ２５Ｐａ
（延いてはビット線）に電源線３６からの電源電圧Ｖｃ
ｃを印加するためのスイッチング素子として、Ｎチャネ
ル型ＭＯＳＦＥＴ５１を用いているので、スイッチング
素子としてＰチャネル型ＭＯＳＦＥＴを用いた場合に比
べて、１対のビット線１５（センスアンプ２５Ｐａ）に
対し、電源電圧ＶｃｃをＮＭＯＳＦＥＴ５１のしきい値
電圧Ｖｔｎだけレベルシフトした電圧を印加することが
でき、回路の信頼性を高めると共に、消費電流を低減す
ることができる。

【００８３】また、スイッチング素子としてＰチャネル
型ＭＯＳＦＥＴを用いた場合に比べて、センスアンプ２
５Ｐａ（ＰＭＯＳＦＥＴ４５，４６）に発生する寄生容
量が低くなり、センスアンプ２５Ｐａの動作の高速化を
実現することができる。 （７）ビット線対を共通ビット線対に接続するためのス
イッチングトランジスタ４９，５０を、センスアンプ２
５ＰａのＰＭＯＳＦＥＴ４５，４６に対し、サブアレイ
３２ａとは反対側に配置している。従って、スイッチン
グトランジスタ４９，５０として、メモリセルトランジ
スタＭＴのように低いしきい値のものを用いずに、ロジ
ック回路領域に用いたＮＭＯＳＦＥＴと同じしきい値の
ものを用いることができる。たとえばスイッチングトラ
ンジスタ４９，５０として低いしきい値のものを用いた
場合、スイッチングトランジスタ４９，５０を確実にＯ
ＦＦさせるための電圧として負電圧Ｖｂｂを用いる必要
があるが、本実施形態にあってはスイッチングトランジ
スタ４９，５０を確実にＯＦＦさせるための電圧として
０Ｖ（接地電圧Ｖｓｓ）を用いることができる。その結
果、以下の通りの作用効果を奏することができる。

【００８４】（ａ）スイッチングトランジスタ４９，５
０の動作範囲が、ワード線２１と同様の負電圧Ｖｂｂ〜
電源電圧Ｖｃｃではなく、接地電圧Ｖｓｓ（０Ｖ）〜電
源電圧Ｖｃｃとなる。従って、ワード線駆動回路と同様
の回路構成とレイアウトエリアが不用となり、省面積化
を実現できる。 （ｂ）Ｖｂｂ発生回路４０の能力を高める必要がなくな
り、Ｖｂｂ発生回路４０に要するレイアウト面積を小さ
くすることができると共に、消費電流も低減することが
できる。

【００８５】（８）電源線３６、接地線３７を、メモリ
セルアレイ３３上に絶縁膜を介して配置することによ
り、電源線および接地線とメモリセルアレイ３３とを異
なる層に形成しているので、センスアンプ活性時に生じ
る電源の電圧降下や接地電圧のバウンド等ノイズ成分を
除去することができる。その結果、上記式のαやγを
１に近づけることができ、記憶容量を増やすことができ
ると共に、特別な電源強化対策を行う必要がなくなり、
回路規模を縮小できる。

【００８６】（９）本実施形態のように非選択状態のワ
ード線２１を負電圧Ｖｂｂにクランプする場合、活性化
させたワード線２１を非活性状態にしたときに発生する
電荷が、負電圧Ｖｂｂノードに流れ、ＮＭＯＳＦＥＴ７
９を通って他のワード線２１に流れ込み、その結果、他
のワード線２１に接続されたメモリセルトランジスタＭ
Ｔのゲート電位が上昇して蓄積電荷のリークが発生し、
データの保持特性が悪くなる問題がある。そこで、本実
施形態では、信号ＸＥが立ち下がった時、ワード線２１
（選択信号線ＳＸ１）の電位を、Ｖｃｃレベルからいき
なりＶｂｂレベルまで低下させるのではなく、制御回路
ユニット６６ａが、信号ＸＥの立ち下がりに応じて、選
択信号線ＳＸ１の電位を一時的に接地電圧Ｖｓｓ（０
Ｖ）レベルにホールドしてから、負電圧Ｖｂｂまで低下
するよう構成しているので、このホールド期間中に、ワ
ード線２１に溜まった電荷の大半が接地電位に流れ込
む。従って、その後、負電圧Ｖｂｂレベルまで低下させ
たときに新たに電荷が発生しても、トータルとしての電
荷量は少なくなっているので、ワード線２１に接続され
たメモリセルトランジスタＭＴのゲート電位の上昇が抑
制され、その結果、蓄積電荷のリークに起因するデータ
の保持特性の悪化を防止することができる。

【００８７】本発明による半導体メモリ装置によれば、
メモリセルアレイから延びるビット線とセンスアンプと
を接続するためのスイッチング用電界効果型トランジス
タを、狭い動作範囲で確実にＯＮ／ＯＦＦさせることが
できるので、駆動用回路の能力や規模を小さく抑えるこ
とができ、省面積化を実現することができる。尚、本発
明は、ロジック回路とＤＲＡＭとを半導体基板上に集積
化したものに限らず、ＤＲＡＭ単体にも適用可能であ
る。

【００８８】

【発明の効果】本発明にあっては、データの保持特性の
良好な半導体メモリ装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の実施形態による半導体メモリ装置のレ
イアウトを示す平面図である。

【図２】図１に示された半導体メモリ装置の部分平面図
である。

【図３】図１に示された半導体メモリ装置の回路構成を
示すブロック図である。

【図４】図３に示されたサブアレイのレイアウトを示す
部分平面図である。

【図５】図１に示された半導体メモリ装置の製造プロセ
スを示す断面図である。

【図６】図１に示された半導体メモリ装置の製造プロセ
スを示す断面図である。

【図７】図１に示された半導体メモリ装置の製造プロセ
スを示す断面図である。

【図８】図３に示されたサブアレイの回路図である。

【図９】図３に示されたセンスアンプ帯の回路図であ
る。

【図１０】図３に示されたロウデコーダのブロック図で
ある。

【図１１】図１０に示された第１のロウアドレス検出回
路およびワード線選択回路部の回路図である。

【図１２】図１１に示されたワード線ドライバおよび論
理回路への負電圧の供給を示すブロック図である。

【図１３】図１１に示された第１のロウアドレス検出回
路およびワード線選択回路と置換可能な冗長回路の回路
図である。

【図１４】図１０に示された第２のロウアドレス検出回
路および制御択回路の回路図である。

【図１５】図１４に示された制御回路の動作を示すタイ
ミング図である。

【図１６】図１４中の制御回路ユニットの他の例を示す
回路図である。

【図１７】図１に示された半導体メモリ装置のウェル配
置を示す平面図である。

【図１８】図１に示された半導体メモリ装置のタイミン
グ図である。

【図１９】図８に示されたメモリセルの電位状態を示す
回路図である。

【図２０】従来の半導体メモリ装置の製造プロセスを示
す断面図である。

【図２１】従来の半導体メモリ装置の製造プロセスを示
す断面図である。

【図２２】従来の半導体メモリ装置の製造プロセスを示
す断面図である。

【符号の説明】

３１ 半導体メモリ装置 １５ ビット線 ２１ ワード線 ３２ サブアレイ ３３ メモリセルアレイ ４２ ロウデコーダ ６３ 第１のロウアドレス検出回路 ６６ 制御回路 ７０ ワード線ドライバ １００〜１０３ ＰＭＯＳＦＥＴ １０５〜１１０ ＮＭＯＳＦＥＴ ＭＣ メモリセルキャパシタ ＭＴ メモリセルトランジスタ

Claims (8)

【特許請求の範囲】
1. 【請求項１】 ワード線（２１）に対応する選択信号線
   （ＳＸ１）に接続され、前記選択信号線（ＳＸ１）の電
   圧を前記ワード線（２１）にそれぞれ供給するワード線
   ドライバ（７０）と、 ロウアドレス信号に応答して前記ワード線ドライバ（７
   ０）を選択的に活性化するロウアドレス検出回路（６
   ３）と、 前記ロウアドレス信号に応答して電源電圧または負電圧
   を前記選択信号線（ＳＸ１）に選択的に供給する制御回
   路（６６）とを備えたことを特徴とする半導体メモリ装
   置。
2. 【請求項２】 複数のワード線（２１）に対応する複数
   の選択信号線（ＳＸ１〜ＳＸ４）に接続され、前記複数
   の選択信号線（ＳＸ１〜ＳＸ４）の電圧を前記複数のワ
   ード線（２１）にそれぞれ供給するワード線ドライバ
   （７０）と、 ロウアドレス信号に応答して前記ワード線ドライバ（７
   ０）を選択的に活性化するロウアドレス検出回路（６
   ３）と、 前記ロウアドレス信号に応答して電源電圧または負電圧
   を前記複数の選択信号線（ＳＸ１〜ＳＸ４）に選択的に
   供給する制御回路（６６）とを備えたことを特徴とする
   半導体メモリ装置。
3. 【請求項３】 ゲート電極（１４）がワード線（２１）
   に接続され、一方のソース／ドレイン領域（１１）がビ
   ット線（１５）に接続され、他方のソース／ドレイン
   （１１）がメモリセルキャパシタ（ＭＣ）に接続されて
   なるメモリセルトランジスタ（ＭＴ）をアレイ上に配置
   したサブアレイ（３２）と、 選択されたワード線（２１）に対し所定の電圧を供給す
   るロウデコーダ（４２）と、 非選択のワード線（２１）に負電圧Ｖｂｂを供給する回
   路（４０，７０）とを備え、 前記ロウデコーダ（４２）は、ワード線（２１）に対
   し、電源電圧及び負電圧を適宜切り換えて供給する制御
   回路（６６）を含むことを特徴とした半導体メモリ装
   置。
4. 【請求項４】 前記メモリセルトランジスタ（ＭＴ）
   は、そのゲート電極（１４）がワード線（２１）に接続
   され、一方のソース／ドレイン領域（１１）がビット線
   （１５）に接続され、他方のソース／ドレイン（１１）
   がメモリセルキャパシタ（ＭＣ）に接続されていること
   を特徴とした請求項３に記載の半導体メモリ装置。
5. 【請求項５】 前記制御回路（６６）は、前記ワード線
   （２１）が選択状態から非選択状態に遷移する時点で一
   時的に前記ワード線（２１）の電位を電源電圧に保持
   し、その後ワード線（２１）の電位を負電圧にすること
   を特徴とした請求項１乃至４のいずれか１項に記載の半
   導体メモリ装置。
6. 【請求項６】 前記電源電圧として、接地電圧を用いた
   ことを特徴とした請求項１乃至５のいずれか１項に記載
   の半導体メモリ装置。
7. 【請求項７】 前記制御回路（６６）は、前記複数の選
   択信号線（ＳＸ１〜ＳＸ４）に対応して設けられた複数
   の制御回路ユニット（６６ａ〜６６ｄ）を含み、 前記制御回路ユニット（６６ａ〜６６ｄ）の各々は、 第１の入力ノード（Ｊ）に接続されたゲートと、電源ノ
   ードに接続されたソースと、対応する選択信号線（Ｓ
   Ｘ）に接続されたドレインとを有する第１のＰチャネル
   ＭＯＳトランジスタ（１０１）と、 負電圧ノードに接続されたソースと、前記対応する選択
   信号線（ＳＸ）に接続されたドレインとを有する第１の
   ＮチャネルＭＯＳトランジスタ（１０７）と、 前記第１の入力ノード（Ｊ）の電圧を前記第１のＮチャ
   ネルＭＯＳトランジスタ（１０７）のゲートに伝達する
   第１の伝達トランジスタ（１００）と、 接地されたソースと、前記対応する選択信号線（ＳＸ）
   に接続されたドレインとを有する第２のＮチャネルＭＯ
   Ｓトランジスタ（１０８）と、 第２の入力ノード（Ｌ）に接続されたゲートと、電源ノ
   ードに接続されたソースと、前記第２のＮチャネルＭＯ
   Ｓトランジスタ（１０８）のゲートに接続されたドレイ
   ンとを有する第２のＰチャネルＭＯＳトランジスタ（１
   ０３）と、 負電圧ノードに接続されたソースと、前記第２のＮチャ
   ネルＭＯＳトランジスタ（１０８）のゲートに接続され
   たドレインとを有する第３のＮチャネルＭＯＳトランジ
   スタ（１０５）と、 前記第２の入力ノード（Ｌ）と前記第３のＮチャネルＭ
   ＯＳトランジスタ（１０５）のゲートとの間に接続さ
   れ、常にオンになっている第２の伝達トランジスタ（１
   ０２）とを含むことを特徴とした請求項１乃至６のいず
   れか１項に記載の半導体メモリ装置。
8. 【請求項８】 前記第１の入力ノード（Ｊ）に接続され
   たゲートと、前記第１のＰチャネルＭＯＳトランジスタ
   （１０１）のドレインに接続されたドレインと、前記第
   １のＮチャネルＭＯＳトランジスタ（１０７）のドレイ
   ンに接続されたソースとを有する第４のＮチャネルＭＯ
   Ｓトランジスタ（１０９）と、 前記第２の入力ノード（Ｌ）に接続されたゲートと、前
   記第２のＰチャネルＭＯＳトランジスタ（１０３）のド
   レインに接続されたドレインと、前記第３のＮチャネル
   ＭＯＳトランジスタ（１０５）のドレインに接続された
   ソースとを有する第５のＮチャネルＭＯＳトランジスタ
   （１１０）とを含むことを特徴とした請求項７に記載の
   半導体メモリ装置。