JP2658932B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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    • Y10S257/903—FET configuration adapted for use as static memory cell

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に低消費電力型半導体スタティックＲＡＭのビット線
電位補償回路に関する。
【０００２】
【従来の技術】この種の従来の低消費電力型半導体スタ
ティックＲＡＭの回路構成図を示した図５および同図で
使用するメモリセルの回路図を示した図６と、その読み
出しの動作説明用タイミングチャートを示した図７
（ａ）および書き込みの動作説明用タイミングチャート
を示した図７（ｂ）を参照すると、低消費電力型の半導
体スタティックＲＡＭは、アドレスバッファ回路５１、
アドレス遷移検出回路５２、内部クロック検出回路５
３、ロウデコード回路５４、カラムデコード回路５５、
センスアンプ回路５６、入出力バッファ出力ラッチ回路
５７、ライト・リード制御回路５８、書き込みドライバ
回路５９、ビット線負荷回路６０1 〜６０n 、ビット線
電位補償回路６１1 〜６１n 、メモリセルアレイ６２と
を備える。
【０００３】アドレスバッファ回路５１には外部アドレ
ス入力信号Ａ0 〜Ａn が供給され、その出力は上位ビッ
トＡ0 ′〜がロウデコード回路５４に、下位ビット
Ａn ′〜がカラムデコード回路５５に供給され、かつこ
れら上位および下位ビットはアドレス遷移検出回路５２
にも供給される。
【０００４】アドレス遷移検出回路５２の出力ＯＳは、
内部クロック発生回路５３に供給され、この内部クロッ
ク発生回路５３からロウデコード回路５４には出力Ｘ
Ｅ、センスアンプ回路５６には出力ＳＥ、ビット線負荷
回路６０1 〜６０n には出力反転Ｐ（出力Ｐの反転信
号）がそれぞれ供給される。
【０００５】ライト・リード制御回路５８にはリード・
ライト反転信号ＷＥが供給され、その出力は内部クロッ
ク発生回路５３および書き込みドライバ回路５９に供給
され、書き込みドライバ回路５９の出力ＷＣＬは入出力
バッファ・出力ラッチ回路５７を介して出力Ｉ／Ｏ端子
に出力され、出力ＷＢＴはトランスファゲートＱ05およ
びＱ07〜Ｑn5およびＱn7を介してビット線Ｂ0 〜Ｂ
n に、出力ＷＢＢはトランスファゲートＱ08およびＱ06
〜Ｑn8およびＱn6を介してビット線反転Ｂ0 〜反転Ｂn
にそれぞれ供給される。
【０００６】ロウデコード回路５４の出力Ｗ0 〜Ｗn は
それぞれメモリアレイ６２のワード線に、カラムデコー
ド回路５５の出力はそれぞれトランスファゲート電極Ｑ
05およびＱ07〜Ｑn5およびＱn7と、Ｑ08およびＱ06〜Ｑ
n8およびＱn6のそれぞれのゲート電極を制御するように
供給される。
【０００７】ビット線負荷回路６０1 〜６０n およびメ
モリセルアレイ６２の間にはビット線電位補償回路６１
1 〜６１n が挿入され、このビット線電位補償回路６１
1 〜６１n が接続されたメモリセルアレイ６２内のビッ
ト線Ｂ0 および反転Ｂ0 にはそれぞれメモリセルＭＣ00
〜ＭＣn0の入出力データが、ビット線Ｂn および反転Ｂ
n n にはそれぞれメモリセルＭＣ0n〜ＭＣnnの入出力デ
ータが供給される。
【０００８】上述の構成による半導体スタティックＲＡ
Ｍは、ビット線負荷回路６０1 〜６０n から選択状態に
あるメモリセルに流れる電流およびセンスアンプ回路５
６で消費される電流を低減するために、以下に述べるよ
うな工夫がなされていた。
【０００９】まず、読み出し動作時には、アドレス遷移
検出回路５２が外部アドレス入力信号Ａn の変化を検出
しパルス信号ＯＳを出力する。この信号ＯＳが供給され
た内部クロック発生回路５３は、読み出し動作に必要な
パルス幅に成形したビット線負荷制御信号反転Ｐ、ワー
ド線制御信号ＸＥ、およびセンスアンプ制御信号ＳＥを
出力する。これらのパルス信号ＸＥ、反転Ｐにより、ワ
ード線Ｗの活性化期間およびセンスアンプ回路５６の活
性化期間は、これらのパルス期間のみに制限されること
により、ワード線Ｗが活性化状態にある期間を短くし
て、リードサイクル時間によらず一定にしていた。
【００１０】このため、一例としてビット線負荷回路６
０1 およびメモリセルＭＣ00について説明すると、ビッ
ト線負荷回路６０1 から選択状態のメモリセルＭＣ00に
流れ込む電流が制限されることになる。さらに、ビット
線負荷回路６０1 のＰチャネルＭＯＳトランジスタ
Ｑn1，Ｑn2もワード線制御信号ＸＥと同期したパルス信
号反転Ｐで制御され、ワード線Ｗ0 が活性化状態の期間
はビット線負荷回路６０1がオフ（ＯＦＦ）されてい
た。これにより、ワード線Ｗ0 が活性化状態の時、ビッ
ト線Ｂ0 ，反転Ｂ0 からメモリセルＭＣ00のロウレベル
にあるノードに流れ込む電流は、ビット線Ｂ0 または反
転Ｂ0 の配線容量として蓄積された電荷分だけになる。
【００１１】一方、書き込み動作時は、ライトサイクル
期間中の書き込みデータの変更を保証するためおよび消
費電流の大きいセンスアンプが動作しないために、ワー
ド線Ｗ0 はあえてパルス化せず、かつワード線Ｗ0 が活
性化状態になった後、外部入力信号で書き込みが終了す
るまでは、ワード線Ｗ0 はＯＦＦされなかった。
【００１２】しかし、ビット線負荷回路６０1 の制御は
読み出し動作時と同様にワード線Ｗ0 に同期しており、
ワード線Ｗ0 が活性化状態の間は、ワート線負荷回路６
０1はＯＦＦしていた。
【００１３】書き込み動作時において、例えばメモリセ
ルＭＣ00にデータハイレベル“１”を書き込む場合は、
カラムデコード回路５５でビット線Ｂ0 ，反転Ｂ0 が選
択され、書き込みドライバ回路５９から、ビット線Ｂ0
に論理レベルのハイレベル電圧、反転Ｂ0 に論理レベル
のロウレベル電圧が伝達される。ワード線Ｗ0 が活性化
状態で、図６に示したメモリセルＭＣ00のノードＮ１，
Ｎ２にそれぞれハイレベルおよびロウレベルの電圧が書
き込まれる。
【００１４】しかし、選択されたワード線Ｗ0 に接続さ
れたメモリセルＭＣ00以外の非選択メモリセル、例えば
メモリセルＭＣonは、保持しているデータをビット線Ｂ
n ，反転Ｂn に出力することになる。例えば、ノードＮ
１にハイレベル“１”データを保持しているとするとロ
ウレベルを保持しているノードＮ２に接続されるビット
線反転Ｂn は、ビット線反転Ｂn に蓄えられた電荷がメ
モリセルＭＣ0nの駆動トランジスタＱ6 を通して接地電
位ＧＮＤに流れ込むので、ビット線反転Ｂn の電位は電
源電位Ｖccから最終的には接地電位ＧＮＤ程度まで低下
する。
【００１５】一方、非選択のメモリセルＭＣ0nのハイレ
ベル“１”データを保持しているノードＮ１の電位は、
ワード線Ｗ0 が活性化になる前はビット線Ｂn の電位が
電源電位Ｖccの電位であるからワード線Ｗ0 が活性化さ
れても同電位となり、ビット線Ｂn の電位は変化がない
ことになる。
【００１６】しかし、実際には、一本のビット線例えば
Ｂ0 には４ＭビットのスタティックＳＲＡＭクラスで１
０２４個のメモリセルが接続されているために、ワード
線Ｗ0 がメモリセルＭＣ00のゲート電極に接続され、メ
モリセルＭＣ00のデータ蓄積ノードＮ１およびＮ２をド
レイン電極とする伝達トランジスタＱ3 ，Ｑ4 のソース
電極を形成するＮ+ 拡散層（Ｎ型拡散層）が１０２４個
分コンタクトホールを介してビット線Ｂ0 および反転Ｂ
0 にそれぞれ接続されていることになる。
【００１７】したがって、ロウレベルデータが蓄積され
たノードＮ１またはＮ２に接続される伝達トランジスタ
Ｑ3 またはＱ4 のサブスレッショルドホールドリーク、
およびソース電極を形成するＮ型拡散層のジャンクショ
ンリークにより、ビット線負荷回路６０1 がＯＦＦした
ビット線Ｂ0 または反転Ｂn では、メモリセルＭＣ00の
負荷トランジスタＭ5 およびＭ6 から供給される電流よ
りも前述のリーク電流の方が大きいと、ビット線に蓄積
された電荷は減少することになる。
【００１８】つまり、選択されたワード線Ｗ0 に接続さ
れる非選択のメモリセルＭＣ01〜ＭＣ0nでは、ハイレベ
ルデータが保持されたノードＮ１またはＮ２に接続され
るビット線の電位は、時間とともに低下することにな
る。例えば、書き込み期間が１ミリ秒のように長くなっ
た場合、前述したようにワード線Ｗ0 の活性化期間も約
１ミリ秒になるので、ビット線Ｂn または反転Ｂn のハ
イレベル電位は低下し、駆動トランジスタＱ5 ，Ｑ6 の
閾値電圧よりもビット線の電位が下がった場合にはその
メモリセルに保持されていたデータが破壊される。
【００１９】次にビット線電位補償回路６１1 を一例と
してその動作について説明する。この回路は二つのＰチ
ャネルＭＯＳトランジスタＱ03およびＱ04からなり、そ
れぞれのゲート電極は互に他方のトランジスタのドレイ
ン電極に接続され、ＰチャネルＭＯＳトランジスタＱ03
のドレイン電極はビット線Ｂ0 に、ＰチャネルＭＯＳト
ランジスタＱ04のドレイン電極はビット線反転Ｂ0 にそ
れぞれ接続されている。
【００２０】つまり、メモリセルＭＣ00のロウレベルデ
ータを保持したノードＮ２が接続されたビット線反転Ｂ
0 の電位がＶcc電位から低下し、ＰチャネルＭＯＳトラ
ンジスタＱ03がＯＮすると、ハイレベルのデータがノー
ドＮ１から出力されるビット線Ｂ0 には、さらに電源電
位Ｖccから電荷が供給されので、ビット線Ｂ0 のリーク
によるレベル低下は防止される。
【００２１】また、ハイレベルが出力されるビット線Ｂ
0 は、ロウレベルが出力されるビット線反転Ｂ0 よりも
先にビット線の電位が低下することはないので、ビット
線Ｂ0 にドレイン電極が接続されたＰチャネルＭＯＳト
ランジスタＱ04はＯＮしない。
【００２２】次に、このビット線電位補償回路６１1 の
ＰチャネルＭＯＳトランジスタＱn3およびＱ04の素子配
置構造を平面図で示した図８を参照すると、ビット線電
位補償回路６１1 はＰ型拡散層１８および１９、多結晶
シリコン２０および２１、アルミニウム配線２２〜２
６、コンタクトホール２７〜３４を有し、アルミ配線２
３および２５はビット線Ｂ0 であり、アルミ配線２２お
よび２６はビット線反転Ｂ0 である。また、アルミ配線
２４が電源配線Ｖccである。この電源配線Ｖccのアルミ
配線２４がコンタクトホール３２でＰ型拡散層１９に接
続されてソース電極を構成し、ビット線Ｂ0 アルミ配線
２５がコンタクトホール３３でＰ型拡散層１９に接続さ
れてドレイン電極を構成し、他方のビット線反転Ｂ0 の
アルミ配線２６はコンタクトホール３４で多結晶シリコ
ン２１に接続され、この多結晶シリコン２１がゲート電
極を構成することにより、ビット線電位補償用のＰチャ
ネルＭＯＳトランジスタＱ03を構成している。
【００２３】同様に、電源配線Ｖccのアルミ配線２４が
コンタクトホール２９でＰ型拡散層１８に接続されてソ
ース電極を構成し、またビット線反転Ｂ0 のアルミ配線
２２がコンタクトホール２８でＰ型拡散層１８に接続さ
れてドレイン電極を構成し、一方のビット線Ｂ0 のアル
ミ配線２３がコンタクトホール２７で接続された多結晶
シリコン２０がゲート電極を構成することにより、ビッ
ト線電位補償用のＰチャネルＭＯＳトランジスタＱ04が
構成されている。ここで、斜線部分がビット線電位補償
用のＰチャルＭＯＳトランジスタＱ03およびＱ04のチャ
ネル領域をそれぞれ示している。
【００２４】このビット線電位補償用のＰチャネルＭＯ
ＳトランジスタＱ03およびＱ04は、ビット線対には全て
必要であり、そのために、平行するメモリセルのビット
線Ｂ0 および反転Ｂ0 の配置幅とほぼ同じ幅に納まるよ
うにレイアウトしなくては構成上難しく、かつ、ビット
線と平行方向に伸ばした長方形にレイアウトされてい
る。
【００２５】また、近年の半導体スタティックＲＡＭ
は、微細化によりメモリセルアレイが配置された端部で
は、パターンの疎密により半導体製造工程でのフォトレ
ジストの露光が光の干渉を受けるので、レイアウト内部
と端部とでは出来上り寸法に違いがでる。そのため、全
てのビット線対毎に、ビット線負荷回路が接続される側
のメモリセルアレイの最外周部に一列に疑似メモリセル
を配置し、正規メモリセルのパターン寸法が等しくなる
ようにしている。
【００２６】また、１Ｍビットクラスの半導体スタティ
ックＲＡＭでは、メモリセルの負荷素子として高抵抗の
ポリシリコンを使用していたが、４Ｍビットクラス以上
ではデータ保持特性を損なうことなく消費電流を削減す
るために、負荷素子として能動素子であるポリシリコン
の薄膜トランジスタを使用している。
【００２７】次に、上述した薄膜トランジスタが負荷素
子に用いられたメモリセルの一例としてＭＣ00の素子配
置構造を平面図で示した図９を参照すると、Ｎチャネル
ＭＯＳトランジスタＱ5 およびＱ6 のソース電極および
ドレイン電極領域を形成するＮ型拡散層３７および３
８、メモリセルＭＣ00の伝達トランジスタＱ3 およびＱ
4 のゲート電極を形成するとともにワード線を形成する
第１層多結晶シリコン３９、薄膜トランジスタＭ5 およ
びＭ6 のゲート電極を形成する第２層多結晶シリコン４
０および４１、薄膜トランジスタＭ5 ，Ｍ6 のソース電
極、チャネルおよびドレイン電極領域を形成する第３層
多結晶シリコン４２および４３、ビット線Ｂ0 および反
転Ｂ0 のアルミニウム配線４４および４５、駆動トラン
ジスタＱ5およびＱ6 のゲート電極を形成する第１層多
結晶シリコン４６および４７、Ｎ型拡散層３７および３
８と第１層多結晶シリコン４６および４７とを接続する
コンタクトホール４８、４９および５０、薄膜トランジ
スタＭ5 およびＭ6 のドレイン電極を形成する第３層多
結晶シリコン４２および４３と薄膜トランジスタＭ5お
よびＭ6 のゲート電極を形成する第２層多結晶シリコン
４０および４１と下層の第１層多結晶シリコン４６およ
び４７とＮ型拡散層３７および３８とを接続するコンタ
クトホール５１および５２、ビット線のアルミニウム配
線とＮ型拡散層３７を接続するコンタクトホール５３お
よび５４である。
【００２８】
【発明が解決しようとする課題】近年、メモリ容量の大
規模化に伴ない半導体チップの面積がより大きくなり、
一枚のシリコンウェハーに露光できるチップの数が減少
している。このために、一枚のシリコンウェハーから得
ることのできる良品数も当然減少してきている。
【００２９】前述したビット線の電位補償用トランジス
タは、ビット線の漏れ電流が数ｐＡ程度であり、多くて
も数ｎＡ程度である。これに対して、漏れ電流の約１０
０倍である１００ｎＡ程度の電流供給量が有れば十分で
ある。また、近年、冗長回路技術により、不良ビット線
は冗長ビット線に置換する方法が使われているが、不良
ビット線が接地電位ＧＮＤに短絡したために不良となっ
てしまった場合に、電位補償用トランジスタを通して電
流が流れてしまうことになるので、ビット線電位補償用
トランジスタの電流供給量は必要以上に大きく設計する
必要はないことになる。
【００３０】しかしながら、従来のビット線電位補償用
トランジスタは、バルクトランジスタを用いているの
で、チャネル長１μｍ，チャネル幅１μｍで酸化膜厚１
５ｎｍ程度のＰ型バルクトランジスタで約１００μＡ
（Ｖｇｓ＝Ｖｄｓ＝５Ｖ）流れてしまう。この電流を１
００ｎＡ程度に減らすためには、チャネル長を１００μ
ｍにしなければならなくなる。
【００３１】しかし、図９に示すように、ビット線の電
位補償用トランジスタはメモリセルのビット線対Ｂおよ
び反転Ｂの間隔（ビット線幅を含む）と同じ長さの素子
配置幅で実現しなければならず、チャネルの長さ方向は
ビット線と平行方向に伸びることになる。
【００３２】そのため、補償用の電流供給能力を減少さ
せるためには、単純にビット線と平行方向にチャネルの
長を１０００μｍ伸ばさなくてならなくなり、その分、
半導体チップの面積は増大してしまうことになる。
【００３３】本発明の目的は、上述した問題点に鑑みな
されたものであり、薄膜トランジスタを負荷素子とする
メモリセルを有するスタティックＲＡＭのビット線電位
補償回路を、メモリセルと同様な素子配置構造を用いて
構成することにより、素子配置効率を改善した半導体記
憶装置を提供することにある。
【００３４】
【課題を解決するための手段】本発明の半導体記憶装置
の特徴は、電源電位および接地電位間に直列接続で挿入
された第１の薄膜トランジスタタおよび第１の駆動用ト
ランジスタと、電源電位および接地電位間に直列接続で
挿入された第２の薄膜トランジスタタおよび第２の駆動
用トランジスタとを有し、前記第１の駆動用トランジス
タおよび前記第１の薄膜トランジスタと前記第２の駆動
用トランジスタおよび前記第２の薄膜トランジスタとの
各ゲート電極は互に他方の直列接続点に共通接続され、
一方の前記共通接続点は第１の伝達トランジスタを介し
て第１のビット線に、他方の前記共通接続点は第２の伝
達トランジスタを介して第２のビット線に接続されたメ
モリセルが所定の数だけ配線されたメモリセルアレイ
と、前記第１および前記第２のビット線に電源電位を供
給する負荷回路と、この負荷回路および前記メモリセル
アレイとの間に配置され前記供給された電源電位を保持
するビット線電位補償回路とをそれぞれ複数組有する半
導体記憶装置において；前記ビット線電位補償回路は、
前記メモリセルの素子配置形状と同等の面積を維持する
ように前記第１および前記第２のビット線と前記ビット
線負荷回路との間に配線された疑似メモリセルからなる
ことを特徴とする。
【００３５】また、前記ビット線電位補償回路としての
前記疑似メモリセルは、各々のソース電極が電源電位に
共通接続され各々のドレイン電極が互に他方のゲート電
極に接続された１対の薄膜トランジスタを有し、一方の
ドレイン電極は第３の伝達トランジスタを介して前記第
１のビット線に、他方のドレイン電極は第４の伝達トラ
ンジスタを介して前記第２のビット線にそれぞれ接続さ
れ、かつ前記第３の伝達トランジスタおよび前記第４の
伝達トランジスタのゲート電極はそれぞれ電源電位に接
続することができる。
【００３６】さらに、前記ビット線電位補償回路として
の前記疑似メモリセルは、各々のソース電極が電源電位
に共通接続され各々のドレイン電極が互に他方のゲート
電極に接続された１対の薄膜トランジスタを有し、一方
のドレイン電極は前記第１のビット線に、他方のドレイ
ン電極は前記第２のビット線にそれぞれ接続されてもよ
い。
【００３７】さらにまた、前記メモリセルの素子を、前
記第１の伝達トランジスタと前記第１および前記第２の
駆動トランジスタとのソース電極およびドレイン電極領
域をそれぞれ形成する第１のＮ型拡散層と、前記第２の
伝達トランジスタのソース電極およびドレイン電極領域
を形成する第２のＮ型拡散層と、前記第１および前記第
２の伝達トランジスタの各々のゲート電極とワード線を
形成する第１の第１層多結晶シリコン層と、前記第１の
駆動トランジスタのソース電極およびドレイン電極を形
成する第２の第１多結晶シリコン層と、前記第２の駆動
トランジスタのソース電極およびドレイン電極を形成す
る第３の第１多結晶シリコン層と、前記第１の薄膜トラ
ンジスタのゲート電極を形成する第１の第２層多結晶シ
リコン層と、前記第２の薄膜トランジスタのゲート電極
を形成する第２の第２層多結晶シリコン層と、前記第１
の薄膜トランジスタのソース電極、チャネルおよびドレ
イン電極領域を形成する第１の第３層多結晶シリコン層
と、前記第２の薄膜トランジスタのソース電極、チャネ
ルおよびドレイン電極領域を形成する第２の第３層多結
晶シリコン層と、前記第１のビット線を形成する第１の
アルミニウム配線と、前記第２のビット線を形成する第
２のアルミニウム配線とを含む配置としたとき；前記疑
似メモリセルは、前記第１のＮ型拡散層のうち前記第１
および前記第２の駆動トランジスタのソース電極および
ドレイン電極領域形成用のＮ型拡散層を形成せずに、か
つ素子分離シリコン酸化膜上のゲート電極となる前記第
１および前記第２の第１層多結晶シリコン層を所定の配
線領域として用いることにより前記メモリセルと同面積
の素子配置とすることができる。
【００３８】また、前記疑似メモリセルの素子は、前記
第１および前記第２の伝達トランジスタを形成するゲー
ト電極領域の前記第１の第１層多結晶シリコン層の形成
をマスクすることによって前記第１および前記第２の伝
達トランジスタを形成せずに、かつこのトランジスタの
ソース電極およびドレイン電極となる前記第１および前
記第２のＮ型拡散層領域を所定の配線領域として用いる
ことにより前記メモリセルと同面積の素子配置とするこ
ともできる。
【００３９】
【実施例】本発明について図面を参照しながら説明す
る。
【００４０】図１は本発明の第１の実施例のビット線電
位補償回路の等価回路図であり、図２はその素子配置の
構造を示す平面図である。図１を参照すると、この電位
補償回路は、各々のソース電極が電源電位に共通接続さ
れ各々のドレイン電極が互に他方のゲート電極に接続さ
れた１対の薄膜トランジスタＭ1 およびＭ2 を有し、一
方のドレイン電極は伝達トランジスタＱ1 を介して第１
のビット線Ｂに、他方のドレイン電極は伝達トランジス
タＱ2 を介して第２のビット線反転Ｂにそれぞれ接続さ
れ、かつ伝達トランジスタＱ1 およびＱ2 のゲート電極
は電源電位Ｖccに接続されるように構成されている。
【００４１】すなわち、従来の電位補償回路との相違点
は、伝達トランジスタＱ1 およびＱ2 が追加されたこと
である。このトランジスタのゲート電極は常時電源電位
Ｖccに接続されているので導通状態にあり、全体の動作
は従来と同様である。
【００４２】なお、この回路の特徴はメモリセルの回路
を利用することにあり、以下に述べる素子配置の構造を
メモリセルの素子配置構造に合わせることが可能となる
ことにある。
【００４３】図２を参照すると、従来例で説明した図６
における薄膜トランジスタを用いたメモリセルと同様に
薄膜トランジスタをビット線電位補償回路に用いてお
り、この回路の素子配置は、ＮチャネルＭＯＳトランジ
スタであり伝達トランジスタＭ5 のソース電極およびド
レイン電極を形成するＮ型拡散層１および伝達トランジ
スタＭ6 のソース電極およびドレイン電極を形成するＮ
型拡散層２、ワード線Ｗ0 〜Ｗn と伝達トランジスタＱ
１およびＱ２のゲート電極とを形成する第１層多結晶シ
リコン３、図６における駆動トランジスタＱ5 のゲート
電極用に形成する第１層多結晶シリコン４および駆動ト
ランジスタＱ6 のゲート電極用に形成する第１層多結晶
シリコン５、ビット線の電位補償用薄膜トランジスタＭ
1 のゲート電極を形成する第２層多結晶シリコン７およ
びビット線の電位補償用薄膜トランジスタＭ2 のゲート
電極を形成する第２層多結晶シリコン６、ビット線の電
位補償用薄膜トランジスタＭ1 のソース電極、ドレイン
電極およびチャネル領域を形成する第３層多結晶シリコ
ン９およびビット線の電位補償用薄膜トランジスタＭ2
のソース電極、ドレイン電極およびチャネル領域を形成
する第３層多結晶シリコン８、ビット線Ｂを形成するア
ルミニウム配線１０およびビット線反転Ｂを形成するア
ルミニウム配線１１、第１層多結晶シリコン４とＮ型拡
散層１とを接続するコンタクトホール１２および第１層
多結晶シリコン２とＮ型拡散層５とを接続するコンタク
トホール１３、第３層多結晶シリコン９と第２層多結晶
シリコン６とを第１層多結晶シリコン４およびＮ型拡散
層１に接続するコンタクトホール１４および第３層多結
晶シリコン７と第２層多結晶シリコン８とを第１層多結
晶シリコン５に接続するコンタクトホール１５、ビット
線Ｂとしてのアルミニウム配線１０とＮ型拡散層１とを
接続するコンタクトホール１６およびビット線反転Ｂと
してのアルミニウム配線１１とＮ型拡散層２とを接続す
るコンタクトホール１７からなる。
【００４４】すなわち、正規のメモリセルにおいて伝達
トランジスタＱ１およびＱ２のソース電極・ドレイン電
極と駆動トランジスタＱ5 およびＱ6 のソース電極・ド
レイン電極とを形成するＮ型拡散層１のうち、駆動トラ
ンジスタＱ5 およびＱ6 のソース電極・ドレイン電極を
形成するＮ型拡散層１が形成されず、したがってＮ型拡
散層１と第１層多結晶シリコン４７とを接続していたコ
ンタクトホール５０が形成されていないところが相違す
る。
【００４５】前述したように、ゲート電極３は電源電位
Ｖccに接続されており、ＮチャネルＭＯＳトランジスタ
Ｑ1 ，Ｑ2 は常にＯＮ状態になる。このトランジスタＱ
1 およびＱ2 はＮチャネルＭＯＳであり、ビット線のハ
イレベル電位はトランジスタＱ1 およびＱ2 の閾値電圧
と基板バイアス効果分だけ電源電位Ｖccより低くなる。
【００４６】例えば、Ｖcc＝５Ｖ、閾値電圧＝０．７
Ｖ、基板バイアス効果０．３Ｖとすると、ビット線のハ
イレベル電位は４Ｖとなるが、メモリセルのデータを破
壊するまでに至らない。
【００４７】ここで、図６及び図９に示した正規のメモ
リセルが、Ｐチャネル薄膜トランジスタＭ5 およびＭ6
とＮチャネルＭＯＳトランジスタＱ5 およびＱ6 との組
合せからなるフリップフロップで構成されていたのに対
し、本実施例では駆動トランジスタであるＮチャネルＭ
ＯＳトランジスタＱ5 およびＱ6 をトランジスタとして
動作させないようにすることで、ビット線の電位を補償
するＰチャネル薄膜トランジスタ対だけで構成してい
る。
【００４８】この駆動トランジスタＱ5 およびＱ6 の機
能を削除するために、駆動トランジスタＱ5 およびＱ6
のソース電極およびドレイン電極領域のＮ型拡散層３７
および３８を形成せず、駆動トランジスタＱ5 およびＱ
6 のゲート電極を形成する第１層多結晶シリコン４およ
び５のゲート電極を素子分離シリコン酸化膜上に形成し
ているので、この第１層多結晶シリコン４および５は配
線として機能する。この構成により正規のメモリセルと
同面積の素子配置をもつビット線電位補償回路にするこ
とができる。
【００４９】この薄膜トランジスタＭ1 およびＭ2 は、
ビット線対の各一端の、正規メモリセルの隣に配置する
ことにより疑似メモリセルとして機能すると共に、ビッ
ト線電位補償回路として機能する。
【００５０】薄膜トランジスタＭ1 およびＭ2 は、４Ｍ
ビットクラスの場合、約５０ｎＡ（電源電位Ｖcc＝５
Ｖ）のＯＮ電流が流れるので、ビット線対の各一端に各
々配置することにより、１００ｎＡのビット線電位補償
電流を得ることができる。またこの場合、従来の面積の
約１／２にすることができる。
【００５１】次に本発明の第２の実施例の電位補償回路
の等価回路図を示した図３、およびその素子配置の構造
を平面図で示した図４を参照すると、第１の実施例の等
価回路との相違点は伝達トランジスタＱ1 およびＱ2 を
削除したことである。また従来の回路とは薄膜トランジ
スタＭ1 およびＭ2 を用いた点が相違する。
【００５２】図４を参照すると、第１の実施例に示した
素子配置の構造例において、伝達トランジスタＱ１およ
びＱ２のゲート電極とワード線Ｗを形成していた第１層
多結晶シリコン３が形成されていない。したがって、図
２においてトランジスタＱ1およびＱ2 のＮ型拡散層１
および２で形成されゲート電極のチャネル領域となって
いた部分がＮ型拡散層配線となっている。
【００５３】これにより、この薄膜トランジスタＭ1 お
よびＭ2 も、ビット線対の各一端の、正規のメモリセル
の隣に配置することにより疑似メモリセルとして機能す
ると共に、ビット線電位補償回路として機能する。第１
の実施例が正規のメモリセルと同様にＮチャネルＭＯＳ
トランジスタからなる伝達トランジスタＱ1 およびＱ2
をそのまま用いているために、ビット線対へ補償できる
電位が、電源電位Ｖcc−伝達トランジスタの閾値電圧Ｖ
ＴＮ−基板バイアス効果αで決まる電位にしかならない
のに対して、本実施例では伝達トランジスタＱ1 および
Ｑ2 が無いので、ビット線対の各一端に各々配置するこ
とにより電源電位Ｖccまで補償できるという利点があ
る。またこの場合も従来の素子配置面積の約１／２以下
にすることができる。
【００５４】
【発明の効果】以上説明したように本発明の半導体記憶
装置は、ビット線電位補償回路をＰチャネル薄膜トラン
ジスタ対だけで構成するために、一対のＰチャネル薄膜
トランジスタからなる負荷トランジスタおよび一対のＮ
チャネルＭＯＳトランジスタからなる駆動トランジスタ
との組合せからなるフリップフロップで構成された正規
のメモリセルの素子配置構造を用い、かつ駆動トランジ
スタの機能を削除するために、駆動トランジスタのソー
ス電極およびドレイン電極領域のＮ型拡散層を形成せ
ず、駆動トランジスタのゲート電極を形成する第１層多
結晶シリコンのゲート電極を素子分離シリコン酸化膜上
に形成しているので、この第１層多結晶シリコンは配線
として使用する。この素子配置構成によりこの薄膜トラ
ンジスタは、ビット線対の各一端の、正規メモリセルの
隣に配置することができ疑似メモリセルとして機能する
と共に、正規のメモリセルと同面積の素子配置をもつビ
ット線電位補償回路として機能する。このため、従来の
バルクトランジスタを使用した構造に比べ、２分の１程
度の面積にすることができ、素子配置効率を改善した半
導体記憶装置を提供できる効果を有する。
【図面の簡単な説明】
【図１】本発明の第１の実施例のビット線電位補償回路
の回路図である。
【図２】本発明の第１の実施例の素子配置の構造を示す
平面図である。
【図３】本発明の第２の実施例のビット線電位補償回路
の回路図である。
【図４】本発明の第２の実施例の素子配置の構造を示す
平面図である。
【図５】従来例の半導体記憶装置の要部のブロック図で
ある。
【図６】図５におけるメモリセルの回路図である。
【図７】（ａ）図５および図６における読み出し動作説
明用のタイミングチャートである。（ｂ）図５および図
６における書き込み動作説明用のタイミングチャートで
ある。
【図８】従来のビット線の電位補償回路の素子配置の構
造を示す平面図である。
【図９】図５におけるメモリセルの素子配置の構造を示
す平面図である。
【符号の説明】
Ｍ1 ，Ｍ2 ，Ｍ3 ，Ｍ4 ，Ｍ5 ，Ｍ6 Ｐチャネル薄
膜トランジスタ Ｑ1 ，Ｑ2 ，Ｑ3 ，Ｑ4 ，Ｑ5 ，Ｑ6 ，Ｑ05，Ｑn5，Ｑ
06，Ｑn6 ＮチャネルＭＯＳトランジスタ Ｑ01〜Ｑn1，Ｑ02〜Ｑn2，Ｑ03〜Ｑn3，Ｑ04〜Ｑn4，Ｑ
07〜Ｑn7，Ｑ08〜Ｑn8ＰチャネルＭＯＳトランジスタ ＭＣ00〜ＭＣnn メモリセル Ｗ0 〜Ｗn ，Ｗ ワード線 Ｂ0 〜Ｂn ，反転Ｂ0 〜反転Ｂn ，Ｂ，反転Ｂ ビッ
ト線 ３〜５，２０，２１，３９，４６，４７ 第１層多結
晶シリコン ６，７，４０，４１ 第２層多結晶シリコン ８，９，４２，４３ 第３層多結晶シリコン １０，１１，２２〜２６，４４，４５ アルミニウム
配線 １２〜１７，２７〜３４，４８〜５４ コンタクトホ
ール ３５，３６ ＭＯＳトランジスタチャネル領域 １，２，３７，３８ Ｎ型拡散層

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 電源電位および接地電位間に直列接続で
    挿入された第１の薄膜トランジスタタおよび第１の駆動
    用トランジスタと、電源電位および接地電位間に直列接
    続で挿入された第２の薄膜トランジスタタおよび第２の
    駆動用トランジスタとを有し、前記第１の駆動用トラン
    ジスタおよび前記第１の薄膜トランジスタと前記第２の
    駆動用トランジスタおよび前記第２の薄膜トランジスタ
    との各ゲート電極は互に他方の直列接続点に共通接続さ
    れ、一方の前記共通接続点は第１の伝達トランジスタを
    介して第１のビット線に、他方の前記共通接続点は第２
    の伝達トランジスタを介して第２のビット線に接続され
    たメモリセルが所定の数だけ配線されたメモリセルアレ
    イと、前記第１および前記第２のビット線に電源電位を
    供給する負荷回路と、この負荷回路および前記メモリセ
    ルアレイとの間に配置され前記供給された電源電位を保
    持するビット線電位補償回路とをそれぞれ複数組有する
    半導体記憶装置において；前記ビット線電位補償回路
    は、前記メモリセルの素子配置形状と同等の面積を維持
    するように前記第１および前記第２のビット線と前記ビ
    ット線負荷回路との間に配線された疑似メモリセルから
    なることを特徴とする半導体記憶装置。
  2. 【請求項２】 前記ビット線電位補償回路としての前記
    疑似メモリセルは、各々のソース電極が電源電位に共通
    接続され各々のドレイン電極が互に他方のゲート電極に
    接続された１対の薄膜トランジスタを有し、一方のドレ
    イン電極は第３の伝達トランジスタを介して前記第１の
    ビット線に、他方のドレイン電極は第４の伝達トランジ
    スタを介して前記第２のビット線にそれぞれ接続され、
    かつ前記第３の伝達トランジスタおよび前記第４の伝達
    トランジスタのゲート電極はそれぞれ電源電位に接続さ
    れる請求項１記載の半導体記憶装置。
  3. 【請求項３】 前記ビット線電位補償回路としての前記
    疑似メモリセルは、各々のソース電極が電源電位に共通
    接続され各々のドレイン電極が互に他方のゲート電極に
    接続された１対の薄膜トランジスタを有し、一方のドレ
    イン電極は前記第１のビット線に、他方のドレイン電極
    は前記第２のビット線にそれぞれ接続される請求項１記
    載の半導体記憶装置。
  4. 【請求項４】 前記メモリセルの素子を、前記第１の伝
    達トランジスタと前記第１および前記第２の駆動トラン
    ジスタとのソース電極およびドレイン電極領域をそれぞ
    れ形成する第１のＮ型拡散層と、前記第２の伝達トラン
    ジスタのソース電極およびドレイン電極領域を形成する
    第２のＮ型拡散層と、前記第１および前記第２の伝達ト
    ランジスタの各々のゲート電極とワード線を形成する第
    １の第１層多結晶シリコン層と、前記第１の駆動トラン
    ジスタのソース電極およびドレイン電極を形成する第２
    の第１多結晶シリコン層と、前記第２の駆動トランジス
    タのソース電極およびドレイン電極を形成する第３の第
    １多結晶シリコン層と、前記第１の薄膜トランジスタの
    ゲート電極を形成する第１の第２層多結晶シリコン層
    と、前記第２の薄膜トランジスタのゲート電極を形成す
    る第２の第２層多結晶シリコン層と、前記第１の薄膜ト
    ランジスタのソース電極、チャネルおよびドレイン電極
    領域を形成する第１の第３層多結晶シリコン層と、前記
    第２の薄膜トランジスタのソース電極、チャネルおよび
    ドレイン電極領域を形成する第２の第３層多結晶シリコ
    ン層と、前記第１のビット線を形成する第１のアルミニ
    ウム配線と、前記第２のビット線を形成する第２のアル
    ミニウム配線とを含む配置としたとき；前記疑似メモリ
    セルは、前記第１のＮ型拡散層のうち前記第１および前
    記第２の駆動トランジスタのソース電極およびドレイン
    電極領域形成用のＮ型拡散層を形成せずに、かつ素子分
    離シリコン酸化膜上のゲート電極となる前記第１および
    前記第２の第１層多結晶シリコン層を所定の配線領域と
    して用いることにより前記メモリセルと同面積の素子配
    置とした請求項１記載の半導体記憶装置。
  5. 【請求項５】 前記疑似メモリセルの素子は、前記第１
    および前記第２の伝達トランジスタを形成するゲート電
    極領域の前記第１の第１層多結晶シリコン層の形成をマ
    スクすることによって前記第１および前記第２の伝達ト
    ランジスタを形成せずに、かつこのトランジスタのソー
    ス電極およびドレイン電極となる前記第１および前記第
    ２のＮ型拡散層領域を所定の配線領域として用いること
    により前記メモリセルと同面積の素子配置とした請求項
    ４記載の半導体記憶装置。
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