JP2019154069A - 半導体装置 - Google Patents

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Takanori Matsuzaki
隆徳 松嵜
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Abstract

【課題】電源の瞬間的な低下又は停止に対してデータを保持し続けることができる半導体装置を提供する。【解決手段】第１−第６のトランジスタを有し、第１及び第４のトランジスタはｐチャネル型トランジスタであり、第２及び第５のトランジスタはｎチャネル型トランジスタであり、第３及び第６のトランジスタのチャネルが形成される領域は酸化物半導体層を有する。第１及び第４のトランジスタのソース及びドレインの一方にはハイ電圧が印加され、第２及び第５のトランジスタのソース及びドレインの一方にはロー電圧が印加される。【選択図】図１

Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン
、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に
、本発明は、例えば、半導体装置、表示装置、発光装置、蓄電装置、それらの駆動方法、
または、それらの製造方法に関する。特に、本発明は、例えば、酸化物半導体を有する半
導体装置、表示装置、または、発光装置に関する。
特許文献１には電源の瞬間的な低下又は停止に対してデータを保持し続ける論理回路が記
載されている。
特開２００６−５０２０８号公報
本発明の一態様は、特許文献１とは異なる回路を有する半導体装置を提供することを課題
とする。または、本発明の一態様は、品質の良い半導体装置などを提供することを課題と
する。
本発明の一態様は、オフ電流の低い半導体装置などを提供することを課題とする。または
、本発明の一態様は、消費電力の低い半導体装置などを提供することを課題とする。また
は、本発明の一態様は、目に優しい表示装置などを提供することを課題とする。または、
本発明の一態様は、透明な半導体層を用いた半導体装置などを提供することを課題とする
。または、本発明の一態様は、信頼性の高い半導体層を用いた半導体装置などを提供する
ことを課題とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第
４のトランジスタ、第５のトランジスタ及び第６のトランジスタを有し、第１のトランジ
スタ及び第４のトランジスタはｐチャネル型トランジスタであり、第２のトランジスタ及
び第５のトランジスタはｎチャネル型トランジスタであり、第３のトランジスタのチャネ
ルが形成される領域は酸化物半導体層を有し、第６のトランジスタのチャネルが形成され
る領域は酸化物半導体層を有し、第１のトランジスタのゲートは第３のトランジスタのソ
ース及びドレインの一方に電気的に接続され、第１のトランジスタのソース及びドレイン
の一方にはハイ電圧が印加され、第２のトランジスタのソース及びドレインの一方にはロ
ー電圧が印加され、第１のトランジスタのソース及びドレインの他方は、第２のトランジ
スタのソース及びドレインの他方、第４のトランジスタのゲート、第６のトランジスタの
ソース及びドレインの一方、に電気的に接続され、第２のトランジスタのゲートは第３の
トランジスタのソース及びドレインの他方に電気的に接続され、第４のトランジスタのソ
ース及びドレインの一方にはハイ電圧が印加され、第５のトランジスタのソース及びドレ
インの一方にはロー電圧が印加され、第４のトランジスタのソース及びドレインの他方は
、第５のトランジスタのソース及びドレインの他方、第１のトランジスタのゲート、及び
第３のトランジスタのソース及びドレインの一方に電気的に接続され、第５のトランジス
タのゲートは第６のトランジスタのソース及びドレインの他方に電気的に接続される半導
体装置である。
本発明の一態様である半導体装置は、第３のトランジスタ及び第６のトランジスタのチャ
ネルが形成される領域は酸化物半導体層を有するから、ハイ電圧及びロー電圧が一時消失
しても、ハイ電圧及びロー電圧が回復すれば、第１のトランジスタのソース及びドレイン
の他方及び第２のトランジスタのソース及びドレインの他方が電気的に接続するノードの
電圧を回復することができる。また第４のトランジスタのソース及びドレインの他方及び
第５のトランジスタのソース及びドレインの他方が電気的に接続するノードの電圧を回復
することができる。
本発明の一態様は、第１の抵抗素子、第２の抵抗素子、第１のトランジスタ、第２のトラ
ンジスタ、第３のトランジスタ及び第４のトランジスタを有し、第１のトランジスタ及び
第３のトランジスタはｎチャネル型トランジスタであり、第２のトランジスタのチャネル
が形成される領域は酸化物半導体層を有し、第４のトランジスタのチャネルが形成される
領域は酸化物半導体層を有し、第１の抵抗素子の一方の端子にはハイ電圧が印加され、第
１のトランジスタのソース及びドレインの一方にはロー電圧が印加され、第１の抵抗素子
の他方の端子は、第１のトランジスタのソース及びドレインの他方、及び第４のトランジ
スタのソース及びドレインの一方に電気的に接続され、第２の抵抗素子の一方の端子には
ハイ電圧が印加され、第３のトランジスタのソース及びドレインの一方にはロー電圧が印
加され、第２の抵抗素子の他方の端子は、第３のトランジスタのソース及びドレインの他
方、及び第２のトランジスタのソース及びドレインの一方に電気的に接続され、第１のト
ランジスタのゲートは第２のトランジスタのソース及びドレインの他方に電気的に接続さ
れ、第３のトランジスタのゲートは第４のトランジスタのソース及びドレインの他方に電
気的に接続される半導体装置である。
本発明の一態様である半導体装置は、第２のトランジスタ及び第４のトランジスタのチャ
ネルが形成される領域は酸化物半導体層を有するから、ハイ電圧及びロー電圧が一時消失
しても、ハイ電圧及びロー電圧が回復すれば、第１の抵抗素子の他方の端子及び第１のト
ランジスタのソース及びドレインの他方が電気的に接続するノードの電圧を回復すること
ができる。また第２の抵抗素子の他方の端子及び第３のトランジスタのソース及びドレイ
ンの他方が電気的に接続するノードの電圧を回復することができる。
本発明の一態様は、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第
４のトランジスタ、第５のトランジスタ及び第６のトランジスタを有し、第１のトランジ
スタ及び第４のトランジスタはｐチャネル型トランジスタであり、第２のトランジスタ及
び第５のトランジスタはｎチャネル型トランジスタであり、第３のトランジスタのチャネ
ルが形成される領域は酸化物半導体層を有し、第６のトランジスタのチャネルが形成され
る領域は酸化物半導体層を有し、第１のトランジスタのソース及びドレインの一方にはハ
イ電圧が印加され、第２のトランジスタのソース及びドレインの一方にはロー電圧が印加
され、第１のトランジスタのソース及びドレインの他方は、第２のトランジスタのソース
及びドレインの他方、第６のトランジスタのソース及びドレインの一方、第５のトランジ
スタのゲート、に電気的に接続され、第４のトランジスタのソース及びドレインの一方に
はハイ電圧が印加され、第５のトランジスタのソース及びドレインの一方にはロー電圧が
印加され、第４のトランジスタのソース及びドレインの他方は、第５のトランジスタのソ
ース及びドレインの他方、第２のトランジスタのゲート、及び第３のトランジスタのソー
ス及びドレインの一方に電気的に接続され、第１のトランジスタのゲートは第３のトラン
ジスタのソース及びドレインの他方に電気的に接続され、第４のトランジスタのゲートは
第６のトランジスタのソース及びドレインの他方に電気的に接続される半導体装置である
。
本発明の一態様である半導体装置は、第３のトランジスタ及び第６のトランジスタのチャ
ネルが形成される領域は酸化物半導体層を有するから、ハイ電圧及びロー電圧が一時消失
しても、ハイ電圧及びロー電圧が回復すれば、第１のトランジスタのソース及びドレイン
の他方及び第２のトランジスタのソース及びドレインの他方が電気的に接続するノードの
電圧を回復することができる。また第４のトランジスタのソース及びドレインの他方及び
第５のトランジスタのソース及びドレインの他方が電気的に接続するノードの電圧を回復
することができる。
本発明の一態様は、第１の抵抗素子、第２の抵抗素子、第１のトランジスタ、第２のトラ
ンジスタ、第３のトランジスタ及び第４のトランジスタを有し、第１のトランジスタ及び
第３のトランジスタはｐチャネル型トランジスタであり、第２のトランジスタのチャネル
が形成される領域は酸化物半導体層を有し、第４のトランジスタのチャネルが形成される
領域は酸化物半導体層を有し、第１のトランジスタのソース及びドレインの一方にはハイ
電圧が印加され、第１の抵抗素子の一方の端子にはロー電圧が印加され、第１のトランジ
スタのソース及びドレインの他方は、第１の抵抗素子の他方の端子、及び第４のトランジ
スタのソース及びドレインの一方、に電気的に接続され、第３のトランジスタのソース及
びドレインの一方にはハイ電圧が印加され、第２の抵抗素子の一方の端子にはロー電圧が
印加され、第３のトランジスタのソース及びドレインの他方は、第２の抵抗素子の他方の
端子、及び第２のトランジスタのソース及びドレインの一方に電気的に接続され、第１の
トランジスタのゲートは第２のトランジスタのソース及びドレインの他方に電気的に接続
され、第３のトランジスタのゲートは、第４のトランジスタのソース及びドレインの他方
に電気的に接続される半導体装置である。
本発明の一態様である半導体装置は、第２のトランジスタ及び第４のトランジスタのチャ
ネルが形成される領域は酸化物半導体層を有するから、ハイ電圧及びロー電圧が一時消失
しても、ハイ電圧及びロー電圧が回復すれば、第１の抵抗素子の他方の端子及び第１のト
ランジスタのソース及びドレインの他方が電気的に接続するノードの電圧を回復すること
ができる。また第２の抵抗素子の他方の端子及び第３のトランジスタのソース及びドレイ
ンの他方が電気的に接続するノードの電圧を回復することができる。
本発明の一態様は、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第
４のトランジスタ、第５のトランジスタ、第６のトランジスタ、第７のトランジスタ、第
８のトランジスタを有し、第１のトランジスタ及び第５のトランジスタはｐチャネル型ト
ランジスタであり、第２のトランジスタ及び第６のトランジスタはｎチャネル型トランジ
スタであり、第３のトランジスタのチャネルが形成される領域は酸化物半導体層を有し、
第４のトランジスタのチャネルが形成される領域は酸化物半導体層を有し、第７のトラン
ジスタのチャネルが形成される領域は酸化物半導体層を有し、第８のトランジスタのチャ
ネルが形成される領域は酸化物半導体層を有し、第１のトランジスタのソース及びドレイ
ンの一方にはハイ電圧が印加され、第２のトランジスタのソース及びドレインの一方には
ロー電圧が印加され、第１のトランジスタのソース及びドレインの他方は、第２のトラン
ジスタのソース及びドレインの他方、第７のトランジスタのソース及びドレインの一方、
及び第８のトランジスタのソース及びドレインの一方、に電気的に接続され、第５のトラ
ンジスタのソース及びドレインの一方にはハイ電圧が印加され、第６のトランジスタのソ
ース及びドレインの一方にはロー電圧が印加され、第５のトランジスタのソース及びドレ
インの他方は、第６のトランジスタのソース及びドレインの他方、第３のトランジスタの
ソース及びドレインの一方、及び第４のトランジスタのソース及びドレインの一方に電気
的に接続され、第１のトランジスタのゲートは第４のトランジスタのソース及びドレイン
の他方に電気的に接続され、第２のトランジスタのゲートは第３のトランジスタのソース
及びドレインの他方に電気的に接続され、第５のトランジスタのゲートは第８のトランジ
スタのソース及びドレインの他方に電気的に接続され、第６のトランジスタのゲートは、
第７のトランジスタのソース及びドレインの他方に電気的に接続される半導体装置である
。
本発明の一態様である半導体装置は、第３のトランジスタ、第４のトランジスタ、第７の
トランジスタ、第８のトランジスタのチャネルが形成される領域は酸化物半導体層を有す
るから、ハイ電圧及びロー電圧が一時消失しても、ハイ電圧及びロー電圧が回復すれば、
第１のトランジスタのソース及びドレインの他方及び第２のトランジスタのソース及びド
レインの他方が電気的に接続するノードの電圧を回復することができる。また第５のトラ
ンジスタのソース及びドレインの他方及び第６のトランジスタのソース及びドレインの他
方が電気的に接続するノードの電圧を回復することができる。
本発明の一態様である半導体装置は、トランジスタのチャネルが形成される領域は酸化物
半導体層を有するから、ハイ電圧及びロー電圧が一時消失しても、ハイ電圧及びロー電圧
が回復すれば、元の状態を回復することができる。すなわち電源の瞬間的な低下又は停止
に対してデータを保持し続けることができる。
半導体装置の回路図。 タイミングチャート。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の回路図。 タイミングチャート。 半導体装置の回路図。 タイミングチャート。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の回路図。 タイミングチャート。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置のブロック図。 半導体装置の回路図。 半導体装置の回路図。 タイミングチャート。 半導体装置の断面図。 トランジスタの断面図。 ＣＰＵの構成図。 電子機器。
本発明の実施の形態について、図面を参照して以下に説明する。ただし、本発明は以下の
説明に限定されるものではない。本発明の趣旨およびその範囲から逸脱することなくその
形態および詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである
。したがって、本発明は以下に示す実施の形態の記載内容のみに限定して解釈されるもの
ではない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号は
異なる図面間でも共通して用いる。
本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が、供給
可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続して
いる状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送
可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介して電気
的に接続している状態も、その範疇に含む。
本明細書に添付した図面では、構成要素を機能ごとに分類し、互いに独立したブロックと
してブロック図を示しているが、実際の構成要素は機能ごとに完全に切り分けることが難
しく、一つの構成要素が複数の機能に係わることもあり得る。
なお、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領
域、或いは上記半導体膜に電気的に接続されたソース電極を意味する。同様に、トランジ
スタのドレインとは、活性層として機能する半導体膜の一部であるドレイン領域、或いは
上記半導体膜に電気的に接続されたドレイン電極を意味する。また、ゲートはゲート電極
を意味する。
トランジスタが有するソースとドレインは、トランジスタのチャネル型及び各端子に与え
られる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジ
スタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がド
レインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子が
ドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜
上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説
明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ
替わる。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置さ
れている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」と
は、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、
８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。
（実施の形態１）
図１に半導体装置１００を示す。半導体装置１００は、トランジスタ１０１、トランジス
タ１０２、トランジスタ１０３、トランジスタ１０４、容量素子１０５、トランジスタ１
０６、トランジスタ１０７、トランジスタ１０８、トランジスタ１０９、容量素子１１０
を有する。トランジスタ１０４及びトランジスタ１０９のチャネルが形成される領域は酸
化物半導体層を有している。これにより半導体装置１００は、電源電圧が消失しても、デ
ータを回復することができる。なおトランジスタ１０１及びトランジスタ１０６は信号の
入力又は出力を制御するスイッチであるから、必要に応じて設ければよい。また容量素子
１０５及び容量素子１１０は必要に応じて設ければよい。
トランジスタ１０１のゲートには配線１１１より信号Ｓｉｇ１が入力される。
トランジスタ１０１のソース及びドレインの一方には配線１１３より信号Ｓｉｇ３が入力
される。
トランジスタ１０１のソース及びドレインの他方はトランジスタ１０２のドレインに電気
的に接続される。トランジスタ１０１のソース及びドレインの他方はトランジスタ１０３
のドレインに電気的に接続される。トランジスタ１０１のソース及びドレインの他方はト
ランジスタ１０７のゲートに電気的に接続される。トランジスタ１０１のソース及びドレ
インの他方はトランジスタ１０９のソース及びドレインの一方に電気的に接続される。
トランジスタ１０２はｐチャネル型である。
トランジスタ１０２のゲートはトランジスタ１０４のソース及びドレインの一方に電気的
に接続される。トランジスタ１０２のゲートはトランジスタ１０６のソース及びドレイン
の一方に電気的に接続される。トランジスタ１０２のゲートはトランジスタ１０７のドレ
インに電気的に接続される。トランジスタ１０２のゲートはトランジスタ１０８のドレイ
ンに電気的に接続される。
トランジスタ１０２のソースには電圧ＶＤＤが印加される。なお電圧ＶＤＤはハイ電圧で
あり、電圧ＶＳＳ１及び電圧ＶＳＳ２より高い。電圧ＶＤＤは高電位側の電源電圧であっ
てもよい。
トランジスタ１０２のドレインはトランジスタ１０１のソース及びドレインの他方に電気
的に接続される。トランジスタ１０２のドレインはトランジスタ１０３のドレインに電気
的に接続される。トランジスタ１０２のドレインはトランジスタ１０７のゲートに電気的
に接続される。トランジスタ１０２のドレインはトランジスタ１０９のソース及びドレイ
ンの一方に電気的に接続される。
トランジスタ１０３はｎチャネル型である。
トランジスタ１０３のゲートはトランジスタ１０４のソース及びドレインの他方に電気的
に接続される。トランジスタ１０３のゲートは容量素子１０５の一方の電極に電気的に接
続される。
トランジスタ１０３のソースには電圧ＶＳＳ１が印加される。電圧ＶＳＳ１はロー電圧で
あり、電圧ＶＤＤよりも低い。電圧ＶＳＳ１は基準電位であってもよい。
トランジスタ１０３のドレインはトランジスタ１０１のソース及びドレインの他方に電気
的に接続される。トランジスタ１０３のドレインはトランジスタ１０２のドレインに電気
的に接続される。トランジスタ１０３のドレインはトランジスタ１０７のゲートに電気的
に接続される。トランジスタ１０３のドレインはトランジスタ１０９のソース及びドレイ
ンの一方に電気的に接続される。
トランジスタ１０４のチャネルが形成される領域は酸化物半導体層を有している。このた
めトランジスタ１０４はオフ電流、すなわちトランジスタ１０４がオフ状態のときのリー
ク電流、が極めて低いという特性を有する。
トランジスタ１０４のゲートには配線１１２より信号Ｓｉｇ２が入力される。
トランジスタ１０４のソース及びドレインの一方はトランジスタ１０２のゲートに電気的
に接続される。トランジスタ１０４のソース及びドレインの一方はトランジスタ１０７の
ドレインに電気的に接続される。トランジスタ１０４のソース及びドレインの一方はトラ
ンジスタ１０８のドレインに電気的に接続される。トランジスタ１０４のソース及びドレ
インの一方はトランジスタ１０６のソース及びドレインの一方に電気的に接続される。
トランジスタ１０４のソース及びドレインの他方はトランジスタ１０３のゲートに電気的
に接続される。トランジスタ１０４のソース及びドレインの他方は容量素子１０５の一方
の電極に電気的に接続される。
容量素子１０５の一方の電極はトランジスタ１０３のゲートに電気的に接続される。容量
素子１０５の一方の電極はトランジスタ１０４のソース及びドレインの他方に電気的に接
続される。
容量素子１０５の他方の電極には電圧ＶＳＳ２が印加される。電圧ＶＳＳ２はロー電圧で
あり、電圧ＶＤＤよりも低い。電圧ＶＳＳ２は基準電位であってもよい。ここで、各配線
や各端子の電圧は相対的なものであり、ある基準よりも高い電圧か低い電圧かが重要とな
る。よって、ＧＮＤと記載されていても、０Ｖであるとは限定されない。これは、図面に
おいても同様であり、ＧＮＤを示す部分があっても、０Ｖであるとは限定されない。なお
、図面において、容量素子の一方の電極が接地されている場合があるが、電圧を保持でき
ればよいので、ＶＳＳやＶＤＤなどの電源線に電気的に接続されていてもよい。
なお、容量素子１０５の他方の電極は、ＶＳＳ２とは別の配線、例えば、電圧ＶＤＤや、
電圧ＶＳＳ１や、電圧ＧＮＤが供給されることができる機能を有する配線と、電気的に接
続されていてもよい。容量素子１１０の他方の電極も、同様である。容量素子１０５の他
方の電極と、容量素子１１０の他方の電極とは、同一の配線に電気的に接続された方が、
配線の数を低減できるため、望ましい。ただし、これに限定されず、別の配線に電気的に
接続されることも可能である。例えば、容量素子１０５の他方の電極は、ＶＳＳ２が供給
される配線と電気的に接続され、容量素子１１０の他方の電極は、ＶＤＤが供給される配
線と電気的に接続されることも可能である。
トランジスタ１０６のゲートには配線１１１より信号Ｓｉｇ１が入力される。なお、トラ
ンジスタ１０１のゲートも、配線１１１に電気的に接続されている。このように同一の配
線と電気的に接続させることにより、配線数を減らすことが出来る。ただし、本発明の一
態様はこれに限定されず、配線１１１を２本の別の配線に分けて、トランジスタ１０１の
ゲートと、トランジスタ１０６のゲートとに、それぞれ電気的に接続させることも可能で
ある。別の配線に電気的に接続させることにより、異なる信号を供給することが可能とな
り、タイミングの制御の自由度が増える。
トランジスタ１０６のソース及びドレインの他方には配線１１４より信号Ｓｉｇ４が入力
される。信号Ｓｉｇ３がハイ電圧の信号の場合、信号Ｓｉｇ４はロー電圧の信号となる。
信号Ｓｉｇ３がロー電圧の信号の場合、信号Ｓｉｇ４はハイ電圧の信号となる。
半導体装置１００をメモリセルとして使用する場合には、配線１１３がビット線、配線１
１４が反転ビット線となる。そうすると図１に示すノード１３０とノード１３１の状態を
ビット線、反転ビット線に出力することができる。
トランジスタ１０６のソース及びドレインの一方はトランジスタ１０２のゲートに電気的
に接続される。トランジスタ１０６のソース及びドレインの一方はトランジスタ１０４の
ソース及びドレインの一方に電気的に接続される。トランジスタ１０６のソース及びドレ
インの一方はトランジスタ１０７のドレインに電気的に接続される。トランジスタ１０６
のソース及びドレインの一方はトランジスタ１０８のドレインに電気的に接続される。
トランジスタ１０７はｐチャネル型である。
トランジスタ１０７のゲートはトランジスタ１０１のソース及びドレインの他方に電気的
に接続される。トランジスタ１０７のゲートはトランジスタ１０２のドレインに電気的に
接続される。トランジスタ１０７のゲートはトランジスタ１０３のドレインに電気的に接
続される。トランジスタ１０７のゲートはトランジスタ１０９のソース及びドレインの一
方に電気的に接続される。
トランジスタ１０７のソースには電圧ＶＤＤが印加される。
トランジスタ１０７のドレインはトランジスタ１０２のゲートに電気的に接続される。ト
ランジスタ１０７のドレインはトランジスタ１０４のソース及びドレインの一方に電気的
に接続される。トランジスタ１０７のドレインはトランジスタ１０６のソース及びドレイ
ンの一方に電気的に接続される。トランジスタ１０７のドレインはトランジスタ１０８の
ドレインに電気的に接続される。
トランジスタ１０８はｎチャネル型である。なおトランジスタ１０２、トランジスタ１０
３、トランジスタ１０７及びトランジスタ１０８以外のトランジスタはｎチャネル型でも
ｐチャネル型でもよいが、以下ではｎチャネル型として説明する。
トランジスタ１０８のゲートはトランジスタ１０９のソース及びドレインの他方に電気的
に接続される。トランジスタ１０８のゲートは容量素子１１０の一方の電極に電気的に接
続される。
トランジスタ１０８のソースには電圧ＶＳＳ１が印加される。
トランジスタ１０８のドレインはトランジスタ１０２のゲートに電気的に接続される。ト
ランジスタ１０８のドレインはトランジスタ１０４のソース及びドレインの一方に電気的
に接続される。トランジスタ１０８のドレインはトランジスタ１０６のソース及びドレイ
ンの一方に電気的に接続される。トランジスタ１０８のドレインはトランジスタ１０７の
ドレインに電気的に接続される。
トランジスタ１０９のチャネルは、トランジスタ１０４と同様に酸化物半導体層を有して
いる。このためトランジスタ１０９はオフ電流、すなわちトランジスタ１０９がオフ状態
のときのリーク電流、が極めて低いという特性を有する。
トランジスタ１０９のゲートには配線１１２より信号Ｓｉｇ２が入力される。なお、トラ
ンジスタ１０４のゲートも、配線１１２に電気的に接続されている。このように同一の配
線と電気的に接続させることにより、配線数を減らすことが出来る。ただし、本発明の一
態様はこれに限定されず、配線１１２を２本の別の配線に分けて、トランジスタ１０４の
ゲートと、トランジスタ１０９のゲートとに、それぞれ電気的に接続させることも可能で
ある。別の配線に電気的に接続させることにより、異なる信号を供給することが可能とな
り、タイミングの制御の自由度が増える。
トランジスタ１０９のソース及びドレインの一方はトランジスタ１０１のソース及びドレ
インの他方に電気的に接続される。トランジスタ１０９のソース及びドレインの一方はト
ランジスタ１０２のドレインに電気的に接続される。トランジスタ１０９のソース及びド
レインの一方はトランジスタ１０３のドレインに電気的に接続される。トランジスタ１０
９のソース及びドレインの一方はトランジスタ１０７のゲートに電気的に接続される。
トランジスタ１０９のソース及びドレインの他方はトランジスタ１０８のゲートに電気的
に接続される。トランジスタ１０９のソース及びドレインの他方は容量素子１１０の一方
の電極に電気的に接続される。
容量素子１１０の他方の電極には電圧ＶＳＳ２が印加される。
半導体装置１００の動作の一例を説明する。図２にタイミングチャートを示す。図２では
電圧ＶＳＳ１と電圧ＶＳＳ２は同じ電圧としているが、これに限定されるものではない。
トランジスタ１０１のゲート及びトランジスタ１０６のゲートに信号Ｓｉｇ１（ハイ信号
）が入力される。トランジスタ１０１及びトランジスタ１０６はオンする。
トランジスタ１０４のゲート及びトランジスタ１０９のゲートに信号Ｓｉｇ２（ハイ信号
）が入力される。トランジスタ１０４及びトランジスタ１０９はオンする。
トランジスタ１０１のソース及びドレインの一方に信号Ｓｉｇ３（ハイ信号）が入力され
る。ノード１３０はハイ状態となる。トランジスタ１０７のゲートにハイ信号が入力され
るが、トランジスタ１０７はｐチャネル型であるからトランジスタ１０７はオフする。ま
たトランジスタ１０９のソース及びドレインの一方にはハイ信号が入力される。トランジ
スタ１０９はオンしているから、トランジスタ１０８のゲート及び容量素子１１０の一方
の電極にハイ信号が入力される。トランジスタ１０８はオンする。ノード１３３はハイ状
態となる。
トランジスタ１０６はオンしており、トランジスタ１０６のソース及びドレインの一方に
信号Ｓｉｇ４（ロー信号）が入力される。ノード１３１はロー状態となる。トランジスタ
１０２のゲートにロー信号が入力され、トランジスタ１０２はオンする。またトランジス
タ１０４のソース及びドレインの一方にはロー信号が入力される。トランジスタ１０４は
オンしているから、トランジスタ１０３のゲート及び容量素子１０５の一方の電極にロー
信号が入力される。トランジスタ１０３はｎチャネル型であるからトランジスタ１０３は
オフする。ノード１３２はロー状態となる。
以上により、ノード１３０はハイ状態になり、ノード１３１はロー状態になり、書き込み
が終了する。
次にトランジスタ１０１及びトランジスタ１０６は信号Ｓｉｇ１によりオフする。このと
きトランジスタ１０２はオンし、トランジスタ１０３はオフしているからノード１３０に
は電圧ＶＤＤが印加され、ハイ状態が保持される。一方、トランジスタ１０８はオンし、
トランジスタ１０７はオフしているからノード１３１には電圧ＶＳＳ１が印加され、ロー
状態が保持される。
次にトランジスタ１０４及びトランジスタ１０９は信号Ｓｉｇ２によりオフする。トラン
ジスタ１０３のゲートには、ノード１３２のロー信号が印加されるから、トランジスタ１
０３はオフのままである。またトランジスタ１０８のゲートには、ノード１３３のハイ信
号が印加されるから、トランジスタ１０８はオンのままである。
時間ｔ１において、電圧ＶＤＤ、電圧ＶＳＳ１、電圧ＶＳＳ２が一時的に低下または停止
したとする。ノード１３０及びノード１３１に保持された状態は消失する。このとき少な
くともトランジスタ１０４及びトランジスタ１０９は信号Ｓｉｇ２によりオフしている。
トランジスタ１０４及びトランジスタ１０９のオフ電流は極めて低いから、ノード１３２
及びノード１３３に保持されている状態は消失しない。したがってトランジスタ１０３は
オフであり、トランジスタ１０８はオンである。
次に時間ｔ２において、電圧ＶＤＤ、電圧ＶＳＳ１、電圧ＶＳＳ２が回復したとする。ト
ランジスタ１０８はオンしているから、ノード１３１には電圧ＶＳＳ１が印加され、ノー
ド１３１はロー状態となる。
トランジスタ１０２のゲートにロー信号が入力され、トランジスタ１０２はオンする。
ノード１３０には電圧ＶＤＤが印加され、ノード１３０はハイ状態となる。
以上により、ノード１３０及びノード１３１の状態が回復する。その後、トランジスタ１
０４及びトランジスタ１０９は信号Ｓｉｇ２によりオンし、ノード１３３はハイ状態が維
持され、ノード１３２はロー状態が維持される。
半導体装置１００は、電圧ＶＤＤ、電圧ＶＳＳ１、電圧ＶＳＳ２が消失しても、その後電
圧ＶＤＤ、電圧ＶＳＳ１、電圧ＶＳＳ２が回復すると、データを回復することができる。
なおトランジスタ１０２及びトランジスタ１０７は抵抗素子であってもよい。図３に示す
半導体装置１００では、トランジスタ１０２の代わりに抵抗素子１２０を設け、トランジ
スタ１０７の代わりに抵抗素子１２１を設けている。
抵抗素子１２０の一方の端子には電圧ＶＤＤが印加され、他方の端子はトランジスタ１０
１のソース及びドレインの他方に電気的に接続される。抵抗素子１２０の他方の端子はト
ランジスタ１０３のドレインに電気的に接続される。抵抗素子１２０の他方の端子はトラ
ンジスタ１０９のソース及びドレインの一方に電気的に接続される。
抵抗素子１２１の一方の端子には電圧ＶＤＤが印加され、他方の端子はトランジスタ１０
６のソース及びドレインの一方に電気的に接続される。抵抗素子１２１の他方の端子はト
ランジスタ１０８のドレインに電気的に接続される。抵抗素子１２１の他方の端子はトラ
ンジスタ１０４のソース及びドレインの一方に電気的に接続される。
図３の半導体装置１００の動作は、図１の半導体装置１００の動作と同様であるから、詳
細は省略する。
本実施の形態は他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態２）
図４に半導体装置２００を示す。半導体装置２００は、トランジスタ１０１、トランジス
タ１０２、トランジスタ１０３、トランジスタ１１５、容量素子１１６、トランジスタ１
０６、トランジスタ１０７、トランジスタ１０８、トランジスタ１１７、容量素子１１８
を有する。トランジスタ１１５及びトランジスタ１１７のチャネルが形成される領域は酸
化物半導体層を有している。これにより半導体装置２００は、電源電圧が消失しても、デ
ータを回復することができる。なおトランジスタ１０１及びトランジスタ１０６は信号の
入力又は出力を制御するスイッチであるから、必要に応じて設ければよい。また容量素子
１１６及び容量素子１１８は必要に応じて設ければよい。
半導体装置２００は、半導体装置１００（図１）と、トランジスタ１０４、容量素子１０
５、トランジスタ１０９、容量素子１１０が設けられていない点、トランジスタ１１５、
容量素子１１６、トランジスタ１１７、容量素子１１８が設けられている点、で異なる。
トランジスタ１１５のチャネルは酸化物半導体層を有している。このためトランジスタ１
１５はオフ電流、すなわちトランジスタ１１５がオフ状態のときのリーク電流、が極めて
低いという特性を有する。
トランジスタ１１５のゲートには配線１１２より信号Ｓｉｇ２が入力される。
トランジスタ１１５のソース及びドレインの一方はトランジスタ１０３のゲートに電気的
に接続される。トランジスタ１１５のソース及びドレインの一方はトランジスタ１０７の
ドレインに電気的に接続される。トランジスタ１１５のソース及びドレインの一方はトラ
ンジスタ１０８のドレインに電気的に接続される。トランジスタ１１５のソース及びドレ
インの一方はトランジスタ１０６のソース及びドレインの一方に電気的に接続される。
トランジスタ１１５のソース及びドレインの他方はトランジスタ１０２のゲートに電気的
に接続される。トランジスタ１１５のソース及びドレインの他方は容量素子１１６の一方
の電極に電気的に接続される。
容量素子１１６の一方の電極はトランジスタ１０２のゲートに電気的に接続される。容量
素子１１６の一方の電極はトランジスタ１１５のソース及びドレインの他方に電気的に接
続される。
容量素子１１６の他方の電極には電圧ＶＳＳ２が印加される。電圧ＶＳＳ２はロー電圧で
あり、電圧ＶＤＤよりも低い。電圧ＶＳＳ２は基準電位であってもよい。なお、容量素子
１１６の他方の電極は、ＶＳＳ２が供給されることができる機能を有する配線とは別の配
線、例えば、電圧ＶＤＤや、電圧ＶＳＳ１や、電圧ＧＮＤが供給されることができる機能
を有する配線と、電気的に接続されていてもよい。
トランジスタ１１７のチャネルは、トランジスタ１１５と同様に酸化物半導体層を有して
いる。このためトランジスタ１１７はオフ電流、すなわちトランジスタ１１７がオフ状態
のときのリーク電流、が極めて低いという特性を有する。
トランジスタ１１７のゲートには配線１１２より信号Ｓｉｇ２が入力される。なお、トラ
ンジスタ１１５のゲートも、配線１１２に電気的に接続されている。このように同一の配
線と電気的に接続させることにより、配線数を減らすことが出来る。ただし、本発明の一
態様はこれに限定されず、配線１１２を２本の別の配線に分けて、トランジスタ１１５の
ゲートと、トランジスタ１１７のゲートとに、それぞれ電気的に接続させることも可能で
ある。別の配線に電気的に接続させることにより、異なる信号を供給することが可能とな
り、タイミングの制御の自由度が増える。
トランジスタ１１７のソース及びドレインの一方はトランジスタ１０１のソース及びドレ
インの他方に電気的に接続される。トランジスタ１１７のソース及びドレインの一方はト
ランジスタ１０２のドレインに電気的に接続される。トランジスタ１１７のソース及びド
レインの一方はトランジスタ１０３のドレインに電気的に接続される。トランジスタ１１
７のソース及びドレインの一方はトランジスタ１０８のゲートに電気的に接続される。
トランジスタ１１７のソース及びドレインの他方はトランジスタ１０７のゲートに電気的
に接続される。トランジスタ１１７のソース及びドレインの他方は容量素子１１８の一方
の電極に電気的に接続される。なおトランジスタ１１５及びトランジスタ１１７はｎチャ
ネル型でもｐチャネル型でもよいが、以下ではｎチャネル型として説明する。
容量素子１１８の他方の電極には電圧ＶＳＳ２が印加される。なお、容量素子１１８の他
方の電極は、ＶＳＳ２が供給されることができる機能を有する配線とは別の配線、例えば
、電圧ＶＤＤや、電圧ＶＳＳ１や、電圧ＧＮＤが供給されることができる機能を有する配
線と、電気的に接続されていてもよい。容量素子１１６の他方の電極と、容量素子１１８
の他方の電極とは、同一の配線に電気的に接続された方が、配線の数を低減できるため、
望ましい。ただし、これに限定されず、別の配線に電気的に接続されることも可能である
。例えば、容量素子１１６の他方の電極は、ＶＳＳ２が供給される配線と電気的に接続さ
れ、容量素子１１８の他方の電極は、ＶＤＤが供給される配線と電気的に接続されること
も可能である。
半導体装置２００の動作の一例を説明する。図２にタイミングチャートを示す。図２では
電圧ＶＳＳ１と電圧ＶＳＳ２は同じ電圧としているが、これに限定されるものではない。
トランジスタ１０１のゲート及びトランジスタ１０６のゲートに信号Ｓｉｇ１（ハイ信号
）が入力される。トランジスタ１０１及びトランジスタ１０６はオンする。
トランジスタ１１５のゲート及びトランジスタ１１７のゲートに信号Ｓｉｇ２（ハイ信号
）が入力される。トランジスタ１１５及びトランジスタ１１７はオンする。
トランジスタ１０１のソース及びドレインの一方に信号Ｓｉｇ３（ハイ信号）が入力され
る。ノード１３０はハイ状態となる。トランジスタ１０８のゲートにハイ信号が入力され
、トランジスタ１０８はオンする。またトランジスタ１１７のソース及びドレインの一方
にはハイ信号が入力される。トランジスタ１１７はオンしているから、トランジスタ１０
７のゲート及び容量素子１１８の一方の電極にハイ信号が入力される。トランジスタ１０
８はｐチャネル型トランジスタであるから、トランジスタ１０８はオフする。ノード１３
６はハイ状態となる。
トランジスタ１０６はオンしており、トランジスタ１０６のソース及びドレインの一方に
信号Ｓｉｇ４（ロー信号）が入力される。ノード１３１はロー状態となる。トランジスタ
１０３のゲートにロー信号が入力され、トランジスタ１０３はオフする。またトランジス
タ１１５のソース及びドレインの一方にはロー信号が入力される。トランジスタ１１５は
オンしているから、トランジスタ１０２のゲート及び容量素子１１６の一方の電極にロー
信号が入力される。トランジスタ１０２はｐチャネル型であるからトランジスタ１０２は
オンする。ノード１３５はロー状態となる。
以上により、ノード１３０はハイ状態になり、ノード１３１はロー状態になり、書き込み
が終了する。
次にトランジスタ１０１及びトランジスタ１０６は信号Ｓｉｇ１によりオフする。このと
きトランジスタ１０２はオンし、トランジスタ１０３はオフしているからノード１３０に
は電圧ＶＤＤが印加され、ハイ状態が保持される。一方、トランジスタ１０８はオンし、
トランジスタ１０７はオフしているからノード１３１には電圧ＶＳＳ１が印加され、ロー
状態が保持される。
次にトランジスタ１１５及びトランジスタ１１７は信号Ｓｉｇ２によりオフする。トラン
ジスタ１０２のゲートには、ノード１３５のロー信号が印加されるから、トランジスタ１
０２はオンのままである。またトランジスタ１０７のゲートには、ノード１３６のハイ信
号が印加されるから、トランジスタ１０７はオフのままである。
時間ｔ１において、電圧ＶＤＤ、電圧ＶＳＳ１、電圧ＶＳＳ２が一時的に低下または停止
したとする。ノード１３０及びノード１３１に保持された状態は消失する。このとき少な
くともトランジスタ１１５及びトランジスタ１１７は信号Ｓｉｇ２によりオフしている。
トランジスタ１１５及びトランジスタ１１７のオフ電流は極めて低いから、ノード１３５
及びノード１３６に保持されている状態は消失しない。したがってトランジスタ１０２は
オンであり、トランジスタ１０７はオフである。
次に時間ｔ２において、電圧ＶＤＤ、電圧ＶＳＳ１、電圧ＶＳＳ２が回復したとする。ト
ランジスタ１０２はオンしているから、ノード１３０には電圧ＶＤＤが印加され、ノード
１３０はハイ状態となる。
トランジスタ１０８のゲートにハイ信号が入力され、トランジスタ１０８はオンする。
ノード１３１には電圧ＶＳＳ１が印加され、ノード１３１はロー状態となる。
以上により、ノード１３０及びノード１３１の状態が回復する。その後、トランジスタ１
１５及びトランジスタ１１７は信号Ｓｉｇ２によりオンし、ノード１３５はロー状態が維
持され、ノード１３６はハイ状態が維持される。
半導体装置２００は、電圧ＶＤＤ、電圧ＶＳＳ１、電圧ＶＳＳ２が消失しても、その後電
圧ＶＤＤ、電圧ＶＳＳ１、電圧ＶＳＳ２が回復すると、データを回復することができる。
なおトランジスタ１０３及びトランジスタ１０８は抵抗素子であってもよい。図５に示す
半導体装置２００では、トランジスタ１０３の代わりに抵抗素子１２２を設け、トランジ
スタ１０８の代わりに抵抗素子１２３を設けている。
抵抗素子１２２の一方の端子はトランジスタ１０１のソース及びドレインの他方に電気的
に接続される。抵抗素子１２２の一方の端子はトランジスタ１０２のドレインに電気的に
接続される。抵抗素子１２２の一方の端子はトランジスタ１１７のソース及びドレインの
一方に電気的に接続される。抵抗素子１２２の他方の端子には電圧ＶＳＳ１が印加される
。
抵抗素子１２３の一方の端子はトランジスタ１０６のソース及びドレインの一方に電気的
に接続される。抵抗素子１２３の一方の端子はトランジスタ１０７のドレインに電気的に
接続される。抵抗素子１２３の一方の端子はトランジスタ１１５のソース及びドレインの
一方に電気的に接続される。抵抗素子１２３の他方の端子には電圧ＶＳＳ１が印加される
。
図５の半導体装置２００の動作は、図４の半導体装置２００の動作と同様であるから、詳
細は省略する。
本実施の形態は他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態３）
図６に半導体装置２５０を示す。半導体装置２５０は、トランジスタ１０１、トランジス
タ１０２、トランジスタ１０３、トランジスタ１０４、容量素子１０５、トランジスタ１
０６、トランジスタ１０７、トランジスタ１０８、トランジスタ１０９、容量素子１１０
、トランジスタ１１５、トランジスタ１１７、容量素子１１６、容量素子１１８を有する
。トランジスタ１０４、トランジスタ１０９、トランジスタ１１５及びトランジスタ１１
７のチャネルが形成される領域は酸化物半導体層を有している。これにより半導体装置２
５０は、電源電圧が消失しても、データを回復することができる。なおトランジスタ１０
１及びトランジスタ１０６は信号の入力又は出力を制御するスイッチであるから、必要に
応じて設ければよい。また容量素子１０５、容量素子１１０、容量素子１１６、容量素子
１１８は必要に応じて設ければよい。
半導体装置２５０は、半導体装置１００（図１）と半導体装置２００（図４）を合わせた
ような構成となっている。
トランジスタ１０４のチャネルは酸化物半導体層を有している。このためトランジスタ１
０４はオフ電流、すなわちトランジスタ１０４がオフ状態のときのリーク電流、が極めて
低いという特性を有する。
トランジスタ１０４のゲートには配線１２５より信号Ｓｉｇ５が入力される。なお、トラ
ンジスタ１０９のゲートも、配線１２５に電気的に接続されている。このように同一の配
線と電気的に接続させることにより、配線数を減らすことが出来る。ただし、本発明の一
態様はこれに限定されず、配線１２５を２本の別の配線に分けて、トランジスタ１０４の
ゲートと、トランジスタ１０９のゲートとに、それぞれ電気的に接続させることも可能で
ある。別の配線に電気的に接続させることにより、異なる信号を供給することが可能とな
り、タイミングの制御の自由度が増える。
トランジスタ１０４のソース及びドレインの一方はトランジスタ１１５のソース及びドレ
インの一方に電気的に接続される。トランジスタ１０４のソース及びドレインの一方はト
ランジスタ１０７のドレインに電気的に接続される。トランジスタ１０４のソース及びド
レインの一方はトランジスタ１０８のドレインに電気的に接続される。トランジスタ１０
４のソース及びドレインの一方はトランジスタ１０６のソース及びドレインの一方に電気
的に接続される。
トランジスタ１０４のソース及びドレインの他方はトランジスタ１０３のゲートに電気的
に接続される。トランジスタ１０４のソース及びドレインの他方は容量素子１０５の一方
の電極に電気的に接続される。
容量素子１０５の一方の電極はトランジスタ１０３のゲートに電気的に接続される。容量
素子１０５の一方の電極はトランジスタ１０４のソース及びドレインの他方に電気的に接
続される。
容量素子１０５の他方の電極には電圧ＶＳＳ２が印加される。電圧ＶＳＳ２はロー電圧で
あり、電圧ＶＤＤよりも低い。電圧ＶＳＳ２は基準電位であってもよい。なお、容量素子
１０５の他方の電極は、ＶＳＳ２が供給されることができる機能を有する配線とは別の配
線、例えば、電圧ＶＤＤや、電圧ＶＳＳ１や、電圧ＧＮＤが供給されることができる機能
を有する配線と、電気的に接続されていてもよい。容量素子１１０の他方の電極、容量素
子１１６の他方の電極、容量素子１１８の他方の電極も、同様である。容量素子１０５の
他方の電極と、容量素子１１０の他方の電極、容量素子１１６の他方の電極、容量素子１
１８の他方の電極とは、同一の配線に電気的に接続された方が、配線の数を低減できるた
め、望ましい。ただし、これに限定されず、別の配線に電気的に接続されることも可能で
ある。例えば、容量素子１０５の他方の電極は、ＶＳＳ２が供給される配線と電気的に接
続され、容量素子１１０の他方の電極、容量素子１１６の他方の電極、容量素子１１８の
他方の電極は、ＶＤＤが供給される配線と電気的に接続されることも可能である。
トランジスタ１１５のチャネルは酸化物半導体層を有している。このためトランジスタ１
１５はオフ電流、すなわちトランジスタ１１５がオフ状態のときのリーク電流、が極めて
低いという特性を有する。
トランジスタ１１５のゲートには配線１１２より信号Ｓｉｇ２が入力される。なお、トラ
ンジスタ１１７のゲートも、配線１１２に電気的に接続されている。このように同一の配
線と電気的に接続させることにより、配線数を減らすことが出来る。ただし、本発明の一
態様はこれに限定されず、配線１１２を２本の別の配線に分けて、トランジスタ１１５の
ゲートと、トランジスタ１１７のゲートとに、それぞれ電気的に接続させることも可能で
ある。別の配線に電気的に接続させることにより、異なる信号を供給することが可能とな
り、タイミングの制御の自由度が増える。
トランジスタ１１５のソース及びドレインの一方はトランジスタ１０４のソース及びドレ
インの一方に電気的に接続される。トランジスタ１１５のソース及びドレインの一方はト
ランジスタ１０７のドレインに電気的に接続される。トランジスタ１１５のソース及びド
レインの一方はトランジスタ１０８のドレインに電気的に接続される。トランジスタ１１
５のソース及びドレインの一方はトランジスタ１０６のソース及びドレインの一方に電気
的に接続される。
トランジスタ１１５のソース及びドレインの他方はトランジスタ１０２のゲートに電気的
に接続される。トランジスタ１１５のソース及びドレインの他方は容量素子１１６の一方
の電極に電気的に接続される。
容量素子１１６の一方の電極はトランジスタ１０２のゲートに電気的に接続される。容量
素子１１６の一方の電極はトランジスタ１１５のソース及びドレインの他方に電気的に接
続される。
容量素子１１６の他方の電極には電圧ＶＳＳ２が印加される。電圧ＶＳＳ２はロー電圧で
あり、電圧ＶＤＤよりも低い。電圧ＶＳＳ２は基準電位であってもよい。
トランジスタ１０９のチャネルは、酸化物半導体層を有している。このためトランジスタ
１０９はオフ電流、すなわちトランジスタ１０９がオフ状態のときのリーク電流、が極め
て低いという特性を有する。
トランジスタ１０９のゲートには配線１２５より信号Ｓｉｇ５が入力される。
トランジスタ１０９のソース及びドレインの一方はトランジスタ１０１のソース及びドレ
インの他方に電気的に接続される。トランジスタ１０９のソース及びドレインの一方はト
ランジスタ１０２のドレインに電気的に接続される。トランジスタ１０９のソース及びド
レインの一方はトランジスタ１０３のドレインに電気的に接続される。トランジスタ１０
９のソース及びドレインの一方はトランジスタ１１７のソース及びドレインの一方に電気
的に接続される。
トランジスタ１０９のソース及びドレインの他方はトランジスタ１０８のゲートに電気的
に接続される。トランジスタ１０９のソース及びドレインの他方は容量素子１１０の一方
の電極に電気的に接続される。
容量素子１１０の一方の電極はトランジスタ１０８のゲートに電気的に接続される。容量
素子１１０の一方の電極はトランジスタ１０９のソース及びドレインの他方に電気的に接
続される。
容量素子１１０の他方の電極には電圧ＶＳＳ２が印加される。
トランジスタ１１７のチャネルは酸化物半導体層を有している。このためトランジスタ１
１７はオフ電流、すなわちトランジスタ１１７がオフ状態のときのリーク電流、が極めて
低いという特性を有する。
トランジスタ１１７のゲートには配線１１２より信号Ｓｉｇ２が入力される。
トランジスタ１１７のソース及びドレインの一方はトランジスタ１０９のソース及びドレ
インの一方に電気的に接続される。トランジスタ１１７のソース及びドレインの一方はト
ランジスタ１０２のドレインに電気的に接続される。トランジスタ１１７のソース及びド
レインの一方はトランジスタ１０３のドレインに電気的に接続される。トランジスタ１１
７のソース及びドレインの一方はトランジスタ１０１のソース及びドレインの他方に電気
的に接続される。
トランジスタ１１７のソース及びドレインの他方はトランジスタ１０７のゲートに電気的
に接続される。トランジスタ１１７のソース及びドレインの他方は容量素子１１８の一方
の電極に電気的に接続される。
容量素子１１８の一方の電極はトランジスタ１０７のゲートに電気的に接続される。容量
素子１１８の一方の電極はトランジスタ１１７のソース及びドレインの他方に電気的に接
続される。
容量素子１１８の他方の電極には電圧ＶＳＳ２が印加される。電圧ＶＳＳ２はロー電圧で
あり、電圧ＶＤＤよりも低い。電圧ＶＳＳ２は基準電位であってもよい。
半導体装置２５０の動作の一例を説明する。図７にタイミングチャートを示す。図７では
信号Ｓｉｇ２と信号Ｓｉｇ５は同じ信号にしているが、これに限定されるものではない。
電圧ＶＳＳ１と電圧ＶＳＳ２は同じ電圧としているが、これに限定されるものではない。
トランジスタ１０１のゲート及びトランジスタ１０６のゲートに信号Ｓｉｇ１（ハイ信号
）が入力される。トランジスタ１０１及びトランジスタ１０６はオンする。
トランジスタ１１５のゲート及びトランジスタ１１７のゲートに信号Ｓｉｇ２（ハイ信号
）が入力される。トランジスタ１１５及びトランジスタ１１７はオンする。
トランジスタ１０４のゲート及びトランジスタ１０９のゲートに信号Ｓｉｇ５（ハイ信号
）が入力される。トランジスタ１０４及びトランジスタ１０９はオンする。
トランジスタ１０１のソース及びドレインの一方に信号Ｓｉｇ３（ハイ信号）が入力され
る。ノード１３０はハイ状態となる。トランジスタ１１７はオンしているから、トランジ
スタ１０７のゲート及び容量素子１１８の一方の電極にハイ信号が入力される。しかしト
ランジスタ１０７はｐチャネル型であるからトランジスタ１０７はオフする。ノード１３
６はハイ状態となる。
またトランジスタ１０９はオンしているから、トランジスタ１０８のゲート及び容量素子
１１０の一方の電極にハイ信号が入力される。トランジスタ１０８はオンする。ノード１
３３はハイ状態となる。
トランジスタ１０６はオンしており、トランジスタ１０６のソース及びドレインの一方に
信号Ｓｉｇ４（ロー信号）が入力される。ノード１３１はロー状態となる。トランジスタ
１１５はオンしているから、トランジスタ１０２のゲート及び容量素子１１６の一方の電
極にロー信号が入力される。トランジスタ１０２はｐチャネル型であるからトランジスタ
１０２はオンする。
またトランジスタ１０４はオンしているから、トランジスタ１０３のゲート及び容量素子
１０５の一方の電極にロー信号が入力される。トランジスタ１０３はｎチャネル型である
からトランジスタ１０３はオフする。ノード１３２はロー状態となる。
以上により、ノード１３０はハイ状態になり、ノード１３１はロー状態になり、書き込み
が終了する。
次にトランジスタ１０１及びトランジスタ１０６は信号Ｓｉｇ１によりオフする。このと
きトランジスタ１０２はオンし、トランジスタ１０３はオフしているからノード１３０に
は電圧ＶＤＤが印加され、ハイ状態が保持される。一方、トランジスタ１０８はオンし、
トランジスタ１０７はオフしているからノード１３１には電圧ＶＳＳ１が印加され、ロー
状態が保持される。
次にトランジスタ１０４及びトランジスタ１０９は信号Ｓｉｇ５によりオフする。トラン
ジスタ１０３のゲートには、ノード１３２のロー信号が印加されるから、トランジスタ１
０３はオフのままである。またトランジスタ１０８のゲートには、ノード１３３のハイ信
号が印加されるから、トランジスタ１０８はオンのままである。
またトランジスタ１１５及びトランジスタ１１７は信号Ｓｉｇ２によりオフする。トラン
ジスタ１０２のゲートには、ノード１３５のロー信号が印加されるから、トランジスタ１
０２はオンのままである。またトランジスタ１０７のゲートには、ノード１３６のハイ信
号が印加されるから、トランジスタ１０７はオフのままである。
時間ｔ１において、電圧ＶＤＤ、電圧ＶＳＳ１、電圧ＶＳＳ２が一時的に低下または停止
したとする。ノード１３０及びノード１３１に保持された状態は消失する。このときトラ
ンジスタ１０４及びトランジスタ１０９は信号Ｓｉｇ５によりオフしている。トランジス
タ１０４及びトランジスタ１０９のオフ電流は極めて低いから、ノード１３２及びノード
１３３に保持されている状態は消失しない。したがってトランジスタ１０３はオフであり
、トランジスタ１０８はオンである。
またこのときトランジスタ１１５及びトランジスタ１１７は信号Ｓｉｇ２によりオフして
いる。トランジスタ１１５及びトランジスタ１１７のオフ電流は極めて低いから、ノード
１３５及びノード１３６に保持されている状態は消失しない。したがってトランジスタ１
０２はオンであり、トランジスタ１０７はオフである。
次に時間ｔ２において、電圧ＶＤＤ、電圧ＶＳＳ１、電圧ＶＳＳ２が回復したとする。ト
ランジスタ１０２はオンし、トランジスタ１０３はオフしているから、ノード１３０には
電圧ＶＤＤが印加され、ノード１３０はハイ状態となる。またトランジスタ１０８はオン
し、トランジスタ１０７はオフしているから、ノード１３１には電圧ＶＳＳ１が印加され
、ノード１３１はロー状態となる。
以上により、ノード１３０及びノード１３１の状態が回復する。その後、トランジスタ１
０４及びトランジスタ１０９は信号Ｓｉｇ５によりオンし、ノード１３３はハイ状態が維
持され、ノード１３２はロー状態が維持される。トランジスタ１１５及びトランジスタ１
１７は信号Ｓｉｇ２によりオンし、ノード１３５はロー状態が維持され、ノード１３６は
ハイ状態が維持される。
半導体装置２５０は、電圧ＶＤＤ、電圧ＶＳＳ１、電圧ＶＳＳ２が消失してもデータを回
復することができる。
本実施の形態は他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態４）
図８に半導体装置１５０を示す。半導体装置１５０は、トランジスタ１０１、トランジス
タ１０２、トランジスタ１０３、トランジスタ１０４、容量素子１０５、トランジスタ１
０７、トランジスタ１０８、トランジスタ１０９、容量素子１１０、液晶素子１４０、容
量素子１４１を有する。半導体装置１５０は液晶表示装置である。トランジスタ１０４、
トランジスタ１０９のチャネルが形成される領域は酸化物半導体層を有している。これに
より半導体装置１５０は、電源電圧が消失しても、液晶素子１４０の状態を回復すること
ができる。なお容量素子１０５及び容量素子１１０は必要に応じて設ければよい。
半導体装置１５０は、半導体装置１００（図１）と、トランジスタ１０６が設けられてい
ない点、液晶素子１４０及び容量素子１４１が設けられている点、で異なる。また半導体
装置１５０では、容量素子１０５の他方の電極、容量素子１１０の他方の電極、トランジ
スタ１０３のソース、トランジスタ１０８のソース、に電圧ＶＳＳが印加されている。電
圧ＶＳＳはロー電圧であり、電圧ＶＤＤよりも低い。電圧ＶＳＳは基準電位であってもよ
い。
液晶素子１４０の一方の電極はトランジスタ１０２のゲートに電気的に接続される。液晶
素子１４０の一方の電極はトランジスタ１０４のソース及びドレインの一方に電気的に接
続される。液晶素子１４０の一方の電極はトランジスタ１０７のドレインに電気的に接続
される。液晶素子１４０の一方の電極はトランジスタ１０８のドレインに電気的に接続さ
れる。液晶素子１４０の一方の電極は容量素子１４１の一方の電極に電気的に接続される
。
液晶素子１４０の他方の電極は基準電位（ＧＮＤ）が供給される配線に電気的に接続され
る。このとき、電圧ＶＤＤと電圧ＶＳＳとの中間付近の電圧をＧＮＤとすることにより、
液晶素子１４０に、正の信号と負の信号とを供給することが可能となる。これにより、液
晶素子１４０の反転駆動を行うことが出来る。
容量素子１４１の一方の電極はトランジスタ１０２のゲートに電気的に接続される。容量
素子１４１の一方の電極はトランジスタ１０４のソース及びドレインの一方に電気的に接
続される。容量素子１４１の一方の電極はトランジスタ１０７のドレインに電気的に接続
される。容量素子１４１の一方の電極はトランジスタ１０８のドレインに電気的に接続さ
れる。容量素子１４１の一方の電極は液晶素子１４０の一方の電極に電気的に接続される
。
容量素子１４１の他方の電極は基準電位（ＧＮＤ）が供給される配線に電気的に接続され
る。
半導体装置１５０の動作の一例を説明する。図９にタイミングチャートを示す。
トランジスタ１０１のゲートに信号Ｓｉｇ１（ハイ信号）が入力される。トランジスタ１
０１はオンする。
トランジスタ１０４のゲート及びトランジスタ１０９のゲートに信号Ｓｉｇ２（ハイ信号
）が入力される。トランジスタ１０４及びトランジスタ１０９はオンする。
トランジスタ１０１のソース及びドレインの一方に信号Ｓｉｇ３（ロー信号）が入力され
る。ノード１３０はロー状態となる。トランジスタ１０７のゲートにロー信号が入力され
、トランジスタ１０７はオンする。またトランジスタ１０９はオンしているから、トラン
ジスタ１０８のゲート及び容量素子１１０の一方の電極にロー信号が入力される。トラン
ジスタ１０８はオフする。ノード１３１はハイ状態となる。
液晶素子１４０の一方の電極にはハイ信号が入力され、液晶素子１４０に電圧が印加され
る。また容量素子１４１の一方の電極にもハイ信号が入力され、容量素子１４１には電荷
が蓄積される。
トランジスタ１０２のゲートにはハイ信号が印加され、トランジスタ１０２はオフする。
またトランジスタ１０４はオンしているから、トランジスタ１０３のゲート及び容量素子
１０５の一方の電極にハイ信号が印加され、トランジスタ１０３はオンする。ノード１３
０はロー状態となる。
次にトランジスタ１０１は信号Ｓｉｇ１によりオフする。このときトランジスタ１０２は
オフし、トランジスタ１０３はオンしているからノード１３０には電圧ＶＳＳが印加され
、ロー状態が保持される。一方、トランジスタ１０７はオンし、トランジスタ１０８はオ
フしているからノード１３１には電圧ＶＤＤが印加され、ハイ状態が保持される。
次にトランジスタ１０４及びトランジスタ１０９は信号Ｓｉｇ２によりオフする。トラン
ジスタ１０３のゲートにはハイ信号が印加されるから、トランジスタ１０３はオンのまま
である。またトランジスタ１０８のゲートにはロー信号が印加されるから、トランジスタ
１０８はオフのままである。
時間ｔ１において、電圧ＶＤＤ、電圧ＶＳＳが一時的に低下または停止したとする。ノー
ド１３０及びノード１３１に保持された状態は消失する。このとき少なくともトランジス
タ１０４及びトランジスタ１０９は信号Ｓｉｇ２によりオフしている。トランジスタ１０
４及びトランジスタ１０９のオフ電流は極めて低いから、トランジスタ１０３はオンし続
け、トランジスタ１０８はオフし続ける。
次に時間ｔ２において、電圧ＶＤＤ、電圧ＶＳＳが回復したとする。トランジスタ１０３
はオンしているから、ノード１３０には電圧ＶＳＳが印加され、ノード１３０はロー状態
となる。
トランジスタ１０７のゲートにロー信号が入力され、トランジスタ１０７はオンする。
ノード１３１には電圧ＶＤＤが印加され、ノード１３１はハイ状態となる。液晶素子１４
０の一方の電極にはハイ信号が入力され、液晶素子１４０に電圧が印加される。
以上により、液晶素子１４０の状態が回復する。
半導体装置１５０は、電圧ＶＤＤ、電圧ＶＳＳが消失してもデータを回復することができ
る。
なおトランジスタ１０２及びトランジスタ１０７は抵抗素子であってもよい。図１０に示
す半導体装置１５０では、トランジスタ１０２の代わりに抵抗素子１２０を設け、トラン
ジスタ１０７の代わりに抵抗素子１２１を設けている。
図１１に半導体装置１５５を示す。半導体装置１５５は、トランジスタ１０１、トランジ
スタ１０２、トランジスタ１０３、トランジスタ１０４、容量素子１０５、トランジスタ
１０７、トランジスタ１０８、トランジスタ１０９、容量素子１１０、トランジスタ１４
２、ＥＬ素子１４３、容量素子１４１を有する。半導体装置１５５はＥＬ表示装置である
。ＥＬ素子１４３には配線１４４から電流が供給される。なお、トランジスタ１４２を配
線１４４ではなく、電圧ＶＤＤを供給することができる機能を有する配線と電気的に接続
させてもよい。同様に、ＥＬ素子１４３を電圧ＧＮＤを供給することができる機能を有す
る配線ではなく、電圧ＶＳＳを供給することができる機能を有する配線と電気的に接続さ
せてもよい。
半導体装置１５５の動作は半導体装置１５０の動作と同様である。ノード１３１がハイ状
態になると、トランジスタ１４２のゲート及び容量素子１４１の一方の電極にハイ信号が
入力される。トランジスタ１４２はオンし、ＥＬ素子１４３に配線１４４から電流が供給
され、ＥＬ発光が生じる。
半導体装置１５５は、電圧ＶＤＤ、電圧ＶＳＳが消失し、その後電圧ＶＤＤ及び電圧ＶＳ
Ｓが回復すると、ノード１３１がハイ状態となる。ＥＬ素子１４３の状態は回復する。
なおトランジスタ１０２及びトランジスタ１０７は抵抗素子であってもよい。図１２に示
す半導体装置１５５では、トランジスタ１０２の代わりに抵抗素子１２０を設け、トラン
ジスタ１０７の代わりに抵抗素子１２１を設けている。
本実施の形態は他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態５）
図１３に半導体装置２６０を示す。半導体装置２６０は、トランジスタ１０１、トランジ
スタ１０２、トランジスタ１０３、トランジスタ１１５、容量素子１１６、トランジスタ
１０７、トランジスタ１０８、トランジスタ１１７、容量素子１１８、液晶素子１４０、
容量素子１４１を有する。半導体装置２６０は液晶表示装置である。トランジスタ１１５
、トランジスタ１１７のチャネルが形成される領域は酸化物半導体層を有している。これ
により半導体装置２６０は、電源電圧が消失しても、液晶素子１４０の状態を回復するこ
とができる。なお容量素子１１６及び容量素子１１８は必要に応じて設ければよい。
半導体装置２６０は、半導体装置１５０（図８）と、トランジスタ１０４、容量素子１０
５、トランジスタ１０９、容量素子１１０が設けられていない点、トランジスタ１１５、
容量素子１１６、トランジスタ１１７、容量素子１１８が設けられている点、で異なる。
半導体装置２６０の動作の一例を説明する。図９にタイミングチャートを示す。
トランジスタ１０１のゲートに信号Ｓｉｇ１（ハイ信号）が入力される。トランジスタ１
０１はオンする。
トランジスタ１１５のゲート及びトランジスタ１１７のゲートに信号Ｓｉｇ２（ハイ信号
）が入力される。トランジスタ１１５及びトランジスタ１１７はオンする。
トランジスタ１０１のソース及びドレインの一方に信号Ｓｉｇ３（ロー信号）が入力され
る。ノード１３０はロー状態となる。トランジスタ１１７はオンしているから、トランジ
スタ１０７のゲートにロー信号が入力され、トランジスタ１０７はオンする。またトラン
ジスタ１０８のゲート及び容量素子１１０の一方の電極にロー信号が入力される。トラン
ジスタ１０８はオフする。ノード１３１はハイ状態となる。
液晶素子１４０の一方の電極にはハイ信号が入力され、液晶素子１４０に電圧が印加され
る。また容量素子１４１の一方の電極にもハイ信号が入力され、容量素子１４１には電荷
が蓄積される。
トランジスタ１１５はオンしているから、トランジスタ１０２のゲートにはハイ信号が印
加され、トランジスタ１０２はオフする。またトランジスタ１０３のゲート及び容量素子
１０５の一方の電極にハイ信号が印加され、トランジスタ１０３はオンする。ノード１３
０はロー状態となる。
次にトランジスタ１０１は信号Ｓｉｇ１によりオフする。このときトランジスタ１０２は
オフし、トランジスタ１０３はオンしているからノード１３０には電圧ＶＳＳが印加され
、ロー状態が保持される。一方、トランジスタ１０７はオンし、トランジスタ１０８はオ
フしているからノード１３１には電圧ＶＤＤが印加され、ハイ状態が保持される。
次にトランジスタ１１５及びトランジスタ１１７は信号Ｓｉｇ２によりオフする。トラン
ジスタ１０２のゲートにはハイ信号が印加されるから、トランジスタ１０２はオフのまま
である。またトランジスタ１０７のゲートにはロー信号が印加されるから、トランジスタ
１０７はオンのままである。
時間ｔ１において、電圧ＶＤＤ、電圧ＶＳＳが一時的に低下または停止したとする。ノー
ド１３０及びノード１３１に保持された状態は消失する。このとき少なくともトランジス
タ１１５及びトランジスタ１１７は信号Ｓｉｇ２によりオフしている。トランジスタ１１
５及びトランジスタ１１７のオフ電流は極めて低いから、トランジスタ１０２はオフし続
け、トランジスタ１０７はオンし続ける。
次に時間ｔ２において、電圧ＶＤＤ、電圧ＶＳＳが回復したとする。トランジスタ１０７
はオンしているから、ノード１３１には電圧ＶＤＤが印加され、ノード１３１はハイ状態
となる。液晶素子１４０の一方の電極にはハイ信号が入力され、液晶素子１４０に電圧が
印加される。
以上により、液晶素子１４０の状態が回復する。
なおトランジスタ１０３及びトランジスタ１０８は抵抗素子であってもよい。図１４に示
す半導体装置２６２では、トランジスタ１０３の代わりに抵抗素子１２２を設け、トラン
ジスタ１０８の代わりに抵抗素子１２３を設けている。
図１５に半導体装置２６５を示す。半導体装置２６５は、トランジスタ１０１、トランジ
スタ１０２、トランジスタ１０３、トランジスタ１１５、容量素子１１６、トランジスタ
１０７、トランジスタ１０８、トランジスタ１１７、容量素子１１８、トランジスタ１４
２、ＥＬ素子１４３、容量素子１４１を有する。半導体装置２６５はＥＬ表示装置である
。ＥＬ素子１４３には配線１４４から電流が供給される。なお、トランジスタ１４２を配
線１４４ではなく、電圧ＶＤＤを供給することができる機能を有する配線と電気的に接続
させてもよい。同様に、ＥＬ素子１４３を電圧ＧＮＤを供給することができる機能を有す
る配線ではなく、電圧ＶＳＳを供給することができる機能を有する配線と電気的に接続さ
せてもよい。
半導体装置２６５の動作は半導体装置２６０、半導体装置１５５の動作と同様であり、詳
細は省略する。
本実施の形態は他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態６）
図１６に半導体装置２７０を示す。半導体装置２７０は、トランジスタ１０１、トランジ
スタ１０２、トランジスタ１０３、トランジスタ１０４、容量素子１０５、トランジスタ
１０７、トランジスタ１０８、トランジスタ１０９、容量素子１１０、トランジスタ１１
５、容量素子１１６、トランジスタ１１７、容量素子１１８、液晶素子１４０、容量素子
１４１を有する。半導体装置２７０は液晶表示装置である。トランジスタ１０４、トラン
ジスタ１０９、トランジスタ１１５、トランジスタ１１７のチャネルが形成される領域は
酸化物半導体層を有している。これにより半導体装置２７０は、電源電圧が消失しても、
液晶素子１４０の状態を回復することができる。なお容量素子１０５、容量素子１１０、
容量素子１１６、容量素子１１８は必要に応じて設ければよい。
半導体装置２７０は、半導体装置１５０（図８）と半導体装置２６０（図１３）を合わせ
たような構成となっている。
半導体装置２７０の動作の一例を説明する。図９にタイミングチャートを示す。
トランジスタ１０１のゲートに信号Ｓｉｇ１（ハイ信号）が入力される。トランジスタ１
０１はオンする。
トランジスタ１１５のゲート及びトランジスタ１１７のゲートに信号Ｓｉｇ２（ハイ信号
）が入力される。トランジスタ１１５及びトランジスタ１１７はオンする。
トランジスタ１０４のゲート及びトランジスタ１０９のゲートに信号Ｓｉｇ２（ハイ信号
）が入力される。トランジスタ１０４及びトランジスタ１０９はオンする。
トランジスタ１０１のソース及びドレインの一方に信号Ｓｉｇ３（ロー信号）が入力され
る。ノード１３０はロー状態となる。トランジスタ１１７はオンしているから、トランジ
スタ１０７のゲートにロー信号が入力され、トランジスタ１０７はオンする。またトラン
ジスタ１０９はオンしているから、トランジスタ１０８のゲート及び容量素子１１０の一
方の電極にロー信号が入力される。トランジスタ１０８はオフする。ノード１３１はハイ
状態となる。
液晶素子１４０の一方の電極にはハイ信号が入力され、液晶素子１４０に電圧が印加され
る。また容量素子１４１の一方の電極にもハイ信号が入力され、容量素子１４１には電荷
が蓄積される。
トランジスタ１１５はオンしているから、トランジスタ１０２のゲートにはハイ信号が印
加され、トランジスタ１０２はオフする。またトランジスタ１０４はオンしているから、
トランジスタ１０３のゲート及び容量素子１０５の一方の電極にハイ信号が印加され、ト
ランジスタ１０３はオンする。ノード１３０はロー状態となる。
次にトランジスタ１０１は信号Ｓｉｇ１によりオフする。このときトランジスタ１０２は
オフし、トランジスタ１０３はオンしているからノード１３０には電圧ＶＳＳが印加され
、ロー状態が保持される。一方、トランジスタ１０７はオンし、トランジスタ１０８はオ
フしているからノード１３１には電圧ＶＤＤが印加され、ハイ状態が保持される。
次にトランジスタ１０４、トランジスタ１０９、トランジスタ１１５及びトランジスタ１
１７は信号Ｓｉｇ２によりオフする。トランジスタ１０２のゲートにはロー信号が印加さ
れるから、トランジスタ１０２はオフのままである。トランジスタ１０３のゲートにはハ
イ信号が印加されるから、トランジスタ１０３はオンのままである。またトランジスタ１
０７のゲートにはロー信号が印加されるから、トランジスタ１０７はオンのままである。
トランジスタ１０８のゲートにはロー信号が印加されるから、トランジスタ１０８はオフ
のままである。
時間ｔ１において、電圧ＶＤＤ、電圧ＶＳＳが一時的に低下または停止したとする。ノー
ド１３０及びノード１３１に保持された状態は消失する。このときトランジスタ１０４、
トランジスタ１０９、トランジスタ１１５及びトランジスタ１１７は信号Ｓｉｇ２により
オフしている。トランジスタ１０４、トランジスタ１０９、トランジスタ１１５及びトラ
ンジスタ１１７のオフ電流は極めて低いから、トランジスタ１０２及びトランジスタ１０
８はオフし続け、トランジスタ１０３及びトランジスタ１０７はオンし続ける。
次に時間ｔ２において、電圧ＶＤＤ、電圧ＶＳＳが回復したとする。トランジスタ１０７
はオンしているから、ノード１３１には電圧ＶＤＤが印加され、ノード１３１はハイ状態
となる。液晶素子１４０の一方の電極にはハイ信号が入力され、液晶素子１４０に電圧が
印加される。
以上により、液晶素子１４０の状態が回復する。
図１７に半導体装置２７５を示す。半導体装置２７５は、トランジスタ１０１、トランジ
スタ１０２、トランジスタ１０３、トランジスタ１０４、容量素子１０５、トランジスタ
１１５、容量素子１１６、トランジスタ１０７、トランジスタ１０８、トランジスタ１０
９、容量素子１１０、トランジスタ１１７、容量素子１１８、トランジスタ１４２、ＥＬ
素子１４３、容量素子１４１を有する。半導体装置２７５はＥＬ表示装置である。ＥＬ素
子１４３には配線１４４から電流が供給される。なお、トランジスタ１４２を配線１４４
ではなく、電圧ＶＤＤを供給することができる機能を有する配線と電気的に接続させても
よい。同様に、ＥＬ素子１４３を電圧ＧＮＤを供給することができる機能を有する配線で
はなく、電圧ＶＳＳを供給することができる機能を有する配線と電気的に接続させてもよ
い。
半導体装置２７５の動作は半導体装置２７０、半導体装置１５５の動作と同様であり、詳
細は省略する。
本実施の形態は他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態７）
図１８に半導体装置３７０を示す。半導体装置３７０は、トランジスタ１０１、トランジ
スタ１０２、トランジスタ１０３、トランジスタ１０４、容量素子１０５、トランジスタ
１０７、トランジスタ１０８、トランジスタ１０９、容量素子１１０を有する。半導体装
置３７０はレジスタとして機能することができる。トランジスタ１０４、トランジスタ１
０９のチャネルが形成される領域は酸化物半導体層を有している。これにより半導体装置
３７０は、電源電圧が消失しても、出力（ＯＵＴ）の状態を回復することができる。なお
容量素子１０５及び容量素子１１０は必要に応じて設ければよい。
半導体装置３７０は、半導体装置１００（図１）と、トランジスタ１０６が設けられてい
ない点で異なる。
半導体装置３７０の動作の一例を説明する。図１９にタイミングチャートを示す。
トランジスタ１０１のゲートに信号Ｓｉｇ１（ハイ信号）が入力される。トランジスタ１
０１はオンする。
トランジスタ１０４のゲート及びトランジスタ１０９のゲートに信号Ｓｉｇ２（ハイ信号
）が入力される。トランジスタ１０４及びトランジスタ１０９はオンする。
トランジスタ１０１のソース及びドレインの一方に信号ＩＮ（ハイ信号）が入力される。
ノード１３０はハイ状態となる。トランジスタ１０７のゲートにハイ信号が入力され、ト
ランジスタ１０７はオフする。またトランジスタ１０９はオンしているから、トランジス
タ１０８のゲート及び容量素子１１０の一方の電極にハイ信号が入力される。トランジス
タ１０８はオンする。出力（ＯＵＴ）はロー状態となる。
トランジスタ１０２のゲートにはロー信号が印加され、トランジスタ１０２はオンする。
またトランジスタ１０４はオンしているから、トランジスタ１０３のゲート及び容量素子
１０５の一方の電極にロー信号が印加され、トランジスタ１０３はオフする。ノード１３
０はハイ状態となる。
次にトランジスタ１０１は信号Ｓｉｇ１によりオフする。このときトランジスタ１０２は
オンし、トランジスタ１０３はオフしているからノード１３０には電圧ＶＤＤが印加され
、ハイ状態が保持される。一方、トランジスタ１０７はオフし、トランジスタ１０８はオ
ンしているから出力（ＯＵＴ）には電圧ＶＳＳ１が印加され、ロー状態が保持される。
次にトランジスタ１０４及びトランジスタ１０９は信号Ｓｉｇ２によりオフする。トラン
ジスタ１０３のゲートにはロー信号が印加されるから、トランジスタ１０３はオフのまま
である。またトランジスタ１０８のゲートにはハイ信号が印加されるから、トランジスタ
１０８はオンのままである。
時間ｔ１において、電圧ＶＤＤ、電圧ＶＳＳ１、電圧ＶＳＳ２が一時的に低下または停止
したとする。ノード１３０及び出力（ＯＵＴ）に保持された状態は消失する。このとき少
なくともトランジスタ１０４及びトランジスタ１０９は信号Ｓｉｇ２によりオフしている
。トランジスタ１０４及びトランジスタ１０９のオフ電流は極めて低いから、トランジス
タ１０３はオフし続け、トランジスタ１０８はオンし続ける。
次に時間ｔ２において、電圧ＶＤＤ、電圧ＶＳＳ１、電圧ＶＳＳ２が回復したとする。ト
ランジスタ１０８はオンしているから、出力（ＯＵＴ）には電圧ＶＳＳ１が印加され、出
力（ＯＵＴ）はロー状態となる。
トランジスタ１０２のゲートにロー信号が入力され、トランジスタ１０２はオンする。
ノード１３０には電圧ＶＤＤが印加され、ノード１３０はハイ状態となる。
以上により、半導体装置３７０の状態が回復する。
半導体装置３７０は、電圧ＶＤＤ、電圧ＶＳＳ１、電圧ＶＳＳ２が消失してもデータを回
復することができる。
なおトランジスタ１０２及びトランジスタ１０７は抵抗素子であってもよい。図２０に示
す半導体装置３７０では、トランジスタ１０２の代わりに抵抗素子１２０を設け、トラン
ジスタ１０７の代わりに抵抗素子１２１を設けている。
図２０の半導体装置３７０の動作は、図１８の半導体装置３７０の動作と同様であるから
、詳細は省略する。
本実施の形態は他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態８）
図２１に半導体装置３７４を示す。半導体装置３７４は、トランジスタ１０１、トランジ
スタ１０２、トランジスタ１０３、トランジスタ１１５、容量素子１１６、トランジスタ
１０７、トランジスタ１０８、トランジスタ１１７、容量素子１１８を有する。半導体装
置３７４はレジスタとして機能することができる。トランジスタ１１５、トランジスタ１
１７のチャネルが形成される領域は酸化物半導体層を有している。これにより半導体装置
３７４は、電源電圧が消失しても、出力（ＯＵＴ）の状態を回復することができる。なお
容量素子１１６及び容量素子１１８は必要に応じて設ければよい。
半導体装置３７４は、半導体装置２００（図４）と、トランジスタ１０６が設けられてい
ない点で異なる。
半導体装置３７４の動作の一例を説明する。図１９にタイミングチャートを示す。
トランジスタ１０１のゲートに信号Ｓｉｇ１（ハイ信号）が入力される。トランジスタ１
０１はオンする。
トランジスタ１１５のゲート及びトランジスタ１１７のゲートに信号Ｓｉｇ２（ハイ信号
）が入力される。トランジスタ１１５及びトランジスタ１１７はオンする。
トランジスタ１０１のソース及びドレインの一方に信号ＩＮ（ハイ信号）が入力される。
ノード１３０はハイ状態となる。トランジスタ１１７はオンしているから、トランジスタ
１０７のゲートにハイ信号が入力され、トランジスタ１０７はオフする。またトランジス
タ１０８のゲート及び容量素子１１８の一方の電極にハイ信号が入力される。トランジス
タ１０８はオンする。出力（ＯＵＴ）はロー状態となる。
トランジスタ１１５はオンしているから、トランジスタ１０２のゲートにはロー信号が印
加され、トランジスタ１０２はオンする。またトランジスタ１０３のゲート及び容量素子
１１６の一方の電極にロー信号が印加され、トランジスタ１０３はオフする。ノード１３
０はハイ状態となる。
次にトランジスタ１０１は信号Ｓｉｇ１によりオフする。このときトランジスタ１０２は
オンし、トランジスタ１０３はオフしているからノード１３０には電圧ＶＤＤが印加され
、ハイ状態が保持される。一方、トランジスタ１０７はオフし、トランジスタ１０８はオ
ンしているから出力（ＯＵＴ）には電圧ＶＳＳ１が印加され、ロー状態が保持される。
次にトランジスタ１１５及びトランジスタ１１７は信号Ｓｉｇ２によりオフする。トラン
ジスタ１０２のゲートにはロー信号が印加されるから、トランジスタ１０２はオンのまま
である。またトランジスタ１０７のゲートにはハイ信号が印加されるから、トランジスタ
１０７はオフのままである。
時間ｔ１において、電圧ＶＤＤ、電圧ＶＳＳ１、電圧ＶＳＳ２が一時的に低下または停止
したとする。ノード１３０及び出力（ＯＵＴ）に保持された状態は消失する。このとき少
なくともトランジスタ１１５及びトランジスタ１１７は信号Ｓｉｇ２によりオフしている
。トランジスタ１１５及びトランジスタ１１７のオフ電流は極めて低いから、トランジス
タ１０２はオンし続け、トランジスタ１０７はオフし続ける。
次に時間ｔ２において、電圧ＶＤＤ、電圧ＶＳＳ１、電圧ＶＳＳ２が回復したとする。ト
ランジスタ１０２はオンしているから、ノード１３０には電圧ＶＤＤが印加され、ノード
１３０はハイ状態となる。トランジスタ１０８のゲートにはハイ信号が入力され、出力（
ＯＵＴ）はロー状態となる。
以上により、出力の状態が回復する。
なおトランジスタ１０３及びトランジスタ１０８は抵抗素子であってもよい。図２２に示
す半導体装置３７５では、トランジスタ１０３の代わりに抵抗素子１２２を設け、トラン
ジスタ１０８の代わりに抵抗素子１２３を設けている。
半導体装置３７５の動作は、半導体装置３７４の動作と同様であるから、詳細は省略する
。
本実施の形態は他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態９）
図２３に半導体装置３７６を示す。半導体装置３７６は、トランジスタ１０１、トランジ
スタ１０２、トランジスタ１０３、トランジスタ１０４、容量素子１０５、トランジスタ
１０７、トランジスタ１０８、トランジスタ１０９、容量素子１１０、トランジスタ１１
５、容量素子１１６、トランジスタ１１７、容量素子１１８を有する。半導体装置３７６
はレジスタとして機能することができる。トランジスタ１０４、トランジスタ１０９、ト
ランジスタ１１５、トランジスタ１１７のチャネルが形成される領域は酸化物半導体層を
有している。これにより半導体装置３７６は、電源電圧が消失しても、出力の状態を回復
することができる。なお容量素子１０５、容量素子１１０、容量素子１１６、容量素子１
１８は必要に応じて設ければよい。
半導体装置３７６は、半導体装置２５０（図６）と、トランジスタ１０６が設けられてい
ない点で異なる。またトランジスタ１０４のゲート及びトランジスタ１０９のゲートには
信号Ｓｉｇ２が入力される。
半導体装置３７６の動作の一例を説明する。図１９にタイミングチャートを示す。
トランジスタ１０１のゲートに信号Ｓｉｇ１（ハイ信号）が入力される。トランジスタ１
０１はオンする。
トランジスタ１１５のゲート及びトランジスタ１１７のゲートに信号Ｓｉｇ２（ハイ信号
）が入力される。トランジスタ１１５及びトランジスタ１１７はオンする。
トランジスタ１０４のゲート及びトランジスタ１０９のゲートに信号Ｓｉｇ２（ハイ信号
）が入力される。トランジスタ１０４及びトランジスタ１０９はオンする。
トランジスタ１０１のソース及びドレインの一方に信号ＩＮ（ハイ信号）が入力される。
ノード１３０はハイ状態となる。トランジスタ１１７はオンしているから、トランジスタ
１０７のゲートにハイ信号が入力され、トランジスタ１０７はオフする。またトランジス
タ１０９はオンしているから、トランジスタ１０８のゲートにハイ信号が入力される。ト
ランジスタ１０８はオンする。出力はロー状態となる。
トランジスタ１１５はオンしているから、トランジスタ１０２のゲートにはロー信号が印
加され、トランジスタ１０２はオンする。またトランジスタ１０４はオンしているから、
トランジスタ１０３のゲートにロー信号が印加され、トランジスタ１０３はオフする。ノ
ード１３０はハイ状態となる。
次にトランジスタ１０１は信号Ｓｉｇ１によりオフする。このときトランジスタ１０２は
オンし、トランジスタ１０３はオフしているからノード１３０には電圧ＶＤＤが印加され
、ハイ状態が保持される。一方、トランジスタ１０７はオフし、トランジスタ１０８はオ
ンしているから出力には電圧ＶＳＳ１が印加され、ロー状態が保持される。
次にトランジスタ１０４、トランジスタ１０９、トランジスタ１１５及びトランジスタ１
１７は信号Ｓｉｇ２によりオフする。トランジスタ１０２のゲートにはロー信号が印加さ
れるから、トランジスタ１０２はオンのままである。トランジスタ１０３のゲートにはロ
ー信号が印加されるから、トランジスタ１０３はオフのままである。またトランジスタ１
０７のゲートにはハイ信号が印加されるから、トランジスタ１０７はオフのままである。
トランジスタ１０８のゲートにはハイ信号が印加されるから、トランジスタ１０８はオン
のままである。
時間ｔ１において、電圧ＶＤＤ、電圧ＶＳＳ１、電圧ＶＳＳ２が一時的に低下または停止
したとする。ノード１３０及び出力に保持された状態は消失する。このときトランジスタ
１０４、トランジスタ１０９、トランジスタ１１５及びトランジスタ１１７は信号Ｓｉｇ
２によりオフしている。トランジスタ１０４、トランジスタ１０９、トランジスタ１１５
及びトランジスタ１１７のオフ電流は極めて低いから、トランジスタ１０２及びトランジ
スタ１０８はオンし続け、トランジスタ１０３及びトランジスタ１０７はオフし続ける。
次に時間ｔ２において、電圧ＶＤＤ、電圧ＶＳＳ１、電圧ＶＳＳ２が回復したとする。ト
ランジスタ１０８はオンしているから、出力には電圧ＶＳＳ１が印加され、出力はロー状
態となる。
以上により、出力の状態が回復する。
本実施の形態は他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態１０）
図２４に半導体装置３８０を示す。半導体装置３８０はシフトレジスタである。図２４で
は、半導体装置３８０は半導体装置３７０−３７３を有するが、半導体装置３８０は少な
くとも半導体装置３７０−３７１を有する。半導体装置３７０は図１８に示した半導体装
置である。半導体装置３７１−３７３は半導体装置３７０と同じ構成を有する。半導体装
置３８０は半導体装置３７０が直列接続された構成である。ただし半導体装置３７０に限
定されず、半導体装置３７４、半導体装置３７５又は半導体装置３７６が直列接続された
構成であってもよい。
半導体装置３７０には信号ＩＮ及び信号Ｓｉｇ１が入力され、信号ＯＵＴ１が出力される
。半導体装置３７１には信号ＯＵＴ１及び信号Ｓｉｇ３が入力され、信号ＯＵＴ２が出力
される。半導体装置３７２には信号ＯＵＴ２及び信号Ｓｉｇ１が入力され、信号ＯＵＴ３
が出力される。半導体装置３７３には信号ＯＵＴ３及び信号Ｓｉｇ３が入力され、信号Ｏ
ＵＴ４が出力される。
図２５に半導体装置３７０及び半導体装置３７１を示し、図２６に半導体装置３７２及び
半導体装置３７３を示す。半導体装置３７１−３７３は半導体装置３７０と同じ構成を有
している。
半導体装置３７１は、トランジスタ２０１、トランジスタ２０２、トランジスタ２０３、
トランジスタ２０４、容量素子２０５、トランジスタ２０７、トランジスタ２０８、トラ
ンジスタ２０９、容量素子２１０を有する。トランジスタ２０４、トランジスタ２０９の
チャネルが形成される領域は酸化物半導体層を有している。これにより半導体装置３７１
は、電源電圧が消失しても、出力の状態を回復することができる。なお容量素子２０５、
容量素子２１０は必要に応じて設ければよい。
トランジスタ２０４のゲート、トランジスタ２０９のゲートは配線１１２に電気的に接続
される。トランジスタ２０４のゲート、トランジスタ２０９のゲートには信号Ｓｉｇ２が
入力される。
半導体装置３７２は、トランジスタ３０１、トランジスタ３０２、トランジスタ３０３、
トランジスタ３０４、容量素子３０５、トランジスタ３０７、トランジスタ３０８、トラ
ンジスタ３０９、容量素子３１０を有する。トランジスタ３０４、トランジスタ３０９の
チャネルが形成される領域は酸化物半導体層を有している。これにより半導体装置３７２
は、電源電圧が消失しても、出力の状態を回復することができる。なお容量素子３０５、
容量素子３１０は必要に応じて設ければよい。
トランジスタ３０４のゲート、トランジスタ３０９のゲートは配線１１２に電気的に接続
される。トランジスタ３０４のゲート、トランジスタ３０９のゲートには信号Ｓｉｇ２が
入力される。
半導体装置３７３は、トランジスタ４０１、トランジスタ４０２、トランジスタ４０３、
トランジスタ４０４、容量素子４０５、トランジスタ４０７、トランジスタ４０８、トラ
ンジスタ４０９、容量素子４１０を有する。トランジスタ４０４、トランジスタ４０９の
チャネルが形成される領域は酸化物半導体層を有している。これにより半導体装置３７３
は、電源電圧が消失しても、出力の状態を回復することができる。なお容量素子４０５、
容量素子４１０は必要に応じて設ければよい。
トランジスタ４０４のゲート、トランジスタ４０９のゲートは配線１１２に電気的に接続
される。トランジスタ４０４のゲート、トランジスタ４０９のゲートには信号Ｓｉｇ２が
入力される。
半導体装置３８０の動作の一例を説明する。図２７にタイミングチャートを示す。
まず半導体装置３７０の動作を説明する。時刻ｔ０において、信号ＩＮがローからハイへ
立ち上がる。
時刻ｔ１において、信号Ｓｉｇ１がローからハイへ立ち上がる。トランジスタ１０１はオ
ンする。
時刻ｔ１において、信号Ｓｉｇ２がローからハイへ立ち上がる。トランジスタ１０４及び
トランジスタ１０９はオンする。
トランジスタ１０８はオンして、信号ＯＵＴ１（ロー）が出力される。
時刻ｔ２において、信号Ｓｉｇ１がハイからローへ立ち下がる。トランジスタ１０１はオ
フする。しかしトランジスタ１０２はオンしているから、ノード１３０のハイ状態は保持
される。またトランジスタ１０８はオンしているから信号ＯＵＴ１（ロー）が出力される
。
時刻ｔ２とｔ３の間に信号Ｓｉｇ２がハイからローへ立ち下がる。トランジスタ１０４及
びトランジスタ１０９はオフする。しかしトランジスタ１０９のオフ電流は極めて低いか
ら、トランジスタ１０８はオンし続け、信号ＯＵＴ１（ロー）が出力される。なお信号Ｓ
ｉｇ２は、信号Ｓｉｇ１と同様に、時刻ｔ２において、ハイからローへ立ち下がってもよ
い。その場合でもトランジスタ１０９のオフ電流は極めて低いから、トランジスタ１０８
はオンし続け、信号ＯＵＴ１（ロー）が出力される。または信号Ｓｉｇ２はハイのままで
もよい。
後述するように、電圧ＶＤＤ、電圧ＶＳＳ１、電圧ＶＳＳ２が一時的に低下または停止し
た場合、信号Ｓｉｇ２はローとなる。その他の場合、信号Ｓｉｇ２はハイのままでもよい
。
時刻ｔ３において、信号ＩＮがハイからローへ立ち下がる。トランジスタ１０１はオフし
ているから、信号ＯＵＴ１（ロー）は変わらない。
時刻ｔ５において、信号Ｓｉｇ１がローからハイへ立ち上がる。トランジスタ１０１はオ
ンする。
時刻ｔ５において、信号Ｓｉｇ２がローからハイへ立ち上がる。トランジスタ１０４及び
トランジスタ１０９はオンする。なお信号Ｓｉｇ２はハイのままでもよい。
トランジスタ１０７はオンして、信号ＯＵＴ１（ハイ）が出力される。
時刻ｔ６において、信号Ｓｉｇ１がハイからローへ立ち下がる。トランジスタ１０１はオ
フする。しかしトランジスタ１０３はオンしているから、ノード１３０のロー状態は保持
される。またトランジスタ１０７はオンしているから信号ＯＵＴ１（ハイ）が出力される
。
時刻ｔ６とｔ７の間に信号Ｓｉｇ２がハイからローへ立ち下がる。トランジスタ１０４及
びトランジスタ１０９はオフする。トランジスタ１０７はオンし続け、信号ＯＵＴ１（ハ
イ）が出力される。なお信号Ｓｉｇ２はハイのままでもよい。
以下、時刻ｔ７−ｔ１１は同様に動作する。
次に半導体装置３７１の動作を説明する。時刻ｔ３において、信号Ｓｉｇ３がローからハ
イへ立ち上がる。トランジスタ２０１はオンする。
時刻ｔ３において、信号Ｓｉｇ２がローからハイへ立ち上がる。トランジスタ２０４及び
トランジスタ２０９はオンする。なお信号Ｓｉｇ２はハイのままでもよい。
トランジスタ２０７はオンして、信号ＯＵＴ２（ハイ）が出力される。
時刻ｔ４において、信号Ｓｉｇ３がハイからローへ立ち下がる。トランジスタ２０１はオ
フする。しかしトランジスタ２０３はオンしているから、ノード２３０のロー状態は保持
される。またトランジスタ２０７はオンしているから信号ＯＵＴ２（ハイ）が出力される
。
時刻ｔ４とｔ５の間に信号Ｓｉｇ２がハイからローへ立ち下がる。トランジスタ２０４及
びトランジスタ２０９はオフする。しかしトランジスタ２０４のオフ電流は極めて低いか
ら、トランジスタ２０３はオンし続け、ノード２３０のロー状態は保持される。またトラ
ンジスタ２０７はオンしているから信号ＯＵＴ２（ハイ）が出力される。なお信号Ｓｉｇ
２はハイのままでもよい。
時刻ｔ５において、信号ＯＵＴ１がローからハイへ立ち上がる。トランジスタ２０１はオ
フしているから、信号ＯＵＴ２（ハイ）は変わらない。
時刻ｔ７において、信号Ｓｉｇ３がローからハイへ立ち上がる。トランジスタ２０１はオ
ンする。
時刻ｔ７において、信号Ｓｉｇ２がローからハイへ立ち上がる。トランジスタ２０４及び
トランジスタ２０９はオンする。なお信号Ｓｉｇ２はハイのままでもよい。
トランジスタ２０８はオンして、信号ＯＵＴ２（ロー）が出力される。
時刻ｔ８において、信号Ｓｉｇ３がハイからローへ立ち下がる。トランジスタ２０１はオ
フする。しかしトランジスタ２０２はオンしているから、ノード２３０のハイ状態は保持
される。またトランジスタ２０８はオンしているから信号ＯＵＴ２（ロー）が出力される
。
以下、時刻ｔ９−ｔ１１は同様に動作する。
半導体装置３７２の動作を説明する。時刻ｔ５において、信号Ｓｉｇ１がローからハイへ
立ち上がる。トランジスタ３０１はオンする。
時刻ｔ５において、信号Ｓｉｇ２がローからハイへ立ち上がる。トランジスタ３０４及び
トランジスタ３０９はオンする。なお信号Ｓｉｇ２はハイのままでもよい。
トランジスタ３０８はオンして、信号ＯＵＴ３（ロー）が出力される。
時刻ｔ６において、信号Ｓｉｇ１がハイからローへ立ち下がる。トランジスタ３０１はオ
フする。しかしトランジスタ３０２はオンしているから、ノード３３０のハイ状態は保持
される。またトランジスタ３０８はオンしているから信号ＯＵＴ３（ロー）が出力される
。
時刻ｔ６とｔ７の間に信号Ｓｉｇ２がハイからローへ立ち下がる。トランジスタ３０４及
びトランジスタ３０９はオフする。しかしトランジスタ３０９のオフ電流は極めて低いか
ら、トランジスタ３０８はオンし続け、信号ＯＵＴ３（ロー）が出力される。なお信号Ｓ
ｉｇ２はハイのままでもよい。
時刻ｔ７において、信号ＯＵＴ２がハイからローへ立ち下がる。トランジスタ３０１はオ
フしているから、信号ＯＵＴ３（ロー）は変わらない。
時刻ｔ９において、信号Ｓｉｇ１がローからハイへ立ち上がる。トランジスタ３０１はオ
ンする。
時刻ｔ９において、信号Ｓｉｇ２がローからハイへ立ち上がる。トランジスタ３０４及び
トランジスタ３０９はオンする。なお信号Ｓｉｇ２はハイのままでもよい。
トランジスタ３０７はオンして、信号ＯＵＴ３（ハイ）が出力される。
時刻ｔ１０において、信号Ｓｉｇ１がハイからローへ立ち下がる。トランジスタ３０１は
オフする。しかしトランジスタ３０３はオンしているから、ノード３３０のロー状態は保
持される。またトランジスタ３０７はオンしているから信号ＯＵＴ３（ハイ）が出力され
る。
時刻ｔ１０とｔ１１の間に信号Ｓｉｇ２がハイからローへ立ち下がる。トランジスタ３０
４及びトランジスタ３０９はオフする。トランジスタ３０７はオンし続け、信号ＯＵＴ３
（ハイ）が出力される。なお信号Ｓｉｇ２はハイのままでもよい。
以下、同様に動作する。
最後に半導体装置３７３の動作を説明する。時刻ｔ７において、信号Ｓｉｇ３がローから
ハイへ立ち上がる。トランジスタ４０１はオンする。
時刻ｔ７において、信号Ｓｉｇ２がローからハイへ立ち上がる。トランジスタ４０４及び
トランジスタ４０９はオンする。なお信号Ｓｉｇ２はハイのままでもよい。
トランジスタ４０７はオンして、信号ＯＵＴ４（ハイ）が出力される。
時刻ｔ８において、信号Ｓｉｇ３がハイからローへ立ち下がる。トランジスタ４０１はオ
フする。しかしトランジスタ４０３はオンしているから、ノード４３０のロー状態は保持
される。またトランジスタ４０７はオンしているから信号ＯＵＴ４（ハイ）が出力される
。
時刻ｔ１０とｔ１１の間に信号Ｓｉｇ２がハイからローへ立ち下がる。トランジスタ４０
４及びトランジスタ４０９はオフする。しかしトランジスタ４０４のオフ電流は極めて低
いから、トランジスタ４０３はオンし続け、ノード４３０のロー状態は保持される。また
トランジスタ４０７はオンしているから信号ＯＵＴ４（ハイ）が出力される。なお信号Ｓ
ｉｇ２はハイのままでもよい。
以下、同様に動作する。
図２７をみると、信号ＩＮから立ち上がりまたは立ち下がりのタイミングが順次、信号Ｏ
ＵＴ１から信号ＯＵＴ２、信号ＯＵＴ３、信号ＯＵＴ４へとシフトしていくことがわかる
。
本実施の形態のシフトレジスタにおいて、電圧ＶＤＤ、電圧ＶＳＳ１、電圧ＶＳＳ２が一
時的に低下または停止した場合、信号Ｓｉｇ２はローとなる。トランジスタ１０４、トラ
ンジスタ１０９、トランジスタ２０４、トランジスタ２０９、トランジスタ３０４、トラ
ンジスタ３０９、トランジスタ４０４、トランジスタ４０９はオフする。
トランジスタ１０４、トランジスタ１０９、トランジスタ２０４、トランジスタ２０９、
トランジスタ３０４、トランジスタ３０９、トランジスタ４０４、トランジスタ４０９の
オフ電流は極めて低いから、トランジスタ１０３、トランジスタ１０８、トランジスタ２
０３、トランジスタ２０８、トランジスタ３０３、トランジスタ３０８、トランジスタ４
０３、トランジスタ４０８はオン又はオフし続ける。そして電圧ＶＤＤ、電圧ＶＳＳ１、
電圧ＶＳＳ２が回復すると、信号ＯＵＴ１−４の状態が回復する。
信号ＯＵＴ１−４が回復した後は、信号Ｓｉｇ２はハイとなる。
本実施の形態は他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態１１）
実施の形態１−１０のトランジスタのチャネルに適用できる酸化物半導体について説明す
る。
電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損
が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ ＯＳ）は、ｉ
型（真性半導体）又はｉ型に限りなく近い。そのため、高純度化された酸化物半導体をチ
ャネルに有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。
具体的に、高純度化された酸化物半導体をチャネルに有するトランジスタのオフ電流が小
さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍで
チャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン
電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測
定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、
トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下であることが
分かる。また、容量素子とトランジスタとを電気的に接続して、容量素子に流入または容
量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を
行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル形
成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電
流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場
合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従って
、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流
が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
なお、特に断りがない限り、本明細書でオフ電流とは、ｎチャネル型トランジスタにおい
ては、ドレインをソースとゲートよりも高い電位とした状態において、ソースの電位を基
準としたときのゲートの電位が０以下であるときに、ソースとドレインの間に流れる電流
のことを意味する。或いは、本明細書でオフ電流とは、ｐチャネル型トランジスタにおい
ては、ドレインをソースとゲートよりも低い電位とした状態において、ソースの電位を基
準としたときのゲートの電位が０以上であるときに、ソースとドレインの間に流れる電流
のことを意味する。
酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むこと
が好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減ら
すためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好まし
い。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビラ
イザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとして
アルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウ
ム（Ｚｒ）を含むことが好ましい。
酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物などは、炭
化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法
により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れると
いった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり
、上記Ｉｎ−Ｇａ−Ｚｎ系酸化物は、ガラス基板上に、電気的特性の優れたトランジスタ
を作製することが可能である。また、基板の大型化にも対応が可能である。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉ
ｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓ
ｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化
物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、
Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉ
ｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ
−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−
Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈ
ｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ
−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−
Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ
系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いる
ことができる。
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意
味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素
を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電
流を十分に小さくすることが可能であり、また、移動度も高い。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇ
ａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化
物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：
１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／
６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原
子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしなが
ら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上
げることができる。
以下では、酸化物半導体膜の構造について説明する。
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化
物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸
化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の
酸化物半導体膜が典型である。
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶
ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原
子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜より
も欠陥準位密度が低いという特徴がある。
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結
晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−Ｏ
Ｓ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内
に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠
陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う
。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔ
ｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結
晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡ
ＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察
）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸
を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥ
Ｍ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有して
いることがわかる。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌ
ａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは
、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化
物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）と
して試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に
帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５
６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配
列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形
状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面
または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜
の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面
近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡ
Ｃ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分
的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡ
ＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である金属酸化物ターゲットを用い、スパッタリン
グ法によって成膜する。当該ターゲットにイオンが衝突すると、ターゲットに含まれる結
晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のス
パッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒
子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜すること
ができる。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制でき
る。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素、及び窒素など）を
低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が
−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグ
レーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましく
は２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平
板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、
スパッタリング粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージ
を軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体
積％とする。
ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ系酸化物ターゲットについて以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末を所定のｍｏｌ数比で混合し、加圧処理後
、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ
−Ｚｎ系酸化物ターゲットとする。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、所
定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末が、２：２：
１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお、
粉末の種類、及びその混合するｍｏｌ数比は、作製するターゲットによって適宜変更すれ
ばよい。
なお、アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカ
リ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に
、アルカリ金属のうちＮａは、酸化物半導体層に接する絶縁膜が酸化物である場合、当該
絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体層内において、酸化物半
導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果
、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低
下等の、トランジスタの電気的特性の劣化が起こり、加えて、特性のばらつきも生じる。
具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０１６ａｔｏｍｓ／
ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下、更に好ましくは１×１０
１５ａｔｏｍｓ／ｃｍ３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０１５
ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以下とするとよい
。同様に、Ｋ濃度の測定値は、５×１０１５ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１
０１５ａｔｏｍｓ／ｃｍ３以下とするとよい。
また、インジウムを含む金属酸化物が用いられている場合に、酸素との結合エネルギーが
インジウムよりも大きいシリコンや炭素が、インジウムと酸素の結合を切断し、酸素欠損
を形成することがある。そのため、シリコンや炭素が酸化物半導体層に混入していると、
アルカリ金属やアルカリ土類金属の場合と同様に、トランジスタの電気的特性の劣化が起
こりやすい。よって、酸化物半導体層中におけるシリコンや炭素の濃度は低いことが望ま
しい。具体的に、二次イオン質量分析法による炭素濃度の測定値、またはシリコン濃度の
測定値は、１×１０１８ａｔｏｍｓ／ｃｍ３以下とするとよい。上記構成により、トラン
ジスタの電気的特性の劣化を防ぐことができ、半導体装置の信頼性を高めることができる
。
また、ソース電極及びドレイン電極に用いられる導電性材料によっては、ソース電極及び
ドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜くことがある。この場合、酸
化物半導体層のうち、ソース電極及びドレイン電極に接する領域が、酸素欠損の形成によ
りｎ型化される。
ｎ型化された領域は、ソース領域またはドレイン領域として機能するため、酸化物半導体
膜とソース電極及びドレイン電極との間におけるコンタクト抵抗を下げることができる。
よって、ｎ型化された領域が形成されることで、トランジスタの移動度及びオン電流を高
めることができ、それにより、トランジスタを用いたスイッチ回路の高速動作を実現する
ことができる。
なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及びド
レイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びド
レイン電極を形成した後に行われる加熱処理によっても起こりうる。
また、ｎ型化される領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電極
に用いることで、より形成されやすくなる。上記導電性材料としては、例えば、Ａｌ、Ｃ
ｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどが挙げられる。
また、酸化物半導体層は、単数の金属酸化物膜で構成されているとは限らず、積層された
複数の金属酸化物膜で構成されていても良い。例えば、第１乃至第３の金属酸化物膜が順
に積層されている半導体膜の場合、第１の金属酸化物膜及び第３の金属酸化物膜は、第２
の金属酸化物膜を構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下
端のエネルギーが第２の金属酸化物膜よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．
１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下また
は０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、第２の金属酸化物膜は、少
なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
上記構成の半導体膜をトランジスタが有する場合、ゲート電極に電圧を印加することで、
半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい第２の金
属酸化物膜にチャネル領域が形成される。即ち、第２の金属酸化物膜とゲート絶縁膜との
間に第３の金属酸化物膜が設けられていることによって、ゲート絶縁膜と離隔している第
２の金属酸化物膜に、チャネル領域を形成することができる。
また、第３の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少なくとも１つ
をその構成要素に含むため、第２の金属酸化物膜と第３の金属酸化物膜の界面では、界面
散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため、
トランジスタの電界効果移動度が高くなる。
また、第２の金属酸化物膜と第１の金属酸化物膜の界面に界面準位が形成されると、界面
近傍の領域にもチャネル領域が形成されるために、トランジスタの閾値電圧が変動してし
まう。しかし、第１の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少なく
とも１つをその構成要素に含むため、第２の金属酸化物膜と第１の金属酸化物膜の界面に
は、界面準位が形成されにくい。よって、上記構成により、トランジスタの閾値電圧等の
電気的特性のばらつきを、低減することができる。
また、金属酸化物膜間に不純物が存在することによって、各膜の界面にキャリアの流れを
阻害する界面準位が形成されることがないよう、複数の金属酸化物膜を積層させることが
望ましい。積層された金属酸化物膜の膜間に不純物が存在していると、金属酸化物膜間に
おける伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがトラッ
プされるか、あるいは再結合により消滅してしまうからである。膜間における不純物を低
減させることで、主成分である一の金属を少なくとも共に有する複数の金属酸化物膜を、
単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギーが各膜の間で連
続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置
（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層すること
が必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純
物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを
用いて高真空排気（５×１０−７Ｐａ〜１×１０−４Ｐａ程度まで）することが好ましい
。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内
に気体が逆流しないようにしておくことが好ましい。
高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみなら
ず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガ
スやアルゴンガスの露点を、−４０℃以下、好ましくは−８０℃以下、より好ましくは−
１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取
り込まれることを可能な限り防ぐことができる。
例えば、第１の金属酸化物膜または第３の金属酸化物膜は、アルミニウム、シリコン、チ
タン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、スズ、ランタン、セリウ
ムまたはハフニウムを、第２の金属酸化物膜よりも高い原子数比で含む酸化物膜であれば
よい。具体的に、第１の金属酸化物膜または第３の金属酸化物膜として、第２の金属酸化
物膜よりも上述の元素を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上
高い原子数比で含む酸化物膜を用いると良い。前述の元素は酸素と強く結合するため、酸
素欠損が酸化物膜に生じることを抑制する機能を有する。よって、上記構成により、第１
の金属酸化物膜または第３の金属酸化物膜を、第２の金属酸化物膜よりも酸素欠損が生じ
にくい酸化物膜にすることができる。
具体的に、第２の金属酸化物膜と、第１の金属酸化物膜または第３の金属酸化物膜とが、
共にＩｎ−Ｍ−Ｚｎ系酸化物である場合、第１の金属酸化物膜または第３の金属酸化物膜
の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１、第２の金属酸化物膜の原子数比をＩｎ
：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｙ１／ｘ１がｙ２／ｘ２よりも大きくなるよう
に、その原子数比を設定すれば良い。なお、元素ＭはＩｎよりも酸素との結合力が強い金
属元素であり、例えばＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ
等が挙げられる。好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも１．５倍以上大きくなるよ
うに、その原子数比を設定すれば良い。さらに好ましくは、ｙ１／ｘ１がｙ２／ｘ２より
も２倍以上大きくなるように、その原子数比を設定すれば良い。より好ましくは、ｙ１／
ｘ１がｙ２／ｘ２よりも３倍以上大きくなるように、その原子数比を設定すれば良い。さ
らに、第２の金属酸化物膜において、ｙ２がｘ２以上であると、トランジスタに安定した
電気的特性を付与できるため好ましい。ただし、ｙ２がｘ２の３倍以上になると、トラン
ジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２の３倍未満であると好ましい
。
なお、第１の金属酸化物膜及び第３の金属酸化物膜の厚さは、３ｎｍ以上１００ｎｍ以下
、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、第２の金属酸化物膜の厚さは、３ｎ
ｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ましくは
３ｎｍ以上５０ｎｍ以下である。
３層構造の半導体膜において、第１の金属酸化物膜乃至第３の金属酸化物膜は、非晶質ま
たは結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される第２の金属酸化
物膜が結晶質であることにより、トランジスタに安定した電気的特性を付与することがで
きるため、第２の金属酸化物膜は結晶質であることが好ましい。
なお、チャネル形成領域とは、トランジスタの半導体膜のうち、ゲート電極と重なり、か
つソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、チャ
ネル形成領域において、電流が主として流れる領域をいう。
例えば、第１の金属酸化物膜及び第３の金属酸化物膜として、スパッタリング法により形
成したＩｎ−Ｇａ−Ｚｎ系酸化物膜を用いる場合、第１の金属酸化物膜及び第３の金属酸
化物膜の成膜には、Ｉｎ−Ｇａ−Ｚｎ系酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数
比］）であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとしてア
ルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力０．４Ｐａとし、基板温
度を２００℃とし、ＤＣ電力０．５ｋＷとすればよい。
また、第２の金属酸化物膜をＣＡＡＣ−ＯＳ膜とする場合、第２の金属酸化物膜の成膜に
は、Ｉｎ−Ｇａ−Ｚｎ系酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）であり、
多結晶のＩｎ−Ｇａ−Ｚｎ系酸化物を含むターゲットを用いることが好ましい。成膜条件
は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い
、圧力を０．４Ｐａとし、基板の温度３００℃とし、ＤＣ電力０．５ｋＷとすることがで
きる。
なお、トランジスタは、半導体膜の端部が傾斜している構造を有していても良いし、半導
体膜の端部が丸みを帯びる構造を有していても良い。
また、複数の積層された金属酸化物膜を有する半導体膜をトランジスタに用いる場合にお
いても、ソース電極及びドレイン電極に接する領域が、ｎ型化されていても良い。上記構
成により、トランジスタの移動度及びオン電流を高め、半導体装置の高速動作を実現する
ことができる。さらに、複数の積層された金属酸化物膜を有する半導体膜をトランジスタ
に用いる場合、ｎ型化される領域は、チャネル領域となる第２の金属酸化物膜にまで達し
ていることが、トランジスタの移動度及びオン電流を高め、半導体装置のさらなる高速動
作を実現する上で、より好ましい。
（実施の形態１２）
実施の形態１−１１に示した半導体装置の一例について説明する。図２８に、図１に示し
た半導体装置１００が有する、トランジスタ１０３、トランジスタ１０４、及び容量素子
１０５の断面構造を、一例として示す。
トランジスタ１０４のチャネルは酸化物半導体層を有している。トランジスタ１０４、容
量素子１０５が、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ１０３
上に形成されている場合を例示している。
なお、トランジスタ１０３は、非晶質、微結晶、多結晶または単結晶である、シリコン又
はゲルマニウムなどの半導体膜を活性層に用いることもできる。或いは、トランジスタ１
０３は、酸化物半導体を活性層に用いていても良い。全てのトランジスタが酸化物半導体
を活性層に用いている場合、トランジスタ１０４はトランジスタ１０３上に積層されてい
なくとも良く、トランジスタ１０３とトランジスタ１０４とは、同一の層に形成されてい
ても良い。
薄膜のシリコンを用いてトランジスタ１０３を形成する場合、プラズマＣＶＤ法などの気
相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンにレー
ザー光を照射して結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を
注入して表層部を剥離した単結晶シリコンなどを用いることができる。
トランジスタ１０３が形成される半導体基板１４００は、例えば、ｎ型またはｐ型の導電
型を有するシリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板、化合物半導体
基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、ＧａＰ基板、ＧａＩｎＡｓ
Ｐ基板、ＺｎＳｅ基板等）等を用いることができる。図２８では、ｎ型の導電性を有する
単結晶シリコン基板を用いた場合を例示している。
また、トランジスタ１０３は、素子分離用絶縁膜１４０１により、他のトランジスタと、
電気的に分離されている。素子分離用絶縁膜１４０１の形成には、選択酸化法（ＬＯＣＯ
Ｓ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法）またはトレンチ分離
法等を用いることができる。
具体的に、トランジスタ１０３は、半導体基板１４００に形成された、ソース領域または
ドレイン領域として機能する不純物領域１４０２及び不純物領域１４０３と、ゲート電極
１４０４と、半導体基板１４００とゲート電極１４０４の間に設けられたゲート絶縁膜１
４０５とを有する。ゲート電極１４０４は、ゲート絶縁膜１４０５を間に挟んで、不純物
領域１４０２と不純物領域１４０３の間に形成されるチャネル形成領域と重なる。
トランジスタ１０３上には、絶縁膜１４０９が設けられている。絶縁膜１４０９には開口
部が形成されている。そして、上記開口部には、不純物領域１４０２、不純物領域１４０
３にそれぞれ接する配線１４１０、配線１４１１と、ゲート電極１４０４に電気的に接続
されている配線１４１２とが、形成されている。
そして、配線１４１０は、絶縁膜１４０９上に形成された配線１４１５に電気的に接続さ
れており、配線１４１１は、絶縁膜１４０９上に形成された配線１４１６に電気的に接続
されており、配線１４１２は、絶縁膜１４０９上に形成された配線１４１７に電気的に接
続されている。
配線１４１５乃至配線１４１７上には、絶縁膜１４２０及び絶縁膜１４４０が順に積層す
るように形成されている。絶縁膜１４２０及び絶縁膜１４４０には開口部が形成されてお
り、上記開口部に、配線１４１７に電気的に接続された配線１４２１が形成されている。
そして、図２８では、絶縁膜１４４０上にトランジスタ１０４及び容量素子１０５が形成
されている。
トランジスタ１０４は、絶縁膜１４４０上に、酸化物半導体を含む半導体膜１４３０と、
半導体膜１４３０上の、ソース電極またはドレイン電極として機能する導電膜１４３２及
び導電膜１４３３と、半導体膜１４３０、導電膜１４３２及び導電膜１４３３上のゲート
絶縁膜１４３１と、ゲート絶縁膜１４３１上に位置し、導電膜１４３２と導電膜１４３３
の間において半導体膜１４３０と重なっているゲート電極１４３４と、を有する。なお、
導電膜１４３３は、配線１４２１に電気的に接続されている。
また、ゲート絶縁膜１４３１上において導電膜１４３３と重なる位置に、導電膜１４３５
が設けられている。ゲート絶縁膜１４３１を間に挟んで導電膜１４３３及び導電膜１４３
５が重なっている部分が、容量素子１０５として機能する。
なお、図２８では、容量素子１０５がトランジスタ１０４と共に絶縁膜１４４０の上に設
けられている場合を例示しているが、容量素子１０５は、トランジスタ１０３と共に、絶
縁膜１４４０の下に設けられていても良い。
そして、トランジスタ１０４、容量素子１０５上に、絶縁膜１４４１及び絶縁膜１４４２
が順に積層するように設けられている。絶縁膜１４４１及び絶縁膜１４４２には開口部が
設けられており、上記開口部においてゲート電極１４３４に接する導電膜１４４３が、絶
縁膜１４４１上に設けられている。
なお、図２８において、トランジスタ１０４は、ゲート電極１４３４を半導体膜１４３０
の片側において少なくとも有していれば良いが、半導体膜１４３０を間に挟んで存在する
一対のゲート電極を有していても良い。
トランジスタ１０４が、半導体膜１４３０を間に挟んで存在する一対のゲート電極を有し
ている場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与
えられ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場
合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極
にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電
位の高さを制御することで、トランジスタのしきい値電圧を制御することができる。
また、図２８では、トランジスタ１０４が、一のゲート電極１４３４に対応した一のチャ
ネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トラン
ジスタ１０４は、電気的に接続された複数のゲート電極を有することで、一の活性層にチ
ャネル形成領域を複数有する、マルチゲート構造であっても良い。
また、半導体膜１４３０は、単膜の酸化物半導体で構成されているとは限らず、積層され
た複数の酸化物半導体で構成されていても良い。例えば半導体膜１４３０が、３層に積層
されて構成されている場合のトランジスタ１１１０Ａの構成例を、図２９（Ａ）に示す。
図２９（Ａ）に示すトランジスタ１１１０Ａは、絶縁膜８２０などの上に設けられた半導
体膜１４３０と、半導体膜１４３０と電気的に接続されている導電膜８３２、及び導電膜
８３３と、ゲート絶縁膜８３１と、ゲート絶縁膜８３１上に半導体膜１４３０と重畳する
ように設けられたゲート電極８３４と、を有する。
そして、トランジスタ１１１０Ａでは、半導体膜１４３０として、酸化物半導体層８３０
ａ乃至酸化物半導体層８３０ｃが、絶縁膜８２０側から順に積層されている。
そして、酸化物半導体層８３０ａ及び酸化物半導体層８３０ｃは、酸化物半導体層８３０
ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギ
ーが酸化物半導体層８３０ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以
上又は０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下又は０．４ｅＶ
以下、真空準位に近い酸化物膜である。さらに、酸化物半導体層８３０ｂは、少なくとも
インジウムを含むと、キャリア移動度が高くなるため好ましい。
なお酸化物半導体層８３０ｃは、図２９（Ｂ）に示すように、導電膜８３２及び導電膜８
３３の上層でゲート絶縁膜８３１と重畳させて設ける構成としてもよい。
また液晶表示装置やＥＬ表示装置を作製する場合は、絶縁膜１４４２上に、液晶素子やＥ
Ｌ素子を作製する。
（実施の形態１３）
本実施の形態では、本発明の一態様に係る半導体装置の一つである、ＣＰＵの構成につい
て説明する。
図３０に、本実施の形態のＣＰＵの構成を示す。図３０に示すＣＰＵは、基板９００上に
、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）９０１、ＡＬＵ
Ｃｏｎｔｒｏｌｌｅｒ９０２、Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒ９０３、Ｉｎｔ
ｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ９０４、Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ９０
５、Ｒｅｇｉｓｔｅｒ９０６、Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ９０７、バスイ
ンターフェース（Ｂｕｓ Ｉ／Ｆ）９０８、書き換え可能なＲＯＭ９０９、ＲＯＭインタ
ーフェース（ＲＯＭ Ｉ／Ｆ）９２０を主に有している。ＲＯＭ９０９及びＲＯＭ Ｉ／
Ｆ９２０は、別チップに設けても良い。勿論、図３０に示すＣＰＵは、その構成を簡略化
して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している
。
Ｂｕｓ Ｉ／Ｆ９０８を介してＣＰＵに入力された命令は、Ｉｎｓｔｒｕｃｔｉｏｎ Ｄ
ｅｃｏｄｅｒ９０３に入力され、デコードされた後、ＡＬＵ Ｃｏｎｔｒｏｌｌｅｒ９０
２、Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ９０４、Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒ
ｏｌｌｅｒ９０７、Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ９０５に入力される。
ＡＬＵ Ｃｏｎｔｒｏｌｌｅｒ９０２、Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ９０
４、Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ９０７、Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌ
ｅｒ９０５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵ Ｃｏ
ｎｔｒｏｌｌｅｒ９０２は、ＡＬＵ９０１の動作を制御するための信号を生成する。また
、Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ９０４は、ＣＰＵのプログラム実行中に、
外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断
し、処理する。Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ９０７は、Ｒｅｇｉｓｔｅｒ９
０６のアドレスを生成し、ＣＰＵの状態に応じてＲｅｇｉｓｔｅｒ９０６の読み出しや書
き込みを行なう。
またＴｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ９０５は、ＡＬＵ９０１、ＡＬＵ Ｃｏｎｔｒ
ｏｌｌｅｒ９０２、Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒ９０３、Ｉｎｔｅｒｒｕｐ
ｔ Ｃｏｎｔｒｏｌｌｅｒ９０４、Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ９０７の動
作のタイミングを制御する信号を生成する。例えばＴｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ
９０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部
クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態１４）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備
えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ
等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いること
ができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器と
して、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジ
タルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）
、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイ
ヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機
（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図３１に示す。
図３１（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、
表示部５００４、マイクロフォン５００５、スピーカー５００６、操作キー５００７、ス
タイラス５００８等を有する。なお、図３１（Ａ）に示した携帯型ゲーム機は、２つの表
示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は
、これに限定されない。
図３１（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部
５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１表
示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６
０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６
０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部
５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０５
における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成と
しても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位
置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入
力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。
或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装
置の画素部に設けることでも、付加することができる。
図３１（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２
、キーボード５４０３、ポインティングデバイス５４０４等を有する。
図３１（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉
５３０３等を有する。
図３１（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８
０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０
４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体
５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部
５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接
続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６
における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成とし
ても良い。
図３１（Ｆ）は普通自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０
３、ライト５１０４等を有する。
１００ 半導体装置
１０１ トランジスタ
１０２ トランジスタ
１０３ トランジスタ
１０４ トランジスタ
１０５ 容量素子
１０６ トランジスタ
１０７ トランジスタ
１０８ トランジスタ
１０９ トランジスタ
１１０ 容量素子
１１１ 配線
１１２ 配線
１１３ 配線
１１４ 配線
１１５ トランジスタ
１１６ 容量素子
１１７ トランジスタ
１１８ 容量素子
１２０ 抵抗素子
１２１ 抵抗素子
１２２ 抵抗素子
１２３ 抵抗素子
１２５ 配線
１３０ ノード
１３１ ノード
１３２ ノード
１３３ ノード
１３５ ノード
１３６ ノード
１４０ 液晶素子
１４１ 容量素子
１４２ トランジスタ
１４３ ＥＬ素子
１４４ 配線
１５０ 半導体装置
１５５ 半導体装置
２００ 半導体装置
２０１ トランジスタ
２０２ トランジスタ
２０３ トランジスタ
２０４ トランジスタ
２０５ 容量素子
２０７ トランジスタ
２０８ トランジスタ
２０９ トランジスタ
２１０ 容量素子
２３０ ノード
２５０ 半導体装置
２６０ 半導体装置
２６２ 半導体装置
２６５ 半導体装置
２７０ 半導体装置
３０１ トランジスタ
３０２ トランジスタ
３０３ トランジスタ
３０４ トランジスタ
３０５ 容量素子
３０７ トランジスタ
３０８ トランジスタ
３０９ トランジスタ
３１０ 容量素子
３３０ ノード
３７０ 半導体装置
３７１ 半導体装置
３７２ 半導体装置
３７３ 半導体装置
３７４ 半導体装置
３７５ 半導体装置
３７６ 半導体装置
３８０ 半導体装置
４０１ トランジスタ
４０２ トランジスタ
４０３ トランジスタ
４０４ トランジスタ
４０５ 容量素子
４０７ トランジスタ
４０８ トランジスタ
４０９ トランジスタ
４１０ 容量素子
４３０ ノード
８２０ 絶縁膜
８３２ 導電膜
８３３ 導電膜
８３１ ゲート絶縁膜
８３４ ゲート電極
８３０ａ 酸化物半導体層
８３０ｂ 酸化物半導体層
８３０ｃ 酸化物半導体層
９００ 基板
９０１ ＡＬＵ
９０２ ＡＬＵ Ｃｏｎｔｒｏｌｌｅｒ
９０３ Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒ
９０４ Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ
９０５ Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ
９０６ Ｒｅｇｉｓｔｅｒ
９０７ Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ
９０８ Ｂｕｓ Ｉ／Ｆ
９０９ ＲＯＭ
９２０ ＲＯＭ Ｉ／Ｆ
１１１０Ａ トランジスタ
１４００ 半導体基板
１４０１ 素子分離用絶縁膜
１４０２ 不純物領域
１４０３ 不純物領域
１４０４ ゲート電極
１４０５ ゲート絶縁膜
１４０９ 絶縁膜
１４１０ 配線
１４１１ 配線
１４１２ 配線
１４１５ 配線
１４１６ 配線
１４１７ 配線
１４２０ 絶縁膜
１４２１ 配線
１４３０ 半導体膜
１４３１ ゲート絶縁膜
１４３２ 導電膜
１４３３ 導電膜
１４３４ ゲート電極
１４３５ 導電膜
１４４０ 絶縁膜
１４４１ 絶縁膜
１４４２ 絶縁膜
１４４３ 導電膜
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロフォン
５００６ スピーカー
５００７ 操作キー
５００８ スタイラス
５１０１ 車体
５１０２ 車輪
５１０３ ダッシュボード
５１０４ ライト
５３０１ 筐体
５３０２ 冷蔵室用扉
５３０３ 冷凍室用扉
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部
Ｓｉｇ１ 信号
Ｓｉｇ２ 信号
Ｓｉｇ３ 信号
Ｓｉｇ４ 信号
Ｓｉｇ５ 信号
ＶＤＤ 電圧
ＶＳＳ１ 電圧
ＶＳＳ２ 電圧
ＩＮ 信号
ＯＵＴ１ 信号
ＯＵＴ２ 信号
ＯＵＴ３ 信号
ＯＵＴ４ 信号

Claims (8)

  1. 第１乃至第６のトランジスタと、第１の配線と、を有し、
    前記第１のトランジスタのソース及びドレインの一方、及び前記第４のトランジスタのソース及びドレインの一方は、第１の電圧が印加される機能を有し、
    前記第２のトランジスタのソース及びドレインの一方、及び前記第５のトランジスタのソース及びドレインの一方は、第２の電圧が印加される機能を有し、
    前記第１のトランジスタのソース及びドレインの他方は、前記第２のトランジスタのソース及びドレインの他方と、前記第４のトランジスタのゲートと、前記第６のトランジスタのソース及びドレインの一方と、に電気的に接続され、
    前記第１のトランジスタのゲートは、前記第３のトランジスタのソース及びドレインの一方と、前記第４のトランジスタのソース及びドレインの他方と、前記第５のトランジスタのソース及びドレインの他方と、に電気的に接続され、
    前記第２のトランジスタのゲートは、前記第３のトランジスタのソース及びドレインの他方に電気的に接続され、
    前記第５のトランジスタのゲートは、前記第６のトランジスタのソース及びドレインの他方に電気的に接続され、
    前記第３のトランジスタのゲート及び前記第６のトランジスタのゲートは、前記第１の配線に電気的に接続され、
    前記第１の電圧は、前記第２の電圧よりも高く、
    前記第１のトランジスタ及び前記第４のトランジスタは、ｐチャネル型トランジスタであり、
    前記第２のトランジスタ及び前記第５のトランジスタは、ｎチャネル型トランジスタであり、
    前記第３のトランジスタ及び前記第６のトランジスタは、チャネルが形成される領域に酸化物半導体層を有する半導体装置。
  2. 請求項１において、
    第１及び第２の容量素子を有し、
    前記第１の容量素子の一方の電極は、前記第２のトランジスタのゲートと、前記第３のトランジスタのソース及びドレインの他方と、に電気的に接続され、
    前記第２の容量素子の一方の電極は、前記第５のトランジスタのゲートと、前記第６のトランジスタのソース及びドレインの他方と、に電気的に接続され、
    前記第１の容量素子の他方の電極及び前記第２の容量素子の他方の電極は、第３の電圧が印加される機能を有し、
    前記第３の電圧は、前記第１の電圧よりも低い半導体装置。
  3. 第１乃至第６のトランジスタと、第１の配線と、を有し、
    前記第１のトランジスタのソース及びドレインの一方、及び前記第４のトランジスタのソース及びドレインの一方は、第１の電圧が印加される機能を有し、
    前記第２のトランジスタのソース及びドレインの一方、及び前記第５のトランジスタのソース及びドレインの一方は、第２の電圧が印加される機能を有し、
    前記第１のトランジスタのソース及びドレインの他方は、前記第２のトランジスタのソース及びドレインの他方と、前記第５のトランジスタのゲートと、前記第６のトランジスタのソース及びドレインの一方と、に電気的に接続され、
    前記第１のトランジスタのゲートは、前記第３のトランジスタのソース及びドレインの他方に電気的に接続され、
    前記第４のトランジスタの前記ソース及び前記ドレインの他方は、前記第５のトランジスタのソース及びドレインの他方と、前記第２のトランジスタのゲートと、前記第３のトランジスタのソース及びドレインの一方と、に電気的に接続され、
    前記第４のトランジスタのゲートは、前記第６のトランジスタの前記ソース及び前記ドレインの他方に電気的に接続され、
    前記第３のトランジスタのゲート及び前記第６のトランジスタのゲートは、前記第１の配線に電気的に接続され、
    前記第１の電圧は、前記第２の電圧よりも高く、
    前記第１のトランジスタ及び前記第４のトランジスタは、ｐチャネル型トランジスタであり、
    前記第２のトランジスタ及び前記第５のトランジスタは、ｎチャネル型トランジスタであり、
    前記第３のトランジスタ及び前記第６のトランジスタは、チャネルが形成される領域に酸化物半導体層を有する半導体装置。
  4. 請求項３において、
    第１及び第２の容量素子を有し、
    前記第１の容量素子の一方の電極は、前記第１のトランジスタのゲートと、前記第３のトランジスタのソース及びドレインの他方と、に電気的に接続され、
    前記第２の容量素子の一方の電極は、前記第４のトランジスタのゲートと、前記第６のトランジスタのソース及びドレインの他方と、に電気的に接続され、
    前記第１の容量素子の他方の電極及び前記第２の容量素子の他方の電極は、第３の電圧が印加される機能を有し、
    前記第３の電圧は、前記第１の電圧よりも低い半導体装置。
  5. 請求項１乃至請求項４のいずれか一において、
    第７及び第８のトランジスタと、第２乃至第４の配線を有し、を有し、
    前記第７のトランジスタのゲート及び前記第８のトランジスタのゲートは、前記第２の配線に電気的に接続され、
    前記第７のトランジスタのソース及びドレインの一方は、前記第３の配線に電気的に接続され、
    前記第７のトランジスタのソース及びドレインの他方は、前記第１のトランジスタのソース及びドレインの他方に電気的に接続され、
    前記第８のトランジスタのソース及びドレインの一方は、前記第４の配線に電気的に接続され、
    前記第８のトランジスタのソース及びドレインの他方は、前記第４のトランジスタのソース及びドレインの他方に電気的に接続される半導体装置。
  6. 第１乃至第８のトランジスタと、第１及び第２の配線と、を有し、
    前記第１のトランジスタのソース及びドレインの一方、及び前記第５のトランジスタのソース及びドレインの一方は、第１の電圧が印加される機能を有し、
    前記第２のトランジスタのソース及びドレインの一方、及び前記第６のトランジスタのソース及びドレインの一方は、第２の電圧が印加される機能を有し、
    前記第１のトランジスタのソース及びドレインの他方は、前記第２のトランジスタのソース及びドレインの他方と、前記第７のトランジスタのソース及びドレインの一方と、及び前記第８のトランジスタのソース及びドレインの一方と、に電気的に接続され、
    前記第５のトランジスタのソース及びドレインの他方は、前記第６のトランジスタのソース及びドレインの他方と、前記第３のトランジスタのソース及びドレインの一方と、及び前記第４のトランジスタのソース及びドレインの一方と、に電気的に接続され、
    前記第１のトランジスタのゲートは、前記第４のトランジスタのソース及びドレインの他方に電気的に接続され、
    前記第２のトランジスタのゲートは、前記第３のトランジスタのソース及びドレインの他方に電気的に接続され、
    前記第５のトランジスタのゲートは、前記第８のトランジスタのソース及びドレインの他方に電気的に接続され、
    前記第６のトランジスタのゲートは、前記第７のトランジスタのソース及びドレインの他方に電気的に接続され、
    前記第４のトランジスタのゲート及び前記第８のトランジスタのゲートは、前記第１の配線に電気的に接続され、
    前記第３のトランジスタのゲート及び前記第６のトランジスタのゲートは、前記第２の配線に電気的に接続され、
    前記第１の電圧は、前記第２の電圧よりも高く、
    前記第１のトランジスタ及び前記第５のトランジスタは、ｐチャネル型トランジスタであり、
    前記第２のトランジスタ及び前記第６のトランジスタは、ｎチャネル型トランジスタであり、
    前記第３のトランジスタ、前記第４のトランジスタ、前記第７のトランジスタ、及び前記第８のトランジスタは、チャネルが形成される領域に酸化物半導体層を有する半導体装置。
  7. 請求項６において、
    第１乃至第４の容量素子を有し、
    前記第１の容量素子の一方の電極は、前記第１のトランジスタのゲートと、前記第４のトランジスタのソース及びドレインの他方と、に電気的に接続され、
    前記第２の容量素子の一方の電極は、前記第２のトランジスタのゲートと、前記第３のトランジスタのソース及びドレインの他方と、に電気的に接続され、
    前記第３の容量素子の一方の電極は、前記第５のトランジスタのゲートと、前記第８のトランジスタのソース及びドレインの他方と、に電気的に接続され、
    前記第４の容量素子の一方の電極は、前記第６のトランジスタのゲートと、前記第７のトランジスタのソース及びドレインの他方と、に電気的に接続され、
    前記第１乃至前記第４の容量素子の他方の電極は、第３の電圧が印加される機能を有し、
    前記第３の電圧は、前記第１の電圧よりも低い半導体装置。
  8. 請求項６又は請求項７において、
    第９及び第１０のトランジスタと、第３乃至第５の配線を有し、を有し、
    前記第９のトランジスタのゲート及び前記第１０のトランジスタのゲートは、前記第３の配線に電気的に接続され、
    前記第９のトランジスタのソース及びドレインの一方は、前記第４の配線に電気的に接続され、
    前記第９のトランジスタのソース及びドレインの他方は、前記第１のトランジスタのソース及びドレインの他方に電気的に接続され、
    前記第１０のトランジスタのソース及びドレインの一方は、前記第５の配線に電気的に接続され、
    前記第１０のトランジスタのソース及びドレインの他方は、前記第５のトランジスタのソース及びドレインの他方に電気的に接続される半導体装置。
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