JP2003218238A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2003218238A
JP2003218238A JP2002146560A JP2002146560A JP2003218238A JP 2003218238 A JP2003218238 A JP 2003218238A JP 2002146560 A JP2002146560 A JP 2002146560A JP 2002146560 A JP2002146560 A JP 2002146560A JP 2003218238 A JP2003218238 A JP 2003218238A
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JP
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mos transistors
transistor
well
mos
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JP2002146560A
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Inventor
Koji Arai
浩二 新居
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Priority to US10/293,291 priority patent/US6822300B2/en
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
    • G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element

Abstract

(57)【要約】 【課題】 半導体記憶装置において、ビット線の配線容
量およびビット線間容量を小さくするとともに、製造上
のばらつきに対するマージンを確保する。 【解決手段】 本発明の半導体記憶装置は、Ｎウェル領
域上に形成された第１と第２アクセスＰＭＯＳトランジ
スタＰ１，Ｐ２と、Ｐウェル領域上に形成された第１と
第２ドライバＮＭＯＳトランジスタＮ１，Ｎ２と、第１
と第２アクセスＰＭＯＳトランジスタＰ１，Ｐ２のゲー
トと接続されるワード線と、第１と第２アクセスＰＭＯ
ＳトランジスタＰ１，Ｐ２のソースと各々接続される第
１と第２ビット線とを備える。そして、Ｎ型拡散領域２
ｂ，２ｃと、Ｐ型拡散領域２ａ，２ｄとを同じ方向に延
在させ、ポリシリコン配線３ａ〜３ｄを同じ方向に延在
させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、より特定的には、無負荷型ＣＭＯＳスタティック
メモリ（以下、「ＳＲＡＭ（Static Random Access Mem
ory）」と称する）や、無負荷型連想メモリ（ＣＡＭ：C
ontent Addressable Memory）等の半導体記憶装置のメ
モリセル構造に関する。
【０００２】
【従来の技術】図３１は、４個のトランジスタで形成し
た無負荷型ＳＲＡＭメモリセルの従来のレイアウト構成
を示した図である。その等価回路図を図１９に示す。
【０００３】このタイプのＳＲＡＭについては、たとえ
ば国際学会誌ＩＥＤＭ‘９８ pp643-646 “A 1.9-um2
Loadless CMOS Four-TransIstor SRAM Cell In a 0.18
-umLogIc Technology"や、国際論文誌IEEE JSSC VOL.36
No.3, March 2001 "An Ultrahigh-Density High-Speed
Load less Four-Transistor SRAM Macro with Twisted
Bit line Architecture and Triple-Well Shield"に示
されている。
【０００４】図３１に示すように、メモリセル１は、４
つのＭＯＳ(Metal Oxide Semiconductor)トランジスタ
を有する。具体的には、メモリセル１は、Ｐウェル上に
形成されたＮＭＯＳトランジスタＮ１，Ｎ２と、Ｎウェ
ル上に形成されたＰＭＯＳトランジスタＰ１，Ｐ２とを
有する。
【０００５】ＮＭＯＳトランジスタＮ１は、Ｎ型拡散領
域２ａとポリシリコン配線３ｃとの交差部に形成され、
ＮＭＯＳトランジスタＮ２は、Ｎ型拡散領域２ｂとポリ
シリコン配線３ｂとの交差部に形成される。ＰＭＯＳト
ランジスタＰ１は、Ｐ型拡散領域２ｃとポリシリコン配
線３ａとの交差部に形成され、ＰＭＯＳトランジスタＰ
２は、Ｐ型拡散領域２ｄとポリシリコン配線３ａとの交
差部に形成される。
【０００６】ＰＭＯＳトランジスタＰ１，Ｐ２はアクセ
ストランジスタであり、ＮＭＯＳトランジスタＮ１，Ｎ
２はドライバトランジスタである。各拡散領域２ａ〜ｄ
は、コンタクトホール４ａ〜４ｈを介して上層配線と接
続される。
【０００７】図３１に示すレイアウト構成において、ワ
ード線ＷＬは横方向に配線される。それに対し、ビット
線対ＢＬ１，ＢＬ２は縦方向に配線される。図３１に示
すように１ビットのレイアウト構成は縦方向に長く、か
かるレイアウト構成ではビット線は長くなる。
【０００８】
【発明が解決しようとする課題】上述のように、従来の
４トランジスタ構成のＳＲＡＭメモリセルは、ビット線
方向に長くなるためビット線の配線容量が大きくなる。
また、ビット線ＢＬ１，ＢＬ２の間隔も狭くなるため、
ビット線間容量も大きくなってしまう。そのため、アク
セスタイムが遅くなるという問題があった。
【０００９】さらに、アクセストランジスタＰ１，Ｐ２
のゲートや拡散領域の向きと、ドライバトランジスタＮ
１，Ｎ２のゲートや拡散領域の向きが異なるため、フォ
トリソグラフィ後にゲート等の形成用パターンの幅やパ
ターン形成位置のばらつきが大きくなる。そのため、ゲ
ート等の幅や形成位置のばらつきが大きくなってしま
う。
【００１０】ゲート幅等のばらつきが大きくなると上記
の各トランジスタの特性が変動することとなる。また、
たとえば図３１におけるポリシリコン配線３ｃの形成位
置が左右方向にずれると、ポリシリコン配線３ｃとコン
タクトホール４ａあるいは４ｂとが短絡し、図３１にお
けるポリシリコン配線３ａの形成位置が上下方向にずれ
ると、ポリシリコン配線３ａとコンタクトホール４ｅ〜
４ｇとが短絡してしまう。このようにゲートパターンが
上下左右のいずれの方向にずれても分離されるべきコン
タクトホールと短絡する可能性があり、マスクずれなど
による製造上のばらつきに対するマージンの確保が困難
であるという問題があった。
【００１１】このような問題は、無負荷４トランジスタ
型のＳＲＡＭのメモリセルのみならず、無負荷４トラン
ジスタ型のＣＡＭのメモリセルにおいても生じ得る。
【００１２】本発明は上記の課題を解決するためになさ
れたものである。本発明の目的は、ＳＲＡＭやＣＡＭ等
の半導体記憶装置において、ビット線の配線容量および
ビット線間容量を小さくするとともに、製造上のばらつ
きに対するマージンを確保することにある。
【００１３】
【課題を解決するための手段】本発明に係る半導体記憶
装置は、１つの局面では、第１導電型の第１ウェルの両
側に形成された第２導電型の第２と第３ウェルと、第２
あるいは第３ウェル上に形成された第１導電型の第１と
第２アクセスＭＯＳトランジスタと、第１ウェル上に形
成された第２導電型の第１と第２ドライバＭＯＳトラン
ジスタと、第１と第２アクセスＭＯＳトランジスタのゲ
ートと接続され、第１、第２および第３ウェルが並ぶ方
向に延在するワード線と、第１と第２アクセスＭＯＳト
ランジスタのソースと各々接続され第１、第２および第
３ウェルが並ぶ方向と垂直な方向に延在する第１と第２
ビット線とを備える。そして、第１と第２アクセスＭＯ
Ｓトランジスタのソース／ドレインを形成するための第
１導電型の第１と第２拡散領域と、第１と第２ドライバ
ＭＯＳトランジスタのソース／ドレインを形成するため
の第２導電型の第３と第４拡散領域とを同じ方向に延在
させ、第１と第２アクセスＭＯＳトランジスタのゲート
と、第１と第２ドライバＭＯＳトランジスタのゲートと
を同じ方向に延在させる。
【００１４】上記のように第１と第２ビット線を第１〜
第３ウェルが並ぶ方向と垂直方向に延在させることによ
り、第１と第２ビット線を短くすることができ、またビ
ット線間の間隔も広く確保することができる。さらに、
上記の第１、第２、第３および第４拡散領域を同じ方向
に延在させ、アクセスＭＯＳトランジスタのゲートとド
ライバＭＯＳトランジスタのゲートとを同じ方向に延在
させることにより、フォトリソグラフィ後にゲート等の
形成用パターンの幅やパターン形成位置のばらつきを小
さくすることができる。また、ゲートがその延在方向
（長手方向）にずれた場合でも、ゲートとその幅方向両
側に設けられるコンタクトホールとの短絡を回避するこ
とができる。つまり、ゲートが長手方向にある程度シフ
トすることを許容することができる。
【００１５】上記の第２と第３ウェル上に、第１と第２
アクセスＭＯＳトランジスタをそれぞれ配置することが
好ましい。それにより、第１と第２ビット線間の間隔を
広く確保することができる。
【００１６】第１アクセスＭＯＳトランジスタのドレイ
ンと、第１ドライバＭＯＳトランジスタのドレインとを
直接接続する導体部をさらに備えることが好ましい。こ
の導体部としては、たとえば上記ドレイン上に形成した
コンタクト部間を直接接続するメタル配線や、該コンタ
クト部を一体化する（共通コンタクト）とともにその内
部に導体部を埋め込んだものを挙げることができる。
【００１７】かかる導体部を設けることにより、ドライ
バＭＯＳトランジスタのゲートを介在することなくドレ
イン間を接続することができ、ドレイン間の接続抵抗を
低減することができる。
【００１８】上記第１と第２アクセスＭＯＳトランジス
タのゲートと、第１と第２ドライバＭＯＳトランジスタ
のゲートが、第１、第２および第３ウェルの延在方向に
対して垂直の方向に直線状に延びることが好ましい。そ
れにより、ゲート幅やゲート形成位置のばらつきを小さ
くすることができ、またゲートがその延在方向にずれた
としても、ゲートとその幅方向両側に設けられるコンタ
クトホールとの短絡を回避することができる。
【００１９】上記半導体記憶装置は、第２と第３ウェル
上にそれぞれ形成された第１導電型の第３と第４アクセ
スＭＯＳトランジスタと、第３と第４アクセスＭＯＳト
ランジスタのゲートと接続される他のワード線と、第３
と第４アクセスＭＯＳトランジスタのソースと各々接続
される第３と第４ビット線とを備えるものであってもよ
い。この場合、第３と第４アクセスＭＯＳトランジスタ
のソース／ドレインを形成するための第１導電型の第５
と第６拡散領域と、第１、第２、第３および第４拡散領
域とを同じ方向に延在させ、第３と第４アクセスＭＯＳ
トランジスタのゲートと、第１と第２アクセスＭＯＳト
ランジスタのゲートおよび第１と第２ドライバＭＯＳト
ランジスタのゲートとを同じ方向に延在させる。
【００２０】このように第３と第４アクセスＭＯＳトラ
ンジスタ、他のワード線および第３と第４ビット線を備
えた、いわゆる２ポートメモリセルにも本発明を適用す
ることができ、上述の場合と同様の効果が得られる。
【００２１】上記第１と第２ビット線を第２ウェル上に
形成し、第３と第４ビット線を第３ウェル上に形成する
ことが好ましい。このように各ポートのビット線対をそ
れぞれ別のウェル上に配置することにより、ポート間干
渉を受け難くすることができる。
【００２２】上記半導体記憶装置は、第２あるいは第３
ウェル上に形成された第１導電型の第１と第２ＭＯＳト
ランジスタと、第２ＭＯＳトランジスタのゲートと接続
される読み出し用ワード線と、第２ＭＯＳトランジスタ
のソースと接続される読み出し用ビット線とを備えるも
のであってもよい。この場合、第１ＭＯＳトランジスタ
のゲートを第２ドライバＭＯＳトランジスタスタのゲー
トと接続し、第１ＭＯＳトランジスタのソースに電源電
位を与え、第１と第２ＭＯＳトランジスタのソース／ド
レインを形成するための第１導電型の第５と第６拡散領
域と、第１、第２、第３および第４拡散領域とを同じ方
向に延在させ、第１と第２ＭＯＳトランジスタのゲート
と、第１と第２アクセスＭＯＳトランジスタのゲートお
よび第１と第２ドライバＭＯＳトランジスタのゲートと
を同じ方向に延在させる。
【００２３】また、上記半導体記憶装置は、第１ウェル
上に形成された第２導電型の第１と第２ＭＯＳトランジ
スタと、第２ＭＯＳトランジスタのゲートと接続される
読み出し用ワード線と、第２ＭＯＳトランジスタのソー
スと接続される読み出し用ビット線とを備えるものであ
ってもよい。この場合、第１ＭＯＳトランジスタのゲー
トを第２ドライバＭＯＳトランジスタスタのゲートと接
続し、第１ＭＯＳトランジスタのドレインを接地電位と
し、第１と第２ＭＯＳトランジスタのソース／ドレイン
を形成するための第１導電型の第５と第６拡散領域と、
第１、第２、第３および第４拡散領域とを同じ方向に延
在させ、第１と第２ＭＯＳトランジスタのゲートと、第
１と第２アクセスＭＯＳトランジスタのゲートおよび第
１と第２ドライバＭＯＳトランジスタのゲートとを同じ
方向に延在させる。
【００２４】このように読み出し用ポートを備えた２ポ
ートメモリセルにも本発明を適用することができる。こ
の場合にも、上述の場合と同様の効果が得られる。
【００２５】本発明に係る半導体記憶装置は、他の局面
では、第１導電型の第１ウェルと、第２導電型の第２ウ
ェルと、第２ウェル上に形成された第１導電型の第１と
第２アクセスＭＯＳトランジスタと、第１ウェル上に形
成された第２導電型の第１と第２ドライバＭＯＳトラン
ジスタと、第１と第２ウェルが並ぶ方向に延在し第１と
第２アクセスＭＯＳトランジスタのゲートと接続される
ワード線と、第１と第２アクセスＭＯＳトランジスタの
ソースと各々接続されワード線の延在方向と垂直な方向
に延在する第１と第２ビット線とを備える。そして、第
１と第２アクセスＭＯＳトランジスタのソース／ドレイ
ンを形成するための第１導電型の第１と第２拡散領域
と、第１と第２ドライバＭＯＳトランジスタのソース／
ドレインを形成するための第２導電型の第３と第４拡散
領域とを同じ方向に延在させ、第１と第２アクセスＭＯ
Ｓトランジスタのゲートと、第１と第２ドライバＭＯＳ
トランジスタのゲートとを同じ方向に延在させる。
【００２６】本局面の場合も、第１と第２ウェルが並ぶ
方向と垂直な方向に第１と第２ビット線を延在させてい
るので、第１と第２ビット線を短くすることができ、ビ
ット線間の間隔も広く確保することができる。また、１
つの局面と同様に、第１〜第４拡散領域を同じ方向に延
在させ、アクセスＭＯＳトランジスタのゲートとドライ
バＭＯＳトランジスタのゲートとを同じ方向に延在させ
ているので、ゲート等の幅や形成位置のばらつきを小さ
くすることができ、ゲートが長手方向にある程度シフト
するのを許容することができる。
【００２７】上記ＳＲＡＭは、上記第１ウェル上に形成
された第２導電型の第１と第２ＭＯＳトランジスタと、
第２ＭＯＳトランジスタのゲートと接続される読み出し
用ワード線と、第２ＭＯＳトランジスタのソースと接続
される読み出し用ビット線とを備えるものであってもよ
い。この場合、第１ＭＯＳトランジスタのゲートを第２
ドライバＭＯＳトランジスタスタのゲートと接続し、第
１ＭＯＳトランジスタのドレインを接地電位とし、第１
と第２ＭＯＳトランジスタのソース／ドレインを形成す
るための第２導電型の第５と第６拡散領域と、第１、第
２、第３および第４拡散領域とを同じ方向に延在させ、
第１と第２ＭＯＳトランジスタのゲートと、第１と第２
アクセスＭＯＳトランジスタのゲートおよび第１と第２
ドライバＭＯＳトランジスタのゲートとを同じ方向に延
在させる。
【００２８】このように本発明の他の局面の思想は、読
み出し用ポートを備えた２ポートメモリセルに適用する
ことができる。この場合にも他の局面の場合と同様の効
果が得られる。
【００２９】本発明に係る半導体記憶装置は、さらに他
の局面では、第１導電型の第１ウェルと隣接して形成さ
れた第２導電型の第２ウェルと、第２ウェル上に形成さ
れた第１導電型の第１と第２ＭＯＳトランジスタと、第
１ウェル上に形成された第２導電型の第３と第４ＭＯＳ
トランジスタと、第１と第２ＭＯＳトランジスタのゲー
トと接続され、第１と第２ウェルが並ぶ方向に延在する
ワード線と、第１と第２ＭＯＳトランジスタのソースと
各々接続され、第１と第２ウェルが並ぶ方向と垂直な方
向に延在する第１と第２ビット線とを備える。そして、
第１と第２ＭＯＳトランジスタのソース／ドレインを形
成するための第１導電型の第１と第２拡散領域と、第３
と第４ＭＯＳトランジスタのソース／ドレインを形成す
るための第２導電型の第３と第４拡散領域とを同じ方向
に延在させ、第１と第２ＭＯＳトランジスタのゲート
と、第３と第４ＭＯＳトランジスタのゲートとを同じ方
向に延在させる。
【００３０】本局面の場合も、第１と第２ビット線を短
くすることができ、またビット線間の間隔も広く確保す
ることができる。また第１から第４拡散領域および第１
から第４ＭＯＳトランジスタのゲートを同じ方向に延在
させているので、フォトリソグラフィ後にゲート等の形
成用パターンの幅やパターン形成位置のばらつきを小さ
くすることができる。
【００３１】上記半導体記憶装置は、好ましくは、第１
ウェルに対し第２ウェルと反対側に形成された第２導電
型の第３ウェルと、第３ウェル内に形成された第１導電
型の第５、第６および第７ＭＯＳトランジスタと、第５
と第６ＭＯＳトランジスタのソースと接続され、第１、
第２および第３ウェルが並ぶ方向垂直な方向に延在する
第１と第２サーチ線と、第７ＭＯＳトランジスタのドレ
インと接続され、第１、第２および第３ウェルが並ぶ方
向に延在するマッチ線とを備える。この場合、上記第７
ＭＯＳトランジスタのソースを電源線と接続し、該電源
線に、電源線の電位を可変とする電位可変手段を接続し
てもよい。
【００３２】また、上記半導体記憶装置は、第１ウェル
内に形成された第２導電型の第５、第６および第７ＭＯ
Ｓトランジスタと、第５と第６ＭＯＳトランジスタのソ
ースと接続され、第１、第２および第３ウェルが並ぶ方
向と垂直な方向に延在する第１と第２サーチ線と、第７
ＭＯＳトランジスタのドレインと接続され、第１、第２
および第３ウェルが並ぶ方向に延在するマッチ線とを備
えるものであってもよい。
【００３３】上記半導体記憶装置は、第７ＭＯＳトラン
ジスタとドレインを共有する第８ＭＯＳトランジスタを
備えるものであってもよい。この場合、第７ＭＯＳトラ
ンジスタのゲートと第８ＭＯＳトランジスタのゲートと
を電気的に接続する。
【００３４】また、上記第５、第６および第７ＭＯＳト
ランジスタのソース／ドレインを形成するための第５、
第６および第７拡散領域を、第１から第４拡散領域と同
じ方向に延在させ、第５、第６および第７ＭＯＳトラン
ジスタのゲートを、第１から第４ＭＯＳトランジスタの
ゲートと同じ方向に延在させることが好ましい。
【００３５】上記半導体記憶装置は、マッチ線の延在方
向に隣接する第１と第２メモリセルを備える。この場
合、マッチ線の延在方向と垂直な方向に、第１メモリセ
ルの第７ＭＯＳトランジスタと、第２メモリセルの第７
ＭＯＳトランジスタとを並べて配置する。
【００３６】本発明は、バルクの半導体基板上に形成し
たデバイスのみならず、ＳＯＩ（Silicon On Insulato
r)基板上に形成したデバイスにも適用可能である。
【００３７】
【発明の実施の形態】以下、図１〜図３０を用いて、本
発明の実施の形態について説明する。
【００３８】（実施の形態１）図１および図２は、本発
明の実施の形態１における無負荷型ＳＲＡＭ（スタティ
ック半導体記憶装置）のメモリセル１の平面図である。
このメモリセル１の等価回路図を図１９に示す。なお、
図１に第１金属配線までのレイアウトを示し、図２に第
２および第３金属配線のレイアウトを示す。
【００３９】図１に示すように、Ｐウエル領域の両側に
Ｎウエル領域を設ける。Ｐウエル領域内に選択的にリン
などのＮ型不純物を注入してＮ型拡散領域２ｂ，２ｃを
形成し、Ｎウエル領域内に選択的にボロン等のＰ型不純
物を注入してＰ型拡散領域２ａ，２ｄを形成する。
【００４０】Ｎ型拡散領域２ｂ，２ｃとＰ型拡散領域２
ａ，２ｄは、ともに直線状の形状を有し、同じ方向（Ｐ
ウエル領域およびＮウエル領域の延在方向）に延在す
る。それにより、Ｐウエル領域やＮウエル領域の幅や形
成位置のばらつきを小さくすることができる。
【００４１】本実施の形態におけるメモリセル１は、４
つのＭＯＳトランジスタで構成される。具体的にはメモ
リセル１は、第１と第２アクセスＰＭＯＳトランジスタ
Ｐ１，Ｐ２と、第１と第２ドライバＮＭＯＳトランジス
タＮ１，Ｎ２とで構成される。
【００４２】第１と第２アクセスＰＭＯＳトランジスタ
Ｐ１，Ｐ２は、Ｐウエル領域の両側に位置するＮウエル
領域上にそれぞれ形成され、第１と第２ドライバＮＭＯ
ＳトランジスタＮ１，Ｎ２は中央のＰウエル領域上に形
成される。
【００４３】第１アクセスＰＭＯＳトランジスタＰ１
は、ソース／ドレインとなる領域を含むＰ型拡散領域２
ａと、ポリシリコン配線３ａとの交差部に形成され、第
２アクセスＰＭＯＳトランジスタＰ２は、ソース／ドレ
インとなる領域を含むＰ型拡散領域２ｄと、ポリシリコ
ン配線３ｄとの交差部に形成される。
【００４４】第１ドライバＮＭＯＳトランジスタＮ１
は、ソース／ドレインとなる領域を含むＮ型拡散領域２
ｃと、ポリシリコン配線３ｃとの交差部に形成され、第
２ドライバＮＭＯＳトランジスタＮ２は、ソース／ドレ
インとなる領域を含むＮ型拡散領域２ｂと、ポリシリコ
ン配線３ｂとの交差部に形成される。
【００４５】図１に示すように、ポリシリコン配線３ａ
〜３ｄは、同じ方向に延在する。すなわち、ポリシリコ
ン配線３ａ〜３ｄは、Ｐウエル領域とＮウエル領域が延
在する方向（図１における縦方向）に垂直な方向（図１
における横方向）であって、Ｐウエル領域とＮウエル領
域が並ぶ方向に延在する。
【００４６】それにより、ポリシリコン配線３ａ〜３ｄ
の幅や形成位置のばらつきを小さくすることができる。
また、それに伴いポリシリコン配線３ａ〜３ｄが図１に
おける横方向にずれて形成されたとしても、ポリシリコ
ン配線３ａ〜３ｄとコンタクトホール（コンタクト部）
４ｂ〜４ｉとの短絡を回避することができる。
【００４７】Ｐ型拡散領域２ａ，２ｄ、Ｎ型拡散領域２
ｂ，２ｃおよびポリシリコン配線３ａ〜３ｄを覆うよう
に図示しない第１層間絶縁膜を形成し、該第１層間絶縁
膜にＰ型拡散領域２ａ，２ｄ、Ｎ型拡散領域２ｂ，２ｃ
およびポリシリコン配線３ａ，３ｄに達するコンタクト
ホール４ａ〜４ｊを形成する。このコンタクトホール４
ａ〜４ｊ内に、上層配線との接続用の導電層を埋め込
む。なお、コンタクトホール４ａ，４ｊはゲートに達す
るゲートコンタクトであり、コンタクトホール４ｂ，４
ｅ，４ｆ，４ｈは、拡散領域とポリシリコン配線とに達
する共通コンタクト（Shared Contact)である。
【００４８】図１において、第１ドライバＮＭＯＳトラ
ンジスタＮ１のドレインであるＮ型拡散領域と、第１ア
クセスＰＭＯＳトランジスタＰ１のドレインであるＰ型
拡散領域は、コンタクトホール（共通コンタクト）４ｆ
と、ポリシリコン配線３ｂと、コンタクトホール（共通
コンタクト）４ｂとを介して電気的に低インピーダンス
で接続される。この端子は、図１９に示す等価回路図の
記憶ノードＮａとなる。
【００４９】同様に、第２ドライバＮＭＯＳトランジス
タＮ２のドレインであるＮ型拡散領域と第２アクセスＰ
ＭＯＳトランジスタＰ２のドレインであるＰ型拡散領域
は、コンタクトホール（共通コンタクト）４ｅとポリシ
リコン配線３ｃとコンタクトホール（共通コンタクト）
４ｈを介して電気的に低インピーダンスで接続される。
この端子は図１９に示す等価回路図の記憶ノードＮｂと
なる。
【００５０】第１層間絶縁膜上に、第１金属配線５ａ〜
５ｆを形成する。第１金属配線５ａはコンタクトホール
４ａ上に形成され、第１金属配線５ｂはコンタクトホー
ル４ｃ上に形成され、第１金属配線５ｃはコンタクトホ
ール４ｄ上に形成され、第１金属配線５ｄはコンタクト
ホール４ｇ上に形成され、第１金属配線５ｅはコンタク
トホール４ｉ上に形成され、第１金属配線５ｆはコンタ
クトホール４ｊ上に形成される。
【００５１】次に図２を参照して、第１金属配線５ａ〜
５ｆ上に図示しない第２層間絶縁膜を介して第２金属配
線７ａ〜７ｅを形成する。第２金属配線７ａ，７ｅは、
第２層間絶縁膜に設けた第１ビアホール６ａ，６ｆを介
して第１金属配線５ａ，５ｆとそれぞれ接続される。第
２金属配線７ｂ，７ｄは、第１ビアホール６ｂ，６ｅを
介して第１金属配線５ｂ，５ｅとそれぞれ接続され、ビ
ット線ＢＬ１，ＢＬ２となる。第２金属配線７ｃは、第
１ビアホール６ｃ，６ｄを介して第１金属配線５ｃ，５
ｄと接続され接地線（ＧＮＤ線）となる。
【００５２】Ｐウエル領域内のＮ型拡散領域２ｃ，２ｂ
の一部領域は、各々ドライバＮＭＯＳトランジスタＮ
１、Ｎ２のソース端子となり、コンタクトホール（拡散
コンタクト）４ｇ，４ｄ、第１金属配線５ｄ，５ｃおよ
び第１ビアホール６ｃ，６ｄを介してＧＮＤ電位が与え
られる。
【００５３】Ｎウエル領域内のＰ型拡散領域２ａ，２ｄ
の一部領域は、各々アクセスＰＭＯＳトランジスタＰ
１，Ｐ２のソース端子となり、コンタクトホール（拡散
コンタクト）４ｃ，４ｉ、第１金属配線５ｂ，５ｅおよ
び第１ビアホール６ｂ，６ｅを介して各々ビット線ＢＬ
１、ＢＬ２に接続される。
【００５４】図１に示すようにＰウエル領域の両側にＮ
ウエル領域を設け、Ｎウエル領域にそれぞれ第１と第２
アクセスＰＭＯＳトランジスタＰ１，Ｐ２を設けること
により、図２に示すようにビット線ＢＬ１，ＢＬ２をメ
モリセル１の縦方向（短辺方向）に延在させることがで
き、ビット線ＢＬ１，ＢＬ２の長さを短くすることがで
きる。それにより、ビット線ＢＬ１，ＢＬ２の配線容量
を小さくすることができる。
【００５５】また、図２に示すようにビット線ＢＬ１，
ＢＬ２間の間隔を大きくすることができるので、ビット
線間容量を低減することもできる。
【００５６】第２金属配線７ａ〜７ｅ上に、図示しない
第３層間絶縁膜を介して第３金属配線８を形成する。こ
の第３金属配線８がワード線（ＷＬ）となる。第３金属
配線８は、Ｐウエル領域とＮウエル領域とが並ぶ方向で
あって各ウェル領域が延在する方向と垂直な方向（図２
にける横方向）に延在し、第２ビアホール９ａ，９ｂを
介して第２金属配線７ａ，７ｅと接続される。
【００５７】第２金属配線７ａ，７ｅは、第１ビアホー
ル６ａ，６ｆ、第１金属配線５ａ，５ｆおよびコンタク
トホール４ａ，４ｊを介してポリシリコン配線（ゲート
端子）３ａ，３ｄに接続される。したがって、ポリシリ
コン配線３ａ，３ｄと第３金属配線（ＷＬ）８とは接続
されることとなる。
【００５８】上記のようにレイアウトを構成すること
で、従来のセルと比べてビット線の配線長を短くできる
ため、アクセスタイムの高速化を図ることができる。ま
た、ポリシリコン配線の向きが同一方向になるので、ゲ
ート寸法の制御が容易になる。さらに、拡散領域を直線
状とすることにより、ポリシリコン配線が図１の上下方
向にシフトした場合においてもゲート幅を一定に保持す
ることができ、トランジスタ特性が変化するのを回避す
ることができる。
【００５９】なお、上述のメモリセル内部の保持データ
の読み出しおよび書き込み動作は、従来例と同様である
ので説明は省略する。
【００６０】（実施の形態２）次に本発明の実施の形態
２について図３と図４を用いて説明する。図３と図４
は、本実施の形態２のＳＲＡＭメモリセルのレイアウト
を示す平面図である。図３に第１金属配線までのレイア
ウトを示し、図４に第２および第３金属配線のレイアウ
トを示す。なお、該メモリセルの等価回路図は実施の形
態１の場合と同じである。
【００６１】実施の形態１と異なる主な点は、アクセス
ＰＭＯＳトランジスタＰ１，Ｐ２のドレインとドライバ
ＮＭＯＳトランジスタＮ１，Ｎ２のドレインとを、ポリ
シリコン配線を介在することなく直接金属配線で接続し
ている点である。具体的には、コンタクトホール４ｂ，
４ｅ間を第１金属配線５ｇで接続し、コンタクトホール
４ｆ，４ｈ間を第１金属配線５ｈで接続している。
【００６２】それに伴い、ＮＭＯＳトランジスタＮ１，
Ｎ２の位置を実施の形態１の場合とは反対にし、Ｐ型拡
散領域２ａ，２ｄをポリシリコン配線３ｂ，３ｃから離
している。それ以外の構成は実施の形態１とほぼ同様で
ある。よって、実施の形態１と同様の効果が得られる。
【００６３】共通コンタクトは拡散領域とポリシリコン
配線とを１つのコンタクトホールで共通に接続するもの
である。しかし、製造時のマスクずれなどによりそのコ
ンタクト抵抗のばらつきが大きいという製造上の問題が
ある。よって、その抵抗は、読み出し動作や書き込み動
作時の引き抜き電流を下げる作用があるため小さいほど
良い。
【００６４】そこで、上記のように所定のコンタクトホ
ール間を第１金属配線で直接接続することにより、図３
に示すように実施の形態１に比べて共通コンタクトの数
を減じることができる。つまり、引き抜き電流の経路に
は共通コンタクトが１つで済むので、抵抗値を下げるこ
とができる。また、製造時のばらつきの影響も小さくな
る。そのため、引き抜き電流を大きくできるので、動作
が安定し、アクセスタイムの高速化ができる。
【００６５】なお、アクセスＰＭＯＳトランジスタＰ
１，Ｐ２のドレインとドライバＮＭＯＳトランジスタＮ
１，Ｎ２のドレインとを、ポリシリコン配線を介在する
ことなく直接金属配線で接続することができるものであ
れば、上記以外の手法で各ドレイン間を接続してもよ
い。
【００６６】たとえば、実施の形態１において、ＮＭＯ
ＳトランジスタＮ１，Ｎ２の位置を入れ替え、コンタク
トホール４ｂ，４ｆを一体化するとともにコンタクトホ
ール４ｅ，４ｈを一体化してもよい。この場合にも、共
通コンタクトが１つで済み、上述の例と同様の効果が得
られる。それに加え、コンタクトホールと拡散領域およ
びポリシリコン配線とのコンタクト面積を大きくできる
ので、コンタクト抵抗を低減することができる。
【００６７】また、局所配線を用いて、アクセスＰＭＯ
ＳトランジスタＰ１，Ｐ２のドレインと、ドライバＮＭ
ＯＳトランジスタＮ１，Ｎ２のドレインとの間を接続し
てもよい。この場合にも同様の効果を期待できる。
【００６８】（実施の形態３）次に、図５と図６を用い
て、本発明の実施の形態３について説明する。本実施の
形態３は、上述の例の応用例である。図５と図６は、無
負荷型ＳＲＡＭセルの２ポートメモリセルのレイアウト
を示したものである。図５に第１金属配線までのレイア
ウトを示し、図６に第２および第３金属配線のレイアウ
トを示す。本実施の形態３のメモリセル１の等価回路図
を図２０に示す。
【００６９】本実施の形態３では、実施の形態２のメモ
リセルに、第３と第４アクセスＰＭＯＳトランジスタＰ
３，Ｐ４を追加したことを重要な特徴とする。具体的に
は、図５に示すように、Ｐ型拡散領域２ａを図５の上下
方向に延長し、この延長部上にポリシリコン配線３ｂを
形成し、Ｐ型拡散領域２ｄを図５の上下方向に延長し、
この延長部上にポリシリコン配線３ｆを形成する。
【００７０】本実施の形態においても、第３と第４アク
セスＰＭＯＳトランジスタＰ３，Ｐ４のソース／ドレイ
ンを含むＰ型拡散領域２ａ，２ｄと、Ｎ型拡散領域２
ｂ，２ｃとは、同じ方向に延在することとなる。また、
ポリシリコン配線３ａ〜３ｆも同じ方向に延在する。
【００７１】図６に示すように、１組のワード線（ＷＬ
１，ＷＬ２）となる第３金属配線８ａ，８ｂを設ける。
第３金属配線８ａは、第２ビアホール９ａ、第２金属配
線７ａ、第１ビアホール６ｇおよびコンタクトホール４
ａを介してポリシリコン配線３ａと接続され、第２ビア
ホール９ｂ、第２金属配線７ｈ、第１ビアホール６ｉお
よびコンタクトホール４ｍを介してポリシリコン配線３
ｅと接続される。
【００７２】第３金属配線８ｂは、第２ビアホール９
ｃ、第２金属配線７ｂ、第１ビアホール６ｈおよびコン
タクトホール４ｂを介してポリシリコン配線３ｂと接続
され、第２ビアホール９ｄ、第２金属配線７ｉ、第１ビ
アホール６ｊおよびコンタクトホール４ｎを介してポリ
シリコン配線３ｆと接続される。
【００７３】また、第１ポートの第１と第２ビット線Ｂ
Ｌ１，ＢＬ２とともに第２ポートの第３と第４ビット線
ＢＬ３，ＢＬ４を形成する。
【００７４】それ以外の構成については実施の形態２と
ほぼ同様である。したがって、従来のセルと比べてビッ
ト線の配線長を短くすることができ、アクセスタイムの
高速化を図ることができる。また、ゲート寸法の制御が
容易になる。
【００７５】（実施の形態４）次に図７と図８を用い
て、本発明の実施の形態４について説明する。本実施の
形態４は、実施の形態３の変形例である。図７と図８
は、無負荷型ＳＲＡＭセルの２ポートメモリセルのレイ
アウトを示したものである。図７に第１金属配線までの
レイアウトを示し、図８に第２および第３金属配線のレ
イアウトを示す。本実施の形態４のメモリセルの等価回
路図を図２０に示す。
【００７６】本実施の形態４では、第１〜第４アクセス
ＰＭＯＳトランジスタＰ１〜Ｐ４の位置を実施の形態３
と異ならせている。具体的には、図７に示すように、第
１と第２アクセスＰＭＯＳトランジスタＰ１，Ｐ２を左
側のＮウェル領域上に配置するとともに図７の横方向に
並べ、第３と第４アクセスＰＭＯＳトランジスタＰ３，
Ｐ４を右側のＮウェル領域上に配置するとともに横方向
に並べている。それに伴いＰ型拡散領域をＰＭＯＳトラ
ンジスタＰ１〜Ｐ４毎に分離してＰ型拡散領域２ａ，２
ｂ，２ｅ，２ｆを設け、これらを図７の横方向に並べて
いる。
【００７７】また、図８に示すように、第１ポートの第
１と第２ビット線ＢＬ１，ＢＬ２を接地線（ＧＮＤ線）
の左側に配置し、第２ポートの第３と第４ビット線ＢＬ
３，ＢＬ４を接地線の右側に配置している。つまり、第
１ポートの第１と第２ビット線ＢＬ１，ＢＬ２と、第２
ポートの第３と第４ビット線ＢＬ３，ＢＬ４とを離して
いる。
【００７８】それ以外の構成については、実施の形態３
とほぼ同様である。したがって、実施の形態３の場合と
同様に、アクセスタイムの高速化を図ることができ、ゲ
ート寸法の制御が容易になる。
【００７９】それに加え、第１ポートのビット線ＢＬ
１，ＢＬ２と第２ポートのビット線ＢＬ３，ＢＬ４を各
々別のＮウエル領域上に配線して離すことができるの
で、ポート間干渉を受けにくいという利点がある。
【００８０】第１ポートのビット線ＢＬ１，ＢＬ２と第
２ポートのビット線ＢＬ３，ＢＬ４が隣接して配線され
ると、カップリング容量によるノイズの影響を受けやす
くなる。それは、一方のビット線が書き込み動作中でＶ
ＤＤ電位からＧＮＤ電位まで変動すれば、隣接する他方
のビット線にはカップリング容量によるクロストークノ
イズが加わるからである。
【００８１】読み出し動作はビット線対の微小な電位差
をセンスアンプで増幅して読み出すものであるが、第１
ポートのビット線ＢＬ１，ＢＬ２が書き込み動作中で、
隣接する第２ポートのビット線ＢＬ３，ＢＬ４が読み出
し動作中だとすれば、ビット線ＢＬ３，ＢＬ４にクロス
トークノイズが加わり、誤読み出しをしてしまう危険性
がある。
【００８２】しかし、本実施の形態４では、図８に示す
ように第１と第２のポートのビット線が隣接しないた
め、ポート間干渉の問題を回避できる。
【００８３】（実施の形態５）次に、図９と図１０を用
いて、本発明の実施の形態５について説明する。本実施
の形態５は、本発明をマルチポートメモリに適用したも
のである。すなわち本実施の形態におけるメモリセル１
は、実施の形態１で示した無負荷型４トランジスタＳＲ
ＡＭのメモリセル１内部に読み出し専用のバッファ回路
を設け、２ポートのメモリセルを構成したものである。
【００８４】図９と図１０は、読み出し専用ポートを備
えた本実施の形態の２ポートメモリセルのレイアウトを
示した図である。図９に第１金属配線までのレイアウト
を示し、図１０に第２および第３金属配線のレイアウト
を示す。本実施の形態５のメモリセルの等価回路図を図
２１に示す。
【００８５】図９に示すように、本実施の形態５では、
左側のＮウェル上に読み出し用のＰＭＯＳトランジスタ
Ｐ５，Ｐ６を設けている。ＰＭＯＳトランジスタＰ５
は、Ｐ型拡散領域２ａとポリシリコン配線３ｂとの交差
部に設けられ、ＰＭＯＳトランジスタＰ６は、Ｐ型拡散
領域２ａとポリシリコン配線３ａとの交差部に設けられ
る。
【００８６】本実施の形態においても、ＰＭＯＳトラン
ジスタＰ５，Ｐ６のソース／ドレインを含むＰ型拡散領
域２ａと、Ｐ型拡散領域２ｂ，２ｆと、Ｎ型拡散領域２
ｃ，２ｄとは、同じ方向に延在することとなる。また、
ポリシリコン配線３ａ〜３ｅも同じ方向に延在する。
【００８７】図１０および図２１に示すように、読み出
し用ビット線ＲＢＬ（第２金属配線７ｂ）、読み出し用
ワード線ＲＷＬ（第３金属配線８ｂ）、書き込み用ビッ
ト線ＷＢＬ，／ＷＢＬ（第２金属配線７ｄ，７ｆ）およ
び書き込み用ワード線ＷＷＬ（第３金属配線８ａ）を設
けている。
【００８８】図２１に示すように、読み出し用ビット線
ＲＢＬはＰＭＯＳトランジスタＰ６のソースと接続さ
れ、ＰＭＯＳトランジスタＰ６のゲートは読み出し用ワ
ード線ＲＷＬと接続される。ＰＭＯＳトランジスタＰ５
のソースは電源ＶＤＤと接続され、ＰＭＯＳトランジス
タＰ５のドレインはＰＭＯＳトランジスタＰ６のドレイ
ンと接続される。
【００８９】ＰＭＯＳトランジスタＰ５のゲートは記憶
ノードＮａと接続される。したがって、ＰＭＯＳトラン
ジスタＰ５のゲートは、第２ドライバＮＭＯＳトランジ
スタＮ２のゲートおよび第１ドライバＮＭＯＳトランジ
スタＮ１のソースおよび第１アクセスＰＭＯＳトランジ
スタＰ１のドレインと接続される。
【００９０】それ以外の基本的な構成は図５に示す実施
の形態３と同様である。したがって従来のセルと比べて
アクセスタイムの高速化を図ることができ、またゲート
寸法の制御が容易になる。
【００９１】本実施の形態５のメモリセルにおける第１
ポートは、第１と第２アクセスＰＭＯＳトランジスタＰ
１，Ｐ２で構成され、第２ポートは、ＰＭＯＳトランジ
スタＰ５，Ｐ６、読み出し用ワード線ＲＷＬおよび読み
出し用ビット線ＲＢＬで構成される。
【００９２】非読み出し状態の場合、ビット線ＲＢＬは
予めロウ（Ｌ）レベルにプリチャージしておく。また、
ワード線ＲＷＬはハイ（Ｈ）レベル、すなわちＰＭＯＳ
トランジスタＰ６をオフ状態とする。仮に図２１におけ
る記憶ノードＮａがＬレベルであるとすると、ＰＭＯＳ
トランジスタＰ５はオン状態となる。
【００９３】読み出し動作が始まり、ワード線ＲＷＬが
ＨレベルからＬレベルに変化すると、ＰＭＯＳトランジ
スタＰ６はオフ状態からオン状態に変化する。それによ
り、ビット線ＲＢＬと電源ＶＤＤがＰＭＯＳトランジス
タＰ５，Ｐ６を介して電気的に導通状態になる。そのた
め、ビット線ＲＢＬはプリチャージレベルであるＬレベ
ルからＨレベルに変化し、記憶ノードＮａの反転データ
であるＨレベルが読み出される。
【００９４】その後、ワード線がＬレベルからＨレベル
に戻ると、ＰＭＯＳトランジスタＰ６がオフ状態とな
り、ビット線ＲＢＬと電源ＶＤＤは電気的に遮断され
る。そして、次の読み出しのためにビット線ＲＢＬを再
びＬレベルにプリチャージして読み出し動作を完了す
る。
【００９５】一方、仮に記憶ノードＮａがＨレベルであ
るとすると、ＰＭＯＳトランジスタＰ５はオフ状態とな
る。読み出し動作が始まり、ワード線ＲＷＬがＨレベル
からＬレベルに変化すると、ＰＭＯＳトランジスタＰ６
はオフ状態からオン状態に変化するが、ＰＭＯＳトラン
ジスタＰ５はオフ状態であるので、ビット線ＲＢＬはプ
リチャージレベルであるＬレベルのままで変化しない。
こうして記憶ノードＮａの反転データであるＬレベルが
読み出される。その後、ワード線がＬレベルからＨレベ
ルに戻り読み出し動作を完了する。
【００９６】上記のように、第２ポートでは書き込み動
作は行えず、読み出し動作のみを行う。図２１に示すよ
うにメモリセル内部に読み出し用バッファ回路を設ける
ことにより、ビット線ＲＢＬと記憶ノードＮａ，Ｎｂと
は電気的に接続されることはない。
【００９７】第１ポートでは読み出し動作もできるが、
読み出し動作時に記憶ノードＮａ，ＮｂがアクセスＰＭ
ＯＳトランジスタＰ１、Ｐ２を介してビット線対ＷＢ
Ｌ，／ＷＢＬと電気的に接続され、保持データが誤って
書き換えられてしまう可能性がある。
【００９８】しかし、第２ポートでは読み出し動作時に
おける保持データの破壊を防止することができ、安定し
た読み出し動作を行える。
【００９９】なお、図９、図１０および図２１では２ポ
ートの場合のみを示しているが、記憶ノードＮａもしく
はＮｂにＰＭＯＳトランジスタＰ５，Ｐ６と同様の回路
を接続すれば、３ポート以上のマルチポートメモリセル
を得ることができる。
【０１００】（実施の形態６）次に、図１１と図１２を
用いて、本発明の実施の形態６について説明する。本実
施の形態６は、実施の形態５の変形例である。
【０１０１】図１１と図１２は、本実施の形態の２ポー
トメモリセルのレイアウトを示した図である。図１１に
第１金属配線までのレイアウトを示し、図１２に第２お
よび第３金属配線のレイアウトを示す。本実施の形態６
のメモリセルの等価回路図は図２１に示すものと同じで
ある。
【０１０２】図１１に示すように、本実施の形態６で
は、図９に示す実施の形態５のレイアウトにおけるアク
セスＰＭＯＳトランジスタＰ１，Ｐ２の位置を入れ替
え、ＰＭＯＳトランジスタＰ５，Ｐ６をＰウェル領域寄
りに配置している。
【０１０３】それに伴い図１２に示すように、ビット線
対ＷＢＬ，／ＷＢＬおよび読み出し用ビット線ＲＢＬの
位置を変更している。それ以外の構成については実施の
形態５と同様である。したがって、実施の形態５と同様
の効果が得られる。
【０１０４】（実施の形態７）次に、図１３と図１４を
用いて、本発明の実施の形態７について説明する。本実
施の形態７では、実施の形態５，６におけるＰＭＯＳト
ランジスタＰ５，Ｐ６の代わりにＮＭＯＳトランジスタ
Ｎ３，Ｎ４を設け、読み出し用バッファ回路をＮＭＯＳ
トランジスタＮ３，Ｎ４で構成する。
【０１０５】よって、第２ポートは、ＮＭＯＳトランジ
スタＮ３，Ｎ４、読み出し用ワード線ＲＷＬおよび読み
出し用ビット線ＲＢＬで構成されることとなる。それ以
外の基本的な構成は実施の形態５，６とほぼ同様である
ので、実施の形態５，６と同様の効果を期待できる。
【０１０６】図１３と図１４は、本実施の形態の２ポー
トメモリセルのレイアウトを示した図である。図１３に
第１金属配線までのレイアウトを示し、図１４に第２お
よび第３金属配線のレイアウトを示す。本実施の形態７
のメモリセルの等価回路図を図２２に示す。
【０１０７】図１３に示すように、Ｐウェル領域上にＮ
型拡散領域２ｂを設け、このＮ型拡散領域２ｂ上にポリ
シリコン配線３ｂ，３ｃを形成する。ポリシリコン配線
３ｂとＮ型拡散領域２ｂの交差部にＮＭＯＳトランジス
タＮ３が設けられ、ポリシリコン配線３ｃとＮ型拡散領
域２ｂの交差部にＮＭＯＳトランジスタＮ４が設けられ
る。
【０１０８】本実施の形態においても、ＮＭＯＳトラン
ジスタＮ３，Ｎ４のソース／ドレインを含むＮ型拡散領
域２ｂと、Ｐ型拡散領域２ａ，２ｅと、Ｎ型拡散領域２
ｃ，２ｄとは、同じ方向に延在することとなる。また、
ポリシリコン配線３ａ〜３ｅも同じ方向に延在する。
【０１０９】図１４に示すように、読み出し用ビット線
ＲＢＬ、読み出し用ワード線ＲＷＬ、書き込み用ビット
線ＷＢＬ，／ＷＢＬ、書き込み用ワード線ＷＷＬおよび
接地線（ＧＮＤ線）のレイアウトは図１２場合とほぼ同
様である。
【０１１０】図２２に示すように、読み出し用ビット線
ＲＢＬはＮＭＯＳトランジスタＮ４のソースと接続さ
れ、ＮＭＯＳトランジスタＮ４のゲートは読み出し用ワ
ード線ＲＷＬと接続される。ＮＭＯＳトランジスタＮ３
のソースはＮＭＯＳトランジスタＮ４のドレインと接続
され、ＮＭＯＳトランジスタＮ３のドレインは接地（Ｇ
ＮＤ）される。
【０１１１】ＮＭＯＳトランジスタＮ３のゲートは記憶
ノードＮａと接続される。したがって、ＮＭＯＳトラン
ジスタＮ３のゲートは、第２ドライバＮＭＯＳトランジ
スタＮ２のゲートおよび第１ドライバＮＭＯＳトランジ
スタＮ１のソースおよび第１アクセスＰＭＯＳトランジ
スタＰ１のドレインと接続される。
【０１１２】次に、本実施の形態のメモリセルの動作に
ついて説明する。図２２を参照して、非読み出し状態の
場合、ビット線ＲＢＬは予めハイ（Ｈ）レベルにプリチ
ャージしておく。また、ワード線ＲＷＬはロウ（Ｌ）レ
ベル、すなわちＮＭＯＳトランジスタＮ４をオフ状態と
する。仮に図２１における記憶ノードＮａがＨレベルで
あるとすると、ＮＭＯＳトランジスタＮ３はオン状態と
なる。
【０１１３】読み出し動作が始まり、ワード線ＲＷＬが
ＬレベルからＨレベルに変化すると、ＮＭＯＳトランジ
スタＮ４はオフ状態からオン状態に変化する。それによ
り、ビット線ＲＢＬと接地線ＧＮＤがＮＭＯＳトランジ
スタＮ３，Ｎ４を介して電気的に導通状態になる。その
ため、ビット線ＲＢＬはプリチャージレベルであるＨレ
ベルからＬレベルに変化し、記憶ノードＮａの反転デー
タであるＬベルが読み出される。
【０１１４】その後、ワード線がＨレベルからＬレベル
に戻ると、ＮＭＯＳトランジスタＮ４がオフ状態とな
り、ビット線ＲＢＬと接地線ＧＮＤは電気的に遮断され
る。そして、次の読み出しのためにビット線ＲＢＬを再
びＨレベルにプリチャージして読み出し動作を完了す
る。
【０１１５】一方、仮に記憶ノードＮａがＬレベルであ
るとすると、ＮＭＯＳトランジスタＮ３はオフ状態とな
る。読み出し動作が始まり、ワード線ＲＷＬがＬレベル
からＨレベルに変化すると、ＮＭＯＳトランジスタＮ４
はオフ状態からオン状態に変化するが、ＮＭＯＳトラン
ジスタＮ３がオフ状態であるので、ビット線ＲＢＬはプ
リチャージレベルであるＨレベルのままで変化しない。
こうして記憶ノードＮａの反転データであるＨレベルが
読み出される。その後、ワード線がＨレベルからＬレベ
ルに戻り読み出し動作を完了する。
【０１１６】このように、第２ポートでは書き込み動作
は行えず、読み出し動作のみを行うので、実施の形態
５，６の場合と同様に、第２ポートでは読み出し動作時
における保持データの破壊を防止することができ、安定
した読み出し動作を行える。また、本実施の形態では、
実施の形態５，６の場合よりもコンタクトホール数、ビ
アホール数を減じることができる。それにより、製造上
の歩留まりを向上することができる。
【０１１７】（実施の形態８）次に、図１５と図１６を
用いて、本発明の実施の形態８について説明する。本実
施の形態８は、実施の形態７の変形例である。
【０１１８】図１５と図１６は、本実施の形態の２ポー
トメモリセルのレイアウトを示した図である。図１５に
第１金属配線までのレイアウトを示し、図１６に第２お
よび第３金属配線のレイアウトを示す。本実施の形態８
のメモリセルの等価回路図は図２２に示すものと同様で
ある。
【０１１９】図１５に示すように、本実施の形態８で
は、Ｐウェル領域とＮウェル領域の２つのウェル領域を
設け、同一のＮウェル領域上にアクセスＰＭＯＳトラン
ジスタＰ１，Ｐ２を設けている。
【０１２０】それ以外の基本的な構成については、図１
３に示す実施の形態７の場合と同様である。よって、実
施の形態７と同様の効果を期待できる。また、本実施の
形態の場合は、実施の形態７の場合よりもさらにコンタ
クトホール数、ビアホール数を減じることができ、製造
上の歩留まりを向上することができる （実施の形態９）次に、図１７と図１８を用いて、本発
明の実施の形態９について説明する。本実施の形態９
は、実施の形態５の変形例である。
【０１２１】図１７と図１８は、本実施の形態の２ポー
トメモリセルのレイアウトを示した図である。図１７に
第１金属配線までのレイアウトを示し、図１８に第２お
よび第３金属配線のレイアウトを示す。本実施の形態９
のメモリセルの等価回路図は図２１に示すものと同様で
ある。
【０１２２】図１７に示すように、本実施の形態では、
同一のＮウェル領域上にアクセスＰＭＯＳトランジスタ
Ｐ１，Ｐ２を設け、反対側のＮウェル領域上にＰＭＯＳ
トランジスタＰ５，Ｐ６を配置している。それ以外の構
成は、図９に示す実施の形態５とほぼ同様である。した
がって実施の形態５の場合と同様の効果が得られる。
【０１２３】本実施の形態９では、上述のように同一の
Ｎウェル領域上にアクセスＰＭＯＳトランジスタＰ１，
Ｐ２を設け、これらのゲートを同一ポリシリコン配線３
ｄで形成している。それにより、ワード線ＷＷＬとなる
第３金属配線８ａとポリシリコン配線３ｄとを、１つの
コンタクトホール４ｌ、第１ビアホール６ｈおよび第２
ビアホール９ｂを介して接続することができる。したが
って、１ビットのメモリセルを構成するのに必要なコン
タクト数、ビアホール数を実施の形態５，６に比べて減
じることができ、製造上の歩留まりを向上することがで
きる。
【０１２４】（実施の形態１０）次に、図２３、図２４
および図２９を用いて、本発明の実施の形態１０につい
て説明する。図２３は、本実施の形態１０のＣＡＭセル
の一例を示すレイアウト図である。該ＣＡＭセルの等価
回路図を図２９に示す。
【０１２５】近年、コンピュータの高速化のためにキャ
ッシュメモリをチップ内に搭載することが求められてい
る。それは、チップ外部の大容量のメモリにアクセスす
るには時間がかかるので外部メモリのあるアドレス空間
に記憶されているデータをチップ内の高速なキャッシュ
メモリに転送して、ＣＰＵの高速化を図るためである。
その際、キャッシュメモリにデータが転送されているか
否かを瞬時に検索する必要があり、その比較一致検索機
能を有するのがＣＡＭである。
【０１２６】次に、図２９に示す無負荷型ＣＡＭにおけ
るメモリセルの回路構成について説明する。記憶回路部
分は、上述の実施の形態と同様である。すなわち、記憶
回路は、図２９に示すように、第１と第２ＰＭＯＳトラ
ンジスタＰ１１，Ｐ１２と、第１と第２ＮＭＯＳトラン
ジスタＮ１１，Ｎ１２と、ワード線ＷＬと、ビット線Ｂ
Ｌ１，ＢＬ２を含む。この記憶回路に、第３、第４およ
び第５ＰＭＯＳトランジスタＰ１３，Ｐ１４，Ｐ１５を
追加する。
【０１２７】第３と第４ＰＭＯＳトランジスタＰ１３，
Ｐ１４のゲートを、各々記憶ノードＮａ，Ｎｂに接続
し、これらのドレインは共通のノードＮｃに接続し、ノ
ードＮｃを第５ＰＭＯＳトランジスタＰ１５のゲートに
接続する。第３と第４ＰＭＯＳトランジスタＰ１３，Ｐ
１４のソースは、各々サーチ線ＳＬ１，ＳＬ２に接続す
る。第５ＰＭＯＳトランジスタＰ１５のソースは、電源
線ＶＤＤに接続され、そのドレインはマッチ線ＭＬに接
続される。以上で本実施の形態のＣＡＭセル回路を構成
する。
【０１２８】次に、ＣＡＭの比較動作について説明す
る。通常の読出し動作、書き込み動作は、上述の実施の
形態と同様である。まず初期状態において、サーチ線Ｓ
Ｌ１，ＳＬ２をともにＨレベルとする。第３と第４ＰＭ
ＯＳトランジスタＰ１３，Ｐ１４の一方がＯＮ状態であ
ると、他方はＯＦＦ状態となる。ノードＮｃはサーチ線
ＳＬ１またはＳＬ２と導通状態となるのでＨレベルとな
る。
【０１２９】仮に、記憶ノードＮａ，Ｎｂが各々Ｈレベ
ル、Ｌレベルであったとすると、第３ＰＭＯＳトランジ
スタＰ１３はＯＦＦ状態、第４ＰＭＯＳトランジスタＰ
１４はＯＮ状態となる。したがって、第５ＰＭＯＳトラ
ンジスタＰ１５はＯＦＦ状態となる。第５ＰＭＯＳトラ
ンジスタＰ１５がＯＦＦ状態であるので、マッチ線ＭＬ
とＶＤＤは電気的に遮断状態となる。マッチ線ＭＬは予
めＬレベルにプリチャージしておく。
【０１３０】比較動作が始まると、比較したいデータに
応じてサーチ線ＳＬ１，ＳＬ２のいずれか一方をＨレベ
ルからＬレベルにドライブする。このとき記憶ノードＮ
ａに保持されているデータがＨであるかＬであるかを比
較するために、検索データとしてサーチ線ＳＬ１をＬレ
ベルにドライブし、サーチ線ＳＬ２をＨレベルのままに
したとする。
【０１３１】記憶ノードＮａはＨレベル、記憶ノードＮ
ｂはＬレベルなので、第３ＰＭＯＳトランジスタＰ１３
はＯＦＦ状態、第４ＰＭＯＳトランジスタＰ１４はＯＮ
状態となる。よって、ノードＮｃはＨレベルのままであ
る。このとき、マッチ線ＭＬは、第５ＰＭＯＳトランジ
スタＰ１５がＯＦＦ状態であるのでＶＤＤとは電気的に
遮断され、初期プリチャージ状態であるＬレベルを保持
する。その結果、比較結果が一致したという情報を得
る。
【０１３２】一方、記憶ノードＮａがＬレベル、記憶ノ
ードＮｂがＨレベルの場合、第３ＰＭＯＳトランジスタ
Ｐ１３はＯＮ状態、第４ＰＭＯＳトランジスタＰ１４は
ＯＦＦ状態となる。よって、ノードＮｃはＨレベルから
Ｌレベルに変化する。そのため、第５ＰＭＯＳトランジ
スタＰ１５はＯＮ状態となり、マッチ線ＭＬは、第５Ｐ
ＭＯＳトランジスタＰ１５を介して電源線ＶＤＤと電気
的に接続される。したがって、マッチ線ＭＬは、初期状
態であるＬレベルからＨレベルに変化し、比較結果が不
一致であったという情報を得る。その後、サーチ線ＳＬ
１，ＳＬ２をともにＨレベルに戻し、マッチ線ＭＬを再
びプリチャージしてＬレベルにすることで比較動作が終
了する。
【０１３３】次に、図２３に示すレイアウト構成につい
て説明する。図２３には、ウェルからコンタクトまでの
レイアを示している。なお、上述の実施の形態と同一の
構成部分には同一番号を付す。
【０１３４】図２３に示すように、Ｐウェル領域の両側
にＮウェル領域を形成している。第１と第２ＰＭＯＳト
ランジスタＰ１１，Ｐ１２を左側のＮウェル領域上に配
置するとともに図２３の横方向に並べ、第３、第４およ
び第５ＰＭＯＳトランジスタＰ１３，Ｐ１４，Ｐ１５を
右側のＮウェル領域上に配置する。中央のＰウェル領域
には、第１と第２ＮＭＯＳトランジスタＮ１１，Ｎ１２
を形成する。
【０１３５】第１ＮＭＯＳトランジスタＮ１１のドレイ
ンと第１ＰＭＯＳトランジスタＰ１１のドレインは、コ
ンタクトホール（コンタクト部）４ｈ、ポリシリコン配
線３ｂおよびコンタクトホール（コンタクト部）４ｂを
介して電気的に低インピーダンスで接続される。この端
子が図２９に示す記憶ノードＮａとなる。
【０１３６】同様に、第２ＮＭＯＳトランジスタＮ１２
のドレインと第２ＰＭＯＳトランジスタＰ１２のドレイ
ンは、コンタクトホール（コンタクト部）４ｇ、第１金
属配線５ｄおよびコンタクトホール（コンタクト部）４
ｇを介して電気的に低インピーダンスで接続される。こ
の端子が図２９に示す記憶ノードＮｂとなる。
【０１３７】第３ＰＭＯＳトランジスタＰ１３のゲート
は、ポリシリコン配線３ｂの一部で構成され、第４ＰＭ
ＯＳトランジスタＰ１４のゲートは、ポリシリコン配線
３ｃの一部で構成される。第３と第４ＰＭＯＳトランジ
スタＰ１３，Ｐ１４のドレインは、コンタクトホール
（コンタクト部）４ｋと、第１金属配線５ｇと、コンタ
クトホール（コンタクト部）４ｍとを介して、ポリシリ
コン配線３ｄの一部で構成される第５ＰＭＯＳトランジ
スタＰ１５のゲートと接続される。この端子が図２９に
示す記憶ノードＮｃとなる。
【０１３８】第１と第２ＮＭＯＳトランジスタＮ１１，
Ｎ１２のソースは、コンタクトホール（コンタクト部）
４ｉ，４ｆを介して第１金属配線５ｆ，５ｅと接続さ
れ、該ソースに、接地電位（ＧＮＤ）をそれぞれ与え
る。第５ＰＭＯＳトランジスタＰ１５のソースは、コン
タクトホール（コンタクト部）４ｌを介して第１金属配
線５ｉと接続され、該ソースに、電源電位（ＶＤＤ電
位）を与える。
【０１３９】第１と第２ＰＭＯＳトランジスタＰ１１，
Ｐ１２のソースは、コンタクトホール（コンタクト部）
４ｃ，４ｅを介して第１金属配線５ｂ，５ｃと接続さ
れ、各々ビット線ＢＬ１，ＢＬ２と接続される。第３と
第４ＰＭＯＳトランジスタＰ１３，Ｐ１４のソースは、
コンタクトホール（コンタクト部）４ｊ，４ｎを介して
第１金属配線５ｈ，５ｊと接続され、各々サーチ線ＳＬ
１，ＳＬ２接続される。第５ＰＭＯＳトランジスタＰ１
５のドレインは、コンタクトホール４ｏ（コンタクト
部）介して第１金属配線５ｋと接続され、マッチ線ＭＬ
に接続される。ポリシリコン配線３ａは、第１と第２Ｐ
ＭＯＳトランジスタＰ１１，Ｐ１２のゲートとして機能
し、コンタクトホール（コンタクト部）４ａを介して第
１金属配線５ａと接続され、ワード線ＷＬと接続され
る。
【０１４０】図２４に第１ビアホールから第３金属配線
までのレイアウト構成を示す。この図に示すように、ビ
ット線ＢＬ１，ＢＬ２となる第２金属配線７ｂ，７ｃ、
接地線（ＧＮＤ線）となる第２金属配線７ｄ、サーチ線
ＳＬ１，ＳＬ２となる第２金属配線７ｅ，７ｆ、電源線
ＶＤＤとなる第２金属配線７ｇが縦方向に形成され、第
２金属配線７ａ〜７ｈは、第１ビアホール６ａ〜６ｉを
介して第１金属配線５ａ〜５ｋと接続される。ワード線
ＷＬとマッチ線ＭＬは、第３金属配線８ｂ，８ａで形成
され、図２４に示すように第２金属配線７ａ〜７ｈ上で
横方向に延在する。このワード線ＷＬとマッチ線ＭＬ
は、第１ビアホール６ｇ，６ｈ、第２金属配線７ａ，７
ｈ、第２ビアホール９ａ，９ｂを介して第１金属配線５
ａ，５ｋと各々接続される。なお、図２４の例では、電
位可変手段１０を第２金属配線７ｇと接続しているが、
これは省略可能である。
【０１４１】上記のレイアウトを採用することにより、
従来のセルと比べてビット線やサーチ線の長さを短くす
ることができるので、読出し時間や書き込み時間の高速
化および比較動作の高速化を図ることができる。また、
ポリシリコン配線の向きが同一、すなわち同一方向にポ
リシリコンゲートが延在しているので、ゲート寸法の制
御が容易となる。また、フルＣＭＯＳ型連想メモリに比
べて少ないトランジスタ数で回路を構成できるので、メ
モリセル面積の縮小も図れる。
【０１４２】（実施の形態１１）次に、図２５、図２６
および図３０を用いて、本発明の実施の形態１１につい
て説明する。図２５は、本実施の形態１１のＣＡＭセル
を示すレイアウト図である。該ＣＡＭセルの等価回路図
を図３０に示す。
【０１４３】本実施の形態１１では、比較動作用のトラ
ンジスタをＮ型トランジスタで構成し、Ｐウェル領域内
に５つのＮＭＯＳトランジスタを配置している。より詳
しくは、図２５に示すように、Ｐウェル領域内にＮ型拡
散領域２ｅ，２ｆを設け、Ｎ型拡散領域２ｅ，２ｆ上に
第３、第４および第５ＮＭＯＳトランジスタＮ１３，１
４，１５を形成している。また、図２６に示すように、
第２金属配線７ｇをＧＮＤ線として機能させている。
【０１４４】図３０に示すように、第３と第４ＮＭＯＳ
トランジスタＮ１３，Ｎ１４のゲートを、各々記憶ノー
ドＮａ，Ｎｂに接続し、これらのドレインは共通のノー
ドＮｃに接続し、ノードＮｃを第５ＮＭＯＳトランジス
タＮ１５のゲートに接続する。第３と第４ＮＭＯＳトラ
ンジスタＮ１３，Ｎ１４のソースは、各々サーチ線ＳＬ
１，ＳＬ２に接続する。第５ＮＭＯＳトランジスタＮ１
５のソースは、接地線（ＧＮＤ線）に接続され、そのド
レインはマッチ線ＭＬに接続される。それ以外の構成は
実施の形態１０とほぼ同様である。したがって、本実施
の形態の場合も実施の形態１０と同様の効果が得られ
る。
【０１４５】次に、本実施の形態のＣＡＭの比較動作に
ついて説明する。通常の読出し動作、書き込み動作は、
上述の実施の形態と同様である。まず初期状態におい
て、サーチ線ＳＬ１，ＳＬ２をともにＬレベルとする。
第３と第４ＮＭＯＳトランジスタＮ１３，Ｎ１４の一方
がＯＮ状態であると、他方はＯＦＦ状態となる。ノード
Ｎｃはサーチ線ＳＬ１またはＳＬ２と導通状態となるの
でＬレベルとなる。
【０１４６】仮に、記憶ノードＮａ，Ｎｂが各々Ｈレベ
ル、Ｌレベルであったとすると、第３ＮＭＯＳトランジ
スタＮ１３はＯＮ状態、第４ＮＭＯＳトランジスタＮ１
４はＯＦＦ状態となる。したがって、第５ＮＭＯＳトラ
ンジスタＮ１５はＯＦＦ状態となる。第５ＮＭＯＳトラ
ンジスタＮ１５がＯＦＦ状態であるので、マッチ線ＭＬ
とＧＮＤ線は電気的に遮断状態となる。マッチ線ＭＬは
予めＨレベルにプリチャージしておく。
【０１４７】比較動作が始まると、比較したいデータに
応じてサーチ線ＳＬ１，ＳＬ２のいずれか一方をＬレベ
ルからＨレベルにドライブする。このとき記憶ノードＮ
ａに保持されているデータがＨであるかＬであるかを比
較するために、検索データとしてサーチ線ＳＬ２をＨレ
ベルにドライブし、サーチ線ＳＬ２をＬレベルのままに
したとする。
【０１４８】記憶ノードＮａはＨレベル、記憶ノードＮ
ｂはＬレベルなので、第３ＮＭＯＳトランジスタＮ１３
はＯＮ状態、第４ＮＭＯＳトランジスタＮ１４はＯＦＦ
状態となる。よって、ノードＮｃはＬレベルのままであ
る。このとき、マッチ線ＭＬは、第５ＮＭＯＳトランジ
スタＮ１５がＯＦＦ状態であるのでＧＮＤ線とは電気的
に遮断され、初期プリチャージ状態であるＨレベルを保
持する。その結果、比較結果が一致したという情報を得
る。
【０１４９】一方、記憶ノードＮａがＬレベル、記憶ノ
ードＮｂがＨレベルの場合、第３ＮＭＯＳトランジスタ
Ｎ１３はＯＦＦ状態、第４ＮＭＯＳトランジスタＮ１４
はＯＮ状態となる。よって、ノードＮｃはＬレベルから
Ｈレベルに変化する。そのため、第５ＮＭＯＳトランジ
スタＮ１５はＯＮ状態となり、マッチ線ＭＬは、第５Ｎ
ＭＯＳトランジスタＮ１５を介してＧＮＤ線と電気的に
接続される。したがって、マッチ線ＭＬは、初期状態で
あるＨレベルからＬレベルに変化し、比較結果が不一致
であったという情報を得る。その後、サーチ線ＳＬ１，
ＳＬ２をともにＬレベルに戻し、マッチ線ＭＬを再びプ
リチャージしてＨレベルにすることで比較動作が終了す
る。
【０１５０】（実施の形態１２）次に、図２７および図
２８を用いて、本発明の実施の形態１２について説明す
る。図２７および図２８は、本実施の形態１２のＣＡＭ
セルを示すレイアウト図である。なお、等価回路は図２
９と同様である。
【０１５１】本実施の形態１２では、第５ＰＭＯＳトラ
ンジスタＰ１５と等価な第６ＰＭＯＳトランジスタＰ１
６を、第５ＰＭＯＳトランジスタＰ１５と並列に配置し
ている。図２７および図２８に示すように、第６ＰＭＯ
ＳトランジスタＰ１６のソースは、コンタクトホール
（コンタクト部）４ｐ、第１金属配線５ｌ、第１ビアホ
ール６ｊを介して第２金属配線７ｉ（ＶＤＤ線）と接続
される。第６ＰＭＯＳトランジスタＰ１６のドレイン
は、コンタクトホール４ｍ、第１金属配線５ｋ、第１ビ
アホール６ｈ、第２金属配線７ｈ、第２ビアホール９ｂ
を介してマッチ線ＭＬと接続される。それ以外の構成に
ついては実施の形態１０とほぼ同様である。
【０１５２】このように第６ＰＭＯＳトランジスタＰ１
６を設けることにより、実施の形態１０と比較して、第
５ＰＭＯＳトランジスタＰ１５のゲート幅を実質的に増
大（たとえば２倍）とすることができる。したがって、
より早くマッチ線ＭＬをＬレベルからＨレベルへ変化さ
せることができ、ＣＡＭセルの動作の高速化が図れる。
【０１５３】なお、図２７および図２８に示す例では実
施の形態１０のセルに本実施の形態１２の思想を適用し
た例について説明したが、実施の形態１１のセルに本実
施の形態１２の思想を適用してもよい。この場合も同様
の効果が得られる。
【０１５４】（実施の形態１３）次に、本発明の実施の
形態１３について説明する。上述の実施の形態１０，１
１では、１ビットのＣＡＭセルのレイアウトについて説
明した。しかし、これらのセルは上下左右方向に多数配
列される。そこで、たとえば図２３のセルの右隣に配置
されるセルを、図２３のセルを１８０度回転させた状態
として、図２３のセルの右側に配置する。それにより、
図２３において破線で示すように、第５ＰＭＯＳトラン
ジスタＰ１５の下に、右側のセルの第５ＰＭＯＳトラン
ジスタＰ１５を配置することができる。
【０１５５】つまり、図２３に示すように、横方向に隣
り合うメモリセルの第５ＰＭＯＳトランジスタＰ１５を
縦方向に並べることができる。それにより、第５ＰＭＯ
ＳトランジスタＰ１５のゲートとなるポリシリコン配線
３ｄと、他のメモリセルの第５ＰＭＯＳトランジスタＰ
１５のゲートとなるポリシリコン配線３ｄ’とが上下に
並んで配置されることとなる。
【０１５６】また、図２３における拡散領域２ｆを下方
に延長し、この拡散領域２ｆ上に上記のポリシリコン配
線３ｄ’を延在させることにより、隣り合うメモリセル
間でマッチ線ＭＬの出力部分である不純物拡散領域を共
有することができる。
【０１５７】このように隣り合うセル間でマッチ線ＭＬ
の出力部分である不純物拡散領域を共有することによ
り、マッチ線ＭＬの出力部の付加容量となる不純物拡散
領域の接合容量を減じることができる。それにより、セ
ル動作の高速化および低消費電力化が可能となる。
【０１５８】また、隣接する２ビットのセルでポリシリ
コン配線を上下に配置できるので、ポリシリコン配線を
横方向に並べた場合と比較して、ＣＡＭセル全体の横方
向の長さを短縮することができる。したがって、さらに
ＣＡＭセルの面積低減を行える。
【０１５９】（実施の形態１４）次に、本発明の実施の
形態１４について説明する。上述の実施の形態１０，１
２では、第５ＰＭＯＳトランジスタＰ１５のソースにＶ
ＤＤ線を接続している。ＣＡＭセルのスタンバイ状態の
とき、ノードＮｃはＨレベル、マッチ線ＭＬはＬレベル
にプリチャージされ、第５ＰＭＯＳトランジスタＰ１５
はＯＦＦ状態であるため、マッチ線ＭＬとＶＤＤ線は電
気的に遮断状態である。
【０１６０】しかし、近年、ＣＡＭセルの高速化が要求
されてきているため、トランジスタの閾値を下げて、飽
和電流を大きくすることでより高速化を図っている。し
かしながら、トランジスタの閾値を下げると、トランジ
スタのＯＦＦ状態におけるソース・ドレイン間に流れる
サブスレッショルドリーク電流が大きくなる。そのた
め、無駄な電力を消費してしまう。
【０１６１】たとえば実施の形態１０，１２のセルにス
タンバイ時に、第５ＰＭＯＳトランジスタＰ１５のサブ
スレッショルドリーク電流が大きくなり、マッチ線ＭＬ
とＶＤＤ線間に大きなリーク電流が流れることが考えら
れる。
【０１６２】そこで、第５ＰＭＯＳトランジスタＰ１５
のソースにＶＤＤ線から固定電位を与えるのではなく、
スタンバイ時、比較動作時に応じて、第５ＰＭＯＳトラ
ンジスタＰ１５のソースに与える電位を変化できるよう
にする。たとえば図２４に示すようにＶＤＤ線となる第
２金属配線７ｇに電位可変手段１０を接続する。具体的
には、ＶＤＤ線を信号配線として図示しない外部ドライ
バ回路によってＶＤＤ線の電位を可変とする。
【０１６３】そして、比較動作時には、第５ＰＭＯＳト
ランジスタＰ１５のソースにＶＤＤ電位を与え、スタン
バイ時には、リーク電流を抑制するために第５ＰＭＯＳ
トランジスタＰ１５のソースにＶＤＤ電位よりも低いＬ
レベルの電位を与えるようにする。
【０１６４】これにより、第５ＰＭＯＳトランジスタＰ
１５のサブスレッショルドリーク電流が大きい場合で
も、スタンバイ時に、第５ＰＭＯＳトランジスタＰ１５
のソースの電位と、第５ＰＭＯＳトランジスタＰ１５の
ドレインと接続されるマッチ線ＭＬの電位とをともにＬ
レベルとすることができる。したがって、スタンバイ時
に、第５ＰＭＯＳトランジスタＰ１５に貫通電流が流れ
るのを抑制することができ、ＣＡＭセルのスタンバイ時
の消費電力を低減することができる。
【０１６５】以上のように本発明の実施の形態について
説明を行なったが、各実施の形態の特徴を適宜組み合わ
せることも当初から予定されている。また、以上の実施
の形態のデバイスは、バルクの半導体基板上に形成して
もよく、ＳＯＩ（Silicon OnInsulator)構造を有する基
板上に形成してもよい。
【０１６６】また、今回開示した実施の形態はすべての
点で例示であって制限的なものではないと考えられるべ
きである。本発明の範囲は特許請求の範囲によって示さ
れ、特許請求の範囲と均等の意味および範囲内でのすべ
ての変更が含まれる。
【０１６７】
【発明の効果】本発明によれば、第１と第２ビット線を
短くすることができるので、ビット線の配線容量を小さ
くすることができる。またビット線間の間隔も広く確保
することができるので、ビット線間容量をも小さくする
ことができる。さらに、フォトリソグラフィ後にゲート
等の形成用パターンの幅やパターン形成位置のばらつき
を小さくすることができ、かつゲートがその長手方向へ
ある程度のシフトすることを許容することができるの
で、ゲートや拡散領域の形成時のばらつきに対するマー
ジンを確保することが容易となる。
【０１６８】本発明は、無負荷４トランジスタ型メモリ
セルを有する半導体記憶装置に対し有用であり、特に、
スタティック型メモリや、サーチ線およびマッチ線を有
する連想メモリに対して有用である。連想メモリの場
合、サーチ線の配線長を短くすることができるので、ア
クセスタイムの高速化を図れる。また、マッチ線と接続
されるＭＯＳトランジスタのソースを電源線と接続し、
該電源線に電位可変手段を接続した場合、スタンバイ時
のリーク電流を低減することができ、スタンバイ時の消
費電力を低減することができる。
【０１６９】上記半導体記憶装置がマッチ線と接続され
るＭＯＳトランジスタとドレインを共有するＭＯＳトラ
ンジスタを備える場合、より速くマッチ線の電位レベル
を変化させることができ、高速化を図れる。
【０１７０】また、各ＭＯＳトランジスタのソース／ド
レインを形成するための拡散領域を同じ方向に延在さ
せ、各ＭＯＳトランジスタのゲートを同じ方向に延在さ
せることにより、フォトリソグラフィ後にゲート等の形
成用パターンの幅やパターン形成位置のばらつきを小さ
くすることができる。
【０１７１】上記半導体記憶装置がマッチ線の延在方向
に隣接する第１と第２メモリセルを有し、マッチ線の延
在方向と垂直な方向に、第１メモリセルのＭＯＳトラン
ジスタと、第２メモリセルのＭＯＳトランジスタとを並
べて配置した場合には、マッチ線の延在方向にメモリセ
ル面積を縮小することができる。また、この２つのＭＯ
Ｓトランジスタがマッチ線と接続される不純物拡散領域
を共有する場合には、マッチ線の出力負荷容量を低減す
ることができ、動作の高速化および低消費電力化が可能
となる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における無負荷型ＳＲ
ＡＭメモリセルのレイアウト構成を示す図である。
【図２】 図１に示すメモリセルの上層金属配線のレイ
アウト構成を示す図である。
【図３】 本発明の実施の形態２における無負荷型ＳＲ
ＡＭメモリセルのレイアウト構成を示す図である。
【図４】 図３に示すメモリセルの上層金属配線のレイ
アウト構成を示す図である。
【図５】 本発明の実施の形態３における無負荷型ＳＲ
ＡＭデュアルポートメモリセルのレイアウト構成を示す
図である。
【図６】 図５に示すメモリセルの上層金属配線のレイ
アウト構成を示す図である。
【図７】 本発明の実施の形態４における無負荷型ＳＲ
ＡＭデュアルポートメモリセルのレイアウト構成を示す
図である。
【図８】 図７に示すメモリセルの上層金属配線のレイ
アウト構成を示す図である。
【図９】 本発明の実施の形態５における無負荷型ＳＲ
ＡＭマルチポートメモリセルのレイアウト構成を示す図
である。
【図１０】 図９に示すメモリセルの上層金属配線のレ
イアウト構成を示す図である。
【図１１】 本発明の実施の形態６における無負荷型Ｓ
ＲＡＭマルチポートメモリセルのレイアウト構成を示す
図である。
【図１２】 図１１に示すメモリセルの上層金属配線の
レイアウト構成を示す図である。
【図１３】 本発明の実施の形態７における無負荷型Ｓ
ＲＡＭマルチポートメモリセルのレイアウト構成を示す
図である。
【図１４】 図１３に示すメモリセルの上層金属配線の
レイアウト構成を示す図である。
【図１５】 本発明の実施の形態８における無負荷型Ｓ
ＲＡＭマルチポートメモリセルのレイアウト構成を示す
図である。
【図１６】 図１５に示すメモリセルの上層金属配線の
レイアウト構成を示す図である。
【図１７】 本発明の実施の形態９における無負荷型Ｓ
ＲＡＭマルチポートメモリセルのレイアウト構成を示す
図である。
【図１８】 図１７に示すメモリセルの上層金属配線の
レイアウト構成を示す図である。
【図１９】 本発明の実施の形態１，２における無負荷
型ＳＲＡＭメモリセルの等価回路図である。
【図２０】 本発明の実施の形態３，４における無負荷
型ＳＲＡＭデュアルポートメモリセルの等価回路図であ
る。
【図２１】 本発明の実施の形態５，６，９における無
負荷型ＳＲＡＭマルチポートメモリセルの等価回路図で
ある。
【図２２】 本発明の実施の形態７，８における無負荷
型ＳＲＡＭマルチポートメモリセルの等価回路図であ
る。
【図２３】 本発明の実施の形態１０における無負荷型
ＣＡＭのメモリセルのレイアウト構成を示す図である。
【図２４】 図２３に示すメモリセルの上層金属配線の
レイアウト構成を示す図である。
【図２５】 本発明の実施の形態１１における無負荷型
ＣＡＭのメモリセルのレイアウト構成を示す図である。
【図２６】 図２５に示すメモリセルの上層金属配線の
レイアウト構成を示す図である。
【図２７】 本発明の実施の形態１２における無負荷型
ＣＡＭのメモリセルのレイアウト構成を示す図である。
【図２８】 図２７に示すメモリセルの上層金属配線の
レイアウト構成を示す図である。
【図２９】 本発明の実施の形態１０、１２における無
負荷型ＣＡＭのメモリセルの等価回路図である。
【図３０】 本発明の実施の形態１１における無負荷型
ＣＡＭのメモリセルの等価回路図である。
【図３１】 従来の無負荷型ＳＲＡＭメモリセルのレイ
アウト構成を示す図である。
【符号の説明】
１ メモリセル、２ａ〜２ｆ 拡散領域、３ａ〜３ｆ
ポリシリコン配線（ポリシリコンゲート）、４ａ〜４ｎ
コンタクトホール、５ａ〜５ｌ 第１金属配線、６ａ
〜６ｊ 第１ビアホール、７ａ〜７ｉ 第２金属配線、
８，８ａ，８ｂ第３金属配線、９ａ，９ｂ 第２ビアホ
ール、１０ 電位可変手段、Ｐ１ 第１アクセスＰＭＯ
Ｓトランジスタ、Ｐ２ 第２アクセスＰＭＯＳトランジ
スタ、Ｐ３ 第３アクセスＰＭＯＳトランジスタ、Ｐ４
第４アクセスＰＭＯＳトランジスタ、Ｐ５，Ｐ６ Ｐ
ＭＯＳトランジスタ、Ｎ１ 第１ドライバＮＭＯＳトラ
ンジスタ、Ｎ２ 第２ドライバＮＭＯＳトランジスタ、
Ｎ３，Ｎ４ ＮＭＯＳトランジスタ、Ｐ１１ 第１ＰＭ
ＯＳトランジスタ、Ｐ１２ 第１ＰＭＯＳトランジス
タ、Ｐ１３ 第３ＰＭＯＳトランジスタ、Ｐ１４ 第４
ＰＭＯＳトランジスタ、Ｐ１５ 第５ＰＭＯＳトランジ
スタ、Ｎ１１ 第１ＮＭＯＳトランジスタ、Ｎ１２ 第
２ＮＭＯＳトランジスタ、Ｎ１３ 第３ＮＭＯＳトラン
ジスタ、Ｎ１４ 第４ＮＭＯＳトランジスタ、Ｎ１５
第５ＮＭＯＳトランジスタ。

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の第１ウェルの両側に形成さ
    れた第２導電型の第２と第３ウェルと、 前記第２あるいは第３ウェル上に形成された第１導電型
    の第１と第２アクセスＭＯＳ(Metal Oxide Semiconduct
    or)トランジスタと、 前記第１ウェル上に形成された第２導電型の第１と第２
    ドライバＭＯＳトランジスタと、 前記第１と第２アクセスＭＯＳトランジスタのゲートと
    接続され、前記第１、第２および第３ウェルが並ぶ方向
    に延在するワード線と、 前記第１と第２アクセスＭＯＳトランジスタのソースと
    各々接続され、前記第１、第２および第３ウェルが並ぶ
    方向と垂直な方向に延在する第１と第２ビット線とを備
    え、 前記第１と第２アクセスＭＯＳトランジスタのソース／
    ドレインを形成するための第１導電型の第１と第２拡散
    領域と、前記第１と第２ドライバＭＯＳトランジスタの
    ソース／ドレインを形成するための第２導電型の第３と
    第４拡散領域とを同じ方向に延在させ、 前記第１と第２アクセスＭＯＳトランジスタのゲート
    と、前記第１と第２ドライバＭＯＳトランジスタのゲー
    トとを同じ方向に延在させた、半導体記憶装置。
  2. 【請求項２】 前記第２ウェル上に前記第１アクセスＭ
    ＯＳトランジスタを配置し、前記第３ウェル上に前記第
    ２アクセスＭＯＳトランジスタを配置した、請求項１記
    載の半導体記憶装置。
  3. 【請求項３】 前記第１アクセスＭＯＳトランジスタの
    ドレインと、前記第１ドライバＭＯＳトランジスタのド
    レインとを直接接続する導体部をさらに備える、請求項
    １または請求項２記載の半導体記憶装置。
  4. 【請求項４】 前記第１と第２アクセスＭＯＳトランジ
    スタのゲートと、前記第１と第２ドライバＭＯＳトラン
    ジスタのゲートが、前記第１、第２および第３ウェルの
    延在方向に対して垂直の方向に直線状に延びる、請求項
    １から請求項３のいずれかに記載の半導体記憶装置。
  5. 【請求項５】 前記第２と第３ウェル上にそれぞれ形成
    された第１導電型の第３と第４アクセスＭＯＳトランジ
    スタと、 前記第３と第４アクセスＭＯＳトランジスタのゲートと
    接続される他のワード線と、 前記第３と第４アクセスＭＯＳトランジスタのソースと
    各々接続される第３と第４ビット線とを備え、 前記第３と第４アクセスＭＯＳトランジスタのソース／
    ドレインを形成するための第１導電型の第５と第６拡散
    領域と、前記第１、第２、第３および第４拡散領域とを
    同じ方向に延在させ、 前記第３と第４アクセスＭＯＳトランジスタのゲート
    と、前記第１と第２アクセスＭＯＳトランジスタのゲー
    トおよび前記第１と第２ドライバＭＯＳトランジスタの
    ゲートとを同じ方向に延在させた、請求項１から請求項
    ４のいずれかに記載の半導体記憶装置。
  6. 【請求項６】 前記第１と第２ビット線を前記第２ウェ
    ル上に形成し、第３と第４ビット線を第３ウェル上に形
    成する、請求項５記載の半導体記憶装置。
  7. 【請求項７】 前記第２あるいは第３ウェル上に形成さ
    れた第１導電型の第１と第２ＭＯＳトランジスタと、 前記第２ＭＯＳトランジスタのゲートと接続される読み
    出し用ワード線と、 前記第２ＭＯＳトランジスタのソースと接続される読み
    出し用ビット線とを備え、 前記第１ＭＯＳトランジスタのゲートを前記第２ドライ
    バＭＯＳトランジスタスタのゲートと接続し、前記第１
    ＭＯＳトランジスタのソースに電源電位を与え、 前記第１と第２ＭＯＳトランジスタのソース／ドレイン
    を形成するための第１導電型の第５と第６拡散領域と、
    前記第１、第２、第３および第４拡散領域とを同じ方向
    に延在させ、 前記第１と第２ＭＯＳトランジスタのゲートと、前記第
    １と第２アクセスＭＯＳトランジスタのゲートおよび前
    記第１と第２ドライバＭＯＳトランジスタのゲートとを
    同じ方向に延在させた、請求項１から請求項４のいずれ
    かに記載の半導体記憶装置。
  8. 【請求項８】 前記第１ウェル上に形成された第２導電
    型の第１と第２ＭＯＳトランジスタと、 前記第２ＭＯＳトランジスタのゲートと接続される読み
    出し用ワード線と、 前記第２ＭＯＳトランジスタのソースと接続される読み
    出し用ビット線とを備え、 前記第１ＭＯＳトランジスタのゲートを前記第２ドライ
    バＭＯＳトランジスタスタのゲートと接続し、前記第１
    ＭＯＳトランジスタのドレインを接地電位とし、 前記第１と第２ＭＯＳトランジスタのソース／ドレイン
    を形成するための第２導電型の第５と第６拡散領域と、
    前記第１、第２、第３および第４拡散領域とを同じ方向
    に延在させ、 前記第１と第２ＭＯＳトランジスタのゲートと、前記第
    １と第２アクセスＭＯＳトランジスタのゲートおよび前
    記第１と第２ドライバＭＯＳトランジスタのゲートとを
    同じ方向に延在させた、請求項１から請求項４のいずれ
    かに記載の半導体記憶装置。
  9. 【請求項９】 第１導電型の第１ウェルと、 第２導電型の第２ウェルと、 前記第２ウェル上に形成された第１導電型の第１と第２
    アクセスＭＯＳ(MetalOxide Semiconductor)トランジス
    タと、 前記第１ウェル上に形成された第２導電型の第１と第２
    ドライバＭＯＳトランジスタと、 前記第１と第２ウェルが並ぶ方向に延在し、前記第１と
    第２アクセスＭＯＳトランジスタのゲートと接続される
    ワード線と、 前記第１と第２アクセスＭＯＳトランジスタのソースと
    各々接続され、前記ワード線の延在方向と垂直な方向に
    延在する第１と第２ビット線とを備え、 前記第１と第２アクセスＭＯＳトランジスタのソース／
    ドレインを形成するための第１導電型の第１と第２拡散
    領域と、前記第１と第２ドライバＭＯＳトランジスタの
    ソース／ドレインを形成するための第２導電型の第３と
    第４拡散領域とを同じ方向に延在させ、 前記第１と第２アクセスＭＯＳトランジスタのゲート
    と、前記第１と第２ドライバＭＯＳトランジスタのゲー
    トとを同じ方向に延在させた、半導体記憶装置。
  10. 【請求項１０】 前記第１ウェル上に形成された第２導
    電型の第１と第２ＭＯＳトランジスタと、 前記第２ＭＯＳトランジスタのゲートと接続される読み
    出し用ワード線と、 前記第２ＭＯＳトランジスタのソースと接続される読み
    出し用ビット線とを備え、 前記第１ＭＯＳトランジスタのゲートを前記第２ドライ
    バＭＯＳトランジスタスタのゲートと接続し、前記第１
    ＭＯＳトランジスタのドレインを接地電位とし、 前記第１と第２ＭＯＳトランジスタのソース／ドレイン
    を形成するための第２導電型の第５と第６拡散領域と、
    前記第１、第２、第３および第４拡散領域とを同じ方向
    に延在させ、 前記第１と第２ＭＯＳトランジスタのゲートと、前記第
    １と第２アクセスＭＯＳトランジスタのゲートおよび前
    記第１と第２ドライバＭＯＳトランジスタのゲートとを
    同じ方向に延在させた、請求項９記載の半導体記憶装
    置。
  11. 【請求項１１】 第１導電型の第１ウェルと隣接して形
    成された第２導電型の第２ウェルと、 前記第２ウェル上に形成された第１導電型の第１と第２
    ＭＯＳ(Metal Oxide Semiconductor)トランジスタと、 前記第１ウェル上に形成された第２導電型の第３と第４
    ＭＯＳトランジスタと、 前記第１と第２ＭＯＳトランジスタのゲートと接続さ
    れ、前記第１と第２ウェルが並ぶ方向に延在するワード
    線と、 前記第１と第２ＭＯＳトランジスタのソースと各々接続
    され、前記第１と第２ウェルが並ぶ方向と垂直な方向に
    延在する第１と第２ビット線とを備え、 前記第１と第２ＭＯＳトランジスタのソース／ドレイン
    を形成するための第１導電型の第１と第２拡散領域と、
    前記第３と第４ＭＯＳトランジスタのソース／ドレイン
    を形成するための第２導電型の第３と第４拡散領域とを
    同じ方向に延在させ、 前記第１と第２ＭＯＳトランジスタのゲートと、前記第
    ３と第４ＭＯＳトランジスタのゲートとを同じ方向に延
    在させた、半導体記憶装置。
  12. 【請求項１２】 前記第１ウェルに対し前記第２ウェル
    と反対側に形成された第２導電型の第３ウェルと、 前記第３ウェル内に形成された第１導電型の第５、第６
    および第７ＭＯＳトランジスタと、 前記第５と第６ＭＯＳトランジスタのソースと接続さ
    れ、前記第１、第２および第３ウェルが並ぶ方向垂直な
    方向に延在する第１と第２サーチ線と、 前記第７ＭＯＳトランジスタのドレインと接続され、前
    記第１、第２および第３ウェルが並ぶ方向に延在するマ
    ッチ線とを備えた、請求項１１に記載の半導体記憶装
    置。
  13. 【請求項１３】 前記第７ＭＯＳトランジスタのソース
    を電源線と接続し、 前記電源線に、該電源線の電位を可変とする電位可変手
    段を接続した、請求項１２に記載の半導体記憶装置。
  14. 【請求項１４】 前記第１ウェル内に形成された第２導
    電型の第５、第６および第７ＭＯＳトランジスタと、 前記第５と第６ＭＯＳトランジスタのソースと接続さ
    れ、前記第１、第２および第３ウェルが並ぶ方向と垂直
    な方向に延在する第１と第２サーチ線と、 前記第７ＭＯＳトランジスタのドレインと接続され、前
    記第１、第２および第３ウェルが並ぶ方向に延在するマ
    ッチ線とを備えた、請求項１１に記載の半導体記憶装
    置。
  15. 【請求項１５】 前記第７ＭＯＳトランジスタとドレイ
    ンを共有する第８ＭＯＳトランジスタを備え、 前記第７ＭＯＳトランジスタのゲートと前記第８ＭＯＳ
    トランジスタのゲートとを電気的に接続した、請求項１
    ２から請求項１４のいずれかに記載の半導体記憶装置。
  16. 【請求項１６】 前記第５、第６および第７ＭＯＳトラ
    ンジスタのソース／ドレインを形成するための第５、第
    ６および第７拡散領域を、前記第１から第４拡散領域と
    を同じ方向に延在させ、 前記第５、第６および第７ＭＯＳトランジスタのゲート
    を、前記第１から第４ＭＯＳトランジスタのゲートとを
    同じ方向に延在させた、請求項１２から請求項１４のい
    ずれかに記載の半導体記憶装置。
  17. 【請求項１７】 前記マッチ線の延在方向に隣接する第
    １と第２メモリセルを備え、 前記マッチ線の延在方向と垂直な方向に、前記第１メモ
    リセルの前記第７ＭＯＳトランジスタと、前記第２メモ
    リセルの前記第７ＭＯＳトランジスタとを並べて配置し
    た、請求項１２から請求項１４のいずれかに記載の半導
    体記憶装置。
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