JP3903532B2 - 半導体記憶装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に係り、特に低電圧での読み出し動作に関する。
【０００２】
【従来の技術】
図３に示すような４つのＮ型トランジスタＮ１〜Ｎ４と２つのＰ型トランジスタで構成される、いわゆる完全ＣＭＯＳ型のメモリセルを集積してなる半導体記憶装置は特別な技術を用いることなく１Ｖ程度の動作が可能であった。しかし、そのメモリセルの大きさによるペナルティから２Ｍビット以上の大容量の半導体記憶装置では図３のトランジスタによる負荷素子Ｐ１およびＰ２を高抵抗に置き換えたＨＲ型メモリセルや、同じく負荷素子に薄膜トランジスタを用いたＴＦＴ型メモリセルが用いられてきた。しかし、動作電源電圧に関して言えば、ＨＲ型メモリセルは３Ｖ程度、ＴＦＴ型メモリセルでも２Ｖ程度が限界であった。そこで、ＨＲ型またはＴＦＴ型のメモリセルを用いて電源電圧が２Ｖ以下でも動作を可能にする手段が特開平５−１２０８８２号公報に示されている。この公報に示されている技術は、メモリセルにデータを書き込むときに、メモリセルのＨｉｇｈ側記憶ノードの電位を如何にして上げるかを工夫したものであり、基本的にはワード線を昇圧したり、メモリセルへの給電線に電源電圧より高い電位を与えておいたり、ワード線の非選択電位を負電位にして転送トランジスタのしきい値を下げるというものであるが、このような技術を駆使しても電源電圧はせいぜい１Ｖ程度までが動作の限界であった。しかし近年のプロセス技術の進歩により、半導体装置の微細加工が可能になり大容量の半導体記憶装置に完全ＣＭＯＳ型のメモリセルを用いてもコスト的にマッチするようになってきており、低電圧動作をターゲットとした半導体記憶装置が完全ＣＭＯＳ型のメモリセルを集積して作られるようになってきた。
【０００３】
【発明が解決しようとする課題】
前述したように完全ＣＭＯＳ型のメモリセルを集積してなる半導体記憶装置は特別な技術を用いることなく１Ｖ程度の動作が可能であるが、電池１本分の電圧をカバーする電源電圧１Ｖ以下でも動作する半導体記憶装置となると事情が異なってくる。図４は完全ＣＭＯＳ型のメモリセルとＨＲ型またはＴＦＴ型のメモリセルを用いた半導体記憶装置の動作電圧波形を示したものである。図４の後半ではメモリセルの記憶ノードＶ１がＬｏｗレベルからＨｉｇｈレベルへ、相対する記憶ノードＶ２がＨｉｇｈレベルからＬｏｗレベルに書き込まれる様子が示されている。完全ＣＯＭＯＳ型およびＨＲ・ＴＦＴ型ともノードＶ１は転送トランジスタＮ３を通してＨｉｇｈレベルが書き込まれるわけであるがＮ３はＮ型トランジスタであるためビット線電位が電源電圧ＶＤＤである場合はＮ３のしきい値電圧Ｖｔｈだけ小さい電圧（ＶＤＤ−Ｖｔｈ）がまず書き込まれる。その後、ＨＲ型あるいはＴＦＴ型のメモリセルの場合は高抵抗または薄膜トランジスタの電流能力が小さいがために記憶ノードＶ１への充電が行われず、書き込み電圧は低い状態が続く。一方完全ＣＯＭＯＳ型のメモリセルの場合は、Ｐ型トランジスタＰ１が急速に充電を行うためにノードＶ１の電圧は迅速に電源電圧にまで上昇する。電源電圧が１Ｖ以下の時も完全ＣＭＯＳ型のメモリセルならば同様で、メモリセルを構成するトランジスタのしきい値が電源電圧に対してマージンを持っていれば、ビット線の電位差により記憶ノードＶ１とＶ２の間に多少の電位差が生じれば後は負荷用トランジスタＰ１・Ｐ２あるいは駆動用トランジスタＮ１・Ｎ２により、Ｈｉｇｈ側ノードは電源電圧に、Ｌｏｗ側ノードは接地電圧に収束する。すなわち、完全ＣＭＯＳ型メモリセルを用いれば電源電圧が１Ｖ以下の時も書き込み動作は保証される。次に読み出し動作について考える。図４においてワード線電位ＶＷが立ち上がり、ビット線電位ＶＢ１とＶＢ２が反転するまでは読み出し状態となっている。ここで注目したいのは読み出し時のビット線電位差である。メモリセルのＨｉｇｈ側ノードＶ２が電源電圧ＶＤＤレベルなのでＨｉｇｈ側のビット線ＶＢ２の電位に変化はない。一方Ｌｏｗ側のビット線電位ＶＢ１は転送用トランジスタＮ３から駆動用トランジスタＮ１に電流ＩＭを流すことによって得られる。電源電圧１Ｖ以下の領域ではトランジスタのしきい値と電源電圧との間のマージンが小さくなってくるので、トランジスタＮ３およびＮ１の電流駆動能力も小さくなり、次第にＩＭを流せなくなり、この事によってＬｏｗ側のビット線電位の下降が小さくなってしまう。従ってビット線の電位差をセンスアンプによって増幅してデータを読み出すのが困難になり、電源電圧１Ｖ以下での動作の安定性が失われる。
【０００４】
【課題を解決するための手段】
本発明はメモリセルから情報を読み出す際に負荷用トランジスタのソース電極および転送用トランジスタのゲート電極に外部から供給される電源電圧より高い電圧が供給されることを特徴とするものである。
【０００５】
【作用】
上述したようにビット線間の電位差を大きくするにはビット線からメモリセルに流れる電流ＩＭを大きくすればよい。本発明によれば、メモリセルからデータを読み出すときに、負荷用トランジスタのソース電極に電源電圧より大きい昇圧電圧を与えることにより、Ｈｉｇｈ側記憶ノードの電位を急速に持ち上げ、該ノードにゲート電極が接続されているＬｏｗ側記憶ノードの駆動用トランジスタの能力を上げることができる。また、転送用トランジスタのゲート電極に電源電圧より高い昇圧電圧を与えることにより、Ｌｏｗ側記憶ノードの転送用トランジスタの能力を上げることができる。この二つの手段を組み合わせることにより、ビット線からメモリセルに流れる電流を大きくし、データの読み出し時にビット線間に大きい電位差が得られ、電源電圧１Ｖ以下の低電圧動作を可能にする。
【０００６】
【発明の実施の形態】
以下本発明の実施例を図面を参照して説明する。図１は本発明の実施例における回路図およびその動作電圧波形を示したものである。図１においてＰ１・Ｐ２およびＮ１〜Ｎ４は１単位のメモリセルを構成するＰ型およびＮ型トランジスタ、１０１および１０２はそれぞれワード線ＶＷおよびメモリセルへの給電線ＶＭの電圧を昇圧する昇圧回路、１０３はメモリセルのデータを読み出す際にビット線の電位をプリチャージする負荷トランジスタ、１０４は半導体装置外部から与えられたアドレス信号をデコードして１本のワード線を選択するワードデコーダ、１０５はビット線ＶＢ１およびＶＢ２に現れる電位をデータ線対１００に伝えるカラムゲート、１０６はデータ線対の電位差を増幅してデータを読み出すセンスアンプである。時間ｔ０において半導体記憶装置の外部から入力されたアドレス信号がデコードされて、メモリセルのブロック選択信号またはワード線の副デコード信号にあたるＢＬＫが立ち上がった後、時間ｔ１においてアドレス信号がさらにデコードされワード線ＶＭが選択されるとＶＭの電位は速やかに電源電圧ＶＤＤまで上がり、メモリセルが選択状態になる。ここでメモリセルのＨｉｇｈ側記憶ノードＶ２はＶＤＤレベルであるのでビット線ＶＢ２の電位に変化はない。一方メモリセルのＬｏｗ側ノードＶ１にはＮ型トランジスタＮ３およびＮ１の抵抗成分で分圧された電位が現れる。電源電圧１Ｖ以下の領域では、この時点でＮ３のゲート・ソース間の電圧（ＶＤＤ−Ｖ１）がＮ３のしきい値Ｖｔｈより多少大きいだけなのでＮ３の電流能力は低く、ビット線の電位を引き下げることがほとんどできないため、ビット線ＶＢ１の電位は微少な変化にとどまる。次に時間ｔ２において、昇圧回路１０１に入力されている昇圧制御信号Φにより選択されているワード線ＶＷの電位が電源電圧ＶＤＤより高い値に昇圧されると、Ｎ３のゲート・ソース間の電圧が（ＶＤＤ−Ｖ１＋昇圧電圧）となるためＮ３の電流能力が大きくなり、ビット線ＶＢ１の電位を引き下げるためビット線間に大きな電位差が現れる。ここでワード線の電位だけを昇圧した場合は、Ｎ３の電流能力のみが大きくなり逆に抵抗成分が小さくなるのでＬｏｗ側記憶ノードＶ１の電位が上昇する傾向を見せる。しかし、同時間ｔ２において昇圧制御信号Φによってメモリセルへの給電線ＶＭが昇圧回路１０２により昇圧され、この昇圧電圧はＰ型トランジスタＰ２を介して即座にＮ１のゲート電極に現れるので、今度はＮ１の電流能力が大きくなり逆に抵抗成分が小さくなるためＬｏｗ側記憶ノードＶ１の電位が上昇するのを抑制することができ、より一層ビット線間に大きな電位差を出現させることができる。なお、この時トランジスタＮ２のゲート電位はＬｏｗ側記憶ノードＶ１に接続されているので、Ｎ２を介して不要な直流電流が流れることはない。時間ｔ２以降ビット線間に現れた電位差はカラムゲート１０５を介してデータ線対１００に現れ、この電位差をセンスアンプ１０６が増幅してデータを取り出しラッチする。データをラッチしてしまえばワード線およびメモリセルへの給電線の電位を昇圧する必要がないので、時間ｔ３において昇圧制御信号Φを制御することによって昇圧を終了する。このように昇圧を開始して読み出したデータをラッチするまでの時間が短いので、時間ｔ２からｔ３までの昇圧時間を短くでき、昇圧回路１０１および１０２は常時昇圧している必要はなく、消費電流の少ない例えばブート・ストラップ回路でも簡単に構成できる。また昇圧回路１０２にメモリセルのブロックあるいはワード線のサブ・デコード信号ＢＬＫによる制御を加えることにより被昇圧ラインに付加する容量成分を低く抑えることができるので、さらに昇圧効率が高く、低消費電流の半導体装置を提供することができる。
【０００７】
図２は本発明の実施例であるところのメモリセルへの昇圧電圧を与える方法を示す断面図である。図２においてＰ⁻は半導体の主基板であるＰ⁻基板、Ｎ⁻はＰ⁻基板上に形成されるＮウェル、Ｐ１１およびＰ１２は図１のＰ型トランジスタＰ１を構成するＰ^＋拡散領域、Ｐ２１およびＰ２２は同様にＰ２を形成するＰ^＋拡散領域、Ｎ３０はＮウェルの電位固定のために用いられるＮ^＋拡散領域である。この図においてメモリセルへの給電線ＶＭはＰ１１およびＰ２１のみに接続されており、Ｎ３０は電源電圧ＶＤＤに接続されている。ここでＰ１１およびＰ２１からＮウェルに順方向のｐｎ接合ダイオードが形成されるが、電源電圧１Ｖ以下の領域ではこのダイオードを能動状態にするしきい値ほどの昇圧電圧は必要ないので、Ｎウェルへのリーク電流はない。このように給電線をＮウェルと分離することにより、非昇圧ラインである給電線に付加する容量を減らすことができ、昇圧効率を上げることができる。また、同時にトランジスタの基板効果により、Ｐ型トランジスタのしきい値も下がる事になり、低電圧動作がさらに改善されることになる。
【０００８】
【発明の効果】
以上のように完全ＣＭＯＳ型のメモリセルで構成される半導体記憶装置において、メモリセルへの給電線およびワード線の電位を読み出し時に昇圧することにより、電源電圧が１Ｖ以下の場合にも安定した動作の半導体記憶装置を提供することができる。また、メモリセルへの給電線への昇圧をブロック信号を加えた制御で行い、Ｎウェルと分離することにより昇圧効率を高めることが可能である。さらに、昇圧期間が短いため常時昇圧を行う昇圧回路を用いる必要がないため、消費電流の少ない半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施例におけるメモリセル周辺の回路図および動作電圧波形。
【図２】本発明の実施例におけるメモリセルの断面図。
【図３】完全ＣＭＯＳ型メモリセルの回路図。
【図４】従来の半導体記憶装置の動作電圧波形。
【符号の説明】
Ｐ１〜Ｐ２ Ｐ型トランジスタ
Ｎ１〜Ｎ４ Ｎ型トランジスタ
１０１、１０２ 昇圧回路ブロック
１０３ ビット線負荷トランジスタ
１０４ ワードデコーダ
１０５ カラムゲート
１０６ センスアンプ

Claims (4)

1. フリップフロップ回路を構成する1対の第１導電型の第１および第２の駆動用トランジスタおよび１対の第２導電型の第１および第２の負荷用トランジスタと、
   １対の第１導電型の第１および第２の転送用トランジスタとを有するメモリセルを備えた半導体記憶装置において、
   第２導電型の半導体基板と、
   前記半導体基板内に形成された第１導電型の第１の不純物領域と、
   前記第１の不純物領域内に形成され、前記第１の不純物領域より高濃度の第１導電型の第２の不純物領域であって、
   前記半導体記憶装置の外部から供給される電源電圧が印加される前記第２の不純物領域と、
   前記第１の不純物領域内に形成され、前記半導体基板より高濃度の第２導電型の第３、第４、第５及び第６の不純物領域と、を具備し、
   前記第１の負荷用トランジスタは、前記第３および第４の不純物領域を含み、
   前記第２の負荷用トランジスタは、前記第５および第６の不純物領域を含み、
   前記第１および第２の負荷用トランジスタのソース電極に前記メモリセルから情報を読み出す際に、半導体装置の外部から供給される電源電圧より高い電圧が与えられることを特徴とする半導体記憶装置。
2. 請求項1記載の負荷用トランジスタのソース電極に接続される信号線の制御が半導体装置の外部から与えられるアドレス信号により選択的に行われることを特徴とした半導体記憶装置。
3. 請求項１記載の負荷用トランジスタのソース電極が半導体装置の基板電位と分離されていることを特徴とする半導体記憶装置。
4. 請求項１記載の半導体記憶装置において、前記第１および第２の転送用トランジスタのゲート電極に接続された信号線の電圧が前記メモリセルから情報を読み出す際に、接地電圧から外部より供給される電源電圧と同じ電位レベルに上がった後、さらに該電位レベルより高い電圧が供給されることを特徴とする半導体記憶装置。

Images