JPS638555B2 - - Google Patents
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- JPS638555B2 JPS638555B2 JP54009565A JP956579A JPS638555B2 JP S638555 B2 JPS638555 B2 JP S638555B2 JP 54009565 A JP54009565 A JP 54009565A JP 956579 A JP956579 A JP 956579A JP S638555 B2 JPS638555 B2 JP S638555B2
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- 239000004065 semiconductor Substances 0.000 claims description 11
- 230000005669 field effect Effects 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/418—Address circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
この発明は書き込み動作の高速性を保持しなが
ら読み出し動作を安定にできるような半導体記憶
装置に関するものである。
ら読み出し動作を安定にできるような半導体記憶
装置に関するものである。
第１図は従来の半導体記憶装置の回路図であ
る。図において、１および２はエンハンスメント
型のMOS電界効果トランジスタ（以下MOSFET
と称す）で、MOSFET１および２の各ドレイン
はそれぞれ負荷抵抗３および４を介して電源端子
５に接続され、各ソースは接地されている。また
MOSFET１のゲートはMOSFET２のドレイン
に接続され、MOSFET２のゲートはMOSFET
１のドレインに接続されて２安定回路すなわちフ
リツプ・フロツプが形成されている。以上の各部
品によつて１ビツトのメモリセルが構成される。
なお、この例ではMOSFET１，２はＮチヤンネ
ル型として説明する。書き込みならびに読み取り
の制御機能を有するゲート用のMOSFET６およ
び７は、ドレイン（またはソース）がそれぞれ
MOSFET１のドレインおよびMOSFET２のド
レインに接続され、ソース（またはドレイン）が
それぞれ書き込み情報線、ならびに読み出し情報
線を共通にしたビツトライン８および９に接続さ
れ、またゲートが書き込みならびに読み出し選択
線を共通にしたワードライン１０に接続されてい
る。また、デプレツシヨン型のMOSFET１１は
ダイオード接続され、ドレインとソースを共通接
続したエンハンスメント型のMOSFET１２，１
３，１４の並列回路に直列に接続されている。
MOSFET１１のドレインは電源端子５に接続さ
れ、MOSFET１２，１３，１４の共通接続され
たソースは接地されている。これらの部品によつ
てデコーダが構成され、このデコーダの出力端子
はワードライン１０に接続されている。
る。図において、１および２はエンハンスメント
型のMOS電界効果トランジスタ（以下MOSFET
と称す）で、MOSFET１および２の各ドレイン
はそれぞれ負荷抵抗３および４を介して電源端子
５に接続され、各ソースは接地されている。また
MOSFET１のゲートはMOSFET２のドレイン
に接続され、MOSFET２のゲートはMOSFET
１のドレインに接続されて２安定回路すなわちフ
リツプ・フロツプが形成されている。以上の各部
品によつて１ビツトのメモリセルが構成される。
なお、この例ではMOSFET１，２はＮチヤンネ
ル型として説明する。書き込みならびに読み取り
の制御機能を有するゲート用のMOSFET６およ
び７は、ドレイン（またはソース）がそれぞれ
MOSFET１のドレインおよびMOSFET２のド
レインに接続され、ソース（またはドレイン）が
それぞれ書き込み情報線、ならびに読み出し情報
線を共通にしたビツトライン８および９に接続さ
れ、またゲートが書き込みならびに読み出し選択
線を共通にしたワードライン１０に接続されてい
る。また、デプレツシヨン型のMOSFET１１は
ダイオード接続され、ドレインとソースを共通接
続したエンハンスメント型のMOSFET１２，１
３，１４の並列回路に直列に接続されている。
MOSFET１１のドレインは電源端子５に接続さ
れ、MOSFET１２，１３，１４の共通接続され
たソースは接地されている。これらの部品によつ
てデコーダが構成され、このデコーダの出力端子
はワードライン１０に接続されている。
このような構成において、次に動作について説
明する。メモリセルおよびゲート用のMOSFET
はマトリツクス状に多数配置され、ランダムアク
セス法で所定のメモリセルを選択し、これに情報
の書き込みならびに読み出し動作を行なわしめ
る。記憶状態では、ワードライン１０は零近い電
位にあつてMOSFET６，７は非導通状態にあ
り、MOSFET１，２はビツトライン８，９から
絶縁されている。MOSFET１のゲートが“Ｈ”
になつている状態が一つの安定状態で、このとき
MOSFET１は導通してそのドレインが“Ｌ”に
あり、したがつてMOSFET２はゲートが“Ｌ”
で非導通状態になりそのドレインは“Ｈ”にあ
る。
明する。メモリセルおよびゲート用のMOSFET
はマトリツクス状に多数配置され、ランダムアク
セス法で所定のメモリセルを選択し、これに情報
の書き込みならびに読み出し動作を行なわしめ
る。記憶状態では、ワードライン１０は零近い電
位にあつてMOSFET６，７は非導通状態にあ
り、MOSFET１，２はビツトライン８，９から
絶縁されている。MOSFET１のゲートが“Ｈ”
になつている状態が一つの安定状態で、このとき
MOSFET１は導通してそのドレインが“Ｌ”に
あり、したがつてMOSFET２はゲートが“Ｌ”
で非導通状態になりそのドレインは“Ｈ”にあ
る。
この状態のメモリセルに情報を書き込むには、
ビツトライン８，９に所望の情報に相当する電圧
を加え、ワードライン１０にはメモリセルをアド
レスするための電圧を加える。いま、正論理
“１”を書き込むときは、ビツトライン８を
“Ｈ”、ビツトライン９を“Ｌ”にし、またワード
ライン１０をデコーダ出力によつて“Ｈ”にする
と、MOSFET６，７が導通してMOSFET２は
ゲート“Ｈ”になつて導通し、これによりスイツ
チングが起こつてMOSFET１と２は状態が反転
し、メモリセルは“１”を記憶した状態になる。
この動作後、ワードライン１０は“Ｌ”に戻り情
報の書き込み動作は終わる。次に、メモリセルか
ら記憶情報を読み出すときは、デコーダ出力によ
りワードライン１０に書き込みに加えたと同じ大
きさの電圧の“Ｈ”信号が加えられ、MOSFET
６，７が導通してビツトライン８，９にメモリセ
ル内の記憶情報が直ちに送り出される。ビツトラ
イン８，９に送り出された記憶情報はセンスアン
プなどを通して外部に出力される。
ビツトライン８，９に所望の情報に相当する電圧
を加え、ワードライン１０にはメモリセルをアド
レスするための電圧を加える。いま、正論理
“１”を書き込むときは、ビツトライン８を
“Ｈ”、ビツトライン９を“Ｌ”にし、またワード
ライン１０をデコーダ出力によつて“Ｈ”にする
と、MOSFET６，７が導通してMOSFET２は
ゲート“Ｈ”になつて導通し、これによりスイツ
チングが起こつてMOSFET１と２は状態が反転
し、メモリセルは“１”を記憶した状態になる。
この動作後、ワードライン１０は“Ｌ”に戻り情
報の書き込み動作は終わる。次に、メモリセルか
ら記憶情報を読み出すときは、デコーダ出力によ
りワードライン１０に書き込みに加えたと同じ大
きさの電圧の“Ｈ”信号が加えられ、MOSFET
６，７が導通してビツトライン８，９にメモリセ
ル内の記憶情報が直ちに送り出される。ビツトラ
イン８，９に送り出された記憶情報はセンスアン
プなどを通して外部に出力される。
通常このような半導体記憶装置においては、ゲ
ート用のMOSFET６，７の導通時の抵抗が小さ
いと読み取り動作が不安定になる。すなわち、い
ま、ビツトライン８がビツトライン９により高い
電位にプリチヤージされ、かつMOSFET１のド
レインが“Ｈ”、MOSFET２のドレインが“Ｌ”
になつている状態で、ワードライン１０が“Ｈ”
になつて読み出し動作が行なわれる場合、可能な
限りコンパクトに設計れたメモリセルにおいて
は、MOSFET１，２の各ドレイン点の寄生容量
はビツトライン８，９の寄生容量に比べて一般に
極めて小さいため、MOSFET６，７の導通時の
抵抗が小さいと、ビツトライン９からMOSFET
７を経てMOSFET２のドレインの点に電荷が急
激に流入した際に、この点で電荷を十分に吸収し
きれず電位が上昇してしまう。このように
MOSFET２のドレインの電位が上昇すると、こ
の上昇と同時に反転作用にもとづいてMOSFET
１のドレインの電位が下降しようとするのでメモ
リセルが極めて不安定な状態となる。最悪の場合
には完全に反転動作が起こつて記憶情報が逆にな
つてしまう。これに対しMOSFET６，７の導通
時の抵抗が大きいと、前記のような現象は起こら
ず読み出し動作は極めて安定になる。
ート用のMOSFET６，７の導通時の抵抗が小さ
いと読み取り動作が不安定になる。すなわち、い
ま、ビツトライン８がビツトライン９により高い
電位にプリチヤージされ、かつMOSFET１のド
レインが“Ｈ”、MOSFET２のドレインが“Ｌ”
になつている状態で、ワードライン１０が“Ｈ”
になつて読み出し動作が行なわれる場合、可能な
限りコンパクトに設計れたメモリセルにおいて
は、MOSFET１，２の各ドレイン点の寄生容量
はビツトライン８，９の寄生容量に比べて一般に
極めて小さいため、MOSFET６，７の導通時の
抵抗が小さいと、ビツトライン９からMOSFET
７を経てMOSFET２のドレインの点に電荷が急
激に流入した際に、この点で電荷を十分に吸収し
きれず電位が上昇してしまう。このように
MOSFET２のドレインの電位が上昇すると、こ
の上昇と同時に反転作用にもとづいてMOSFET
１のドレインの電位が下降しようとするのでメモ
リセルが極めて不安定な状態となる。最悪の場合
には完全に反転動作が起こつて記憶情報が逆にな
つてしまう。これに対しMOSFET６，７の導通
時の抵抗が大きいと、前記のような現象は起こら
ず読み出し動作は極めて安定になる。
一方、書き込み動作の方は、MOSFET６，７
の導通時の抵抗が小さいと動作が高速かつ安定と
なるが、反対に抵抗が大きいと低速になつてしま
う。
の導通時の抵抗が小さいと動作が高速かつ安定と
なるが、反対に抵抗が大きいと低速になつてしま
う。
このように、従来の半導体記憶装置において
は、ゲート用のMOSFETの導通時の抵抗に対す
る要求が読み出し時と書き込み時で逆になるた
め、読み出し動作を安定にするためには書き込み
動作が低速になり、書き込み動作を高速にするた
めには読み出し動作が不安定になるという欠点が
あつた。
は、ゲート用のMOSFETの導通時の抵抗に対す
る要求が読み出し時と書き込み時で逆になるた
め、読み出し動作を安定にするためには書き込み
動作が低速になり、書き込み動作を高速にするた
めには読み出し動作が不安定になるという欠点が
あつた。
この発明は上記のような従来のものの欠点を除
去するためになされたもので、その目的とすると
ころは、書き込み動作が高速にでき、かつ読み取
り動作も安定にできるような半導体記憶装置を提
供することにある。
去するためになされたもので、その目的とすると
ころは、書き込み動作が高速にでき、かつ読み取
り動作も安定にできるような半導体記憶装置を提
供することにある。
このような目的を達成するために、この発明
は、読み出し時と書き込み時にワードラインに互
いに異なる電圧を印加するような電圧発生回路を
設けたものである。
は、読み出し時と書き込み時にワードラインに互
いに異なる電圧を印加するような電圧発生回路を
設けたものである。
以下、この発明を実施例に基づいて詳細に説明
する。
する。
第２図はこの発明に係る半導体記憶装置の一実
施例の回路図である。図において、第１図と同一
部分は同番号を付してある。エンハンスメント型
のMOSFET２０は、ドレインが電源端子５に接
続され、ソースが抵抗２１と２２の直列回路を介
して接地され、さらにゲートにはWE信号が入力
されるようになつている。同じくエンハンスメン
ト型のMOSFET２３は、ドレインが電源端子５
に接続され、ソースがデコーダの負荷素子である
MOSFET１１のドレインに接続され、さらにゲ
ートにはWE信号が入力されるようになつてい
る。また、エンハンスメント型のMOSFET２４
は、ドレインが電源端子５に接続され、ソースが
MOSFET１１のドレインに接続され、さらにゲ
ートが抵抗２１と２２の接続点に接続されてい
る。したがつて、MOSFET２４のゲートは、
MOSFET２０のソースと接地間の電圧を抵抗２
１と２２によつて分割した電圧にバイアスされて
いる。以上の第２図で点線で囲まれた回路は全デ
コーダに共有され、各デコーダのMOSFET１１
のドレインに接続される。
施例の回路図である。図において、第１図と同一
部分は同番号を付してある。エンハンスメント型
のMOSFET２０は、ドレインが電源端子５に接
続され、ソースが抵抗２１と２２の直列回路を介
して接地され、さらにゲートにはWE信号が入力
されるようになつている。同じくエンハンスメン
ト型のMOSFET２３は、ドレインが電源端子５
に接続され、ソースがデコーダの負荷素子である
MOSFET１１のドレインに接続され、さらにゲ
ートにはWE信号が入力されるようになつてい
る。また、エンハンスメント型のMOSFET２４
は、ドレインが電源端子５に接続され、ソースが
MOSFET１１のドレインに接続され、さらにゲ
ートが抵抗２１と２２の接続点に接続されてい
る。したがつて、MOSFET２４のゲートは、
MOSFET２０のソースと接地間の電圧を抵抗２
１と２２によつて分割した電圧にバイアスされて
いる。以上の第２図で点線で囲まれた回路は全デ
コーダに共有され、各デコーダのMOSFET１１
のドレインに接続される。
このような回路構成において、次に動作を説明
する。いま、ビツトライン８，９が所定の電圧に
プリチヤージされ、かつMOSFET１のドレイン
が“Ｈ”、MOSFET２のドレインが“Ｌ”でメ
モリセルが安定状態にあるとする。情報の書き込
み時には、WE信号が入力されるためMOSFET
２３が導通し、アドレス信号のデコーダへの入力
によつて選択されたワードライン１０は電圧が印
加された“Ｈ”になる。このとき、電源端子５の
電圧をVDD、MOSFET２３のしきい値電圧をVth
とすると、ワードライン１０の電圧VWは次のよ
うになる。
する。いま、ビツトライン８，９が所定の電圧に
プリチヤージされ、かつMOSFET１のドレイン
が“Ｈ”、MOSFET２のドレインが“Ｌ”でメ
モリセルが安定状態にあるとする。情報の書き込
み時には、WE信号が入力されるためMOSFET
２３が導通し、アドレス信号のデコーダへの入力
によつて選択されたワードライン１０は電圧が印
加された“Ｈ”になる。このとき、電源端子５の
電圧をVDD、MOSFET２３のしきい値電圧をVth
とすると、ワードライン１０の電圧VWは次のよ
うになる。
VW＝VDD−Vth
一方、記憶情報の読み出し時には、WE信号が
入力されるためMOSFET２０が導通し、これに
よつてMOSFET２４も導通してアドレス信号の
デコーダへの入力により選択されたワードライン
１０は電圧が印加されて“Ｈ”になる。ただし、
この場合は、電源電圧を抵抗２１と２２によつて
分割した値がMOSFET２４のゲートに印加さ
れ、しかもこのゲートに印加される電圧は
MOSFET２３のゲートに入力されたWE信号よ
り小さく設定されているため、ワードライン１０
の電圧VRは書き込み時の電圧VWより低い値とな
り次のような関係になる。
入力されるためMOSFET２０が導通し、これに
よつてMOSFET２４も導通してアドレス信号の
デコーダへの入力により選択されたワードライン
１０は電圧が印加されて“Ｈ”になる。ただし、
この場合は、電源電圧を抵抗２１と２２によつて
分割した値がMOSFET２４のゲートに印加さ
れ、しかもこのゲートに印加される電圧は
MOSFET２３のゲートに入力されたWE信号よ
り小さく設定されているため、ワードライン１０
の電圧VRは書き込み時の電圧VWより低い値とな
り次のような関係になる。
VR＜VW
したがつて、MOSFET６，７のゲートは読み
出し時において、書き込み時におけるよりも低い
正電位でバイアスされ、この結果、MOSFET
６，７の導通時の抵抗は、読み出し時には大き
く、書き込み時にはこれより小さくなる。
出し時において、書き込み時におけるよりも低い
正電位でバイアスされ、この結果、MOSFET
６，７の導通時の抵抗は、読み出し時には大き
く、書き込み時にはこれより小さくなる。
第３図は他の実施例の回路図である。図におい
て、第１図と同一部分には同番号を付してある。
エンハンスメント型のMOSFET２６はしきい値
電圧がVth1であり、このドレインは電源端子５に
接続され、ソースはMOSFET１１のドレインに
接続され、さらにゲートにはWE信号が入力され
るようになつている。また、エンハンスメント型
のMOSFET２７はしきい値電圧がVth2であり、
そのドレインは電源端子５に接続され、ソースは
MOSFET１１のドレインに接続され、さらにゲ
ートにはWE信号が入力されるようになつてい
る。したがつてMOSFET２６，２７は並列接続
された状態で電源端子５に接続される。ただし、
この場合しきい値電圧の関係は次のように設定さ
れている。
て、第１図と同一部分には同番号を付してある。
エンハンスメント型のMOSFET２６はしきい値
電圧がVth1であり、このドレインは電源端子５に
接続され、ソースはMOSFET１１のドレインに
接続され、さらにゲートにはWE信号が入力され
るようになつている。また、エンハンスメント型
のMOSFET２７はしきい値電圧がVth2であり、
そのドレインは電源端子５に接続され、ソースは
MOSFET１１のドレインに接続され、さらにゲ
ートにはWE信号が入力されるようになつてい
る。したがつてMOSFET２６，２７は並列接続
された状態で電源端子５に接続される。ただし、
この場合しきい値電圧の関係は次のように設定さ
れている。
Vth1＞Vth2
ここで、書き込み時にはWE信号が入力されて
MOSFET２７は導通し、アドレス信号のデコー
ダへの入力によりワードライン１０が選択されて
電圧が印加されるが、この電位VWは次のように
なる。
MOSFET２７は導通し、アドレス信号のデコー
ダへの入力によりワードライン１０が選択されて
電圧が印加されるが、この電位VWは次のように
なる。
VW＝VDD−Vth2
一方、読み出し時にはWE信号が入力されて
MOSFET２６は導通し、アドレス信号のデコー
ダへの入力によりワードライン１０が選択されて
電圧が印加されるが、その電位VRは次のように
なる。
MOSFET２６は導通し、アドレス信号のデコー
ダへの入力によりワードライン１０が選択されて
電圧が印加されるが、その電位VRは次のように
なる。
VR＝VDD−Vth1
しかるにVth1＞Vth2の関係からVWとVRの関係
は次のようになる。
は次のようになる。
VR＜VW
したがつて、MOSFET６，７のゲートは読み
出し時において、書き込み時におけるよりも低い
正電位でバイアスされ、この結果、MOSFET
６，７の導通時の抵抗は、読み出し時には大き
く、書き込み時にはこれより小さくなる。
出し時において、書き込み時におけるよりも低い
正電位でバイアスされ、この結果、MOSFET
６，７の導通時の抵抗は、読み出し時には大き
く、書き込み時にはこれより小さくなる。
以上の各実施例では、MOSFETはＮチヤンネ
ル型を用いたが、全く同様にＰチヤンネル型を使
用することができる。この場合電圧の極性などが
逆になる。また、メモリセルのMOSFETの負荷
として抵抗を用いたが、抵抗のかわりにMOSト
ランジスタを使用することもできる。
ル型を用いたが、全く同様にＰチヤンネル型を使
用することができる。この場合電圧の極性などが
逆になる。また、メモリセルのMOSFETの負荷
として抵抗を用いたが、抵抗のかわりにMOSト
ランジスタを使用することもできる。
このように、この発明に係る半導体記憶装置に
よると、選択されたワードラインに加わる電圧
を、読み出し時において、書き込み時におけるよ
りも小さくなるように電圧発生回路で制御するよ
うにしたため、読み出し時のゲート用MOSFET
の導通時の抵抗が大きくなり、書き込み時の高速
性を保持しながら安定な読み出し動作を行なうこ
とができ、性能向上をはかれる効果がある。
よると、選択されたワードラインに加わる電圧
を、読み出し時において、書き込み時におけるよ
りも小さくなるように電圧発生回路で制御するよ
うにしたため、読み出し時のゲート用MOSFET
の導通時の抵抗が大きくなり、書き込み時の高速
性を保持しながら安定な読み出し動作を行なうこ
とができ、性能向上をはかれる効果がある。
第１図は従来の半導体記憶装置の回路図、第２
図はこの発明に係る半導体記憶装置の一実施例の
回路図、第３図は他の実施例の回路図である。 各図において同一部分は同番号で示してある。
１，２，６，７，２０，２３，２４……エンハン
スメント型のMOSFET、３，４，２１，２２…
…抵抗、５……電源端子、８，９……ビツトライ
ン、１０……ワードライン、１１……デプレツシ
ヨン型のMOSFET。
図はこの発明に係る半導体記憶装置の一実施例の
回路図、第３図は他の実施例の回路図である。 各図において同一部分は同番号で示してある。
１，２，６，７，２０，２３，２４……エンハン
スメント型のMOSFET、３，４，２１，２２…
…抵抗、５……電源端子、８，９……ビツトライ
ン、１０……ワードライン、１１……デプレツシ
ヨン型のMOSFET。
Claims (1)
- １ 第１および第２のMOS電界効果トランジス
タで２安定回路を構成したメモリセルと、この第
１および第２のMOS電界効果トランジスタのド
レインにソース（またはドレイン）をそれぞれ接
続したゲート用の第３および第４のMOS電界効
果トランジスタと、この第３および第４のMOS
電界効果トランジスタのドレイン（またはソー
ス）にそれぞれ接続された書き込み情報線ならび
に読み出し情報線を共通にしたビツトラインと、
前記第３および第４のMOS電界効果トランジス
タのゲートに接続された書き込みならびに読み出
し選択線を共通にしたワードラインと、書き込み
時に導通する相対的に抵いしきい値電圧を有する
第５のMOS電界効果トランジスタと読み出し時
に導通する相対的に高いしきい値電圧を有する第
６のMOS電界効果トランジスタとの並列接続を
電源端子に接続したデコーダ回路とを有し、この
デコーダ回路にて、情報の読み出し時に比し、書
き込み時の前記ワードラインにより大きな電圧を
印加してワードラインを駆動させるようにしたこ
とを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP956579A JPS55101185A (en) | 1979-01-29 | 1979-01-29 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP956579A JPS55101185A (en) | 1979-01-29 | 1979-01-29 | Semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55101185A JPS55101185A (en) | 1980-08-01 |
| JPS638555B2 true JPS638555B2 (ja) | 1988-02-23 |
Family
ID=11723808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP956579A Granted JPS55101185A (en) | 1979-01-29 | 1979-01-29 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55101185A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6196588A (ja) * | 1984-10-16 | 1986-05-15 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS61104394A (ja) * | 1984-10-22 | 1986-05-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5046052A (en) * | 1988-06-01 | 1991-09-03 | Sony Corporation | Internal low voltage transformation circuit of static random access memory |
| JP2893708B2 (ja) * | 1989-04-06 | 1999-05-24 | ソニー株式会社 | 半導体メモリ装置 |
| JPH03125397A (ja) * | 1989-10-11 | 1991-05-28 | Kawasaki Steel Corp | 論理定義用メモリ |
| EP0718847B1 (en) * | 1994-12-22 | 2003-06-25 | Cypress Semiconductor Corporation | Single ended dual port memory cell |
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-
1979
- 1979-01-29 JP JP956579A patent/JPS55101185A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55101185A (en) | 1980-08-01 |
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