JPH07254288A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH07254288A JPH07254288A JP6042076A JP4207694A JPH07254288A JP H07254288 A JPH07254288 A JP H07254288A JP 6042076 A JP6042076 A JP 6042076A JP 4207694 A JP4207694 A JP 4207694A JP H07254288 A JPH07254288 A JP H07254288A
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- gate
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Abstract
(57)【要約】
【目的】コラム選択トランジスタのゲート電圧を昇圧又
は降圧することにより、書き込み動作の安定性向上や読
み出し動作の速度向上を図ること。 【構成】ビット線とワード線の交差点に接続された記憶
セルと、前記ビット線にドレイン電極を接続し、センス
アンプにソース電極を接続したｐＭＯＳ又はｎＭＯＳト
ランジスタと、コラム選択信号の反転信号を生成して前
記ｐＭＯＳ又はｎＭＯＳトランジスタのゲート電極に加
えるバッファ回路とを有する半導体記憶装置において、
前記コラム選択信号を所定時間遅延する遅延手段と、該
遅延手段の出力と前記コラム選択信号とのＮＡＮＤ論理
（ｐＭＯＳトランジスタの場合、ｎＭＯＳトランジスタ
ではＮＯＲ論理）をとる論理手段と、該論理手段の出力
と前記ｐＭＯＳ又はｎＭＯＳトランジスタのゲート電極
との間に挿入された容量とを備える。
は降圧することにより、書き込み動作の安定性向上や読
み出し動作の速度向上を図ること。 【構成】ビット線とワード線の交差点に接続された記憶
セルと、前記ビット線にドレイン電極を接続し、センス
アンプにソース電極を接続したｐＭＯＳ又はｎＭＯＳト
ランジスタと、コラム選択信号の反転信号を生成して前
記ｐＭＯＳ又はｎＭＯＳトランジスタのゲート電極に加
えるバッファ回路とを有する半導体記憶装置において、
前記コラム選択信号を所定時間遅延する遅延手段と、該
遅延手段の出力と前記コラム選択信号とのＮＡＮＤ論理
（ｐＭＯＳトランジスタの場合、ｎＭＯＳトランジスタ
ではＮＯＲ論理）をとる論理手段と、該論理手段の出力
と前記ｐＭＯＳ又はｎＭＯＳトランジスタのゲート電極
との間に挿入された容量とを備える。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に、同一導電型のトランジスタを用いて記憶セル
回りのコア回路を構成した半導体記憶装置に関する。
し、特に、同一導電型のトランジスタを用いて記憶セル
回りのコア回路を構成した半導体記憶装置に関する。
【０００２】
【従来の技術】近年、半導体記憶装置の集積密度を高め
るために、記憶セル回りのコア回路、例えばセンスアン
プやライトアンプ並びにコラム選択回路等をより一層小
さく設計することが要望されており、例えば、これらの
コア回路を同一導電型のトランジスタ（ｐＭＯＳ又はｎ
ＭＯＳ）で構成することが行われている。
るために、記憶セル回りのコア回路、例えばセンスアン
プやライトアンプ並びにコラム選択回路等をより一層小
さく設計することが要望されており、例えば、これらの
コア回路を同一導電型のトランジスタ（ｐＭＯＳ又はｎ
ＭＯＳ）で構成することが行われている。
【０００３】図３はｐＭＯＳで統一した半導体記憶装置
（特に限定しないがＳＲＡＭ：Static Random Access M
emory ）の要部構成を示す図であり、１はセンスアン
プ、２はライトアンプ、３は記憶セル（マトリクス状に
配列された多数の記憶セルの１つ）である。４はワード
線、５ａ、５ｂはビット線であり、これらのワード線４
及びビット線５ａ、５ｂは、交差配列された多数本のう
ちの１本（ビット線にあっては１対）で、任意のワード
線（例えばワード線４）が所定の電位で活性化され、且
つ、任意のビット線（例えばビット線５ａ、５ｂ）につ
ながるコラム選択トランジスタ６ａ、６ｂがオンとなっ
たときに、そのワード線とビット線との交点に位置する
記憶セル（この場合、記憶セル３）が選択され、センス
アンプ１やライトアンプ２に接続されるようになってい
る。なお、７ａ、７ｂはビット線５ａ、５ｂの負荷トラ
ンジスタである。
（特に限定しないがＳＲＡＭ：Static Random Access M
emory ）の要部構成を示す図であり、１はセンスアン
プ、２はライトアンプ、３は記憶セル（マトリクス状に
配列された多数の記憶セルの１つ）である。４はワード
線、５ａ、５ｂはビット線であり、これらのワード線４
及びビット線５ａ、５ｂは、交差配列された多数本のう
ちの１本（ビット線にあっては１対）で、任意のワード
線（例えばワード線４）が所定の電位で活性化され、且
つ、任意のビット線（例えばビット線５ａ、５ｂ）につ
ながるコラム選択トランジスタ６ａ、６ｂがオンとなっ
たときに、そのワード線とビット線との交点に位置する
記憶セル（この場合、記憶セル３）が選択され、センス
アンプ１やライトアンプ２に接続されるようになってい
る。なお、７ａ、７ｂはビット線５ａ、５ｂの負荷トラ
ンジスタである。
【０００４】ここで、コラム選択トランジスタ６ａ、６
ｂは、バッファ回路８の出力信号Ｓ COLXがＨレベルのと
きにオフ、Ｌレベルのときにオンし、バッファ回路８
は、コラム選択信号ＳCOL がＬレベルのときに信号Ｓ
COLXをＨレベル（ＶＣＣ相当のレベル）にするｐＭＯＳ
トランジスタ８ａと、コラム選択信号ＳCOL の逆相信号
を生成するインバータゲート８ｂと、インバータゲート
８ｂの出力がＬレベルのときに（コラム選択信号ＳCOL
がＨレベルのときに）信号ＳCOLXをＬレベル（ＶＳＳ相
当のレベル）にするｐＭＯＳトランジスタ８ｃとを有し
ている。
ｂは、バッファ回路８の出力信号Ｓ COLXがＨレベルのと
きにオフ、Ｌレベルのときにオンし、バッファ回路８
は、コラム選択信号ＳCOL がＬレベルのときに信号Ｓ
COLXをＨレベル（ＶＣＣ相当のレベル）にするｐＭＯＳ
トランジスタ８ａと、コラム選択信号ＳCOL の逆相信号
を生成するインバータゲート８ｂと、インバータゲート
８ｂの出力がＬレベルのときに（コラム選択信号ＳCOL
がＨレベルのときに）信号ＳCOLXをＬレベル（ＶＳＳ相
当のレベル）にするｐＭＯＳトランジスタ８ｃとを有し
ている。
【０００５】
【発明が解決しようとする課題】しかしながら、かかる
従来の半導体記憶装置にあっては、信号ＳCOLXがＬレベ
ルのときに、コラム選択トランジスタ６ａ、６ｂがオン
し、記憶セル３への書き込みや記憶セル３からの読み出
しを行うようになっているが、コラム選択トランジスタ
６ａ、６ｂをｐＭＯＳで構成した場合には、ビット線５
ａ、５ｂのＬレベル側の電位が信号ＳCOLXのＬレベル＋
ｐＭＯＳのしきい値より下がらず、特に、書き込み時の
動作安定性が損なわれるという問題点があった。
従来の半導体記憶装置にあっては、信号ＳCOLXがＬレベ
ルのときに、コラム選択トランジスタ６ａ、６ｂがオン
し、記憶セル３への書き込みや記憶セル３からの読み出
しを行うようになっているが、コラム選択トランジスタ
６ａ、６ｂをｐＭＯＳで構成した場合には、ビット線５
ａ、５ｂのＬレベル側の電位が信号ＳCOLXのＬレベル＋
ｐＭＯＳのしきい値より下がらず、特に、書き込み時の
動作安定性が損なわれるという問題点があった。
【０００６】また、コラム選択トランジスタ５ａ、５ｂ
のオン抵抗が信号ＳCOLXのＬレベル（ｐＭＯＳの場合、
ｎＭＯＳの場合はＨレベル）で決まる値よりも低くなら
ず、特に、読み出し時の高速性が損なわれるという問題
点があった。 ［目的］そこで、本発明は、コラム選択トランジスタの
ゲート電圧を昇圧又は降圧することにより、書き込み動
作の安定性向上や読み出し動作の速度向上を図ることを
目的とする。
のオン抵抗が信号ＳCOLXのＬレベル（ｐＭＯＳの場合、
ｎＭＯＳの場合はＨレベル）で決まる値よりも低くなら
ず、特に、読み出し時の高速性が損なわれるという問題
点があった。 ［目的］そこで、本発明は、コラム選択トランジスタの
ゲート電圧を昇圧又は降圧することにより、書き込み動
作の安定性向上や読み出し動作の速度向上を図ることを
目的とする。
【０００７】
【課題を解決するための手段】請求項１記載の発明は、
ビット線とワード線の交差点に接続された記憶セルと、
前記ビット線にドレイン電極を接続し、センスアンプに
ソース電極を接続したｐＭＯＳトランジスタと、コラム
選択信号の反転信号を生成して前記ｐＭＯＳトランジス
タのゲート電極に加えるバッファ回路とを有する半導体
記憶装置において、前記コラム選択信号を所定時間遅延
する遅延手段と、該遅延手段の出力と前記コラム選択信
号とのＮＡＮＤ論理をとる論理手段と、該論理手段の出
力と前記ｐＭＯＳトランジスタのゲート電極との間に挿
入された容量とを備えたことを特徴とする。
ビット線とワード線の交差点に接続された記憶セルと、
前記ビット線にドレイン電極を接続し、センスアンプに
ソース電極を接続したｐＭＯＳトランジスタと、コラム
選択信号の反転信号を生成して前記ｐＭＯＳトランジス
タのゲート電極に加えるバッファ回路とを有する半導体
記憶装置において、前記コラム選択信号を所定時間遅延
する遅延手段と、該遅延手段の出力と前記コラム選択信
号とのＮＡＮＤ論理をとる論理手段と、該論理手段の出
力と前記ｐＭＯＳトランジスタのゲート電極との間に挿
入された容量とを備えたことを特徴とする。
【０００８】請求項２記載の発明は、ビット線とワード
線の交差点に接続された記憶セルと、前記ビット線にド
レイン電極を接続し、センスアンプにソース電極を接続
したｎＭＯＳトランジスタと、コラム選択信号の反転信
号を生成して前記ｎＭＯＳトランジスタのゲート電極に
加えるバッファ回路とを有する半導体記憶装置におい
て、前記コラム選択信号を所定時間遅延する遅延手段
と、該遅延手段の出力と前記コラム選択信号とのＮＯＲ
論理をとる論理手段と、該論理手段の出力と前記ｎＭＯ
Ｓトランジスタのゲート電極との間に挿入された容量と
を備えたことを特徴とする。
線の交差点に接続された記憶セルと、前記ビット線にド
レイン電極を接続し、センスアンプにソース電極を接続
したｎＭＯＳトランジスタと、コラム選択信号の反転信
号を生成して前記ｎＭＯＳトランジスタのゲート電極に
加えるバッファ回路とを有する半導体記憶装置におい
て、前記コラム選択信号を所定時間遅延する遅延手段
と、該遅延手段の出力と前記コラム選択信号とのＮＯＲ
論理をとる論理手段と、該論理手段の出力と前記ｎＭＯ
Ｓトランジスタのゲート電極との間に挿入された容量と
を備えたことを特徴とする。
【０００９】
【作用】請求項１記載の発明では、コラム選択信号がＬ
レベルからＨレベルに遷移すると、バッファ回路の出力
がＨレベルからＬレベルに遷移してｐＭＯＳトランジス
タがオンするが、遅延手段の遅延時間が経過するまでの
間は、論理手段の出力がＨレベルを持続するため、論理
手段の出力（Ｈレベル）とバッファ回路の出力（Ｌレベ
ル）との電位差に相当する電圧（便宜的に符号Ａで表
す）が容量に充電される。したがって、遅延時間の経過
後は、バッファ回路の出力（Ｌレベル）が電圧Ａだけ降
圧されるから、ビット線のＬレベル電位も同様に電圧Ａ
だけ低くなり、特に、書き込み時の動作安定性向上が図
られる。
レベルからＨレベルに遷移すると、バッファ回路の出力
がＨレベルからＬレベルに遷移してｐＭＯＳトランジス
タがオンするが、遅延手段の遅延時間が経過するまでの
間は、論理手段の出力がＨレベルを持続するため、論理
手段の出力（Ｈレベル）とバッファ回路の出力（Ｌレベ
ル）との電位差に相当する電圧（便宜的に符号Ａで表
す）が容量に充電される。したがって、遅延時間の経過
後は、バッファ回路の出力（Ｌレベル）が電圧Ａだけ降
圧されるから、ビット線のＬレベル電位も同様に電圧Ａ
だけ低くなり、特に、書き込み時の動作安定性向上が図
られる。
【００１０】請求項２記載の発明では、コラム選択信号
がＨレベルからＬレベルに遷移すると、バッファ回路の
出力がＬレベルからＨレベルに遷移してｎＭＯＳトラン
ジスタがオンするが、遅延手段の遅延時間が経過するま
での間は、論理手段の出力がＬレベルを持続するため、
論理手段の出力（Ｌレベル）とバッファ回路の出力（Ｈ
レベル）との電位差に相当する電圧（便宜的に符号Ｂで
表す）が容量に充電される。したがって、遅延時間の経
過後は、バッファ回路の出力（Ｈレベル）が電圧Ｂだけ
昇圧されるから、ｎＭＯＳトランジスタのオン抵抗がよ
り低くなる方向に変化し、特に、読み出し時の動作速度
向上が図られる。
がＨレベルからＬレベルに遷移すると、バッファ回路の
出力がＬレベルからＨレベルに遷移してｎＭＯＳトラン
ジスタがオンするが、遅延手段の遅延時間が経過するま
での間は、論理手段の出力がＬレベルを持続するため、
論理手段の出力（Ｌレベル）とバッファ回路の出力（Ｈ
レベル）との電位差に相当する電圧（便宜的に符号Ｂで
表す）が容量に充電される。したがって、遅延時間の経
過後は、バッファ回路の出力（Ｈレベル）が電圧Ｂだけ
昇圧されるから、ｎＭＯＳトランジスタのオン抵抗がよ
り低くなる方向に変化し、特に、読み出し時の動作速度
向上が図られる。
【００１１】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は請求項１に係る半導体記憶装置の一実施例
を示す図であり、特に限定しないがＳＲＡＭの要部構成
を示す図である。なお、従来例と共通する回路要素に
は、同一の符号を付してある。
する。図１は請求項１に係る半導体記憶装置の一実施例
を示す図であり、特に限定しないがＳＲＡＭの要部構成
を示す図である。なお、従来例と共通する回路要素に
は、同一の符号を付してある。
【００１２】図１において、１はセンスアンプ、２はラ
イトアンプ、３は記憶セル、４はワード線、５ａ、５ｂ
はビット線、６ａ、６ｂはコラム選択トランジスタ（ｐ
ＭＯＳトランジスタ）、７ａ、７ｂはビット線の負荷ト
ランジスタ（ｐＭＯＳトランジスタ）、８はバッファ回
路であり、これらは、冒頭の従来例と共通の回路要素で
ある。
イトアンプ、３は記憶セル、４はワード線、５ａ、５ｂ
はビット線、６ａ、６ｂはコラム選択トランジスタ（ｐ
ＭＯＳトランジスタ）、７ａ、７ｂはビット線の負荷ト
ランジスタ（ｐＭＯＳトランジスタ）、８はバッファ回
路であり、これらは、冒頭の従来例と共通の回路要素で
ある。
【００１３】１０は本実施例に特有のブートストラップ
回路であり、このブートストラップ回路１０は、コラム
選択信号ＳCOL を所定時間Ｔd1だけ遅延する遅延手段と
して機能する偶数段（図では２段）のインバータゲート
１０ａ、１０ｂと、終段のインバータゲート１０ｂの出
力とコラム選択信号ＳCOL とのＮＡＮＤ論理をとるＮＡ
ＮＤゲート（論理手段）１０ｃと、ＮＡＮＤゲート１０
ｃの出力とコラム選択トランジスタ６ａ、６ｂのゲート
電極との間に挿入された容量１０ｄとを有している。
回路であり、このブートストラップ回路１０は、コラム
選択信号ＳCOL を所定時間Ｔd1だけ遅延する遅延手段と
して機能する偶数段（図では２段）のインバータゲート
１０ａ、１０ｂと、終段のインバータゲート１０ｂの出
力とコラム選択信号ＳCOL とのＮＡＮＤ論理をとるＮＡ
ＮＤゲート（論理手段）１０ｃと、ＮＡＮＤゲート１０
ｃの出力とコラム選択トランジスタ６ａ、６ｂのゲート
電極との間に挿入された容量１０ｄとを有している。
【００１４】このような構成において、コラム選択信号
ＳCOL がＬレベルからＨレベルへと遷移した直後では、
バッファ回路８の出力（信号ＳCOLX）は直ちにＨレベル
からＬレベルへと変化するが、この時点では、終段のイ
ンバータゲート１０ｂの出力はコラム選択信号ＳCOL の
遷移前のレベル（すなわちＬレベル）を維持している。
そして、この状態は所定時間Ｔd1が経過するまで継続さ
れる。
ＳCOL がＬレベルからＨレベルへと遷移した直後では、
バッファ回路８の出力（信号ＳCOLX）は直ちにＨレベル
からＬレベルへと変化するが、この時点では、終段のイ
ンバータゲート１０ｂの出力はコラム選択信号ＳCOL の
遷移前のレベル（すなわちＬレベル）を維持している。
そして、この状態は所定時間Ｔd1が経過するまで継続さ
れる。
【００１５】したがって、コラム選択信号ＳCOL がＬレ
ベルからＨレベルへと遷移した時点から所定時間Ｔd1を
過ぎるまでの間では、ＮＡＮＤゲート１０ｃの出力はＨ
レベルを持続し、この間、容量１０ｄには、ＮＡＮＤゲ
ート１０ｃの出力（Ｈレベル）とバッファ回路８の出力
（Ｌレベル）との間の電位差に相当する電圧が充電され
ることになる。
ベルからＨレベルへと遷移した時点から所定時間Ｔd1を
過ぎるまでの間では、ＮＡＮＤゲート１０ｃの出力はＨ
レベルを持続し、この間、容量１０ｄには、ＮＡＮＤゲ
ート１０ｃの出力（Ｈレベル）とバッファ回路８の出力
（Ｌレベル）との間の電位差に相当する電圧が充電され
ることになる。
【００１６】その結果、所定時間Ｔd1を経過してＮＡＮ
Ｄゲート１０ｃの出力がＬレベルになったときには、バ
ッファ回路８の出力、すなわち信号ＳCOLX（このときＬ
レベル）が容量１０ｄの充電電圧だけ降圧されるから、
ビット線５ａ、５ｂのＬレベル側の電位が同様にして容
量１０ｄの充電電圧だけ低くなり、特に、書き込み時の
動作安定性を向上することができる。
Ｄゲート１０ｃの出力がＬレベルになったときには、バ
ッファ回路８の出力、すなわち信号ＳCOLX（このときＬ
レベル）が容量１０ｄの充電電圧だけ降圧されるから、
ビット線５ａ、５ｂのＬレベル側の電位が同様にして容
量１０ｄの充電電圧だけ低くなり、特に、書き込み時の
動作安定性を向上することができる。
【００１７】図２は請求項２に係る半導体記憶装置の一
実施例を示す図であり、特に限定しないがＳＲＡＭの要
部構成を示す図である。図２において、１はセンスアン
プ、２はライトアンプ、３は記憶セル、４はワード線、
５ａ、５ｂはビット線、６ａ′、６ｂ′はコラム選択ト
ランジスタ（ｎＭＯＳトランジスタ）、７ａ′、７ｂ′
はビット線の負荷トランジスタ（ｎＭＯＳトランジス
タ）、９はビット線５ａ、５ｂの電位を所定電位にリセ
ットするリセット回路、２０はバッファ回路であり、こ
のバッファ回路２０は、コラム選択信号ＳCOL がＨレベ
ルのときに信号ＳCOLXをＬレベル（ＶＳＳ相当のレベ
ル）にするｎＭＯＳトランジスタ２０ａと、コラム選択
信号ＳCOL の逆相信号を生成するインバータゲート２０
ｂと、インバータゲート２０ｂの出力がＨレベルのとき
（コラム選択信号ＳCOL がＬレベルのとき）に信号Ｓ
COLXをＨレベル（ＶＣＣ相当のレベル）にするｎＭＯＳ
トランジスタ２０ｃとを有している。
実施例を示す図であり、特に限定しないがＳＲＡＭの要
部構成を示す図である。図２において、１はセンスアン
プ、２はライトアンプ、３は記憶セル、４はワード線、
５ａ、５ｂはビット線、６ａ′、６ｂ′はコラム選択ト
ランジスタ（ｎＭＯＳトランジスタ）、７ａ′、７ｂ′
はビット線の負荷トランジスタ（ｎＭＯＳトランジス
タ）、９はビット線５ａ、５ｂの電位を所定電位にリセ
ットするリセット回路、２０はバッファ回路であり、こ
のバッファ回路２０は、コラム選択信号ＳCOL がＨレベ
ルのときに信号ＳCOLXをＬレベル（ＶＳＳ相当のレベ
ル）にするｎＭＯＳトランジスタ２０ａと、コラム選択
信号ＳCOL の逆相信号を生成するインバータゲート２０
ｂと、インバータゲート２０ｂの出力がＨレベルのとき
（コラム選択信号ＳCOL がＬレベルのとき）に信号Ｓ
COLXをＨレベル（ＶＣＣ相当のレベル）にするｎＭＯＳ
トランジスタ２０ｃとを有している。
【００１８】２１は本実施例に特有のブートストラップ
回路であり、このブートストラップ回路２１は、コラム
選択信号ＳCOL を所定時間Ｔd2だけ遅延する遅延手段と
して機能する偶数段（図では２段）のインバータゲート
２１ａ、２１ｂと、終段のインバータゲート２１ｂの出
力とコラム選択信号ＳCOL とのＮＯＲ論理をとるＮＯＲ
ゲート（論理手段）２１ｃと、ＮＯＲゲート２１ｃの出
力とコラム選択トランジスタ６ａ′、６ｂ′のゲート電
極との間に挿入された容量２１ｄとを有している。
回路であり、このブートストラップ回路２１は、コラム
選択信号ＳCOL を所定時間Ｔd2だけ遅延する遅延手段と
して機能する偶数段（図では２段）のインバータゲート
２１ａ、２１ｂと、終段のインバータゲート２１ｂの出
力とコラム選択信号ＳCOL とのＮＯＲ論理をとるＮＯＲ
ゲート（論理手段）２１ｃと、ＮＯＲゲート２１ｃの出
力とコラム選択トランジスタ６ａ′、６ｂ′のゲート電
極との間に挿入された容量２１ｄとを有している。
【００１９】このような構成において、コラム選択信号
ＳCOL がＨレベルからＬレベルへと遷移した直後では、
バッファ回路２０の出力（信号ＳCOLX）は直ちにＬレベ
ルからＨレベルへと変化するが、この時点では、終段の
インバータゲート２１ｂの出力はコラム選択信号ＳCOL
の遷移前のレベル（すなわちＨレベル）を維持してい
る。そして、この状態は所定時間Ｔd2が経過するまで継
続される。
ＳCOL がＨレベルからＬレベルへと遷移した直後では、
バッファ回路２０の出力（信号ＳCOLX）は直ちにＬレベ
ルからＨレベルへと変化するが、この時点では、終段の
インバータゲート２１ｂの出力はコラム選択信号ＳCOL
の遷移前のレベル（すなわちＨレベル）を維持してい
る。そして、この状態は所定時間Ｔd2が経過するまで継
続される。
【００２０】したがって、コラム選択信号ＳCOL がＨレ
ベルからＬレベルへと遷移した時点から所定時間Ｔd2を
過ぎるまでの間では、ＮＯＲゲート２１ｃの出力はＬレ
ベルを持続し、この間、容量２１ｄには、ＮＯＲゲート
２１ｃの出力（Ｌレベル）とバッファ回路２０の出力
（Ｈレベル）との間の電位差に相当する電圧が充電され
ることになる。
ベルからＬレベルへと遷移した時点から所定時間Ｔd2を
過ぎるまでの間では、ＮＯＲゲート２１ｃの出力はＬレ
ベルを持続し、この間、容量２１ｄには、ＮＯＲゲート
２１ｃの出力（Ｌレベル）とバッファ回路２０の出力
（Ｈレベル）との間の電位差に相当する電圧が充電され
ることになる。
【００２１】その結果、所定時間Ｔd2を経過してＮＯＲ
ゲート２１ｃの出力がＨレベルになったときには、バッ
ファ回路２０の出力、すなわち信号ＳCOLX（このときＨ
レベル）が容量２１ｄの充電電圧だけ昇圧されるから、
ｎＭＯＳトランジスタを用いたコラム選択トランジスタ
６ａ′、６ｂ′のオン抵抗がより低くなる方向に変化
し、特に、読み出し時の動作速度向上を図ることができ
る。
ゲート２１ｃの出力がＨレベルになったときには、バッ
ファ回路２０の出力、すなわち信号ＳCOLX（このときＨ
レベル）が容量２１ｄの充電電圧だけ昇圧されるから、
ｎＭＯＳトランジスタを用いたコラム選択トランジスタ
６ａ′、６ｂ′のオン抵抗がより低くなる方向に変化
し、特に、読み出し時の動作速度向上を図ることができ
る。
【００２２】
【発明の効果】本発明によれば、以上のように構成した
ので、コラム選択トランジスタのゲート電圧を昇圧又は
降圧することができ、書き込み動作の安定性向上や読み
出し動作の速度向上を図ることができる。
ので、コラム選択トランジスタのゲート電圧を昇圧又は
降圧することができ、書き込み動作の安定性向上や読み
出し動作の速度向上を図ることができる。
【図１】請求項１記載の発明に係る一実施例の構成図で
ある。
ある。
【図２】請求項２記載の発明に係る一実施例の構成図で
ある。
ある。
【図３】従来例の構成図である。
３：記憶セル ４：ワード線 ５ａ、５ｂ：ビット線 ６ａ、６ｂ、６ａ′、６ｂ′：コラム選択トランジスタ ８、２０：バッファ回路 ８ａ、８ｂ：インバータゲート（遅延手段） ８ｃ：ＮＡＮＤゲート（論理手段） ８ｄ、２１ｄ：容量 ２１ａ、２１ｂ：インバータゲート（遅延手段） ２１ｃ：ＮＯＲゲート（論理手段）
Claims (2)
- 【請求項１】ビット線とワード線の交差点に接続された
記憶セルと、 前記ビット線にドレイン電極を接続し、センスアンプに
ソース電極を接続したｐＭＯＳトランジスタと、 コラム選択信号の反転信号を生成して前記ｐＭＯＳトラ
ンジスタのゲート電極に加えるバッファ回路とを有する
半導体記憶装置において、 前記コラム選択信号を所定時間遅延する遅延手段と、 該遅延手段の出力と前記コラム選択信号とのＮＡＮＤ論
理をとる論理手段と、 該論理手段の出力と前記ｐＭＯＳトランジスタのゲート
電極との間に挿入された容量とを備えたことを特徴とす
る半導体記憶装置。 - 【請求項２】ビット線とワード線の交差点に接続された
記憶セルと、 前記ビット線にドレイン電極を接続し、センスアンプに
ソース電極を接続したｎＭＯＳトランジスタと、 コラム選択信号の反転信号を生成して前記ｎＭＯＳトラ
ンジスタのゲート電極に加えるバッファ回路とを有する
半導体記憶装置において、 前記コラム選択信号を所定時間遅延する遅延手段と、 該遅延手段の出力と前記コラム選択信号とのＮＯＲ論理
をとる論理手段と、 該論理手段の出力と前記ｎＭＯＳトランジスタのゲート
電極との間に挿入された容量とを備えたことを特徴とす
る半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6042076A JPH07254288A (ja) | 1994-03-14 | 1994-03-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6042076A JPH07254288A (ja) | 1994-03-14 | 1994-03-14 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07254288A true JPH07254288A (ja) | 1995-10-03 |
Family
ID=12625977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6042076A Withdrawn JPH07254288A (ja) | 1994-03-14 | 1994-03-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07254288A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005267831A (ja) * | 2004-03-18 | 2005-09-29 | Hynix Semiconductor Inc | メモリ装置のビットライン選択信号発生装置 |
| KR100746889B1 (ko) * | 2000-06-19 | 2007-08-07 | 소니 가부시끼 가이샤 | 플라즈마 에칭 장치 및 플라즈마 에칭 방법 |
| KR100940843B1 (ko) * | 2008-06-30 | 2010-02-04 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 컬럼 선택 신호 생성 회로 |
| US7859914B2 (en) | 2007-04-03 | 2010-12-28 | Spansion Llc | Non-volatile memory device, non-volatile memory system and control method for the non-volatile memory device in which driving ability of a selector transistor is varied |
| JP2017527942A (ja) * | 2014-09-05 | 2017-09-21 | インテル・コーポレーション | メモリ・デバイスのためのバス回路 |
-
1994
- 1994-03-14 JP JP6042076A patent/JPH07254288A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100746889B1 (ko) * | 2000-06-19 | 2007-08-07 | 소니 가부시끼 가이샤 | 플라즈마 에칭 장치 및 플라즈마 에칭 방법 |
| JP2005267831A (ja) * | 2004-03-18 | 2005-09-29 | Hynix Semiconductor Inc | メモリ装置のビットライン選択信号発生装置 |
| JP4628026B2 (ja) * | 2004-03-18 | 2011-02-09 | 株式会社ハイニックスセミコンダクター | メモリ装置のビットライン選択信号発生装置 |
| US7859914B2 (en) | 2007-04-03 | 2010-12-28 | Spansion Llc | Non-volatile memory device, non-volatile memory system and control method for the non-volatile memory device in which driving ability of a selector transistor is varied |
| KR100940843B1 (ko) * | 2008-06-30 | 2010-02-04 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 컬럼 선택 신호 생성 회로 |
| JP2017527942A (ja) * | 2014-09-05 | 2017-09-21 | インテル・コーポレーション | メモリ・デバイスのためのバス回路 |
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