JP3123968B2 - 半導体記憶装置 - Google Patents
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/24—Bit-line control circuits
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- G11—INFORMATION STORAGE
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- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
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Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
する。
する。
【０００２】
【従来の技術】従来の半導体記憶装置としては、特開昭
６１−１４４７９３号公報、特開平７−１１１０８５号
公報、特開平７−２４００９３号公報、特開平７−３０
７０９１号公報、特開平７−２９３７３号公報に開示さ
れたものがある。
６１−１４４７９３号公報、特開平７−１１１０８５号
公報、特開平７−２４００９３号公報、特開平７−３０
７０９１号公報、特開平７−２９３７３号公報に開示さ
れたものがある。
【０００３】図５に示す半導体記憶装置も公知である。
図５に示すように、従来の半導体記憶装置は、メモリセ
ルＭＣ１〜ＭＣ４と、メモリセルＭＣ１及びＭＣ２のコ
ントロールゲートに接続されるワード線Ｗ１と、メモリ
セルＭＣ３及びＭＣ４のコントロールゲートに接続され
るワード線Ｗ２と、メモリセルＭＣ１及びＭＣ３のドレ
インに接続されるビット線Ｂ１と、メモリセルＭＣ２及
びＭＣ４のドレインに接続されるビット線Ｂ２と、を有
する。
図５に示すように、従来の半導体記憶装置は、メモリセ
ルＭＣ１〜ＭＣ４と、メモリセルＭＣ１及びＭＣ２のコ
ントロールゲートに接続されるワード線Ｗ１と、メモリ
セルＭＣ３及びＭＣ４のコントロールゲートに接続され
るワード線Ｗ２と、メモリセルＭＣ１及びＭＣ３のドレ
インに接続されるビット線Ｂ１と、メモリセルＭＣ２及
びＭＣ４のドレインに接続されるビット線Ｂ２と、を有
する。
【０００４】ＮチャネルトランジスタＮ３は、そのソー
スが節点ＮＤ３に接続され、そのゲートとドレインが基
準電圧線ＲＥＦに接続されている。Ｎチャネルトランジ
スタＮ４は、ソースがＧＮＤ、ドレインとゲートが節点
ＮＤ３に接続されている。ＰチャネルトランジスタＰ３
は、ソースがＶＤＤ、ゲートがＧＮＤ、ドレインが基準
電圧線ＲＥＦに接続されている。Ｎチャネルトランジス
タＮ１は、ソースがビット線Ｂ１、ゲートが基準電圧線
ＲＥＦ、ドレインが節点ＮＤ１に接続されている。Ｎチ
ャネルランジスタＮ２は、ソースがビット線Ｂ２、ゲー
トが基準電圧線ＲＥＦ、ドレインが節点ＮＤ２に接続さ
れている。
スが節点ＮＤ３に接続され、そのゲートとドレインが基
準電圧線ＲＥＦに接続されている。Ｎチャネルトランジ
スタＮ４は、ソースがＧＮＤ、ドレインとゲートが節点
ＮＤ３に接続されている。ＰチャネルトランジスタＰ３
は、ソースがＶＤＤ、ゲートがＧＮＤ、ドレインが基準
電圧線ＲＥＦに接続されている。Ｎチャネルトランジス
タＮ１は、ソースがビット線Ｂ１、ゲートが基準電圧線
ＲＥＦ、ドレインが節点ＮＤ１に接続されている。Ｎチ
ャネルランジスタＮ２は、ソースがビット線Ｂ２、ゲー
トが基準電圧線ＲＥＦ、ドレインが節点ＮＤ２に接続さ
れている。
【０００５】２入力ＮＡＮＤゲートＮＡＮＤ１は、アド
レス信号Ａ１とプリチャージ信号ＰＲＣを入力とし、信
号ＰＲ１を出力する。２入力ＮＡＮＤゲートＮＡＮＤ２
は、アドレス信号Ａ２とプリチャージ信号ＰＲＣを入力
とし、信号ＰＲ２を出力とする。
レス信号Ａ１とプリチャージ信号ＰＲＣを入力とし、信
号ＰＲ１を出力する。２入力ＮＡＮＤゲートＮＡＮＤ２
は、アドレス信号Ａ２とプリチャージ信号ＰＲＣを入力
とし、信号ＰＲ２を出力とする。
【０００６】ＰチャネルトランジスタＰ１は、ソースが
ＶＤＤ、ゲートが信号ＰＲ１、ドレインが節点ＮＤ１に
接続されている。ＰチャネルトランジスタＰ２は、ソー
スがＶＤＤ、ゲートが信号ＰＲ２、ドレインが節点ＮＤ
２に接続されている。インバータＩＮＶ１は、節点ＮＤ
１を入力とし、センスアンプ出力信号ＳＯ１を出力とす
る。インバータＩＮＶ２は、節点ＮＤ２を入力とし、セ
ンスアンプ出力信号ＳＯ２を出力とする。
ＶＤＤ、ゲートが信号ＰＲ１、ドレインが節点ＮＤ１に
接続されている。ＰチャネルトランジスタＰ２は、ソー
スがＶＤＤ、ゲートが信号ＰＲ２、ドレインが節点ＮＤ
２に接続されている。インバータＩＮＶ１は、節点ＮＤ
１を入力とし、センスアンプ出力信号ＳＯ１を出力とす
る。インバータＩＮＶ２は、節点ＮＤ２を入力とし、セ
ンスアンプ出力信号ＳＯ２を出力とする。
【０００７】ここで、基準電圧線ＲＥＦにつながるＰチ
ャネルトランジスタＰ３のオン抵抗は十分大きく、Ｎチ
ャネルトランジスタＮ３及びＮ４のしきい値をＶＴＮ＝
０．７Ｖとすると、基準電圧線ＲＥＦには、２×ＶＴＮ
＝１．４Ｖの電圧が供給されるものとする。
ャネルトランジスタＰ３のオン抵抗は十分大きく、Ｎチ
ャネルトランジスタＮ３及びＮ４のしきい値をＶＴＮ＝
０．７Ｖとすると、基準電圧線ＲＥＦには、２×ＶＴＮ
＝１．４Ｖの電圧が供給されるものとする。
【０００８】また、ワード線にメモリセルに格納された
データを読み出すための電圧＝４Ｖを印加してもメモリ
セルが十分オフするほど、ＶＴＭが高い場合(ＶＴＭ＝
６Ｖ)には、そのメモリセルに０を格納しているものと
し、メモリセルが十分オンするほど、ＶＴＭが低い場合
(ＶＴＭ＝２Ｖ)には、そのメモリセルに１を格納してい
るものとする。
データを読み出すための電圧＝４Ｖを印加してもメモリ
セルが十分オフするほど、ＶＴＭが高い場合(ＶＴＭ＝
６Ｖ)には、そのメモリセルに０を格納しているものと
し、メモリセルが十分オンするほど、ＶＴＭが低い場合
(ＶＴＭ＝２Ｖ)には、そのメモリセルに１を格納してい
るものとする。
【０００９】次に、この従来例のメモリセルに格納した
データの読み出し動作について、図６の動作フロー及び
図７のタイミングチャートを使用して説明する。なお、
ここでは、メモリセルＭＣ１及びＭＣ２には０を格納し
ているものとし、メモリセルＭＣ３及びＭＣ４には１を
格納しているものとする。
データの読み出し動作について、図６の動作フロー及び
図７のタイミングチャートを使用して説明する。なお、
ここでは、メモリセルＭＣ１及びＭＣ２には０を格納し
ているものとし、メモリセルＭＣ３及びＭＣ４には１を
格納しているものとする。
【００１０】メモリセルに格納されたデータを読み出す
場合、最初に、アドレス設定を行い、ビット線のプリチ
ャージを行う（図７のｔ１の区間）。
場合、最初に、アドレス設定を行い、ビット線のプリチ
ャージを行う（図７のｔ１の区間）。
【００１１】先ず、メモリセルＭＣ１に格納したデータ
を読み出すために、ビット線Ｂ１をプリチャージするよ
うに、アドレス信号Ａ１をハイレベル、アドレス信号Ａ
２をロウレベルとし、プリチャージ信号ＰＲＣをハイレ
ベルとする。
を読み出すために、ビット線Ｂ１をプリチャージするよ
うに、アドレス信号Ａ１をハイレベル、アドレス信号Ａ
２をロウレベルとし、プリチャージ信号ＰＲＣをハイレ
ベルとする。
【００１２】これにより、２入力ＮＡＮＤゲートＮＡＮ
Ｄ１の出力である信号ＰＲ１は、ロウレベルとなり、Ｐ
チャネルトランジスタＰ１はオンし、節点ＮＤ１はＶＤ
Ｄレベルとなる。
Ｄ１の出力である信号ＰＲ１は、ロウレベルとなり、Ｐ
チャネルトランジスタＰ１はオンし、節点ＮＤ１はＶＤ
Ｄレベルとなる。
【００１３】また、２入力ＮＡＮＤゲートＮＡＮＤ２の
出力である信号ＰＲ２は、ハイレベルとなり、Ｐチャネ
ルトランジスタＰ２はオフするため、節点ＮＤ２には電
圧が供給されない。
出力である信号ＰＲ２は、ハイレベルとなり、Ｐチャネ
ルトランジスタＰ２はオフするため、節点ＮＤ２には電
圧が供給されない。
【００１４】基準電圧線ＲＥＦは、２×ＶＴＮの電圧が
供給されているため、ＮチャネルトランジスタＮ１及び
Ｎ２はオンする。
供給されているため、ＮチャネルトランジスタＮ１及び
Ｎ２はオンする。
【００１５】ワード線Ｗ１及びＷ２には、ＧＮＤレベル
を供給することにより、メモリセルＭＣ１〜ＭＣ４はオ
フしているため、ビット線Ｂ１には、基準電圧線ＲＥＦ
の電圧＝２×ＶＴＮからＮチャネルトランジスタＮ１の
しきい値であるＶＴＮ分だけ電圧降下したＶＴＮの電圧
が供給され、ビット線Ｂ２には、Ｐチャネルトランジス
タＰ２がオフしているため電圧が供給されない。以上の
動作により、選択したビット線のプリチャージを行う。
を供給することにより、メモリセルＭＣ１〜ＭＣ４はオ
フしているため、ビット線Ｂ１には、基準電圧線ＲＥＦ
の電圧＝２×ＶＴＮからＮチャネルトランジスタＮ１の
しきい値であるＶＴＮ分だけ電圧降下したＶＴＮの電圧
が供給され、ビット線Ｂ２には、Ｐチャネルトランジス
タＰ２がオフしているため電圧が供給されない。以上の
動作により、選択したビット線のプリチャージを行う。
【００１６】次に、選択したいメモリセルのワード線
に、読み出しを行うための電圧を供給し、サンプリング
を行う（図７のｔ２の区間）。
に、読み出しを行うための電圧を供給し、サンプリング
を行う（図７のｔ２の区間）。
【００１７】先ず、プリチャージ信号ＰＲＣをロウレベ
ルとし、２入力ＮＡＮＤゲートＮＡＮＤ１の出力である
信号ＰＲ１及び２入力ＮＡＮＤゲートＮＡＮＤ２の出力
である信号ＰＲ２をハイレベルとすることにより、Ｐチ
ャネルトランジスタＰ１及びＰ２をオフさせる。
ルとし、２入力ＮＡＮＤゲートＮＡＮＤ１の出力である
信号ＰＲ１及び２入力ＮＡＮＤゲートＮＡＮＤ２の出力
である信号ＰＲ２をハイレベルとすることにより、Ｐチ
ャネルトランジスタＰ１及びＰ２をオフさせる。
【００１８】次に、メモリセルＭＣ１のデータをサンプ
リングするために、ワード線Ｗ１に電圧を印加し、ワー
ド線Ｗ２はＧＮＤレベルとする。メモリセルＭＣ１のド
レインには、ビット線Ｂ１を介して、ＶＴＮの電圧が印
加されているが、メモリセルＭＣ１に格納したデータは
０であるため、メモリセルＭＣ１はオフしたままであ
り、ビット線Ｂ１にはプリチャージ電圧であるＶＴＮが
保持され、節点ＮＤ１の電位はＶＤＤレベルを保持す
る。選択されたメモリセルＭＣ１につながるセンスアン
プ出力信号ＳＯ１はロウレベルとなり、メモリセルＭＣ
１に格納したデータの読み出しが行われる。
リングするために、ワード線Ｗ１に電圧を印加し、ワー
ド線Ｗ２はＧＮＤレベルとする。メモリセルＭＣ１のド
レインには、ビット線Ｂ１を介して、ＶＴＮの電圧が印
加されているが、メモリセルＭＣ１に格納したデータは
０であるため、メモリセルＭＣ１はオフしたままであ
り、ビット線Ｂ１にはプリチャージ電圧であるＶＴＮが
保持され、節点ＮＤ１の電位はＶＤＤレベルを保持す
る。選択されたメモリセルＭＣ１につながるセンスアン
プ出力信号ＳＯ１はロウレベルとなり、メモリセルＭＣ
１に格納したデータの読み出しが行われる。
【００１９】次に、メモリセルＭＣ２に格納したデータ
を読み出すために、アドレス信号Ａ１をロウレベル、ア
ドレス信号Ａ２をハイレベルとし、また、サンプリング
するときにワード線Ｗ１に電圧を印加することにより、
メモリセルＭＣ１に格納したデータを読み出したときと
同様の動作を行うが、メモリセルＭＣ２に格納したデー
タも０であるため、ビット線Ｂ２にはＶＴＮ、節点ＮＤ
２には、ＶＤＤレベルが保持される（図７のｔ３、ｔ４
の区間）。
を読み出すために、アドレス信号Ａ１をロウレベル、ア
ドレス信号Ａ２をハイレベルとし、また、サンプリング
するときにワード線Ｗ１に電圧を印加することにより、
メモリセルＭＣ１に格納したデータを読み出したときと
同様の動作を行うが、メモリセルＭＣ２に格納したデー
タも０であるため、ビット線Ｂ２にはＶＴＮ、節点ＮＤ
２には、ＶＤＤレベルが保持される（図７のｔ３、ｔ４
の区間）。
【００２０】よって、ここまでの読み出し動作で、ビッ
ト線Ｂ１及びＢ２にはＶＴＮ、節点ＮＤ１及びＮＤ２に
はＶＤＤレベルが保持されている。ここで、メモリセル
ＭＣ３に格納したデータを読み出すために、アドレス信
号Ａ１をハイレベル、アドレス信号Ａ２をロウレベルと
し、再び、ビット線Ｂ１のプリチャージを行った後、ワ
ード線Ｗ２に電圧を印加するが、メモリセルＭＣ３に格
納したデータは１であるため、メモリセルＭＣ３はオン
し、チャネル電流が流れる。
ト線Ｂ１及びＢ２にはＶＴＮ、節点ＮＤ１及びＮＤ２に
はＶＤＤレベルが保持されている。ここで、メモリセル
ＭＣ３に格納したデータを読み出すために、アドレス信
号Ａ１をハイレベル、アドレス信号Ａ２をロウレベルと
し、再び、ビット線Ｂ１のプリチャージを行った後、ワ
ード線Ｗ２に電圧を印加するが、メモリセルＭＣ３に格
納したデータは１であるため、メモリセルＭＣ３はオン
し、チャネル電流が流れる。
【００２１】これにより、ビット線Ｂ１の電位はＧＮＤ
レベルまで下がり、節点ＮＤ１の電位もＧＮＤレベルま
で下がるため、センスアンプ出力信号ＳＯ１は、ハイレ
ベルを出力する（図７のｔ５、ｔ６の区間）。
レベルまで下がり、節点ＮＤ１の電位もＧＮＤレベルま
で下がるため、センスアンプ出力信号ＳＯ１は、ハイレ
ベルを出力する（図７のｔ５、ｔ６の区間）。
【００２２】
【発明が解決しようとする課題】このとき、ワード線Ｗ
２につながるメモリセルＭＣ４に格納したデータも１で
あり、ビット線Ｂ２には、メモリセルＭＣ２を読み出す
ときにプリチャージしたＶＴＮレベルを保持しているた
め、メモリセルＭＣ４にもチャネル電流が流れ、ビット
線Ｂ２及び節点ＮＤ２の電位がＧＮＤレベルに下がる。
２につながるメモリセルＭＣ４に格納したデータも１で
あり、ビット線Ｂ２には、メモリセルＭＣ２を読み出す
ときにプリチャージしたＶＴＮレベルを保持しているた
め、メモリセルＭＣ４にもチャネル電流が流れ、ビット
線Ｂ２及び節点ＮＤ２の電位がＧＮＤレベルに下がる。
【００２３】このように、複数のビット線に同時に電流
が流れ、ビット線の電位がＶＴＮからＧＮＤレベルに下
がった場合、ＮチャネルトランジスタＮ１のソース及び
ドレインであるビット線Ｂ１並びに節点ＮＤ１と、Ｎチ
ャネルトランジスタＮ１のゲートである基準電圧線ＲＥ
Ｆとの間の夫々容量カップリングＣ１（図５のＣ１）
と、ＮチャネルトランジスタＮ２のソース及びドレイン
であるビット線Ｂ２並びに節点ＮＤ２と、Ｎチャネルト
ランジスタＮ２のゲートである基準電圧線ＲＥＦとの間
の夫々容量カップリングＣ２（図７のＣ２）とにより、
基準電圧線ＲＥＦの電位が２×ＶＴＮより低くなる。
が流れ、ビット線の電位がＶＴＮからＧＮＤレベルに下
がった場合、ＮチャネルトランジスタＮ１のソース及び
ドレインであるビット線Ｂ１並びに節点ＮＤ１と、Ｎチ
ャネルトランジスタＮ１のゲートである基準電圧線ＲＥ
Ｆとの間の夫々容量カップリングＣ１（図５のＣ１）
と、ＮチャネルトランジスタＮ２のソース及びドレイン
であるビット線Ｂ２並びに節点ＮＤ２と、Ｎチャネルト
ランジスタＮ２のゲートである基準電圧線ＲＥＦとの間
の夫々容量カップリングＣ２（図７のＣ２）とにより、
基準電圧線ＲＥＦの電位が２×ＶＴＮより低くなる。
【００２４】この基準電圧線ＲＥＦの電圧降下分は、Ｎ
チャネルトランジスタのゲートと、ソース及びドレイン
のカップリングにより決まるため、同時に電位が変化す
るビット線数が多いほど、電圧降下が大きくなる。
チャネルトランジスタのゲートと、ソース及びドレイン
のカップリングにより決まるため、同時に電位が変化す
るビット線数が多いほど、電圧降下が大きくなる。
【００２５】また、基準電圧線ＲＥＦにつながるＰチャ
ネルトランジスタＰ３は、オン抵抗が十分大きいため、
基準電圧線ＲＥＦの電位を２×ＶＴＮとするためには、
時間を要する。
ネルトランジスタＰ３は、オン抵抗が十分大きいため、
基準電圧線ＲＥＦの電位を２×ＶＴＮとするためには、
時間を要する。
【００２６】メモリセルＭＣ３の読み出しを行った後、
メモリセルＭＣ４の読み出しを行うために、アドレス信
号Ａ１をロウレベル、アドレス信号Ａ２をハイレベルと
し、ビット線Ｂ２をプリチャージしなければならない
が、基準電圧線ＲＥＦが２×ＶＴＮよりも低下している
ため、ビット線Ｂ２の電位はＶＴＮよりも低くなり、節
点ＮＤ２はＶＤＤレベルとなる（図７のｔ７の区間）。
メモリセルＭＣ４の読み出しを行うために、アドレス信
号Ａ１をロウレベル、アドレス信号Ａ２をハイレベルと
し、ビット線Ｂ２をプリチャージしなければならない
が、基準電圧線ＲＥＦが２×ＶＴＮよりも低下している
ため、ビット線Ｂ２の電位はＶＴＮよりも低くなり、節
点ＮＤ２はＶＤＤレベルとなる（図７のｔ７の区間）。
【００２７】ここで、ワード線Ｗ２に電圧を印加し、メ
モリセルＭＣ４のサンプリングを行う。メモリセルＭＣ
４には、データとして１が格納されているため、チャネ
ル電流が流れ、ビット線Ｂ２及び節点ＮＤ２の電位がＧ
ＮＤレベルまで下がるが、基準電圧線ＲＥＦの電位は２
×ＶＴＮよりも低いため、基準電圧線ＲＥＦの電位が２
×ＶＴＮのときに比べて、ＮチャネルトランジスタＮ２
のオン抵抗は高くなり、センスアンプ出力信号ＳＯ２の
ハイレベル出力が遅くなる（図７のｔ８の区間）。
モリセルＭＣ４のサンプリングを行う。メモリセルＭＣ
４には、データとして１が格納されているため、チャネ
ル電流が流れ、ビット線Ｂ２及び節点ＮＤ２の電位がＧ
ＮＤレベルまで下がるが、基準電圧線ＲＥＦの電位は２
×ＶＴＮよりも低いため、基準電圧線ＲＥＦの電位が２
×ＶＴＮのときに比べて、ＮチャネルトランジスタＮ２
のオン抵抗は高くなり、センスアンプ出力信号ＳＯ２の
ハイレベル出力が遅くなる（図７のｔ８の区間）。
【００２８】このように、従来の半導体記憶装置におい
ては、読み出し動作時に複数のメモリセルが接続された
ビット線の電位が同時に変化するため、ビット線の電位
を決定する基準電位線とビット線の容量カップリングに
より基準電圧が低下することによって読み出し速度が低
下するという難点がある。
ては、読み出し動作時に複数のメモリセルが接続された
ビット線の電位が同時に変化するため、ビット線の電位
を決定する基準電位線とビット線の容量カップリングに
より基準電圧が低下することによって読み出し速度が低
下するという難点がある。
【００２９】本発明はかかる問題点に鑑みてなされたも
のであって、基準電位線とビット線との容量カップリン
グにより基準電圧が低下することによって読み出し速度
が低下することを防止することができる半導体記憶装置
を提供することを目的とする。
のであって、基準電位線とビット線との容量カップリン
グにより基準電圧が低下することによって読み出し速度
が低下することを防止することができる半導体記憶装置
を提供することを目的とする。
【００３０】
【課題を解決するための手段】本発明に係る半導体記憶
装置は、複数のメモリセルが接続された複数のビット線
Ｂ１，Ｂ２，・・・を有する半導体記憶装置において、
読み出し時にアドレス信号Ａ１，Ａ２，・・・により夫
々ビット線Ｂ１，Ｂ２，・・・を選択する手段と、各ビ
ット線と接地との間に夫々接続されたトランジスタと、
各ビット線に接続された前記トランジスタのゲートに夫
々前記アドレス信号の反転信号を入力させる反転回路
と、サンプリング期間にメモリセルに格納されたデータ
の検出が終了すると、ハイレベルからロウレベルに切り
換わり、プリチャージ信号ＰＲＣがロウレベルからハイ
レベルに切り換わると同時に、ロウレベルからハイレベ
ルに切り換わるデータ検出認識信号と前記反転回路の出
力とが入力され、その出力が前記トランジスタのゲート
に入力される２入力ＮＯＲゲートとを有することを特徴
とする。
装置は、複数のメモリセルが接続された複数のビット線
Ｂ１，Ｂ２，・・・を有する半導体記憶装置において、
読み出し時にアドレス信号Ａ１，Ａ２，・・・により夫
々ビット線Ｂ１，Ｂ２，・・・を選択する手段と、各ビ
ット線と接地との間に夫々接続されたトランジスタと、
各ビット線に接続された前記トランジスタのゲートに夫
々前記アドレス信号の反転信号を入力させる反転回路
と、サンプリング期間にメモリセルに格納されたデータ
の検出が終了すると、ハイレベルからロウレベルに切り
換わり、プリチャージ信号ＰＲＣがロウレベルからハイ
レベルに切り換わると同時に、ロウレベルからハイレベ
ルに切り換わるデータ検出認識信号と前記反転回路の出
力とが入力され、その出力が前記トランジスタのゲート
に入力される２入力ＮＯＲゲートとを有することを特徴
とする。
【００３１】
【００３２】本発明の半導体記憶装置においては、アド
レス信号Ａ１により、ビット線Ｂ１を選択したときは、
このビット線に接続されたトランジスタをオフさせ、そ
の他のトランジスタをオンさせる。これにより、非選択
のビット線は必ずＧＮＤレベルとなるため、各ビット線
の電位が同時に変化することがなく、ビット線の電位の
変化に伴いこのビット線の電位を決定する基準電圧線と
ビット線との容量カップリングによる基準電圧線ＲＥＦ
の低下が解消され、読み出し速度の低下を防止できる。
レス信号Ａ１により、ビット線Ｂ１を選択したときは、
このビット線に接続されたトランジスタをオフさせ、そ
の他のトランジスタをオンさせる。これにより、非選択
のビット線は必ずＧＮＤレベルとなるため、各ビット線
の電位が同時に変化することがなく、ビット線の電位の
変化に伴いこのビット線の電位を決定する基準電圧線と
ビット線との容量カップリングによる基準電圧線ＲＥＦ
の低下が解消され、読み出し速度の低下を防止できる。
【００３３】
【発明の実施の形態】以下、本発明の参考例について添
付の図面を参照して具体的に説明する。図１は本発明の
参考例に係る半導体記憶装置を示す回路図である。参考
例の半導体記憶装置は、メモリセルＭＣ１〜ＭＣ４と、
メモリセルＭＣ１及びＭＣ２のコントロールゲートに接
続されるワード線Ｗ１と、メモリセルＭＣ３及びＭＣ４
のコントロールゲートに接続されるワード線Ｗ２と、メ
モリセルＭＣ１及びＭＣ３のドレインに接続されるビッ
ト線Ｂ１と、メモリセルＭＣ２及びＭＣ４のドレインに
接続されるビット線Ｂ２と、を有する。
付の図面を参照して具体的に説明する。図１は本発明の
参考例に係る半導体記憶装置を示す回路図である。参考
例の半導体記憶装置は、メモリセルＭＣ１〜ＭＣ４と、
メモリセルＭＣ１及びＭＣ２のコントロールゲートに接
続されるワード線Ｗ１と、メモリセルＭＣ３及びＭＣ４
のコントロールゲートに接続されるワード線Ｗ２と、メ
モリセルＭＣ１及びＭＣ３のドレインに接続されるビッ
ト線Ｂ１と、メモリセルＭＣ２及びＭＣ４のドレインに
接続されるビット線Ｂ２と、を有する。
【００３４】そして、ＮチャネルトランジスタＮ３は、
そのソースが節点ＮＤ３に接続され、ゲートとドレイン
が基準電圧線ＲＥＦに接続されている。Ｎチャネルトラ
ンジスタＮ４は、そのソースがＧＮＤに接続され、ドレ
インとゲートが節点ＮＤ３に接続されている。Ｐチャネ
ルトランジスタＰ３は、ソースがＶＤＤに接続され、ゲ
ートがＧＮＤに接続され、ドレインが基準電圧線ＲＥＦ
に接続されている。ＮチャネルランジスタＮ１は、ソー
スがビット線Ｂ１に接続され、ゲートが基準電圧線ＲＥ
Ｆに接続され、ドレインが節点ＮＤ１に接続されてい
る。ＮチャネルトランジスタＮ２は、ソースがビット線
Ｂ２に接続され、ゲートが基準電圧線ＲＥＦに接続さ
れ、ドレインが節点ＮＤ２に接続されている。
そのソースが節点ＮＤ３に接続され、ゲートとドレイン
が基準電圧線ＲＥＦに接続されている。Ｎチャネルトラ
ンジスタＮ４は、そのソースがＧＮＤに接続され、ドレ
インとゲートが節点ＮＤ３に接続されている。Ｐチャネ
ルトランジスタＰ３は、ソースがＶＤＤに接続され、ゲ
ートがＧＮＤに接続され、ドレインが基準電圧線ＲＥＦ
に接続されている。ＮチャネルランジスタＮ１は、ソー
スがビット線Ｂ１に接続され、ゲートが基準電圧線ＲＥ
Ｆに接続され、ドレインが節点ＮＤ１に接続されてい
る。ＮチャネルトランジスタＮ２は、ソースがビット線
Ｂ２に接続され、ゲートが基準電圧線ＲＥＦに接続さ
れ、ドレインが節点ＮＤ２に接続されている。
【００３５】２入力ＮＡＮＤゲートＮＡＮＤ１は、アド
レス信号Ａ１とプリチャージ信号ＰＲＣを入力とし、信
号ＰＲ１を出力とする。２入力ＮＡＮＤゲートＮＡＮＤ
２は、アドレス信号Ａ２とプリチャージ信号ＰＲＣを入
力とし、信号ＰＲ２を出力とする。
レス信号Ａ１とプリチャージ信号ＰＲＣを入力とし、信
号ＰＲ１を出力とする。２入力ＮＡＮＤゲートＮＡＮＤ
２は、アドレス信号Ａ２とプリチャージ信号ＰＲＣを入
力とし、信号ＰＲ２を出力とする。
【００３６】ＰチャネルトランジスタＰ１は、ソースが
ＶＤＤに接続され、ゲートが信号ＰＲ１に接続され、ド
レインが節点ＮＤ１に接続されている。Ｐチャネルトラ
ンジスタＰ２は、ソースがＶＤＤに接続され、ゲートが
信号ＰＲ２に接続され、ドレインが節点ＮＤ２に接続さ
れている。
ＶＤＤに接続され、ゲートが信号ＰＲ１に接続され、ド
レインが節点ＮＤ１に接続されている。Ｐチャネルトラ
ンジスタＰ２は、ソースがＶＤＤに接続され、ゲートが
信号ＰＲ２に接続され、ドレインが節点ＮＤ２に接続さ
れている。
【００３７】インバータＩＮＶ１は、節点ＮＤ１を入力
とし、センスアンプ出力信号ＳＯ１を出力とする。イン
バータＩＮＶ２は、節点ＮＤ２を入力とし、センスアン
プ出力信号ＳＯ２を出力とする。インバータＩＮＶ３
は、アドレス信号Ａ１を入力とし、信号ＮＧ１を出力と
する。インバータＩＮＶ４は、アドレス信号Ａ２を入力
とし、信号ＮＧ２を出力とする。
とし、センスアンプ出力信号ＳＯ１を出力とする。イン
バータＩＮＶ２は、節点ＮＤ２を入力とし、センスアン
プ出力信号ＳＯ２を出力とする。インバータＩＮＶ３
は、アドレス信号Ａ１を入力とし、信号ＮＧ１を出力と
する。インバータＩＮＶ４は、アドレス信号Ａ２を入力
とし、信号ＮＧ２を出力とする。
【００３８】ＮチャネルトランジスタＮ５は、ゲートが
信号ＮＧ１に接続され、ソースがＧＮＤに接続され、ド
レインがビット線Ｂ１に接続されている。Ｎチャネルト
ランジスタＮ６は、ゲートが信号ＮＧ２に接続され、ソ
ースがＧＮＤに接続され、ドレインがビット線Ｂ２に接
続されている。
信号ＮＧ１に接続され、ソースがＧＮＤに接続され、ド
レインがビット線Ｂ１に接続されている。Ｎチャネルト
ランジスタＮ６は、ゲートが信号ＮＧ２に接続され、ソ
ースがＧＮＤに接続され、ドレインがビット線Ｂ２に接
続されている。
【００３９】ここで、基準電圧線ＲＥＦにつながるＰチ
ャネルトランジスタＰ３のオン抵抗は十分大きく、Ｎチ
ャネルトランジスタＮ３、Ｎ４のしきい値をＶＴＮ＝
０．７Ｖとすると、基準電圧線ＲＥＦには、２×ＶＴＮ
＝１．４Ｖの電圧が供給されるものとする。
ャネルトランジスタＰ３のオン抵抗は十分大きく、Ｎチ
ャネルトランジスタＮ３、Ｎ４のしきい値をＶＴＮ＝
０．７Ｖとすると、基準電圧線ＲＥＦには、２×ＶＴＮ
＝１．４Ｖの電圧が供給されるものとする。
【００４０】また、ワード線にメモリセルに格納された
データを読み出すための電圧＝４Ｖを印加してもメモリ
セルが十分オフするほど、メモリセルのしきい値(以
下、ＶＴＭとする)が高い場合(ＶＴＭ＝６Ｖ)には、そ
のメモリセルに０を格納しているものとし、メモリセル
が十分オンするほど、ＶＴＭが低い場合(ＶＴＭ＝２Ｖ)
には、そのメモリセルに１を格納しているものとする。
データを読み出すための電圧＝４Ｖを印加してもメモリ
セルが十分オフするほど、メモリセルのしきい値(以
下、ＶＴＭとする)が高い場合(ＶＴＭ＝６Ｖ)には、そ
のメモリセルに０を格納しているものとし、メモリセル
が十分オンするほど、ＶＴＭが低い場合(ＶＴＭ＝２Ｖ)
には、そのメモリセルに１を格納しているものとする。
【００４１】次に、上述の如く構成された本発明の実施
例に係る半導体記憶装置の動作について説明する。メモ
リセルに格納したデータの読み出し動作について、図１
に加えて、図２のタイミングチャート及び図６の動作フ
ローを使用して説明する。なお、ここでは、メモリセル
ＭＣ１及びＭＣ２には０を格納しているものとし、メモ
リセルＭＣ３及びＭＣ４には１を格納しているものとす
る。
例に係る半導体記憶装置の動作について説明する。メモ
リセルに格納したデータの読み出し動作について、図１
に加えて、図２のタイミングチャート及び図６の動作フ
ローを使用して説明する。なお、ここでは、メモリセル
ＭＣ１及びＭＣ２には０を格納しているものとし、メモ
リセルＭＣ３及びＭＣ４には１を格納しているものとす
る。
【００４２】メモリセルに格納されたデータを読み出す
場合、最初に、アドレス設定を行い、ビット線のプリチ
ャージを行う（図２のｔ１の区間）。
場合、最初に、アドレス設定を行い、ビット線のプリチ
ャージを行う（図２のｔ１の区間）。
【００４３】先ず、メモリセルＭＣ１に格納したデータ
を読み出すために、ビット線Ｂ１をプリチャージするよ
うに、アドレス信号Ａ１をハイレベル、アドレス信号Ａ
２をロウレベルとし、プリチャージ信号ＰＲＣをハイレ
ベルとする。これにより、２入力ＮＡＮＤゲートＮＡＮ
Ｄ１の出力である信号ＰＲ１は、ロウレベルとなり、Ｐ
チャネルトランジスタＰ１はオンし、節点ＮＤ１はＶＤ
Ｄレベルとなる。
を読み出すために、ビット線Ｂ１をプリチャージするよ
うに、アドレス信号Ａ１をハイレベル、アドレス信号Ａ
２をロウレベルとし、プリチャージ信号ＰＲＣをハイレ
ベルとする。これにより、２入力ＮＡＮＤゲートＮＡＮ
Ｄ１の出力である信号ＰＲ１は、ロウレベルとなり、Ｐ
チャネルトランジスタＰ１はオンし、節点ＮＤ１はＶＤ
Ｄレベルとなる。
【００４４】また、２入力ＮＡＮＤゲートＮＡＮＤ２の
出力である信号ＰＲ２は、ハイレベルとなり、Ｐチャネ
ルトランジスタＰ２はオフするため、節点ＮＤ２には電
圧が供給されない。基準電圧線ＲＥＦは、２×ＶＴＮの
電圧が供給されているため、ＮチャネルトランジスタＮ
１及びＮ２はオンする。
出力である信号ＰＲ２は、ハイレベルとなり、Ｐチャネ
ルトランジスタＰ２はオフするため、節点ＮＤ２には電
圧が供給されない。基準電圧線ＲＥＦは、２×ＶＴＮの
電圧が供給されているため、ＮチャネルトランジスタＮ
１及びＮ２はオンする。
【００４５】アドレス信号Ａ１は、ハイレベルであるの
で、インバータＩＮＶ３の出力信号ＮＧ１はロウレベル
となり、ＮチャネルトランジスタＮ５はオフし、アドレ
ス信号Ａ２は、ロウレベルであるので、インバータＩＮ
Ｖ４の出力信号ＮＧ２はハイレベルとなり、Ｎチャネル
トランジスタＮ６はオンする。ワード線Ｗ１及びＷ２に
は、ＧＮＤレベルを供給することにより、メモリセルＭ
Ｃ１〜ＭＣ４はオフする。
で、インバータＩＮＶ３の出力信号ＮＧ１はロウレベル
となり、ＮチャネルトランジスタＮ５はオフし、アドレ
ス信号Ａ２は、ロウレベルであるので、インバータＩＮ
Ｖ４の出力信号ＮＧ２はハイレベルとなり、Ｎチャネル
トランジスタＮ６はオンする。ワード線Ｗ１及びＷ２に
は、ＧＮＤレベルを供給することにより、メモリセルＭ
Ｃ１〜ＭＣ４はオフする。
【００４６】以上の動作により、ビット線Ｂ１には、基
準電圧線ＲＥＦの電圧＝２×ＶＴＮからＮチャネルトラ
ンジスタＮ１のしきい値であるＶＴＮ分だけ電圧降下し
たＶＴＮの電圧が供給され、ビット線Ｂ２には、Ｐチャ
ネルトランジスタＰ２がオフ、Ｎチャネルトランジスタ
Ｎ６がオンしているため、ＧＮＤレベルが供給される。
これにより、選択したビット線のプリチャージを行う。
準電圧線ＲＥＦの電圧＝２×ＶＴＮからＮチャネルトラ
ンジスタＮ１のしきい値であるＶＴＮ分だけ電圧降下し
たＶＴＮの電圧が供給され、ビット線Ｂ２には、Ｐチャ
ネルトランジスタＰ２がオフ、Ｎチャネルトランジスタ
Ｎ６がオンしているため、ＧＮＤレベルが供給される。
これにより、選択したビット線のプリチャージを行う。
【００４７】次に、選択したいメモリセルのワード線
に、読み出しを行うための電圧を供給し、サンプリング
を行う（図２のｔ２の区間）。
に、読み出しを行うための電圧を供給し、サンプリング
を行う（図２のｔ２の区間）。
【００４８】先ず、プリチャージ信号ＰＲＣをロウレベ
ルとし、２入力ＮＡＮＤゲートＮＡＮＤ１の出力である
信号ＰＲ１及び２入力ＮＡＮＤゲートＮＡＮＤ２の出力
である信号ＰＲ２をハイレベルとすることにより、Ｐチ
ャネルトランジスタＰ１及びＰ２をオフさせる。
ルとし、２入力ＮＡＮＤゲートＮＡＮＤ１の出力である
信号ＰＲ１及び２入力ＮＡＮＤゲートＮＡＮＤ２の出力
である信号ＰＲ２をハイレベルとすることにより、Ｐチ
ャネルトランジスタＰ１及びＰ２をオフさせる。
【００４９】次に、メモリセルＭＣ１のデータをサンプ
リングするために、ワード線Ｗ１に電圧を印加し、ワー
ド線Ｗ２はＧＮＤレベルとする。メモリセルＭＣ１のド
レインには、ビット線Ｂ１を介して、ＶＴＮの電圧が印
加されているが、メモリセルＭＣ１に格納したデータは
０であるため、メモリセルＭＣ１はオフしたままであ
り、ビット線Ｂ１にはプリチャージ電圧であるＶＴＮが
保持され、節点ＮＤ１の電位はＶＤＤレベルを保持す
る。選択されたメモリセルＭＣ１につながるセンスアン
プ出力信号ＳＯ１はロウレベルとなり、メモリセルＭＣ
１に格納したデータの読み出しが行われる。
リングするために、ワード線Ｗ１に電圧を印加し、ワー
ド線Ｗ２はＧＮＤレベルとする。メモリセルＭＣ１のド
レインには、ビット線Ｂ１を介して、ＶＴＮの電圧が印
加されているが、メモリセルＭＣ１に格納したデータは
０であるため、メモリセルＭＣ１はオフしたままであ
り、ビット線Ｂ１にはプリチャージ電圧であるＶＴＮが
保持され、節点ＮＤ１の電位はＶＤＤレベルを保持す
る。選択されたメモリセルＭＣ１につながるセンスアン
プ出力信号ＳＯ１はロウレベルとなり、メモリセルＭＣ
１に格納したデータの読み出しが行われる。
【００５０】次に、メモリセルＭＣ２に格納したデータ
を読み出すために、アドレス信号Ａ１をロウレベル、ア
ドレス信号Ａ２をハイレベルとし、ビット線Ｂ２のプリ
チャージを行う（図２のｔ３の区間）。
を読み出すために、アドレス信号Ａ１をロウレベル、ア
ドレス信号Ａ２をハイレベルとし、ビット線Ｂ２のプリ
チャージを行う（図２のｔ３の区間）。
【００５１】プリチャージ信号ＰＲＣをハイレベルとす
ると、アドレス信号Ａ１はロウレベルであるため、２入
力ＮＡＮＤゲートＮＡＮＤ１の出力信号ＰＲ１はハイレ
ベルとなり、ＰチャネルトランジスタＰ１はオフし、イ
ンバータＩＮＶ３の出力信号ＮＧ１はハイレベルとな
り、ＮチャネルトランジスタＮ５はオンし、ビット線Ｂ
１はＧＮＤレベルとなる。また、アドレス信号Ａ２はハ
イレベルであるため、２入力ＮＡＮＤゲートＮＡＮＤ２
の出力信号ＰＲ２はロウレベルとなり、Ｐチャネルトラ
ンジスタＰ２はオンし、インバータＩＮＶ４の出力信号
ＮＧ２はロウレベルとなり、ＮチャネルトランジスタＮ
６はオフし、ビット線Ｂ２はＶＴＮの電位となる。
ると、アドレス信号Ａ１はロウレベルであるため、２入
力ＮＡＮＤゲートＮＡＮＤ１の出力信号ＰＲ１はハイレ
ベルとなり、ＰチャネルトランジスタＰ１はオフし、イ
ンバータＩＮＶ３の出力信号ＮＧ１はハイレベルとな
り、ＮチャネルトランジスタＮ５はオンし、ビット線Ｂ
１はＧＮＤレベルとなる。また、アドレス信号Ａ２はハ
イレベルであるため、２入力ＮＡＮＤゲートＮＡＮＤ２
の出力信号ＰＲ２はロウレベルとなり、Ｐチャネルトラ
ンジスタＰ２はオンし、インバータＩＮＶ４の出力信号
ＮＧ２はロウレベルとなり、ＮチャネルトランジスタＮ
６はオフし、ビット線Ｂ２はＶＴＮの電位となる。
【００５２】このように、本実施例においては、選択さ
れないビット線は、プリチャージ期間中に必ずＧＮＤレ
ベルとなり、プリチャージにより、ＶＴＮの電位となる
ビット線は、全てのビット線中で、必ず１つのみとな
る。これにより、ビット線Ｂ１，Ｂ２の電位を決定する
基準電圧線ＲＥＦとビット線Ｂ１、Ｂ２の容量カップリ
ングによる基準電圧線ＲＥＦの低下が解消され、読み出
しスピードの低下を防止できる。
れないビット線は、プリチャージ期間中に必ずＧＮＤレ
ベルとなり、プリチャージにより、ＶＴＮの電位となる
ビット線は、全てのビット線中で、必ず１つのみとな
る。これにより、ビット線Ｂ１，Ｂ２の電位を決定する
基準電圧線ＲＥＦとビット線Ｂ１、Ｂ２の容量カップリ
ングによる基準電圧線ＲＥＦの低下が解消され、読み出
しスピードの低下を防止できる。
【００５３】図３は、本発明の実施例に係る半導体記憶
装置を示す回路図である。図３において、図１に示す本
発明の参考例の回路と同一構成部分については、同一符
号を付してその詳細な説明は省略する。
装置を示す回路図である。図３において、図１に示す本
発明の参考例の回路と同一構成部分については、同一符
号を付してその詳細な説明は省略する。
【００５４】本実施例では、アドレス信号Ａ１を入力と
し、信号Ａ１Ｂを出力とするインバータＩＮＶ３と、ア
ドレス信号Ａ２を入力とし、信号Ａ２Ｂを出力とするイ
ンバータＩＮＶ４と、データ検出認識信号ＳＡＳＴＰと
信号Ａ１Ｂを入力とし、信号ＮＧ１を出力とする２入力
ＮＯＲゲートＮＯＲ１と、データ検出認識信号ＳＡＳＴ
Ｐと信号Ａ２Ｂを入力とし、信号ＮＧ２を出力とする２
入力ＮＯＲゲートＮＯＲ２とにより構成される。
し、信号Ａ１Ｂを出力とするインバータＩＮＶ３と、ア
ドレス信号Ａ２を入力とし、信号Ａ２Ｂを出力とするイ
ンバータＩＮＶ４と、データ検出認識信号ＳＡＳＴＰと
信号Ａ１Ｂを入力とし、信号ＮＧ１を出力とする２入力
ＮＯＲゲートＮＯＲ１と、データ検出認識信号ＳＡＳＴ
Ｐと信号Ａ２Ｂを入力とし、信号ＮＧ２を出力とする２
入力ＮＯＲゲートＮＯＲ２とにより構成される。
【００５５】ここで、データ検出認識信号ＳＡＳＴＰ
は、サンプリング期間にメモリセルに格納されたデータ
の検出が終了すると、ハイレベルからロウレベルに切り
換わり、プリチャージ信号ＰＲＣがロウレベルからハイ
レベルに切り換わると同時に、ロウレベルからハイレベ
ルに切り換わるものとする。
は、サンプリング期間にメモリセルに格納されたデータ
の検出が終了すると、ハイレベルからロウレベルに切り
換わり、プリチャージ信号ＰＲＣがロウレベルからハイ
レベルに切り換わると同時に、ロウレベルからハイレベ
ルに切り換わるものとする。
【００５６】次に、本発明の実施例の動作について、図
３の他に、図４のタイミングチャート、図６の動作フロ
ーを使用して説明する。なお、ここでは、メモリセルＭ
Ｃ１及びＭＣ２には０を格納しているものとし、メモリ
セルＭＣ３及びＭＣ４には１を格納しているものとす
る。
３の他に、図４のタイミングチャート、図６の動作フロ
ーを使用して説明する。なお、ここでは、メモリセルＭ
Ｃ１及びＭＣ２には０を格納しているものとし、メモリ
セルＭＣ３及びＭＣ４には１を格納しているものとす
る。
【００５７】メモリセルに格納されたデータを読み出す
場合、最初に、アドレス設定を行い、ビット線のプリチ
ャージを行う（図４のｔ１の区間）。
場合、最初に、アドレス設定を行い、ビット線のプリチ
ャージを行う（図４のｔ１の区間）。
【００５８】先ず、メモリセルＭＣ１に格納したデータ
を読み出すために、ビット線Ｂ１をプリチャージするよ
うに、アドレス信号Ａ１をハイレベル、アドレス信号Ａ
２をロウレベルとし、プリチャージ信号ＰＲＣをハイレ
ベルとする。
を読み出すために、ビット線Ｂ１をプリチャージするよ
うに、アドレス信号Ａ１をハイレベル、アドレス信号Ａ
２をロウレベルとし、プリチャージ信号ＰＲＣをハイレ
ベルとする。
【００５９】プリチャージ信号ＰＲＣがハイレベルであ
るので、データ検出認識信号ＳＡＳＴＰは、ハイレベル
となる。これにより、２入力ＮＡＮＤゲートＮＡＮＤ１
の出力である信号ＰＲ１はロウレベルとなるため、Ｐチ
ャネルトランジスタＰ１はオンし、２入力ＮＯＲゲート
ＮＯＲ１の出力である信号ＮＧ１は、ロウレベルとなる
ため、ＮチャネルトランジスタＮ５はオフし、ビット線
Ｂ１はＶＴＮの電位となる。
るので、データ検出認識信号ＳＡＳＴＰは、ハイレベル
となる。これにより、２入力ＮＡＮＤゲートＮＡＮＤ１
の出力である信号ＰＲ１はロウレベルとなるため、Ｐチ
ャネルトランジスタＰ１はオンし、２入力ＮＯＲゲート
ＮＯＲ１の出力である信号ＮＧ１は、ロウレベルとなる
ため、ＮチャネルトランジスタＮ５はオフし、ビット線
Ｂ１はＶＴＮの電位となる。
【００６０】また、２入力ＮＡＮＤゲートＮＡＮＤ２の
出力である信号ＰＲ２はハイレベルとなるため、Ｐチャ
ネルトランジスタＰ２はオフし、２入力ＮＯＲゲートＮ
ＯＲ２の出力である信号ＮＧ２は、ロウレベルとなるた
め、ＮチャネルトランジスタＮ６はオフし、ビット線Ｂ
２には電圧が供給されない。
出力である信号ＰＲ２はハイレベルとなるため、Ｐチャ
ネルトランジスタＰ２はオフし、２入力ＮＯＲゲートＮ
ＯＲ２の出力である信号ＮＧ２は、ロウレベルとなるた
め、ＮチャネルトランジスタＮ６はオフし、ビット線Ｂ
２には電圧が供給されない。
【００６１】次に、選択したいメモリセルのワード線
に、読み出しを行うための電圧を供給し、サンプリング
を行う（(図４のｔ２の区間）。
に、読み出しを行うための電圧を供給し、サンプリング
を行う（(図４のｔ２の区間）。
【００６２】先ず、プリチャージ信号ＰＲＣをロウレベ
ルとし、２入力ＮＡＮＤゲートＮＡＮＤ１の出力である
信号ＰＲ１及び２入力ＮＡＮＤゲートＮＡＮＤ２の出力
である信号ＰＲ２をハイレベルとすることにより、Ｐチ
ャネルトランジスタＰ１及びＰ２をオフさせる。
ルとし、２入力ＮＡＮＤゲートＮＡＮＤ１の出力である
信号ＰＲ１及び２入力ＮＡＮＤゲートＮＡＮＤ２の出力
である信号ＰＲ２をハイレベルとすることにより、Ｐチ
ャネルトランジスタＰ１及びＰ２をオフさせる。
【００６３】次に、メモリセルＭＣ１のデータをサンプ
リングするために、ワード線Ｗ１に電圧を印加し、ワー
ド線Ｗ２はＧＮＤレベルとする。
リングするために、ワード線Ｗ１に電圧を印加し、ワー
ド線Ｗ２はＧＮＤレベルとする。
【００６４】メモリセルＭＣ１のドレインには、ビット
線Ｂ１を介して、ＶＴＮの電圧が印加されているが、メ
モリセルＭＣ１に格納したデータは０であるため、メモ
リセルＭＣ１はオフしたままであり、ビット線Ｂ１には
プリチャージ電圧であるＶＴＮが保持され、節点ＮＤ１
の電位はＶＤＤレベルを保持する。
線Ｂ１を介して、ＶＴＮの電圧が印加されているが、メ
モリセルＭＣ１に格納したデータは０であるため、メモ
リセルＭＣ１はオフしたままであり、ビット線Ｂ１には
プリチャージ電圧であるＶＴＮが保持され、節点ＮＤ１
の電位はＶＤＤレベルを保持する。
【００６５】選択されたメモリセルＭＣ１につながるセ
ンスアンプ出力信号ＳＯ１はロウレベルとなり、メモリ
セルＭＣ１に格納したデータの読み出しが行われる。
ンスアンプ出力信号ＳＯ１はロウレベルとなり、メモリ
セルＭＣ１に格納したデータの読み出しが行われる。
【００６６】このデータの検出が終了した時点で、デー
タ検出認識信号ＳＡＳＴＰをハイレベルからロウレベル
とすることにより、２入力ＮＯＲゲートＮＯＲ１の出力
である信号ＮＧ１をハイレベルとする。信号ＮＧ１がハ
イレベルとなることで、ＮチャネルトランジスタＮ５が
オンするため、ビット線Ｂ１の電位は、ＶＴＮからＧＮ
Ｄレベルとなる。
タ検出認識信号ＳＡＳＴＰをハイレベルからロウレベル
とすることにより、２入力ＮＯＲゲートＮＯＲ１の出力
である信号ＮＧ１をハイレベルとする。信号ＮＧ１がハ
イレベルとなることで、ＮチャネルトランジスタＮ５が
オンするため、ビット線Ｂ１の電位は、ＶＴＮからＧＮ
Ｄレベルとなる。
【００６７】このように、本実施例においても、サンプ
リング期間に、メモリセルに格納されたデータを検出し
た後、プリチャージを行ったビット線をＧＮＤレベルに
するため、複数のビット線に、ＶＴＮの電位が保持され
ることがなくなる。
リング期間に、メモリセルに格納されたデータを検出し
た後、プリチャージを行ったビット線をＧＮＤレベルに
するため、複数のビット線に、ＶＴＮの電位が保持され
ることがなくなる。
【００６８】以上のように、本実施例においては、選択
したビット線は、サンプリング期間のデータ検出後、必
ずＧＮＤレベルとなるため、複数のビット線の電位が同
時にＶＴＮからＧＮＤレベルに変化することがなくなる
ため、基準電圧線ＲＥＦと複数のビット線との容量カッ
プリングにより、基準電圧線ＲＥＦの電位が低下するこ
とを防ぐことができ、基準電圧の低下による読み出しス
ピードの低下を防ぐことができる。
したビット線は、サンプリング期間のデータ検出後、必
ずＧＮＤレベルとなるため、複数のビット線の電位が同
時にＶＴＮからＧＮＤレベルに変化することがなくなる
ため、基準電圧線ＲＥＦと複数のビット線との容量カッ
プリングにより、基準電圧線ＲＥＦの電位が低下するこ
とを防ぐことができ、基準電圧の低下による読み出しス
ピードの低下を防ぐことができる。
【００６９】
【発明の効果】以上説明したように、本発明において
は、選択されないビット線は、プリチャージ期間中に必
ずＧＮＤレベルとなるため、複数のビット線の電位が同
時にＶＴＮからＧＮＤレベルに変化することがなくなる
ため、基準電圧線ＲＥＦと複数のビット線との容量カッ
プリングにより、基準電圧線ＲＥＦの電位が低下するこ
とを防ぐことができ、基準電圧の低下による読み出しス
ピードの低下を防ぐことができる。
は、選択されないビット線は、プリチャージ期間中に必
ずＧＮＤレベルとなるため、複数のビット線の電位が同
時にＶＴＮからＧＮＤレベルに変化することがなくなる
ため、基準電圧線ＲＥＦと複数のビット線との容量カッ
プリングにより、基準電圧線ＲＥＦの電位が低下するこ
とを防ぐことができ、基準電圧の低下による読み出しス
ピードの低下を防ぐことができる。
【図１】本発明の参考例に係る半導体記憶装置を示す回
路図である。
路図である。
【図２】同じくそのタイミングチャート図である。
【図３】本発明の実施例に係る半導体記憶装置を示す回
路図である。
路図である。
【図４】同じくそのタイミングチャート図である。
【図５】従来の半導体記憶装置を示す回路図である。
【図６】動作フロー図である。
【図７】従来の半導体記憶装置のタイミングチャート図
である。
である。
ＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４：メモリセル Ｎ１，Ｎ２，Ｎ３，Ｎ４：Ｎチャネルトランジスタ Ｐ１，Ｐ２，Ｐ３，Ｐ４：Ｐチャネルトランジスタ ＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ４：インバータ ＮＡＮＤ１，ＮＡＮＤ２：２入力ＮＡＮＤゲート
Claims (4)
- 【請求項１】 複数のメモリセルが接続された複数のビ
ット線Ｂ１，Ｂ２，・・・を有する半導体記憶装置にお
いて、読み出し時にアドレス信号Ａ１，Ａ２，・・・に
より夫々ビット線Ｂ１，Ｂ２，・・・を選択する手段
と、各ビット線と接地との間に夫々接続されたトランジ
スタと、各ビット線に接続された前記トランジスタのゲ
ートに夫々前記アドレス信号の反転信号を入力させる反
転回路と、サンプリング期間にメモリセルに格納された
データの検出が終了すると、ハイレベルからロウレベル
に切り換わり、プリチャージ信号ＰＲＣがロウレベルか
らハイレベルに切り換わると同時に、ロウレベルからハ
イレベルに切り換わるデータ検出認識信号と前記反転回
路の出力とが入力され、その出力が前記トランジスタの
ゲートに入力される２入力ＮＯＲゲートとを有すること
を特徴とする半導体記憶装置。 - 【請求項２】 前記各ビット線と電源電位との間に夫々
接続されたＮチャネルトランジスタと、各Ｎチャネルト
ランジスタのゲートに接続された基準電圧線と、を有す
ることを特徴とする請求項１に記載の半導体記憶装置。 - 【請求項３】 前記基準電圧線と電源電位との間に接続
されたＰチャネルトランジスタと、前記基準電圧線と接
地との間に直列接続された２個のＮチャネルトランジス
タとを有することを特徴とする請求項２に記載の半導体
記憶装置。 - 【請求項４】 前記ビット線に接続されたＮチャネルト
ランジスタと前記電源電位との間に接続されたＰチャネ
ルトランジスタと、前記アドレス信号と前記プリチャー
ジ信号ＰＲＣが入力されその出力が前記Ｐチャネルトラ
ンジスタのゲートに入力される２入力ＮＡＮＤ回路とを
有することを特徴とする請求項２又は３に記載の半導体
記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2364798A JP3123968B2 (ja) | 1998-02-04 | 1998-02-04 | 半導体記憶装置 |
| DE19904388A DE19904388B4 (de) | 1998-02-04 | 1999-02-03 | Halbleiterspeichervorrichtung mit Pulldown-Funktion für unausgewählte Bitleitungen |
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