JPH027296A - メモリ装置 - Google Patents
メモリ装置Info
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- JPH027296A JPH027296A JP63157327A JP15732788A JPH027296A JP H027296 A JPH027296 A JP H027296A JP 63157327 A JP63157327 A JP 63157327A JP 15732788 A JP15732788 A JP 15732788A JP H027296 A JPH027296 A JP H027296A
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- Japan
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- circuit
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- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- BOJKULTULYSRAS-OTESTREVSA-N Andrographolide Chemical compound C([C@H]1[C@]2(C)CC[C@@H](O)[C@]([C@H]2CCC1=C)(CO)C)\C=C1/[C@H](O)COC1=O BOJKULTULYSRAS-OTESTREVSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
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Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Microcomputers (AREA)
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は相補型金属酸化膜半導体で構成されるマイクロ
コンピュータなどの情報処理装置に内蔵されるリードオ
ンリーメモリ （以下ｒＲＯＭＪ と称す）に関し、
特に、高速読み出し動作が可能であり、かつ、低速読み
出し時は、低消費電力化がはかれるメモリ装置に関する
。
コンピュータなどの情報処理装置に内蔵されるリードオ
ンリーメモリ （以下ｒＲＯＭＪ と称す）に関し、
特に、高速読み出し動作が可能であり、かつ、低速読み
出し時は、低消費電力化がはかれるメモリ装置に関する
。
従来、実行すべきプログラムを記憶するＲＯＭを内蔵し
たマイクロフンピユータは、高速動作が要求される場合
、ＲＯＭの記憶データの読み出しも高速で行う必要があ
り、ＲＯＭの記憶データを検出して出力する回路として
電流センス型アンプを使用するのが一般的である。第３
図にＲＯＭの一部と、電流センス型アンプの一例を示す
。同図に基づき動作を説明する。
たマイクロフンピユータは、高速動作が要求される場合
、ＲＯＭの記憶データの読み出しも高速で行う必要があ
り、ＲＯＭの記憶データを検出して出力する回路として
電流センス型アンプを使用するのが一般的である。第３
図にＲＯＭの一部と、電流センス型アンプの一例を示す
。同図に基づき動作を説明する。
マス、アドレス線１がアクティブ（ハイレベル）であり
、アドレス線２はインアクティブレベル（ロウレベル）
であるとすると、アドレス線１をゲート入力とするＮチ
ャンネル型金属酸化膜半導体（以下ｒＮＭＯ８Ｊと称す
）トランジスタ３は（ＲＯＭセルに相当）はオンするが
、データ線４には接続されていない。一方ＮＭｏ５トラ
ンジスタ５は（ＲＯＭセルに相当）はゲート入力である
アドレス線２がロウレベルであるがらオフであるので、
結局節点６からデータ線４方向をみたインピーダンスは
無限大となるため、Ｐチャンネル型金属酸化膜半導体（
以下ｒＰＭＯ８Ｊと称す）トランジスタ７を介してデー
タ線への電流経路はなく、節点６は電源電圧ＶＤＤ
Ｖｔｐ （ＶＴＰ ： ＰＭＯ８）ランジスタのスレッ
シュホールド電圧で約０．８ｖ前後）となる。節点６は
、ＰＭＯ８）ランジスタ８のゲート入力となっているの
でＰＭＯＳトランジスタ８は、はとんどオフしており、
この時、ＮＭＯ８）ランジスタ９のゲートにはオンする
だけの電圧が供給されている（後述する）ので節点１０
は、ロウレベルとなり、インバータ回路１１の出力とし
て記憶データ、ハイレベルを得ることができる。
、アドレス線２はインアクティブレベル（ロウレベル）
であるとすると、アドレス線１をゲート入力とするＮチ
ャンネル型金属酸化膜半導体（以下ｒＮＭＯ８Ｊと称す
）トランジスタ３は（ＲＯＭセルに相当）はオンするが
、データ線４には接続されていない。一方ＮＭｏ５トラ
ンジスタ５は（ＲＯＭセルに相当）はゲート入力である
アドレス線２がロウレベルであるがらオフであるので、
結局節点６からデータ線４方向をみたインピーダンスは
無限大となるため、Ｐチャンネル型金属酸化膜半導体（
以下ｒＰＭＯ８Ｊと称す）トランジスタ７を介してデー
タ線への電流経路はなく、節点６は電源電圧ＶＤＤ
Ｖｔｐ （ＶＴＰ ： ＰＭＯ８）ランジスタのスレッ
シュホールド電圧で約０．８ｖ前後）となる。節点６は
、ＰＭＯ８）ランジスタ８のゲート入力となっているの
でＰＭＯＳトランジスタ８は、はとんどオフしており、
この時、ＮＭＯ８）ランジスタ９のゲートにはオンする
だけの電圧が供給されている（後述する）ので節点１０
は、ロウレベルとなり、インバータ回路１１の出力とし
て記憶データ、ハイレベルを得ることができる。
次にアドレス線２がハイレベルで、アドレス線１がロウ
レベルの場合には、ＮＭＯ８）ランジスタ５がオンする
ので、このＮＭＯ３５のソース側（ＧＮＤ）からデータ
線４．ＮＭＯ８）ランジスタ１２．ＰＭＯ８トラ７ジス
タ７を介してＰＭＯＳトランジスタ７のソース側（Ｖ
ｔ、ｔ、 ）に、定常Ｍ流が流れることになる。したが
って節点６の電位は、ＮＭＯ８）ランジスタ１２及びＰ
ＭＯ８）ランジスタフのオン抵抗で決定されるため、Ｖ
ＤＤ Ｖ７ｐに対してよりＧＮＤに近い電圧となり、
ＰＭＯＳトランジスタ８が充分にオンするので節点１ｏ
はＶＤＤに近い電圧となり、インバータ回路１１の出力
として記憶データ、ロウレベルを得ることができる。
レベルの場合には、ＮＭＯ８）ランジスタ５がオンする
ので、このＮＭＯ３５のソース側（ＧＮＤ）からデータ
線４．ＮＭＯ８）ランジスタ１２．ＰＭＯ８トラ７ジス
タ７を介してＰＭＯＳトランジスタ７のソース側（Ｖ
ｔ、ｔ、 ）に、定常Ｍ流が流れることになる。したが
って節点６の電位は、ＮＭＯ８）ランジスタ１２及びＰ
ＭＯ８）ランジスタフのオン抵抗で決定されるため、Ｖ
ＤＤ Ｖ７ｐに対してよりＧＮＤに近い電圧となり、
ＰＭＯＳトランジスタ８が充分にオンするので節点１ｏ
はＶＤＤに近い電圧となり、インバータ回路１１の出力
として記憶データ、ロウレベルを得ることができる。
前述のように、電流センス型アンプは、データ線４にＮ
ＭＯ３）ランジスタが接続されているが否かを、電流が
流れるか否かにより検出し、論理値として出力すること
ができる。したがっていずれかのアドレス線がアクティ
ブになれば、所定ＲＯＭセルの記憶データをすぐに読み
出すことができ、高速読み出しが可能となる。尚、ＮＭ
ＯＳトランジスタ９のゲートには、ＮＭＯ８）ランジス
タ１３とＰＭＯ８）ランジメタ１４０オン抵抗の比で決
まる電圧（一般にリファレインスミ圧と呼ばれる）が印
加されＰＭＯ８）ランジスタ１４のゲートには、ＮＭＯ
３）ランジスタ１５．１６及びＰＭＯ８）ランジスタ１
７０オン抵抗で決定される電圧が印加される。したがっ
て、ＮＭＯＳトランジスタ１５．１６及びＰＭＯ３）ラ
ンジスタ１７を通じて定常電流が流れており、又ＮＭＯ
Ｓトランジスタ１３及びＰＭＯ３）ランジスタ１４にも
定常電流が流れている。
ＭＯ３）ランジスタが接続されているが否かを、電流が
流れるか否かにより検出し、論理値として出力すること
ができる。したがっていずれかのアドレス線がアクティ
ブになれば、所定ＲＯＭセルの記憶データをすぐに読み
出すことができ、高速読み出しが可能となる。尚、ＮＭ
ＯＳトランジスタ９のゲートには、ＮＭＯ８）ランジス
タ１３とＰＭＯ８）ランジメタ１４０オン抵抗の比で決
まる電圧（一般にリファレインスミ圧と呼ばれる）が印
加されＰＭＯ８）ランジスタ１４のゲートには、ＮＭＯ
３）ランジスタ１５．１６及びＰＭＯ８）ランジスタ１
７０オン抵抗で決定される電圧が印加される。したがっ
て、ＮＭＯＳトランジスタ１５．１６及びＰＭＯ３）ラ
ンジスタ１７を通じて定常電流が流れており、又ＮＭＯ
Ｓトランジスタ１３及びＰＭＯ３）ランジスタ１４にも
定常電流が流れている。
マイクロコンピュータではＲＯＭには通常、８ビット単
位にデータが記憶されており、読み出しも８ビット単位
のため電流センス型アンプも８個必要である。
位にデータが記憶されており、読み出しも８ビット単位
のため電流センス型アンプも８個必要である。
上述した従来のＲＯＭを内蔵したマイクロコンピュータ
は、処理動作の高速化に伴いＲＯＭの記憶データも高速
に読み出すために電流センス型アンプを使用しており、
ＲＯＭの記憶データとしてロウレベルを検出する場合に
は、ＲＯＭセルと電流センス型アンプとの間に定常電流
が流れているので、例えばマイクロコンピュータを低速
で処理動作させマイクロコンピュータの消費電力を低減
したい応用の場合には、それほど消費電力が低減されな
いという欠点がある。電源電圧ＶＨを低下すれば、消費
電力はある程度低下するが、やはり、電流センス型アン
プには、定常電流が流れており、低減の度合いは少ない
。
は、処理動作の高速化に伴いＲＯＭの記憶データも高速
に読み出すために電流センス型アンプを使用しており、
ＲＯＭの記憶データとしてロウレベルを検出する場合に
は、ＲＯＭセルと電流センス型アンプとの間に定常電流
が流れているので、例えばマイクロコンピュータを低速
で処理動作させマイクロコンピュータの消費電力を低減
したい応用の場合には、それほど消費電力が低減されな
いという欠点がある。電源電圧ＶＨを低下すれば、消費
電力はある程度低下するが、やはり、電流センス型アン
プには、定常電流が流れており、低減の度合いは少ない
。
本発明のメモリ装置は、メモリセルに電流が流れるか否
かを検出して記憶データの読み出しを行う電流センス型
アンプと、制御信号が一方のレベルの時に電流センス型
アンプに流れる電流経路を遮断する回路と、メモリセル
が接続されるデータ線を所定期間プリチャージするプリ
チャージ回路と、制御信号が他方のレベルの時にはプリ
チャージ回路のプリチャージ動作を停止する回路と、制
御信号のレベルに応じて電流センス型アンプの出力又は
データ線の論理情報を選択して出力する選択回路とを有
している。
かを検出して記憶データの読み出しを行う電流センス型
アンプと、制御信号が一方のレベルの時に電流センス型
アンプに流れる電流経路を遮断する回路と、メモリセル
が接続されるデータ線を所定期間プリチャージするプリ
チャージ回路と、制御信号が他方のレベルの時にはプリ
チャージ回路のプリチャージ動作を停止する回路と、制
御信号のレベルに応じて電流センス型アンプの出力又は
データ線の論理情報を選択して出力する選択回路とを有
している。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例である。同図において、第
３図と同一手段には、同一の番号が付けである。第３図
と構成が異なる部分は、制御信号２０によりオン又はオ
フが制御されるＰＭＯ３）ランジスタ２−１．２２がそ
れぞれ節点６及び２ＭＯ８）ランジスタ１４のゲート信
号線に付加されており、又、第１図は３図におけるイン
バータ回路１８．１９は、それぞれ２人カノア回路２３
゜２４に置き換えられ、制御信号２０を入力とするイン
バータ回路２５の出力が、ノア回路２３．２４に入力信
号として与えられている。又、インバータ回路１１の出
力又はデータ線４の情報を制御信号２０の制御により選
択する選択回路２６が付加されており、一方、制御信号
２０は、オア回路２７にも入力されており、オア回路２
７の他方の入力は、データ線４をハイレベルにプリチャ
ージする信号Ｔ啄なっている。オア回路２７の出力は、
２ＭＯ８）ランジスタ２８のゲート信号となっていると
共に、アンドロ回路２９．３０にも入力されており、ア
ンド回路２９．３０の他方の入力は、それぞれアドレス
線１．２の情報である。
３図と同一手段には、同一の番号が付けである。第３図
と構成が異なる部分は、制御信号２０によりオン又はオ
フが制御されるＰＭＯ３）ランジスタ２−１．２２がそ
れぞれ節点６及び２ＭＯ８）ランジスタ１４のゲート信
号線に付加されており、又、第１図は３図におけるイン
バータ回路１８．１９は、それぞれ２人カノア回路２３
゜２４に置き換えられ、制御信号２０を入力とするイン
バータ回路２５の出力が、ノア回路２３．２４に入力信
号として与えられている。又、インバータ回路１１の出
力又はデータ線４の情報を制御信号２０の制御により選
択する選択回路２６が付加されており、一方、制御信号
２０は、オア回路２７にも入力されており、オア回路２
７の他方の入力は、データ線４をハイレベルにプリチャ
ージする信号Ｔ啄なっている。オア回路２７の出力は、
２ＭＯ８）ランジスタ２８のゲート信号となっていると
共に、アンドロ回路２９．３０にも入力されており、ア
ンド回路２９．３０の他方の入力は、それぞれアドレス
線１．２の情報である。
次に本発明の詳細な説明する。まず、制御信号２０がハ
イレベルの時、ＰＭＯＳトランジスタ２１．２２はオフ
状態、オア回路２７の出力は、ハイレベルとなるので、
アンド回路２９．３０の出力には、それぞれアドレス線
１，２の情報がそのまま出力され又、２ＭＯ８）ランジ
スタ２８はオフ状態となる。一方選択回路２６は、制御
信号２０がハイレベルであるからインバータ回路１１の
出力を選択し出力する。又、インバータ回路２５の出力
はロウレベルであるから、ノア回路２３゜２４の一方の
入力がロウレベルであるから動作としては、第３図のイ
ンバータ回路１８．１９と同一となる。したがって制御
信号２０がハイレベルの時には全体の回路構成は、従来
例の第３図と同一となり、同一の動作を行うことができ
、すなわち、定常電流により消費電力は多いが高速でＲ
ＯＭセルの記憶データの読み出しができることになる。
イレベルの時、ＰＭＯＳトランジスタ２１．２２はオフ
状態、オア回路２７の出力は、ハイレベルとなるので、
アンド回路２９．３０の出力には、それぞれアドレス線
１，２の情報がそのまま出力され又、２ＭＯ８）ランジ
スタ２８はオフ状態となる。一方選択回路２６は、制御
信号２０がハイレベルであるからインバータ回路１１の
出力を選択し出力する。又、インバータ回路２５の出力
はロウレベルであるから、ノア回路２３゜２４の一方の
入力がロウレベルであるから動作としては、第３図のイ
ンバータ回路１８．１９と同一となる。したがって制御
信号２０がハイレベルの時には全体の回路構成は、従来
例の第３図と同一となり、同一の動作を行うことができ
、すなわち、定常電流により消費電力は多いが高速でＲ
ＯＭセルの記憶データの読み出しができることになる。
次に制御信号２０がロウレベルの時にはインバータ回路
２５の出力がハイレベルとなるから、ノア回路２３．２
４の出力はロウレベルとなり、ＮＭＯ８）ランジスタ１
２．１６はオフ状態となり、従来例で示したような定常
電流が流れる経路は遮断される。一方ＰＭＯ８）ランジ
スタ２１゜２２は、オンになるので、ＰＭＯＳトランジ
スタ８．１４０ゲートにはハイレベルが印加されるため
２ＭＯ８）ランジスタ８，１４はオフ状態となる。した
がってＰＭＯＳトランジスタ１４とＮＭＯ８）ランジス
タ１３及び２ＭＯ８）ランジスタ８とＮＭＯ８）ランジ
スタ９を介して流れる定常電流も遮断される。一方選択
回路２６は制御信号２０がロウレベルで、インバータ回
路２５の出力がハイレベルであるからデータ線４の論理
情報を選択し出力する。又、オア回路２７の一方の入力
は、制御信号２０であるから、これがロウレベル時には
オア回路２７はプリチャージ信号７７を伝達する。
２５の出力がハイレベルとなるから、ノア回路２３．２
４の出力はロウレベルとなり、ＮＭＯ８）ランジスタ１
２．１６はオフ状態となり、従来例で示したような定常
電流が流れる経路は遮断される。一方ＰＭＯ８）ランジ
スタ２１゜２２は、オンになるので、ＰＭＯＳトランジ
スタ８．１４０ゲートにはハイレベルが印加されるため
２ＭＯ８）ランジスタ８，１４はオフ状態となる。した
がってＰＭＯＳトランジスタ１４とＮＭＯ８）ランジス
タ１３及び２ＭＯ８）ランジスタ８とＮＭＯ８）ランジ
スタ９を介して流れる定常電流も遮断される。一方選択
回路２６は制御信号２０がロウレベルで、インバータ回
路２５の出力がハイレベルであるからデータ線４の論理
情報を選択し出力する。又、オア回路２７の一方の入力
は、制御信号２０であるから、これがロウレベル時には
オア回路２７はプリチャージ信号７７を伝達する。
次に制御信号がロウレベル状態でのＲＯＭ読み出し動作
について、第２図のタイミングチャートを用いて説明す
る。プリチャージ信号７７は、アドレス線が変化するタ
イミングに同期して、ある一定期間ロウレベルになる信
号であり、ロウレベルになることにより２ＭＯ８）ラン
ジスタ２８は、オンとなりデータ線４はハイレベルにプ
リチャージされ、一方、アンドロ回路２９．３０の出力
は、プリチャージ信号石がロウレベルの時にはそれぞれ
ロウレベルとなるのでＮＭＯ８）ランジスタで構成され
るＲＯＭセル（ＮＭＯ８）ランジスタ３．５）はいずれ
もオフ状態である。したがってこの期間選択回路２６は
プリチャージされたデータ線４の情報すなわちハイレベ
ルを出力する。次に、プリチャージ信号７７がハイレベ
ルになると、２ＭＯ８）ランジスタ２８がオフ状態とな
り、この時アドレス線１がハイレベルの場合には、アン
ド回路２９の出力がハイレベルになるが、ＲＯＭセルで
あるＮＭＯ８）ランジスタ３は、ドレイン側がデータ線
４に接続されていないため、データ線４は、プリチャー
ジされたハイレベルが保持され、結局選択回路２６から
記憶データとしてハイレベルを得ることができる。
について、第２図のタイミングチャートを用いて説明す
る。プリチャージ信号７７は、アドレス線が変化するタ
イミングに同期して、ある一定期間ロウレベルになる信
号であり、ロウレベルになることにより２ＭＯ８）ラン
ジスタ２８は、オンとなりデータ線４はハイレベルにプ
リチャージされ、一方、アンドロ回路２９．３０の出力
は、プリチャージ信号石がロウレベルの時にはそれぞれ
ロウレベルとなるのでＮＭＯ８）ランジスタで構成され
るＲＯＭセル（ＮＭＯ８）ランジスタ３．５）はいずれ
もオフ状態である。したがってこの期間選択回路２６は
プリチャージされたデータ線４の情報すなわちハイレベ
ルを出力する。次に、プリチャージ信号７７がハイレベ
ルになると、２ＭＯ８）ランジスタ２８がオフ状態とな
り、この時アドレス線１がハイレベルの場合には、アン
ド回路２９の出力がハイレベルになるが、ＲＯＭセルで
あるＮＭＯ８）ランジスタ３は、ドレイン側がデータ線
４に接続されていないため、データ線４は、プリチャー
ジされたハイレベルが保持され、結局選択回路２６から
記憶データとしてハイレベルを得ることができる。
次にアドレス線１がロウレベルとなり、アドレス線２が
ハイレベルとなった場合、プリチャージ信号石がロウレ
ベルの時には、前述と同様データ線４はハイレベルにプ
リチャージされるが、プリチャージ信号−ｆ７がハイレ
ベルになるとアンド回路３０の出力がハイレベルになる
のでＮＭＯＳトランジスタ５がオン状態となる。したが
ってデータ線４は、このＮＭＯ３）ランジスタ５を介し
てロウレベルにディスチャージされ、したがって選択回
路２６には記憶データとしてロウレベルを得ることがで
きる。
ハイレベルとなった場合、プリチャージ信号石がロウレ
ベルの時には、前述と同様データ線４はハイレベルにプ
リチャージされるが、プリチャージ信号−ｆ７がハイレ
ベルになるとアンド回路３０の出力がハイレベルになる
のでＮＭＯＳトランジスタ５がオン状態となる。したが
ってデータ線４は、このＮＭＯ３）ランジスタ５を介し
てロウレベルにディスチャージされ、したがって選択回
路２６には記憶データとしてロウレベルを得ることがで
きる。
以上述たように、制御信号２０がロウレベルの場合も電
流センス型アンプを使用した場合と同様のＲＯＭ読み出
し結果を得ることができる。但し、データ線をプリチャ
ージする期間が必要なため電流センス型アンプを使用し
た場合に比較して、高速性に乏しいが、電流センス型ア
ンプを使用した場合のように定常電流が流れる経路がな
いため、ＲＯＭ部の消費電力は読み出しサイクルスピー
ドすなわち、動作周波数に比例する。したがって、マイ
クロコンピュータの処理動作スピードを低下すれば、こ
れに対応して消費電力も低下することになる。
流センス型アンプを使用した場合と同様のＲＯＭ読み出
し結果を得ることができる。但し、データ線をプリチャ
ージする期間が必要なため電流センス型アンプを使用し
た場合に比較して、高速性に乏しいが、電流センス型ア
ンプを使用した場合のように定常電流が流れる経路がな
いため、ＲＯＭ部の消費電力は読み出しサイクルスピー
ドすなわち、動作周波数に比例する。したがって、マイ
クロコンピュータの処理動作スピードを低下すれば、こ
れに対応して消費電力も低下することになる。
尚、制御信号２０は、マイクロコンピュータの命令によ
り必要に応じて設定してもよいし、マイクロコンピュー
タの外部から直接設定してもよい。
り必要に応じて設定してもよいし、マイクロコンピュー
タの外部から直接設定してもよい。
以上説明したように本発明は、ＲＯＭの記憶データの読
み出しを電流センス型アンプにより行うか、又は、デー
タ線をプリチャージしてデータ線の情報を論理回路で検
出するかを制御線により、選択できるようにしたことに
より、高速な読み出し動作が可能であり、かつ読み出し
サイクルを低下すればそれに応じて低消費電力化がはか
れるという効果がある。
み出しを電流センス型アンプにより行うか、又は、デー
タ線をプリチャージしてデータ線の情報を論理回路で検
出するかを制御線により、選択できるようにしたことに
より、高速な読み出し動作が可能であり、かつ読み出し
サイクルを低下すればそれに応じて低消費電力化がはか
れるという効果がある。
又、本発明は、ＲＯＭだけではなく、その他のメモリに
対しても適用が可能であり、同様の効果を得ることがで
きる。
対しても適用が可能であり、同様の効果を得ることがで
きる。
第１図は、本発明におけるＲＯＭ読み出し部の回路構成
例、第２図は、本発明の説明に必要なタイミングチャー
ト、第３図は、従来ＲＯＭ読み出し部の回路構成例であ
る。 １．２・・・・・・アドレス線、３，５，９，１２，１
３゜１５ 、 １６−・”ＮＭＯＳ ） ５−／ジスタ
、７，８゜１４、 １７． ２１． ２２．
２８ ・・・・・・ＰＭＯ８） ランジスタ、４・
・・・・・データ線、６，１０・・・・・・節点、１１
．１８，１９．２５・・・・・・インバータ回路、２０
・・・・・・制御信号、２３．２４・・・・・・ノア回
路、２６・・・・・・選択回路、２７・・・・・・オア
回路、２９．３０・・・・・・アンド回路、７７・・・
・・・プリチャージ信号。 代理人 弁理士 内 原 晋
例、第２図は、本発明の説明に必要なタイミングチャー
ト、第３図は、従来ＲＯＭ読み出し部の回路構成例であ
る。 １．２・・・・・・アドレス線、３，５，９，１２，１
３゜１５ 、 １６−・”ＮＭＯＳ ） ５−／ジスタ
、７，８゜１４、 １７． ２１． ２２．
２８ ・・・・・・ＰＭＯ８） ランジスタ、４・
・・・・・データ線、６，１０・・・・・・節点、１１
．１８，１９．２５・・・・・・インバータ回路、２０
・・・・・・制御信号、２３．２４・・・・・・ノア回
路、２６・・・・・・選択回路、２７・・・・・・オア
回路、２９．３０・・・・・・アンド回路、７７・・・
・・・プリチャージ信号。 代理人 弁理士 内 原 晋
Claims (1)
- 選択されたメモリセルに電流が流れるか否かを検出して
記憶データの読み出しを行う電流センス型アンプ手段と
、制御信号が一方のレベルの時前記電流センス型アンプ
手段に流れる電流経路を遮断する回路手段と、前記メモ
リセルが接続されるデータ線を所定期間プリチャージす
るプリチャージ回路手段と、前記制御信号が他方のレベ
ルの時前記プリチャージ回路手段のプリチャージ動作を
停止する回路手段と、前記制御信号のレベルに応じて前
記電流センス型アンプ手段の出力又は前記データ線の論
理情報を選択して出力する選択回路手段を備えたことを
特徴としたメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63157327A JPH027296A (ja) | 1988-06-24 | 1988-06-24 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63157327A JPH027296A (ja) | 1988-06-24 | 1988-06-24 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH027296A true JPH027296A (ja) | 1990-01-11 |
Family
ID=15647273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63157327A Pending JPH027296A (ja) | 1988-06-24 | 1988-06-24 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH027296A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03296996A (ja) * | 1990-04-14 | 1991-12-27 | Nec Corp | メモリ装置 |
| US5426755A (en) * | 1991-09-03 | 1995-06-20 | Seiko Epson Corporation | Semiconductor device including clock selection circuitry selecting between high and low frequency clock signals for reduced power consumption |
| US5991889A (en) * | 1997-03-31 | 1999-11-23 | Nec Corporation | Microcomputer capable of suppressing power consumption even if a program memory is increased in capacity |
-
1988
- 1988-06-24 JP JP63157327A patent/JPH027296A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03296996A (ja) * | 1990-04-14 | 1991-12-27 | Nec Corp | メモリ装置 |
| US5426755A (en) * | 1991-09-03 | 1995-06-20 | Seiko Epson Corporation | Semiconductor device including clock selection circuitry selecting between high and low frequency clock signals for reduced power consumption |
| US5991889A (en) * | 1997-03-31 | 1999-11-23 | Nec Corporation | Microcomputer capable of suppressing power consumption even if a program memory is increased in capacity |
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