KR20000067794A

KR20000067794A - 반도체 기억 장치

Info

Publication number: KR20000067794A
Application number: KR1019990047393A
Authority: KR
Inventors: 가와바타구니노리; 마츠미야마사토; 에토사토시; 기쿠타케아키라
Original assignee: 아끼구사 나오유끼; 후지쯔 가부시끼가이샤
Priority date: 1999-04-21
Filing date: 1999-10-29
Publication date: 2000-11-25
Also published as: JP2000306381A; US6188625B1; KR100613671B1

Abstract

본 발명은 반도체 기억 장치에 관한 것이다. 본 발명의 목적은 데이터의 기록 동작시에는 판독용 데이터 버스상에 판독 전용의 검출 전류가 흐르지 않도록 하는 데 있다. 본 발명은 메모리 셀로의 기록 동작시에 어드레스에 기초하여 선택된 센스 증폭기(31)를 통해 판독 데이터 버스 증폭기(S/B)(33)의 고전위 전원(Vii)으로부터 판독 제어부(41)의 접지측으로 판독 검출 전류가 흐르는 경로를 차단하는 차단 수단으로서, 블럭 선택 신호와 기록 상태 신호와의 논리를 취하고, 기록 상태 신호가 활성화되었을 때에 판독 제어부(41)의 전위를 S/B(33)측과 같은 전원 전위로 하는 논리 회로(42, 43)를 설치함으로써 데이터의 기록 동작시에는 불필요한 판독 검출 전류가 흐르지 않도록 하여 기록 동작시 소비 전류를 억제할 수 있는 효과가 있다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 기억 장치에 관한 것으로서, 특히 선택된 메모리 셀의 데이터를 비트선에 전압으로서 독출하고, 그 독출한 전압을 전류로 변환하는 센스 증폭기와, 전류를 흐르게 함으로써 데이터를 증폭하는 전류 검출형 판독 데이터 버스 증폭기(센스 버퍼, S/B)를 포함하는 반도체 기억 장치에 이용하기 적합한 것이다.

도 9에 반도체 기억 장치의 대표적인 예인 DRAM의 구성을 도시한다. 도 9의 (a)에 도시된 바와 같이, 1칩 256M의 DRAM(1)은 64M 블럭(2)을 칩상에 4개 구비하고, 개개의 64M 블럭(2)은 4계통의 뱅크(Bank0∼Bank3)로 구분되어 있다. 도 9의 (b)는 1개의 뱅크내의 구성을 도시한 것이다. 1개의 뱅크내에는 로우(행) 방향으로 8개의 메모리 셀 어레이(3)를 구비한 블럭(4)이 칼럼(열) 방향으로 16개분이 구비되어 있다.

도 9의 (c)는 하나의 블럭(4)내의 구성을 도시한 것이다. 블럭(4)내의 각 메모리 셀 어레이(3)의 상하에는 복수의 센스 증폭기[S/As(5)]가 각각 구비된다[예컨대, 하나의 S/As(5)내에 4개의 센스 증폭기가 설치됨]. 또한, 도 9의 (b)에 도시된 바와 같이, 뱅크내의 최종행에는 예컨대 4개의 센스 버퍼(S/B)로 이루어진 2차 증폭기(AMPs)(6)가 각 열마다 구비된다.

상기 뱅크내에는 서로 직교하는 복수의 워드선과 비트선이 배선되어 있고, 이들 각 교차부에 설치된 복수의 메모리 셀에 의해 메모리 셀 어레이(3)가 구성된다. 예컨대, 데이터 독출시 외부로부터 입력된 어드레스에 의해 어느 워드선과 비트선의 쌍이 선택되면, 그 선택된 워드선과 비트선의 교차부에 설치된 메모리 셀의 데이터가 미소한 전압으로서 비트선상에 독출된다. 그리고, 그것이 센스 증폭기(5a)에서 증폭된 후, 다시 2차 증폭기(6)에서 증폭되어 외부로 출력된다.

또, 워드선의 선택은 입력된 어드레스를 메인 워드 디코더(MW/Ds)와 서브 워드 디코더(SW/Ds)에서 디코드한 신호에 기초하여 행해지고, 칼럼선의 선택은 입력된 어드레스를 칼럼 디코더(C/Ds)에서 디코드한 신호에 기초하여 행해진다. 또한, 동작하는 센스 증폭기(5)는 어드레스에 기초하여 판독 제어부(rclrgen)에 의해 생성된 판독 인에이블 신호(rclex)에 기초하여 선택된다.

도 9의 (c)에 도시된 바와 같이, 상기 센스 증폭기(5a)는 비트선[BL, /BL(/은 반전 신호인 것을 나타냄)]을 n채널 트랜지스터의 게이트로 수신하는 다이렉트형 센스 증폭기이다. 즉, 비트선(BL, /BL)은 2개의 n채널 트랜지스터(7)의 게이트에 각각 접속된다. 각 트랜지스터(7)의 소스 또는 드레인은 칼럼선(CL)의 선택을 행하기 위한 n채널 트랜지스터(8)를 통해 판독용 데이터 버스(RLDBX, RLDBZ)에 접속된다. 또한, 각 n채널 트랜지스터(7)의 드레인 또는 소스에는 판독 인에이블 신호(rclex)가 입력된다.

대기 상태(프리차지 상태)에서 판독 인에이블 신호(rclex)는“H”이며, 각 n채널 트랜지스터(7)는 오프되어 있기 때문에, 판독용 데이터 버스(RLDBX, RLDBZ)에 판독 검출 전류는 흐르지 않는다. 이것에 대하여, 판독 인에이블 신호(rclex)가 “L”이 되면, 칼럼 어드레스로 선택된 비트선쌍(BL, /BL)의 전압차에 따라 n채널 트랜지스터(7)의 고전위측에 많은 전류가 흐른다. 증폭부(11)에 의해, 이 비트선쌍(BL, /BL)의 진폭에 따른 전류차가 검출되어 증폭이 행해짐으로써 판독용 데이터 버스(RLDBX, RLDBZ)에 판독 검출 전류가 흐른다.

한편, 데이터 기록의 경우는 상기 칼럼선(CL)을 선택하기 위한 n채널 트랜지스터(9)가 온이 되는 동시에 기록용 칼럼선(WCL)을 선택하기 위한 n채널 트랜지스터(10)가 온이 되고, 기록용 데이터 버스(WLDBX, WLDBZ)로부터 입력된 데이터가 비트선쌍(BL, /BL)상에 전달된다. 그리고, 이 비트선쌍(BL, /BL)과 도시되지 않은 워드선과의 교점에 맞닿는 메모리 셀에 데이터가 기록된다.

이러한 구성의 DRAM 등으로 대표되는 반도체 기억 장치에서는 최근 저전압을 기초로 고속으로 동작하는 것이 요구되고 있다. 이 저전압화에 따라 판독 데이터 버스 증폭기로서 기능하는 센스 버퍼(S/B)는 전압차를 검출하여 증폭하는 종래의 전압 검출형보다 근소하지만 전류차가 있으면 그것을 검출하여 증폭 가능한 검출 감도가 높은 전류 검출형의 S/B가 채용되어 왔다.

상기 전류 검출형의 S/B는 예컨대 도 10과 같이 구성된다. 도 10에서, 2개의 판독 신호 입력 단자(rgdbx, rgdbz)에는 각각 도 9의 (c)에 도시된 2개의 판독용 데이터 버스(RLDBX, RLDBZ)가 접속되고, 비트선쌍(BL, /BL)을 통해 메모리 셀에서 독출된 신호가 공급된다.

이 판독 신호 입력 단자(rgdbx, rgdbz)가 드레인에 접속된 2개의 p채널 트랜지스터(21, 22)는 소스가 고전위 전원(Vii)에 접속되는 동시에 게이트가 접지됨으로써 항상 온 상태가 되고, 전류(I)를 공급하는 정전류원으로서 기능한다.

한편, 증폭기 활성화 신호 입력 단자(sbez)에는 판독시에 “H”, 기록시에 “L”이 되는 증폭기 활성화 신호가 입력된다. 판독시에 이 증폭기 활성화 신호가 “H”가 되어 상기 S/B가 선택되면, 비트선쌍(BL, /BL)의 진폭에 기초한 전위차에 따라 한쪽 p채널 트랜지스터(21)측으로부터 증폭부(23)에 입력되는 전류(I-I_D)와 다른 쪽 p채널 트랜지스터(22)측으로부터 증폭부(23)에 입력되는 전류(I-ID') 사이에서 전류차가 발생한다.

증폭부(23)는 이 전류차를 증폭하여 인버터(24, 25)를 통해 출력 단자(rdbz)에서 출력한다. 또, 이 증폭부(23)는 도 10에 도시된 바와 같이, 복수의 p채널 트랜지스터와 복수의 n채널 트랜지스터를 적당히 접속하여 구성된 것으로 이 자체는 공지된 구성으로 실현할 수 있다. 또한, 여기서는 하나의 출력 단자(rdbz)로부터 증폭된 판독 검출 신호를 단상으로 출력하고 있지만, 인버터(26) 앞에 또 하나의 출력 단자를 설치하여도 좋다.

도 11은 도 9에 도시된 센스 증폭기의 동작을 더 상세히 설명하기 위한 도면이다. 또, 도 11에서 도 9에 도시된 구성 요소와 동일한 구성 요소에는 동일 부호가 부여되어 있다. 도 11에 도시된 2개의 S/A(31, 32)는 도 9의 (c)에 도시된 바와 같이, 어떤 메모리 셀 어레이(3)의 상하에 각각 설치되는 센스 증폭기이다.

S/B(33)는 상기 도 10에 도시된 구성을 갖는 것으로, 판독용 데이터 버스(RGDBX, RGDBZ, RLDBX, RLDBZ)를 통해 S/A(31, 32)[칼럼선(CL) 선택용 n채널 트랜지스터(8)]에 접속된다. 또한, W/A(34)는 데이터 기록시에 신호를 증폭하는 기록 증폭기로서, 기록용 데이터 버스(WGDBX, WGDBZ, WLDBX, WLDBZ)를 통해 S/A(3l, 32)[칼럼선(CL) 선택용 n채널 트랜지스터(9)]에 접속된다.

그런데, 외부로부터 DRAM에 입력되는 도시되지 않은 어드레스는 동일한 어드레스 단자로부터 로우 어드레스와 칼럼 어드레스가 시분할로 입력된다. 이 중, 로우 어드레스는 로우 디코더(워드 디코더)(35)에서 디코드되어 도 9의 (b)에 도시된 어느 블럭을 선택하기 위한 블럭 선택 신호로서 공급된다.

이 블럭 선택 신호는 센스 증폭기를 활성화시키기 위한 센스 증폭기 활성화 신호로서 각 S/A(31, 32)에 공급되는 동시에 후술하는 판독 제어부(37) 및 기록 제어부(38)에도 공급된다. 또, 도 11의 예에서는 블럭 선택 신호(센스 증폭기 활성화 신호)에 의해 한쪽의 S/A(31)가 활성화되고, 다른 한쪽의 S/A(32)는 비활성 상태로 되어 있는 모습을 나타내고 있다.

또한, 칼럼 어드레스는 칼럼 디코더(36)에서 디코드되고, 각 S/A(31, 32)내의 n채널 트랜지스터(8, 9)에 공급되어 그 온/오프가 제어된다. 이에 따라, 블럭 선택 신호에 의해 선택된 블럭과 칼럼 선택 신호에 의해 선택된 칼럼과의 교점에 맞닿는 센스 증폭기가 선택되며, 대응하는 메모리 셀에 대하여 데이터의 독출 또는 기록이 행해진다.

판독 제어부(37)는 p채널 트랜지스터(39)와 n채널 트랜지스터(40)를 종속 접속하여 상호 게이트 끼리를 접속하는 동시에 각 트랜지스터(39, 40)를 각각 고전위 전원(Vii) 및 접지에 접속한 CMOS 구조를 갖고 있다. 각 트랜지스터(39, 40)의 공통 게이트에는 전술한 블럭 선택 신호가 공급된다. 또한, 각 트랜지스터(39, 40)가 공통으로 접속된 드레인으로부터는 판독 인에이블 신호(rclex)가 출력된다.

데이터의 판독시, 판독 제어부(37)에 공급되는 블럭 선택 신호가 “H”가 되면, 판독 제어부(37)내의 p채널 트랜지스터(39)가 오프, n채널 트랜지스터(40)가 온이 되기 때문에, 판독 인에이블 신호(rclex)가 “L”이 된다. 이에 의해, 도 11의 굵은 선으로 도시된 바와 같이, 전류 검출형 S/B(33)는 이것에 접속된 고전위 전원(Vii)으로부터 판독 제어부(37)의 접지 방향을 향해 판독 검출 전류를 흐르게 하여 그것을 증폭한다.

한편, 대기 상태일 때에는 블럭 선택 신호가 “L”이 되고, p채널 트랜지스터(39)와 n채널 트랜지스터(40)의 온/오프가 조금 전과는 반대로 되기 때문에 상술한 바와 같이 판독 검출 전류는 흐르지 않는다.

또한, 기록 제어부(38)는 블럭 선택 신호 및 기록 상태 신호에 기초하여 블럭 선택 신호에 의해 선택된 블럭내의 메모리 셀에 대하여 데이터의 기록을 행하는지 여부를 제어한다. 즉, 기록 상태 신호는 판독시에는 “L”, 기록시에는 “H”가 되는 신호로서 기록 제어부(38)에 부여되는 기록 상태 신호가 “H”가 됨으로써, 기록용 칼럼선(WCL)을 선택하기 위한 n채널 트랜지스터(10)가 온이 된다. 또한, 블럭 선택 신호와 칼럼 선택 신호에 의해 선택된 S/A(31)의 n채널 트랜지스터(9)가 온이 됨으로써, 이 S/A(31)를 이용하여 기록용 데이터 버스(WGDBX, WGDBZ, WLDBX , WLDBZ)로부터 데이터의 기록이 행해진다.

상기 종래 기술에서 판독 제어부(37)는 그 내부의 각 트랜지스터(39, 40)의 온/오프 제어를 블럭 선택 신호에 기초하여 행하고 있다. 그러나, 이 블럭 선택 신호는 데이터의 판독시 및 기록시에도 동일하게 부여되는 것이기 때문에, 선택된 블럭에서 판독시 뿐만 아니라 기록시에도 판독 인에이블 신호(rclex)가 “L”이 된다. 한편, 판독용 데이터 버스(RGDBX, RGDBZ 및 RLDBX, RLDBZ)는 증폭기를 사용하지 않는 대기 상태에서는 “H”측으로 프리자치되어 있다.

이 때문에, 기록 동작시임에도 불구하고 판독용 데이터 버스(RGDBX, RGDBZ, RLDBX, RLDBZ) 상을 S/B(33)로부터 판독 제어부(37) 방향으로 전류가 흐르게 되고, 기록 동작시의 소비 전류가 증대하는 문제가 있었다. 또한, 기록 동작시에는 원래 불필요한 판독 검출 전류가 흐르게 됨으로써 기록 검출 전류에 영향을 주어 오동작을 일으키는 문제도 있었다.

또, 상기 도 11에서는 S/B(33)의 고전위 전원(Vii)으로부터 판독 제어부(37)의 접지 전위에 판독 검출 전류가 흐르는 예를 도시하였지만, 이것과는 반대로 도 12에 도시된 바와 같이, 판독 제어부(37)의 고전위 전원(Vii)으로부터 S/B(33')의 접지 전위에 판독 검출 전류가 흐르도록 DRAM을 구성하는 경우도 있다.

도 12의 예는 도 11의 S/A(31, 32)내에서 이용되는 n채널 트랜지스터(7∼10)를 전부 p채널 트랜지스터(7'∼10')로 바꾼 것이다. 또한, 도 12의 예에서는 블럭 선택 신호, 기록 상태 신호, S/B 활성화 신호는 도 11의 경우와 극성이 다르고, 활성 상태일 때에 “L”, 비활성 상태일 때에 “H”가 된다.

또한, 도 11과 도 12에서는 판독용 데이터 버스의 RLDBX와 RLDBZ, RGDBX와 RGDBZ가 각각 교체되어 있다. 또한, 도 11의 판독 인에이블 신호(rclex)가 도 12에서는 극성이 반대인 판독 인에이블 신호(rclez)로 되어 있다. 또, 신호명의 최후미의 “x”는 활성 상태일 때에 “L”이 되는 신호를 표시하고, “z”는 활성 상태일 때에 “H”가 되는 신호를 표시하고 있다.

이와 같이 구성한 경우 S/B(33')는 도 13과 같이 구성된다. 도 13에서, 도 10과 대응하는 구성 요소에는 동일 번호에 “'”의 기호를 붙여 표시하고 있다. 도 13의 예에서는 n채널 트랜지스터(21', 22')와 증폭부(23')내의 각 p채널 트랜지스터 및 n채널 트랜지스터에 대해, 이들에 접속하는 고전위 전원(Vii)과 접지 전위를 도 10의 경우와 전부 반대로 하는 동시에 S/B 활성화 신호를 sbez에서 sbex로 바꾸고 있다.

이 도 12 및 도 13과 같이 구성한 경우도 도 12에 굵은 선으로 도시된 바와 같이, 기록 동작시임에도 불구하고, 판독용 데이터 버스(RGDBX, RGDBZ, RLDBX, RLDBZ)상을 판독 제어부(37)로부터 S/B(33') 방향으로 전류가 흐르게 되고, 기록 동작시 소비 전류가 증대하는 문제가 있었다.

본 발명은 이러한 문제를 해결하기 위해서 이루어진 것으로서, 기록 동작시에는 판독용 데이터 버스상에 판독 전용의 검출 전류가 흐르지 않도록 하는 것을 목적으로 한다.

도 1은 본 발명의 제1 실시 형태에 따른 반도체 기억 장치의 일부 구성을 도시한 도면.

도 2는 본 발명의 제2 실시 형태에 따른 반도체 기억 장치의 일부 구성을 도시한 도면.

도 3은 본 발명의 제3 실시 형태에 따른 반도체 기억 장치의 일부 구성을 도시한 도면.

도 4는 본 발명의 제4 실시 형태에 따른 반도체 기억 장치의 일부 구성을 도시한 도면.

도 5는 본 발명의 제5 실시 형태에 따른 반도체 기억 장치의 일부 구성을 도시한 도면으로 도 1에 대응하는 구성을 도시한 도면.

도 6은 본 발명의 제5 실시 형태에 따른 반도체 기억 장치의 일부 구성을 도시한 도면으로 도 2에 대응하는 구성을 도시한 도면.

도 7은 본 발명의 제5 실시 형태에 따른 반도체 기억 장치의 일부 구성을 도시한 도면으로 도 3에 대응하는 구성을 도시한 도면.

도 8은 본 발명의 제5 실시 형태에 따른 반도체 기억 장치의 일부 구성을 도시한 도면으로 도 4에 대응하는 구성을 도시한 도면.

도 9는 대표적인 DRAM의 구성예를 도시한 도면.

도 10은 대표적인 S/B(판독 데이터 버스 증폭기)의 구성예를 도시한 도면.

도 11은 종래 반도체 기억 장치의 일부 구성을 도시한 도면.

도 12는 종래 반도체 기억 장치의 일부 구성의 다른 예를 도시한 도면.

도 13은 S/B(판독 데이터 버스 증폭기)의 다른 구성예를 도시한 도면.

〈도면의 주요부분에 대한 부호의 설명〉

31, 32, 31', 32' : S/A

33, 33' : S/B(판독 데이터 버스 증폭기)

41, 41' : 판독 제어부

42 : NOR 게이트

43, 62 : 인버터

51, 51' : 판독 제어부

52, 61' : n채널 트랜지스터

61 : p채널 트랜지스터

71 : NAND 게이트

본 발명의 반도체 기억 장치는 선택된 메모리 셀의 데이터를 증폭하는 센스 증폭기 및 버스 증폭기를 갖는 반도체 기억 장치로서, 상기 메모리 셀에의 데이터 기록 동작시 어드레스에 기초하여 선택된 센스 증폭기 및 버스 증폭기를 통해 판독 검출 전류가 흐르는 경로를 차단하는 차단 수단을 포함하는 것을 특징으로 한다.

상기 차단 수단은 예컨대, 어드레스에 기초하여 생성된 선택 신호와 기록 상태 신호와의 논리를 취함으로써 상기 기록 상태 신호가 활성화되었을 때에 상기 센스 증폭기를 동작시키는 인에이블 신호 발생 회로측의 전위를 상기 버스 증폭기측의 전위와 동일한 전위로 하는 수단을 포함한다.

또한, 본 발명의 다른 형태에서 상기 차단 수단은 상기 어드레스에 기초하여 생성된 선택 신호와 기록 상태 신호와의 논리를 취함으로써, 상기 기록 상태 신호가 활성화되었을 때에 상기 센스 증폭기를 동작시키는 인에이블 신호 발생 회로의 접속을 개방하는 수단을 포함한다.

또한, 본 발명의 다른 형태에서 상기 차단 수단은 기록 상태 신호에 따라 온/오프되고, 상기 기록 상태 신호가 활성화되었을 때에 상기 버스 증폭기의 접속을 개방하는 스위치 수단 또는 상기 버스 증폭기의 활성화 신호의 반전 신호에 따라 온/오프되고, 상기 버스 증폭기 활성화 신호가 활성화되었을 때에 상기 버스 증폭기의 접속을 개방하는 스위치 수단을 포함한다.

상기한 바와 같이 구성된 본 발명에 따르면, 메모리 셀로의 데이터 기록 동작시에는 어드레스에 기초하여 선택된 센스 증폭기 및 버스 증폭기를 통해 판독 검출 전류가 흐르는 경로가 차단되기 때문에, 기록 동작시에는 기록용의 검출 전류만이 흐르고, 기록 동작에 불필요한 판독 전용의 검출 전류는 흐르지 않도록 하는 것이 가능해진다.

이하, 본 발명의 일 실시 형태를 도면에 기초하여 설명한다.

(제1 실시 형태)

도 1은 제1 실시 형태에 따른 반도체 기억 장치의 일부 구성을 도시한 도면 이며, 도 11에 도시한 구성 요소와 동일한 것에는 동일 부호를 붙이고 있다. 도 1에서, 기록 제어부(38)에 입력되는 기록 상태 신호는 상술한 바와 같이, 판독 동작시는 “L”이고, 기록 동작시에 “H”가 되는 신호이다. 도 11에 도시된 종래예에서, 이 기록 상태 신호는 기록 제어부(38)에만 입력되고, 기록 칼럼 선택선(WCL)을 선택하기 위한 전용의 제어 신호로서 이용되고 있었다.

이에 대해, 본 실시 형태에서는 상기 기록 상태 신호가 판독 제어부(판독 인에이블 신호 발생 회로)(41)에도 공급되도록 하고 있다. 본 실시 형태의 판독 제어부(41)는 도 11의 판독 제어부(37)가 포함하고 있었던 p채널 트랜지스터(39) 및 n채널 트랜지스터(40)의 구성에 NOR 게이트(42)와 인버터(43)를 더 설치하고 있다.

상기 인버터(43)에는 워드 디코더(35)에서 출력되는 블럭 선택 신호가 입력된다. 또한, 상기 NOR 게이트(42)에는 상기 인버터(43)의 출력 신호와 기록 상태 신호가 입력되고, 그 출력이 상기 p채널 트랜지스터(39) 및 n채널 트랜지스터(40)의 공통 게이트에 접속된다.

이와 같이 구성함으로써, 기록 동작시에 기록 상태 신호가 “H”가 되면, 데이터의 기록을 행하는 블럭을 선택하기 위해서 블럭 선택 신호가 “H”로 되어 있어도 그 블럭 선택 신호는 판독 제어부(41)내의 NOR 게이트(42)에서 게이팅되며, 상기 NOR 게이트(42)로부터는 “L”의 논리 신호가 출력된다.

이에 의해, 상기 p채널 트랜지스터(39)가 온, n채널 트랜지스터(40)가 오프의 상태가 되어 블럭 선택 신호가 “L”인 경우와 동일한 상태가 된다. 그 때문에, 전압-전류 변환 인에이블 신호(rclex)가 S/B(판독 데이터 버스 증폭기)(33)의 고전위 전원(Vii)과 동일한 “H”레벨이 되고, S/B(33)로부터 판독 제어부(41)의 방향으로 판독 검출 전류가 흐르는 것을 방지할 수 있다.

또, 판독 동작시에 기록 상태 신호가 “L”이 된 경우, 상기 p채널 트랜지스터(39) 및 n채널 트랜지스터(40)의 온/오프는 블럭 선택 신호에 좌우된다. 즉, 상기 판독 제어부(41)에 공급되는 블럭 선택 신호가 “H”가 되면, 상기 NOR 게이트(42)로부터는 “H”의 논리 신호가 출력되기 때문에 p채널 트랜지스터(39)가 오프, n채널 트랜지스터(40)가 온이 되고, 판독 인에이블 신호(rclex)가 “L”이 된다. 이에 의해, 상기 S/B(33)로부터 판독 제어부(41)에 판독 검출 전류가 흘러 증폭이 행해진다.

한편, 상기 블럭 선택 신호가 “L”인 경우 NOR 게이트(42)로부터는 “L”의 논리 신호가 출력되기 때문에 p채널 트랜지스터(39)가 온, n채널 트랜지스터(40)가 오프되고, 판독 인에이블 신호(rclex)는 “H”가 된다. 따라서, 이 경우는 S/B(33)로부터 판독 제어부(41)에 대한 판독 검출 전류는 흐르지 않게 된다.

(제2 실시 형태)

다음에, 본 발명의 제2 실시 형태에 대해서 설명한다. 도 2는 제1 실시 형태에 따른 반도체 기억 장치의 일부 구성을 도시한 도면이다. 도 2에 도시된 제2 실시 형태에서, 기록 상태 신호를 판독 제어부(51)에 공급하는 점은 도 1에 도시된 제1 실시 형태와 동일하다. 단, 제2 실시 형태의 판독 제어부(51)는 도 1에 도시된 판독 제어부(41)와 그 내부 구성이 다르다.

즉, 상기 제1 실시 형태에서는 판독 제어부(41)의 드라이버를 p채널 트랜지스터(39)와 n채널 트랜지스터(40)를 이용한 CMOS로 구성하였지만, 본 실시 형태의 판독 제어부(51)는 n채널 트랜지스터(52)만으로 구성된다. 상기 NOR 게이트(42) 및 인버터(43)로의 입력 신호는 제1 실시 형태와 동일하고, 상기 NOR 게이트(42)의 출력은 상기 n채널 트랜지스터(52)의 게이트에 접속된다. 또한, 상기 n채널 트랜지스터(52)의 소스 및 드레인은 각각 접지 및 판독 인에이블 신호(rclex)에 접속된다.

이와 같이 구성된 제2 실시 형태에서도 제1 실시 형태와 동일하게, 데이터 기록 동작시에 기록 상태 신호가 “H”가 되면, 데이터의 기록을 행하는 블럭을 선택하기 위해서 블럭 선택 신호가 “H”로 되어 있어도 그 블럭 선택 신호는 판독 제어부(51)내의 NOR 게이트(42)에서 게이팅되며, 상기 n채널 트랜지스터(52)의 게이트에는 NOR 게이트(42)로부터 “L”의 논리 신호가 공급된다. 이에 의해, 상기 n채널 트랜지스터(52)는 오프 상태가 되기 때문에 상기 S/B(33)로부터 판독 제어부(51)의 방향으로 판독 검출 전류가 흐르는 것을 방지할 수 있다.

이와 같이, 제2 실시 형태에 따르면 기록 동작시에 판독용 데이터 버스(RGDBX, RGDBZ, RLDBX, RLDBZ)상에 불필요한 전류가 흐르지 않도록 할 수 있을 뿐 아니라 도 1에 비하여 판독 제어부(51)의 구성을 간소화할 수 있다. 도 9에 도시된 바와 같이, 상기 판독 제어부(51)는 칩 상에서 면적이 극히 제한된 부분에 설치되기 때문에, 가능한 한 소자수를 줄여 회로 면적을 작게 하는 것이 요구된다. 제2 실시 형태에서는 제1 실시 형태에 비하여 소자수를 줄여 회로 면적을 충분히 작게 할 수 있다.

단, 이 제2 실시 형태에서는 도 1에 도시된 제1 실시 형태와 달리 판독 제어부(51)의 드라이버에 CMOS 구조를 채용하지 않기 때문에, 판독 인에이블 신호(rclex)의 레벨이 외부 영향에 의해 흔들리는 경우가 있다. 이 경우, S/A(31, 32)내의 각 n채널 트랜지스터(7, 8) 및 판독 제어부(51)내의 n채널 트랜지스터(52)에 약간의 누설 전류가 생기는 경우가 있다. 따라서, 소비 전류의 감소와 회로 구성의 간소화의 트레이드오프로 전자를 중시하는 경우에는 도 1에 도시된 구성을 이용하면 좋다.

(제3 실시 형태)

다음에, 본 발명의 제3 실시 형태에 대해서 설명한다. 도 3에 도시된 제3 실시 형태에서는 판독 제어부(37)의 구성은 상기 도 11에 도시된 종래예와 동일하다. 본 실시 형태에서는 고전위 전원(Vii)과 S/B(33) 사이에 있는 p채널 트랜지스터(61)[도 10의 p채널 트랜지스터(21, 22)에 대응]의 게이트에 상기 기록 상태 신호가 공급된다. 즉, 본 실시 형태에서는 기록 상태 신호가 기록 제어부(38) 외에 판독 제어부(37)가 아닌 p채널 트랜지스터(61)의 게이트에 공급되도록 한다.

이와 같이 구성한 제3 실시 형태에서는 기록 동작시에 기록 상태 신호가 “H”가 되면, 상기 p채널 트랜지스터(61)가 오프 상태가 되고, 상기 S/B(33)가 고전위 전원(Vii)과 분리되기 때문에 상기 S/B(33)로부터 판독 제어부(37) 방향으로 판독 검출 전류가 흐르지 않게 된다. 즉, 본 실시 형태에서는 판독 검출 전류가 흐르는 경로를 S/B(33)측에서 차단함으로써 기록 동작시에는 판독용 데이터 버스(RGDBX, RGDBZ, RLDBX, RLDBZ)상에 불필요한 전류가 흐르지 않도록 할 수 있다.

또, 판독 동작시에는 기록 상태 신호가 “L”이 되어 p채널 트랜지스터(61)가 온이 되기 때문에 통상대로 동작한다.

(제4 실시 형태)

다음에, 본 발명의 제4 실시 형태에 대해서 설명한다. 도 4에 도시된 제4 실시 형태에서, 고전위 전원(Vii)과 S/B(33) 사이에 p채널 트랜지스터(61)가 존재하는 점은 상기 제3 실시 형태와 동일하지만, 그 게이트에는 기록 상태 신호가 아니라 새롭게 설치한 인버터(62)에서 반전된 S/B(33)의 활성화 신호가 공급되도록 한다.

상기 S/B(33)에 입력되는 활성화 신호는 판독 동작시에 “H”, 기록 동작시에 “L”이 되는 신호로서 상술한 기록 상태 신호와는 논리가 반대인 신호이다. 이러한 S/B 활성화 신호를 인버터(62)를 통해 p채널 트랜지스터(61)의 게이트에 공급함으로써 제3 실시 형태와 동일한 상태를 만들어 낼 수 있다.

즉, 판독 동작시에는 S/B 활성화 신호가 “H”이기 때문에 p채널 트랜지스터(61)는 온이 되어 통상대로 동작한다. 이에 대해, 기록 동작시에는 S/B 활성화 신호가 “L”이 되고, 이것이 인버터(62)를 통해 p채널 트랜지스터(61)에 부여됨으로써 상기 p채널 트랜지스터(61)는 오프된다. 따라서, 상기 S/B(33)가 고전위 전원(Vii)과 분리되기 때문에 S/B(33)로부터 판독 제어부(37) 방향으로 판독 검출 전류는 흐르지 않게 된다.

(제5 실시 형태)

상기 제1 내지 제4 실시 형태에서는 판독 검출 전류가 판독 데이터 버스 증폭기의 고전위 전원으로부터 판독 제어부의 접지 전위로 흐르도록 구성된 DRAM의 예를 도시하였지만, 이것과는 반대로 판독 제어부의 고전위 전원으로부터 판독 데이터 버스 증폭기의 접지 전위에 판독 검출 전류가 흐르도록 구성된 DRAM에도 본 발명을 적용할 수 있다.

제5 실시 형태는 이와 같이 판독 제어부로부터 판독 데이터 버스 증폭기 방향으로 판독 검출 전류가 흐르도록 하는 경우의 구성예를 도시하는 것으로, 도 1 내지 도 4에 도시된 구성에 대응하는 것을 각각 도 5 내지 도 8에 나타낸다. 도 5 내지 도 8에서, 도 1 내지 도 4와 동일한 구성 요소에는 동일 번호를 붙이고, 극성 등이 다른 대응하는 구성 요소에는 동일 번호에 “'”의 기호를 붙여 표시하고 있다.

도 5 내지 도 8에서는 도 1 내지 도 4의 S/A(31, 32)내에서 이용되는 n채널 트랜지스터(7∼10)를 전부 p채널 트랜지스터(7'∼10')로 바꾸는 동시에 블럭 선택 신호, 기록 상태 신호, S/B 활성화 신호의 극성을 도 1 내지 도 4의 경우와 반대로 하고 있다. 즉, 이들 신호는 도 5 내지 도 8의 예에서는 활성 상태일 때에 “L”, 비활성 상태일 때에 “H”가 된다.

또한, 도 5 내지 도 8에서는 판독용 데이터 버스의 RLDBX와 RLDBZ, RGDBX와 RGDBZ이 각각 도 1 내지 도 4의 경우와 교체되어 있다. 또한, 도 1 내지 도 4의 판독 인에이블 신호(rclex)가 도 5 내지 도 8의 예에서는 극성이 반대인 판독 인에이블 신호(rclez)로 되어 있다. 또한, S/B(33')로서는 도 13과 같이 구성되는 것을 사용한다.

또한, 도 5 및 도 6에서는 도 1 및 도 2의 판독 제어부(41, 51)내에서 사용하는 NOR 게이트(42) 대신에 NAND 게이트(71)를 이용하고 있다. 또한, 도 7 및 도 8에서는 도 3 및 도 4에서 고전위 전원(Vii)과 S/B(33) 사이에 설치된 p채널 트랜지스터(61) 대신에 S/B(33')와 접지 사이에 n채널 트랜지스터(61')[도 13의 n채널 트랜지스터(21', 22')에 대응]가 설치되어 있다.

예컨대, 도 5와 같이 구성한 경우 기록 동작시에 기록 상태 신호가 “L”이 되면, 데이터의 기록을 행하는 블럭을 선택하기 위해서 블럭 선택 신호가 “L”로 되어 있어도 그 블럭 선택 신호는 판독 제어부(41')내의 NAND 게이트(71)에서 게이팅되며, 상기 NAND 게이트(71)로부터는 “H”의 논리 신호가 출력된다.

이에 의해, 상기 판독 제어부(41')내의 p채널 트랜지스터(39)가 오프, n채널 트랜지스터(40)가 온 상태가 된다. 그 때문에, 판독 인에이블 신호(rclez)는 S/B(33')의 접지 전위와 동일한 “L”레벨이 되기 때문에 판독 제어부(41')로부터 S/B(33')의 방향으로 판독 검출 전류가 흐르는 것을 방지할 수 있다. 도 6과 같이 구성한 경우도 이와 동일한 동작에 의해 기록 동작시에 판독 제어부(51')로부터 S/B(33')의 방향으로 불필요한 판독 검출 전류가 흐르는 것을 방지할 수 있다.

또한, 도 7과 같이 구성한 경우 기록 동작시에 기록 상태 신호가 “L”이 되면, n채널 트랜지스터(61')가 오프 상태가 되고, S/B(33')가 접지와 분리되기 때문에, 판독 제어부(37)로부터 S/B(33')의 방향으로 판독 검출 전류는 흐르지 않게 된다. 또한, 도 8과 같이 구성한 경우도 기록 동작시에 S/B 활성화 신호가 “H”가 되면 이것이 인버터(62)를 통해 n채널 트랜지스터(61')에 부여됨으로써, 상기 n채널 트랜지스터(61')는 오프되고, 상기 판독 제어부(37)로부터 S/B(33')의 방향으로 판독 검출 전류가 흐르는 것을 방지할 수 있다.

또, 상기 실시 형태에서 도시된 각 부의 구성 및 배선 등은 모두 본 발명을실시하는 데 있어서의 구체화의 일례를 도시한 것에 지나지 않고, 이에 의해 본 발명의 기술적 범위가 한정적으로 해석되어서는 안된다. 즉, 본 발명은 그 정신 또는 그 주요한 특징으로부터 벗어나지 않고 다양한 형태로 실시할 수 있다.

예컨대, 상기 실시 형태에서는 비트선 상에 독출된 데이터의 전압을 전류로 변환하여 그 전류차를 검출하여 증폭하는 전류 검출형의 판독 데이터 버스 증폭기를 갖는 반도체 기억 장치에 대해서 설명했지만, 비트선쌍 상의 전압차를 검출하여 증폭하는 전압 검출형의 판독 데이터 버스 증폭기를 갖는 반도체 기억 장치에 대해서도 적용할 수 있다. 즉, 상기 비트선쌍 상에 생긴 전압차를 검출하는 타입이라도 그 전압차에 따라 판독 데이터 버스상에 전류가 흐르는 경우가 있기 때문에, 기록 동작시에 그 전류의 흐름을 차단하는 경우에도 본 발명을 적용할 수 있다.

또한, 도 1 및 도 2의 실시 형태에서는 기록 동작시에 판독 검출 전류의 경로를 차단하는 수단으로서 NOR 게이트(42) 및 인버터(43)를 이용했지만, 이 구성으로 한정되지는 않는다. 즉, 데이터의 판독 동작시에 기록 상태 신호가 “L”일 때는 출력 신호가 블럭 선택 신호의 레벨에 좌우되고, 기록 동작시에 기록 상태 신호가 “H”가 되었을 때는 출력 신호가 반드시 “L”이 되는 논리 회로라면 어떠한 구성을 이용하여도 좋다.

또한, 상기 도 5 및 도 6의 실시 형태에서는 기록 동작시에 판독 검출 전류의 경로를 차단하는 수단으로서 NAND 게이트(71) 및 인버터(43)를 이용했지만, 이 구성에 한정되지는 않는다. 즉, 데이터의 판독 동작시에 기록 상태 신호가 “H”일 때는 출력 신호가 블럭 선택 신호의 레벨에 의존하고, 기록 동작시에 기록 상태 신호가 “L”이 되었을 때는 출력 신호가 반드시 “H”가 되는 논리 회로라면 어떠한 구성을 이용하여도 좋다.

또한, 상기 도 3, 도 4, 도 7 및 도 8의 실시 형태에서 기록 동작시에 오프되는 스위치 수단으로서 p채널 트랜지스터(61) 또는 n채널 트랜지스터(6l')를 이용하고 있지만, 기록 동작시에 오프되는 스위치 수단이라면 다른 구성을 이용하여도 좋다.

즉, 판독 검출 전류가 판독 데이터 버스 증폭기의 고전위 전원으로부터 어드레스에 기초한 선택 신호에 따라 센스 증폭기를 동작시키는 인에이블 신호 발생 회로의 접지로 흐르는 구성의 경우, 차단 수단에 의한 판독 검출 전류의 차단은 예컨대, 상기 인에이블 신호 발생 회로에 대하여 상기 선택 신호 이외에 기록 상태 신호를 공급하고, 상기 선택 신호와 기록 상태 신호와의 논리를 취함으로써, 상기 기록 상태 신호가 활성화되었을 때에 상기 인에이블 신호 발생 회로측의 전위를 전원 전위로 하여 행하면 좋다.

또한, 상기 차단 수단에 의한 판독 검출 전류의 차단은 상기 인에이블 신호 발생 회로에 대하여 상기 선택 신호 이외에 기록 상태 신호를 공급하고, 상기 선택 신호와 기록 상태 신호와의 논리를 취함으로써, 상기 기록 상태 신호가 활성화되었을 때에 상기 인에이블 신호 발생 회로의 접지측을 개방함으로써 행하여도 좋다.

또한, 상기 차단 수단에 의한 판독 검출 전류의 차단은 상기 판독 데이터 버스 증폭기측에 설치한 스위치 수단에 대하여 기록 상태 신호를 공급하고, 상기 기록 상태 신호가 활성화되었을 때에 상기 판독 데이터 버스 증폭기의 고전위 전원측을 개방함으로써 행하여도 좋다.

또한, 상기 차단 수단에 의한 판독 검출 전류의 차단은 상기 판독 데이터 버스 증폭기측에 설치한 스위치 수단에 대하여 상기 판독 데이터 버스 증폭기의 활성화 신호의 반전 신호를 공급하고, 상기 판독 데이터 버스 증폭기의 활성화 신호가 활성화되었을 때에 상기 판독 데이터 버스 증폭기의 고전위 전원측을 개방함으로써 행하여도 좋다.

한편, 상기 판독 검출 전류가 어드레스에 기초한 선택 신호에 따라 센스 증폭기를 동작시키는 인에이블 신호 발생 회로의 고전위 전원으로부터 판독 데이터 버스 증폭기의 접지로 흐르는 구성의 경우, 차단 수단에 의한 판독 검출 전류의 차단은 예컨대, 상기 인에이블 신호 발생 회로에 대하여 상기 선택 신호 이외에 기록 상태 신호를 공급하고, 상기 선택 신호와 기록 상태 신호와의 논리를 취함으로써, 상기 기록 상태 신호가 활성화되었을 때에 상기 인에이블 신호 발생 회로측의 전위를 접지 전위로 하여 행하면 좋다.

또한, 상기 차단 수단에 의한 판독 검출 전류의 차단은 상기 인에이블 신호 발생 회로에 대하여 상기 선택 신호 이외에 기록 상태 신호를 공급하고, 상기 선택 신호와 기록 상태 신호와의 논리를 취함으로써, 상기 기록 상태 신호가 활성화되었을 때에 상기 인에이블 신호 발생 회로의 고전위 전원측을 개방함으로써 행하여도 좋다.

또한, 상기 차단 수단에 의한 판독 검출 전류의 차단은 상기 판독 데이터 버스 증폭기측에 설치한 스위치 수단에 대하여 기록 상태 신호를 공급하고, 상기 기록 상태 신호가 활성화되었을 때에 상기 판독 데이터 버스 증폭기의 접지측을 개방함으로써 행하여도 좋다.

또한, 상기 차단 수단에 의한 판독 검출 전류의 차단은 상기 판독 데이터 버스 증폭기측에 설치한 스위치 수단에 대하여 상기 판독 데이터 버스 증폭기의 활성화 신호의 반전 신호를 공급하고, 상기 판독 데이터 버스 증폭기의 활성화 신호가 활성화되었을 때에 상기 판독 데이터 버스 증폭기의 접지측을 개방함으로써 행하여도 좋다.

본 발명은 상술한 바와 같이, 선택된 메모리 셀의 데이터를 증폭하는 센스 증폭기 및 버스 증폭기를 갖는 반도체 기억 장치에서, 메모리 셀로의 데이터 기록 동작시에 어드레스에 기초하여 선택된 센스 증폭기 및 버스 증폭기를 통해 판독 검출 전류가 흐르는 경로를 차단하는 차단 수단을 설치하였기 때문에, 메모리 셀로의 기록 동작시에는 기록 동작에 불필요한 판독 검출 전류가 흐르지 않도록 할 수 있다. 이에 의해, 기록 동작시에 소비 전류를 억제할 수 있는 동시에 오동작을 방지할 수 있다.

Claims

선택된 메모리 셀의 데이터를 증폭하는 센스 증폭기 및 버스 증폭기를 갖는 반도체 기억 장치에 있어서,

상기 메모리 셀로의 데이터 기록 동작시 어드레스에 기초하여 선택된 센스 증폭기 및 버스 증폭기를 통해 판독 검출 전류가 흐르는 경로를 차단하는 차단 수단을 포함하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 차단 수단은 상기 어드레스에 기초하여 생성된 선택 신호와 기록 상태 신호와의 논리를 취함으로써, 상기 기록 상태 신호가 활성화되었을 때에 상기 센스 증폭기를 동작시키는 인에이블 신호 발생 회로측의 전위를 상기 버스 증폭기측의 전위와 동일한 전위로 하는 수단을 포함하는 것인 반도체 기억 장치.
제1항에 있어서, 상기 차단 수단은 상기 어드레스에 기초하여 생성된 선택 신호와 기록 상태 신호와의 논리를 취함으로써, 상기 기록 상태 신호가 활성화되었을 때에 상기 센스 증폭기를 동작시키는 인에이블 신호 발생 회로의 접속을 개방하는 수단을 포함하는 것인 반도체 기억 장치.
제1항에 있어서, 상기 차단 수단은 기록 상태 신호에 따라 온/오프되고, 상기 기록 상태 신호가 활성화되었을 때에 상기 버스 증폭기의 접속을 개방하는 스위치 수단을 포함하는 것인 반도체 기억 장치.
제1항에 있어서, 상기 차단 수단은 상기 버스 증폭기의 활성화 신호의 반전 신호에 따라 온/오프되고, 상기 버스 증폭기 활성화 신호가 활성화되었을 때에 상기 버스 증폭기의 접속을 개방하는 스위치 수단을 포함하는 것인 반도체 기억 장치.
선택된 메모리 셀로부터 비트선에 전압으로서 독출된 데이터의 상기 전압을 전류로 변환하는 센스 증폭기와, 전류를 흐르게 함으로써 데이터를 증폭하는 전류 검출형 판독 데이터 버스 증폭기를 구비하는 반도체 기억 장치에 있어서,

상기 메모리 셀로의 데이터 기록 동작시에 판독 검출 전류가 흐르는 경로를 차단하는 차단 수단을 포함하는 것을 특징으로 하는 반도체 기억 장치.
제6항에 있어서, 상기 판독 검출 전류는 상기 판독 데이터 버스 증폭기의 고전위 전원으로부터 상기 어드레스에 기초한 선택 신호에 따라 상기 센스 증폭기를 동작시키는 인에이블 신호 발생 회로의 접지로 흐르는 것인 반도체 기억 장치.
제6항에 있어서, 상기 판독 검출 전류는 상기 어드레스에 기초한 선택 신호에 따라 상기 센스 증폭기를 동작시키는 인에이블 신호 발생 회로의 고전위 전원으로부터 상기 판독 데이터 버스 증폭기의 접지로 흐르는 것인 반도체 기억 장치.