KR100398165B1 - 반도체집적회로장치 - Google Patents

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KR100398165B1
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Abstract

반도체집적회로장치에 관한 것으로써, 저진폭입력인터페이스의 저소비전력화를 도모하기 위해, 클럭신호에 동기해서 신호의 입력 또는 출력이 실행되며, 또한 외부에 대해서는 전원전압에 대해서 작은 신호진폭으로 된 신호의 수수를 실행하도록 된 저진폭의 입출력인터페이스를 갖는 반도체집적회로장치에 있어서, 외부에서 공급되는 클럭신호를 받는 입력회로로써는 실질적으로 정상적으로 동작시켜지는 차동회로에서 페치하고, 클럭신호에 동기해서 입력되는 저진폭의 입력신호를 받는 입력회로에 대해서는 차동회로를 클럭신호에 의해 간헐적으로 동작시키고, 이러한 차동회로가 동작기간중에는 페치된 내부신호를 내부클럭신호에 의해 샘플링하고, 차동회로의 비동작기간중에는 샘플링한 신호를 홀드시킨다.
상기에 의해, 정상적으로 동작할 필요가 있는 입력회로를 제외한 다른 다수의 입력회로를 간헐적으로 동작시킬 수 있으므로 소비전류를 대폭으로 저감할 수 있다.

Description

반도체집적회로장치

본 발명의 목적은 저진폭 입력인터페이스의 저소비전력화를 도모한 반도체집적회로장치를 제공하는 것이다.

본 발명은 반도체집적회로장치에 관한 것으로써, 특히 클럭신호에 동기해서 신호의 입출력이 실행되는 동기다이나믹형RAM(Randon Access Memory)과 같은 반도체집적회로장치에 있어서의 저진폭신호용의 인터페이스기술에 이용해서 유효한 기술에 관한 것이다.

퍼스널컴퓨터나 워크스테이션과 같은 정보처리장치는 1개의 전송로에 여러개의 정보처리부가 병렬형태로 접속되어 서로 정보의 전달을 실행한다고 하는 소위버스회로가 사용된다. 이 버스회로의 저소비전력화 등을 위해 GTL(Gunning Transceiver Logic)이 있다. 이 GTL은 종래의 TTL(Transistor-Transistor Logic)레벨보다 버스선로상의 신호진폭을 절반이하로 저하시켜서 저소비전력화를 도모하는 것이다. 즉, 버스회로의 종단전압Vt를 +1.2V와 같은 저전압으로 하고, 수신회로는 0.8V와 같은 기준전압Vref를 갖는 차동증폭회로를 사용하도록 한다. 이것에 의해, 신호전송로로 전달되는 하이레벨과 로우레벨은 종단전압Vt에 대응한 1.2V와 출력MOSFET의 온저항에 의한 전압강하분에 의해 0.4V로 된다. 상기의 GTL에 관해서는 1992년2월19일부 「ISSCC: International Solid State Circuit Conference 1992 2/19 pp.58-59」 가 있다.

본원 발명자들에 있어서는 상기 GTL을 대표로 하도록 버스회로에서의 신호의 저진폭화에 적용할 수 있는 인터페이스를 갖는 다이나믹형 RAM등의 반도체집적회로장치를 검토하였다. 이와 같은 GTL에서는 차동입력회로를 사용하는 것이지만 정상적으로 직류전류를 흐르게 하는 것이므로 입력인터페이스부에서의 소비전류가 증대해버리는 문제가 발생한다.

도 1은 본 발명에 관한 반도체집적회로장치에 있어서의 입력회로의 1실시예를 도시한 개략블럭도.

도 2는 도 1의 입력회로DIFC1의 1실시예를 도시한 회로도.

도 3은 도 1의 입력회로DIFC2의 1실시예를 도시한 회로도.

도 4는 도 1의 입력회로DIFC2의 다른 1실시예를 도시한 회로도.

도 5(A) 및 도 5(B)는 본 발명에 관한 입력회로의 동작을 설명하기 위한 타이밍도.

도 6(A) 및 도 6(B)는 도1의 입력회로DIFC2의 다른 1실시예를 도시한 회로도.

도 7은 도 6에 도시한 입력회로DIFC2의 동작을 설명하기 위한 타이밍도.

도 8은 본 발명을 동기다이나믹형 RAM에 적용한 경우의 입력회로의 1실시예를 도시한 개략 블럭도.

도 9는 본 발명이 적용되는 동기DRAM의 1실시예를 도시한 블럭도.

도 10은 본 발명이 적용되는 SDRAM의 리드사이클의 1예를 설명하기 위한 타이밍도.

도 11은 본 발명이 적용되는 SDRAM의 라이트사이클의 1예를 설명하기 위한타이밍도.

도 12는 본 발명이 적용되는 SDRAM의 다른 1실시예를 도시한 입력부의 블럭도.

도 13은 도12에 도시한 입력회로의 동작을 설명하기 위한 타이밍도.

도 14는 본 발명이 적용되는 GTL회로를 설명하기 위한 개략 블럭도.

도 15는 본 발명이 적용되는 저진폭 인터페이스의 대표적인 예를 설명하기 위한 레벨설정도.

도 16(A) 및 도 16(B)는 본 발명이 적용된 SDRAM을 사용한 퍼스널컴퓨터시스템의 1실시예를 도시한 구성도.

본원에서 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면 다음과 같다. 즉, 클럭신호에 동기해서 신호의 입력 또는 출력이 실행되며, 또한 외부에 대해서는 전원전압에 대해서 작은 신호진폭으로 된 신호의 수수를 실행하도록 된 저진폭의 입출력인터페이스를 갖는 반도체집적회로장치에 있어서 외부에서 공급되는클럭신호를 받는 입력회로로써는 실질적으로 정상적으로 동작시켜지는 차동회로에서 페치하고, 상기 클럭신호에 동기해서 입력되는 저진폭의 입력신호를 받는 입력회로에 대해서는 차동회로를 상기 클럭신호에 의해 간헐적으로 동작시키고 이러한 차동회로가 동작기간중에는 페치된 내부신호를 상기 내부클럭신호에 의해 샘플링하고, 차동회로의 비동작기간중에는 상기 샘플링한 신호를 홀드시킨다.

상기한 수단에 의하면, 정상적으로 동작할 필요가 있는 입력회로를 제외한 다른 다수의 입력회로를 간헐적으로 동작시킬 수 있으므로 소비전류를 대폭으로 저감할 수 있다.

도 1에는 본 발명에 관한 반도체집적회로장치에 있어서의 입력회로의 1실시예의 개략블럭도가 도시되어 있다. 이 실시예의 반도체집적회로장치는 외부단자CLK에서 공급된 클럭신호에 동기해서 외부단자Com.에서 제어신호(command)가 입력된다. 동일 도에서는 생략되어 있지만 다른 입력신호로써 어드레스신호(Address)나 데이타(Data)도 입력되는 것이면 상기와 마찬가지로 클럭신호에 동기해서 입력된다.

상기 외부단자에서 입력되는 입력신호는 전원전압에 대해서 작은 신호진폭으로 된 저진폭이다. 특히 제한되지 않지만, 이와 같은 저진폭신호의 예로써는 상기와 같은 GTL신호가 있다. 이와 같은 GTL신호이외에 전원전압에 대해서 작은 신호진폭으로 되는 것이면 어떤것이라도 좋다.

상기와 같은 저진폭이고 반도체집적회로장치의 외부에서 부여된(외부) 클럭신호CLK를 페치하기 위해 제1의 입력회로DIFC1이 마련된다. 상기 입력회로DIFC1은실질적으로 정상적으로 동작시켜지는 차동증폭회로가 사용된다. 차동증폭회로의 한쪽의 입력에는 상기 저진폭의 클럭신호가 공급되고, 다른쪽의 입력에는 그 실질적으로 중간전압으로 설정된 기준전압Vrefin이 공급된다. 상기 입력회로DIFC1은 상기 기준전압Vrefin에 대해서(외부)클럭신호CLK가 하이레벨/로우레벨을 식별해서 그것을 증폭하여 내부의 전원전압에 대응한 하이레벨/로우레벨의 내부신호를 형성한다. 이러한 내부신호는 버퍼회로Buffer을 거쳐서 내부회로에 페치된다.

내부회로의 하나는 특히 제한되지 않지만 상기 버퍼회로Buffer의 출력신호와 상기 입력회로DIFC1과 동일한 도시하지 않은 다른 입력회로를 통해서 페치된 내부클럭인에이블신호ICKE를 받아서 내부클럭(신호)ICLK를 형성하는 클럭인에이블회로(CLK enable)이다. 내부클럭신호의 신호진폭은 외부클럭신호의 신호진폭보다 큰 것으로 된다. 다른 내부회로는 클럭신호에 동기해서 외부단자Com.에서 제어신호(외부입력신호)를 받는 제2의 입력회로DIFC2 및 그 버퍼회로Buffer이다. 즉, 상기 버퍼회로Buffer에서 출력되는 1개의 내부클럭신호/C-CLK는 상기 제2의 입력회로DIFC2를 간헐적으로 동작시키기 위해 사용되고, 다른 내부클럭신호/C-CLK2는 버퍼회로Buffer의 샘플링과 홀드동작에 사용된다. 상기와 같이 제2의 입력회로DIFC2가 간헐적으로 동작시켜지는 것에 따라서 소비전력을 그 펄스듀티에 대응해서 대폭으로 저감시킬 수 있다.

도 2에는 상기 제1의 입력회로DIFC1의 1실시예의 회로도가 도시되어 있다. 본원의 도면에 있어서 P채널형 MOSFET는 채널부분(기판게이트부분)에 화살표가 부가되는 것에 의해 N채널형 MOSFET와 구별된다. 또, 도가 복잡하게 되는 것을 막기위해 각 도의 회로소자에 부가되는 회로기호가 서로 중복되는 것이 있지만 각각은 별개의 회로기능을 실현하는 것이라 이해하기 바란다.

차동형태로 된 P채널형 MOSFETQ1과 Q2의 게이트에는 각각 기준전압Vrefin과 저진폭의 입력신호(내부클럭신호)IN이 공급된다. 상기 차동MOSFETQ1과 Q2의 드레인측과 회로의 접지전위사이에는 N채널형MOSFETQ3과 Q4로 이루어지는 전류미러형태의 액티브부하회로가 마련된다. 그리고,상기 차동MOSFETQ1과 Q2의 공통화된 소오스와 전원전압VCC사이에는 P채널형으로 이루어지는 전류원MOSFETQ5(전류원회로)가 마련된다. 또, 버퍼회로Buffer로써 CMOS인버터회로등이 적절하게 마련되지만 동일 도에서는 생략되어 있다. 또, 출력신호(내부클럭신호)의 신호진폭은 입력신호(내부클럭신호)IN의 신호진폭보다 크다.

이 실시예의 반도체집적회로장치는 비동작기간(대기상태 또는 슬립상태)에 있어서 필요한 회로부분만을 동작시키고 다른 회로를 비동작상태로 하는 소위 저소비전력모드를 구비하고, 이러한 저소비전력모드를 지시하는 제어신호PWDM에 의해 상기 전류원MOSFETQ5를 오프상태로 하도록 하는 것이다. 즉, 상기 저소비전력모드일때에는 클럭신호의 입력도 정지해서 입력회로DIFC1에서의 전류소비를 저감시키도록 하는 것이다. 이와 같은 저소비전력모드로 했을때 입력회로DIFC1의 출력이 플로팅상태로 되는 것을 방지하기 위해 N채널형 MOSFETQ6이 마련되고, 그 게이트에 상기 제어신호PWDM이 공급된다. 제어신호PWDM에 의해 전류원MOSFETQ5가 오프상태로 되었을때 입력회로DIFC1의 출력신호는 상기 MOSFETQ6의 온상태에 의해 회로의 접지전위로 고정된다.

도 3에는 상기 제2의 입력회로DIFC2의 1실시예의 회로도가 도시되어 있다. 상기 제2의 입력회로DIFC2는 (외부)입력신호IN이 (외부)클럭신호CLK에 동기해서 입력되는 것에 착안하여 그 전류소비를 저감시키기 위해 (내부)클럭신호/C-CLK에 의해 간헐적으로 동작시켜진다. 즉, 상기 도 2와 동일한 구성으로 된 MOSFETQ1∼Q6으로 이루어지는 차동증폭회로에 있어서 전류원 MOSFETQ5의 게이트에는 OR게이트회로G1을 통해서 상기 (내부)클럭신호/C-CLK가 공급된다. 이 실시예에서는 상기와 같은 저소비전력모드일때는 무조건 상기 전류원MOSFETQ5를 오프상태로 하기 위해 상기 OR게이트회로G1이 마련되고, 상기 제어신호PWDM이 (내부)클럭신호/C-CLK와 함께 공급된다.

상기와 같이 MOSFETQ1~Q5로 이루어지는 차동증폭회로가 (내부)클럭신호/C-CLK에 의해 간헐적으로 동작시켜지는 것에 대응해서 이러한 차동증폭회로의 증폭출력을 받는 버퍼회로Buffer에는 샘플링 홀드기능이 구비된다. 즉, 버퍼회로Buffer는 (내부)클럭신호/C-CLK2가 공급되고, 차동증폭회로가 동작상태일때에는 이러한 증폭출력신호를 샘플링하고, 상기 차동증폭회로가 비동작상태일때에는 상기 페치한 증폭출력신호를 유지한다고 하는 홀드동작을 실행한다. 이 때문에 버퍼회로Buffer로써는 스루래치회로를 사용할 수 있다. 이와 같은 회로 대신에 (내부)클럭신호/C-CLK2에 의해 온상태로 되는 전송게이트MOSFET와 전송게이트MOSFET를 통해서 입력된 신호가 게이트에 공급되고, 그 게이트입력용량을 커패시터로써 사용하도록 한 CMOS인버터회로에서 샘플홀드회로를 사용하는 것이라도 좋다.

출력신호(내부신호)OUT의 신호진폭은 (외부)입력신호IN의 신호진폭보다 크다.

도 4에는 상기 제1의 입력회로DIFC1의 다른 1실시예의 회로도가 도시되어 있다. 이 실시예에서는 1쌍의 N채널형 MOSFETQ1과 Q2의 게이트와 소오스사이에 입력신호IN과 기준전압Vrefin이 각각 공급된다. 즉, 입력MOSFETQ1과 Q2는 N채널형 MOSFET로 구성되고 소오스에는 회로의 접지전위가 공급된다. 이것에 의해, MOSFETQ1과 Q2는 각각의 게이트와 소오스사이에 공급된 입력전압에 대응된 전류신호를 형성하도록 된다.

특히 제한되지 않지만, 입력신호가 상기 GTL회로에 대응된 신호인 경우에는 입력MOSFETQ1과 Q2의 임계값전압은 0.4V와 같은 낮은 임계값전압을 갖게 되고, 기준전압Vrefin은 0.8V와 같은 전압으로 된다. 이 실시예에서는 차동증폭회로와 같이 기준전압Vrefin에 의한 레벨센스를 실행하는 것은 아니고 입력신호IN과 기준전압Vrefin에 대응한 전류센스동작을 실행하게 된다. 즉, 입력신호IN이 하이레벨일때의 MOSFETQ1의 드레인전류와 입력신호IN이 로우레벨일때의 MOSFETQ1의 드레인전류의 약 절반의 전류를 MOSFETQ2가 형성하게 된다. 이 때문에 기준전압Vrefin은 상기 도 2의 실시예와는 달리 반드시 레벨이 상기 입력신호IN의 하이레벨과 로우레벨의 중간레벨일 필요는 없다. 예를들면 상기의 GTL의 예에서 설명하면 MOSFETQ1에 비해서 MOSFETQ2의 채널폭을 1/2로 해서 게이트에 1.2V와 같은 버스회로의 종단전압Vt를 인가하도록 해도 좋다. 또는 MOSFETQ1과 Q2의 크기를 동일하게 하고, MOSFETQ2의 게이트에는 상기 종단전압Vt를 인가하고, MOSFETQ1과 Q2의 드레인사이에 마련된 P채널형 MOSFETQ3과 Q4로 이루어지는 전류미러회로에 있어서MOSFETQ3의 크기를 MOSFETQ4의 2배로 해서 MOSFETQ2의 드레인전류에 대해서 입력신호IN이 하이레벨일때에는 약 2배의 전류를 공급하도록 해도 좋다.

즉, 이 실시예의 회로에서는 입력신호IN이 로우레벨일때에는 그것에 대응한 MOSFETQ1의 드레인전류가 MOSFETQ3과 Q4를 거쳐서 MOSFETQ2의 드레인에 공급된다. 이때에는 상기와 같이 MOSFETQ2의 드레인전류가 크기 때문에 출력OUT를 로우레벨이 디스차지시켜서 회로의 접지전위와 같은 로우레벨의 출력신호를 형성한다. 이것에 대해서 입력신호IN이 하이레벨일때에는 그것에 대응한 MOSFETQ1의 드레인전류가 MOSFETQ3과 Q4를 거쳐서 MOSFETQ2의 드레인에 공급된다. 이때에는 상기와 같이 전류미러회로를 통과한 MOSFETQ1의 드레인전류가 MOSFETQ2의 드레인전류보다 크기 때문에 출력OUT를 하이레벨로 차지업시켜서 전원전압VCC와 같은 하이레벨을 형성한다. 이 실시예에서는 상기 전류미러회로를 구성하는 MOSFETQ3과 Q4의 소오스에는 전압공급용의 파워스위치MOSFETQ5가 마련된다. 이 MOSFETQ5의 게이트에는 상기와 같은 저소비전력모드일때의 소비전류를 삭감하기 위한 제어신호PWDM이 공급된다. 이와 같은 저소비전력모드가 없는 반도체집적회로장치에서 상기 MOSFETQ3과 Q4의 소오스는 전원전압VCC가 인가된다.

상기와 같은 전류센스방식의 입력회로는 도 1의 제2의 입력회로DIFC2에도 이용할 수 있다. 즉, 도 4의 MOSFETQ5의 게이트에 클럭신호/C-CLK를 공급하던가 또는 저소비전력모드를 갖는 것에서는 도 3의 실시예와 같은 게이트회로G1을 마련하고, 제어신호PWDM과 클럭신호/C-CLK를 공급하도록 하면 좋다. 또, 그 출력부에는 도 3에서 설명한 것과 동일한 버퍼회로Buffer를 마련하도록 하면 좋다.

이 실시예의 입력회로에서는 GTL회로와 같이 입력신호가 회로의 접지전위측으로 치우친 것에서도 입력MOSFET로써 N채널형 MOSFET를 사용할 수 있다. 즉, 상기와 같은 GTL의 인터페이스에 있어서 N채널형의 차동MOSFET를 사용하면 그 공통소오스와 회로의 접지전위사이에 마련되는 전류원MOSFET의 동작전압이 부족해서 충분한 동작을 기대할 수 없게 된다. 그래서, 도 2 또는 도 3의 실시예와 같이 P채널형 MOSFET를 사용하게 되지만 이 경우에는 동일한 콘덕턴스를 갖게 하는 경우의 MOSFET의 크기가 크게 되고, 그 결과 게이트입력용량이 증대하는 불합리가 발생한다.

후술하는 바와 같이, 전원전압측으로 치우친 의사ECL레벨이나 ALTS레벨에서는 도 4의 실시예의 각 MOSFET의 도전형을 반대로 해서 사용하도록 하면 좋다. 즉, 입력신호와 기준전압을 받는 MOSFET는 P채널형 MOSFET로써 전류미러회로를 구성하는 MOSFET 및 파워스위치로써의 MOSFET를 N채널형 MOSFET로 하면 좋다.

도 5(A) 및 도 5(B)에는 본 발명에 관한 입력회로의 동작을 설명하기 위한 타이밍도가 도시되어 있다. 도 5(A)에는 클럭신호에 동기해서 입력된 입력신호IN을 그대로 증폭해서 내부에 페치하는 회로가 도시되고, 도 5(B)에는 본 발명에 관한 제2의 입력회로의 동작을 설명하기 위한 타이밍도가 도시되어 있다. 도 5(A)의 회로에서는 클럭신호CLK에 대해서 세트업시간tCS와 홀드시간tCH를 갖도록 동기해서 입력되는 입력신호IN이 그대로 증폭되어 내부에 페치되는 예가 도시되어 있다.

상기의 입력신호IN과 내부에 페치되는 신호OUT의 시간의 지연은 증폭회로에서의 지연시간에 상당하고 있다. 이와 같은 입력회로에서는 정상적으로 차동증폭회로가 동작을 하고 있으므로 필연적으로 소비전력이 증대한다.

도 5(B)와 같은 본 발명에 관한 제2의 입력회로에서는 상기 클럭신호CLK를 증폭해서 형성된 내부클럭신호/C-CLK가 하이레벨인 기간은 비동작상태로 되어 동작전류를 소비하지 않는다. 이때에는 내부클럭신호/C-CLK의 하이레벨에 의해 도 3의 실시예의 회로에서는 MOSFETQ6이 온상태로 되고 출력OUT를 로우레벨로 고정하고 있다. 이때, 버퍼회로Buffer에 의해 그 전에 페치된 신호가 홀드되어 출력신호OUT2가 출력되고 있다.

상기 클럭신호CLK의 변화에 대응해서 내부클럭신호/C-CLK가 로우레벨로 되면 상기 전류원MOSFETQ5가 온상태로 되고 차동증폭회로가 활성화되어 기준전압Vrefin을 참조해서 입력신호IN의 하이레벨/로우레벨을 식별하여 하이레벨/로우레벨의 출력신호OUT를 형성한다. 이 출력신호OUT는 상기 버퍼회로Buffer를 통해서 출력신호OUT2로써 페치된다.

상기 출력버퍼에 공급되는 내부클럭신호/C-CLK2를 상기 증폭기간만큼 지연시켜 발생시키고, 그 에지에 의해 상기 버퍼회로Buffer에 래치시킨 후에는 증폭신호OUT는 실질적으로 무효로 된다. 따라서, 도 3의 실시예에 있어서 MOSFETQ5를 상기 클럭/C-CLK2가 로우레벨로 된 타이밍에서 오프상태로 하고 차동회로가 활성화되어 있는 기간을 필요최소로 짧게 하는 것이라도 좋다. 이와 같이 하면 클럭신호/C-CLK의 펄스듀티가 50%이라도 차동증폭회로의 소비전류를 상기 증폭기간에 대응해서 1/2이하로 저감시킬 수 있다.

또, 외부에서 공급되는 입력신호는 외부의 클럭신호CLK와 동기해서 변화시키고, 입력회로에서의 지연시간, 즉 외부클럭CLK에 대한 내부클럭/C-CLK의 신호지연시간을 세트업시간tCS로써 이용하는 것으로 해도 좋다. 이와 같은 신호지연시간을 세트업시간tCS로 하여 이용한 경우 상기 입력회로에서의 신호지연시간을 예상한 일정한 시간 마진을 갖고 세트업시간tCS나 홀드시간tCH를 여분으로 설정할 필요가 없어 그 만큼 클럭신호CLK의 주기를 짧게(주파수를 높게)할 수 있다.

도 6(A) 및 도 6(B)에는 상기 제2의 입력회로DIFC2의 다른 1실시예의 회로도가 도시되어 있다. 도 6(A)에 도시된 회로에 있어서는 CMOS의 래치회로를 사용해서 증폭과 래치동작이 실행된다. CMOS래치회로는 P채널형 MOSFETQ1, Q3과 N채널형 MOSFETQ2, Q4로 이루어지는 2개의 CMOS인버터회로의 입력과 출력을 교차접속해서 구성된다. 이 CMOS래치회로의 증폭동작을 클럭신호에 동기해서 실행시키기 위해 상기 래치회로에 동작전압으로써 회로의 전위를 공급하는 N채널형 MOSFETQ5가 마련된다. 또, 상기 래치회로의 1쌍의 입출력노드IT, IB에는 양자를 단락하는 MOSFET 및 기준전압Vrefin을 공급하는 MOSFET로 이루어지는 프리차지회로가 마련된다.

상기 CMOS래치회로의 1쌍의 입출력노드(1쌍의 신호선)IT와 IB에는 클럭신호CLK와 동기한 소정의 타이밍신호CE1에 의해서 입력신호IN과 기준전압Vrefin을 페치하는 CMOS전송게이트회로가 마련된다. 또, 상기 CMOS래치회로의 1쌍의 입출력노드IT와 IB에 있어서의 증폭래치신호는 소정의 타이밍신호CE2에 의해서 스위치제어되는 CMOS전송게이트회로를 통해서 출력단자OT와 OB에 전달된다.

상기 CMOS래치회로의 동작개시를 제어하는 MOSFETQ5의 게이트에는 상기와 같은 저소비전력모드에 대응한 제어신호PWDM과 클럭신호CLK에 동기한 신호/EN이 NOR게이트회로를 통해서 전달된다. 이 NOR게이트회로의 출력신호는 상기 프리차지회로의 동작제어를 실행하는 프리차지신호로써도 사용된다.

도 6(B)에 도시된 회로에 있어서 입력신호IN과 기준전압Vrefin은 상기와 같은 CMOS전송게이트회로를 거쳐서 P채널형의 차동MOSFETQ1과 Q2의 게이트에 각각 공급된다. 그리고, 이러한 차동MOSFETQ1과 Q2의 드레인에 게이트와 드레인이 교차접속되어 래치형태로 된 N채널형MOSFETQ3과 Q4가 액티브부하회로로써 마련된다. 이와 같이, 도 6(B)의 회로에서는 증폭부와 래치부가 각각 분리되어 구성된다. 출력노드(1쌍의 신호선)IT와 IB에는 상기와 동일한 프리차지회로가 마련된다. 출력노드IT와 IB는 최종적으로 차동MOSFETQ1과 Q2의 드레인출력에 의해 결정되므로 프리차지회로를 생략할 수 있다. 그러나, 이 실시예와 같은 프리차지회로를 마련하는 것에 의해, 래치부의 기억상태를 입력신호의 차동증폭출력에 고속으로 응답시킬 수 있다.

도 7에는 상기 도 6(A) 및 도 6(B)의 입력회로DIFC2의 동작을 설명하기 위한 타이밍도가 도시되어 있다. 제어신호/EN은 외부단자에서 공급되는 클럭신호CLK를 증폭한 내부클럭신호에 대응한 것으로 된다. 이 타이밍신호/EN의 전반부분의 기간에 동기해서 타이밍신호CE1이 발생되고, 후반부분의 기간에 대응해서 타이밍신호CE2가 발생된다. 이들의 타이밍신호CE1과 CE2는 상기 /EN에 의해 형성되는 것 또는 클럭신호CLK에서 직접적으로 형성되는 것 등 여러가지 실시형태를 취할 수 있다.

신호/EN이 하이레벨인 기간에는 프리차지기간으로 된다. 도 6(A)의 회로에있어서는 CMOS래치회로의 입출력노드(1쌍의 신호선)IT와 IB가 단락되며, 또한 상기 기준전압Vrefin에 프리차지된다. 도 6(B)의 회로에 있어서는 액티브부하회로의 출력노드(1쌍의 신호선)IT와 IB가 단락되며, 또한 상기 기준전압Vrefin에 프리차지된다.

타이밍신호CE1이 하이레벨인 기간에는 입력측의 CMOS전송게이트회로가 온상태로 되고 반도체집적회로장치의 외부에서 입력된 (외부)입력신호IN과 기준전압Vrefin이 페치된다. 그리고, 신호/EN의 로우레벨에 의해 도 6(A)회로에서는 CMOS래치회로가 동작상태로 되어 정귀환을 수반하는 증폭동작에 의해서 고속으로 입출력노드IT와 IB가 하이레벨과 로우레벨로 상보적으로 변화시켜진다. 신호/EN의 로우레벨에 의해 도 6(B)회로에서는 차동증폭출력과 그 출력신호를 부하회로에서의 정귀환증폭동작에 의해서 마찬가지로 출력노드(1쌍의 신호선)IT와 IB가 하이레벨과 로우레벨로 상보적으로 변화시켜진다.

1쌍의 신호선IT, IB상의 내부신호의 신호진폭은 (외부)입력신호IN의 신호진폭보다 크다.

타이밍신호CE1이 로우레벨로 되면 입력측의 CMOS전송게이트회로가 오프상태로 되어 입력측과 분리되어 래치된다. 타이밍신호CE2의 하이레벨에 의해 출력측의 CMOS전송게이트회로가 온상태로 되어 상기 래치된 신호가 출력단자OT와 OS에 전달된다. 신호/ EN이 하이레벨로 되면 프리차지동작이 개시되어 출력노드가 기준전압Vrefin으로 설정되고, 이 기간은 전류소비가 실행되지 않는다.

도 6(A)의 회로와 같이 CMOS래치회로를 사용한 경우에는 입력신호IN을 페치해서 증폭하는 기간만큼밖에 전류소비가 실행되지 않는다.

즉, CMOS회로에서는 신호레벨이 하이레벨과 로우레벨로 되면 N채널형 MOSFET 또는 P채널형 MOSFET중 한쪽이 오프상태로 되므로 정상적인 직류전류가 흐르지 않게 되기 때문이다. 그 때문에 상기 신호/EN의 하이레벨에 의해 MOSFETQ5를 오프상태로 하는 것은 제2도나 제3도의 실시예의 회로와는 의미가 다르다. 즉, MOSFETQ5를 오프상태로 하는 것은 저소비전력을 위한 것은 아니고 래치회로에 유지된 신호를 리세트시켜서 다음에 입력신호의 페치를 위한 예비동작(프리차지동작)을 위해서이다.

따라서, 이 신호/EN이 하이레벨로 되는 기간은 타이밍신호CE2는 로우레벨로 되어 출력측의 CMOS전송게이트회로도 오프상태로 된다. 그러므로, 출력신호OT와 OB는 도시하지 않은 상기 설명한 바와 같은 적당한 래치회로에 의해 유지시켜진다.

도 8에는 본 발명을 동기다이나믹형RAM에 적용한 경우의 입력회로의 1실시예의 개략블럭도가 도시되어 있다. 이 실시예에서는 클럭신호CLK와 클럭인에이블신호CKE는 상기 도 2, 도 4의 실시예의 회로와 같이 정상적으로 동작시켜지는 입력회로DIFC1이 사용된다. 이것에 대해서 커맨드신호Com., 어드레스신호Add 및 입력데이타Din은 도 6(A) 또는 도 6(B)에 도시되는 바와 같은 래치형 입력회로가 사용된다.

이 때문에 클럭신호CLK를 받는 입력회로DIFC1의 출력부에 마련되는 버퍼회로Buffer에는 상기와 같은 입력회로의 동작에 필요한 타이밍신호CE1, CE2 및 제어신호ENB를 형성하는 기능이 마련된다. 여기에서 ENB는 /EN과 동일한 의미로써로우레벨이 액티브레벨로 된다. 또, 클럭회로(CLK enable)에는 상기 클럭인에이블신호CKE를 받는 입력회로DIFC1 및 버퍼회로Buffer을 통과한 내부클럭 인에이블신호가 공급된다. 이것에 의해, 내부클럭신호ICLK는 클럭인에이블신호CKE가 액티브레벨로 될때 발생시켜진다.

제9도에는 본 발명이 적용되는 동기DRAM(이하, 단지 SDRAM이라 한다)의 1실시예의 블럭도가 도시되어 있다. 동일 도에 도시된 SDRAM은 특히 제한되지 않지만 공지의 반도체집적회로의 제조기술에 의해서 단결정실리콘과 같은 1개의 반도체기판상에 형성된다.

이 실시예의 SDRAM은 메모리뱅크A(BANKA)를 구성하는 메모리어레이200A와 메모리뱅크(BANKB)를 구성하는 메모리어레이200B를 구비한다. 각각의 메모리어레이200A와 200B는 매트릭스배치된 다이나믹형 메모리셀을 구비하고, 도에 따르면 동일열에 배치된 메모리셀의 선택단자는 열마다의 워드선(도시하지 않음)에 결합되고, 동일행에 배치된 메모리셀의 데이타입출력단자는 행마다 상보데이타선(도시하지 않음)에 결합된다.

상기 메모리어레이200A의 도시하지 않은 워드선은 로우디코더201A에 의한 로우어드레스신호의 디코드결과에 따라서 1개가 선택레벨로 구동된다. 메모리어레이(200A)의 도시하지 않은 상보데이타선은 센스앰프 및 컬럼선택회로(202A)에 결합된다. 센스앰프 및 컬럼선택회로(202A)에 있어서의 센스앰프는 메모리셀로 부터의 데이타리드에 의해서 각각의 상보데이타선에 나타나는 미소전위차를 검출해서 증폭하는 증폭회로이다. 그것에 있어서의 컬럼스위치회로는상보데이타선을 각별하게 선택해서 상보공통데이타선(204)에 도통시키기 위한 스위치회로이다. 컬럼스위치회로는 컬럼디코더(203A)에 의한 컬럼어드레스신호의 디코드결과에 따라서 선택동작된다.

메모리어레이(200B)측에도 마찬가지로 로우디코더(201B), 센스앰프 및 컬럼선택회로(202B), 컬럼디코더(203B)가 마련된다. 상기 상보공통데이타선(204)는 입력버퍼(210)의 출력단자 및 출력버퍼(211)의 입력단자에 접속된다. 입력버퍼(210)의 입력단자 및 출력버퍼(211)의 출력단자는 8비트의 데이타입출력단자I/O0∼I/O7에 접속된다.

어드레스입력단자A0∼A11에서 공급되는 로우어드레스신호와 컬럼어드레스신호는 컬럼어드레스버퍼(205)와 로우어드레스버퍼(206)에 어드레스멀티플렉스형식으로 페치된다. 공급된 어드레스신호는 각각의 버퍼가 유지한다. 로우어드레스버퍼(206)은 리프레시동작모드에 있어서 리프레시카운터(208)에서 출력되는 리프레시어드레스신호를 로우어드레스신호로써 페치한다. 컬럼어드레스버퍼(205)의 출력은 컬럼어드레스카운터(207)의 프리세트데이타로써 공급되고, 컬럼어드레스카운터(207)은 후술하는 커맨드등으로 지정되는 동작모드에 따라서 상기 프리세트데이타로써의 컬럼어드레스신호 또는 그 컬럼어드레스신호를 순차 인크리먼트한 값을 컬럼디코더(203A), (203B)를 향해서 출력한다.

컨트롤러(212)는 특히 제한되지 않지만 클럭신호CLK, 클럭인에이블신호CKE, 칩셀렉트신호/CS, 컬럼어드레스스트로브신호/CAS(기호/는 이것이 붙여진 신호가 로우인에이블신호인 것을 의미한다), 로우어드레스스트로브신호/RAS, 라이트인에이블신호/WE, 데이타입출력마스크컨트롤신호DQM등의 외부제어신호와 어드레스입력단자A0∼A11로 부터의 제어데이타 및 기준전압Vref가 공급되고, 그들 신호의 레벨변화나 타이밍등에 따라서 SDRAM의 동작모드 및 상기 회로블럭의 동작을 제어하기 위한 내부타이밍신호를 형성하는 것이므로 그를 위한 컨트롤로직(도시하지 않음)과 모드레지스터(30)을 구비한다.

클럭신호CLK는 SDRAM의 마스터클럭으로 되고, 그밖의 외부입력신호는 상기 내부클럭신호의 상승에지에 동기해서 유의로 된다. 칩셀렉트신호/CS는 그 로우레벨에 의해서 커맨드입력사이클의 개시를 지시한다. 칩셀렉트신호/CS가 하이레벨일때(칩비선택상태)나 그밖의 입력은 의미를 갖지 않는다. 단, 후술하는 메모리뱅크의 선택상태나 버스트동작등의 내부동작은 칩비선택상태로의 변화에 의해서 영향받지 않는다. /RAS, /CAS, /WE의 각 신호는 통상의 DRAM에 있어서의 대응신호와는 기능이 다르고, 후술하는 커맨드사이클을 정의할때 유의의 신호로 된다.

클럭인에이블신호CKE는 다음의 클럭신호의 유효성을 지시하는 신호로써, 상기 신호CKE가 하이레벨이면 다음의 클럭신호CLK의 상승에지가 유효로 되고, 로우레벨일때에는 무효로 된다. 또, 도시하지 않지만 리드모드에 있어서 출력버퍼(211)에 대한 아웃풋인에이블의 제어를 실행하는 외부제어신호도 컨트롤러(212)에 공급되고, 그 신호가 예를들면 하이레벨일때에 출력버퍼(211)은 고출력임피던스상태로 된다.

상기 로우어드레스신호는 클럭신호CLK(내부클럭신호)의 상승에지에 동기하는 후술하는 로우어드레스스트로브 뱅크액티브커맨드사이클에 있어서의 A0~A10의 레벨에 의해서 정의된다. A11로 부터의 입력은 상기 로우어드레스스트로브 뱅크액티브커맨드사이클에 있어서 뱅크선택신호로 간주된다. 즉, A11의 입력이 로우레벨일때에는 메모리뱅크BANKA가 선택되고, 하이레벨일때에는 메모리뱅크BANKB가 선택된다. 메모리뱅크의 선택제어는 특히 제한되지 않지만 선택메모리뱅크측의 로우디코더만의 활성화, 비선택메모리뱅크측의 컬럼스위치회로의 전체 비선택, 선택메모리뱅크측만의 입력버퍼(210) 및 출력버퍼(211)로의 접속등의 처리에 의해서 실행할 수 있다.

후술하는 프리차지커맨드사이클에 있어서의 A10의 입력은 상보데이타선등에 대한 프리차지동작상태를 지시하고, 그 하이레벨은 프리차지의 대상이 쌍방의 메모리뱅크인 것을 지시하고, 그 로우레벨은 A11로 지시되어 있는 한쪽의 메모리뱅크가 프리차지의 대상인 것을 지시한다. 상기 컬럼어드레스신호는 클럭신호CLK(내부클럭)의 상승에지에 동기하는 리드 또는 라이트커맨드(후술하는 컬럼어드레스 리드커맨드, 컬럼어드레스 라이트커맨드)사이클에 있어서의 A0~A8의 레벨에 의해서 정의된다. 그리고, 이와 같이 해서 정의된 컬럼어드레스는 버스트액세스의 개시어드레스로 된다.

다음에 커맨드에 의해서 지시되는 SDRAM의 주된 동작모드를 설명한다.

(1) 모드레지스터세트커맨드(Mo)

상기 모드레지스터(30)을 세트하기 위한 커맨드로써, /CS, /RAS, /CAS, /WE=로우레벨에 의해서 상기 커맨드가 지정되고, 세트할 데이타(레지스터세트데이타)는 A0~A11을 거쳐서 부여된다. 레지스터세트데이타는 특히 제한되지 않지만 버스트길이, CAS레이텐시, 라이트모드등으로 된다. 특히 제한되지 않지만 설정가능한 버스트길이는 1, 2, 4, 8, 풀페이지(256)으로 되고, 설정가능한 CAS레이텐시는 1, 2, 3으로 되고, 설정가능한 라이트모드는 버스트라이트와 싱글라이트로 된다. 상기 CAS레이텐시는 후술하는 컬럼어드레스 리드커맨드에 의해서 지시되는 리드동작에 있어서 /CAS의 하강에서 출력버퍼(211)의 출력동작까지 내부클럭신호의 몇사이클분을 소비할지를 지시하는 것이다. 리드데이타가 확정될때까지는 데이타리드를 위한 내부동작시간이 필요하게 되고, 그것을 내부클럭신호의 사용주파수예 따라서 설정하기 위한 것이다. 즉, 주파수가 높은 내부클럭신호를 사용하는 경우에는 CAS레이텐시를 상대적으로 큰 값으로 설정하고, 주파수가 낮은 내부클럭신호를 사용하는 경우에는 CAS레이텐시를 상대적으로 작은 값으로 설정한다.

(2) 로우어드레스스트로브 뱅크액티브커맨드(Ac)

이것은 로우어드레스스트로브의 지시와 A11에 의한 메모리뱅크의 선택을 유효하게 하는 커맨드로써, /CS, /RAS=로우레벨, /CAS, /WE=하이레벨에 의해서 지시되고, 이때 A0~A10에 공급되는 어드레스가, 로우어드레스신호로써 A11에 공급되는 신호가 메모리뱅크의 선택신호로써 페치된다. 페치동작은 상술한 바와 같이 내부클럭신호의 상승에지에 동기해서 실행된다. 예를들면 상기 커맨드가 지정되면 그것에 의해서 지정되는 메모리뱅크에 있어서의 워드선이 선택되고, 상기 워드선에 접속된 메모리셀이 각각 대응하는 상보데이타선에 도통된다.

(3) 컬럼어드레스 리드커맨드(Re)

이 커맨드는 버스트리드동작을 개시하기 위해 필요한 커맨드임과 동시에 컬럼어드레스스트로브의 지시를 부여하는 커맨드로써, /CS, /CAS=로우레벨, /RAS, /WE=하이레벨에 의해서 지시되고, 이 때 A0~A8에 공급되는 컬럼어드레스가 컬럼어드레스신호로써 페치된다. 이것에 의해서 페치된 컬럼어드레스신호는 버스트개시어드레스로써 컬럼어드레스카운터(207)에 공급된다. 이것에 의해서 지시된 버스트리드동작에 있어서는 그 전에 로우어드레스스트로브 뱅크액티브커맨드사이클에서 메모리뱅크와 그것에 있어서의 워드선의 선택이 실행되고 있고 상기 선택워드선의 메모리셀은 내부클럭신호에 동기해서 컬럼어드레스카운터(207)에서 출력되는 어드레스신호에 따라서 순차 선택되어 연속적으로 리드된다. 연속적으로 리드되는 데이타수는 상기 버스트길이에 따라서 지정된 갯수로 된다. 또, 출력버퍼(211)로 부터의 데이타리드개시는 상기 CAS레이텐시로 규정되는 내부클럭신호의 사이클수를 기다려서 실행된다.

(4) 컬럼어드레스 라이트커맨드(Wr)

라이트동작의 상태로써 모드레지스터(30)에 버스트라이트가 설정되어 있을때에는 상기 버스트라이트동작을 개시하기 위해 필요한 커맨드로 되고, 라이트동작의 상태로써 모드레지스터(30)에 싱글라이트가 설정되어 있을때에는 상기 싱글라이트동작을 개시하기 위해 필요한 커맨드로 된다. 또, 상기 커맨드는 싱글라이트 및 버스트라이트에 있어서의 컬럼어드레스스트로브의 지시를 부여한다. 상기 커맨드는 /CS, /CAS, /WE=로우레벨, /RAS=하이레벨에 의해서 지시되고, 이때 A0~A8에 공급되는 어드레스가 컬럼어드레스신호로써 페치된다. 이것에 의해서 페치된 컬럼어드레스신호는 버스트라이트에 있어서 버스트개시어드레스로써 컬럼어드레스카운터(207)에 공급된다. 이것에 의해서 지시된 버스트라이트의 동작의 순서도 버스트리드동작과 마찬가지로 실행된다. 단, 라이트동작에 CAS레이텐시는 없고, 라이트데이타의 페치는 상기 컬럼어드레스 라이트커맨드사이클에서 개시된다.

(5) 프리차지커맨드(Pr)

이것은 A10, A11에 의해서 선택된 메모리뱅크에 대한 프리차지동작의 개시커맨드로 되고, /CS, /RAS, /WE=로우레벨, /CAS=하이레벨에 의해서 지시된다.

(6) 오토리프레시커맨드

이 커맨드는 오토리프레시를 개시하기 위해 필요한 커맨드로써, /CS, /RAS, /CAS=로우레벨, /WE, CKE=하이레벨에 의해서 지시된다.

(7) 버스트스톱 인 풀페이지커맨드

풀페이지에 대한 버스트동작을 모든 메모리뱅크에 대해서 정지시키기 위해 필요한 커맨드로써, 풀페이지이외의 버스트동작에서는 무시된다. 이 커맨드는 /CS, /WE=로우레벨, /RAS, /CAS=하이레벨에 의해서 지시된다.

(8) 노오퍼레이션커맨드(Nop)

이것은 실질적인 동작을 실행하지 않는 것을 지시하는 커맨드로써, /CS=로우레벨, /RAS, /CAS, /WE의 하이레벨에 의해서 지시된다.

SDRAM에 있어서는 한쪽의 메모리뱅크에서 버스트동작이 실행되고 있을때 그 도중에 다른 메모리뱅크를 지정해서 로우어드레스스트로브 뱅크액티브커맨드가 공급되면 상기 실행중인 한쪽의 메모리벵크에서의 동작에는 아무런 영향을 미치지 않고 상기 다른 메모리뱅크에 있어서의 로우어드레스계의 동작이 가능하게 된다. 예를들면 SDRAM은 외부에서 공급되는 데이타, 어드레스 및 제어신호를 내부에 유지하는 수단을 갖고, 그 유지내용, 특히 어드레스 및 제어신호는 특히 제한되지 않지만 메모리뱅크마다 유지되도록 되어있다. 또는 로우어드레스스트로브 뱅크액티브커맨드사이클에 의해서 선택된 메모리블럭에 있어서의 워드선1개분의 데이타가 컬럼계 동작전에 미리 리드동작을 위해 도시하지 않은 래치회로에 래치되도록 되어 있다.

따라서 데이타입출력단자I/O0~I/O7에 있어서 데이타가 충돌하지 않는한 처리가 종료하고 있지 않은 커맨드실행중에 상기 실행중인 커맨드가 처리대상으로 하는 메모리뱅크와는 다른 메모리뱅크에 대한 프리차지커맨드, 로우어드레스스트로브 뱅크액티브커맨드를 발행해서 내부동작을 미리 개시시키는 것이 가능하다.

SDRAM22는 클럭신호CLK(내부클럭신호)에 동기해서 데이타, 어드레스, 제어신호를 입출력할 수 있으므로 DRAM과 동일한 대용량메모리를 SRAM에 필적하는 고속동작을 시키는 것이 가능하고, 또 선택된 1개의 워드선에 대해서 몇개의 데이타를 액세스할지를 버스트길이에 따라서 지정하는 것에 의해 내장컬럼어드레스카운터(207)에서 순차 컬럼계의 선택상태를 전환해서 여러개의 데이타를 연속적으로 리드 또는 라이트할 수 있는 것이 이해될 것이다.

도 10에는 본 발명이 적용되는 SDRAM의 리드사이클의 1예를 설명하기 위한 타이밍도가 도시되어 있다. /CS와 /RAS의 로우레벨에서 로우어드레스R:a가 페치된다. 또, 어드레스A11(뱅크셀렉트BS)의 로우레벨에 의해 뱅크-0이 액티브로 되어 뱅크-0에 대해서 로우계의 어드레스선택동작이 개시된다. 3클럭후에 /CAS가 로우레벨로 되고 컬럼어드레스C:a가 페치되어 컬럼계의 선택동작이 개시된다.

CAS레이텐시가 3으로 되어 있는 것으로 하면 3클럭후에 출력신호a가 출력된다. 버스트리드가 지정되어 있으면 이후 클럭에 동기해서 데이타a+1, a+2, a+3이 순차로 출력된다. 이와 같은 리드동작과 병행해서 액티브뱅크-1의 지정과 그것에 대응한 로우어드레스R:b와 거기에서 3클럭 지연시켜 컬럼어드레스C:b가 입력된다. 이것에 의해, 3클럭후에 데이타b, b+1, b+2, b+3이 순차로 리드된다.

리드뱅크-1을 지정해서 컬럼어드레스C:b'를 입력하면 계속해서 그것에서 3클럭 지연시켜 데이타b'와 b'+1이 출력된다. 2클럭후에 리드뱅크-1을 지정해서 컬럼어드레스C:b"를 입력하면 b'가 b"로 치환되므로 그것에서 3클럭 지연시켜 데이타b"와 b"+1, b"+2, b"+3이 출력된다. 도 11에는 본 발명이 적용되는 SDRAM의 라이트사이클의 1예를 설명하기 위한 타이밍도가 도시되어 있다: /CS와 /RAS의 로우레벨에서 로우어드레스R:a가 페치된다. 또, 어드레스A11(뱅크셀렉트BS)의 로우레벨에 의해 뱅크-0이 액티브로 되어 뱅크-0에 대해서 로우계의 어드레스선택동작이 개시된다. 3클럭후에 /CAS가 로우레벨로 되고 컬럼어드레스C:a가 페치되어 컬럼계의 선택동작이 개시되고, 그것과 동시에 입력된 라이트신호a가 선택된 메모리셀에 라이트되고, 이하 버스트라이트에 대응해서 컬럼어드레스가 갱신되어 데이타a+1, a+2, a+3이 클럭에 동기해서 라이트된다.

이와 같은 버스트라이트동작과 병행해서 액티브뱅크-1의 지정과 그것에 대응한 로우어드레스R:b 및 거기에서 3클럭 지연시켜 컬럼어드레스C:b가 입력되고 라이트데이타b가 라이트된다. 이하, 상기와 마찬가지로 b+1, b+2, b+3이 클럭에 동기해서 순차로 라이트된다. 이하, 라이트뱅크-1을 지정해서 컬럼어드레스C:b'를 입력하고 라이트데이타b'와 b'+1을 입력하고 리드뱅크-1을 지정해서 컬럼어드레스C:b"를 입력하면 컬럼어드레스가 b'에서 b"로 치환되므로 그것에 대응한 데이타b"와 b"+1, b"+2, b"+3이 순차로 라이트된다.

도 12에는 본 발명이 적용되는 SDRAM의 다른 1실시예의 입력부의 블럭도가 도시되어 있다. 동일 도에는 SDRAM중 입출력버퍼와 그것에 관련된 내부회로가 대표로써 예시적으로 도시되어 있다.

클럭입력버퍼(Clock Input Buffer)(1)은 외부클럭CLK이외에 칩셀렉트신호/CS, 로우어드레스스트로브신호/RAS, 컬럼어드레스스트로브신호/CAS, 라이트인에이블신호/WE등의 제어신호를 받아서 내부동작에 필요한 각종 제어신호를 형성한다. 그리고, 통상의 동기DRAM과 달리 외부클럭CLK가 그대로 내부클럭으로써 사용되는 것은 아니고 클럭입력버퍼(1)에 포함되는 PLL회로(또는 DLL)에 의해 내부클럭이 형성된다. 즉, 외부클럭CLK는 PLL회로(또는 DLL회로)의 위상비교기에 입력되어 여기에서 내부클럭과 비교되고 외부클럭CLK에 대응해서 내부클럭의 위상제어(주파수제어)가 실행되어 외부클럭과 동기한 내부클럭이 형성된다. 이 구성에서는 외부클럭CLK를 그대로 내부클럭으로써 사용하는 상기와 같은 회로에 비해서 입력버퍼에서의 신호지연을 실질적으로 없앨 수 있고 클럭신호CLK와 그것에 동기해서 입력되는 각종 입력신호의 세트업시간에 상기 클럭신호CLK에 있어서의 신호지연시간을 고려하지 않아도 되므로 외부클럭CLK의 고주파수화에도 충분히 대응할 수 있게 된다.

어드레스입력버퍼(Address Input Buffer)(2)는 상기와 같이 시계열적으로 입력되는 어드레스신호를 페치한다. 이 어드레스입력버퍼(2)에서는 로우계어드레스신호나 컬럼계어드레스신호이외에 모드설정에 사용되는 코드정보Code도 페치된다. 이 코드정보Code는 모드디코더(Mode Decoder)(5)에 포함되는 모드레지스터에 세트되고, 모드디코더(5)에 의해서 해독되어 그것에 대응한 동작을 실현하기 위한 각종 제어신호가 형성된다.

데이타입력버퍼(Data Input Buffer)(3)은 입출력단자I/O에서 공급되는 라이트신호를 페치하고 도시하지 않은 메모리어레이(Memory array)에 라이트데이타Data로써 전달된다. 데이타출력버퍼(Data Output Buffer)(4)는 메모리어레이(Memory array)에서 리드된 리드데이타Data를 외부단자I/O에서 송출시킨다.

RAS계 컨트롤회로(RAS계 Control)(6)은 모드디코더(5)의 출력에 의해 로우계 어드레스컨트롤(Row계 Address Control)(7)과 로우계 어드레스 프리디코더(Row계 Address pre-Decoder)(10)을 제어해서 로우계의 어드레선택동작을 제어한다. 상기 로우계 어드레스컨트롤(7)에서는 로우어드레스신호(Row Address) 또는 리프레시어드레스신호를 출력한다. 로우계 어드레스 프리디코더(10)은 어드레스신호를 해독해서 뱅크0과 1(Bank-0과 Bank-1)에 프리디코드된 어드레스신호(Row Address')를 송출한다.

뱅크컨트롤회로(Bank Control)(9)는 모드디코더(5)로 부터의 출력신호에 의해 컬럼계 어드레스카운터(Column계 Address Counter)(8)과 컬럼계 어드레스 프리디코더(Column Address pre-Decoder)(12)를 제어해서 컬럼계의 어드레스선택동작을 제어한다. 컬럼계 어드레스카운터(8)에는 컬럼어드레스신호(Column Address)가 초기값으로써 입력된다. 이 컬럼계 어드레스카운터(8)은 버스트카운터(Burst Counter)라고도 불리어진다. 컬럼계 어드레스 프리디코더(12)는 어드레스신호를 해독해서 메모리어레이(Memory array)에 프리디코드된 어드레스신호(Column Address')를 송출한다.

로우계 어드레스 프리디코더(10)에는 용장회로(Redundancy)(11)이 마련되고, 불량 워드선이 용장워드선으로 치환된다. 마찬가지로 컬럼계 어드레스 프리디코더(12)에는 용장회로(Redundancy)(13)이 마련되고 불량데이타선이 용장데이타선으로 치환된다.

도 13에는 상기 도 12에 도시한 입력회로의 동작을 설명하기 위한 타이밍도가 도시되어 있다. 단, 입력회로의 구체적인 구성은 도 6에 도시한 바와 같은 회로가 사용된다. 동일 도에 있어서 제어신호/EN은 외부단자에서 공급되는 클럭신호CLK는 PLL회로 또는 DLL회로에 의해 내부클럭ICLK와 위상동기시켜진다. 이것에 대응해서 타이밍신호/EN도 상기 외부클럭CLK에 거의 위상동기시켜지고 그 전반부분의 기간에 동기해서 타이밍신호CE1이 발생되고, 후반부분의 기간에 대응해서 타이밍신호CE2가 발생된다. 이들 타이밍신호CE1과 CE2는 상기 /EN에 의해 형성되는 것 또는 클럭신호ICLK에서 직접적으로 형성되는 것등 여러가지 실시형태를 취할 수 있다.

신호/EN이 하이레벨인 기간에는 프리차지기간으로 된다. 도 6(A)의 회로에 있어서는 CMOS래치회로의 입출력노드IT와 IB가 단락되며, 또한 상기 기준전압Vrefin에 프리차지된다. 도 6(B)의 회로에 있어서는 액티브부하회로의 출력노드IT와 IB가 단락되며, 또한 상기 기준전압Vrefin에 프리차지된다.

타이밍신호CE1이 하이레벨인 기간에서는 입력측의 CMOS전송게이트회로가 온상태로 되고 입력신호IN과 기준전압Vrefin이 페치된다. 그리고, 신호/EN의 로우레벨에 의해 도 6(A)의 회로에서는 CMOS래치회로가 동작상태로 되어 정귀환을 수반하는 증폭동작에 의해서 고속으로 입출력노드IT와 IB가 하이레벨과 로우레벨로 상보적으로 변화시켜진다. 신호/EN의 로우레벨에 의해 도 6(B)회로에서는 차동증폭출력과 그 출력신호를 부하회로에서의 정귀환증폭동작에 의해서 마찬가지로 출력노드IT와 IB가 하이레벨과 로우레벨로 상보적으로 변화시켜진다. 타이밍신호CE1이 로우레벨로 되면 입력측의 CMOS전송게이트회로가 오프상태로 되어 입력측과 분리되어 래치된다. 타이밍신호CE2의 하이레벨에 의해 출력측의 CMOS전송게이트회로가 온상태로 되고 상기 래치된 신호가 출력단자OT와 OB에 전달된다. 신호/EN이 하이레벨로 되면 프리차지동작이 개시되고 출력노드가 기준전압Vrefin에 설정되고, 이 기간은 상기와 마찬가지로 전류소비가 실행되지 않는다.

이 신호/EN이 하이레벨로 되는 기간에 타이밍신호CE2는 로우레벨로 되고 출력측의 CMOS전송게이트회로도 오프상태로 된다. 그러므로, 출력신호OT와 OB는 도시하지 않은 상기 설명한 적당한 래치회로에 의해 유지시켜진다. 이 실시예에서는 외부클럭CLK와 내부클럭ICLK 또는 타이밍신호/EN의 시간차가 실질적으로 없어지게 되므로 외부에서 공급되는 신호Com.등의 세트업시간tCS를 내부타이밍신호/EN등에 있어서의 신호지연시간을 고려할 필요가 없어 홀드시간tCH의 마진을 크게 할 수 있는 것 또는 그 만큼 클럭신호CLK의 주파수를 높게 하는 것이 가능하게 된다.

도 14에는 본 발명이 적용되는 GTL회로를 설명하기 위한 개략블럭도가 도시되어 있다. 이 GTL은 종래의 TTL레벨보다 버스선로상의 신호진폭을 절반이하로 저하시켜서 저소비전력화를 도모하는 것이다. 즉, 버스회로의 종단전압Vt를 +1.2V와 같은 저전압으로 하고, 수신회로는 0.8V와 같은 기준전압Vref를 갖는 차동증폭회로를 사용하게 한다. 이것에 의해, 신호전송로에 전달되는 하이레벨과 로우레벨은 종단전압Vt에 대응한 1.2V와 출력 MOSFET의 온저항에 의한 전압강하분에 의한 0.4V로 된다. 이와 같은 GTL인터페이스를 본 발명을 적용하는 경우 상기 SDRAM등의 입력회로에는 이러한 신호전송경로를 거쳐서 입력신호가 공급된다. 그리고, 상기 기준전압Vref(Vrefin)는 0.8V와 같은 전압으로 설정된다. 이 기준전압Vref(Vrefin)는 반도체집적회로장치의 내부에서 발생시키는 것이라도 좋다.

도 15는 본 발명이 적용되는 저진폭 인터페이스의 대표적인 예를 설명하기 위한 레벨설정도이다. 그 하나는 종래의 회로의 접지전위0V 대신에 +5V와 같은 전원전압VDD를 기준으로 해서 하이레벨이 4.2V이고, 로우레벨이 3.4V와 같은 의사 ECL신호이고, 다른 하나는 상기와 같이 하이레벨이 1.2V이고, 로우레벨이 0.4V로 되는 GTL신호, 나머지 하나는 본원 출원인에 있어서 먼제 제안되어 있는 하이레벨이 4.2V이고, 로우레벨이 3.9V와 같은 ALTS신호이다. 이 이외에 LVTTL과 같은 신호도 마찬가지로 적용할 수 있다.

도 16(A) 및 도 16(B)에는 본 발명이 적용된 SDRAM을 사용한 퍼스널컴퓨터시스템의 1실시예의 구성도가 도시되어 있다. 도 16(A)에는 그 외관의 주요부 개략도가 도시되고, 도 16(B)에는 그 블럭도가 도시되어 있다.

플로피디스크드라이브FDD 및 주기억메모리로써의 본 발명이 적용된 DRAM에 의한 파일메모리fileM, 전지백업으로써의 SRAM을 내장한 시스템이다. 그리고, 입출력장치를 키보드KB 및 디스플레이DP로 하고, 플로피디스크FD가 상기 플로피디스크드라이브FDD에 삽입된다. 이것에 의해서 소프트웨어로써의 상기 플로피디스크FD 및 하드웨어로써의 상기 파일메모리fileM에 정보를 기억할 수 있는 데스크톱타입 퍼스컴으로 된다.

본 실시예에서는 데스크톱타입 퍼스컴에 대해서 적용한 예에 대해서 기재했지만 노트형 퍼스컴등에 대해서도 적용이 가능하고, 보조기능으로써 플로피디스크를 예로써 기재했지만 특히 한정되지 않는다.

도 16(B)에 있어서 이 실시예의 퍼스널컴퓨터는 본 정보기기로써의 중앙처리장치CPU, 상기 정보처리시스템내에 구축한 I/O버스, BUS Unit, 주기억메모리나 확장메모리등 고속메모리를 액세스하는 메모리제어유닛Memory Controll Unit, 주기억메모리로써의 본 발명에 관한 DRAM(SDRAM) 및 확장RAM(SDRAM), 기본제어프로그램등이 저장된 EPROM(플래시EPROM), 선단에 키보드가 접속된 키보드컨트롤러KBDC등에 의해서 구성된다.

표시어댑터로써의 Display adapter가 I/O버스에 접속되고, 상기 Display Adapter의 선단에는 디스플레이가 접속되어 있다. 그리고, 상기 I/O버스에는 병렬포트Parallel Port I/F, 마우스등의 직렬포트Serial Port I/F, 플로피디스크드라이브FDD, 상기 I/O버스에서의 HDD I/F로 변환하는 버퍼컨트롤러HDD buffer가 접속된다. 상기 메모리제어유닛Memory Control Unit으로 부터의 버스와 접속되어 확장RAM및 주기억메모리로써의 본 발명에 관한 SDRAM이 접속되어 있다. 확장RAM도 특히 제한되지 않지만 본 발명에 관한 SDRAM에 의해 구성된다. 이 퍼스널컴퓨터시스템의 동작의 개략에 대해서 설명한다. 전원이 투입되어 동작을 개시하면 우선 상기 중앙처리장치CPU는 상기 ROM을 상기 I/O버스를 통해서 액세스하여 초기진단, 초기설정을 실행한다.

그리고, 보조기억장치에서 시스템프로그램을 주기억메모리로써의 본 발명의 DRAM에 로드한다. 상기 중앙처리장치CPU는 상기 I/O버스를 통해서 HDD컨트롤러에 HDD를 액세스하는 것으로써 동작한다. 시스템프로그램의 로드가 종료하면 사용자의 처리요구에 따라 처리를 진행시켜간다.

사용자는 상기 I/O버스상의 키보드컨트롤러KBDC나 표시어댑터Display adapter에 의해 처리의 입출력을 실행하면서 작업을 진행한다. 그리고, 필요에 따라서 병렬포트Parallel Port I/F, 직렬포트Serial Port I/F에 접속된 입출력장치를 활용한다. 또, 본체상의 주기억메모리로써의 본 발명에 관한 SDRAM에서는 주기억용량이 부족한 경우는 확장RAM에 의해 주기억을 보충한다. 또, 도에는 하드디스크드라이브HDD로써 기재했지만 플래시메모리FEPROM을 사용한 플래시파일로 치환하는 것도 가능하다.

이와 같은 마이크로컴퓨터시스템에 있어서 중앙처리장치CPU와 접속되는 버스 및 컨트롤유닛DRAM(SDRAM)과 접속되는 버스는 상기와 같은 GTL에 의해 구성된다. 그리고, 이들은 모두 클럭에 동기해서 신호의 수수를 실행하게 되고, 그 인터페이스에는 상기 실시예와 같은 클럭신호에 동기해서 입력되는 각종 입력신호는 클럭신호에 의해 간헐적으로 동작시켜져 저소비전력화가 도모되는 것이다.

상기의 실시예에서 얻어지는 작용효과는 다음과 같다.

(1) 클럭신호에 동기해서 신호의 입력 또는 출력이 실행되며, 또한 외부에 대해서는 전원전압에 대해서 작은 신호진폭으로 된 신호의 수수를 실행하도록 된 저진폭의 입출력인터페이스를 갖는 반도체집적회로장치에 있어서, 외부에서 공급되는 클럭신호를 받는 입력회로로써는 실질적으로 정상적으로 동작시켜지는 차동회로에서 페치하고, 상기 클럭신호에 동기해서 입력되는 저진폭의 입력신호를 받는 입력회로에 대해서는 차동회로를 상기 클럭신호에 의해 간헐적으로 동작시키고 이러한 차동회로가 동작기간중에는 페치된 내부신호를 상기 내부클럭신호에 의해 샘플링하고, 차동회로의 비동작기간중에는 상기 샘플링한 신호를 홀드시키는 것에 의해 저신호진폭에 적용가능하여 소비전류를 대폭으로 저감시킨 입력회로를 얻을 수 있다는 효과가 얻어진다.

(2) 상기 (1)의 반도체집적회로장치에 있어서, 어떤 동작도 실행하지 않는 비동작모드일때에는 상기 제1의 입력회로를 구성하는 전류원 MOSFET 및 상기 제2의 입력회로를 구성하는 전류원 MOSFET를 모두 오프상태로 하는 것에 의해 이러한 비동작모드에서의 저소비전력화를 도모할 수 있다는 효과가 얻어진다.

(3) 상기 제2의 입력회로로써 입력페치제어신호의 전반에 있어서 온상태로 되어 상기 저진폭의 입력신호와 그 거의 중간전위로 된 기준전압을 페치하는 제1의 전송게이트회로, 상기 입력신호와 기준전압에 대응된 1쌍의 노드에 입력과 출력이 교차접어 이루어지는 CMOS인버터회로로 이루어지는 래치회로, 상기 입력페치신호가발생되기 전에 상기 1쌍의 노드를 단락해서 상기 기준전압에 대응된 프리차지전압을 공급하는 프리차지회로 및 상기 입력페치제어신호의 후반에 있어서 온상태로 되고 래치회로의 출력신호를 내부회로로 전달하는 제2의 전송게이트회로를 사용하는 것에 의해 고감도 및 저소비전력이며, 또한 래치기능을 갖는 입력회로를 얻을 수 있다는 효과가 얻어진다.

(4) 상기 제2의 입력회로로써 입력페치제어신호의 전반에 있어서 온상태로 되고 상기 저진폭의 입력신호와 그 거의 중간전위로 된 기준전압을 페치하는 제1의 전송게이트회로, 상기 입력신호와 기준전압에 대응된 1쌍의 노드에 게이트가 접속되어 이루어지는 제1도전형의 차동MOSFET, 상기 제1도전형의 차동MOSFET의 드레인측에 마련되고 게이트와 드레인이 교차접속되어 이루어지는 제2도전형의 부하MOSFET, 상기 입력페치신호가 발생되기전에 상기 제1도전형의 차동MOSFET와 제2도전형의 부하MOSFET의 드레인이 접속되어 이루어지는 1쌍의 출력노드를 단락해서 상기 기준전압에 대응된 프리차지전압을 공급하는 프리차지회로 및 상기 입력페치제어신호의 후반에 있어서 온상태로 되고 상기 1쌍의 출력노드의 신호를 내부회로에 전달하는 제2의 전송게이트회로를 사용하는 것에 의해 고감도 및 저소비전력이며, 또한 래치기능을 갖는 입력회로를 얻을 수 있다는 효과가 얻어진다.

(5) 클럭신호에 동기해서 신호의 입력 또는 출력이 실행되며, 또한 외부에 대해서는 전원전압에 대해서 작은 신호진폭으로 된 신호의 수수를 실행하도록 된 저진폭의 입출력인터페이스를 갖는 반도체집적회로장치에 있어서, 상기 저진폭의 입력신호와 이러한 신호진폭의 거의 중간전위로 된 기준전압이 게이트와 소오스사이에 공급된 제1도전형의 1쌍의 입력 MOSFET, 이러한 1쌍의 입력MOSFET의 드레인에 마련되고 한쪽의 입력MOSFET의 드레인전류에 대응한 전류를 다른쪽의 입력MOSFET의 드레인에 공급하는 제2도전형의 MOSFET로 이루어지는 전류미러회로 및 상기 전류미러회로를 구성하는 제2도전형의 MOSFET의 소오스에 동작전류를 공급하는 전류원 MOSFET를 사용하고, 클럭신호를 받는 것은 정상적으로 동작시키고, 클럭신호에 동기한 입력신호를 받는 것은 클럭신호에 의해 간헐적으로 동작시킨다. 이 구성에서는 입력신호가 MOSFET의 게이트와 소오스사이에 공급되므로 저진폭신호레벨이 회로의 접지전위 또는 전원전압측으로 치우친 것에서도 동작가능하게 할 수 있다는 효과가 얻어진다.

(6) 상기 (5)의 반도체집적회로 장치에 있어서, 어느것도 동작을 실행하지 않는 비동작모드일때에는 전류원MOSFET를 오프상태로 하는 것에 의해 이러한 비동작모드에서의 저소비전력화를 도모할 수 있다는 효과가 얻어진다.

(7) 동기다이나믹형 RAM에 본 발명을 적용하는 것에 의해, 저소비전력화를 도모하면서 GTL등의 저진폭인터페이스를 실현할 수 있다는 효과가 얻어진다.

(8) 반도체집적회로장치의 외부에서 공급된 외부클럭신호와 상기 외부클럭신호의 신호진폭의 거의 중간전위로 되는 제1의 기준전압을 그 게이트에 받는 1쌍의 차동MOSFET 및 상기 1쌍의 차동MOSFET의 각각의 소오스-드레인경로에 전류를 흐르게 하는 전류원회로를 포함하고, 상기 외부클럭신호의 신호진폭보다 큰 신호진폭을 갖는 내부클럭신호를 형성하는 제1의 입력회로 및 상기 반도체집적회로장치의 외부에서 공급된 외부입력신호와 상기 외부입력신호의 신호진폭의 거의 중간전위로 되는 제2의 기준전압과 상기 외부클럭신호에 응답하는 제어신호를 받고, 상기 제어신호에 따라서 상기 외부입력신호를 래치하는 래치회로를 포함하고, 상기 래치회로는 상기 입력신호의 신호진폭보다 큰 신호진폭을 갖는 내부신호를 형성하는 제2의 입력회로를 사용하는 것에 의해 저신호진폭에 적용가능하여 소비전류를 대폭으로 저감시킨 입력회로를 갖는 반도체집적회로장치를 얻을 수 있다는 효과가 얻어진다. 이상 본 발명자들에 의해 이루어진 발명을 실시예에 따라 구체적으로 설명했지만 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다. 예를 들면 SDRAM에 있어서 데이타는 8비트단위로 입출력하는 것 이외에 16비트단위에서의 입출력을 실행하도록 해도 좋다. 또, 이들 데이타비트수나 기억용량에 대응해서 어드레스의 할당도 여러 실시형태를 취할 수 있는 것이다. 본 발명은 클럭신호에 동기해서 입력신호의 페치가 실행되는 각종 반도체집적회로장치에 널리 이용할 수 있는 것이다.

본원에 있어서 개시되는 발명중 대표적인 것에 의해서 얻을 수 있는 효과를 간단히 설명하면 다음과 같다. 즉, 클럭신호에 동기해서 신호의 입력 또는 출력이 실행되며, 또한 외부에 대해서는 전원전압에 대해서 작은 신호진폭으로 된 신호의 수수를 실행하도록 된 저진폭의 입출력인터페이스를 갖는 반도체집적회로장치에 있어서 외부에서 공급되는 클럭신호를 받는 입력회로로써는 실질적으로 정상적으로 동작시켜지는 차동회로에서 페치하고, 상기 클럭신호에 동기해서 입력되는 저진폭의 입력신호를 받는 입력회로에 대해서는 상기 클럭신호에 의해 간헐적으로 동작시키고, 이러한 차동회로가 동작기간중에는 페치된 내부신호를 상기 내부클럭신호에 의해 샘플링하고 저신호진폭에 적용가능하여 저소비전류를 대폭으로 저감시킨 입력회로를 얻을 수 있다.

상기의 반도체집적회로장치에 있어서, 어느것도 동작을 실행하지 않는 비동작모드일때에는 상기 제1의 입력회로를 구성하는 전류원 MOSFET 및 상기 제2의 입력회로를 구성하는 전류원MOSFET를 모두 오프상태로 하는 것에 의해 이러한 비동작모드에서의 저소비전력화를 도모할 수 있다.

상기 제2의 입력회로로써 입력페치제어신호의 전반에 있어서 온상태로되고 상기 저진폭의 입력신호와 그 거의 중간전위로 된 기준전압을 페치하는 제1의 전송게이트회로, 상기 입력신호와 기준전압에 대응된 1쌍의 노드에 입력과 출력이 교차접속되어 이루어지는 CMOS인버터회로로 이루어지는 래치회로, 상기 입력페치신호가 발생되기전에 상기 1쌍의 노드를 단락해서 상기 기준전압에 대응된 프리차지전압을 공급하는 프리차지회로 및 상기 입력페치제어신호의 후반에 있어서 온상태로 되고 래치회로의 출력신호를 내부회로에 전달하는 제2의 전송게이트회로를 사용하는 것에 의해 고감도 및 저소비전력이며, 또한 래치기능을 갖는 입력회로를 얻을 수 있다.

상기 제2의 입력회로로써 입력페치제어신호의 전반에 있어서 온상태로되고 상기 저진폭의 입력신호와 그 거의 중간전위로 된 기준전압을 페치하는 제1의 전송게이트회로, 상기 입력신호와 기준전압에 대응된 1쌍의 노드에 게이트가 접속되어 이루어지는 제1도전형의 차동MOSFET, 상기 제1도전형의 차동MOSFET의 드레인측에마련되고 게이트와 드레인이 교차접속되어 이루어지는 제2도전형의 부하MOSFET, 상기 입력페치신호가 발생되기전에 상기 제1도전형의 차동MOSFET와 제2도전형의 부하MOSFET의 드레인이 접속되어 이루어지는 1쌍의 출력 노드를 단락해서 상기 기준전압에 대응된 프리차지전압을 공급하는 프리차지회로 및 상기 입력페치제어신호의 후반에 있어서 온상태로 되고 상기 1쌍의 출력노드의 신호를 내부회로에 전달하는 제2의 전송게이트회로를 사용하는 것에 의해 고감도 및 저소비전력이며, 또한 래치기능을 갖는 입력회로를 얻을 수 있다.

클럭신호에 동기해서 신호의 입력 또는 출력이 실행되며, 또한 외부에 대해서는 전원전압에 대해서 작은 신호진폭으로 된 신호의 수수를 실행하도록 된 저진폭의 입출력인터페이스를 갖는 반도체집적회로장치에 있어서, 상기 저진폭의 입력신호와 이러한 신호진폭의 거의 중간전위로 된 기준전압이 게이트와 소오스사이에 공급된 제1도전형의 1쌍의 입력MOSFET, 이러한 1쌍의 입력 MOSFET의 드레인에 마련되고 한쪽의 입력MOSFET의 드레인전류에 대응한 전류를 다른쪽의 입력MOSFET의 드레인에 공급하는 제2도전형의 MOSFET로 이루어지는 전류미러회로 및 상기 전류미러회로를 구성하는 제2도전형의 MOSFET의 소오스에 동작전류를 공급하는 전류원MOSFET를 사용하고, 클럭신호를 받는 것은 정상적으로 동작시키고, 클럭신호에 동기한 입력신호를 받는것은 클럭신호에 의해 간헐적으로 동작시킨다. 이 구성에서는 입력신호가 MOSFET의 게이트와 소오스사이에 공급되므로 저진폭신호레벨이 회로의 접지전위 또는 전원전압측으로 치우친 것에서도 동작가능하게 할 수 있다.

상기의 반도체집적회로장치에 있어서, 어느것도 동작을 실행하지 않는 비동작모드일때에는 전류원 MOSFET를 오프상태로 하는 것에 의해 이러한 비동작모드에서의 저소비전력화를 도모할 수 있다.

동기다이나믹형 RAM에 본 발명을 적용하는 것에 의해 저소비전력화를 도모하면서 GTL등의 저진폭인터페이스를 실현할 수 있다.

반도체집적회로장치의 외부에서 공급된 외부클럭신호와 상기 외부클럭신호의 신호진폭의 거의 중간전위로 되는 제1의 기준전압을 그 게이트에 받는 1쌍의 차동 MOSFET 및 상기 1쌍의 차동 MOSFET의 각각의 소오스-드레인 경로에 전류를 흐르게 하는 전류원회로를 포함하고, 상기 외부클럭신호의 신호진폭보다 큰 신호진폭을 갖는 내부클럭신호를 형성하는 제1의 입력회로 및 상기 반도체집적회로장치의 외부에서 공급된 외부입력신호와 상기 외부입력신호의 신호진폭의 거의 중간전위로 되는 제2의 기준전압 및 상기 외부클럭신호에 응답하는 제어신호를 받고, 상기 제어신호에 따라서 상기 외부입력신호를 래치하는 래치회로를 포함하고, 상기 래치회로는 상기 입력신호의 신호진폭보다 큰 신호진폭을 갖는 내부신호를 형성하는 제2의 입력회로를 사용하는 것에 의해 저신호진폭에 적용가능하고 저소비전류를 대폭으로 저감시킨 입력회로를 갖는 반도체집적회로장치를 얻을 수 있다.

Claims (53)

  1. 제1 입력회로, 제2 입력회로 및 버퍼회로를 포함하고,
    상기 제1 입력회로는 저진폭의 외부클럭신호를 받는 제1 입력과 상기 외부클럭신호의 하이레벨과 로우레벨 사이의 전위인 제1 기준전압을 받는 제2 입력을 포함하는 제1 차동회로 및 상기 제1 차동회로에 결합된 제1 전류원 회로를 포함하고, 전원전압에 대응한 진폭의 내부클럭신호를 실질적으로 연속해서 형성하고,
    상기 제2 입력회로는 상기 외부클럭신호와 동기해서 입력되는 저진폭의 외부입력신호를 받는 제1 입력과 상기 외부입력신호의 하이레벨과 로우레벨 사이의 전위인 제2 기준전압을 받는 제2 입력을 포함하는 제2 차동회로 및 상기 제2 차동회로에 결합된 제2 전류원 회로를 포함하고, 전원전압에 대응한 진폭의 내부입력신호를 형성하고,
    상기 제2 입력회로는 상기 내부클럭신호에 응답해서 간헐 동작하고,
    상기 버퍼회로는 상기 제2 입력회로가 동작하고 있는 기간에 상기 내부입력신호를 샘플링하고,
    상기 제2 입력회로가 동작하고 있지 않은 기간에 샘플링된 신호를 유지하는 반도체 집적회로 장치.
  2. 제1 입력회로와 제2 입력회로를 포함하는 반도체 집적회로 장치로서,
    상기 제1 입력회로는 상기 반도체 집적회로 장치의 외부에서 공급되는 외부클럭신호와 제1 기준전압을 각각의 게이트에서 받는 1쌍의 제1 MOSFET, 상기 1쌍의 제1 MOSFET의 소오스-드레인 경로에 결합된 제1 부하회로 및 상기 1쌍의 제1 MOSFET의 소오스-드레인 경로에 결합된 제1 전류원 회로를 포함하고,
    상기 제2 입력회로는 상기 반도체 집적회로 장치의 외부에서 공급되는 입력신호와 제2 기준전압을 각각의 게이트에서 받는 1쌍의 제2 MOSFET, 상기 1쌍의 제2 MOSFET의 소오스-드레인 경로에 결합된 제2 부하회로 및 상기 1쌍의 제2 MOSFET의 소오스-드레인 경로에 결합된 제2 전류원 회로를 포함하고,
    상기 제1 기준전압은 상기 외부클럭신호의 하이레벨과 로우레벨 사이의 전위이고,
    상기 제1 입력회로는 상기 외부클럭신호에 따라서 내부클럭신호를 출력하고,
    상기 내부클럭신호의 진폭은 상기 외부클럭신호의 진폭보다 크고,
    상기 제2 기준전압은 상기 입력신호의 하이레벨과 로우레벨 사이의 전위이고,
    상기 제2 입력회로는 상기 내부클럭신호에 응답해서 동작하고 상기 입력신호에 따라서 내부신호를 형성하고,
    상기 내부신호의 진폭은 상기 입력신호의 진폭보다 큰 반도체 집적회로 장치.
  3. 제2항에 있어서,
    상기 제1 전류원 회로는 상기 1쌍의 제1 MOSFET의 소오스-드레인 경로에 결합된 소오스-드레인 경로를 갖는 MOSFET를 포함하고,
    상기 제2 전류원 회로는 상기 1쌍의 제2 MOSFET의 소오스-드레인 경로에 결합된 소오스-드레인 경로를 갖는 MOSFET를 포함하는 반도체 집적회로 장치.
  4. 제3항에 있어서,
    상기 반도체 집적회로 장치는 동기형 다이나믹 RAM이고,
    상기 제2 입력회로는 어드레스 입력신호 또는 데이타 입력신호에 대한 입력회로인 반도체 집적회로 장치.
  5. 제1 입력회로와 제2 입력회로를 포함하는 반도체 집적회로 장치로서,
    상기 제1 입력회로는 상기 반도체 집적회로 장치의 외부에서 공급되는 외부클럭신호와 제1 기준전압을 각각의 게이트에서 받는 1쌍의 제1 MOSFET, 상기 1쌍의 제1 MOSFET의 소오스-드레인 경로에 결합된 제1 부하회로 및 상기 1쌍의 제1 MOSFET의 소오스-드레인 경로에 결합된 제1 전류원 회로를 포함하고,
    상기 제2 입력회로는 상기 반도체 집적회로 장치의 외부에서 공급된 입력신호, 상기 입력신호의 하이레벨과 로우레벨 사이의 전위인 제2 기준전압 및 내부클럭신호에 응답하는 제어신호를 받고, 상기 제어신호에 따라서 상기 입력신호를 래치하는 래치회로를 포함하고,
    상기 제1 기준전압은 상기 외부클럭신호의 하이레벨과 로우레벨 사이의 전위이고,
    상기 제1 입력회로는 상기 외부클럭신호에 따라서 내부클럭신호를 출력하고,
    상기 내부클럭신호의 진폭은 상기 외부클럭신호의 진폭보다 크고,
    상기 래치회로는 상기 입력신호의 진폭보다 큰 진폭을 갖는 내부신호를 형성하는 반도체 집적회로 장치.
  6. 제5항에 있어서,
    내부회로를 더 포함하고,
    상기 래치회로에 의해서 형성된 상기 내부신호는 상보신호이고,
    상기 래치회로는 상기 상보신호를 각각 출력하는 제1 단자와 제2 단자를 포함하고,
    상기 제2 입력회로는 상기 제1 단자와 상기 제2 단자에 결합된 신호선쌍, 상기 신호선쌍의 각각으로 상기 입력신호와 상기 제2 기준전압을 전송하는 제1 전송회로, 상기 내부회로로 상기 신호선쌍의 전위를 전송하는 제2 전송회로 및 상기 신호선쌍을 상기 제2 기준전압으로 프리차지하는 프리차지회로를 더 포함하는 반도체 집적회로 장치.
  7. 제6항에 있어서,
    상기 제어신호는 제1 레벨에서 제2 레벨로 내부클럭신호가 변화하는 것에 응답해서 형성되는 제1 펄스신호 및 상기 외부클럭신호가 상기 제1 레벨에서 상기 제2 레벨로 변화한 것에 응답해서 형성되고 또한 상기 제1 펄스신호가 형성된 후에형성되는 제2 펄스신호를 포함하고,
    상기 제1 전송회로는 상기 제1 펄스신호에 응답해서 동작하고,
    상기 제2 전송회로는 상기 제2 펄스신호에 응답해서 동작하는 반도체 집적회로 장치.
  8. 제7항에 있어서,
    상기 제어신호는 상기 외부클럭신호가 상기 제1 레벨로 설정된 것에 응답해서 형성되는 제3 펄스신호를 더 포함하고,
    상기 프리차지회로는 상기 제3 펄스신호에 응답해서 상기 신호선쌍으로 상기 제2 기준전압을 공급하는 반도체 집적회로 장치.
  9. 제7항에 있어서,
    상기 제1 전송회로는 상기 입력신호를 받는 제3 단자, 상기 제2 기준전압을 받는 제4 단자, 상기 제3 단자와 상기 신호선쌍의 한쪽 사이에 결합된 소오스-드레인 경로와 상기 제1 펄스신호를 받는 게이트를 포함하는 제1 MOSFET 및 상기 제4 단자와 상기 신호선쌍의 다른쪽 사이에 결합된 소오스-드레인 경로와 상기 제1 펄스신호를 받는 게이트를 포함하는 제2 MOSFET를 포함하고,
    상기 제2 전송회로는 상기 신호선쌍의 상기 한쪽과 상기 내부회로 사이에 결합된 소오스-드레인 경로와 상기 제2 펄스신호를 받는 게이트를 포함하는 제3 MOSFET 및 상기 신호선쌍의 상기 다른쪽과 상기 내부회로 사이에 결합된 소오스-드레인 경로와 상기 제2 펄스신호를 받는 게이트를 포함하는 제4 MOSFET를 포함하고,
    상기 프리차지회로는 상기 신호선쌍의 상기 한쪽과 상기 제2 기준전압 사이에 결합된 소오스-드레인 경로와 상기 제3 펄스신호를 받는 게이트를 포함하는 제5 MOSFET, 상기 신호선쌍의 상기 다른쪽과 상기 제2 기준전압 사이에 결합된 소오스-드레인 경로와 상기 제3 펄스신호를 받는 게이트를 포함하는 제6 MOSFET 및 상기 신호선쌍 사이에 결합된 소오스-드레인 경로와 상기 제3 펄스신호를 받는 게이트를 포함하는 제7 MOSFET를 포함하고,
    상기 래치회로는 상기 제1 단자에 결합된 입력단자와 상기 제2 단자에 결합된 출력단자를 포함하는 제1 CMOS 인버터 및 상기 제1 CMOS 인버터의 상기 입력단자에 결합된 출력단자와 상기 제1 CMOS 인버터의 출력단자에 결합된 입력단자를 포함하는 제2 CMOS 인버터를 포함하는 반도체 집적회로 장치.
  10. 제1 입력회로와 제2 입력회로를 포함하는 반도체 집적회로 장치로서,
    상기 제1 입력회로는 상기 반도체 집적회로 장치의 외부에서 공급되는 외부클럭신호와 제1 기준전압을 각각의 게이트에서 받는 1쌍의 제1 MOSFET, 상기 1쌍의 제1 MOSFET의 소오스-드레인 경로에 결합된 제1 부하회로 및 상기 1쌍의 제1 MOSFET의 소오스-드레인 경로에 결합된 제1 전류원 회로를 포함하고,
    상기 제1 기준전압은 상기 외부클럭신호의 하이레벨과 로우레벨 사이의 전위이고,
    상기 제1 입력회로는 상기 외부클럭신호에 따라서 내부클럭신호를 출력하고,
    상기 내부클럭신호의 진폭은 상기 외부클럭신호의 진폭보다 크고,
    상기 제2 입력회로는 상기 반도체 집적회로 장치의 외부에서 공급된 입력신호와 상기 입력신호의 하이레벨과 로우레벨 사이의 전위인 제2 기준전압과 상기 내부클럭신호를 받고, 상기 입력신호의 진폭보다 큰 진폭을 갖는 내부신호를 형성하는 반도체 집적회로 장치.
  11. 제10항에 있어서,
    상기 제2 입력회로는 상기 입력신호와 상기 제2 기준전압을 각각 받는 1쌍의 제2 MOSFET, 상기 1쌍의 제2 MOSFET의 소오스-드레인 경로에 결합된 제2 부하회로 및 상기 1쌍의 제2 MOSFET의 소오스-드레인 경로에 결합된 제2 전류원 회로를 포함하는 반도체 집적회로 장치.
  12. 제11항에 있어서,
    상기 제2 전류원 회로는 상기 내부클럭신호에 응답해서 온상태로 되는 MOSFET를 포함하는 반도체 집적회로 장치.
  13. 외부클럭신호와 상기 외부클럭신호의 하이레벨과 로우레벨 사이의 전위인 제1 기준전압을 받고 상기 외부클럭신호와 상기 제1 기준전압의 전위차를 증폭하는 제1 차동증폭회로 및
    외부입력신호와 상기 외부입력신호의 하이레벨과 로우레벨 사이의 전위인제2 기준전압을 받고 상기 외부입력신호와 상기 제2 기준전압의 전위차를 증폭하는 제2 차동증폭회로를 포함하고,
    상기 제2 차동증폭회로는 상기 외부클럭신호의 주기마다 그의 전류경로의 차단과 도통을 실행하는 반도체 집적회로 장치.
  14. 제13항에 있어서,
    상기 제1 기준전압과 상기 제2 기준전압은 동일한 전압인 반도체 집적회로 장치.
  15. 제13항에 있어서,
    상기 제1 기준전압 및 상기 제2 기준전압은 상기 반도체 집적회로 장치의 외부에서 입력되는 반도체 집적회로 장치.
  16. 제13항에 있어서,
    상기 반도체 집적회로 장치는 여러개의 휘발형 메모리셀을 포함하는 클럭동기형 다이나믹 메모리인 반도체 집적회로 장치.
  17. 제13항에 있어서,
    상기 반도체 집적회로 장치는 여러개의 메모리셀을 포함하는 반도체 기억장치인 반도체 집적회로 장치.
  18. 제17항에 있어서,
    상기 외부입력신호는 상기 여러개의 메모리셀에 대한 커맨드에 대응하는 신호인 반도체 집적회로 장치.
  19. 제17항에 있어서,
    상기 외부입력신호는 상기 여러개의 메모리셀에 대한 어드레스신호인 반도체 집적회로 장치.
  20. 제17항에 있어서,
    상기 외부입력신호는 상기 여러개의 메모리셀에 대한 데이타인 반도체 집적회로 장치.
  21. 클럭신호와 기준전압을 받고 상기 클럭신호와 상기 기준전압의 전위차를 증폭하는 제1 차동증폭회로 및
    입력신호와 상기 기준전압을 받고 상기 입력신호와 상기 기준전압의 전위차를 증폭하는 제2 차동증폭회로를 포함하고,
    상기 제2 차동증폭회로는 상기 클럭신호의 주기마다 그의 전류경로를 흐르는 전류값을 가변으로 제어하는 반도체 집적회로 장치.
  22. 제21항에 있어서,
    상기 제2 차동증폭회로는 그의 전류경로에 결합된 전류원 회로를 포함하고,
    상기 전류원 회로는 상기 클럭신호의 주기마다 그의 온상태와 오프상태가 전환 제어되는 반도체 집적회로 장치.
  23. 제21항에 있어서,
    상기 클럭신호, 상기 기준전압 및 상기 입력신호는 상기 반도체 집적회로 장치의 외부에서 입력되는 반도체 집적회로 장치.
  24. 제21항에 있어서,
    상기 반도체 집적회로 장치는 여러개의 메모리셀을 포함하는 반도체 기억장치이고,
    상기 클럭신호 및 상기 입력신호는 상기 반도체 집적회로 장치의 외부에서 입력되는 반도체 집적회로 장치.
  25. 제21항에 있어서,
    상기 입력신호는 상기 여러개의 메모리셀에 대한 커맨드에 대응하는 신호인 반도체 집적회로 장치.
  26. 제21항에 있어서,
    상기 입력신호는 상기 여러개의 메모리셀에 대한 어드레스신호인 반도체 집적회로 장치.
  27. 제21항에 있어서,
    상기 입력신호는 상기 여러개의 메모리셀에 대한 데이타인 반도체 집적회로 장치.
  28. 제21항에 있어서,
    상기 반도체 집적회로 장치는 여러개의 휘발형 메모리셀을 포함하는 클럭동기형 다이나믹 메모리인 반도체 집적회로 장치.
  29. 제21항에 있어서,
    상기 제1 차동증폭회로에 결합되고 내부클럭신호를 형성하는 클럭재생회로를 더 포함하는 반도체 집적회로 장치.
  30. 제29항에 있어서,
    상기 클럭재생회로는 DLL회로인 반도체 집적회로 장치.
  31. 제29항에 있어서,
    상기 클럭재생회로는 PLL회로인 반도체 집적회로 장치.
  32. 제1 클럭신호와 기준전압을 받고 상기 제1 클럭신호와 상기 기준전압의 전위차를 증폭하는 제1 차동증폭회로와 상기 제1 클럭신호에 대응한 제2 클럭신호를 형성하는 클럭재생회로를 포함하는 클럭입력회로 및
    입력신호와 상기 기준전압을 받고 상기 입력신호와 상기 기준전압의 전위차를 증폭하는 제2 차동증폭회로를 포함하고,
    상기 제2 차동증폭회로는 상기 제2 클럭신호의 주기마다 그의 전류경로를 흐르는 전류값을 가변으로 제어하는 반도체 집적회로 장치.
  33. 제32항에 있어서,
    상기 제2 차동증폭회로는 그의 전류경로에 결합된 전류원 회로를 포함하고,
    상기 전류원 회로는 상기 제2 클럭신호의 주기마다 그의 온상태와 오프상태가 전환 제어되는 반도체 집적회로 장치.
  34. 제32항에 있어서,
    상기 제1 클럭신호 및 상기 입력신호는 상기 반도체 집적회로 장치의 외부에서 입력되는 반도체 집적회로 장치.
  35. 제34항에 있어서,
    상기 기준전압은 상기 반도체 집적회로 장치의 외부에서 입력되는 반도체 집적회로 장치.
  36. 제34항에 있어서,
    상기 반도체 집적회로 장치는 여러개의 메모리셀을 포함하는 반도체 기억장치인 반도체 집적회로 장치.
  37. 제36항에 있어서,
    상기 입력신호는 상기 여러개의 메모리셀에 대한 커맨드에 대응하는 신호인 반도체 집적회로 장치.
  38. 제36항에 있어서,
    상기 외부입력신호는 상기 여러개의 메모리셀에 대한 어드레스신호인 반도체 집적회로 장치.
  39. 제36항에 있어서,
    상기 외부입력신호는 상기 여러개의 메모리셀에 대한 데이타인 반도체 집적회로 장치.
  40. 제32항에 있어서,
    상기 반도체 집적회로 장치는 여러개의 휘발형 메모리셀을 포함하는 클럭동기형 다이나믹 메모리인 반도체 집적회로 장치.
  41. 제32항에 있어서,
    상기 클럭재생회로는 DLL회로인 반도체 집적회로 장치.
  42. 제32항에 있어서,
    상기 클럭재생회로는 PLL회로인 반도체 집적회로 장치.
  43. 클럭신호와 제1 기준전압을 받고 상기 클럭신호와 상기 제1 기준전압의 전위차를 증폭하는 제1 증폭회로 및
    입력신호와 제2 기준전압을 받고 상기 입력신호와 상기 제2 기준전압의 전위차를 증폭하는 제2 증폭회로를 포함하고,
    상기 제2 증폭회로는 상기 클럭신호의 주기마다 적어도 1회 온상태에서 오프상태로 변화하고 또한 상기 클럭신호의 주기마다 적어도 1회 오프상태에서 온상태로 변화하는 반도체 집적회로 장치.
  44. 클럭신호와 제1 기준전압을 받고 상기 클럭신호와 상기 제1 기준전압의 전위차를 증폭하는 제1 차동증폭회로 및
    입력신호와 제2 기준전압을 받고 상기 입력신호와 상기 제2 기준전압의 전위차를 증폭하는 제2 차동증폭회로를 포함하고,
    상기 제2 차동증폭회로는 상기 클럭신호의 1주기에 대해서 적어도 2회 그의 전류경로를 흐르는 전류값이 변화하는 반도체 집적회로 장치.
  45. 클럭신호를 받고 상기 클럭신호를 증폭하는 제1 증폭회로 및
    입력신호를 받고 상기 입력신호를 증폭하는 제2 증폭회로를 포함하고,
    상기 제2 증폭회로는 상기 클럭신호의 각 주기중 제1 기간에 온상태로 되고,
    상기 제2 증폭회로는 상기 클럭신호의 각 주기중 제2 기간에 오프상태로 되고,
    상기 제2 증폭회로는 상기 제1 기간에 상기 입력신호를 증폭하는 반도체 집적회로 장치.
  46. 제45항에 있어서,
    상기 제2 증폭회로는 상기 입력신호와 기준전압을 그의 게이트에서 받는 1쌍의 트랜지스터 및 상기 1쌍의 트랜지스터의 전류경로에 결합된 전류원 회로를 포함하는 차동증폭회로이고,
    상기 제1 기간에 있어서 상기 전류원 회로는 온상태이고,
    상기 제2 기간에 있어서 상기 전류원 회로는 오프상태인 반도체 집적회로 장치.
  47. 제46항에 있어서,
    상기 제1 증폭회로는 상기 클럭신호와 기준전압을 그의 게이트에서 받는 1쌍의 트랜지스터 및 상기 1쌍의 트랜지스터의 전류경로에 결합된 전류원 회로를 포함하는 차동증폭회로이고,
    상기 제1 기간 및 상기 제2 기간에 있어서 상기 전류원 회로는 온상태인 반도체 집적회로 장치.
  48. 제45항에 있어서,
    상기 클럭신호 및 입력신호는 상기 반도체 집적회로 장치의 외부에서 입력되는 반도체 집적회로 장치.
  49. 제45항에 있어서,
    상기 반도체 집적회로 장치는 여러개의 휘발형 메모리셀을 포함하는 클럭동기형 다이나믹 메모리인 반도체 집적회로 장치.
  50. 제45항에 있어서,
    상기 반도체 집적회로 장치는 여러개의 메모리셀을 포함하는 반도체 기억장치인 반도체 집적회로 장치.
  51. 제50항에 있어서,
    상기 입력신호는 상기 여러개의 메모리셀에 대한 커맨드에 대응하는 신호인반도체 집적회로 장치.
  52. 제50항에 있어서,
    상기 입력신호는 상기 여러개의 메모리셀에 대한 어드레스신호인 반도체 집적회로 장치.
  53. 제50항에 있어서,
    상기 입력신호는 상기 여러개의 메모리셀에 대한 데이타인 반도체 집적회로 장치.
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